JPS6382515A - 加算器 - Google Patents
加算器Info
- Publication number
- JPS6382515A JPS6382515A JP61227109A JP22710986A JPS6382515A JP S6382515 A JPS6382515 A JP S6382515A JP 61227109 A JP61227109 A JP 61227109A JP 22710986 A JP22710986 A JP 22710986A JP S6382515 A JPS6382515 A JP S6382515A
- Authority
- JP
- Japan
- Prior art keywords
- carry
- inverter
- clock signal
- output
- adder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims description 36
- 238000010586 diagram Methods 0.000 description 8
- 230000003111 delayed effect Effects 0.000 description 6
- 238000007493 shaping process Methods 0.000 description 2
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、比較的簡素な回路構成で高速加算動作を達
成し得る加算器に関する。
成し得る加算器に関する。
（従来の技術）
従来より知られているマンチェスタ形相上げ加算器は、
それぞれの全加算器ごとにキャリー（桁上り信号〉の発
生あるいは下位の桁からのキャリーの伝達を行うことに
より、比較的簡単な構成で加算器を実現している。
それぞれの全加算器ごとにキャリー（桁上り信号〉の発
生あるいは下位の桁からのキャリーの伝達を行うことに
より、比較的簡単な構成で加算器を実現している。
第５図はマンチェスタ形相上げ加算器（以下、単に「加
算器」と呼ぶ）の構成図である。同図に示すマンチェス
タ形相上げ加算器は、Ｏビット目〜３ビット目までの４
ビット分の加算を行う部分だけを抜き出したものである
。この加算器は、加算情報Ａ、Ｂが直列に接続されたそ
れぞれの全加算器１に与えられると、それぞれの全加算
器毎に加算を行い、加算結果である加算情報の和Ｓを求
める。さらに、加算にともなうキャリーを発生して上位
の桁へ送出するか、あるいはキャリーを発生せず下位の
桁からのキャリーを伝達する。
算器」と呼ぶ）の構成図である。同図に示すマンチェス
タ形相上げ加算器は、Ｏビット目〜３ビット目までの４
ビット分の加算を行う部分だけを抜き出したものである
。この加算器は、加算情報Ａ、Ｂが直列に接続されたそ
れぞれの全加算器１に与えられると、それぞれの全加算
器毎に加算を行い、加算結果である加算情報の和Ｓを求
める。さらに、加算にともなうキャリーを発生して上位
の桁へ送出するか、あるいはキャリーを発生せず下位の
桁からのキャリーを伝達する。
このキャリーの発生及び伝達は、加算情報△。
８の（１７７により決定される。これは、全加算器１が
加算情報Ａ、Ｂの排他的論理和演算（ＡΦＢ）を行い、
演算結果をＰとすると、Ｐが０″すなわちＡ＝Ｂとなり
Ａ＝８＝“１″の場合には、キャリー“１′°を、また
、Ａ−Ｂ−”０”の場合には、キャリーｉｔ Ｏｐｓを
発生して上位の桁へ送出する。
加算情報Ａ、Ｂの排他的論理和演算（ＡΦＢ）を行い、
演算結果をＰとすると、Ｐが０″すなわちＡ＝Ｂとなり
Ａ＝８＝“１″の場合には、キャリー“１′°を、また
、Ａ−Ｂ−”０”の場合には、キャリーｉｔ Ｏｐｓを
発生して上位の桁へ送出する。
一方、Ｐが１”すなわちＡ４Ｂの場合には、キャリーは
発生されず、下位の桁からのキャリーが上位の桁へ伝達
される。
発生されず、下位の桁からのキャリーが上位の桁へ伝達
される。
このキャリーの伝達は、お互いのソース端子とドレイン
端子が接続され、Ｐの値に基づいて導通制御されるＰチ
ャンネルＭＯ８型トランジスタ（以下ｒＰＭＯ３Ｊと呼
ぶ）とＮチャンネルＭＯ８型トランジスタ（以下ｒＮＭ
Ｏ８Ｊと呼ぶ）で構成されるパストランジスタ３及び波
形整形用のインバータ４を介して上位の桁の全加算器１
に与えられる。このため、キャリーの伝達時間は、パス
トランジスタ３を構成するＰＭＯ８及びＮＭＯ８のオン
抵抗Ｒ及び各端子の容置に依存することになり、直列に
接続されたパストランジスタ３の個数が増加するにした
がって遅延が大きくなる。
端子が接続され、Ｐの値に基づいて導通制御されるＰチ
ャンネルＭＯ８型トランジスタ（以下ｒＰＭＯ３Ｊと呼
ぶ）とＮチャンネルＭＯ８型トランジスタ（以下ｒＮＭ
Ｏ８Ｊと呼ぶ）で構成されるパストランジスタ３及び波
形整形用のインバータ４を介して上位の桁の全加算器１
に与えられる。このため、キャリーの伝達時間は、パス
トランジスタ３を構成するＰＭＯ８及びＮＭＯ８のオン
抵抗Ｒ及び各端子の容置に依存することになり、直列に
接続されたパストランジスタ３の個数が増加するにした
がって遅延が大きくなる。
この遅延を小さくするために、パストランジスタ３をブ
ロックに分割して、それぞれのブロック毎にスキップ回
路５が設けられており、第５図に示した加算器にあって
は、０ビツト目〜３ビツト目の全加算器１を１つのブロ
ックとしており、このブロックに１つのスキップ回路５
が設けられている。
ロックに分割して、それぞれのブロック毎にスキップ回
路５が設けられており、第５図に示した加算器にあって
は、０ビツト目〜３ビツト目の全加算器１を１つのブロ
ックとしており、このブロックに１つのスキップ回路５
が設けられている。
スキップ回路５は、Ｏビット目〜３ビット目のすべての
全加算器１でキャリーが発生せず、下位の桁から伝達さ
れたキャリーを上位の桁へ伝達する場合に、４つのパス
トランジスタ３をスキップしてキャリーを伝達するもの
である。すなわち、Ｐｏ〜Ｐ３がすべて“１″となった
ことをＮＡＮＤゲート７で検出して、この検出結果にし
たがって、パストランジスタ３と同様にＰＭＯ８及びＮ
ＭＯ８で構成され、直列に接続された４つのパストラン
ジスタ３と並列に接続されたスキップトランジスタ９を
導通制御し、このスキップトランジスタ９を介してキャ
リーを伝達する。０ビツト目〜３ビツト目のすべての全
加算器１でキャリーが発生せずＰｏ＝Ｐ：＋が１”にな
ると、ＮＡＮＤゲート７の出力はＩＩ １１１となり、
スキップトランジスタ９が導通してキャリーが伝達され
る。
全加算器１でキャリーが発生せず、下位の桁から伝達さ
れたキャリーを上位の桁へ伝達する場合に、４つのパス
トランジスタ３をスキップしてキャリーを伝達するもの
である。すなわち、Ｐｏ〜Ｐ３がすべて“１″となった
ことをＮＡＮＤゲート７で検出して、この検出結果にし
たがって、パストランジスタ３と同様にＰＭＯ８及びＮ
ＭＯ８で構成され、直列に接続された４つのパストラン
ジスタ３と並列に接続されたスキップトランジスタ９を
導通制御し、このスキップトランジスタ９を介してキャ
リーを伝達する。０ビツト目〜３ビツト目のすべての全
加算器１でキャリーが発生せずＰｏ＝Ｐ：＋が１”にな
ると、ＮＡＮＤゲート７の出力はＩＩ １１１となり、
スキップトランジスタ９が導通してキャリーが伝達され
る。
このように、スキップ回路５を設けてキャリーをスキッ
プさせることにより、１つのブロックのすべての全加算
器１からキャリーが発生しない場合に、下位の桁から上
位の桁へ伝達されるキャリーは、直列に接続された４つ
のパストランジスタ３を介して伝達される場合に比べて
高速に伝達される。
プさせることにより、１つのブロックのすべての全加算
器１からキャリーが発生しない場合に、下位の桁から上
位の桁へ伝達されるキャリーは、直列に接続された４つ
のパストランジスタ３を介して伝達される場合に比べて
高速に伝達される。
（発明が解決しようとする問題点）
以上説明したように、スキップ回路５を設けることによ
り、キャリーの伝達は高速に行われることになる。
り、キャリーの伝達は高速に行われることになる。
しかしながら、スキップ回路５のスキップトランジスタ
９が導通状態にあり、キャリーをスキップさせる時には
、ＰＯ〜Ｐ３は１″になっているために、４つのパスト
ランジスタ３もすべて導通状態になっている。このため
、第６図に示すように、パストランジスタ３のそれぞれ
のオン抵抗Ｒとそれぞれの容ＩＣは、ワイヤードオア接
続されたＡ点を介してスキップトランジスタ９の負荷と
なり、キャリー伝達における遅延の原因となる。
９が導通状態にあり、キャリーをスキップさせる時には
、ＰＯ〜Ｐ３は１″になっているために、４つのパスト
ランジスタ３もすべて導通状態になっている。このため
、第６図に示すように、パストランジスタ３のそれぞれ
のオン抵抗Ｒとそれぞれの容ＩＣは、ワイヤードオア接
続されたＡ点を介してスキップトランジスタ９の負荷と
なり、キャリー伝達における遅延の原因となる。
例えば、Ａ点が“１″レベルの状態でキャリー１１０
ＩＴのスキップが行われる場合に、キャリーは直列に接
続された各パストランジスタ３の伝達経路よりもスキッ
プトランジスタ９の伝達経路からの方が速くＡ点に達す
る。この時に、それぞれのパストランジスタ３の各容量
の電位が“１″レベルである場合には、スキップトラン
ジスタ９を介してＡ点に伝達されたキャリー“Ｏパで、
各パストランジスタ３の各容量に蓄えられていた電荷の
一部が放電することになる。このため、第７図に示すよ
うに、Ａ点の電位の立ち下りが遅れてキャリー“０パの
伝達が遅れることになる。また、キャリー１１１ ！＋
のスキップの場合にも同様に、第７図に示すように、Ａ
点の電位の立ち上がりが遅れてキャリー゛１°′の伝達
が遅れることになる。−方、キャリーのレベルと各パス
トランジスタ３の８吊のレベルとが同レベルの場合には
、逆にキャリーの伝達は早くなる。
ＩＴのスキップが行われる場合に、キャリーは直列に接
続された各パストランジスタ３の伝達経路よりもスキッ
プトランジスタ９の伝達経路からの方が速くＡ点に達す
る。この時に、それぞれのパストランジスタ３の各容量
の電位が“１″レベルである場合には、スキップトラン
ジスタ９を介してＡ点に伝達されたキャリー“Ｏパで、
各パストランジスタ３の各容量に蓄えられていた電荷の
一部が放電することになる。このため、第７図に示すよ
うに、Ａ点の電位の立ち下りが遅れてキャリー“０パの
伝達が遅れることになる。また、キャリー１１１ ！＋
のスキップの場合にも同様に、第７図に示すように、Ａ
点の電位の立ち上がりが遅れてキャリー゛１°′の伝達
が遅れることになる。−方、キャリーのレベルと各パス
トランジスタ３の８吊のレベルとが同レベルの場合には
、逆にキャリーの伝達は早くなる。
このように、キャリーをスキップさせる場合にあっては
、各パストランジスタ３はスキップトランジスタ９の負
荷となるために、キャリーの伝達速度は各パストランジ
スタ３の容吊の状態に左右され、伝達されるキャリーの
レベルと各パストランジスタ３の容量のレベルとが異な
る場合には、キャリーの伝達は遅れることになり、加算
器の演算速度を高める上での障害となっていた。
、各パストランジスタ３はスキップトランジスタ９の負
荷となるために、キャリーの伝達速度は各パストランジ
スタ３の容吊の状態に左右され、伝達されるキャリーの
レベルと各パストランジスタ３の容量のレベルとが異な
る場合には、キャリーの伝達は遅れることになり、加算
器の演算速度を高める上での障害となっていた。
そこで、この発明は、上記に鑑みてなされたものであり
、キャリーの伝達を高速に行い、加算動作を更に高速に
行うことができる加算器を提供することを目的とする。
、キャリーの伝達を高速に行い、加算動作を更に高速に
行うことができる加算器を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
上記目的を達成するために、この発明は、加算しようと
する加算情報によりキャリーの発生を行う複数の全加算
器と、この全加算器からキャリーが発生しない場合に下
位の桁の全加算器から発生したキャリーをこの全加算器
の次の上位の桁の全加算器へ伝達する第１伝達手段と、
キャリーの伝達方向に対して前記第１伝達手段と並列に
設けられて、下位の桁の全加算器から発生したキャリー
を所定の桁分だけ上位の桁の全加算器へ伝達する第２伝
達手段と、この第２伝達手段を介してキャリーが上位の
桁の全加算器に伝達される場合に前記第１伝達手段と前
記第２伝達手段とを非接続状態にさせる手段とから構成
される。
する加算情報によりキャリーの発生を行う複数の全加算
器と、この全加算器からキャリーが発生しない場合に下
位の桁の全加算器から発生したキャリーをこの全加算器
の次の上位の桁の全加算器へ伝達する第１伝達手段と、
キャリーの伝達方向に対して前記第１伝達手段と並列に
設けられて、下位の桁の全加算器から発生したキャリー
を所定の桁分だけ上位の桁の全加算器へ伝達する第２伝
達手段と、この第２伝達手段を介してキャリーが上位の
桁の全加算器に伝達される場合に前記第１伝達手段と前
記第２伝達手段とを非接続状態にさせる手段とから構成
される。
（作用）
この発明の加算器においては、下位の桁の全加算器から
発生したキャリーを第２伝達手段を介して所定の桁分だ
けスキップさせて上位の桁の全加算器に伝達される時に
、第１伝達手段と第２伝達手段とを非接続状態にさせて
いる。
発生したキャリーを第２伝達手段を介して所定の桁分だ
けスキップさせて上位の桁の全加算器に伝達される時に
、第１伝達手段と第２伝達手段とを非接続状態にさせて
いる。
（実施例）
以下、図面を用いてこの発明の一実施例を説明する。
第１図はこの発明の一実施例に係るマンチェスタ形相上
げ加算器の構成図である。なお、第５図と同符号のもの
は同一の機能を有するものであり、その説明は省略する
。
げ加算器の構成図である。なお、第５図と同符号のもの
は同一の機能を有するものであり、その説明は省略する
。
第１図に示した加算器は、キャリーをスキップさせる場
合に、直列に接続された４つのパストランジスタ３を介
するキャリーの伝達経路とスキップ時の伝達経路とを分
離して、スキップ時の伝達経路となるスキップ回路１１
の負荷を低減したものである。
合に、直列に接続された４つのパストランジスタ３を介
するキャリーの伝達経路とスキップ時の伝達経路とを分
離して、スキップ時の伝達経路となるスキップ回路１１
の負荷を低減したものである。
スキップ回路１１は、クロックドインバータ１３とＮＡ
ＮＤゲート７及びインバータ１５とから構成されている
。
ＮＤゲート７及びインバータ１５とから構成されている
。
クロックドインバータは、クロック信号φ及びその反転
信号である反転クロック信号φで導通制御され、クロッ
ク信号φが゛１″レベル、反転クロック信号φが゛○′
ルベルで通常のインバータと同様な動作を行い、クロッ
ク信号φが゛Ｏパレベル、反転クロック信号φが゛１°
゛レベルで入力信号のレベルにかかわらずハイインピー
ダンス状態となる。
信号である反転クロック信号φで導通制御され、クロッ
ク信号φが゛１″レベル、反転クロック信号φが゛○′
ルベルで通常のインバータと同様な動作を行い、クロッ
ク信号φが゛Ｏパレベル、反転クロック信号φが゛１°
゛レベルで入力信号のレベルにかかわらずハイインピー
ダンス状態となる。
このようなりロックドインバータをＰＭＯ８１７ａ 、
１７ｂ及びＮＭＯ８１９ａ 、１９ｂで構成した一例を
第２図に示す。第２図に示ずクロックドインバータは、
ゲート端子に反転クロック信号φが与えられるＰＭＯ３
１７ａと、ゲート端子に入力信号が与えられるＰＭＯ８
１７ｂとを、電圧源Ｖｃｃと出力ＯＵＴとの間に直列接
続し、ゲート端子に入力信号が与えられるＮＭＯ８１９
ａと、ゲート端子に反転クロック信号φが与えられるＮ
ＭＯ８１９ｂとを、出力０１ＪＴとグランドとの間に接
続して構成されている。
１７ｂ及びＮＭＯ８１９ａ 、１９ｂで構成した一例を
第２図に示す。第２図に示ずクロックドインバータは、
ゲート端子に反転クロック信号φが与えられるＰＭＯ３
１７ａと、ゲート端子に入力信号が与えられるＰＭＯ８
１７ｂとを、電圧源Ｖｃｃと出力ＯＵＴとの間に直列接
続し、ゲート端子に入力信号が与えられるＮＭＯ８１９
ａと、ゲート端子に反転クロック信号φが与えられるＮ
ＭＯ８１９ｂとを、出力０１ＪＴとグランドとの間に接
続して構成されている。
このような構成において、クロック信号φがＩＩ Ｉ
Ｉ！レベルとなり、反転クロック信号φが” ｏ ”レ
ベルになると、ＰＭＯ８１７ａ及びＮＭＯ８１９ｂは導
通状態となり、入力ｆＮに与えられた入力信号を反転し
た信号が出力ＯＵＴに送出される。
Ｉ！レベルとなり、反転クロック信号φが” ｏ ”レ
ベルになると、ＰＭＯ８１７ａ及びＮＭＯ８１９ｂは導
通状態となり、入力ｆＮに与えられた入力信号を反転し
た信号が出力ＯＵＴに送出される。
一方、クロック信号φが゛０″レベルとなり、反転クロ
ック信号φがＩＩ １ Ｉ＋レベルになると、ＰＭＯ８
１７ａ及びＮＭＯ３１９ｂは非導通状態となり、出力Ｏ
ＵＴは入力信号のレベルにかかわらずハイインピーダン
ス状態となる。
ック信号φがＩＩ １ Ｉ＋レベルになると、ＰＭＯ８
１７ａ及びＮＭＯ３１９ｂは非導通状態となり、出力Ｏ
ＵＴは入力信号のレベルにかかわらずハイインピーダン
ス状態となる。
第１図に戻って、上述したようなりロックドインバータ
１３は、その入力に下位の桁から送出されたキャリーが
与えられ、その出力が上位の桁のキャリー人力になって
おり、スキップ時に導通状態となり、下位の桁から発生
したキャリーを上位の桁へ伝達するものである。
１３は、その入力に下位の桁から送出されたキャリーが
与えられ、その出力が上位の桁のキャリー人力になって
おり、スキップ時に導通状態となり、下位の桁から発生
したキャリーを上位の桁へ伝達するものである。
クロックドインバータ１３の反転クロック信号φは、Ｐ
ｏ〜Ｐ３を入力とするＮＡＮＤゲート７ｐ出力となって
おり、クロック信号φはＮＡＮＯゲートの出力を入力と
するインバータ１５の出力になっている。
ｏ〜Ｐ３を入力とするＮＡＮＤゲート７ｐ出力となって
おり、クロック信号φはＮＡＮＯゲートの出力を入力と
するインバータ１５の出力になっている。
また、クロックドインバータ２１が、３ビツト目の全加
算器のＰ３で導通制御されるパストランジスタ３と、ク
ロックドインバータ１３の出力との間に接続されており
、このクロックドインバータ２１は、ＮＡＮＤゲート７
の出力をクロック信号とし、インバータ１５の出力を反
転クロック信号φとして導通制御されている。しかるに
、クロックドインバータ１３とクロッ”クドインバータ
２１は、相反するクロック信号φ及び反転クロック信号
φで導通制御されるために、一方のクロックドインバー
タが導通状態にある時には、他方のクロックドインバー
タは非導通状態になっている。
算器のＰ３で導通制御されるパストランジスタ３と、ク
ロックドインバータ１３の出力との間に接続されており
、このクロックドインバータ２１は、ＮＡＮＤゲート７
の出力をクロック信号とし、インバータ１５の出力を反
転クロック信号φとして導通制御されている。しかるに
、クロックドインバータ１３とクロッ”クドインバータ
２１は、相反するクロック信号φ及び反転クロック信号
φで導通制御されるために、一方のクロックドインバー
タが導通状態にある時には、他方のクロックドインバー
タは非導通状態になっている。
したがって、クロックドインバータ２１は、ＰＯ〜Ｐ３
がすべて“１”となりスキップ状態になると非導通状態
となり、キャリーが全加算器１で発生した時のキャリー
の伝達経路とスキップ時の伝達経路とを分離して、スキ
ップ時に直列に接続されたパストランジスタ３の抵抗と
容量をクロックドインバータ１３の負荷にならないよう
にしている。
がすべて“１”となりスキップ状態になると非導通状態
となり、キャリーが全加算器１で発生した時のキャリー
の伝達経路とスキップ時の伝達経路とを分離して、スキ
ップ時に直列に接続されたパストランジスタ３の抵抗と
容量をクロックドインバータ１３の負荷にならないよう
にしている。
以上説明したように、この実施例は構成されており、次
にこの実施例の作用を説明する。
にこの実施例の作用を説明する。
まずはじめに、下位の桁からのキャリーがスキップされ
る場合について説明する。それぞれの全加算器１に、Ａ
Ｏ≠Ｂｏ 、Ａｔ≠８＋ 、Ａ２≠８２ 、Ａ３≠８３
となる加算情報Ａ、Ｂが与えられると、全加算器１にお
いてそれぞれの加算情報の排他的論理和演算Ａ■Ｂが行
゛われる。そして、この演算結果であるＰｏ＝Ｐ３はす
べて“１”となり、また、すべての全加算器１ではキャ
リーは発生されない。
る場合について説明する。それぞれの全加算器１に、Ａ
Ｏ≠Ｂｏ 、Ａｔ≠８＋ 、Ａ２≠８２ 、Ａ３≠８３
となる加算情報Ａ、Ｂが与えられると、全加算器１にお
いてそれぞれの加算情報の排他的論理和演算Ａ■Ｂが行
゛われる。そして、この演算結果であるＰｏ＝Ｐ３はす
べて“１”となり、また、すべての全加算器１ではキャ
リーは発生されない。
これにより、すべてのパストランジスタ３は導通状態と
なる。さらに、ＮＡＮＤゲートの出力は０”となり、イ
ンバータ１５の出力は１″となる。したがって、１”レ
ベルのクロック信号φ及び“Ｏ゛ルベル反転クロック信
号φがクロックドインバータ１３に供給されて、クロッ
クドインバータ１３は導通状態となる。また、′０”レ
ベルのクロック信号φ及び“１”レベルの反転クロック
信号φがクロックドインバータ２１に供給されて、クロ
ックドインバータ２１は非導通状態となる。
なる。さらに、ＮＡＮＤゲートの出力は０”となり、イ
ンバータ１５の出力は１″となる。したがって、１”レ
ベルのクロック信号φ及び“Ｏ゛ルベル反転クロック信
号φがクロックドインバータ１３に供給されて、クロッ
クドインバータ１３は導通状態となる。また、′０”レ
ベルのクロック信号φ及び“１”レベルの反転クロック
信号φがクロックドインバータ２１に供給されて、クロ
ックドインバータ２１は非導通状態となる。
この結果、すべてのパストランジスタ３が導通状態にあ
るにもかかわらず、Ｐ３で導通制御されるパストランジ
スタ３とクロックドインバータ１３の出力とが非接続状
態にあるので、下位の桁から伝達されたキャリーは、ク
ロックドインバータ１３を介して上位の桁へ伝達される
。
るにもかかわらず、Ｐ３で導通制御されるパストランジ
スタ３とクロックドインバータ１３の出力とが非接続状
態にあるので、下位の桁から伝達されたキャリーは、ク
ロックドインバータ１３を介して上位の桁へ伝達される
。
次に、下位の桁からのキャリーがスキップされない場合
について説明する。
について説明する。
少なくとも１つの全加算器１にＡ−８となる加算情報が
与えられると、この加算情報が与えられた全加算器１か
らキャリーが発生するとともに、この全加算器１のＰ出
力は“Ｏ”となる。
与えられると、この加算情報が与えられた全加算器１か
らキャリーが発生するとともに、この全加算器１のＰ出
力は“Ｏ”となる。
これにより、このＰで導通制御されるパストランジスタ
３は非導通状態となる。さらに、ＮＡＮＤゲートの出力
は“１”となり、クロックドインバータ１３のクロック
信号φはｌ Ｑ ９１、反転りＯツク信号φは１“、ク
ロックドインバータ２１のクロック信号φは“１″、反
転クロック信号φは“０″となり、クロックドインバー
タ１３は非導通状態、クロックドインバータ２１は導通
状態となる。
３は非導通状態となる。さらに、ＮＡＮＤゲートの出力
は“１”となり、クロックドインバータ１３のクロック
信号φはｌ Ｑ ９１、反転りＯツク信号φは１“、ク
ロックドインバータ２１のクロック信号φは“１″、反
転クロック信号φは“０″となり、クロックドインバー
タ１３は非導通状態、クロックドインバータ２１は導通
状態となる。
したがって、下位の桁からのキャリーは上位の桁へ伝達
されず、全加算器１から発生したキャリーがクロックド
インバータ２１を介して上位の桁へ伝達される。
されず、全加算器１から発生したキャリーがクロックド
インバータ２１を介して上位の桁へ伝達される。
ところで、この実施例では、スキップ時にキャリーをク
ロックドインバータ１３を介して伝達しているために、
前述したスキップトランジスタ９の場合に比べて、クロ
ックドインバータ１３によるゲート遅延が生じることに
なる。しかしながら、第５図で示したワイヤードオア形
式にあっては、キャリーがパストランジスタ３を伝達す
ることで立ち下がり及び立ち上がりの鈍った波形を整形
するためのインバータ４が用いられ、このインバータ４
によるゲート遅延が生じていた。したがって、この実施
例にあっては、第５図に示したワイヤードオア形式に比
べて、ゲート遅延によりキャリーの伝達が遅れることは
ない。
ロックドインバータ１３を介して伝達しているために、
前述したスキップトランジスタ９の場合に比べて、クロ
ックドインバータ１３によるゲート遅延が生じることに
なる。しかしながら、第５図で示したワイヤードオア形
式にあっては、キャリーがパストランジスタ３を伝達す
ることで立ち下がり及び立ち上がりの鈍った波形を整形
するためのインバータ４が用いられ、このインバータ４
によるゲート遅延が生じていた。したがって、この実施
例にあっては、第５図に示したワイヤードオア形式に比
べて、ゲート遅延によりキャリーの伝達が遅れることは
ない。
したがって、第５図に示したワイヤードオア形式にあっ
ては、スキップ時にパストランジスタ３の抵抗と各組が
クロックドインバータ１３の負荷となるために、波形整
形後の出力は、第３図に示すように、キャリー人力から
かなら遅れるのに対して、この実施例にあっては、パス
トランジスタ３とクロックドインバータ１３とがクロッ
クドインバータ２１により非接続状態にされ、スキップ
時にパストランジスタ３がクロックドインバータ１３の
負荷にならないとともに、クロックドインバータ１３は
ドライブ能力を有しているので、第４図に示すように、
キャリーはかなり高速に伝達されることになる。
ては、スキップ時にパストランジスタ３の抵抗と各組が
クロックドインバータ１３の負荷となるために、波形整
形後の出力は、第３図に示すように、キャリー人力から
かなら遅れるのに対して、この実施例にあっては、パス
トランジスタ３とクロックドインバータ１３とがクロッ
クドインバータ２１により非接続状態にされ、スキップ
時にパストランジスタ３がクロックドインバータ１３の
負荷にならないとともに、クロックドインバータ１３は
ドライブ能力を有しているので、第４図に示すように、
キャリーはかなり高速に伝達されることになる。
また、この実施例においては、キャリーを４桁分スキッ
プさせているが、これに限定されるものではない。した
がって、キャリーをスキップさせる場合のキャリーの伝
達速度は、キャリーをスキップさせる桁数にかかわらず
常に一定となる。
プさせているが、これに限定されるものではない。した
がって、キャリーをスキップさせる場合のキャリーの伝
達速度は、キャリーをスキップさせる桁数にかかわらず
常に一定となる。
［発明の効果１
以上説明したように、この発明によれば、下位の桁の全
加算器から発生したキャリーが第２伝達手段を介して所
定の桁分だけスキップさせて上位の桁の全加算器に伝達
される時に、第１伝達手段と第２伝達手段とを非接続状
態にさせるようにしたので、第１伝達手段が第２伝達手
段の負荷にならないようにして、第２伝達手段の負荷を
低減することができる。この結果、スキップ時のキャリ
ーの伝達が高速に行われて、加算動作を高速に行うこと
ができる。
加算器から発生したキャリーが第２伝達手段を介して所
定の桁分だけスキップさせて上位の桁の全加算器に伝達
される時に、第１伝達手段と第２伝達手段とを非接続状
態にさせるようにしたので、第１伝達手段が第２伝達手
段の負荷にならないようにして、第２伝達手段の負荷を
低減することができる。この結果、スキップ時のキャリ
ーの伝達が高速に行われて、加算動作を高速に行うこと
ができる。
第１図はこの発明の一実施例に係る加算器の構成図、第
２図は第１図に示すクロックドインバータの一員体例を
示す構成図、第３図は第５図におけるキャリーの伝達速
度を示す図、第４図は第１図におけるキャリーの伝達速
度を示す図、第５図は従来の加算器の一例を示す構成図
、第６図は第５図におけるキャリーの伝達にかかわる部
分を示した図、第７図は第６図におけるキャリーの伝達
速度を示す図である。 （図の主要な部分を表わす符号の説明）１・・・全加算
器 ３・・・パストランジスタ １３．２１・・・クロックドインバータ上位の川へ 嶌 １ 図 第２１！！１ ４ｔリ一人力 第５図
２図は第１図に示すクロックドインバータの一員体例を
示す構成図、第３図は第５図におけるキャリーの伝達速
度を示す図、第４図は第１図におけるキャリーの伝達速
度を示す図、第５図は従来の加算器の一例を示す構成図
、第６図は第５図におけるキャリーの伝達にかかわる部
分を示した図、第７図は第６図におけるキャリーの伝達
速度を示す図である。 （図の主要な部分を表わす符号の説明）１・・・全加算
器 ３・・・パストランジスタ １３．２１・・・クロックドインバータ上位の川へ 嶌 １ 図 第２１！！１ ４ｔリ一人力 第５図
Claims (1)
- 加算しようとする加算情報によりキャリーの発生を行う
複数の全加算器と、この全加算器からキャリーが発生し
ない場合に下位の桁の全加算器から発生したキャリーを
この全加算器の次の上位の桁の全加算器へ伝達する第１
伝達手段と、キャリーの伝達方向に対して前記第１伝達
手段と並列に設けられて、下位の桁の全加算器から発生
したキャリーを所定の桁分だけ上位の桁の全加算器へ伝
達する第２伝達手段と、この第２伝達手段を介してキャ
リーが上位の桁の全加算器に伝達される場合に前記第１
伝達手段と前記第２伝達手段とを非接続状態にさせる手
段とを有することを特徴とする加算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61227109A JPS6382515A (ja) | 1986-09-27 | 1986-09-27 | 加算器 |
| US07/101,425 US4817031A (en) | 1986-09-27 | 1987-09-28 | Adder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61227109A JPS6382515A (ja) | 1986-09-27 | 1986-09-27 | 加算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6382515A true JPS6382515A (ja) | 1988-04-13 |
Family
ID=16855617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61227109A Pending JPS6382515A (ja) | 1986-09-27 | 1986-09-27 | 加算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4817031A (ja) |
| JP (1) | JPS6382515A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01206433A (ja) * | 1988-02-15 | 1989-08-18 | Nec Corp | 算術論理演算装置 |
| JPH01281529A (ja) * | 1988-05-07 | 1989-11-13 | Fujitsu Ltd | ２進演算器 |
| EP0351059A2 (en) * | 1988-06-15 | 1990-01-17 | Fujitsu Limited | Carry propagation circuit for a parallel adder |
| JPH02245925A (ja) * | 1989-03-20 | 1990-10-01 | Fujitsu Ltd | 論理回路 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2513721B2 (ja) * | 1987-09-08 | 1996-07-03 | 株式会社リコー | 加算器 |
| US4918642A (en) * | 1988-03-29 | 1990-04-17 | Chang Chih C | Isolated carry propagation fast adder |
| US4982357A (en) * | 1989-04-28 | 1991-01-01 | International Business Machines Corporation | Plural dummy select chain logic synthesis network |
| JP2992588B2 (ja) * | 1989-06-30 | 1999-12-20 | 三菱電機株式会社 | 加算回路 |
| JP3487783B2 (ja) * | 1999-03-17 | 2004-01-19 | 富士通株式会社 | 加算回路、それを利用した積分回路、及びそれを利用した同期確立回路 |
| DE10215784A1 (de) * | 2002-04-10 | 2003-10-30 | Infineon Technologies Ag | Rechenwerk und Verfahren zum Subtrahieren |
| CN103279323B (zh) * | 2013-05-31 | 2016-12-07 | 福建星网锐捷网络有限公司 | 一种加法器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62144242A (ja) * | 1985-12-18 | 1987-06-27 | Mitsubishi Electric Corp | 加算回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3728532A (en) * | 1972-01-21 | 1973-04-17 | Rca Corp | Carry skip-ahead network |
| JPS60116034A (ja) * | 1983-11-28 | 1985-06-22 | Toshiba Corp | 加算回路 |
| JPS60134932A (ja) * | 1983-12-24 | 1985-07-18 | Toshiba Corp | プリチヤ−ジ型の桁上げ連鎖加算回路 |
| US4764887A (en) * | 1985-08-02 | 1988-08-16 | Advanced Micro Devices, Inc. | Carry-bypass arithmetic logic unit |
-
1986
- 1986-09-27 JP JP61227109A patent/JPS6382515A/ja active Pending
-
1987
- 1987-09-28 US US07/101,425 patent/US4817031A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62144242A (ja) * | 1985-12-18 | 1987-06-27 | Mitsubishi Electric Corp | 加算回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01206433A (ja) * | 1988-02-15 | 1989-08-18 | Nec Corp | 算術論理演算装置 |
| JPH01281529A (ja) * | 1988-05-07 | 1989-11-13 | Fujitsu Ltd | ２進演算器 |
| EP0351059A2 (en) * | 1988-06-15 | 1990-01-17 | Fujitsu Limited | Carry propagation circuit for a parallel adder |
| JPH02245925A (ja) * | 1989-03-20 | 1990-10-01 | Fujitsu Ltd | 論理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4817031A (en) | 1989-03-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3728532A (en) | Carry skip-ahead network | |
| JPS6382515A (ja) | 加算器 | |
| GB2128781A (en) | Digital adder circuit | |
| JPH0785221B2 (ja) | 補数化装置 | |
| US4713790A (en) | Exclusive OR/NOR gate having cross-coupled transistors | |
| EP0493835A2 (en) | An arithmetic operation unit having bit inversion function | |
| EP0077912A1 (en) | FET adder circuit | |
| JP2563460B2 (ja) | ２進カウンタ | |
| US4280190A (en) | Incrementer/decrementer circuit | |
| US4749886A (en) | Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate | |
| JP2519227B2 (ja) | 桁上げ伝播速度を増加させるダイナミック論理回路を含むグル−プ段を有する並列リバイナリ加算回路 | |
| JPH0442689B2 (ja) | ||
| EP0147836B1 (en) | Precharge-type carry chained adder circuit | |
| KR100235146B1 (ko) | 병렬 가산기 | |
| US5966407A (en) | Bus driving system and integrated circuit device using the same | |
| JPS63204815A (ja) | 半導体論理回路 | |
| US4739503A (en) | Carry/borrow propagate adder/subtractor | |
| EP0085762A2 (en) | Logic parity circuit | |
| EP0291963A2 (en) | Fast C-MOS adder | |
| EP0228649B1 (en) | CMOS encoder circuit | |
| US4471455A (en) | Carry-forming unit | |
| JPS62502371A (ja) | クロツク信号制御回路 | |
| JPH01304518A (ja) | 差動増幅型高速バス | |
| JP2849346B2 (ja) | 算術論理演算回路 | |
| JPS59123930A (ja) | 桁上げ信号発生器 |