JPH01281529A - ２進演算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目的〕 概要 産業上の利用分野 従来の技術（第１５図、第１６図、第１７図）発明が解
決しようとする課題 課題を解決するための手段（第１図、第２図）作用 実施例 原理（第３図） 第１実總例（第３図、第４図） 第２実施例（第５図） 第３実施例（第６図） 第４実施例（第７図） 第５実施例（第８図） 第６実施例（第９図） 第７実施例（第１０図） 第８実施例（第１１図） 第９実施例（第１２図、第１３図、第１４図）第１０実
施例 発明の効果 〔概要〕 ディジタル回路の２進基礎演算器に係り、特に並列全加
算器および並列全減算器における群先見桁上げ処理回路
の改良に関し、 回折上げ選択加算または減算方式を用いた並列２進演算
器において、高速性を犠牲にすることなく回路の構成素
子数を削減しうる２進演算器を堤供することを目的とし
、 並列全加算器にあっては、２つのｎビット２進数データ
を入力として、各桁の桁上げ制御信号および桁上げ発生
信号を生成する手段と、前記２つのｎビット２進数デー
タを所定のビット数ごとに群分けし、群分けされた各デ
ータに対応する前記各桁上げ制御信号、桁上げ発生信号
および真の桁上げ信号に基づいて並行処理により前記２
つのｎビット２進数データの算術和を演算して真の和信
号を生成する群加算手段と、前記桁上げ制御信号および
桁上げ発生信号に基づいて前記各群に対応する回折上げ
制御信号および回折上げ発生信号を生成する手段と、を
備えた２進演算器において、前記回折上げ制御信号およ
び回折上げ発生信号に基づいて累積群桁上げ制御信号お
よび累積群桁上げ発生信号を生成する手段と、前記累積
群桁上げ制御信号、累積群桁上げ発生１８号および肖該
群への桁上げ信号により真の桁上げ信号を生成する手段
と、を備えて構成し、 並列全減算器にあっては、２つのｎビット２進数データ
を入力として各桁の桁借り制御信号および桁借り発生信
号を生成する手段と、前記２つのｎビット２進数データ
を所定のビット数ごとに群分けし、群分けされた各デー
タに対応する前記各桁借り制御信号、桁借り発生信号お
よび真の桁借り信号に基づいて並行処理により前記２つ
のｎビット２進数データの算術差を演算して真の差信号
を生成する群減算手段と、前記桁借り制御信号および桁
ｍり発生信号に基づいて前記各群に対応する群桁借り制
ｍ信号および群桁借り発生信号を生成する手段と、を備
えた２進演算器において、前記群桁借り制御信号および
群桁借り発生信号に基づいて累積群桁借り制ｍ＠号およ
び累積群桁借り発生信号を生成する手段と、前記累積群
桁借り制御信号、８ＷＩｔ￥ＦＴ借り発生信号および当
該群への桁借り信号により真の桁借り信号を生成する手
段と、を備えて構成する。

〔産業上の利用分野〕

本発明はディジタル回路の２進基礎演算器に係り、特に
並列全加算器および並列全減算器における群先見桁上げ
処理回路の改良に関する。

情報量の増大に伴い、計算機によるデータ処理の高速化
が要求される。このデータ処理の高速化の一手法として
、桁上げ先見（ＣＬＡ：Ｃａｒｒｙ　Ｌｏｏｋ＾ｈｅａ
ｄ　）法が知られている。この桁上げ先見法は予め各桁
ごとに必要な桁上げを先見することにより加算速度を高
速化しようとするものである。しかし、この桁上げ先見
法によればデータ長の増大に伴って限りなく演算素子の
増大を招くこととなるため、あまり実用的でない。

一方、データ長が特に長い場合（例えば、３２ビツト、
６４ビツト）に好適な手法として桁上げ選択加算（Ｃａ
ｒｒｙ　５ｅｌｅｃｔ　Ａｄｄｅｒ）法が知られティる
。この桁上げ選択加算法によれば、データを複数の群に
分割し、各群の加算器において下位群からの真の桁上げ
信号が生成される以前に前もって桁上げが“０”である
と仮定した場合の和信号および桁上げが“１”であると
仮定した場合の和信号をそれぞれ生成しておく、そして
下位群の加算器からくり上ってくる真の桁上げ信号が入
力された時点で、その真の桁上げ信号の論理に対応する
仮の和信号（０”のものか“１″のものかのいずれか一
方）を選択し、その選択した仮の和信号をその回加算器
の真の和信号として出力する。

〔従来の技術〕

第１５図に、上記桁上げ選択加算法を用いた高速並列全
加算器による６４ビツトＡＬＵ（Ａｒｉｔｈｌｅｔｉｃ
　Ｌｏｑｉｃ　Ｕｎｉｔ　）の例を示す。

このＡＬＵは大別して、先見法により真の桁上げ信号が
“０”の場合および“１″の場合の各仮の和信号を生成
する和信号生成部と、同様の先見法で真の桁上げ信号が
０”の場合および“１”の場合の各仮の桁上げ信号を生
成して最終的に真の桁上げ信号を生成する桁上げ信号生
成回路と、生成された真の桁上げ信号により上記仮の和
信号を選択する選択回路と、から構成される。以下、第
１５図を参照し、各構成要素別に詳述する。

立ユヱニヱ 処理すべきデータは、一般に、２つのｎビット２進数Ａ
、Ｂであり、ここでは６４ビツトのデータであるとする
。Ａは被加数Ｂは加数であり、ＡＬＵは被加数Ａと加数
Ｂとの算術和Ｆを算出するものである。

以下の説明においては、説明を簡単にするため、−ａ化
して、データＡ、Ｂおよび算術和Ｆの第１桁（１＝０．
１，２．”−ｎ−１）の各ビットをそれぞれＡ１．Ｂ１
．Ｆｌとし、その他の各信号にも“ｌ”の添字を附して
表現するものとする。

以上の６４ビツト入力データＡ　（Ａ　　、　Ａ１゜Ａ
２　’　””　Ａ６３）およびＢ　（Ｂｏ、Ｂ１．Ｂ２
゜・・・’　Ｂ６３’はユニット・ロジック・ブロック
（以下、Ｕ　Ｌ　Ｂ　：　Ｕｎｉｔ　Ｌｏｇｉｃ　Ｂｌ
ｏｃｋＩｌｉｌｉ７路という、）１００に入力される。

止ＬＢ旦１１旦ユ ＵＬＢ回路１００は、各人出データの各桁のとットに対
応して設けられ、０〜６３の６４個設けられている。各
ＵＬＢ回路１００は後段において桁上げ選択加算を行う
のに必要な信号（すなわち桁上げ制御信号Ｐ、および桁
上げ発生信号Ｇ、の２つの信号）を生成する回路である
。

ここに、桁上げ制御信号Ｐ、は Ｐ、＝Ａ、＄Ｂ・　　　　　　　　　　　　　・・・（
１）＋＋＋ の排他的論理和（ＥＯＲ）で与えられる。また、桁上げ
発生信号Ｇは Ｇ・＝Ａ・　・Ｂ・　　　　　　　　・・・（２）の論
理積（ＡＮＤ）で与えられる。

このようにして、生成された桁上げ制御信号Ｐ、および
桁上げ発生信号Ｇ１はそれぞれ自らが属すべき群の桁上
げ選択加算回路（以下、Ｃ８・Ａ：Ｃａｒｒｙ　５ｅｌ
ｅｃｔ　Ａｄｄｅｒ回路という、）１０１に入力される
。

なお、各ＵＬＢ回路１００に与えられている信号Ｉ。〜
■３は桁上げ制御信号Ｐ１、桁上げ発生信号Ｇ、とじて
何を出力するかを指定するための信号であり、本発明の
加算器構成には直接関係しないので説明は省略する。

ｑ】ノ」旧ｉＪ」」。

Ｃ８Ａ回路１０１は、入力データＡ、Ｂを所定ビット数
（この例では、４ビツト）ごとに群に分割し、その各群
に属するビットごとに仮の和信号Ｆｉ（０）”　１（１
）を下位群からの真の桁上げ信号ＣＭ’ｌが生成される
以前に前もって生成しておく回路である。なおＨｏは第
１桁の属する回加算器（Ｃ３Ａ回路）内で処理すべき信
号の最下位桁を表わすものとする。また、一つの回加算
器内で処理する信号桁数をｌ゛とする。仮の和信号Ｆｉ
（０）は真の桁上げ信号ＣＭ’−１が“０”であると仮
定した場合、Ｆｉ（１）はＣＨ’−１が′１″であると
仮定した場合の仮の和信号をそれぞれ示している。また
、Ｃ３Ａ回路１０１は、上記仮の和信号Ｆｉｔ。）。

Ｆｉ（１）の他に、後述する群先見桁上げ処理回路（以
下Ｂ　Ｌ　Ａ　ＣＧ　：　８１ｏｏｋ　Ｌｏｏｋ　Ａｈ
ｅａｄ　Ｃａｒｒｙ　Ｇｅｎｅｒａｔｅｒ回路という、
）１０５で使用するための回折上げ制御信号ＢＰ、およ
び回折上げ発生信号ＢＧ、を生成する。

■ ここで、第１６図にＣ３Ａ回路１０１の具体例を示し、
以下説明する。この第１６図は、第１５図における第１
群（入力データＡ。〜Ａ３．Ｂ。

〜Ｂ　を受けもつ群）のＣ３Ａ回路１０１−１を例に示
したものである。この第１６図のうち（ａ）はシンボル
化した図、（ｂ）は詳細回路図である。

この第１６図（ｂ）に示すように、Ｃ３Ａ回路１０１　
、、、は、ＵＬＢ回路１００からの各ビットに対応する
桁上げ制御信号Ｐ。〜Ｐ３および桁上げ発生信号Ｇ。〜
Ｇ３を入力とする０回路構成素子としては、ＣＭＯＳト
ランジスタを用い、ＮＡＮＤ回路、インバータ回路およ
びＥＯＲ回路の組み合せで構成される。なお、パイボー
ラド・ランジスタなと他のディジタル素子を使用して構
成可能であることはいうまでもない。

このＣ３Ａ回路１０１．は大別して５つのブロックで構
成される。第１ブロツクでは第０ビツトに関する仮の和
信号ＦＯ（０）”　０（１）を生成する。

第２ブロツクでは第１ビツトに間する仮の和信号Ｆ１ｆ
Ｏ）”　１（１）を生成する。第３ブロツクでは第２ビ
ツトに関する仮の和信号Ｆ２（０）”　２（１）を生成
する。第４プロ・γりでは第３ビツトに関する仮の和信
号Ｆ３（０）”　３（１）を生成する。また、第５ブロ
ツクでは第３ビツト（すなわち第１群における最上位桁
）に関する回折上げ制御信号ＢＰ３および回折上げ発生
信号ＢＧ３を生成する（部分回路１０３）。

以上のようにして生成された各仮の和信号０（０）’　
　０（１）　　　３（０）、Ｆ３（１）は対応する第１
ＦＦ　　　〜Ｆ マルチプレクサ回路（以下、第１ＭＰＸ回路という、）
１０２に選択待ちの状態で出力される。また、回折上げ
制御信号ＢＰ３および回折上げ発生信号ＢＧ３は、ＢＬ
ＡＣＧ回路１０５の入力信号の一部として出力される。

以上は１つのＣ３Ａ回路１０１　、について説明したが
、他の群を受けらつＣ３Ａ回路についても対応する入力
データごとに同様な構成となるので、それぞれの説明は
省略する。

ＢＬＡＣＧＥＩ　　１０５ ＢＬＡＣＧ回路１０５は、各群のＣ３Ａ回路１０１内の
部分回路１０３からの回折上げ制御信号ＢＰ、および回
折上げ発生信号ＢＧ、をさらに所定数（この例では、４
つ）の群に分割し、その各群に属する１桁上げ制ａｌ信
号ＢＰ、および１桁上げ発生信号ＢＧ、ごとに仮の桁上
げ信号Ｃ１（ｏ）。

Ｃ１（１）を下位群からの真の桁上げ信号ＣＭ−＋ｗ’
が生成される以前に前もって生成しておく回路である。

なお、Ｈは第１桁の仮の桁上げ信号Ｃ１（０）。

ＣＩ　（１）を生成する回路が属するＢＬＡＣＧ回路内
で処理すべき信号の最下位桁を表すものとする。かつ、
Ｍ＜Ｍ”−１とする。

仮の桁上げ信号Ｃ・　は真の桁上げ信号ＣＨ−１が“０
”であると仮定した場合、Ｃ１（１）はＣＭ−１が“１
”であると仮定した場合の信号である。

ここで、第１７図にＢＬＡＣＧ回路１０５の具体例を示
し、以下説明する。この第１７図は、第１５図における
第１′ｎ（入力Ｆｓ号Ｂ　Ｐ　３　、Ｂ　Ｇ　３゜Ｉ３
Ｐ　　、ＢＧ　　、ＢＰ　　、ＢＧｌ、およびＢＰ１５
゜ＢＧ　　を受けもつ群）のＢＬＡＣＧ回路１０５゜を
例にしたものである。第１７図のうち、（ａ）はＢＬＡ
ＣＧ回路１０５−１をシンボル化した図、（ｂ）は詳細
回路図である。

第１７図（ｂ）に示すように、ＢＬＡＣＧ回路１０５、
は、前段の各Ｃ３Ａ回路１０１内の部分回路１０３から
の各回折上げ制御信号ＢＰ３゜Ｂ　Ｐ　７　、　Ｂ　Ｐ
　１１．Ｂ　Ｐ　１ｓおよび各回折上げ発生信号ＢＧ３
．ＢＧ７．ＢＧ１１．ＢＧ、５を入力とする。

回路はＣＭＯＳトランジスタを用いてＮＡＮＤ回路およ
びインバータ回路の組み合せで構成される。

なお、ＣＭＯＳに限らずバイポーラトランジスタなど他
のデイ°ジタル素子を用いても構成可能である。

ＢＬＡＣＧ回路１０５．は大別して４つのブロックで構
成される。第１のブロックでは１桁上げ制御信号ＢＰ３
および１桁上げ発生信号Ｂ　Ｇ　ｓに基づいて仮の桁上
げ信号Ｃ３（０）”　３（１）を生成する。以下同様に
して、第２のブロックではＢ　Ｐ　３〜ＢＰ７１ＢＧ３
′＋ＢＧ７によりＣ７（０）”　７（１）を生成する。

第３のブロックではＢＰ３〜ＢＰ１１゜８０３〜８０１
±よりＣ１１（０）　　　　１１（１）、Ｃを生成 する、第４のブロックではＢＰ　　〜ＢＰｔｓ。

Ｂ　Ｇ　３ゝＢＧ１５によりＣ１５（０）　　　１５（
１）を生成、　Ｃ する。

このようにして生成された各仮の桁上げ信号Ｃ３（０）
’　　３（１）”　７（０）°０７（１）°０１１（０
）　。

Ｃ１１（１）およびｃ　　　　、ｃ　　　　は対応する
７ルチプレクサ回路（以下、第２ＭＰＸ回路）１０４に
選択待ちの状態で出力される。

以上は１つのＢＬＡＣＧ回路１０５−１について説明し
たが、的の群を受けもつＢＬＡＣＧ回路についても上記
同様の構成となるのでそれぞれの説明は省略する。

２Ｍｒ’ＸｒＩ　　１０４ 第２ＭＰＸ回路１０４は、各ＢＬＡＣＧ回路１０５から
の仮の桁上げ信号　Ｃ３［０）＝　Ｃ３（１）〜Ｃ、Ｃ
のうち各仮の桁上げ信号対 Ｃ３（０）”　（１）・・・のいずれか一方（つまり、
桁上げ“０″の場合か、又は１ｌｉｌｌの場合のいずれ
か一方）を下位群の第２ＭＰＸ回路１０４の最上位桁の
信号である真の桁上げ信号Ｃ１ｏ、Ｃ１５，Ｃ３１゜Ｃ
４□の入力時点で選択するセレクタである。

この仮の桁上げ信号の選択動作は、まず最下位群の第２
ＭＰＸ回路１０４に真の桁上げ信号Ｃ８ｎ が入力されることにより始まり、第１群の選択終了時点
で最上位の桁上げ信号Ｃ１５がその上位の第２ＭＰＸ回
路１０４に対する真の桁上げ信号としてくり上げられ、
以下順に上位の群に向かってくり上げられていく。

一方、各第２ＭＰＸ回路１０４において選択された仮の
桁上げ信号のいずれか一方である真の桁上げ信号０３〜
０１５・Ｃ１９〜０３１・０３５〜０４７・Ｃ５１〜Ｃ
６３は対応する第１ＭＰＸ回路１０２に対し、選択信号
として出力される。

ＩＭＰＸＯ１０２ 第１ＭＰＸ回路１０２は第２ＭＰＸ回路１０４からの桁
上げ信号０３〜”１５．Ｃ１９〜Ｃ３１”　３５〜Ｃ４
７”　５１〜Ｃ６３を受けて、各Ｃ３Ａ回路１０１から
出力される仮の和信号Ｆｔ＋。）、Ｆｉ（１）のいずれ
か一方を選択出力する０選択は各第１ＭＰＸ　１０２に
入力される桁上げ信号ＣＭ’−１の内容（“０“又は１
″）に応じて行なわれる０選択された仮の和信号Ｆｉ（
。）又はＦｉ（１）は当該Ｃ３Ａ回路１０１における真
の和信号（具体的にはＦ。〜Ｆ６３）として出力され、
これで一つの群の加算演算が終了する。

以上の説明は、並列全加算器の例で説明したが、並列全
減算器に適用が可能である。並列全減算器を構成する場
合、第１桁に関し、ＵＬＢ回路１００で生成する桁借り
制御信号Ｐ、とし、かつ桁借り発生信号をＧ、として構
成すればよい、すなわち、Ａを被減数、Ｂを減数とする
減算Ｆ＝Ａ−Ｂにおいて桁借り制御信号Ｐｉは、 Ｐ、＝Ａ、＄Ｂ、　　　　　　　　　　　・・・（３）
の排他的論理和の否定（ＥＮＯＲ）で求める。・また、
桁借り発生信号Ｇ１は、 Ｇ、＝Ａ、　　・　Ｂ、　　　　　　　　　　　　・・
・（４）で求めればよい、その的は、桁上げ信号を桁借
り信号として取扱い、最下位桁より順次行借り信号を処
理することにより上記同様の構成手法で全減算器を構成
することができる。但し、各桁の真の差信号Ｆ・は、 ■ の排他的論理和の否定（ＥＮＯＲ）で求められる。

以上に述べたように、従来の桁上げ選択加算法を用いた
並列全加算器によれば、３２ビツト、６４ビツト等の長
大データを高速処理する場合に威力を発揮する等、その
機能面において優れたものである。

〔発明が解決しようとする課題〕

しかしながら、上記従来の桁上げ選択加算法を用いた並
列全加算器においては、ＢＬＡＣＧ回路１０５の回路構
成素子数が多く、単純なＣＬＡ法に比べても倍増すると
いう問題がある。

すなわち、上記従来例はＣ３Ａ回路１０１において予め
２つの仮の和信号Ｆｉ（０）”　１（１）を用意してお
き、ＢＬＡＣＧ回路１０５により生成される真の桁上げ
信号の内容が決定した時点で、その内容に応じていずれ
か一方の仮の和信号Ｆｉ（０）またはＦｉ（１）を真の
和信号Ｆ、として選択出力するものである。したがって
、演算速度は真の桁上げ信号をいかに速く生成できるか
によって決まる。

そこで、この真の桁上げ信号を高速生成するために、先
に述べたようにＢＬＡＣＧ回路１０５では４桁ごとに群
分けし、先見処理法により２つの仮の桁上げ信号Ｃ，Ｃ
，を用意し、第２ ＋（０）°＋（１） ＭＰＸ回路１０４において下位桁からの真の桁上げ信号
ＣＭ、、、が確定した時点で仮の桁上げ信号Ｃ１または
Ｃ１（１）のうちのいずれか一方を真の桁上げ信号Ｃ１
とじて選択出力するようになっている、このような構成
の結果、必ず２つの仮の桁上げ信号Ｃ，Ｃ，を時間的に
並列生成する＋ｆＯ）’　　＋（１） 必要があり、この並列生成のための生成回路が上記回路
素子数の増大を招く原因となっている。

［３ＬＡＣＧ回路１０５内において２つの仮の桁上げ信
号Ｃ１（０）”　１（１）を並列生成するのに要する回
路は、第１桁に関していえば当該第１桁の所属するＢＬ
ＡＣＧ回路１０５内の各桁の群桁上げ制御信号ＢＰ・お
よび群桁上げ発生信号ＢＧ、を処理するものであり、か
なりの重複部分（つまり、同様な信号を重複して生成す
る部分）を含んでいる。この重複部分を桁上げ選択加算
方式の高速性を阻害しない範囲で除去すれば、回路構成
の簡素化ならびに回路の構成素子数を減らすことが可能
である。もともと、仮の桁上げ信号Ｃ１（０）およびＣ
１（１）の２つの信号は各桁の真の桁上げ信号Ｃ。

を生成するうえでは冗長な情報を含んでいる。

本発明は、桁上げ選択加算（または減算）方式を用いた
並列２進演算器において、高速性を犠牲にすることなく
、回路の構成素子数を削減しうる２進演算器を提供する
ことを０的とする。

〔課題を解決するための手段〕

第１図に、本願の請求項１に対応するブロック図を示す
、第１図に示すように、本発明に係る２進演算器である
並列全加算器は２つのｎビット２進数データ（Ａ、Ｂ）
を入力として、各桁の桁上げ制御信号（Ｐｉ）および桁
上げ発生信号（Ｇｉ）を生成する手段（１００）と、前
記２つのｎビット２進数データ（Ａ、Ｂ）を所定のビッ
ト数ごとに群分けし、群分けされた各データに対応する
前記各桁上げ制御信号（Ｐｉ）、桁上げ発生信号（Ｇ１
）■ および真の桁上げ信号（ＣＭ、−１’）に基づいて並行
処理により前記２つのｎビット２進数データ（Ａ。

Ｂ）の算術和を演算して真の和信号（Ｆｉ）を生成する
回加算手段（１０１）と、前記桁上げ制御信号（Ｐｉ）
および桁上げ発生信号（Ｇｉ）に基づいて前記各群に対
応する１桁上げＩＩＪ御信号（ＢＰｉ）および１桁上げ
発生信号（ＢＧｉ）を生成する手段＋１０３）と、を備
えた２進演算器において、前記１桁上げ制御信号（ＢＰ
Ｈ〜ＢＰＨ１−１）および１桁上げ発生信号（Ｂ　Ｇ　
Ｈ〜ＢＧＨ，−１）に基づいて累積実行上げ制御信号（
ＣＰ　　　”）および累積Ｈ゛−１ １桁上げ発生信号（ＣＧ　　　１）を生成する手段Ｈ°
−１ （１０６）と、前記累積実行上げ制御信号（ＣＰ　　’
）、累積実行上げ発生信号Ｈ゛−１ （ＣＧ　　　’）および当該群への桁上げ信号Ｈ°−１ （ＣＭ−ｍ’　）により真の桁上げ信号（ＣＭ’−、）
を生成する手段（１０７）と、を備えて構成する。

第２図に、本願の請求項３に対応するブロック図を示す
、第２図に示すように、本発明に係る２進演算器である
並列全減算器は、２つのｎビット２進数データ（Ａ、Ｂ
）を入力として、各桁の桁借り制御信号（Ｐｉ）および
行者り発生信号（Ｇｉ）を生成する手段（２００）と、
前記２つのｎビット２進数データ（Ａ、Ｂ）を所定のビ
ット数ごとに群分けし、群分けされた各データに対応す
る前記各桁借り制御信号（Ｐｉ）、桁借り発生信■ 号（Ｇｉ）および真の桁借り信号（ＣＭ’−、）に基づ
いて並行処理により前記２つのｎビット２進数データ（
Ａ、Ｂ）の算術差を演算して真の差信号（Ｆｉ）を生成
する群減算手段（２０１）と、前記桁借り制御信号（Ｐ
ｉ）および桁借り発生信号（Ｇｉ）に基づいて前記各群
に対応する１桁借り制御信号（ＢＰｉ　）および群行者
り発生信号（ＢＧｉ）を生成する手段（２０３）と、を
備えた２進演算器において、前記１桁借り制御信号（Ｂ
ＰＨ〜ＢＰＨ，−、）および１桁借り発生信号（ＢＧ　
　〜ＢＧ　　　”）に基づいて累積群行者りＨＨ’−１ 制御信号（ＣＰ　　　”）および累積実行借り発生Ｈ’
−１ 信号（ＣＧ　　　’）を生成する手段（２０６）と、前
Ｈ°−１ 記累積群桁借り制御信号（ＣＰ　　　”）、累積群Ｈ°
−１ 桁借り発生信号（ＣＧ　　　Ｉ）および当該群へのＨ゛
−１ Ｆｒｆπり信号（ＣＨ−、、）により真の桁借り信号（
ＣＭ’１）を生成する手段（２０７）と、を備えて構成
する。

〔作用〕

請求項１記載の並列全加算器において、２つのｎビット
２進数データ（Ａ、Ｂ）が入力されると、桁上げ制御信
号および桁上げ発生信号生成手段（１００）から桁上げ
制ｔ２ｆ信号（Ｐｉ）および桁上げ発生信号（Ｇｉ）が
出力される。

桁上げ制御信号（Ｐｉ）および桁上げ発生信号（Ｇｉ）
は回加算手段（１０１）と、１桁上げ制御信号および１
桁上げ発生信号生成手Ｐｉ（１０３）にそれぞれ与えら
れる。

回加算手段（１０１）では入力された桁上げ制御信号（
Ｐｉ）および桁上げ発生信号（Ｇｉ）に基づいて仮の和
信号Ｆｉ（０）、Ｆｉ（１）を生成する。仮の和信号Ｆ
ｉ（０）は下位の群からの桁上げ信号（ｃ　Ｈ，）が０
”の場合、仮の和信号Ｆｉ（１）は同行上げ信号（ＣＭ
’、）が“１”の場合を想定して予め生成される信号で
ある。

１桁上げ１ｉ１１御信号および１桁上げ発生信号生成手
段［１０３）では桁上げ制御信号（Ｐｉ）および桁上げ
発生信号（Ｇｉ）に基づいて当該群加算手段（１０１）
に対応する１桁上げ制御信号（ＢＰ−および１桁上げ発
生信号（ＢＧｉ）を生成し、累積１桁上げ制御信号およ
び累積実行上げ発生信号生成手段（１０６）に出力する
。

累積実行上げ制御信号および累積実行上げ発生信号生成
手Ｐ！１（１０６）は、累積実行上げ制御信号（ＣＰ　
　　”）および累積実行上げ発生信号Ｈ゛−１ （ＣＧ　　　”）を生成し、真の桁上げ信号生成手Ｈ°
−１ 段（１０７）に出力する。

真の桁上げ信号生成手段（１０７）は累積実行上げ制御
信号（ｃｐ　　　”）、累積実行上げ発生信号Ｈ°−１ （ＣＧ　　　’）および下位群からの桁上げ信号Ｈ’−
１ （ｃ　１−ｍｌ　）に基づいて真の桁上げ信号（Ｃ１４
，−、）を生成し、これを上記群加算手段（１０１）に
対し、予め生成された仮の和信号Ｆｒｔ。）またはＦｉ
（１）の選択信号として送る。

そして、群加算手段（１０１）は上記真の桁上げ信号（
ｃ　Ｎ、、　）の内容（“ｏ”又は“１”）に応じて仮
の和信号Ｆｉ（。）またはＦｉ（１）のいずれかを選択
し、選択した和信号を真の和信号（Ｆｉ）’として出力
する。

要約すると、請求項１記載の発明は、従来のように、仮
の桁上げ信号Ｃ１（０）”　１（１）の２つを同時生成
して選択出力するのではなく、ｃｐ”、・、１゜ＣＧ　
　５＝−１と真の桁上げ信号（ＣＨ−、、）を用いて直
接的に真の桁上げ信号（Ｃｓ、−１３を生成するように
したものである。

請求項３記載の並列全減算器において、２つのｎビット
２進数データ（Ａ、Ｂ）が入力されると、行右り制御信
号および桁借り発生信号生成手段（２００）から桁借り
制御信号（Ｐ−および桁借り発生信号（Ｇｉ）が出力さ
れる。

桁借り制御信号（Ｐｉ）および桁借り発生信号音 （Ｇｉ）は群減算手段（２０１）と、群行者りＩ１１御
信号および群行者り発生信号生成手段（２０３）にそれ
ぞれ与えられる。

群減算手Ｐ！１（２０１）では入力された桁借り制御信
号（Ｐｌ）および桁借り発生信号（Ｇ１）に基づいて仮
の差信号Ｆｉ（０）”　１（１）を生成する。仮の差信
号Ｆｉ（。）は上位の群からの桁借り信号（ＣＭ、−１
）が０＃の場合、仮の差信号Ｆｉ（１）は同行借り信号
（ＣＭ’）が“１”の場合を想定して予め生成される信
号である。

実行借り制御信号および実行借り発生信号生成手段（２
０３）では桁借り制御信号（Ｐｉ）および桁借り発生信
号（Ｇｉ）に基づいて当該群減算手段（２０１）に対ピ
する実行ｍり制御信号（ＢＰｉ）および群行者り発生信
号（ＢＧｉ）を生成し、Ｓ積群行者り制御信号および累
積実行借り発生信号生成手段（２０６）に出力する。

集積群桁借り制御信号および累積実行借り発生信号生成
手段（２０６）は、累Ｍ群行者り制御信号（ＣＰ　　　
’″）および累積実行借り発生信号Ｈ゛−１ （ＣＧ　　　”）を生成し、真の桁借り信号生成手Ｈ゛
−１ 段（２０７）に出力する。

真の桁借り信号生成手段（２Ｇ？）は累積実行借り制御
信号（ＣＰ　　　”）、累積実行借り発生信号Ｈ゛−１ （ＣＧ　　　”）および上位群からの桁借り信号Ｈ°−
１ （ＣＭ、、）に基づいて真の桁借り信号（Ｃ，、−丁）
を生成し、これを上記群減算手段（２０１）に対し、予
め生成された仮の差信号Ｆｉ（。）またはＦｉ（１）の
選択信号として送る。

そして、群減算手段（２０１）は上記真の桁借り信号（
Ｃｏ’−ｉ）の内容（“０”又は“１”）に応じて仮の
差信号Ｆｉ（０）またはＦｉ（１）のいずれかを選択し
、選択した差信号を真の差信号（Ｆｉ）として出力する
。

要約すると、請求項３記載の発明は、従来のように、仮
の行右り信号Ｃ１（０）、Ｃ１（１）の２つ同時生成し
て選択出力するのではなく、ＣＰ　”　Ｈ９−１゜ＣＧ
′″　　と真の桁借り信号（ＣＨ−ｍ’　）を用いてＨ
゛−１ 直接的に真の行右り信号（ＣＨｌ−１）を生成するよう
にしたものである。

〔実施例〕

次に、本願発明に係る各実施例を図面に基づいて説明す
る。

■ まず、本発明の基本原理について説明する。説明を統一
的にするため、従来の６４ビツトＡＬＵ（第１５図）に
準じた回路構成を第３図に示し、これに基づいて以下述
べる。

いま、１個の１加算器であるＣ３Ａ回路１０１は、ｍ′
桁（４ビツト）の信号を同時処理するものとする。最下
位桁が第Ｍ′桁であるＣ３Ａ回路１０１の内部において
、第１桁に関し、実行上げ制御信号ＢＰ、と、実行上げ
発生信号ＢＧ・は次＋１ 式（５）　、　（６）で与えられる。

−°−１ ＢＰ、＝πＰＨ’＋　ａ　　　　　　　　　・・・（５
）１　α・０ Ｍ　’　　二〇　、ｒｎ　’　　、２　ｍ　’　　＋　
　３　ｍ　′・”この最下位桁が第Ｍ′桁であるＣ３Ａ
回路１０１は、上記（５）　、　（６）式で与えられる
実行上げ制御信号ＢＰ・および実行上げ発生信号ＢＧ。

を生成するとともに、仮の和信号ＦＨ１（。）°。

Ｆ、　　を生成する。ここに、Ｆ・　　、Ｆ・＋’（１
）　　　　　　　　　　　　＋°（０）１°（１）にお
ける１″はｉ’　＝Ｍ’　、Ｍ′＋１．・・・Ｍ′＋ｍ
′−１，（Ｍ′＝０．ｍ’　、２ｍ′、３ｍ′・・・）
である。

一方、ＢＬＡＣＧ回路１０５は上記のように生成された
実行上げ制御信号ＢＰ、　、実行上げ発生信号ＢＧ・を
ｍ桁ごとに分けて処理するものとずす る。ｊ！−下位桁が第Ｍ析であるＢＬＡＣＧ回路１０５
において、累積実射上げ制御信号ｃｐ、’、累積実射上
げ発生信号ＣＧ、”を次の（６）　、　（７）式により
定義する。

ｃｐ、　　＝π　　ＢＰＨ＋ａ、　　　　・・・（６）
α＝０ −ＢＧＭ＋α僧゛　　　　　　　　　　・・・（７）但
し、ｉ　＝Ｍ　１Ｍ　＋　ｍ　−、Ｍ　＋　２　ｍ　−
＊　”・＋Ｍモ（ｍ−１）・ｍ−。

であり、（ｘ）はＸを越えない最大整数を与えるＸの関
数を表わす。

このようにして求められた累積実射上げ制御信号ＣＰ、
’　、累積実射上げ発生信号ＣＧ、”と当該ＢＬＡＣＧ
回路１０５への真の桁上げ信号（下位群からの桁上げ信
号）Ｃ，、、は第１桁の真の桁上げ信号Ｃ１との間で、
次の（８）式の関係を有すす る。

Ｃ７＝ＣＧ・　十ＣＰ、　　・Ｃ、・−（８）＋　　　
　＋　　　　　＋　　　　Ｎ−ｍこのように、仮の桁上
げ信号Ｃ・　　Ｃ９を＋（０）’　　＋（１） 予め生成し、桁上げ信号ＣＨ−１により、そのいずれか
を選択出力するのではなく、（６）　、　（７）式・で
与えられる累Ｍ回折上げ１１御信号ＣＰ、’　、累積実
行上げ発生信号ＣＧ、”および当該群のＢＬＡＣＧ回路
への桁上げ信号ＣＨ−ｒｅ’のみによりて直接的に第１
桁の真の桁上げ信号Ｃ３を生成すす るようにしたものである。このことにより、前述した冗
長な回路を除去することができ、回路の簡素化が可能で
ある。このとき、桁上げ信号ＣＭ−ｍ’が入力された時
点から真の桁上げ信号Ｃ２が生成されるまでに要する時
間（すなわち、遅延時間）を極力小さくするように考慮
することで、回路の簡素化とともに高速性を維持できる
。

次に、第１図に上記基本原理を適用した実施例について
説明する。

１１叉崖１ 第３図に第１の実施例の概要を示す、従来の第１１図と
異なる点は、ＢＬＡＣＧ回路１０５ａの構成であり、他
の入力データＡ、Ｂ、ＵＬＢ回路１００、Ｃ３Ａ回路１
０１、第１ＭＰＸ回路１０２については同一の構成をと
るので同一の符号を附してその説明は省略する。

本実施例におけるＢＬＡＣＧ回路１０５ａは、従来のＢ
ＬＡＣＧ回路１０５と比べて仮の桁上げ信号Ｃ，Ｃ，を
並列生成せず、各ビットに＋（０）’　　＋（１） つき累積実射上げ制御信号ＣＰ５”および累積群桁上げ
発生信号ＣＧ、’を新たに導入して直接的に真の桁上げ
信号Ｃ１を算出するという点において異なっている。

次に、第４図に、第１実施例に係るＢＬＡＣＧ回路１０
５ａの具体例を示す、この第４図は第３図における第１
ｎを受けもつＢＬＡＣＧ回路１０５ａ、を例にして示し
たものである。この第４図のうち、（ａ＞はシンボル化
した図、（ｂ）は詳細回路図である。

この第４図（ｂ）に示すように、ＢＬＡＣＧ回路１０５
　ａ−１はＣ３Ａ回路１０１からの群桁上げ制御信号Ｂ
Ｐ３．ＢＧ３〜ＢＰ１５．ＢＧ１５および桁上げ信号Ｃ
−１を入力とする０回路構成素子としては０ＭＯ８）ラ
ンジスタを用い、ＮＡＮＤ回路、インバータ回路ＮＯＲ
回路およびＥＯＲ回路の各組合せで構成される。なお、
バイポーラトランジスタなど他のディジタル素子の使用
が可能である。

本発明の適用により従来回路に比べて真の桁上げ信号Ｃ
１の生成に要する回路素子数がどのようになるか、また
、処理速度がどのようになるかという問題は、累積実行
上げ制御信号ｃｐ、”　、累積実行上げ発生信号ＣＧ、
”の生成回路も含めて考える必要がある。

そこで、この第１実施例は、第１６図の回路とほぼ同じ
手法により累積実行上げ制御信号ｃｐ、’　、累積群桁
上げ発生信号ＣＧ、”を生成し、後述する第３実施Ｓ（
第６図）を簡略化した回路を用いて構成したものである
。

このＢＬＡＣＧ回路１０５ａ−１は大別して５つのブロ
ックで構成される。第１ブロツクでは下位群からの桁上
げ信号Ｃ−１により第２桁上げ信号ｃ’　　　ｃ’　　
を生成する。

一１＝　　　−１ 第２ブロツクでは群桁上げ制御信号ＢＰ３、群桁上げ発
生信号Ｂ　Ｇ　３に基づいて累積実行上げ制御信号ｃｐ
’、累積実行上げ発生信号ＣＧ３”を生成し、これらＣ
Ｐ　　”、ＣＧ３’と第２桁上げ信号Ｃ′Ｃ′−１とに
より第３桁に関する真−１’ の桁上げ信号Ｃ３を生成する。

以下、同様にして第３ブロツクでは対応する群桁上げ制
御信号および群桁上げ発生信号から累積実行上げ制御信
号および累積実行上げ発生信号を生成し、第２桁上げ信
号ｃ’　　　ｃ’　　により第一１’　　　　　−１ ７桁に関する真の桁上げ信号Ｃ７を生成する。同様に、
第４ブロツクでは真の桁上げ信号Ｃ１１、第５ブロツク
では真の桁上げ信号Ｃ１５をそれぞれ生成する。

以上のように、１つの群における真の桁上げ信号Ｃ、Ｃ
、Ｃ１１，Ｃ１ｓは仮の桁上げ信号ＣＢ。）”　＋（１
）の両方を並列生成することなく、直接生成される。し
たがって、従来のように第２Ｍ　Ｐ　Ｘ回路１０４を必
要としない。

以上のＢＬＡＣＧ回路１０５ａの回路素子の総数は１２
６個であり、従来回路（第１６図、ＢＬＡＣＧ回路１０
５および第２ＭＰＸ回路１０４の和）の１３６個に比べ
、１０素子数少なく、かつ、従来回路で桁上げ信号Ｃ１
５（１）を生成するのに使用される５人力ＮＡＮＤ回路
が、本実施例ではインバータと２人力ＮＯＲで構成され
ているため、真の桁上げ信号Ｃ１，をより速く生成する
ことができ、全体の加算速度も向上する。

以上は１つのＢＬＡＣＧ回路１０５ａ−１について説明
したが他の群を受けもつＢＬＡＣＧ［１ｌｉｌｌ路につ
いても同様な構成となるので、その説明は省略する。

！」」Ｌ１遡 第５図に、第２実施例を示す、この第５図は第４図に示
すＢＬＡＣＧ回路１０５のうち、基本原理に対応する部
分（破線の枠部分）、すなわち真の桁上げ信号Ｃ１を生
成する部分についてのみ示■ し、他の部分は省略する。

この第２実施例は、上記（８）式に従って、累積実行上
げ制御信号ｃｐ、”　、累積実行上げ発生信号ＣＧ、”
および桁上げ信号ＣＨ−１をＡＮ［ｌ−０Ｒ−奪 インバータにより処理した出力をインバータにより反転
して真の桁上げ信号Ｃ１を得るものである。

この第２実施例によれば、最も少ない回路素子数により
構成可能である。しかし、処理時間の面では若干遅い、
しかし、その差は１〜１．５μｍＣＭＯ３素子を用いた
場合、１〜２ｎｓであり、６４ビツト全加算に要する時
間１５〜２０ｎｓの１０％以下であり、実用上大きな問
題とならない。

庇１里ｌ］ 第６図に、基本原理対応部分についての第３実施例を示
す。

この第３実施例は、次の（９）式に従って構成したもの
である。すなわち、（８）式は、次のように解釈できる
。

Ｃ・＝ＣＧ、　　　　　　（Ｃ，、、＝　’Ｏ”のとき
）＝ＣＧ、’　十ＣＰ。

（ＣＨ−ｒｅ・＝″１″のとき） ・・・（９） この第３実施例によれば、第２実施例（第５図）に比べ
て回路素子数が多くなるが、従来回路と比べて少なくな
り、処理速度の面では従来回路と同等であるのでＣＰ・
、ＣＧ、回路を従来より高・速化することにより、加算
に要する処理時間の短縮が可能である。

１工大塁贋 第７図に基本原理対応部分についての第４実施例を示す
。

この第４実施例は（８）式において累積実行上げ制御信
号ｃｐ、　”と累積実行上げ発生信号ＣＧ、’とが同時
に“１”とはならないことに着目して、次の（１０）式
に従って構成したものである。

すなわち、（８）式は、 Ｃ・＝ＣＧ、（ＣＨ−Ｉｍ、＝“０″のとき）＝ＣＧ、
ｅｃＰ。

！＋ （Ｃ，、、＝’ｌ”のとき） ・・・（１０） で与えられる。

この第４実施例によれば、第３実施例（第６図）に比べ
て回路素子数は増加するが、高速かつ素子数の少ないＥ
ＯＲ回路を用いることにより、従来回路に比べて高速か
つ簡素化が可能である。

４１叉韮］ 第８図に基本原理対応部分についての第５実施例を示す
。

この第５実施例は（８）式を次の（１１）式のように変
形して、回路の簡素化を図ったものである。

Ｃ，＝ＣＧ、　”　ｅ　（ＣＰ、　’　・ＣＨ−１）　
・（１１）１１叉１」 第９図に基本原理対応部分についての第６実施例を示す
。

この第６実施例は、第５実施Ｓ（第８図ンのＥＮＯＲ回
路部分をトランスファーゲートＴＧを用いて構成したら
のである。このように、トランスファーゲートＴＧを用
いて回路の簡素化が可能である。

募１」ｕ１凹 第１０図に第７実施例を示す。

この第７実施例は（８）式において、累積桁上げ制御信
号ＣＰ、”と累積桁上げ発生信号ＣＧ、’とが同時に“
１“とはならないことを考慮し、Ｃ，＝ＣＧ、　　　　
　（ＣＰ、”　＝　”Ｏ”　のとき”）＝ｃ　　　、　
　　　（ｃｐ、”＝″１”のとき）ト１１ ・・・（１２） と解釈した結果、得られたものである。

このように構成することで回路の簡素化ならびに処理速
度の高速化を図ることが可能である。

１１叉韮］ 第１１図に第８実維例を示す、第１１図（ａ）は本実施
例のＢＬＡＣＧ回路１０５ｂをシンボル化した図、同図
（ｂ）はその詳細回路図である。

本実艙例によるＢＬＡＣＧ回路１０５ｂは、先に述べた
第１〜第７実施例のＢＬＡＣＧ回路１０５ａがＣＰ、”
　、ＣＧ、”の生成回路として、ＨＡＮＤ回路とインバ
ータ回路による組合せ回路を用いて構成したものである
のに対し、それらをトランスファーゲートＴＧのワイヤ
ードＯＲ回路とインバータ回路ＩＮＶとの連鎖回路に置
換えて構成し、先のＢＬＡＣＧ回路１０５ａと同等の機
能を確保したものである。

第１１図（ｂ）に示すように、累積実行上げ制御信号Ｃ
Ｐ、’（（６）式）については、当該ＢＬＡＣＧ回路１
０５ｂ内の最小桁である第３桁の実計上げ制御信号ＢＰ
３をトランスファーゲートＴＧとインバータＩＮＶとの
連鎖回路の入力端に与え、各桁（第７．１１．１５桁）
のトランスファーゲートをその桁の実計上げ制御信号Ｂ
Ｐ。

（ＢＰ７．ＢＰｌｌ、ＢＰ１５）により、それぞれ０Ｎ
−ＯＦＦ制御し、トランスファーゲートＴＧがＯＦＦと
なる桁では“０”に対応する信号を発生させて上位桁に
逐次伝搬させるようにしたものである。伝搬信号はイン
バータＩＮＶを一段通過するごとに反転する。そこで、
“Ｏ”対応信号の発生は累積群桁上げ制御信号ｃｐ、”
が正転する桁では“Ｏ″信号また反転する桁では“１Ｎ
信号を上位桁に伝搬させるようにプルダウン用ＮＭＯ３
素子、グルアッグ用ＰＭＯ８素子を用いて対応させる。

一方、累積群桁上げ発生信号ＣＧ−”　　（（７）式）
については、上記累積桁上げ制御信号ｃｐ、”の場合と
同様に構成する。すなわち、トランスフ・アーゲー）Ｔ
ＧとインバーターＮＶの連鎖回路への入力は当該ＢＬＡ
ＣＧ回路１０５ｂ内の最小桁である第３桁の実行上げ発
生信号ＢＧ３であり、各桁のトランスファーゲートＴＧ
をその桁の実行上げ発生信号（ＢＯ２，ＢＧｌｌ、ＢＯ
１５）によりそれぞれ０Ｎ−ＯＦＦｆ！制御する。トラ
ンスファーゲートＴＧがＯＦＦとなる桁では実行上げ発
生信号ＢＧ、に対応した信号を発生させて順次上位桁に
伝える。

なお、第１１図においては、ｃｐ、”生成回路にお髪゛
１て各トランスファーゲートＴ（，１段ごとにインバー
タＩＮＶを挿入しているが、トランスファーゲートＴＧ
の２段ごと、３段ごともしくはそれらの組み合せにより
挿入して構成してもよい。

本実施例において、累積桁上げ制御信号ＣＰ−６、累積
桁上げ発生信号ＣＧ、”および桁Ｉ 上げ信号ＣＨ−１（図ではＣ−１）により真の桁上げ信
号Ｃ１を生成する回路として、第７実施例（第１０図）
の回路を用いている。

このような組み合せとすることにより、第１実施例（第
４図）の回路を用いるよりも少ない回路素子数で、かつ
、第３実施例（第６図）もしくは第４実施例（第７図）
の回路を用いる場合と同等の高速性を確保することがで
きる。

以上の本実施例において、回路素子数は６９ｆｆ！であ
り、従来例の１３６個に比べ半減させることができ、高
速性を犠牲にすることなく、回路素子数の大幅削減が可
能となる。

回路素子数の減少と処理速度の高速性を同時に達成する
ためには、下位桁を処理するＢＬＡＣＧ回路として第８
実施例（第１１図）のＢＬＡＣＧ回路１０５ｂを採用し
、上位桁を処理するＢＬＡＣＧ回路として累積桁上げ制
御信号ＣＰ、″Ｉ、累積桁上げ発生信号ＣＧ、”をトラ
ンスファーゲートＴＧとインバータＩＮＶの連鎖回路で
生成する回路と第３実施例（第６図）とを組み合せた構
成の回路を採用するとよい。

なお、上記の説明においては、群分はビット数ｍ＝ｍ′
＝４とした例を述べたが、−ａにｍ≠ｍ′でよく、また
ｍ≠４であってもよい。

また、処理すべきデータＡ、Ｂのうち、上位桁と下位桁
との相互間で群分はビット数ｍ（またはｍ′）の値が異
なっていてもよい。

さらに、下位桁において仮の和信号Ｆｉ（。）。

Ｆｉ（１）を予め生成しておくことを止め、真の和信号
Ｆ、を 瞭 Ｆ、＝Ｐ・■Ｃ１，１・・・（１３） としてｖＬ接演算し、上位桁のみ桁上げ信号Ｃ１４’−
１の値によって仮の和信号Ｆ、Ｐ、（もしく１０）＋（
１） は他の同様な信号）を選択出力する方式を用いて回路を
一層簡略化することも可能である。

１ｍ凹 第１２図〜第１４図に、第９実總例を示す０本実施例に
おいて、第１〜第８の実繕例および従来例と異なる点は
、ＢＬＡＣＧ回路の構成である。

入力データＡ、Ｂ、ＵＬＢ回路１００、Ｃ３Ａ回路１０
１、第１ＭＰＸｒｇＪ路１０２については同一の構成を
とるので同一の符号を附してその説明は省略する。

本実例に係るＢＬＡＣＧ回＃！　１０５　ｃ　。

１０５ｄは実行上げ制御信号ＢＰ・、実行上げ発生信号
ＢＧ・および桁上げ信号ＣＭ−７，により真の桁上げ信
号Ｃ０を求める場合に、第１実施例（第３図）のように
ＢＬＡＣＧ回路１０５ａによる１段階の処理のみではな
く、２段ｔｌＪ　（１０５ｃ　。

１０５ｄ）あるいはそれ以上の段階に分けて処理するよ
うにしたものである。

すなわち、第１実施例（第３図）においては実行上げ制
御信号ＢＰ・、実行上げ発生信号ＢＧ。

を４桁分集めて各桁の真の桁上げ信号Ｃ１を生成してい
る９本実施例では、これに代えて４桁分の入力信号に対
して下位の３桁分のみの真の桁上げ信号とその最上位桁
の累積実計上げ制御信号ｃｐ、”・および累積実計上げ
発生信号ＣＧ、”とをＢＬＡＣＧ回路１０５Ｃにより生
成する。そして、各ＢＬＡＣＧ回路１０５ｃから出力さ
れる累積実計上げ制御信号ＣＰ、”および累積実計上げ
発生信号ＣＧ、”をＢＬＡＣＧ回路１０５ｄに出力する
。ＢＬＡＣＧ回路１０５ｄでは、当該１０５ｄ内でｎビ
ットの最下位桁より下の桁（ｉ・−１）からの桁上げ信
号Ｃ２とともにｃｐ、”　。

Ｉｎ　　　　　　　　　　　　　＋ ＣＧ、”を処理し、真の桁上げ信号Ｃ０を生成す１す る。ここでの処理は第１実施例（第３図）の場合と同様
である。そして、生成された真の桁上げ信号Ｃ１をＢＬ
ＡＣＧ回路１０５ｃに対し、下位桁からの桁上げ信号と
して入力する。この桁上げ信号はＢＬＡＣＧ回路１０５
Ｃ内で処理すべき３桁分の真の桁上げ信号として確定す
る。

なお、以上はＢＬＡＣＧ回路１０５ｃ。

１０５ｄによる２段階構成であるが、それ以上の段階の
場合には上記同様のプロセスをくり返すだけでよい。

以上の本実施例によれば、第１実施例（第３図）に比べ
て必要となる回路素子数は若干増えることになるが、リ
ップルキャリー処理を並列処理に置き換えることになる
ので真の桁上げ信号Ｃ３の生■ 成速度を高速化することができ、全体として従来例より
も少ない回路素子数で、かつ高速性を保持することがで
きる。

１上止叉益■ 以上の第１〜第９実施例は並列全加算器の例について示
したものであるが、本発明は並列全減算器にも適用可能
である（図示省ＩＩ）。

並列全減算器の場合、加算器の場合にいう桁上げ制御信
号Ｐ、を“桁借り制御信号”とし、桁上げ発生信号Ｇ、
を“桁借り発生信号”とする。

その場合の行右りｍＷ信号Ｐ、は Ｐ、＝Ａ、＄Ｂ、　　　　　　　　・・・（３）′の排
他的論理和の否定（ＥＮＯＲ）で与えられる。

また、桁借り発生信号Ｇ、は Ｇ・＝Ａ・　・Ｂ・　　　　　　　・・・【４）′Ｉｌ
＋ で与えられる。そして累積桁上り制御信号ＢＰ。

６を“累積計借り制ｍ信号″とし、累積桁上り発生信号
ＢＧ、”を“累積計借り制御信号”とする■ とともに、桁上り信号Ｃｌ４−ｍ’を　“桁借り信号Ｃ
・“とし、演算を順次最小桁から最大桁に向−ｉ かつて行うこととする。このときＭｏは第１桁の属する
１減算器（Ｃ３Ａ相当回路２０１）内で処理すべき信号
の最下位桁、Ｍは第１桁の累積実計借り制御信号ＣＰ　
１および累積実計借り発生信号ＣＧ、”を処理するＢＬ
ＡＣＧ相当回路内で処埋ずべき信号の最下位桁である。

このような信号設定で、上記第１〜第９の実施例に示す
回路を用いて並列全減算器を構成し、真の桁借り信号Ｃ
１を得ることができる。したがって、その詳細な説明は
省略する。

〔発明の効果〕

以上述べたように、本発明によれば、群選択先見方式を
用いた２進演算器において、２つの仮の桁上げ信号を並
列生成することがないため、演算速度の高速性を犠牲に
することなく、回路の素子数を大幅に削減しうる並列全
加算器および並列全減算器を提供することができる。

その結果、長大ビットデータを処理する並列全加算器（
または全減算器）の実現に際し、限られた素子数で回路
を構成しなければならないＬＳＩへの実装が容易となる
。

【図面の簡単な説明】

第１図は請求項１記社の発明に対応するブロック図、 第２図は請求項３記載の発明に対応するブロック図、 第３図は本発明の第１実施例に係る並列全加算器を６４
ビツトＡＬＵへの適用例を示すブロック図、 第４図は本発明の第１実施例の具体例を示す回路図、 第５図は本発明の第２実施例を示す回路図、第６図は本
発明の第３実施例を示す回路図、第７図は本発明の第４
実施例を示す回路図、第８図は本発明の第５実施例を示
す回路図、第９図は本発明の第６実施例を示す回路図、
第１０図は本発明の第７実施例を示す回路図、第１１図
は本発明の第８実施例を示すブロック図、 第１２図は本発明の第９実施例を示す回路図・、第１３
図は第９実施例におけるＢＬＡＣＧ回路（１０５ｃ）の
例を示す回路図、 第１４図は第９実施例におけるＢＬＡＣＧ回路（１０５
ｄ）の例を示す回路図、 第１５図は従来の並列全加算器を６４ビツトＡＬＵに適
用した例を示すブロック図、第１６図は従来のＣ９Ａ回
路例を示す回路図、第１７図は従来のＢＬＡＣＧ回路Ｈ
を回路図路図である。 １００・・・ＵＬＢ回路、 １０１・・・群細算回路 １０２・・・第１マルチプレクサ（セレクタ）回路、１
０４・・・第２マルチグレクサ（セレクタ）回路、１０
５・・・ＢＬＡＣＧ回路、 １０６・・・ｃｐ、Ｉ　、　ｃ　ｃ　、＊生成回路、１
０７・・・真の桁上げ信号生成回路、２００・・・ＵＬ
Ｂ回路、 ２０１・・・１減算回路、 ２０３・・・ＢＰ、、ＢＧ、生成回路、＋　　　　　　
　　　１ ２０６・・・ＣＰ、’　、ＣＧ、”生成回路、２０７・
・・真の桁借り信号生成回路、Ａ、Ｂ・・・２進数ｎビ
ツトデータ、 Ｐ・・・・桁上げ制御信号、 Ｇ、・・・桁上げ発生信号、 ＢＰ、・・・実計上げ制御信号、 ＢＧ、・・・実計上げ発生信号、 ＣＰ・　、ｃｐ　　　’・・・累積実行上げ制御信号、
＋　　　　　　　　Ｎ’−１ ＣＧ・　、ＣＧ　　　”・・・累Ｍ回折上げ発生信号、
＋　　　　　　　　Ｈ’−１ ＣＨ−ｍ’・・・真の桁上げ信号。 ｍ゛・・・一つの群加算器内で処理する信号の桁数、ｍ
・・・一つの８［＾ＣＧ回路内で処理する信号の桁数、
Ｍ゛・・・一つの群加算器内で処理する信号の最下位桁
、 Ｍ・・・一つの８１ＡＣＧ回路内で処理する信号の最下
位桁、 ］ 担≧ 第　　５　　図 □Ｃｙ−ｍ’ 本発明の第３実施例を示す回路ズ 第６図 請求項１記孜の発明に対応するブロック図請求項３記萩
の発明に対応するブロック図（：、＋−ｍ’　ＣＭ−ｍ
’ 本発明の第４実施例を示す回路図 第７図 ０５ａ 本発明の第５実施例を示す回路図 第８図 本発明の第６実施例を示す回路図 第　　９　　図 ０５ａ 本発明の第７実施例を示す回路図 第１０図 ρ　　ｐｌ　１１　　　　ρ　　ＧＴＯ（ＤＷＯｍＷ’
０−　　〇＋　　　Ｑ−＋　　　　　＃　　　−＋Ｎ　
Ｏ−Ｎ　Ｏ＋ｍ３　　　　　　　　　、ｕ ＋ 弔

Claims (1)

1. 【特許請求の範囲】 １、２つのｎビット２進数データ（Ａ、Ｂ）を入力とし
   て、各桁の桁上げ制御信号（Ｐ＿ｉ）および桁上げ発生
   信号（Ｇ＿ｉ）を生成する手段（１００）と、前記２つ
   のｎビット２進数データ（Ａ、Ｂ）を所定のビット数ご
   とに群分けし、群分けされた各データに対応する前記各
   桁上げ制御信号（Ｐ＿ｉ）、桁上げ発生信号（Ｇ＿ｉ）
   および真の桁上げ信号（Ｃ＿Ｍ＿’＿−＿１）に基づい
   て並行処理により前記２つのｎビット２進数データ（Ａ
   、Ｂ）の算術和を演算して真の和信号（Ｆ＿ｉ）を生成
   する群加算手段（１０１）と、前記桁上げ制御信号（Ｐ
   ＿ｉ）および桁上げ発生信号（Ｇ＿ｉ）に基づいて前記
   各群に対応する群桁上げ制御信号（ＢＰ＿ｉ）および群
   桁上げ発生信号（ＢＧ＿ｉ）を生成する手段（１０３）
   と、を備えた２進演算器において、前記群桁上げ制御信
   号（ＢＰ＿Ｍ〜ＢＰ＿Ｍ＿’＿−＿１）および群桁上げ
   発生信号（ＢＧ＿Ｍ〜ＢＧ＿Ｍ＿’＿−＿１）に基づい
   て累積群桁上げ制御信号（ＣＰ＿Ｍ＿’＿−＿１）およ
   び累積群桁上げ発生信号（ＣＧ＿Ｍ＿’＿−＿１）を生
   成する手段（１０６）と、 前記累積群桁上げ制御信号（ＣＰ＿Ｍ＿’＿−＿１＾＊
   ）、累積群桁上げ発生信号（ＣＧ＿Ｍ＿’＿−＿１＾＊
   ）および当該群への桁上げ信号（Ｃ＿Ｍ＿−＿ｍ＿’）
   により真の桁上げ信号（Ｃ＿Ｍ＿’＿−＿１）を生成す
   る手段（１０７）と、を備えたことを特徴とする２進演
   算器。 ２、累積群桁上げ制御信号（ＣＰ＿Ｍ＿’＿−＿１＾＊
   ）および累積群桁上げ発生信号（ＣＧ＿Ｍ＿’＿−＿１
   ＾＊）の生成手段（１０６）をトランスファーゲートと
   インバータとの連鎖回路で構成したことを特徴とする請
   求項１記載の２進演算器。 ３、２つのｎビット２進数データ（Ａ、Ｂ）を入力とし
   て、各桁の桁借り制御信号（Ｐ＿ｉ）および桁借り発生
   信号（Ｇ＿ｉ）を生成する手段（２００）と、前記２つ
   のｎビット２進数データ（Ａ、Ｂ）を所定のビット数ご
   とに群分けし、群分けされた各データに対応する前記各
   桁借り制御信号（Ｐ＿ｉ）、桁借り発生信号（Ｇ＿ｉ）
   および真の桁借り信号（Ｃ＿Ｍ＿’＿−＿１）に基づい
   て並行処理により前記２つのｎビット２進数データ（Ａ
   、Ｂ）の算術差を演算して真の差信号（Ｆ＿ｉ）を生成
   する群減算手段（２０１）と、前記桁借り制御信号（Ｐ
   ＿ｉ）および桁借り発生信号（Ｇ＿ｉ）に基づいて前記
   各群に対応する群桁借り制御信号（ＢＰ＿ｉ）および群
   桁借り発生信号（ＢＧ＿ｉ）を生成する手段（２０３）
   と、を備えた２進演算器において、前記群桁借り制御信
   号（ＢＰ＿Ｍ〜ＢＰ＿Ｍ＿’＿−＿１）および群桁借り
   発生信号（ＢＧ＿Ｍ〜ＢＧ＿Ｍ＿’＿−＿１）に基づい
   て累積群桁借り制御信号（ＣＰ＿Ｍ＿’＿−＿１＾＊）
   および累積群桁借り発生信号（ＣＧ＿Ｍ＿’＿−＿１＾
   ＊）を生成する手段（２０６）と、 前記累積群桁借り制御信号（ＣＰ＿Ｍ＿’＿−＿１＾＊
   ）、累積群桁借り発生信号（ＣＧ＿Ｍ＿’＿−＿１＾＊
   ）および当該群への桁借り信号（Ｃ＿Ｍ＿−＿ｍ＿’）
   により真の桁借り信号（Ｃ＿Ｍ＿’＿−＿１）を生成す
   る手段（２０７）と、を備えたことを特徴とする２進演
   算器。 ４、累積群桁借り制御信号（ＣＰ＿Ｍ＿’＿−＿１＾＊
   ）および累積群桁借り発生信号（ＣＧ＿Ｍ＿’＿−＿１
   ＾＊）の生成手段（２０６）をトランスファーゲートと
   インバータとの連鎖回路で構成したことを特徴とする請
   求項１記載の２進演算器。