CN103279323B - 一种加法器 - Google Patents

Abstract

本发明公开了一种加法器，用以解决现有技术中存在的利用一位全加器实现多位的二进制加法存在的耗费时间较长的问题。该加法器包括：按照第一串联规则进行串联而构成回路的多个一位全加器；其中，每个全加器均包含：第一被加数的输入端、第二被加数的输入端、进位值输入端、用于输出第一被加数和第二被加数相加所得到的和值的和值输出端，以及用于输出第一被加数和第二被加数相加所产生的进位值的进位值输出端；所述第一串联规则包括：每对相邻的全加器中，一个全加器的所述进位值输出端与另一个全加器的所述进位值输入端相连接。

Description

一种加法器

技术领域

本发明涉及可编程设计技术领域，尤其涉及一种加法器。

背景技术

FPGA是一种集成度很高的新型高性能可编程芯片，适用于高速、高密度的高端数字逻辑电路设计领域。由于其内部电路功能是可编程的(Programmable)，因此可以通过硬件描述语言(Hardware DescriptionLanguage，HDL)和专用设计工具，在其内部灵活地实现极其复杂的电路功能。

在FPGA设计领域，面积通常指的是FPGA的芯片资源，包括逻辑资源和I/O资源等。速度一般指的是FPGA工作的最高频率。由于面积越小，就意味可以用更低的成本来实现产品的功能，因此在实际设计中，使用最小的面积设计出最高的速度是每一个开发者追求目标。

速度优势可以换取面积的节约，即所谓速度换面积原则。所谓的速度优势指的通过进行整个FPGA的设计，使得FPGA中有部分模块的算法运行周期快于其他部分模块，这样，这部分模块就相对于其他部分具有速度优势。利用这部分模块的速度优势来降低整个FPGA设计的使用资源就是速度换面积原则的体现。

速度换面积原则在一些较复杂的算法设计中常常会用到。而在这些较复杂的算法设计中，流水线设计常常是必须用到的技术。当采用流水线设计时，流水线的每一级中常常存在同一个算法(由FPGA中的模块实现)被重复地使用，且不同级中对于该算法的使用次数却不一样的现象。这些被重复使用但是使用次数不同的模块将会占用大量的FPGA资源。

随着FPGA技术的不断发展，FPGA内部越来越多的内嵌了DSP乘法器，为一些常用算法的实现提供了很大的方便，也大大提高了运算的速度和能力。因此，在以往设计中那些被重复使用的模块的速度可以很高，即相对其他部分具有速度优势。利用这个特点，在对FPGA的设计进行改造中，可以将被重复使用的模块改造为由最小的高速单元来实现。

以下以对加法器这样的模块的改造为例，说明现有技术中已有的加法器的原理。

加法器，是为了实现加法即产生数的和的装置，是FPGA设计中的一种基本算术逻辑单元。其性能的好坏，直接影响到FPGA设计的性能和资源使用率。实现加法器的最小的高速单元一般有两种基本的类型：半加器和全加器。

半加器的实现原理示意图如图1所示，其有两个输入和两个输出。其中，两个输入可以分别标识为A、B或X、Y，而输出则通常标识为S(即Sum，表示A与B之和)和C(即Carry，表示A加上B后产生的进位值)。A和B经异或(XOR)运算后即得到S，而经与(AND)运算后即得到为C，即存在下式[1]和[2]：

S＝A⊕B [1]

C＝A·B [2]

半加器虽能产生进位值，但半加器本身并不能处理进位值。

下表1为半加器的真值表：

表1：

全加器的实现原理示意图如图2所示。其引入了进位值的输入，以计算较大的数。为区分全加器的两个进位线所分别传输的进位值，一般将输入端的进位线所输入的进位值记作C_i或C_in，而将输出端的进位线所输出的进位值记作C_o或C_out。

如图2所示，全加器有三个二进制的输入，其中一个是进位值的输入，所以全加器可以处理进位值。

全加器可以视为由两个半加器组合而成的。全加器的输出S的计算方式如下式[3]，而C_o的计算方式如下式[4]：

S＝(A⊕B)⊕C_i [3]

C_o＝(A·B)+(C_i·(A⊕B))＝(A·B)+(B·C_i)+(C_i·A) [4]

下表2为全加器的真值表：

表2：

基于上述全加器，可以实现如32位等多位的二进制加法。以实现32位的二进制加法为例，与其相关的参数一般有五个，分别为：被加数A(32位)、被加数B(32位)、作为输入的进位值C_in(一位)、被加数A和被加数B相加而得到的和S(32位)，以及被加数A和被加数B相加产生的进位C_out(一位)。

若要实现32位的二进制加法，现有技术中可能采用的一种方式是将一位的二进制加法重复执行32次，即采用逐位进位加法器的方式。该方式虽然无疑是可行且易行的，但由于几乎每一位的C_in都是由前一位的C_out提供的，所以后一位的运算必须是在前一位的运算结果得出后才能开始进行，以第32位被加数A和被加数B为例，其必须是在前31位被加数的全部运算结果均得出后，才能开始计算。由此可知，若采用逐位进位加法器的方式，实现32位的二进制加法所需的时间是实现一位的二进制加法的时间的32倍。

发明内容

本发明实施例提供一种加法器，用以解决现有技术中存在的利用一位全加器实现多位的二进制加法存在的耗费时间较长的问题。

本发明实施例采用以下技术方案：

一种加法器，包括：按照第一串联规则进行串联而构成回路的多个一位全加器；其中，每个全加器均包含：第一被加数的输入端、第二被加数的输入端、进位值输入端、用于输出第一被加数和第二被加数相加所得到的和值的和值输出端，以及用于输出第一被加数和第二被加数相加所产生的进位值的进位值输出端；所述第一串联规则包括：每对相邻的全加器中，一个全加器的所述进位值输出端与另一个全加器的所述进位值输入端相连接。

本发明实施例的有益效果如下：

本发明实施例提供的上述加法器中，通过对多个一位全加器进行串联，并使得每对相邻的全加器中，一个全加器的进位值输出端与另一个全加器的进位值输入端相连接，从而可以按照并行处理多位一位数的方式，实现处理多位的二进制加法。与现有技术中采用逐位进位加法器的方式来实现处理多位的二进制加法相比，本发明实施例提供的该加法器可以大大缩短完成计算所需时间。

附图说明

图1为半加器的实现原理示意图；

图2为全加器的实现原理示意图；

图3为本发明实施例提供的一种简易的加法器的电路图；

图4为利用全加器实现全减器的示意图；

图5为本发明实施例提供的一种简易的加法器的电路改进方式示意图；

图6为利用FPGA实现的一种16位低资源多功能加法器的示意图；

图7为本发明实施例提供的一种加法器中的全加器连接示意图；

图8为基于本发明实施例提供的一种加法器实现64位加法操作的过程示意图。

具体实施方式

为了解决现有技术中存在的利用一位全加器实现多位的二进制加法存在的耗费时间较长的问题，本发明实施例提供了一种加法器。该加法器可以按照并行处理多位一位数的方式，实现处理多位的二进制加法。

以下结合说明书附图对本发明的实施例进行说明，应当理解，此处所描述的实施例仅用于说明和解释本发明，并不用于限制本发明。并且在不冲突的情况下，本说明中的实施例及实施例中的特征可以互相结合。

本发明实施例首先提供一种简易的加法器，该加法器的具体结构示意图如图3所示，包括按照第一串联规则进行串联而构成回路的n个一位全加器(后文简称全加器)，n满足≥2。

图3中，每个全加器均包含：第一被加数的输入端、第二被加数的输入端、进位值输入端、用于输出第一被加数和第二被加数相加所得到的和值的和值输出端，以及用于输出第一被加数和第二被加数相加所产生的进位值的进位值输出端。具体地，以第n个全加器为例，其包含：第一被加数a_n的输入端、第二被加数b_n的输入端、进位值c_n-1输入端、用于输出a_n和b_n相加所得到的和值s_n的和值输出端，以及用于输出第一被加数和第二被加数相加所产生的进位值c_n的进位值输出端。其他全加器所包含的输入、输出端与此类似，在此不再一一详述。

此外，由图3还可以看出，上述第一串联规则包括：每对相邻的全加器中，一个全加器的进位值输出端与另一个全加器的进位值输入端相连接。其中，第1个全加器的进位值输入端和第n个全加器的进位值输出端可以是直接相连接，也可以间接连接。间接连接的方式将在后文进行详细介绍，在此不再赘述。

基于如图3所示的该加法器，可以实现由多个一位二进制数所构成多位数的二进制加法，即：将一个多位数所包含的多个一位二进制数分别作为对应于不同的全加器的第一被加数，并将另一个多位数所包含的多个一位二进制数分别作为对应于所述不同的全加器的第二被加数，同步输入到所述不同的全加器中进行运算。当然，同一全加器所处理的两个一位的被加数在其分别所属的多位数中的排列序号应一致，比如，第n个全加器的第一被加数的输入端输入的是第一多位数所包含的第8位一位数，则该全加器的第二被加数的输入端输入的应该是第二多位数所包含的第8位一位数。

若该加法器所包含的全加器的个数小于多位数的位数，则可以分多次来完成对多位数所包含的一位数的加法运算。在分多次完成对多位数所包含的一位数的加法运算时，每次都可以是按照位数由低至高的顺序，依次将多位数所包含的还未进行过运算的各个一位数分别输入全加器。

由本发明实施例提供的上述加法器可知，通过对多个一位全加器进行串联，并使得每对相邻的全加器中，一个全加器的进位值输出端与另一个全加器的进位值输入端相连接，从而可以按照并行处理多位一位数的方式，实现处理多位的二进制加法。与现有技术中采用逐位进位加法器的方式来实现处理多位的二进制加法相比，本发明实施例提供的该加法器可以大大缩短完成计算所需时间。

可选的，若本发明实施例提供的该加法器被包装为具备多个引脚的芯片中，则本发明实施例中所述的第一被加数的输入端可以连接从加法器(这里所说的加法器可视为该芯片)的第一被加数输入引脚所输入的第一被加数的传输线，而第二被加数的输入端则可以连接从加法器的第二被加数输入引脚所输入的第二被加数的传输线。

可选的，本发明实施例提供的该加法器还可以完成多位数的二进制减法，具体实现原理如下：

针对一位全减器(后文简称全减器)而言，完成减法操作需要a、b和c_i三个操作数的输入，并且产生借位输出值c₀和差值s。下表3为全减器真值表：

表3：

通过化简全减器的卡诺图和真值表，可得到下述逻辑表达式：

s＝c_i^(a^b) [5]

c₀＝～a&b|c_i&～(a^b) [6]

由于当全加器输入的被加数为a和b，输入的进位值为c_i，而输出的和值和进位值分别为s和c₀时，存在下述逻辑表达式[7]和[8]：

s＝c_i^(a^b) [7]

c₀＝a&b|c_i&(a^b) [8]

因此，进一步结合全加器的真值表(表2)，可以确定全加器的进位位和全减器的借位输出值相互互补。

基于上述研究，本发明实施例中提出：对全加器的b和c_i进行求补处理，从而实现利用全加器实现全减器。具体地，利用全加器实现全减器的示意图如图4所示。

可选的，若本发明实施例提供的该加法器被包装为具备多个引脚的芯片中，则可以利用从加法器的模式选择信号引脚所输入的模式选择信号mod来控制该加法器是实现加法运算还是实现减法运算。具体地，当mod＝1时，加法器实现加法运算；而当mod＝0时，通过对加法器中的全加器进行配置，将其转换为如图4所示的全加器，从而使得加法器实现减法运算。

基于实现减法器的上述原理，可选的，本发明实施例提供的该加法器中，每个全加器的第二被加数的输入端可以均分别连接一个异或门的输出端。其中，每个异或门的两个输入端中的一个输入端连接从加法器的第二被加数输入引脚所输入的第二被加数的传输线，另一个输入端连接从加法器的模式选择信号引脚所输入的模式选择信号mod的传输线。如图5所示。

本发明实施例中，可以利用FPGA来实现本发明实施例所提供的该加法器。实现该加法器的一种FPGA的示意图如图6所示。图6所示的加法器可以称为16位低资源多功能加法器(简称16位加法器)，即图中所示的n＝16。实际应用中，可根据具体需要更改其位宽。

由图6可知，该FPGA一共有6个输入信号和一个输出信号，分别为reset、clk、mod、val、a、b和s。其中，reset为该加法器的复位信号；clk为加法器的时钟信号；mod为加法器的模式选择信号，当mod＝1时，该加法器实现全减法器功能，当mod＝0时，加法器实现全加法器功能；a和b分别为加法器的操作数值；val为用于控制该加法器输入操作数值a和b的有效性的被加数有效性控制信号，例如，当利用该16位加法器实现64位加法操作时，val信号保持4拍时钟，第一拍输入64位运算值的低16位数值，第二拍输入运算值的第17至第32位，第三拍输入运算值的第33至第48位，第四拍输入运算值的第49至第64位，在这四拍运算过程中，分别输出相应的运算结果值s，从而利用16位加法器实现64位加法操作。

基于如图6所示的FPGA所包含的各引脚，本发明实施例提供的加法器所包含的多个一位全加器可以按照如图7所示的方式进行连接。

在图7所示的数字电路中，构成该加法器的多个一位全加器中，有一个全加器的进位值输出端与该全加器所相邻的另一个全加器的进位值输入端之间连接有第一特定电路。一般地，可以将该全加器视为串联在一起的多个全加器中的最后一个全加器，即图7中所示的输出S₁₆的全加器；而将与该全加器之间连接有第一特定电路的全加器视为串联在一起的多个全加器中的第一个全加器，即图7中所示的输出S₁的全加器。

该第一特定电路的功能在于，使得如图7所示的串联在一起的多个全加器能够在val和clk这两个信号的控制下进行工作。

可选的，该第一特定电路可以包括：按照第二串联规则依次串联的第一与门、第一触发器和或门。这里所述的第二串联规则包括：

第n个全加器的进位值输出端与第一与门的第一输入端相连接；

第一与门的输出端与第一触发器的第一输入端相连接；

第一触发器的输出端与或门的第一输入端相连接；

或门的输出端与该全加器所相邻的另一个全加器的进位值输入端相连接。

其中，第一与门的第二输入端连接从加法器的被加数有效性控制信号引脚输入的被加数有效性控制信号的传输线；第一触发器的第二输入端连接从加法器的时钟信号引脚输入的时钟信号的传输线；或门的第二输入端连接有第二特定电路。

该第二特定电路的功能在于，使得如图7所示的串联在一起的多个全加器能够在reset、clk和mod这几个信号的控制下进行工作。

可选的，该第二特定电路可以包括：按照第三串联规则依次串联的第二与门、第二触发器和第三与门。这里所述的第三串联规则包括：

第一与门的第二输入端与第二与门的第二输入端相连接；

第二触发器的输出端与第二与门的第一输入端相连接；

第三与门的输出端与第二触发器的第一输入端相连接；

其中，第二与门的第二输入端连接所述有效性控制信号的传输线；第二与门的第三输入端连接所述模式选择信号的传输线；第二触发器的第二输入端连接时钟信号的传输线；第三与门的第一输入端连接从加法器的复位信号引脚输入的复位信号的传输线；第三与门的第二输入端连接所述有效性控制信号的传输线。

下面具体描述如何基于如图6和图7所示的该加法器，实现64位加法操作的过程。需要说明的是，在该过程中，A和B分别表示64位运算数组，C为运算结果。具体地，该过程包括如图8所示的下述步骤：

步骤81，令reset＝1复位该加法器，并且复位完成后令mod＝1。

步骤82，在clk时钟的第一拍拉高val信号，并且将A的第0位～第15位(后文简写为A[15:0]，其他位的表示方式与此类似)的数值输入图6中的被加数a所对应的引脚，以及将B[15:0]的数值输入图6中的被加数b所对应的引脚，从而得到运算结果C[15:0]的数值。

步骤83，在clk时钟的第二拍输入A[31:16]和B[31:16]的数值，从而得到运算结果C[31:16]的数值。

步骤84，在clk时钟的第三拍输入A[47:32]和B[47:32]的数值，从而得到运算结果C[47:32]的数值。

步骤85，在clk时钟的第四拍输入A[63:48]和B[63:48]的数值，从而得到运算结果C[63:48]的数值。

步骤86，在clk时钟的第四拍结束时刻拉低val信号。

需要说明的是，目前的FPGA设计中常见的加法器主要有如下几种：

1、FPGA自带加法器

其由FPGA自带加法器模块提供，在实际运用过程中可直接调用。该加法器通用性差，不可复用，只能进行正常的加法运算，不可进行减法操作，当运算数值较大时，FPGA逻辑资源使用量大。

2、设计者自行创建的加法器

其由FPGA的设计者根据项目应用而设计得出，一般通用性较差，可移植性差。

相比于现有技术中常见的上述加法器，本发明实施例提供的该加法器具有下述有益效果：

1、通用性强，可移植性好；

2、如图6所示的加法器在mod的控制下可以实现加法和减法运算，因此当FPGA功能设计时需要加减两种运算操作时，可通过单个该模块就可满足需求；

3、可通过低阶运算就可得到高阶运算结果，例如64位加法运算，只需4拍通过16位的该运算单元就可实现，应此，当被加数的位数越多时，FPGA所需运算逻辑资源相对越省；

4、本发明实施例提供的该加法器作为复用单元，可供基于FPGA实现的其他模块在不同时刻进行复用，这是FPGA自带加法器所不能满足的。

本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (3)

1.一种加法器，其特征在于，包括：

按照第一串联规则进行串联而构成回路的多个一位全加器；

其中，每个全加器均包含：第一被加数的输入端、第二被加数的输入端、进位值输入端、用于输出第一被加数和第二被加数相加所得到的和值的和值输出端，以及用于输出第一被加数和第二被加数相加所产生的进位值的进位值输出端；

所述第一串联规则包括：每对相邻的全加器中，一个全加器的所述进位值输出端与另一个全加器的所述进位值输入端相连接；

所述多个一位全加器中，有一个全加器的所述进位值输出端与该全加器所相邻的另一个全加器的进位值输入端之间连接有第一特定电路；

其中，所述第一特定电路用于：使得所述多个一位全加器在所述加法器的被加数有效性控制信号引脚输入的有效性控制信号和所述加法器的时钟信号引脚输入的时钟信号的控制下进行工作；

所述第一特定电路包括：按照第二串联规则依次串联的第一与门、第一触发器和或门；

所述第二串联规则包括：该全加器的所述进位值输出端与所述第一与门的第一输入端相连接；所述第一与门的输出端与所述第一触发器的第一输入端相连接；所述第一触发器的输出端与所述或门的第一输入端相连接；所述或门的输出端与该全加器所相邻的另一个全加器的进位值输入端相连接；

其中，所述第一与门的第二输入端连接从所述加法器的被加数有效性控制信号引脚输入的所述有效性控制信号的传输线；所述第一触发器的第二输入端连接从所述加法器的时钟信号引脚输入的所述时钟信号的传输线；所述或门的第二输入端连接有第二特定电路；

所述第二特定电路用于：使得所述多个一位全加器在特定信号的控制下工作；

其中，所述特定信号包括：从所述加法器的复位信号引脚输入的复位信号、从所述加法器的时钟信号引脚输入的时钟信号，以及从所述加法器的模式选择信号引脚所输入的模式选择信号；

所述第二特定电路包括：按照第三串联规则依次串联的第二与门、第二触发器和第三与门；

所述第三串联规则包括：所述第一与门的第二输入端与所述第二与门的第二输入端相连接；所述第二触发器的输出端与所述第二与门的第一输入端相连接；所述第三与门的输出端与所述第二触发器的第一输入端相连接；

其中，所述第二与门的第二输入端连接所述有效性控制信号的传输线；所述第二与门的第三输入端连接所述模式选择信号的传输线；所述第二触发器的第二输入端连接所述时钟信号的传输线；所述第三与门的第一输入端连接从所述加法器的复位信号引脚输入的复位信号的传输线；所述第三与门的第二输入端连接所述有效性控制信号的传输线。

2.如权利要求1所述的加法器，其特征在于，所述第一被加数的输入端连接从所述加法器的第一被加数输入引脚所输入的第一被加数的传输线，所述第二被加数的输入端连接从所述加法器的第二被加数输入引脚所输入的第二被加数的传输线。

3.如权利要求2所述的加法器，其特征在于，每个全加器的第二被加数的输入端均分别连接一个异或门的输出端；

每个所述异或门的两个输入端中的一个输入端连接从所述加法器的第二被加数输入引脚所输入的第二被加数的传输线，另一个输入端连接从所述加法器的模式选择信号引脚所输入的模式选择信号的传输线。