CN106951211B - 一种可重构定浮点通用乘法器 - Google Patents

一种可重构定浮点通用乘法器 Download PDF

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Abstract

本发明提供了一种定浮点通用乘法器，既可以实现24位的定点乘法运算，也可以实现32位的单精度浮点乘法运算。所述乘法器将定点乘法器与主体结构相分离，由24位定点乘法器重构为单精度浮点乘法器。24位定点乘法器由4个12位乘法器组成，其中每个12位乘法器采用BOOTH算法，通过乘累加的紧缩结构完成运算，有效地提高了乘法运算效率和减少了运算资源开销。所述乘法器除了24位定点乘法器外不额外占用太多资源，在保证运算精度和数据吞吐率的情况下，有效地提高了乘法器的通用性。

Description

一种可重构定浮点通用乘法器
技术领域
本发明属于数字信号处理技术领域，尤其涉及一种可重构定浮点通用乘法器。
背景技术
在高性能微处理器和DSP芯片设计中，乘法器都是一个关键部件。因此，优化乘法器对提高整个处理器性能起到至关重要的作用。
不同的数字信号处理领域对乘法运算有着不同的需求，以运算所用的数据类型分类，乘法器可分为定点乘法器和浮点乘法器。定点乘法器所需的运算资源较少，但精度较低；浮点乘法器所需的运算资源多，但精度高。它们各自有其应用的优势和劣势。但现有的乘法器一般只支持单一的定点乘法运算或浮点乘法运算。
此外，随着集成电路设计的发展，可重构架构的研究逐渐热门，因此如何在高性能和通用性之间寻找一个平衡点是目前集成电路亟待解决的一个问题。
发明内容
为了解决上述问题，本发明基于可重构的思想，提供了一种可重构定浮点通用乘法器，具体由以下技术方案实现：
所述可重构定浮点通用乘法器，包括：
24位定点乘法器，用于定点乘法运算，或重构成单精度浮点乘法器；
选通电路，根据配置信号选择相应的浮点或定点乘法运算通路；
截位/指数位进位模块，根据两单精度浮点尾数定点相乘所得48位结果进行截位以及指数位进位判断，以确定乘积的尾数位以及指数位进位；
选择器，根据配置信号选择相应的23位浮点尾数结果还是48位定点数结果；
符号位判断模块，根据两单精度浮点的符号位判断乘积的符号位；
8位加法器，完成两单精度浮点指数位相加，并根据指数位进位确定乘积的指数位。
所述可重构定浮点通用乘法器的进一步设计在于，所述24位定点乘法器按设定的规则进行运算，包括：
12位定点乘法器，并行计算乘数与被乘数高低12位交叉定点相乘；
48位定点加法器，对中间结果进行定点加法处理；
48位寄存器，对定点乘法及加法结果的存储。
所述可重构定浮点通用乘法器的进一步设计在于，所述24位定点乘法器中12位定点乘法器为4个，48位定点加法器为3个，48位寄存器为7个。
所述可重构定浮点通用乘法器的进一步设计在于，所述24位定点乘法器将24位数分拆成一个12位数和另一个12位数移位相加的形式，如式（1）：
（a24 a23 a22…… a3 a2 a1）2=（a24 a23 a22…… a13）2 ×212+（a12 ……a3 a2 a1）2 （1））
所述可重构定浮点通用乘法器的进一步设计在于，所述12位定点乘法器包括：
12位加法器，对部分积进行累加操作；
12位寄存器，对乘数与被乘数及中间数据的存储；
移位和相加控制逻辑，控制12位加法器以及移位寄存器相关操作。
所述可重构定浮点通用乘法器的进一步设计在于，所述设定的规则为：将运算过程分解为4个12位定点乘法并行运算，之后对12位定点乘法结果进行相应的移位操作，最后再对4个48位定点数进行加法运算后得到最终结果。
所述可重构定浮点通用乘法器的进一步设计在于，在进行4个48位定点数的加法运算时采用分组的形式，先进行两两相加，再对相加结果进行加法运算。
所述可重构定浮点通用乘法器的进一步设计在于，所述12位寄存器为三个。
本发明的优点
本发明基于可重构的思想实现的乘法器既可进行24位定点乘法运算，也可以进行单精度浮点乘法运算。在对运算资源和运算精度有不同需求的应用场景下可采用不同的运算模式，相比于现有的乘法器，本乘法器具有更好的通用性。
本发明所用12位定点乘法器采用BOOTH算法和乘累加的紧缩结构，有效地提高了乘法运算效率和降低了运算资源开销。
本发明除了24位定点乘法器外不额外占用太多资源，减少了资源开销。
本发明在24位定点乘法器的延时基础上不再增加过多延时，保证了乘法器的性能。
附图说明
图1是可重构定浮点乘法器整体架构图。
图2是24位定点乘法器内部结构示意图。
图3是12位定点乘法器内部结构示意图。
具体实施方式
下面结合附图对本发明方案进行详细说明。
如图1所示，本实施例的定浮点通用乘法器由24位定点乘法器、选通电路、截位/指数位进位、选择器、符号位判断、8位加法器组成。配置信号和数据由外部输入，由配置信号确定数据运算通路（选择24位定点乘法运算还是单精度浮点运算）。
截位/指数位进位模块主要确定单精度浮点乘积的尾数位以及指数位进位。单精度浮点的尾数位共23位，等效尾数位为24位，最高位为1。那么，对等效尾数位进行定点乘法运算所得48位定点数其最高两位共有两种情况：“01”和“1*”。当乘积最高两位为“01”的形式，则指数位进位为0，截去高两位和低23位，所剩中间的23位即为结果的尾数位；当乘积最高两位为“1*”的形式，则指数位进位为1，截去最高位1和低24位，所剩中间的23位即为最终结果的尾数位。
符号位判断模块对两单精度浮点数对应的符号位进行异或逻辑处理来确定乘积的符号位。简单说，两浮点数符号相同则乘积符号为正，最高位为0；两浮点数符号相异则乘积符号为负，最高位为1。
8位加法器对两单精度浮点数对应的指数位进行定点加法运算，所得结果再加上由截位/指数位进位模块输出的指数位进位，得到乘积的8位指数位数值。
最后，由选择器根据配置信号选择输出相应的23位浮点数尾数位结果或输出48位的定点数结果。
如图2所示，24位定点乘法器由4个12位定点乘法器、3个48位加法器、7个48位寄存器组成。将24位数分拆成一个12位数和另一个12位数移位相加的形式：
（a24 a23 a22…… a3 a2 a1）2 =（a24 a23 a22…… a13）2 ×212 +（a12……a3 a2 a1）2
本实施例中24位定点乘法器按如下的规则进行运算：24位的定点乘法运算可以分解为4个12位定点乘法并行运算，之后对12位定点乘法结果进行相应的移位操作，最后再对4个48位定点数进行加法运算即可得到最终结果。为保证结构的对称性，在进行4个48位定点数的加法运算时采用分组的形式，先进行两两相加，再对其结果进行加法运算，有效地平衡了运算延时。
如图3所示，12位定点乘法器由12位累加器、3个12位寄存器、移位和相加控制逻辑组成。该定点乘法器是采用BOOTH算法，乘数与被乘数均以补码表示并分别放入两个12位寄存器Q和M中，将12位寄存器A初始化为0，A与Q一起用于存放最终的运算结果，最右侧的1位寄存器Q’同样初始化为0。乘法器工作时，控制逻辑每次读Q0和Q’两位，若两者相同，则寄存器A、Q、Q’均右移一位；若Q0Q’为“01”时，则执行部分积相加被乘数并取补码，结果右移一位；若Q0Q’为“10”时，则执行部分积减被乘数并取补码，结果右移一位。按照上述算法进行13步操作，最后一次不再移位，最终所得结果即为运算结果。采用BOOTH算法极大地减少了部分积的产生，从而提高了乘法运算的运算效率。
作为比较，表1列出了传统方法与本文方法关键路径的延时比较。
表1
通过表1可以看出，本发明提供的这种24位定点/单精度浮点通用乘法器虽然在定点乘法运算时精度有所损失，但换来的是降低了关键通路的延时，以及大大减少了运算资源的开销。由于24位定点乘法能满足绝大多数算法精度要求，所以这种改进是非常值得的。
本发明基于可重构的思想实现的乘法器既可进行24位定点乘法运算，也可以进行单精度浮点乘法运算。在对运算资源和运算精度有不同需求的应用场景下可采用不同的运算模式，相比于现有的乘法器，本乘法器具有更好的通用性。而且该乘法器采用BOOTH算法和乘累加的紧缩结构，有效地提高了乘法运算效率和降低了运算资源开销。本实施例在24位定点乘法器的延时基础上不再增加过多延时，保证了乘法器的性能。
以上对本发明提供的一种可重构定浮点通用乘法器进行了详细介绍，以便于理解本发明和其核心思想。对于本领域的一般技术人员，在具体实施时，可根据本发明的核心思想进行多种修改和演绎。综上所述，本说明书不应视为对本发明的限制。

Claims (3)

1.一种可重构定浮点通用乘法器，其特征在于，包括：
24位定点乘法器，用于定点乘法运算，或重构成单精度浮点乘法器；
选通电路，根据配置信号选择相应的浮点或定点乘法运算通路；
截位/指数位进位模块，根据两单精度浮点尾数定点相乘所得48位结果进行截位以及指数位进位判断，以确定乘积的尾数位以及指数位进位；
选择器，根据配置信号选择相应的23位浮点尾数结果还是48位定点数结果；
符号位判断模块，根据两单精度浮点的符号位判断乘积的符号位；
8位加法器，完成两单精度浮点指数位相加，并根据指数位进位确定乘积的指数位；
所述24位定点乘法器按设定的规则进行运算，包括：
12位定点乘法器，并行计算乘数与被乘数高低12位交叉定点相乘；
48位定点加法器，对中间结果进行定点加法处理；
48位寄存器，对定点乘法及加法结果的存储；
所述24位定点乘法器中12位定点乘法器为4个，48位定点加法器为3个，48位寄存器为7个；
所述24位定点乘法器将24位数分拆成一个12位数和另一个12位数移位相加的形式，如式(1)：
(a24a23a22……a3a2a1)2＝(a24a23a22……a13)2×212+(a12……a3a2a1)2 (1)
所述12位定点乘法器包括：
12位加法器，对部分积进行累加操作；
12位寄存器，对乘数与被乘数及中间数据的存储；
移位和相加控制逻辑，控制12位加法器以及移位寄存器相关操作；
所述设定的规则为：将运算过程分解为4个12位定点乘法并行运算，之后对12位定点乘法结果进行相应的移位操作，最后再对4个48位定点数进行加法运算后得到最终结果。
2.根据权利要求1所述的可重构定浮点通用乘法器，其特征在于，在进行4个48位定点数的加法运算时采用分组的形式，先进行两两相加，再对相加结果进行加法运算。
3.根据权利要求1所述的可重构定浮点通用乘法器，其特征在于，所述12位寄存器为三个。
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