CN104951278A

CN104951278A - 用于执行多个乘法操作的方法和装置

Info

Publication number: CN104951278A
Application number: CN201510090366.7A
Authority: CN
Inventors: R·艾斯帕萨; G·索尔; M·费尔南德斯
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2014-03-28
Filing date: 2015-02-28
Publication date: 2015-09-30
Also published as: US20150277904A1; TWI578230B; GB2526406A; GB201504489D0; KR20150112779A; DE102015002253A1; JP6092904B2; KR101729829B1; JP6498226B2; JP2015191661A; JP2017142799A; GB2526406B; TW201602905A

Abstract

本申请公开了用于执行多个乘法操作的方法和装置。描述了用于执行多个乘法操作的装置和方法。例如，处理器的一个实施例包括：指令取出单元，该指令取出单元用于从存储器子系统中取出双乘法指令，该双乘法指令具有三个源操作数值；解码单元，该解码单元用于解码该双乘法指令以生成至少一个uop；以及执行单元，该执行单元用于第一次执行该uop以将三个源操作数值中的第一和第二操作数值相乘，从而生成第一中间结果，并且第二次执行该uop以将该中间结果与三个源操作数中的第三操作数值相乘，从而生成最终结果。

Description

用于执行多个乘法操作的方法和装置

背景

发明领域

本发明一般涉及计算机处理器领域。更具体地说，本发明涉及用于执行多个乘法操作的方法和装置。

相关技术描述

指令集，或指令集架构(ISA)是涉及编程的计算机架构的一部分，并包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处理、以及外部输入和输出(I/O)。应该注意，术语“指令”在本文中一般是指宏指令——即，提供给处理器供执行的指令——而不是作为由处理器的解码器解码宏指令产生的结果的微指令或微操作。

ISA与微架构不同，微架构是用于实现指令集的处理器设计技术的集合。具有不同的微架构的处理器可共享共同的指令集。例如，奔腾四(Pentium 4)处理器、酷睿(Core^TM)处理器、以及来自加利福尼亚州桑尼威尔(Sunnyvale)的超微半导体有限公司(Advanced MicroDevices,Inc.)的诸多处理器执行几乎相同版本的x86指令集(在更新的版本中加入了一些扩展)，但具有不同的内部设计。例如，ISA的相同寄存器架构在不同的微架构中可使用已知的技术以不同方法来实现，包括专用物理寄存器、使用寄存器重命名机制(诸如，使用寄存器别名表(RAT)、重排序缓冲器(ROB)、以及引退寄存器组)的一个或多个动态分配物理寄存器。除非另作说明，短语寄存器架构、寄存器组以及寄存器在本文中用于指代对软件/编程者以及对指令指定寄存器的方式可见的寄存器。在需要区分的情况下，形容词“逻辑的”、“架构的”，或“软件可见的”将用于指示寄存器架构中的寄存器/寄存器组，而不同的形容词将用于指定给定微型架构中的寄存器(例如，物理寄存器、重新排序缓冲器、引退寄存器、寄存器池)。

指令集包括一个或多个指令格式。给定的指令格式定义多个字段(位的数目、位的位置)以指定将要被执行的操作以及将要被执行的操作的操作数等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，给定指令格式的指令模板可被定义为具有指令格式的字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的位位置，因为包括更少的字段)的不同子集，以及/或者被定义为具有通过不同方式来解释的给定字段。使用给定的指令格式(并且如果经定义，则以该指令格式的一个给定的指令模板)来表达给定的指令，并且该给定的指令指定操作和操作数。指令流是具体的指令序列，其中，序列中的每条指令是按照指令格式(并且如果经定义，按照该指令格式的指令模板中的一个给定的指令模板)的指令的发生。

科学应用、金融应用、自动向量化通用应用、RMS(识别、挖掘和合成)应用以及视觉和多媒体应用(诸如，2D/3D图形、图像处理、视频压缩/解压缩、语音识别算法和音频处理)经常需要对大量数据项执行相同的操作(被称为“数据并行性”)。单指令多数据(SIMD)指的是使得处理器在多个数据项上执行一操作的一种类型的指令。SIMD技术尤其适用于处理器中，这些处理器将寄存器中的诸个位(bit)逻辑地划分成多个固定尺寸的数据元素，每个数据元素表示单独的值。例如，64位寄存器中的诸个位可被指定为要作为四个单独的16位数据元素而被操作的源操作数，每个数据元素表示单独的16位值。该数据类型被称为紧缩数据类型或向量数据类型，并且该数据类型的操作数被称为紧缩数据操作数或向量操作数。换句话说，紧缩数据项或向量指的是紧缩数据元素的序列，并且紧缩数据操作数或向量操作数是SIMD指令(也称为“紧缩数据指令”或“向量指令”)的源操作数或目的地操作数。

通过示例的方式，一种类型的SIMD指令指定了将要以纵向方式对两个源向量操作数执行的单个向量操作，以生成具有相同尺寸的、具有相同数量的数据元素的、具有相同数据元素顺序的目的地向量操作数(也被称为结果向量操作数)。源向量操作数中的数据元素被称为源数据元素，而目的地向量操作数中的数据元素被称为目的地或结果数据元素。这些源向量操作数具有相同的尺寸，并包含相同宽度的数据元素，因此它们包含相同数量的数据元素。两个源向量操作数中的相同的位位置中的源数据元素形成数据元素的对(也被称为对应的数据元素)。分别对这些源数据元素对中的每一对执行由该SIMD指令所指定的操作，以生成匹配数量的结果数据元素，由此，每一对源数据元素都具有对应的结果数据元素。由于操作是纵向的，并且由于结果向量操作数尺寸相同、具有相同数量的数据元素、且结果数据元素以与源向量操作数相同的数据元素顺序来存储，因此，结果数据元素处于与其对应的源数据元素对在源向量操作数中的位置相同的结果向量操作数的位位置处。除此示例性类型的SIMD指令之外，还有各种其他类型的SIMD指令(例如，仅有一个或具有多于两个的源向量操作数的SIMD指令；以水平方式操作的SIMD指令；生成不同尺寸的、具有不同尺寸的数据元素的、和/或具有不同的数据元素顺序的结果向量操作数的SIMD指令)。应该理解，术语目的地向量操作数(或目的地操作数)被定义为执行指令所指定的操作的直接结果，包括将该目的地操作数存储在某位置(其是寄存器或在由该指令所指定的存储器地址处)，以便使该目的地向量操作数可作为源操作数由另一指令访问(通过由另一指令指定该同一个位置)。

诸如由具有包括x86、MMX^TM、流式SIMD扩展(SSE)、SSE2、SSE3、SSE4.1以及SSE4.2指令的指令集的Core^TM处理器使用的技术之类的SIMD技术，在应用性能方面实现了显著的改善(Core^TM和MMX^TM是位于加利福尼亚州Santa Clara的英特尔公司(Intel Corporation)的注册商标或商标。)。也已经设计并公布了被称为高级向量扩展(AVX)以及使用VEX编码方案的附加SIMD扩展集。

与本申请尤其相关的一条指令是乘法指令。高性能计算平台中的若干算法将若干计算值相乘。通常，每个乘法操作需要执行一条指令。

附图说明

结合以下附图，从以下具体实施方式中可获得对本发明更好的理解，其中：

图1A是示出根据本发明的实施例的示例性有序取出、解码、引退流水线以及示例性寄存器重命名的无序发布/执行流水线两者的框图；

图1B是示出根据本发明的各实施例的要包括在处理器中的有序取出、解码、引退核的示例性实施例和示例性的寄存器重命名的无序发布/执行架构核的框图；

图2是根据本发明的实施例的具有集成的存储器控制器和图形器件的单核处理器和多核处理器的框图；

图3示出根据本发明的一个实施例的系统的框图；

图4示出根据本发明的实施例的第二系统的框图；

图5示出根据本发明的实施例的第三系统的框图；

图6示出了根据本发明的实施例的芯片上系统(SoC)的框图；

图7示出根据本发明的各实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图；

图8示出可在其上使用本发明的实施例的处理器架构的一个实施例；

图9A示出用于执行多个乘法操作的架构的一个实施例；

图9B示出用于执行多个乘法操作的架构的另一实施例；

图10示出用于执行多个乘法操作的方法的一个实施例；

图11a-b是示出根据本发明的实施例的通用向量友好指令格式及其指令模板的框图；

图12a-d是根据本发明的实施例的示例性专用向量友好指令格式的框图；以及

图13是根据本发明的一个实施例的寄存器架构的框图。

具体实施方式

在下面的描述中，出于说明目的，阐述了众多具体细节以便提供对以下描述的本发明的实施例的全面理解。然而，对本领域的技术人员显而易见的是，可以在没有这些具体细节中的一些细节的情况下实施本发明的实施例。在其他实例中，公知的结构和设备以框图形式示出，以避免使本发明实施例的基本原理不清楚。

示例性处理器架构和数据类型

图1A是示出根据本发明的各实施例的示例性有序取出、解码、引退流水线和示例性的寄存器重命名的无序发布/执行流水线的框图。图1B是示出根据本发明的各实施例的要包括在处理器中的有序取出、解码、引退核的示例性实施例和示例性的寄存器重命名的无序发布/执行架构核的框图。图1A-B中的实线框示出了流水线和核的有序部分，而可选增加的虚线框示出了寄存器重命名的、无序发布/执行流水线和核。

在图1A中，处理器流水线100包括取出级102、长度解码级104、解码级106、分配级108、重命名级110、调度(也称为分派或发布)级112、寄存器读取/存储器读取级114、执行级116、写回/存储器写入级118、异常处理级122和提交级124。

图1B示出了包括耦合到执行引擎单元150的前端单元130的处理器核190，且执行引擎单元和前端单元两者都耦合到存储器单元170。核190可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核或混合或替代核类型。作为又一选项，核190可以是专用核，诸如例如网络或通信核、压缩引擎、协处理器核、通用计算图形处理器单元(GPGPU)核、或图形核等等。

前端单元130包括耦合到指令高速缓存单元132的分支预测单元134，该指令高速缓存单元耦合到指令转换后备缓冲器(TLB)136，该指令转换后备缓冲器耦合到指令取出单元138，指令取出单元耦合到解码单元140。解码单元140(或解码器)可解码指令，并生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元140可使用各种不同的机制来实现。合适的机制的示例包括但不限于查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核190包括(例如，在解码单元140中或否则在前端单元130内的)微代码ROM或存储某些宏指令的微代码的其他介质。解码单元140耦合至执行引擎单元150中的重命名/分配器单元152。

执行引擎单元150包括重命名/分配器单元152，该重命名/分配器单元耦合至引退单元154和一个或多个调度器单元156的集合。调度器单元156表示任何数目的不同调度器，包括预留站、中央指令窗等。调度器单元156耦合到物理寄存器组单元158。每个物理寄存器组单元158表示一个或多个物理寄存器组，其中不同的物理寄存器组存储一种或多种不同的数据类型，诸如标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点、状态(例如，作为要执行的下一指令的地址的指令指针)等。在一个实施例中，物理寄存器组单元158包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器、和通用寄存器。物理寄存器组单元158与引退单元154重叠以示出可以用来实现寄存器重命名和无序执行的各种方式(例如，使用重新排序缓冲器和引退寄存器组；使用将来的文件、历史缓冲器和引退寄存器组；使用寄存器映射和寄存器池等等)。引退单元154和物理寄存器组单元158耦合到执行群集160。执行群集160包括一个或多个执行单元162的集合和一个或多个存储器访问单元164的集合。执行单元162可以对各种类型的数据(例如，标量浮点、紧缩整数、紧缩浮点、向量整型、向量浮点)执行各种操作(例如，移位、加法、减法、乘法)。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但其他实施例可包括全部执行所有功能的仅一个执行单元或多个执行单元。调度器单元156、物理寄存器组单元158和执行群集160被示为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整型流水线、标量浮点/紧缩整型/紧缩浮点/向量整型/向量浮点流水线，和/或各自具有其自己的调度器单元、物理寄存器组单元和/或执行群集的存储器访问流水线——以及在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行群集具有存储器访问单元164的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以为无序发布/执行，并且其余流水线可以为有序发布/执行。

存储器访问单元164的集合耦合到存储器单元170，该存储器单元包括耦合到数据高速缓存单元174的数据TLB单元172，其中数据高速缓存单元耦合到二级(L2)高速缓存单元176。在一个示例性实施例中，存储器访问单元164可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合至存储器单元170中的数据TLB单元172。指令高速缓存单元134还耦合到存储器单元170中的第二级(L2)高速缓存单元176。L2高速缓存单元176耦合到一个或多个其他级的高速缓存，并最终耦合到主存储器。

作为示例，示例性寄存器重命名的、无序发布/执行核架构可以如下实现流水线100：1)指令取出138执行取出和长度解码级102和104；2)解码单元140执行解码级106；3)重命名/分配器单元152执行分配级108和重命名级110；4)调度器单元156执行调度级112；5)物理寄存器组单元158和存储器单元170执行寄存器读取/存储器读取级114；执行群集160执行执行级116；6)存储器单元170和物理寄存器组单元158执行写回/存储器写入级118；7)各单元可牵涉到异常处理级122；以及8)引退单元154和物理寄存器组单元158执行提交级124。

核190可支持一个或多个指令集(例如，x86指令集(具有与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼州桑尼维尔市的ARM控股的ARM指令集(具有诸如NEON等可选附加扩展))，其中包括本文中描述的各指令。在一个实施例中，核190包括用于支持紧缩数据指令集扩展(例如，在下文中描述的AVX1、AVX2和/或某种形式的一般向量友好指令格式(U＝0和/或U＝1))的逻辑，从而允许很多多媒体应用使用的操作能够使用紧缩数据来执行。

应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，此各种方式包括时分多线程化、同步多线程化(其中单个物理核为该物理核正在同步多线程化的各线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后诸如用超线程化技术来同步多线程化)。

尽管在无序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所示出的处理器的实施例还包括分开的指令和数据高速缓存单元134/174以及共享L2高速缓存单元176，但替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。

图2是根据本发明的各实施例的可能具有一个以上核、可能具有集成存储器控制器、以及可能具有集成图形器件的处理器200的框图。图2中的实线框示出具有单个核202A、系统代理210、一个或多个总线控制器单元216的集合的处理器200，而虚线框的可选附加示出具有多个核202A-N、系统代理单元210中的一个或多个集成存储器控制器单元214的集合以及专用逻辑208的替代处理器200。

因此，处理器200的不同实现可包括：1)CPU，其中专用逻辑208是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核202A-N是一个或多个通用核(例如，通用有序核、通用无序核、这两者的组合)；2)协处理器，其中核202A-N是旨在主要用于图形和/或科学(吞吐量)的多个专用核；以及3)协处理器，其中核202A-N是多个通用有序核。因此，处理器200可以是通用处理器、协处理器或专用处理器，诸如例如网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、或嵌入式处理器等。该处理器可以被实现在一个或多个芯片上。处理器200可以是一个或多个衬底的一部分，和/或可以使用诸如例如BiCMOS、CMOS或NMOS等的多个加工技术中的任何一个技术将处理器200实现在一个或多个衬底上。

存储器层次结构包括在各核内的一个或多个级别的高速缓存、一个或多个共享高速缓存单元206的集合、以及耦合至集成存储器控制器单元214的集合的外部存储器(未示出)。该共享高速缓存单元206的集合可以包括一个或多个中间级高速缓存，诸如二级(L2)、三级(L3)、四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)、和/或其组合。尽管在一个实施例中，基于环的互连单元212将集成图形逻辑208、共享高速缓存单元206的集合以及系统代理单元210/集成存储器控制器单元214互连，但替代实施例可使用任何数量的公知技术来将这些单元互连。在一个实施例中，维持一个或多个高速缓存单元206和核202-A-N之间的一致性(coherency)。

在一些实施例中，核202A-N中的一个或多个核能够多线程化。系统代理210包括协调和操作核202A-N的那些组件。系统代理单元210可包括例如功率控制单元(PCU)和显示单元。PCU可以是或可包括用于调整核202A-N和集成图形逻辑208的功率状态所需的逻辑和组件。显示单元用于驱动一个或多个外部连接的显示器。

核202A-N在架构指令集方面可以是同构的或异构的；即，这些核202A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。在一个实施例中，核202A-N是异构的并且包括下述“小型”核和“大型”核。

图3-6是示例性计算机架构的框图。本领域已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含本文中所公开的处理器和/或其他执行逻辑的多个系统和电子设备一般都是合适的。

现在参考图3，所示出的是根据本发明一个实施例的系统300的框图。系统300可以包括一个或多个处理器310、315，这些处理器耦合到控制器中枢320。在一个实施例中，控制器中枢320包括图形存储器控制器中枢(GMCH)390和输入/输出中枢(IOH)350(其可以在分开的芯片上)；GMCH 390包括存储器和图形控制器，存储器340和协处理器345耦合到该存储器和图形控制器；IOH 350将输入/输出(I/O)设备360耦合到GMCH390。或者，存储器和图形控制器中的一个或两者可以被集成在处理器内(如本文中所描述的)，存储器340和协处理器345直接耦合到处理器310以及控制器中枢320，该控制器中枢与IOH 350处于单个芯片中。

附加处理器315的任选性质用虚线表示在图3中。每一处理器310、315可包括本文中描述的处理核中的一个或多个，并且可以是处理器200的某一版本。

存储器340可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢320经由诸如前端总线(FSB)之类的多分支总线、诸如快速通道互连(QPI)之类的点对点接口、或者类似的连接395与处理器310、315进行通信。

在一个实施例中，协处理器345是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。在一个实施例中，控制器中枢320可以包括集成图形加速器。

在物理资源310、315之间可以存在包括架构、微架构、热、和功耗特征等的一系列品质度量方面的各种差异。

在一个实施例中，处理器310执行控制一般类型的数据处理操作的指令。协处理器指令可嵌入在这些指令中。处理器310将这些协处理器指令识别为应当由附连的协处理器345执行的类型。因此，处理器310在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器345。协处理器345接受并执行所接收的协处理器指令。

现在参考图4，所示为根据本发明的一实施例的更具体的第一示例性系统400的框图。如图4所示，多处理器系统400是点对点互连系统，并包括经由点对点互连450耦合的第一处理器470和第二处理器480。处理器470和480中的每一个都可以是处理器200的某一版本。在本发明的一个实施例中，处理器470和480分别是处理器310和315，而协处理器438是协处理器345。在另一实施例中，处理器470和480分别是处理器310和协处理器345。

处理器470和480被示为分别包括集成存储器控制器(IMC)单元472和482。处理器470还包括作为其总线控制器单元的一部分的点对点(P-P)接口476和478；类似地，第二处理器480包括点对点接口486和488。处理器470、480可以使用点对点(P-P)接口电路478、488经由P-P接口450来交换信息。如图4所示，IMC 472和482将各处理器耦合至相应的存储器，即存储器432和存储器434，这些存储器可以是本地附连至相应的处理器的主存储器的部分。

处理器470、480可各自使用点对点接口电路476、494、486、498经由各个P-P接口452、454与芯片组490交换信息。芯片组490可以可选地经由高性能接口439与协处理器438交换信息。在一个实施例中，协处理器438是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。

共享高速缓存(未示出)可以被包括在任一处理器之内，或被包括在两个处理器外部但仍经由P-P互连与这些处理器连接，从而如果将某处理器置于低功率模式时，可将任一处理器或两个处理器的本地高速缓存信息存储在该共享高速缓存中。

芯片组490可经由接口496耦合至第一总线416。在一个实施例中，第一总线416可以是外围组件互连(PCI)总线，或诸如PCI Express总线或另一第三代I/O互连总线之类的总线，但本发明的范围并不受此限制。

如图4所示，各种I/O设备414可以连同总线桥416耦合到第一总线418，该总线桥将第一总线416耦合至第二总线420。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU的处理器、加速器(诸如例如图形加速器或数字信号处理器(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器415耦合到第一总线416。在一个实施例中，第二总线420可以是低引脚计数(LPC)总线。各种设备可以被耦合至第二总线420，在一个实施例中这些设备包括例如键盘/鼠标422、通信设备427以及诸如可包括指令/代码和数据430的盘驱动器或其他大容量存储设备的存储单元428。此外，音频I/O 424可以被耦合至第二总线420。注意，其他架构是可能的。例如，代替图4的点对点架构，系统可以实现多分支总线或其他这类架构。

现在参考图5，所示为根据本发明的实施例的更具体的第二示例性系统500的框图。图4和图5中的相同部件用相同附图标记表示，并从图5中省去了图4中的某些方面，以避免使图5的其他方面变得模糊。

图5示出处理器470、480可分别包括集成存储器和I/O控制逻辑(“CL”)472和482。因此，CL 472、482包括集成存储器控制器单元并包括I/O控制逻辑。图5示出不仅存储器432、434耦合至CL 472、482，而且I/O设备514也耦合至控制逻辑472、482。传统I/O设备515被耦合至芯片组490。

现在参照图6，所示出的是根据本发明一个实施例的SoC 600的框图。图2中相似的部件具有同样的附图标记。另外，虚线框是更先进的SoC的可选特征。在图6中，互连单元602被耦合至：应用处理器610，该应用处理器包括一个或多个核202A-N的集合以及共享高速缓存单元206；系统代理单元210；总线控制器单元216；集成存储器控制器单元214；一组或一个或多个协处理器620，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元630；直接存储器存取(DMA)单元632；以及用于耦合至一个或多个外部显示器的显示单元640。在一个实施例中，协处理器620包括专用处理器，诸如例如网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器等等。

本文公开的机制的各实施例可以被实现在硬件、软件、固件或这些实现方法的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

可将程序代码(诸如图4中示出的代码430)应用于输入指令，以执行本文描述的各功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有诸如例如数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器之类的处理器的任何系统。

程序代码可以用高级程序化语言或面向对象的编程语言来实现，以便与处理系统通信。在需要时，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定编程语言的范围。在任一情形下，该语言可以是编译语言或解释语言。

至少一个实施例的一个或多个方面可以由存储在代表处理器之内的各种逻辑的机器可读介质上的表示性指令来实现，指令在被机器读取时使得该机器制作用于执行本文所述的技术的逻辑。被称为“IP核”的这些表示可以被存储在有形的机器可读介质上，并被提供给多个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

这样的机器可读存储介质可以包括但不限于通过机器或设备制造或形成的物品的非瞬态的有形安排，其包括存储介质，诸如：硬盘；任何其他类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、紧致盘可重写(CD-RW)以及磁光盘；半导体器件，例如只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)之类的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。

因此，本发明的各实施例还包括非瞬态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。

在一些情况下，指令转换器可用来将指令从源指令集转换至目标指令集。例如，指令转换器可以变换(例如使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其他方式将指令转换成将由核来处理的一条或多条其他指令。指令转换器可以用软件、硬件、固件、或其组合实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。

图7是根据本发明的各实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所示的实施例中，指令转换器是软件指令转换器，但作为替代，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图7示出可以使用x86编译器704来编译利用高级语言702的程序，以生成可以由具有至少一个x86指令集核的处理器716原生执行的x86二进制代码706。具有至少一个x86指令集核的处理器716表示任何处理器，这些处理器能通过兼容地执行或以其他方式处理以下内容来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能：1)英特尔x86指令集核的指令集的本质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行的应用或其他程序的目标代码版本，以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果。x86编译器704表示用于生成x86二进制代码706(例如，目标代码)的编译器，该二进制代码706可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器716上执行。类似地，图7示出可以使用替代的指令集编译器708来编译利用高级语言702的程序，以生成可以由不具有至少一个x86指令集核的处理器714(例如，具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代指令集二进制代码710。指令转换器712被用来将x86二进制代码706转换成可以由不具有x86指令集核的处理器714原生执行的代码。该转换后的代码不大可能与替代性指令集二进制代码710相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作并由来自替代指令集的指令构成。因此，指令转换器712通过仿真、模拟或任何其他过程来表示允许不具有x86指令集处理器或核的处理器或其他电子设备执行x86二进制代码706的软件、固件、硬件或其组合。

用于执行多个乘法操作的方法和装置

下文所描述的本发明的实施例为乘法指令族提供了在单条指令中执行两个乘法的架构扩展。在一个实施例中，向英特尔架构(IA)提供架构扩展，但是本发明的基本原理并不限于任何特定的ISA。

在现有的处理器架构中，每条乘法指令执行单个乘法操作。例如，在英特尔架构中，VMULSS和VMULPS对两个单精度浮点值做乘法，而VMULSD和VMULPD对两个双精度浮点值做乘法。相比之下，本文所描述的双乘法指令族(在一个实施例中标记为VMUL3指令)在单条指令中执行两个乘法，进而减少了功率并释放解码时隙以用于其他指令。在一个实施例中，对三个源操作数执行该两乘法运算：第二和第三源操作数可先相乘以生成中间结果，然后，该中间结果再与第一源操作数相乘。

如图8中所示，可在其上实现本发明的实施例的示例性处理器855包括具有用于执行本文所述的VMUL3指令的VMUL3执行逻辑841的执行单元840。当执行单元840执行指令流时，寄存器集合805为操作数、控制数据和其他类型的数据提供寄存器存储。

为简单起见，在图8中示出单个处理器核(“核0”)的细节。然而，将会理解，图8中所示的每个核都可具有与核0相同的逻辑集合。如所示出的那样，每个核可包括根据指定的高速缓存管理策略的用于高速缓存指令和数据的专用一级(L1)高速缓存812和二级(L2)高速缓存。L1高速缓存812包括用于存储指令的单独的指令高速缓存820和用于存储数据的单独的数据高速缓存821。存储在各种处理器高速缓存之内的指令和数据以可以是固定尺寸(如，64字节、128字节、512字节长度的)高速缓存行的粒度被管理。该示例性实施例的每个核具有：从主存储器800和/或共享的三级(L3)高速缓存816取出指令的指令取出单元810；用于对指令进行解码(例如，将程序指令解码成微操作或“uops”的)解码单元820；用于执行指令(例如，本文所描述的VMUL3指令)的执行单元840；以及用于引退指令和写回结果的写回单元850。

指令取出单元810包括各种公知的组件，包括：用于存储要从存储器800(或高速缓存中的一个)取出的下一指令的地址的下一指令指针803；用于存储最近使用的虚拟向物理指令地址的映射以改善地址转换速度的转换后备缓冲器(ILTB)804；用于推测地预测指令分支地址的分支预测单元802；以及用于存储分支地址和目标地址的分支目标缓冲器(BTB)801。一旦被取出，随后指令被流式地传送到指令流水线的其余的级，包括，解码单元830、执行单元840和写回单元850。本领域普通技术人员已很好地理解这些单元中的每一个的结构和功能，将不在此详细对其进行描述以避免使本发明的不同实施例的相关方面不清楚。

在本发明的一个实施例中，VMUL3执行逻辑841执行下列指令族：

VMUL3SS xmm1{k1}{z},xmm2,xmm3/mV{er}

VMUL3PS zmm1{k1}{z},zmm2,zmm3/B32(mV){er}

VMUL3SD xmm1{k1}{z},xmm2,xmm3/mV{er}

VMUL3PD zmm1{k1}{z},zmm2,zmm3/B64(mV){er}

其中，xmm1-3和zmm1-3是寄存器集合805之内以单精度(32位)或双精度(64位)浮点格式存储紧缩浮点值或标量浮点值的寄存器。

具体来说，在一个实施例中，VMUL3SS将存储在xmm1、xmm2和xmm3中的三个标量单精度浮点值相乘。在操作中，第二操作数(来自xmm2)可与第三操作数(来自xmm3)相乘，而所乘的结果(具有中间舍入)与第一操作数(来自xmm1)相乘，并且将结果存储到目的地寄存器中。在一个实施例中，目的地寄存器是与用于存储第一操作数的寄存器(如，mxx1)相同的寄存器。

在一个实施例中，VMUL3PS将存储在zmm1、zmm2和zmm3中的三个紧缩单精度浮点值相乘。在操作中，第二操作数(来自zmm2)可与第三操作数(来自zmm3)相乘，而所乘的结果(具有中间舍入)与第一操作数(来自zmm1)相乘，并且将结果存储到目的地寄存器中。在一个实施例中，目的地寄存器是与用于存储第一操作数的寄存器(如，zxx1)相同的寄存器。

在一个实施例中，VMUL3SD将存储在xmm1、xmm2和xmm3中的三个标量双精度浮点值相乘。在操作中，第二操作数(来自xmm2)可与第三操作数(来自xmm3)相乘，而所乘的结果(具有中间舍入)与第一操作数(来自xmm1)相乘，并且将结果存储到目的地寄存器中。在一个实施例中，目的地寄存器是与用于存储第一操作数的寄存器(如，xmm1)相同的寄存器。

最后，在一个实施例中，VMUL3PD将存储在zmm1、zmm2和zmm3中的三个紧缩双精度浮点值相乘。在操作中，第二操作数(来自zmm2)可与第三操作数(来自zmm3)相乘，而所乘的结果(具有中间舍入)与第一操作数(来自zmm1)相乘，并且将结果存储到目的地寄存器中。在一个实施例中，目的地寄存器是与用于存储第一操作数的寄存器(如，zxx1)相同的寄存器。

在一个实施例中，VMUL3指令中的每一个的立即数位[2:0]用于控制乘法的符号。例如，立即数的位0的值可控制第一操作数的符号(例如，1＝负数，并且0＝正数，或者与之相反)；立即数的位1的值可控制第二操作数的符号；并且立即数的位2的值可控制第三操作数的符号。

在一个实施例中，从单指令多数据(SIMD)寄存器读取第一和第二操作数，同时可从SIMD寄存器或存储器位置读取第三操作数。

图9A示出与VMUL3执行逻辑841的一个实施例相关联的附加细节，VMUL3执行逻辑841包括用于分配用于每个VMUL3 uop的资源的分配器940和用于调度要由功能单元912执行的VMUL3 uops的预留站902。在操作中，跟随解码级830(在其中，每条VMUL3指令被解码成uop)之后，指令解码器806将这些uop传送到包括寄存器别名表(RAT)941的分配器单元940。在无序流水线中，分配器单元940将每个传入的uop分配到重排序缓冲器(ROB)950中的位置，进而将uop的逻辑目的地地址映射至ROB950中对应的物理目的地地址。RAT 941维持该映射。

ROB 950的内容最终可引退到实际寄存器组(RRF)951中的位置。RAT 941也可存储实际寄存器组有效位，该有效位指示在引退之后，逻辑地址所指示的值将在ROB 950还是在RRF 951中的物理地址中找到。如果在RRF中找到，则该值被认为是当前处理器架构状态的部分。基于此映射，RAT 941也将每个逻辑源地址关联至ROB 950或RRF 951中对应的位置。

分配器940也将每个传入的uop分配并写入到预留站(RS)902的条目中。预留站902集中等待由功能单元912执行的VMUL3 uop。在当前的情况下，两个融合的乘法和加法(FMA)功能单元FMA0 910和FMA1 911如下文所述执行乘法操作以执行VMUL3指令。必要时，可在写回总线上将结果写回到RS 902。

在一个实施例中，预留站条目被逻辑地细分成组以减少读取和写入条目分别所需的读取和写入端口的数量。在图9A所示的实施例中，两个预留站组(RS0 900和RS1 901)分别在端口0和端口1上调度由FMA0 900和FMA1 901进行的VMUL3 uop的执行。

在一个实施例中，可通过流水线将VMUL3指令中的任何指令作为单个uop来执行。具体说来，首先由执行第二和第三操作数(例如，如上文所讨论的，来自xmm2/xmm3或zmm2/zmm3)的第一乘法的FMA0 910(经由RS0 900)来执行该uop，以生成中间结果。该uop在缓冲器单元905之内被延迟，然后，再次由FMA1 911(经由RS1 901)执行以将该中间结果与第一操作数(例如，来自xmm1/zmm1)相乘。如先前所指出的那样，最终结果可存储在xmm1/zmm1之内。此外，如所指出的那样，VMUL3指令的立即数值可指定三个源操作数中的每一个的符号。在一个实施例中，在重新发出该指令之前，该uop的第二次发出被迫等待(经由缓冲器905)精确的FMA等待时间(latency)(如，5个时钟周期)。

各种现有的数据旁路可用于在端口1上向FMA1 911提供中间结果。在一个实施例中，该中间结果被临时地存储在ROB 950之内，或被临时地存储在FMA1 911可从中读取或可使用的任何其他的存储位置。在一个实施例中，写回总线可用于向RS1 901提供该中间结果，该RS1 901随后使该中间结果在端口1上对于FMA1 911可用。然而，本发明的基本原理不限于向FMA1 911提供中间结果的任何特定方式。此外，虽然图9A中示出了ROB 905，但是将会理解，在一些处理器实现(如，有序流水线)中，不使用ROB 950，并且不同形式的存储可用于存储中间结果以及执行之后的最终结果。

如图9B中所示，两个功能单元并不是实现本发明的基本原理所必需的。具体来说，在本实施例中，同一个功能单元(FMA0 910)依次执行两次VMUL3 uop，以生成最后结果。也就是说，FMA0 910执行第二和第三操作数之间的第一乘法，并且将中间结果和uop往回再循环通过其自身来执行第二乘法(该第二乘法一旦完成，将通过流水线的其余部分)。虽然该uop的第二迭代示出为通过预留站902，但是，在一个实施例中，该再循环可仅仅在功能单元级912之内执行(即，使用该功能单元级912之内的临时缓冲器存储直接地从FMA0 910循环到其自身)。此外，在另一实现中，功能单元912的集合之内的新的专用功能单元独立地执行VMUL3指令(即，不使用融合的乘法和加法功能单元)。

上述实施例提供了相比使用两条VMUL指令改善的功耗，因为仅对一条指令进行解码。此外，保证时效性的源经旁路被读取，因此，没有数据需要从寄存器组被读取。

在若干元素需要一起相乘的应用中，可利用本文所描述的VMUL3指令使乘法指令的数量除以2。作为示例，对于其中浮点值相乘的可能是向量化的长环，VMUL3可用于实际上将指令数减少2。

图10中示出用于执行多个乘法操作的方法的一个实施例。在1001处，从存储器子系统中取出单条VMUL3指令。如所指出的那样，该VMUL3指令包括第一源操作数、第二源操作数、第三源操作数、目的地操作数以及立即数值。在1002处，将该VMUL3指令解码为uop。如上文所指出的那样，在一个实施例中，可生成单个乘法uop(并且执行两次，以实现完成该VMUL3指令所需的两个乘法操作)。

在1003处，取回源操作数值，以准备由功能单元执行。该操作可例如由预留站902和/或分配单元940来执行。

在1004处，执行该VMUL3指令。在一个实施例中，使用第二和第三操作数来执行该乘法uop一次，以生成中间结果。然后，使用该中间结果和第一操作数再次执行该uop，以生成最终结果(即，第一、第二和第三源操作数的乘法)。如所指出的那样，可以以三位的立即数值的形式提供源操作数中的每一个的符号。

在1005处，将VMUL3指令的结果存储在目的地操作数位置(如，寄存器)，可从该位置处读取该结果，用于一个或多个后续的操作。

示例性指令格式

本文中所描述的指令的实施例可以不同的格式体现。另外，在下文中详述示例性系统、架构、以及流水线。指令的实施例可在这些系统、架构、以及流水线上执行，但是不限于详述的系统、架构、以及流水线。

向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量运算两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量运算。

图11A-11B是示出根据本发明的实施例的通用向量友好指令格式及其指令模板的框图。图11A是示出根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图；而图11B是示出根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式1500定义A类和B类指令模板，两者包括无存储器访问1505的指令模板和存储器访问1520的指令模板。在向量友好指令格式的上下文中的术语“通用”指不束缚于任何专用指令集的指令格式。

尽管将描述其中向量友好指令格式支持以下情况的本发明的实施例，即64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16个双字尺寸的元素或者替代地8个四字尺寸的元素组成)、64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)、32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)、以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)，但是替代实施例可支持更大、更小、和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，168位(16字节)数据元素宽度)。

图11A中的A类指令模板包括：1)在无存储器访问1505的指令模板内，示出无存储器访问的完全舍入控制型操作1510的指令模板、以及无存储器访问的数据变换型操作1515的指令模板；以及2)在存储器访问1520的指令模板内，示出存储器访问的时效性1525的指令模板和存储器访问的非时效性1530的指令模板。图11B中的B类指令模板包括：1)在无存储器访问1505的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作1516的指令模板以及无存储器访问的写掩码控制的vsize型操作1517的指令模板；以及2)在存储器访问1520的指令模板内，示出存储器访问的写掩码控制1527的指令模板。

通用向量友好指令格式1500包括以下列出的按照在图11A-11B中示出的顺序的如下字段。

格式字段1540－该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。

基础操作字段1542－其内容区分不同的基础操作。

寄存器索引字段1544-其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x516、16x168、32x1024、64x1024)个寄存器组选择N个寄存器。尽管在一个实施例中N可高达三个源和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持高达两个源，其中这些源中的一个源还用作目的地，可支持高达三个源，其中这些源中的一个源还用作目的地，可支持高达两个源和一个目的地)。

修饰符(modifier)字段1546－其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问1505的指令模板与存储器访问1520的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。

扩充操作字段1550－其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本发明的一个实施例中，该字段被分成类字段1568、α字段1552、以及β字段1554。扩充操作字段1550允许在单一指令而非2、3或4个指令中执行多组共同的操作。

比例字段1560－其内容允许用于存储器地址生成(例如，用于使用2^比例*索引+基址的地址生成)的索引字段的内容的按比例缩放。

位移字段1562A－其内容用作存储器地址生成的一部分(例如，用于使用2^比例*索引+基址+位移的地址生成)。

位移因数字段1562B(注意，位移字段1562A直接在位移因数字段1562B上的并置指示使用一个或另一个)－其内容用作地址生成的一部分，它指定通过存储器访问的尺寸(N)按比例缩放的位移因数，其中N是存储器访问中的字节数量(例如，用于使用2^比例*索引+基址+按比例缩放的位移的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段1574(在本文中描述的)和数据操纵字段1554C确定。位移字段1562A和位移因数字段1562B可以不用于无存储器访问1505的指令模板和/或不同的实施例可实现两者中的仅一个或不实现两者中的任一个，在这个意义上位移字段1562A和位移因数字段1562B是任选的。

数据元素宽度字段1564－其内容区分使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令，在其他实施例中只用于一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上该字段是任选的。

写掩码字段1570－其内容在每一数据元素位置的基础上控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码操作，而B类指令模板支持合并写掩码操作和归零写掩码操作两者。当合并时，向量掩码允许在执行任何操作期间保护目的地中的任何元素集免于更新(由基础操作和扩充操作指定)；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行任何操作期间使目的地中的任何元素集归零(由基础操作和扩充操作指定)；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制执行的操作的向量长度的能力(即，从第一个到最后一个要修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段1570允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段1570的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此写掩码字段1570的内容间接地标识了要执行的掩码操作)的本发明的实施例，但是替代实施例相反或另外允许掩码写字段1570的内容直接地指定要执行的掩码操作。

立即数字段1572－其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上该字段是任选的。

类字段1568－其内容在不同类的指令之间进行区分。参考图11A-B，该字段的内容在A类和B类指令之间进行选择。在图11A-B中，圆角方形用于指示专用值存在于字段中(例如，在图11A-B中分别用于类字段1568的A类1568A和B类1568B)。

A类指令模板

在A类非存储器访问1505的指令模板的情况下，α字段1552被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作1510和无存储器访问的数据变换型操作1515的指令模板分别指定舍入1552A.1和数据变换1552A.2)的RS字段1552A，而β字段1554区分要执行指定类型的操作中的哪一种。在无存储器访问1505指令模板中，比例字段1560、位移字段1562A以及位移比例字段1562B不存在。

无存储器访问的指令模板－完全舍入控制型操作

在无存储器访问的完全舍入控制型操作1510的指令模板中，β字段1554被解释为其内容提供静态舍入的舍入控制字段1554A。尽管在本发明的所述实施例中舍入控制字段1554A包括抑制所有浮点异常(SAE)字段1556和舍入操作控制字段1558，但是替代实施例可支持、可将这些概念两者都编码成相同的字段或者仅具有这些概念/字段中的一个或另一个(例如，可仅有舍入操作控制字段1558)。

SAE字段1556－其内容区分是否停用异常事件报告；当SAE字段1556的内容指示启用抑制时，给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序。

舍入操作控制字段1558－其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段1558允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段1550的内容优先于该寄存器值。

无存储器访问指令模板：数据变换类型操作

在无存储器访问的数据变换型操作1515的指令模板中，β字段1554被解释为数据变换字段1554B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。

在A类存储器访问1520的指令模板的情况下，α字段1552被解释为驱逐提示字段1552B，其内容区分要使用驱逐提示中的哪一个(在图12A中，对于存储器访问时效性1525的指令模板和存储器访问非时效性1530的指令模板分别指定时效性的1552B.1和非时效性的1552B.2)，而β字段1554被解释为数据操纵字段1554C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换、以及目的地的向下转换)。存储器访问1520的指令模板包括比例字段1560、以及任选的位移字段1562A或位移比例字段1562B。

向量存储器指令使用转换支持来执行来自存储器的向量加载并将向量存储到存储器。如同寻常的向量指令，向量存储器指令以数据元素式的方式与存储器来回传输数据，其中实际传输的元素由选为写掩码的向量掩码的内容规定。

存储器访问的指令模板－时效性的

时效性的数据是可能足够快地重新使用以从高速缓存受益的数据。然而，这是提示，且不同的处理器可以不同的方式实现它，包括完全忽略该提示。

存储器访问的指令模板－非时效性的

非时效性的数据是不可能足够快地重新使用以从第一级高速缓存中的高速缓存受益且应当被给予驱逐优先级的数据。然而，这是提示，且不同的处理器可以不同的方式实现它，包括完全忽略该提示。

B类指令模板

在B类指令模板的情况下，α字段1552被解释为写掩码控制(Z)字段1552C，其内容区分由写掩码字段1570控制的写掩码操作应当是合并还是归零。

在B类非存储器访问1505的指令模板的情况下，β字段1554的一部分被解释为RL字段1557A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作1516的指令模板和无存储器访问的写掩码控制VSIZE型操作1517的指令模板分别指定舍入1557A.1和向量长度(VSIZE)1557A.2)，而β字段1554的其余部分区分要执行指定类型的操作中的哪一种。在无存储器访问1505指令模板中，比例字段1560、位移字段1562A以及位移比例字段1562B不存在。

在无存储器访问的写掩码控制的部分舍入控制型操作1510的指令模板中，β字段1554的其余部分被解释为舍入操作字段1559A，并且停用异常事件报告(给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序)。

舍入操作控制字段1559A－正如舍入操作控制字段1558，其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段1559A允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段1550的内容优先于该寄存器值。

在无存储器访问的写掩码控制VSIZE型操作1517的指令模板中，β字段1554的其余部分被解释为向量长度字段1559B，其内容区分要执行多个数据向量长度中的哪一个(例如，168字节、256字节、或516字节)。

在B类存储器访问1520的指令模板的情况下，β字段1554的一部分被解释为广播字段1557B，其内容区分是否要执行广播型数据操纵操作，而β字段1554的其余部分被解释为向量长度字段1559B。存储器访问1520的指令模板包括比例字段1560、以及任选的位移字段1562A或位移比例字段1562B。

针对通用向量友好指令格式1500，示出完整操作码字段1574包括格式字段1540、基础操作字段1542以及数据元素宽度字段1564。尽管示出了其中完整操作码字段1574包括所有这些字段的一个实施例，但是在不是支持所有这些字段的实施例中，完整操作码字段1574包括少于所有的这些字段。完整操作码字段1574提供操作码(opcode)。

扩充操作字段1550、数据元素宽度字段1564以及写掩码字段1570允许在每一指令的基础上以通用向量友好指令格式指定这些特征。

写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。

在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本发明的一些实施例中，不同处理器或者处理器内的不同核可支持仅A类、仅B类、或者可支持两类。举例而言，旨在用于通用计算的高性能通用无序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于两者的核可支持两者(当然，具有来自两类的模板和指令的一些混合、但是并非来自两类的所有模板和指令的核在本发明的范围内)。同样，单一处理器可包括多个核，所有核支持相同的类或者其中不同的核支持不同的类。举例而言，在具有单独的图形和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的无序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或无序核。当然，在本发明的不同实施例中，来自一类的特征也可在其他类中实现。可使以高级语言撰写的程序成为(例如，及时编译或者静态编译)各种不同的可执行形式，包括：1)仅具有用于执行的目标处理器支持的类的指令的形式；或者2)具有使用所有类的指令的不同组合而编写的替代例程且具有选择这些例程以基于由当前正在执行代码的处理器支持的指令而执行的控制流代码的形式。

图12A-D是示出根据本发明的实施例的示例性专用向量友好指令格式的框图。图12A-D示出专用向量友好指令格式1600，其指定位置、尺寸、解释和字段的次序、以及那些字段中的一些字段的值，在这个意义上该专用向量友好指令格式是专用的。专用向量友好指令格式1600可用于扩展x86指令集，并且由此一些字段类似于在现有x86指令集及其扩展(例如，AVX)中使用的那些字段或与之相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段、以及立即数字段一致。示出来自图11的字段，来自图12的字段映射到来自图11的字段。

应当理解，虽然出于说明的目的在通用向量友好指令格式1500的上下文中参考专用向量友好指令格式1600描述了本发明的实施例，但是本发明不限于专用向量友好指令格式1600，除非另有声明。例如，通用向量友好指令格式1500构想各种字段的各种可能的尺寸，而专用向量友好指令格式1600被示为具有特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式1600中数据元素宽度字段1564被示为一位字段，但是本发明不限于此(即，通用向量友好指令格式1500构想数据元素宽度字段1564的其他尺寸)。

通用向量友好指令格式1500包括以下列出的按照图12A中示出的顺序的如下字段。

EVEX前缀(字节0-3)1602－以四字节形式进行编码。

格式字段1640(EVEX字节0，位[7:0])－第一字节(EVEX字节0)是格式字段1640，并且它包含0x62(在本发明的一个实施例中用于区分向量友好指令格式的唯一值)。

第二－第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。

REX字段1605(EVEX字节1，位[7-5])－由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(1557BEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为1611B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx、以及bbb)进行编码，由此可通过增加EVEX.R、EVEX.X以及EVEX.B来形成Rrrr、Xxxx以及Bbbb。

REX’字段1605－这是REX’字段1510的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在本发明的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与实操作码字节是62的BOUND指令进行区分，但是在MOD R/M字段(在下文中描述)中不接受MOD字段中的值11；本发明的替代实施例不以反转的格式存储该指示的位以及其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R、以及来自其他字段的其他RRR来形成R’Rrrr。

操作码映射字段1615(EVEX字节1，位[3:0]–mmmm)–其内容对隐含的前导操作码字节(0F、0F 38、或0F 3)进行编码。

数据元素宽度字段1664(EVEX字节2，位[7]–W)－由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。

EVEX.vvvv 1620(EVEX字节2，位[6:3]-vvvv)－EVEX.vvvv的作用可包括如下：1)EVEX.vvvv编码第一源寄存器操作数且对具有两个或两个以上源操作数的指令有效，第一源寄存器操作数以反转(1补码)的形式被指定；2)EVEX.vvvv编码目的地寄存器操作数，目的地寄存器操作数针对特定向量位移以1补码的形式被指定；或者3)EVEX.vvvv不编码任何操作数，保留该字段。由此，EVEX.vvvv字段1620对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。

EVEX.U 1668类字段(EVEX字节2，位[2]-U)－如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。

前缀编码字段1625(EVEX字节2，位[1:0]-pp)－提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀只需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码成SIMD前缀编码字段；并且在运行时在提供给解码器的PLA之前被扩展成传统SIMD前缀(因此PLA可执行传统和EVEX格式的这些传统指令，而无需修改)。虽然较新的指令可将EVEX前缀编码字段的内容直接作为操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定不同的含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。

α字段1652(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α示出)－如先前所述，该字段是针对上下文的。

β字段1654(EVEX字节3，位[6:4]-SSS，也称为EVEX.s_2-0、EVEX.r_2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB；也以βββ示出)－如先前所述，该字段是针对上下文的。

REX’字段1610－这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。

写掩码字段1670(EVEX字节3，位[2:0]-kkk)－其内容指定写掩码寄存器中的寄存器索引，如先前所述。在本发明的一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这可以各种方式实现，包括使用硬连线到所有的写掩码或者旁路掩码硬件的硬件来实现)。

实操作码字段1630(字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。

MOD R/M字段1640(字节5)包括MOD字段1642、Reg字段1644、以及R/M字段1646。如先前所述的，MOD字段1642的内容将存储器访问和非存储器访问操作区分开。Reg字段1644的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展且不用于对任何指令操作数进行编码。R/M字段1646的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。

比例、索引、基址(SIB)字节(字节6)－如先前所述的，比例字段1650的内容用于存储器地址生成。SIB.xxx 1654和SIB.bbb 1656－先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。

位移字段1662A(字节7-10)－当MOD字段1642包含10时，字节7-10是位移字段1662A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。

位移因数字段1662B(字节7)－当MOD字段1642包含01时，字节7是位移因数字段1662B。该字段的位置与传统x86指令集8位位移(disp8)的位置相同，它以字节粒度工作。由于disp8是符号扩展的，因此它仅能在-168和167字节偏移量之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-168、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段1662B是disp8的重新解释；当使用位移因数字段1662B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。这种压缩位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移量的冗余低阶位不需要被编码。换句话说，位移因数字段1662B替代传统x86指令集8位位移。由此，位移因数字段1662B以与x86指令集8位位移相同的方式(因此在ModRM/SIB编码规则中没有变化)进行编码，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度中没有变化，而仅在通过硬件对位移值的解释中有变化(这需要按存储器操作数的尺寸按比例缩放位移量以获得字节式地址偏移量)。立即数字段1672如先前所述地操作。

完整操作码字段

图12B是示出根据本发明的一个实施例的构成完整操作码字段1674的具有专用向量友好指令格式1600的字段的框图。具体地，完整操作码字段1674包括格式字段1640、基础操作字段1642、以及数据元素宽度(W)字段1664。基础操作字段1642包括前缀编码字段1625、操作码映射字段1615以及实操作码字段1630。

寄存器索引字段

图12C是示出根据本发明的一个实施例的构成寄存器索引字段1644的具有专用向量友好指令格式1600的字段的框图。具体地，寄存器索引字段1644包括REX字段1605、REX’字段1610、MODR/M.reg字段1644、MODR/M.r/m字段1646、VVVV字段1620、xxx字段1654以及bbb字段1656。

扩充操作字段

图12D是示出根据本发明的一个实施例的构成扩充操作字段1650的具有专用向量友好指令格式1600的字段的框图。当类(U)字段1668包含0时，它表明EVEX.U0(A类1668A)；当它包含1时，它表明EVEX.U1(B类1668B)。当U＝0且MOD字段1642包含11(表明无存储器访问操作)时，á字段1652(EVEX字节3，位[7]–EH)被解释为rs字段1652A。当rs字段1652A包含1(舍入1652A.1)时，β字段1654(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段1654A。舍入控制字段1654A包括一位SAE字段1656和两位舍入操作字段1658。当rs字段1652A包含0(数据变换1652A.2)时，β字段1654(EVEX字节3，位[6:4]–SSS)被解释为三位数据变换字段1654B。当U＝0且MOD字段1642包含00、01或10(表明存储器访问操作)时，á字段1652(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段1652B且字段1654(EVEX字节3，位[6:4]–SSS)被解释为三位数据操纵字段1654C。

当U＝1时，α字段1652(EVEX字节3，位[7]–EH)被解释为写掩码控制(Z)字段1652C。当U＝1且MOD字段1642包含11(表明无存储器访问操作)时，β字段1654的一部分(EVEX字节3，位[4]–S₀)被解释为RL字段1657A；当它包含1(舍入1657A.1)时，β字段1654的其余部分(EVEX字节3，位[6-5]–S_2-1)被解释为舍入操作字段1659A，而当RL字段1657A包含0(VSIZE 1657.A2)时，β字段1654的其余部分(EVEX字节3，位[6-5]-S_2-1)被解释为向量长度字段1659B(EVEX字节3，位[6-5]–L_1-0)。当U＝1且MOD字段1642包含00、01或10(表明存储器访问操作)时，β字段1654(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段1659B(EVEX字节3，位[6-5]–L_1-0)和广播字段1657B(EVEX字节3，位[4]–B)。

图13是根据本发明的一个实施例的寄存器架构1700的框图。在所示出的实施例中，有32个516位宽的向量寄存器1710；这些寄存器被引用为zmm0到zmm31。较低的16zmm寄存器的较低阶256个位覆盖在寄存器ymm0-16上。较低的16zmm寄存器的较低阶168个位(ymm寄存器的较低阶168个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式1600对这些覆盖的寄存器组操作，如在以下表格中所示的。

换句话说，向量长度字段1559B在最大长度与一个或多个其他较短长度之间进行选择，其中每一这种较短长度是前一长度的一半，并且不具有向量长度字段1559B的指令模板在最大向量长度上操作。此外，在一个实施例中，专用向量友好指令格式1600的B类指令模板对紧缩或标量单/双精度浮点数据以及紧缩或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于本实施例，较高阶数据元素位置保持与在指令之前相同或者归零。

写掩码寄存器1715－在所示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器1715的尺寸是16位。如先前所述的，在本发明的一个实施例中，向量掩码寄存器k0无法用作写掩码；当正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地停用该指令的写掩码操作。

通用寄存器1725——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用来寻址存储器操作数。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。

标量浮点堆栈寄存器组(x87堆栈)1745，在其上面重叠了MMX紧缩整数平坦寄存器组1750——在所示出的实施例中，x87堆栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点运算的八元素堆栈；而使用MMX寄存器来对64位紧缩整数数据执行操作，以及为在MMX和XMM寄存器之间执行的一些操作保存操作数。

本发明的替代实施例可以使用较宽的或较窄的寄存器。另外，本发明的替代实施例可以使用更多、更少或不同的寄存器组和寄存器。

在上述说明书中，已经参考特定示例性实施例描述了本发明。然而，显然可对这些实施例作出各种修改和改变，而不背离如所附权利要求所述的本发明的更宽泛精神和范围。因此，说明书和附图应被认为是说明性而非限制性意义。

本发明的实施例可以包括以上描述的各个步骤。这些步骤可在用于致使通用或专用处理器执行所述步骤的机器可执行指令中实现。另选地，这些步骤可由包含用于执行这些步骤的硬连线逻辑的专用硬件组件来执行，或由经编程的计算机组件和自定义的硬件组件的任何组合来执行。

如本文中所述，指令可以指硬件的具体配置，如被配置成执行特定操作或具有预定功能的专用集成电路(ASIC)或者存储在具体化在非瞬态计算机可读介质中的存储器中的软件指令。因而，附图中示出的技术可以使用存储在一个或多个电子设备(例如，终端站、网络元件等等)并在其上执行的代码和数据来实现。此类电子设备通过使用诸如非瞬态计算机机器可读存储介质(例如，磁盘；光盘；随机存取存储器；只读存储器；闪存设备；相变存储器)和瞬态计算机机器可读通信介质(例如，电、光、声或其他形式的传播信号——诸如载波、红外信号、数字信号等)之类的计算机机器可读介质来(内部地和/或在网络上与其他电子设备)存储和传递代码和数据。另外，此类电子设备一般包括耦合至一个或多个其他组件的一个或多个处理器的集合，所述一个或多个其他组件例如是一个或多个存储设备(非瞬态机器可读存储介质)、用户输入/输出设备(例如键盘、触摸屏和/或显示器)以及网络连接。该处理器集合和其他组件的耦合一般是通过一个或多个总线和桥(也称总线控制器)实现的。存储设备和携带网络话务的信号分别表示一个或多个机器可读存储介质以及机器可读通信介质。因此，给定电子设备的存储设备通常存储代码和/或数据以供在该电子设备的一个或多个处理器的集合上执行。当然，本发明的实施例的一个或多个部分可使用软件、固件和/或硬件的不同组合来实现。贯穿此详细描述，为解释起见，阐明了众多具体细节以提供对本发明的全面理解。然而，对本领域技术人员显而易见的是，没有这些具体细节中的一些细节也可实践本发明。在某些实例中，并不详细描述公知的结构和功能以免本发明的主题不清楚。因此，本发明的范围和精神应根据所附权利要求书来判断。

Claims

1.一种处理器，包括：

指令取出单元，所述指令取出单元用于从存储器子系统中取出双乘法指令，所述双乘法指令具有三个源操作数值；

解码单元，所述解码单元用于解码所述双乘法指令以生成至少一个uop；以及

执行单元，所述执行单元用于第一次执行所述uop以将所述三个源操作数值中的第一和第二操作数值相乘，从而生成第一中间结果，并且第二次执行所述uop以将所述中间结果与所述三个源操作数中的第三操作数值相乘，从而生成最终结果。

2.如权利要求1所述的处理器，其特征在于，所述执行单元包括用于在第二次执行所述uop之前延迟所述uop的延迟缓冲器。

3.如权利要求2所述的处理器，其特征在于，所述执行单元进一步包括：

预留站，所述预留站用于调度所述双乘法指令以供至少一个功能单元执行，其中，将所述uop从所述预留站传送到第一功能单元，并且在功能单元执行之前向所述延迟缓冲器提供所述uop。

4.如权利要求3所述的处理器，其特征在于，所述功能单元包括融合的乘法和加法功能单元。

5.如权利要求3所述的处理器，其特征在于，当所述第一功能单元已完成所述uop的第一执行并已生成所述中间结果时，进一步将所述uop从所述延迟缓冲器传送到第二功能单元，所述第二功能单元将所述中间结果乘以所述三个源操作数值中的第三源操作数值以生成所述最终结果。

6.如权利要求5所述的处理器，其特征在于，当依次执行了来自单条双乘法指令的单个uop两次时，生成了所述最终结果。

7.如权利要求1所述的处理器，其特征在于，所述双乘法指令的所述第一、第二和第三源操作数是浮点值。

8.如权利要求7所述的处理器，其特征在于，所述浮点值包括单精度浮点值或双精度浮点值。

9.如权利要求1所述的处理器，其特征在于，所述双乘法指令包括用于指示所述第一源操作数、第二源操作数和第三源操作数中的每一个的符号的立即数值。

10.如权利要求9所述的处理器，其特征在于，所述立即数值包括三位的值，其中每一位的值指示所述第一源操作数、第二源操作数和第三源操作数的符号。

11.如权利要求3所述的处理器，其特征在于，所述预留站包括：用于在第一执行端口上调度所述uop的第一执行的第一预留站分区以及用于在第二执行端口上调度所述uop的第二执行的第二预留站分区。

12.一种方法，包括：

从存储器子系统中取出双乘法指令，所述双乘法指令具有三个源操作数值；

解码所述双乘法指令以生成至少一个uop；以及

第一次执行所述uop以将所述三个源操作数值中的第一和第二操作数值相乘，从而生成第一中间结果，并且第二次执行所述uop以将所述中间结果与所述三个源操作数中的第三操作数值相乘，从而生成最终结果。

13.如权利要求12所述的方法，其特征在于，进一步包括，在第二次执行所述uop之前在延迟缓冲器中延迟所述uop。

14.如权利要求13所述的方法，其特征在于，进一步包括：

调度所述双乘法指令以供至少一个功能单元执行，其中，将所述uop传送到第一功能单元，并且在功能单元执行之前向所述延迟缓冲器提供所述uop。

15.如权利要求14所述的方法，其特征在于，所述功能单元包括融合的乘法和加法功能单元。

16.如权利要求14所述的方法，其特征在于，当所述第一功能单元已完成所述uop的第一执行并已生成所述中间结果时，进一步将所述uop从所述延迟缓冲器传送到第二功能单元，所述第二功能单元将所述中间结果乘以所述三个源操作数值中的第三源操作数值以生成所述最终结果。

17.如权利要求16所述的方法，其特征在于，当依次执行了来自单条双乘法指令的单个uop两次时，生成了所述最终结果。

18.如权利要求12所述的方法，其特征在于，所述双乘法指令的所述第一、第二和第三源操作数是浮点值。

19.如权利要求18所述的方法，其特征在于，所述浮点值包括单精度浮点值或双精度浮点值。

20.如权利要求12所述的方法，其特征在于，所述双乘法指令包括用于指示所述第一源操作数、第二源操作数和第三源操作数中的每一个的符号的立即数值。

21.如权利要求20所述的方法，其特征在于，所述立即数值包括三位的值，其中每一位的值指示所述第一源操作数、第二源操作数和第三源操作数的符号。

22.如权利要求14所述的方法，其特征在于，由预留站执行调度，所述预留站包括：用于在第一执行端口上调度所述uop的第一执行的第一预留站分区以及用于在第二执行端口上调度所述uop的第二执行的第二预留站分区。