KR101729829B1 - 복수의 곱셈 연산들을 수행하는 방법 및 장치 - Google Patents
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Abstract
복수의 곱셈 연산들을 수행하는 장치 및 방법이 개시된다. 예를 들어, 프로세서의 일 실시예는, 3개의 소스 피연산자 값들을 갖는 이중-곱셈 명령어를 메모리 서브시스템으로부터 페치하는 명령어 페치 유닛, 이중-곱셈 명령어를 디코드하여 적어도 하나의 uop를 생성하는 디코드 유닛 및 uop를 1번째 실행하여 3개의 소스 피연산자 값들 중 제1 및 제2의 값을 곱셈하여 제1 중간 결과를 생성하고, uop를 2번째 실행하여 중간 결과를 3개의 소스 피연산자 값들 중 제3의 값과 곱셈하여 최종 결과를 생성하는 실행 유닛을 포함한다.
Description
본 발명은 일반적으로 컴퓨터 프로세서들의 분야에 관한 것이다. 보다 구체적으로, 본 발명은 복수의 곱셈 연산들을 수행하는 방법 및 장치에 관한 것이다.
명령어 세트 또는 ISA(Instruction Set Architecture)는 프로그래밍과 관련되는 컴퓨터 아키텍처의 일부이며, 네이티브 데이터 타입들, 명령어들, 레지스터 아키텍처, 어드레싱 모드들, 메모리 아키텍처, 인터럽트 및 예외 처리 및 외부 I/O(Input and Outpt)을 포함한다. 본 명세서에서 "명령어(instruction)"란 용어는 일반적으로 실행을 위해 프로세서에 제공되는 명령어들인 매크로-명령어들을 말하며, 이는 매크로-명령어들을 디코드하는 프로세서의 디코더의 결과인 마이크로-명령어들 또는 마이크로-오피들과는 대조적이라는 점에 주의하여야 한다.
ISA는 마이크로아키텍처와 구별되며, 이는 명령어 세트를 구현하는데 사용되는 프로세서 설계 기술들의 세트이다. 마이크로아키텍처들이 상이한 프로세서들은 공통 명령어 세트를 공유할 수 있다. 예를 들어, Intel? Pentium 4 프로세서들, Intel? CoreTM 프로세서들 및 캘리포니아주 Sunnyvale의 Advanced Micro Devices,Inc.로부터의 프로세서들은 거의 동일한 버전의 x86 명령어 세트(더 새로운 버전이 추가된 일부 확장들이 있음)를 구현하지만, 내부 설계들이 상이하다. 예를 들어, 동일한 레지스터 아키텍처의 ISA가 공지된 기술들을 사용하는 상이한 마이크로아키텍처들에서 상이한 방식들로 구현될 수 있으며, 전용 물리적 레지스터들, 레지스터 리네이밍 메커니즘을 사용하는(예를 들어, RAT(Register Alias Table), ROB(Reorder Buffer) 및 축출 레지스터 파일의 사용) 하나 이상의 동적으로 할당된 물리적 레지스터들을 포함한다. 달리 특정되지 않으면, 레지스터 아키텍처, 레지스터 파일 및 레지스터라는 문구는 본 명세서에서 소프트웨어/프로그래머에게 보여질 수 있는 것 및 명령어들이 레지스터들을 특정할 수 있는 방식을 말하는데 사용된다. 구별이 필요한 경우에는, "논리적", "아키텍처의", 또는 "소프트웨어가 볼 수 있는(software visible)과 같은 형용사가 레지스터 아키텍처에서의 레지스터들/파일들을 나타내는데 사용될 것인 반면, 주어진 마이크로아키텍처에서의 레지스터들을 지정하는데 상이한 형용사들이 사용될 것이다(예를 들어, 물리적 레지스터, 재정렬 버퍼, 축출 레지스터, 레지스터 풀).
명령어 세트는 하나 이상의 명령어 포맷들을 포함한다. 주어진 명령어 포맷은, 다른 것들 중에서, 수행될 연산 및 그 연산이 수행될 피연산자(들)를 특정하는 여러가지 필드들(비트들의 수, 비트들의 위치)을 정의한다. 일부 명령어 포맷들은 명령어 템플릿들(또는 서브포맷들)의 정의를 통해 더 쪼개진다. 예를 들어, 주어진 명령어 포맷의 명령어 템플릿들은 상이한 서브세트들의 명령어 포맷의 필드들을 갖는 것으로 정의될 수 있고(포함된 필드들은 통상적으로 동일한 순서로 되어 있지만, 적어도 일부는 더 적은 필드들이 포함되어 있기 때문에 상이한 비트 위치들을 갖는다) 및/또는 주어진 필드가 상이하게 해석되는 것으로 정의될 수 있다. 주어진 명령어는 주어진 명령어 포맷을 사용하여(그리고, 정의되는 경우, 그 명령어 포맷의 명령어 템플릿들 중 주어진 하나로) 표현되고, 연산 및 피연산자들을 특정한다. 명령어 스트림은 특정 시퀀스의 명령어들이고, 여기서 시퀀스 내의 각각의 명령어는 명령어 포맷으로(그리고, 정의되는 경우, 그 명령어 포맷의 명령어 템플릿들 중 주어진 하나로) 된 명령어의 출현이다.
과학적, 재정적, 자동-백터화된 범용, RMS(Recognition, Mining, and Synthesis) 및 비주얼/멀티미디어 애플리케이션들(예를 들어, 2D/3D 그래픽, 이미지 프로세싱, 비디오 압축/압축해제, 음성 인식 알고리즘들 및 오디오 조작)은 종종 동일한 연산이 다량의 데이터 아이템들에 대해 수행될 것("데이터 병렬성(data parallelism)"이라고 함)을 요구한다. SIMD(Single Instruction Multiple Data)란, 프로세서로 하여금 복수의 데이터 아이템들에 연산을 수행하게 하는 명령어의 타입을 말한다. SIMD 기술은 레지스터 내의 비트들을 각각이 별도의 값을 나타내는 다수의 고정 사이즈 데이터 엘리먼트들로 논리적으로 분할할 수 있는 프로세서에 특히 적합하다. 예를 들어, 64비트 레지스터 내의 비트들은 각각이 별도의 16 비트 값을 나타내는 4개의 별도의 16비트 데이터 엘리먼트들로서 연산될 소스 피연산자로서 특정될 수 있다. 이러한 타입의 데이터는 패킹된 데이터 타입 또는 벡터 데이터 타입이라 하며, 이러한 데이터 타입의 피연산자들은 패킹된 데이터 피연산자들 또는 벡터 피연산자들이라 한다. 달리 말하면, 패킹된 데이터 아이템 또는 벡터는 패킹된 데이터 엘리먼트의 시퀀스를 말하며; 패킹된 데이터 피연산자 또는 벡터 피연산자는 (패킹된 데이터 명령어 또는 벡터 명령어라고도 알려진) SIMD 명령어의 소스 또는 목적지 피연산자이다.
예를 들어, 일 타입의 SIMD 명령어는, 데이터 엘리먼트들의 수가 동일하고 사이즈가 동일한 목적지 벡터 피연산자(결과 벡터 피연산자라고도 함)를 동일한 데이터 엘리먼트 순서로 생성하는 종적 형태(vertical fashion)로 2개의 소스 벡터 피연산자에 대해 수행될 단일 벡터 연산을 특정한다. 소스 벡터 피연산자들에서의 데이터 엘리먼트들은 소스 데이터 엘리먼트들이라 하며, 목적지 벡터 피연산자들에서의 데이터 엘리먼트들은 목적지 또는 결과 데이터 엘리먼트들이라 한다. 이들 소스 벡터 피연산자는, 사이즈가 동일하며, 동일한 폭의 데이터 엘리먼트들을 포함하고, 이에 의해 동일한 수의 데이터 엘리먼트를 포함한다. 2개의 소스 벡터 피연산자들에서 동일한 비트 위치들에 있는 소스 데이터 엘리먼트들은 데이터 엘리먼트들의 쌍(대응 데이터 엘리먼트들이라고도 함)을 형성한다. SIMD 명령어에 의해 특정되는 연산이, 소스 데이터 엘리먼트들의 이들 쌍 각각에 대해 별도로 수행되어, 일치하는 수의 결과 데이터 엘리먼트들을 생성하며, 따라서 소스 데이터 엘리먼트들의 각 쌍은 대응 결과 데이터 엘리먼트를 갖는다. 연산이 종적이며, 결과 벡터 피연산자가 동일한 사이즈이고, 동일한 수의 데이터 엘리먼트들을 갖고, 결과 데이터 엘리먼트들이 소스 벡터 피연산자들과 동일한 데이터 엘리먼트 순서로 저장되기 때문에, 결과 데이터 엘리먼트들은 소스 벡터 피연산자들에서의 대응 쌍의 소스 데이터 엘리먼트들과 동일한 결과 벡터 피연산자의 비트 위치들에 존재한다. 이러한 예시적인 타입의 SIMD 명령어에 부가하여, (예를 들어, 단지 하나의 또는 2개 보다 많은 소스 벡터 피연산자를 갖고; 횡적 형태로 연산하고; 상이한 사이즈인 결과 벡터 피연산자를 생성하고; 상이한 크기의 데이터 엘리먼트들을 갖고; 및/또는 상이한 데이터 엘리먼트 순서를 갖는) 다양한 다른 타입들의 SIMD 명령어가 존재한다. 목적지 벡터 피연산자(또는 목적지 피연산자)라는 용어는, 명령어에 의해 특정되는 연산을 수행한 직접적인 결과로서 정의되며, (다른 명령어에 의한 동일한 위치의 특정에 의해) 다른 명령어에 의한 소스 피연산자로서 액세스될 수 있도록, 목적지 피연산자를 일 위치(그 명령어에 의해 특정되는 레지스터이거나 또는 메모리 어드레스임)에 저장하는 것을 포함한다는 점이 이해되어야 한다.
x86, MMXTM, SSE(Streaming SIMD Extensions), SSE2, SSE3, SSE4.1 및 SSE4.2 명령어들을 포함하는 명령어 세트를 갖는 Intel? CoreTM 프로세서들에 의해 채택되는 것과 같은 SIMD 기술은, 애플리케이션 성능에서의 상당한 개선을 가능하게 한다(CoreTM 및 MMXTM는 캘리포니아주 산타클라라 소재의 Intel Corporation의 등록 상표들 또는 상표들임). AVX(Advanced Vector Extensions)라고 하며 VEX 코딩 방식을 사용하는 부가적인 세트의 SIMD 확장들 또한 설계되고 발표되었다.
본 출원에 특히 관련되는 하나의 명령어는 곱셈 명령어이다. 고성능 컴퓨팅 플랫폼들에서의 여러 알고리즘들은 여러 계산된 값들을 곱셈한다. 일반적으로, 각각의 곱셈 연산은 하나의 명령어의 실행을 요구한다.
본 발명은 첨부 도면들과 함께 이하의 상세한 설명으로부터 최상으로 이해될 수 있다. 도면들에서:
도 1a는, 본 발명의 실시예들에 따른, 예시적인 순차적(in-order) 페치, 디코드, 축출 파이프라인 및 예시적인 레지스터 리네이밍, 비순차적(out-of-order) 발행/실행 파이프라인 양자 모두를 도시하는 블럭도이다.
도 1b는, 본 발명의 실시예들에 따라 프로세서에 포함될, 순차적 페치, 디코드, 축출 코어의 예시적인 실시예 및 예시적인 레지스터 리네이밍, 비순차적 발행/실행 아키텍처 코어 양자 모두를 도시하는 블럭도이다.
도 2는 본 발명의 실시예들에 따라 통합 메모리 컨트롤러 및 그래픽들을 갖는 싱글 코어 프로세서 및 멀티코어 프로세서의 블럭도이다.
도 3은 본 발명의 일 실시예에 따른 시스템의 블럭도를 도시한다.
도 4는 본 발명의 일 실시예에 따른 제2 시스템의 블럭도를 도시한다.
도 5는 본 발명의 일 실시예에 따른 제3 시스템의 블럭도를 도시한다.
도 6은 본 발명의 일 실시예에 따른 시스템-온-칩(SoC)의 블럭도를 도시한다.
도 7은 본 발명의 실시예들에 따라 소스 명령어 세트에서의 바이너리 명령어들을 타겟 명령어 세트에서의 바이너리 명령어들로 변환하는 소프트웨어 명령어 변환기의 사용을 대조하는 블럭도를 도시한다.
도 8은 본 발명의 실시예들이 채택될 수 있는 프로세서 아키텍처의 일 실시예를 도시한다.
도 9a는 복수의 곱셈 연산들을 실행하는 아키텍처의 일 실시예를 도시한다.
도 9b는 복수의 곱셈 연산들을 실행하는 아키텍처의 다른 실시예를 도시한다.
도 10은 복수의 곱셈 연산들을 실행하는 방법의 일 실시예를 도시한다.
도 11a-b는 본 발명의 실시예들에 따라 일반 벡터 친화형 명령어 포맷 및 그 명령어 템플릿들을 도시하는 블럭도들이다.
도 12a-d는 본 발명의 실시예들에 따라 예시적인 특정 벡터 친화형 명령어 포맷의 블럭도를 도시한다.
도 13은 본 발명의 일 실시예에 따른 레지스터 아키텍처의 블럭도이다.
도 1a는, 본 발명의 실시예들에 따른, 예시적인 순차적(in-order) 페치, 디코드, 축출 파이프라인 및 예시적인 레지스터 리네이밍, 비순차적(out-of-order) 발행/실행 파이프라인 양자 모두를 도시하는 블럭도이다.
도 1b는, 본 발명의 실시예들에 따라 프로세서에 포함될, 순차적 페치, 디코드, 축출 코어의 예시적인 실시예 및 예시적인 레지스터 리네이밍, 비순차적 발행/실행 아키텍처 코어 양자 모두를 도시하는 블럭도이다.
도 2는 본 발명의 실시예들에 따라 통합 메모리 컨트롤러 및 그래픽들을 갖는 싱글 코어 프로세서 및 멀티코어 프로세서의 블럭도이다.
도 3은 본 발명의 일 실시예에 따른 시스템의 블럭도를 도시한다.
도 4는 본 발명의 일 실시예에 따른 제2 시스템의 블럭도를 도시한다.
도 5는 본 발명의 일 실시예에 따른 제3 시스템의 블럭도를 도시한다.
도 6은 본 발명의 일 실시예에 따른 시스템-온-칩(SoC)의 블럭도를 도시한다.
도 7은 본 발명의 실시예들에 따라 소스 명령어 세트에서의 바이너리 명령어들을 타겟 명령어 세트에서의 바이너리 명령어들로 변환하는 소프트웨어 명령어 변환기의 사용을 대조하는 블럭도를 도시한다.
도 8은 본 발명의 실시예들이 채택될 수 있는 프로세서 아키텍처의 일 실시예를 도시한다.
도 9a는 복수의 곱셈 연산들을 실행하는 아키텍처의 일 실시예를 도시한다.
도 9b는 복수의 곱셈 연산들을 실행하는 아키텍처의 다른 실시예를 도시한다.
도 10은 복수의 곱셈 연산들을 실행하는 방법의 일 실시예를 도시한다.
도 11a-b는 본 발명의 실시예들에 따라 일반 벡터 친화형 명령어 포맷 및 그 명령어 템플릿들을 도시하는 블럭도들이다.
도 12a-d는 본 발명의 실시예들에 따라 예시적인 특정 벡터 친화형 명령어 포맷의 블럭도를 도시한다.
도 13은 본 발명의 일 실시예에 따른 레지스터 아키텍처의 블럭도이다.
이하의 설명에서는, 설명의 목적상, 이하 개시되는 본 발명의 실시예들의 완전한 이해를 제공할 목적으로 다수의 특정 상세들이 제시된다. 그러나, 이 분야에서 통상의 기술자에게는 본 발명의 실시예들이 이러한 특정 상세들 중 일부 없이도 실시될 수 있다는 점이 명백할 것이다. 다른 경우들에서는, 본 발명의 실시예들의 근본 원리들을 모호하게 하는 것을 회피하기 위해 공지된 구조들 및 디바이스들이 블럭도로 도시된다.
예시적인 프로세서 아키텍처들 및 데이터 타입들
도 1a는 본 발명의 실시예들에 따라 예시적인 순차적 페치, 디코드, 축출 파이프라인 및 예시적인 레지스터 리네이밍, 비순차적 발행/실행 파이프라인 양자 모두를 도시하는 블럭도이다. 도 1b는 본 발명의 실시예들에 따라 프로세서에 포함될 순차적 페치, 디코드, 축출 코어 예시적인 실시예 및 예시적인 레지스터 리네이밍, 비순차적 발행/실행 아키텍처 코어의 양자 모두를 도시하는 블럭도이다. 도 1a-b에서 실선 박스들은 파이프라인 및 코어의 순차적 부분을 도시하는 한편, 점선 박스들의 선택적 추가는 레지스터 리네이밍, 비순차적 발행/실행 파이프라인 및 코어를 도시한다.
도 1a에서, 프로세서 파이프라인(100)은 페치 스테이지(102), 길이 디코드 스테이지(104), 디코드 스테이지(106), 할당 스테이지(108), 리네이밍 스테이지(110), (디스패치 또는 발행으로도 알려진) 스케줄링 스테이지(112), 레지스터 판독/메모리 판독 스테이지(114), 실행 스테이지(116), 라이트 백(write back)/메모리 기입 스테이지(118), 예외 처리 스테이지(122) 및 커미트(commit) 스테이지(124)를 포함한다.
도 1b는 실행 엔진 유닛(150)에 연결되는 프론트 엔드 유닛(130)을 포함하는 프로세서 코어(190)를 도시하며, 이들 양자 모두는 메모리 유닛(170)에 연결된다. 코어(190)는 RISC(Reduced Instruction Set Computing) 코어, CISC(Complex Instruction Set Computing) 코어, VLIW(Very Long Instruction Word) 코어, 또는 하이브리드 또는 대안적인 코어 타입일 수 있다. 또 다른 옵션으로서, 코어(190)는, 예를 들어 네트워크 또는 통신 코어, 압축 엔진, 코프로세서 코어, GPGPU(General Purpose computing Graphics Processing Unit) 코어, 그래픽 코어 또는 이와 유사한 것 등의 특수 목적 코어일 수 있다.
프론트 엔드 유닛(130)은 명령어 캐시 유닛(134)에 연결되는 분기 예측 유닛(132)을 포함하고, 명령어 캐시 유닛(134)은 명령어 TLB(Translation Lookaside Buffer)(136)에 연결되고, 명령어 TLB(136)는 명령어 페치 유닛(138)에 연결되고, 명령어 페치 유닛(138)은 디코드 유닛(140)에 연결된다. 디코드 유닛(140)(또는 디코더)은 명령어들을 디코딩할 수 있으며, 오리지널 명령어들로부터 디코딩되거나, 또는 그렇지 않으면 이들을 반영하거나, 또는 이들로부터 유도되는, 하나 이상의 마이크로-연산들, 마이크로-코드 엔트리 포인트들, 마이크로명령어들, 다른 명령어들 또는 다른 제어 신호들을 출력으로서 생성할 수 있다. 디코드 유닛(140)은 여러가지 상이한 메커니즘들을 사용하여 구현될 수 있다. 적합한 메커니즘들의 예들은, 이에 제한되는 것은 아니지만, 룩-업 테이블들, 하드웨어 구현들, PLA들(Programmable Logic Arrays), 마이크로코드 ROM(Read Only Memory)들 등을 포함한다. 일 실시예에서 코어(190)는 (예를 들어, 디코드 유닛(140)에 또는 그렇지 않으면 프론트 엔드 유닛(130) 내에) 특정 매크로 명령어들에 대한 마이크로코드를 저장하는 마이크로코드 ROM 또는 다른 매체를 포함한다. 디코드 유닛(140)은 실행 엔진 유닛(150)에서의 리네임/할당자 유닛(152)에 연결된다.
실행 엔진 유닛(150)은 축출 유닛(154) 및 하나 이상의 스케줄러 유닛(들)(156)의 세트에 연결되는 리네임/할당자 유닛(152)을 포함한다. 스케줄러 유닛(들)(156)은 예약 스테이션들, 중앙 명령어 윈도우 등을 포함하는 임의 수의 상이한 스케줄러들을 나타낸다. 스케줄러 유닛(들)(156)은 물리적 레지스터 파일(들) 유닛(들)(158)에 연결된다. 물리적 레지스터 파일(들) 유닛들(158) 각각은 하나 이상의 물리적 레지스터 파일들을 나타내고, 이들 중 상이한 것들은 스칼라 정수, 스칼라 부동 소수점, 팩킹된 정수, 팩킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점, 상태(예를 들어, 실행될 다음 명령어의 어드레스인 명령어 포인터) 등의 하나 이상의 상이한 데이터 타입들을 저장한다. 일 실시예에서, 물리적 레지스터 파일(들) 유닛(158)은 벡터 레지스터 유닛, 기입 마스크 레지스터 유닛 및 스칼라 레지스터 유닛을 포함한다. 이러한 레지스터 유닛들은 아키텍처의 벡터 레지스터들, 벡터 마스크 레지스터들 및 범용 레지스터들을 제공할 수 있다. 물리적 레지스터 파일(들) 유닛(들)(158)은, 레지스터 리네이밍 및 비순차적 실행이 (예를 들어, 재배열 버퍼(들) 및 축출 레지스터 파일(들)을 사용하여; 미래 파일(들), 이력 버퍼(들) 및 축출 레지스터 파일(들)을 사용하여; 레지스터 맵들 및 레지스터들의 풀(pool)을 사용하여 등) 구현될 수 있는 다양한 방식들을 도시하도록 축출 유닛(154)에 의해 오버랩된다. 축출 유닛(154) 및 물리적 레지스터 파일(들) 유닛(들)(158)은 실행 클러스터(들)(160)에 연결된다. 실행 클러스터(들)(160)는 하나 이상의 실행 유닛들(162)의 세트 및 하나 이상의 메모리 액세스 유닛들(164)의 세트를 포함한다. 실행 유닛들(162)은 다양한 타입의 데이터(예를 들어, 스칼라 부동 소수점, 팩킹된 정수, 팩킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점)에 대해 다양한 연산들(예로서, 시프트, 덧셈, 뺄셈, 곱셈)을 수행할 수 있다. 일부 실시예들은 특정 펑션들이나 펑션들의 세트들에 전용의 다수의 실행 유닛들을 포함할 수 있지만, 다른 실시예들은 단 하나의 실행 유닛, 또는 모두가 모든 펑션들을 수행하는 다수의 실행 유닛을 포함할 수 있다. 스케줄러 유닛(들)(156), 물리적 레지스터 파일(들) 유닛(들)(158) 및 실행 클러스터(들)(160)는 복수 개일 수 있는 것으로 도시되는데, 그 이유는 특정 실시예들이 특정 타입들의 데이터/연산들에 대해 개별 파이프라인들(예를 들어, 자신들의 스케줄러 유닛, 물리적 레지스터 파일(들) 유닛 및/또는 실행 클러스터를 각각 갖는 스칼라 정수 파이프라인, 스칼라 부동 소수점/팩킹된 정수/팩킹된 부동 소수점/벡터 정수/벡터 부동 소수점 파이프라인 및/또는 메모리 액세스 파이프라인 - 그리고 개별 메모리 액세스 파이프라인의 경우, 이러한 파이프라인의 실행 클러스터만이 메모리 액세스 유닛(들)(164)을 갖는 특정 실시예들이 구현됨)을 생성하기 때문이다. 개별 파이프라인들이 사용되는 경우, 이들 파이프라인들 중 하나 이상은 비순차적 발행/실행일 수 있고 나머지는 순차적일 수 있다는 점도 이해되어야 한다.
메모리 액세스 유닛들(164)의 세트는, 레벨 2(L2) 캐시 유닛(176)에 연결되는 데이터 캐시 유닛(174)에 연결되는 데이터 TLB 유닛(172)을 포함하는 메모리 유닛(170)에 연결된다. 예시적인 일 실시예에서, 메모리 액세스 유닛들(164)은 로드 유닛, 저장 어드레스 유닛 및 저장 데이터 유닛을 포함할 수 있으며, 이들 각각은 메모리 유닛(170) 내의 데이터 TLB 유닛(172)에 연결된다. 명령어 캐시 유닛(134)은 메모리 유닛(170) 내의 레벨 2(L2) 캐시 유닛(176)에 더 연결된다. L2 캐시 유닛(176)은 하나 이상의 다른 레벨들의 캐시에 그리고 궁극적으로 메인 메모리에 연결된다.
예를 들어, 예시적인 레지스터 리네이밍, 비순차적 발행/실행 코어 아키텍처는 다음과 같이 파이프라인(100)을 구현할 수 있다: 1) 명령어 페치(138)는 페치 및 길이 디코딩 스테이지들(102, 104)을 수행하고; 2) 디코드 유닛(140)은 디코드 스테이지(106)를 수행하고; 3) 리네임/할당자 유닛(152)은 할당 스테이지(108) 및 리네이밍 스테이지(110)를 수행하고; 4) 스케줄러 유닛(들)(156)은 스케줄 스테이지(112)를 수행하고; 5) 물리적 레지스터 파일(들) 유닛(들)(158) 및 메모리 유닛(170)은 레지스터 판독/메모리 판독 스테이지(114)를 수행하고; 실행 클러스터(160)는 실행 스테이지(116)를 수행하고; 6) 메모리 유닛(170) 및 물리적 레지스터 파일(들) 유닛(들)(158)은 라이트 백/메모리 기입 스테이지(118)를 수행하고; 7) 다양한 유닛들이 예외 처리 스테이지(122)에 관련될 수 있고; 8) 축출 유닛(154) 및 물리적 레지스터 파일(들) 유닛(들)(158)은 커미트 스테이지(124)를 수행한다.
코어(190)는, 본 명세서에서 개시되는 명령어(들)를 포함하는, 하나 이상의 명령어 세트들(예를 들어, (보다 새로운 버전들로 추가된 일부 확장들을 갖는) x86 명령어 세트; 캘리포니아 서니베일의 MIPS 테크놀로지스의 MIPS 명령어 세트; 캘리포니아 서니베일의 ARM 홀딩스의 (NEON 등의 선택적 추가 확장들을 갖는) ARM 명령어 세트)을 지원할 수 있다. 일 실시예에서, 코어(190)는 팩킹된 데이터 명령어 세트 확장(예를 들어, 이하 개시되는, AVX1, AVX2, 및/또는 일부 형태의 일반 벡터 친화형 명령여 포맷(U=0 및/또는 U=1))을 지원하는 로직을 포함하며, 따라서 많은 멀티미디어 애플리케이션들에 의해 사용되는 연산들이 팩킹된 데이터를 사용하여 수행되는 것을 허용한다.
코어는 (2 이상의 병렬 세트들의 연산이나 쓰레드들을 실행하는) 멀티쓰레딩을 지원할 수 있고, 시분할 멀티쓰레딩(time sliced multithreading), (단일의 물리적 코어가, 물리적 코어가 동시에 멀티쓰레딩할 수 있는 쓰레드들 각각에 대해 논리적 코어를 제공하는) 동시 멀티쓰레딩, 또는 이들의 조합(예를 들어, Intel? Hyperthreading 기술에서 등의 시분할 페칭 및 디코딩과 그 이후의 동시 멀티쓰레딩)을 포함하는 다양한 방식으로 멀티쓰레딩을 지원할 수 있다는 점이 이해되어야 한다.
레지스터 리네이밍이 비순차적 실행의 정황에서 설명되었지만, 레지스터 리네이밍은 순차적 아키텍처에서 사용될 수도 있다는 점이 이해되어야 한다. 도시된 프로세서의 실시예는 또한 개별 명령어 및 데이터 캐시 유닛들(134/174) 및 공유 L2 캐시 유닛(176)을 포함하지만, 대안적인 실시예들은, 예를 들어, 레벨 1(L1) 내부 캐시 또는 다수 레벨들의 내부 캐시 등, 명령어들 및 데이터 양자 모두에 대해 단일 내부 캐시를 가질 수 있다. 일부 실시예들에서, 시스템은 내부 캐시와, 코어 및/또는 프로세서에 대해 외부에 있는 외부 캐시의 조합을 포함할 수 있다. 대안적으로, 모든 캐시는 코어 및/또는 프로세서에 대해 외부에 있을 수 있다.
도 2는, 본 발명의 실시예들에 따라, 둘 이상의 코어를 가질 수 있고, 통합 메모리 컨트롤러를 가질 수 있고, 및 통합 그래픽을 가질 수 있는 프로세서(200)의 블럭도이다. 도 2의 실선 박스들은 싱글 코어(202A), 시스템 에이전트(210), 하나 이상의 버스 컨트롤러 유닛들(216)의 세트를 갖는 프로세서(200)를 도시하는 한편, 점선 박스들의 선택적 추가는 다수의 코어들(202A-N), 시스템 에이전트 유닛(210) 내의 하나 이상의 통합 메모리 컨트롤러 유닛(들)(214)의 세트, 및 특수 목적 로직(208)을 갖는 대안적인 프로세서(200)를 도시한다.
따라서, 프로세서(200)의 상이한 구현들은: 1) 통합 그래픽 및/또는 과학적 (쓰루풋) 로직(하나 이상의 코어들을 포함할 수 있음)인 특수 목적 로직(208) 및 하나 이상의 범용 코어들(예를 들어, 범용 순차적 코어들, 범용 비순차적 코어들, 이 두 가지의 조합)인 코어들(202A-N)을 갖는 CPU; 2) 그래픽 및/또는 과학적 (쓰루풋) 컴퓨팅을 주로 대상으로 하는 다수의 특수 목적 코어들인 코어들(202A-N)을 갖는 코프로세서; 및 3) 다수의 범용 순차적 코어들인 코어들(202A-N)을 갖는 코프로세서를 포함할 수 있다. 따라서, 프로세서(200)는 범용 프로세서, 코프로세서 또는 특수 목적 프로세서, 예를 들어 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU(General Purpose Graphics Processing Unit), 하이-쓰루풋 MIC(Many Integrated Core) 코프로세서(30개 이상의 코어를 포함함), 임베디드 프로세서, 또는 이와 유사한 것 등일 수 있다. 프로세서는 하나 이상의 칩들 상에 구현될 수 있다. 프로세서(200)는, 예를 들어, BiCMOS, CMOS, 또는 NMOS 등의 다수의 프로세스 기술들 중 임의의 것을 사용하여 하나 이상의 기판들의 일부가 될 수 있고 및/또는 이들 기판 상에 구현될 수 있다.
메모리 계층구조는 코어들 내의 하나 이상의 레벨들의 캐시, 하나 이상의 공유 캐시 유닛들(206)의 세트, 및 통합 메모리 컨트롤러 유닛들(214)의 세트에 연결되는 외부 메모리(도시되지 않음)를 포함한다. 공유 캐시 유닛들(206)의 세트는, 예를 들어 레벨 2(L2), 레벨 3(L3), 레벨 4(L4) 또는 다른 레벨의 캐시 등의 하나 이상의 중간 레벨 캐시들, 최종 레벨 캐시(LLC) 및/또는 이들의 조합들을 포함할 수 있다. 일 실시예에서는 링 기반 상호접속 유닛(212)이 통합 그래픽 로직(208), 공유 캐시 유닛들(206)의 세트 및 시스템 에이전트 유닛(210)/통합 메모리 컨트롤러 유닛(들)(214)을 상호접속하지만, 대안 실시예들은 이러한 유닛들을 상호접속하는 임의 수의 공지된 기술들을 이용할 수 있다. 일 실시예에서, 하나 이상의 캐시 유닛들(206)과 코어들(202A-N) 사이에는 코히어런시가 유지된다.
일부 실시예들에서, 코어들(202A-N) 중 하나 이상은 멀티-쓰레딩이 가능하다. 시스템 에이전트(210)는 코어들(202A-N)을 조정 및 조작하는 컴포넌트들을 포함한다. 시스템 에이전트 유닛(210)은 예를 들어 PCU(Power Control Unit) 및 디스플레이 유닛을 포함할 수 있다. PCU는 코어들(202A-N) 및 통합 그래픽 로직(208)의 전력 상태를 조절하는 데 필요한 로직 및 컴포넌트들이거나 이들을 포함할 수 있다. 디스플레이 유닛은 하나 이상의 외부 접속되는 디스플레이들을 구동하기 위한 것이다.
코어들(202A-N)은 아키텍처 명령어 세트와 관련하여 동종 또는 이종일 수 있다; 즉, 코어들(202A-N) 중 둘 이상은 동일 명령어 세트를 실행할 수 있는 반면, 다른 코어들은 그 명령어 세트의 서브세트 또는 상이한 명령어 세트만을 실행할 수 있다. 일 실시예에서, 코어들(202A-N)은 동종이고, 이하 개시되는 "소형" 코어들 및 "대형" 코어들 양자 모두를 포함한다.
도 3-6은 예시적인 컴퓨터 아키텍처들의 블럭도들이다. 랩톱들, 데스크톱들, 핸드헬드 PC들, 퍼스널 디지털 어시스턴트들, 엔지니어링 워크스테이션들, 서버들, 네트워크 디바이스들, 네트워크 허브들, 스위치들, 임베디드 프로세서들, 디지털 신호 프로세서들(DSPs), 그래픽 디바이스들, 비디오 게임 디바이스들, 셋-톱 박스들, 마이크로 컨트롤러들, 셀 폰들, 휴대용 미디어 플레이어들, 핸드헬드 디바이스들 및 다양한 다른 전자 디바이스들에 대한 기술분야에 알려진 다른 시스템 설계들 및 구성들도 적합하다. 일반적으로, 본 명세서에 개시된 바와 같은 프로세서 및/또는 다른 실행 로직을 통합할 수 있는 매우 다양한 시스템들 또는 전자 디바이스들이 일반적으로 적합하다.
이제 도 3을 참조하면, 본 발명의 일 실시예에 따른 시스템(300)의 블럭도가 도시된다. 시스템(300)은 하나 이상의 프로세서들(310, 315)을 포함할 수 있고, 이는 컨트롤러 허브(320)에 연결된다. 일 실시예에서, 컨트롤러 허브(320)는 GMCH(Graphics Memory Controller Hub)(390) 및 IOH(Input/Ouput Hub)(350)(개별 칩들 상에 존재할 수 있음)를 포함하고; GMCH(390)는 메모리(340) 및 코프로세서(345)에 연결되는 메모리 및 그래픽 컨트롤러들을 포함하고; IOH(350)는 I/O(Input/Output) 디바이스들(360)을 GMCH(390)에 연결한다. 대안적으로, 메모리 및 그래픽 컨트롤러들 중 하나 또는 양자 모두는 (본 명세서에서 개시되는 바와 같이) 프로세서 내에 통합되고, 메모리(340) 및 코프로세서(345)는 프로세서(310) 및 IOH(350)와 단일 칩에 있는 컨트롤러 허브(320)에 직접 연결된다.
추가적인 프로세서들(315)의 옵션적 속성이 도 3에 파선들로 표시된다. 각각의 프로세서(310, 315)는 본 명세서에 개시되는 처리 코어들 중 하나 이상을 포함할 수 있고, 프로세서(200)의 일부 버전일 수 있다.
메모리(340)는, 예를 들어, DRAM(Dynamic Random Access Memory), PCM(Phase Change Memory), 또는 이 둘의 조합일 수 있다. 적어도 하나의 실시예에 대해, 컨트롤러 허브(320)는 FSB(Front Side Bus), QPI(QuickPath Interconnect) 등의 지점-대-지점 인터페이스, 또는 유사한 접속(395) 등의 멀티-드롭 버스를 통해 프로세서(들)(310, 315)와 통신한다.
일 실시예에서, 코프로세서(345)는 예를 들어 하이-스루풋 MIC 프로세서, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU, 임베디드 프로세서 등의 특수 목적 프로세서이다. 일 실시예에서, 컨트롤러 허브(320)는 통합 그래픽 가속기를 포함할 수 있다.
아키텍처, 마이크로 아키텍처, 열, 전력 소비 특성들 등을 포함하는 장점의 다양한 메트릭들과 관련하여 물리적 리소스들(310, 315) 사이에는 다양한 차이점들이 존재할 수 있다.
일 실시예에서, 프로세서(310)는 일반적인 타입의 데이터 처리 연산들을 제어하는 명령어들을 실행한다. 명령어들 내에는 코프로세서 명령어들이 내장될 수 있다. 프로세서(310)는 이러한 코프로세서 명령어들을 부속된 코프로세서(345)에 의해 실행되어야 하는 타입의 것으로 인식한다. 따라서, 프로세서(310)는 이러한 코프로세서 명령어들(또는 코프로세서 명령어들을 나타내는 제어 신호들)을 코프로세서 버스 또는 다른 상호접속 상에서 코프로세서(345)에 발행한다. 코프로세서(들)(345)는 수신된 코프로세서 명령어들을 수락 및 실행한다.
이제, 도 4을 참조하면, 본 발명의 일 실시예에 따른 제1의 보다 구체적인 예시적인 시스템(400)의 블럭도가 도시된다. 도 4에 도시된 바와 같이, 멀티프로세서 시스템(400)은 지점-대-지점 상호접속 시스템이며, 지점-대-지점 상호접속(450)을 통해 연결되는 제1 프로세서(470) 및 제2 프로세서(480)를 포함한다. 프로세서들(470, 480) 각각은 일부 버전의 프로세서(200)일 수 있다. 본 발명의 일 실시예에서, 프로세서들(470, 480)은 각각 프로세서들(310, 315)이고, 코프로세서(438)는 코프로세서(345)이다. 다른 실시예에서는, 프로세서들(470, 480)이 각각 프로세서(310) 및 코프로세서(345)이다.
프로세서들(470, 480)은 각각 IMC(Integrated Memory Controller) 유닛들(472, 482)을 포함하는 것으로 도시된다. 프로세서(470)는 또한 그의 버스 컨트롤러 유닛들의 일부로서 P-P(Pont-to-Point) 인터페이스들(476, 478)을 포함한다; 유사하게 제2 프로세서(480)는 P-P 인터페이스들(486, 488)을 포함한다. 프로세서들(470, 480)은 P-P 인터페이스(Pont-to-Point) 회로들(478, 488)을 이용하여 P-P 인터페이스(450)를 통해 정보를 교환할 수 있다. 도 4에 도시된 바와 같이, IMC들(472 및 482)은 프로세서들을 각자의 메모리, 즉 메모리(432) 및 메모리(434)에 연결하며, 이들 메모리는 각 프로세서에 국부적으로 부속되는 메인 메모리의 일부일 수 있다.
프로세서들(470, 480)은 지점 대 지점 인터페이스 회로들(476, 494, 486, 498)을 사용하여 개별 P-P 인터페이스들(452, 454)을 통해 칩셋(490)과 정보를 각각 교환할 수 있다. 칩셋(490)은 고-성능 인터페이스(439)를 통해 코프로세서(438)와 정보를 선택적으로 교환할 수 있다. 일 실시예에서, 코프로세서(438)는 예를 들어 하이-쓰루풋 MIC 프로세서, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU, 임베디드 프로세서 등 특수 목적 프로세서이다.
공유된 캐시(도시되지 않음)는 어느 한 프로세서에 포함되거나, 양자 모두의 프로세서의 외부에 있지만 여전히 P-P 상호접속을 통해 프로세서들과 접속될 수 있어서, 프로세서가 저 전력 모드에 놓이는 경우 어느 한쪽 또는 양자 모두의 프로세서의 로컬 캐시 정보가 공유된 캐시에 저장될 수 있다.
칩셋(490)은 인터페이스(496)를 통해 제1 버스(416)에 연결될 수 있다. 일 실시예에서, 제1 버스(416)는 PCI(Peripheral Component Interconnect) 버스일 수 있거나, 또는 PCI 익스프레스 버스 또는 다른 3세대 I/O 상호접속 버스 등의 버스일 수 있지만, 본 발명의 범위가 이에 제한되는 것은 아니다.
도 4에 도시된 바와 같이, 다양한 I/O 디바이스들(414)이 제1 버스(416)에 연결될 수 있으며, 이와 함께 버스 브릿지(418)가 제1 버스(416)를 제2 버스(420)에 연결한다. 일 실시예에서는, 코프로세서들, 하이-쓰루풋 MIC 프로세서들, GPGPU들, 가속기들(예를 들어, 그래픽 가속기 또는 DSP(Digital Signal Processing) 유닛 등), 필드 프로그래머블 게이트 어레이들 또는 임의의 다른 프로세서 등 하나 이상의 추가적인 프로세서(들)(415)가 제1 버스(416)에 연결된다. 일 실시예에서, 제2 버스(420)는 LPC(Low Pin Count) 버스일 수 있다. 일 실시예에서는, 예를 들어 키보드 및/또는 마우스(422), 통신 디바이스들(427) 및 명령어들/코드 및 데이터(430)를 포함할 수 있는 디스크 드라이브 또는 기타 대용량 저장 디바이스 등의 저장 유닛(428)을 포함하는 다양한 디바이스들이 제2 버스(420)에 연결될 수 있다. 또한, 오디오 I/O(424)가 제2 버스(420)에 연결될 수 있다. 다른 아키텍처들도 가능하다는 점에 주의한다. 예를 들어, 도 4의 지점-대-지점 아키텍처 대신에, 시스템은 멀티-드롭 버스 또는 다른 그러한 아키텍처를 구현할 수 있다.
이제, 도 5를 참조하면, 본 발명의 일 실시예에 따른 제2의 보다 구체적인 예시적인 시스템(500)의 블럭도가 도시된다. 도 4 및 5에서 동일한 엘리먼트들은 동일한 참조 번호들을 가지며, 도 4의 특정 양상들은 도 5의 다른 양상들을 모호하게 하는 것을 회피하기 위해 도 5로부터 생략되었다.
도 5는 프로세서들(470, 480)이 각각 통합 메모리 및 I/O 제어 로직("CL")(472, 482)을 포함할 수 있다는 점을 도시한다. 따라서, CL(472, 482)은 통합 메모리 컨트롤러 유닛들을 포함하며, I/O 제어 로직을 포함한다. 도 5는 메모리들(432, 434)이 CL(472, 482)에 연결될 뿐만 아니라, I/O 디바이스들(514) 또한 제어 로직(472, 482)에 연결된다는 것을 도시한다. 레거시 I/O 디바이스들(515)은 칩셋(490)에 연결된다.
이제, 도 6를 참조하면, 본 발명의 일 실시예에 따른 SoC(600)의 블럭도가 도시된다. 도 2에서의 유사한 엘리먼트들은 동일한 참조 번호를 갖는다. 또한, 점선 박스는 더욱 개선된 SoC들에 관한 선택적 특징들이다. 도 6에서, 상호접속 유닛(들)(602)은: 하나 이상의 코어들(202A-N)의 세트 및 공유 캐시 유닛(들)(206)을 포함하는 애플리케이션 프로세서(610); 시스템 에이전트 유닛(210); 버스 컨트롤러 유닛(들)(216); 통합 메모리 컨트롤러 유닛(들)(214); 통합 그래픽 로직, 이미지 프로세서, 오디오 프로세서 및 비디오 프로세서를 포함할 수 있는 하나 이상의 코프로세서들(620)의 세트; SRAM(Static Random Access Memory) 유닛(630); DMA(Direct Memory Access) 유닛(632); 및 하나 이상의 외부 디스플레이들에 연결하기 위한 디스플레이 유닛(640)에 연결된다. 일 실시예에서, 코프로세서(들)(620)는, 예를 들어, 네트워크 또는 통신 프로세서, 압축 엔진, GPGPU, 하이-쓰루풋 MIC 프로세서, 임베디드 프로세서 등의 특수 목적 프로세서를 포함한다.
본 명세서에 개시되는 메커니즘들의 실시예들은 하드웨어, 소프트웨어, 펌웨어 또는 이러한 구현 접근방식들의 조합으로 구현될 수 있다. 본 발명의 실시예들은 적어도 하나의 프로세서, 스토리지 시스템(휘발성 및 불휘발성 메모리 및/또는 스토리지 엘리먼트들을 포함함), 적어도 하나의 입력 디바이스, 및 적어도 하나의 출력 디바이스를 포함하는 프로그래머블 시스템들 상에서 실행되는 컴퓨터 프로그램들 또는 프로그램 코드로서 구현될 수 있다.
도 4에 도시된 코드(430) 등의 프로그램 코드는 본 명세서에 개시되는 펑션들을 수행하고 출력 정보를 생성하기 위한 입력 명령어들에 적용될 수 있다. 출력 정보는 알려진 방식으로 하나 이상의 출력 디바이스에 적용될 수 있다. 본 출원의 목적으로, 처리 시스템은, 예를 들어, DSP(Digital Signal Processor), 마이크로컨트롤러, ASIC(Application Specfic Integrated Circuit) 또는 마이크로프로세서 등의 프로세서를 갖는 임의의 시스템을 포함한다.
프로그램 코드는 하이 레벨 절차적 또는 객체 지향적 프로그래밍 언어로 구현되어 처리 시스템과 통신할 수 있다. 프로그램 코드는, 또한, 요구되는 경우, 어셈블리 또는 기계 언어로 구현될 수 있다. 사실상, 본 명세서에 개시되는 메커니즘들이 임의의 특정 프로그래밍 언어로 범위가 제한되는 것은 아니다. 어느 경우에나, 언어는 컴파일되거나 또는 해석되는 언어일 수 있다.
적어도 일 실시예의 하나 이상의 양상은, 머신에 의해 판독될 때 머신으로 하여금 본 명세서에서 개시되는 기술들을 수행하는 로직을 제조하게 하는, 프로세서 내의 다양한 로직을 표현하는, 머신 판독-가능 매체 상에 저장되는 대표적인 명령어들에 의해 구현될 수 있다. "IP 코어들"로서 알려진 그러한 표현들은 유형의 머신 판독가능 매체 상에 저장될 수 있으며, 다양한 고객들 또는 제조 설비에 공급되어, 로직 또는 프로세서를 실제로 제작하는 제조 머신들 내에 로드될 수 있다.
이러한 머신-판독가능 스토리지 매체들은, 하드 디스크들, 플로피 디스크들, 광 디스크들, CD-ROM들(Compact Disk Read-Only Memories), CD-RW들(Compact Disk ReWritable's) 및 광자기 디스크들 포함하는 임의의 다른 타입의 디스크들, ROM들(Read-Only Memories), DRAM들(Dynamic Random Access Memories), SRAM들(Static Random Access Memories) 등의 RAM들(Random Access Memories), EPROM들(Electrically Erasable Programmable Read-Only Memories), 플래시 메모리들, EEPROM들(Electrically Erasable Programmable Read-Only Memories), PCM(Phase Change Memory) 등의 반도체 장치, 자기 또는 광학 카드, 또는 전자적 명령어들을 저장하기에 적합한 임의의 다른 타입의 매체와 같은 스토리지 매체를 포함하는 머신 또는 디바이스에 의해 제조되거나 또는 형성되는 물품들의 비-일시적이고 유형인 배열들을 포함할 수 있고, 이에 제한되는 것은 아니다.
따라서, 본 발명의 실시예들은, 또한, 명령어들을 포함하거나, 또는 본 명세서에 개시되는 구조들, 회로들, 장치들, 프로세서들 및/또는 시스템 특징들을 정의하는, HDL(Hardware Description Language) 등의 설계 데이터를 포함하는 비-일시적이고 유형인 머신 판독가능 매체를 포함한다. 이러한 실시예들은 또한 프로그램 제품들이라고 할 수 있다.
일부 경우에는, 명령어 변환기가 소스 명령어 세트로부터 타겟 명령어 세트로 명령어를 변환하는데 사용될 수 있다. 예를 들어, 명령어 변환기는 코어에 의해 처리될 하나 이상의 다른 명령어들로 명령어를 (예를 들어, 정적 바이너리 해석, 동적 컴필레이션을 포함하는 동적 바이너리 해석을 이용하여) 해석하거나, 모프하거나, 에뮬레이트하거나, 또는 다른 방식으로 변환할 수 있다. 명령어 변환기는 소프트웨어, 하드웨어, 펌웨어, 또는 그의 조합으로 구현될 수 있다. 명령어 변환기는 온 프로세서(on processor), 오프 프로세서(off processor), 또는 부분 온 및 부분 오프 프로세서(part on and part off processor)일 수 있다.
도 7은 본 발명의 실시예들에 따라 소스 명령어 세트 내의 바이너리 명령어들을 타겟 명령어 세트 내의 바이너리 명령어들로 변환하는 소프트웨어 명령어 변환기의 사용을 대조하는 블럭도이다. 도시된 실시예에서, 명령어 변환기는 소프트웨어 명령어 변환기이지만, 대안적으로 명령어 변환기가 소프트웨어, 펌웨어, 하드웨어, 또는 이들의 다양한 조합들로 구현될 수 있다. 도 7은 하이 레벨 언어(702)의 프로그램을 x86 컴파일러(704)를 사용하여 컴파일하여, 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(716)에 의해 선천적으로 실행될 수 있는 x86 바이너리 코드(706)를 생성할 수 있다는 것을 도시한다. 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(716)는, 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서와 실질적으로 동일한 결과를 달성하기 위해서, (1) 인텔 x86 명령어 세트 코어의 명령어 세트의 상당 부분 또는 (2) 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서 상에서 실행되는 것을 목적으로 하는 오브젝트 코드 버전들의 애플리케이션들 또는 다른 소프트웨어를 호환가능하게 실행하거나 또는 다른 방식으로 처리함으로써, 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서와 실질적으로 동일한 펑션을 수행할 수 있는 임의의 프로세서를 나타낸다. x86 컴파일러(704)는 추가적인 링크 처리(linkage processing)를 갖거나 갖지 않고서 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(716) 상에서 실행될 수 있는 x86 바이너리 코드(706)(예를 들어, 오브젝트 코드)를 생성하도록 작동될 수 있는 컴파일러를 나타낸다. 유사하게, 도 7은 하이 레벨 언어(702)의 프로그램을 대안적인 명령어 세트 컴파일러(708)를 사용하여 컴파일하여, 적어도 하나의 x86 명령어 세트 코어를 갖지 않는 프로세서(714)(예를 들어, 캘리포니아주 서니베일의 MIPS 테크놀로지스의 MIPS 명령어 세트를 실행하고/실행하거나 캘리포니아주 서니베일의 ARM 홀딩스의 ARM 명령어 세트를 실행하는 코어들을 갖는 프로세서)에 의해 선천적으로 실행될 수 있는 대안적인 명령어 세트 바이너리 코드(710)를 생성할 수 있다는 점을 도시한다. 명령어 변환기(712)는 x86 바이너리 코드(706)를, x86 명령어 세트 코어(714)를 갖지 않는 프로세서에 의해 선천적으로 실행될 수 있는 코드로 변환하는데 사용된다. 이러한 변환된 코드는 대안적인 명령어 세트 바이너리 코드(710)와 동일할 가능성이 없는데, 그 이유는 이를 행할 수 있는 명령어 변환기를 제조하기 어렵기 때문이다; 그러나, 변환된 코드는 일반적인 연산을 달성할 것이며, 대안적인 명령어 세트로부터의 명령어들로 이루어질 것이다. 따라서, 명령어 변환기(712)는, 에뮬레이션, 시뮬레이션 또는 임의의 다른 프로세스를 통해 x86 명령어 세트 프로세서 또는 코어를 갖지 않는 프로세서 또는 다른 전자 디바이스가 x86 바이너리 코드(706)를 실행하는 것을 허용하는 소프트웨어, 펌웨어, 하드웨어 또는 이들의 조합을 나타낸다.
복수의 곱셈 연산들을 수행하는 방법 및 장치
이하 개시되는 본 발명의 실시예들은 단일 명령어에서 2개의 곱셈을 수행하는 곱셈 명령어들 계열을 위한 아키텍처의 확장들을 제공한다. 일 실시예에서, 이러한 아키텍처의 확장들은 IA(Intel Architecture)에 제공되지만, 본 발명의 근본 원리들이 임의의 특정 ISA에 제한되는 것은 아니다.
기존 프로세서 아키텍처들에서는, 각각의 곱셈 명령어가 단일 곱셈 연산을 수행한다. 예를 들어, Intel Architecture에서는, VMULSS 및 VMULPS가 2개의 단정밀도(single-precision) 부동 소수점 값들을 곱셈하고, VMULSD 및 VMULPD가 2개의 배정밀도(double-precision) 부동 소수점 값들을 곱셈한다. 대조적으로, 본 명세서에 개시되는 이중-곱셈 명령어들 계열(일 실시예에서 VMUL3 명령어들로 레이블됨)은, 단일 명령어에서 2개의 곱셈들을 수행하고, 이에 의해 전력을 감소하고 다른 명령어들을 위해 디코딩 슬롯들을 비워낸다. 일 실시예에서, 이러한 2개의 곱셈들은 3개의 피연산자들에 대해 수행되고; 제2 및 제3 소스 피연산자들이 먼저 곱셈되어 중간 결과를 생성할 수 있고, 이는 제1 피연산자와 곱셈된다.
도 8에 도시된 바와 같이, 본 발명의 실시예들이 구현될 수 있는 예시적인 프로세서(855)는 본 명세서에 개시되는 VMUL3 명령어들을 실행하는 VMUL3 실행 로직(841)을 갖는 실행 유닛(840)을 포함한다. 레지스터 세트(805)는 실행 유닛(840)이 명령어 스트림을 실행하는 동안 피연산자들, 제어 데이터 및 다른 타입들의 데이터에 대한 레지스터 스토리지를 제공한다.
도 8에서는 간략화를 위해 싱글 프로세서 코어("코어 0")의 상세가 도시된다. 그러나, 도 8에 도시된 각각의 코어가 코어 0와 동일한 세트의 로직을 가질 수 있다는 점이 이해될 것이다. 도시된 바와 같이, 각각의 코어는, 전용 L1(Level 1) 캐시(812) 및 특정 캐시 관리 정책에 따라 명령어들 및 데이터를 캐시하는 L2(Level 2) 캐시(811)를 포함할 수 있다. L1 캐시(812)는 명령어들을 저장하는 별도의 명령어 캐시(820) 및 데이터를 저장하는 별도의 데이터 캐시(821)를 포함한다. 여러가지 프로세서 캐시들 내에 저장되는 명령어들 및 데이터는 고정된 사이즈(예를 들어, 길이가 64, 128, 512 바이트임)일 수 있는 캐시 라인들의 입도(granularity)로 관리된다. 본 예시적인 실시예의 각 코어는, 메인 메모리(800) 및/또는 공유 L3(Level 3) 캐시(816)로부터 명령어들을 페치하는 명령어 페치 유닛(810); 명령어들을 디코드하는 디코드 유닛(830)(예를 들어, 프로그램 명령어들을 마이크로연산들 또는 "uops"로 디코드함); 명령어들(예를 들어, 본 명세서에 개시되는 바와 같은 VMUL3 명령어들)을 실행하는 실행 유닛(840); 및 명령어들을 축출하고 그 결과들을 라이트 백하는 라이트백 유닛(850)을 포함한다.
명령어 페치 유닛(810)은, 메모리(800)(또는 캐시들 중 하나)로부터 페치될 다음 명령어의 어드레스를 저장하는 다음 명령어 포인터(803); 어드레스 변환의 속도를 개선하는데 최근 사용된 가상-대-물리적(virtual-to-physical) 명령어 어드레스들의 맵을 저장하는 ITLB(Instruction Translation Look-aside Buffer)(804); 명령어 분기 어드레스들을 추정하여 예측하는 분기 예측 유닛(802); 및 분기 어드레스들 및 타겟 어드레스들을 저장하는 BTB들(Branch Target Buffers)(801)을 포함하는 여러가지 공지된 컴포넌트들을 포함한다. 일단 페치되면, 명령어들은 디코드 유닛(830), 실행 유닛(840) 및 라이트백 유닛(850)을 포함하는 명령어 파이프라인의 나머지 스테이지들에 스트리밍된다. 이러한 유닛들 각각의 구조 및 기능은 이 분야의 통상의 기술자들에게 잘 이해되므로 본 발명의 상이한 실시예들의 관련 양상들을 모호하게 하는 것을 회피하기 위해 본 명세서에서는 상세히 설명되지 않을 것이다.
본 발명의 일 실시예에서, VMUL3 실행 로직(841)은 이하 계열의 명령어들을 실행한다:
VMUL3SS xmm1{k1}{z}, xmm2, xmm3/mV{er}
VMUL3PS zmm1{k1}{z}, zmm2, zmm3/B32(mV){er}
VMUL3SD xmm1{k1}{z}, xmm2, xmm3/mV{er}
VMUL3PD zmm1{k1}{z}, zmm2, zmm3/B64(mV){er}
여기서, xmm1-3 및 zmm1-3은 단정밀도(32 비트) 및 배정밀도(64 비트) 부동 소수점 포맷들 중 어느 하나로 패킹된 또는 스칼라 부동 소수점 값들을 저장하는 레지스터 세트(805) 내의 레지스터들이다.
특히, 일 실시예에서 VMUL3SS는 xmm1, xmm2 및 xmm3에 저장된 3개의 스칼라, 단정밀도 부동 소수점 값들을 곱셈한다. 연산시, (xmm2로부터의) 제2 피연산자는 (xmm3으로부터의) 제3 연산자와 곱셈될 수 있고, 그 결과는 (xmm1로부터의) 제1 피연산자와 (중간 라운딩으로) 곱셈되어 목적지 레지스터에 저장될 수 있다. 일 실시예에서, 목적지 레지스터는 제1 피연산자 저장을 위해 사용된 레지스터(예를 들어, xmm1)와 동일한 레지스터이다.
일 실시예에서, VMUL3PS는 zmm1, zmm2 및 zmm3에 저장된 3개의 패킹된, 단정밀도 부동 소수점 값들을 곱셈한다. 연산시, (zmm2로부터의) 제2 피연산자는 (zmm3으로부터의) 제3 연산자와 곱셈될 수 있고, 그 결과는 (zmm1로부터의) 제1 피연산자와 (중간 라운딩으로) 곱셈되어 목적지 레지스터에 저장될 수 있다. 일 실시예에서, 목적지 레지스터는 제1 피연산자 저장을 위해 사용된 레지스터(예를 들어, zmm1)와 동일한 레지스터이다.
일 실시예에서, VMUL3SD는 xmm1, xmm2 및 xmm3에 저장된 3개의 스칼라, 배정밀도 부동 소수점 값들을 곱셈한다. 연산시, (xmm2로부터의) 제2 피연산자는 (xmm3으로부터의) 제3 연산자와 곱셈될 수 있고, 그 결과는 (xmm1로부터의) 제1 피연산자와 (중간 라운딩으로) 곱셈되어 목적지 레지스터에 저장될 수 있다. 일 실시예에서, 목적지 레지스터는 제1 피연산자 저장을 위해 사용된 레지스터(예를 들어, xmm1)와 동일한 레지스터이다.
마지막으로, 일 실시예에서, VMUL3PD는 zmm1, zmm2 및 zmm3에 저장된 3개의 패킹된, 배정밀도 부동 소수점 값들을 곱셈한다. 연산시, (zmm2로부터의) 제2 피연산자는 (zmm3으로부터의) 제3 연산자와 곱셈될 수 있고, 그 결과는 (zmm1로부터의) 제1 피연산자와 (중간 라운딩으로) 곱셈되어 목적지 레지스터에 저장될 수 있다. 일 실시예에서, 목적지 레지스터는 제1 피연산자 저장을 위해 사용된 레지스터(예를 들어, zmm1)와 동일한 레지스터이다.
일 실시예에서는, VMUL3 명령어들 각각의 3개의 즉치 비트들 [2:0]이 곱셈들의 부호를 제어하는데 사용된다. 예를 들어, 즉치의 비트 0의 값이 제1 피연산자의 부호를 제어할 수 있고(예를 들어, 1 = 음 이고 0 = 양 또는 그 반대); 즉치의 비트 1의 값이 제2 피연산자의 부호를 제어할 수 있으며; 즉치의 비트 2의 값이 제3 피연산자의 부호를 제어할 수 있다.
일 실시예에서, 제1 및 제2 피연산자들은 SIMD(Single Instruction Multiple Data) 레지스터들로부터 판독되는 한편, 제3 피연산자는 SIMD 레지스터 또는 메모리 위치로부터 판독될 수 있다.
도 9a는 각각의 VMUL3 uop에 대해 리소스들을 할당하는 할당자(940) 및 기능 유닛들(912)에 의해 실행될 VMUL3 uop들을 스케줄링하는 예약 스테이션(902)을 포함하는 VMUL3 실행 로직(841)의 일 실시예와 관련되는 추가적 상세들을 도시한다. 연산시, 각각의 VMUL3 명령어가 uop들로 디코드되는 디코드 스테이지(830)에 후속하여, 명령어 디코더(806)는 uop들을 RAT(Register Alias Table)(941)를 포함하는 할당자 유닛(940)에 보낸다. 비순차적 파이프라인에서, 할당자 유닛(940)은 각각의 인입 uop를 ROB(Reorder Buffer)(950)에서의 일 위치에 할당하고, 이에 의해 uop의 논리적 목적지 어드레스를 ROB(950)에서의 대응 물리적 목적지 어드레스에 맵핑한다. RAT(941)는 이러한 맵핑을 관리한다.
ROB(950)의 내용은 궁극적으로 RRF(Real Register File)(951)에서의 위치들로 축출될 수 있다. RAT(941)은 논리적 어드레스에 의해 나타나는 값이 ROB(950)에서의 물리적 어드레스에서 또는 축출 후 RRF(951)에서의 물리적 어드레스에서 발견되는지를 나타내는 실제 레지스터 파일 유효 비트를 저장할 수도 있다. RRF에서 발견되면, 그 값은 현재 프로세서 아키텍처의 상태의 일부인 것으로 고려된다. 이러한 맵핑에 기초하여, RAT(941)은 또한 모든 논리적 소스 어드레스를 ROB(950) 또는 RRF(951)에서의 대응 위치에 관련시킨다.
각각의 인입 uop는 또한 할당자(940)에 의해 RS(Reservation Station)(902)에서의 엔트리로 할당되고 기입된다. 예약 스테이션(902)은 기능 유닛(912)에 의해 실행 대기중인 VMUL3 uop들을 모은다. 바로 이 경우에, 2개의 FMA(Fused Multiply and Add) 기능 유닛들, FMA0(910) 및 FMA1(911)은, 이하 개시되는 바와 같은 곱셈 연산들을 수행하여 VMUL3 명령어들을 실행한다. 필요한 경우, 결과들은 라이트백 버스를 통해 RS(902)에 라이트 백될 수 있다.
일 실시예에서, 예약 스테이션 엔트리들은 논리적으로 그룹들로 세분되어, 각각 엔트리들을 판독하고 기입하는데 필요한 판독 및 기입 포트들의 수를 감소시킨다. 도 9a에 도시된 실시예에서는 2개의 예약 스테이션 그룹들, RS0(900) 및 RS1(901)이, 각각 포트들 0 및 1을 통해 FMA0(910) 및 FMA1(911) 기능 유닛들에 의해 VMUL3 uop들의 실행을 스케줄링한다.
일 실시예에서는, VMUL3 명령어들 중 임의의 것이 파이프라인을 통해 단일 uop로서 실행될 수 있다. 특히, 이러한 uop는 (예를 들어, 위에 논의된 바와 같이 xmm2/xmm3 또는 zmm2/zmm3로부터의) 제2 및 제3 피연산들의 제1 곱셈을 수행하여 중간 결과를 산출하는 FMA0(910)(RS0(900)을 통함)에 의해 처음 실행된다. uop는 버퍼 유닛(905) 내에서 지연되고 나서, FMA1(911)(RS1(901)을 통함)에 의해 2번째로 실행되어 중간 결과와 (예를 들어, xmm1/zmm1로부터의) 제1 피연산자를 곱셈한다. 이미 언급된 바와 같이, 최종 결과는 xmm1/zmm1 내에 저장될 수 있다. 또한, 언급된 바와 같이, VMUL3의 중간 값은 3개 소스 피연산자들 각각에 대한 부호를 특정할 수 있다. 일 실시예에서, uop의 2번째 발행은 명령어를 재발행하기 이전에 정확히 FMA 레이턴시(예를 들어, 5 클럭 사이클)를 대기하도록(버퍼(905)를 통해) 강요된다.
중간 결과를 포트 1 상의 FMA1(911)에 제공하는데 여러가지 기존 데이터 바이패스들이 사용될 수 있다. 일 실시예에서, 중간 결과는 ROB(950) 내에 또는 FMA(911)에 의해 판독되고 사용될 수 있는 임의의 기타 스토리지 위치 내에 임시로 저장된다. 일 실시예에서, 라이트백 버스는, 중간 결과를 (RS1(901)에 제공한 다음) 포트 1을 통해 중간 결과를 FMA1(911)에 사용가능하게 하는데 사용될 수 있다. 그러나, 본 발명의 근본 원리들은 중간 결과를 FMA1(911)에 제공하는 임의의 특정 방식에 제한되는 것은 아니다. 또한, 도 9a에는 ROB(950)가 도시되지만, 일부 프로세서 구현들(예를 들어, 순차적 파이프라인들)에서는, 중간 결과 및 실행을 뒤따르는 최종 결과를 저장하는데 ROB(950)가 사용되지 않고 상이한 형태의 스토리지가 사용될 수 있다.
도 9b에 도시된 바와 같이, 본 발명의 근본 원리들을 구현하는데 2개의 기능 유닛들이 필요한 것은 아니다. 구체적으로, 본 실시예에서는 동일한 기능 유닛-FMA0(910)-이 VMUL3 uop를 2회 연속 실행하여 최종 결과를 생성한다. 즉, FMA0(910)은 제2 및 제3 연산자들 사이의 제1 곱셈을 실행하고, 중간 결과 및 uop를 자체를 통해 다시 재순환시켜, 제2 곱셈(일단 완료되면, 파이프라인의 나머지를 통해 전달됨)을 수행한다. uop의 2번째 반복이 예약 스테이션(902)을 통과하는 것으로 도시되지만, 일 실시예에서, 재순환은 단순히 기능 유닛 스테이지(912) 내에서 (즉, 기능 유닛 스테이지(912) 내의 임시 버퍼 스토리지를 사용하여 FMA0(910)으로부터 자신에게 직접) 수행된다. 또한, 다른 구현에서는, 기능 유닛들(912)의 세트 내의 새로운 전용 기능 유닛이 VMUL3 명령어를 독립적으로 (즉, 융합형 곱셈 및 덧셈 기능 유닛을 사용하지 않고) 수행한다.
위에 개시된 실시예는 2개의 VMUL 명령어들을 사용하는 것보다 개선된 전력 소비를 제공하는데, 이는 하나의 명령어만이 디코드되기 때문이다. 또한, 바이패스들을 통해 임시 소스가 판독되는 것이 보장되므로, Register File로부터 데이터가 판독될 필요가 없다.
여러 엘리먼트들이 함께 곱셈되는 애플리케이션들에서, 곱셈 명령어들의 수는 본 명세서에 개시되는 VMUL3 명령어들을 사용하여 2로 나뉠 수 있다. 예를 들어, 부동 소수점 값들이 곱셈되는 벡터화될 수 있는 긴 루프에서, VMUL3는 명령어 카운트를 2 단위로 가상적으로 감소시키는데 사용될 수 있다.
복수의 곱셈 연산들을 수행하는 방법의 일 실시예가 도 10에 도시된다. 1001에서는 단일 VMUL3 명령어가 메모리 서브시스템으로부터 페치된다. 언급된 바와 같이, VMUL3 명령어는 제1, 제2, 제3 소스 피연산자들, 목적지 피연산자 및 즉치 값을 포함한다. 1002에서는 VMLU3 명령어가 uop들로 디코드된다. 위에 언급된 바와 같이, 일 실시예에서, 단일 곱셈 uop가 생성될 수 있다(그리고 VMUL3 명령어를 완료할 것이 요구되는 2개의 곱셈 피연산자들에 대해 2번 실행될 수 있다).
1003에서는, 소스 피연산자 값들이 기능 유닛들에 의한 실행의 준비로 검색된다. 이러한 연산은, 예를 들어, 예약 스테이션(902) 및/또는 할당자 유닛(940)에 의해 수행될 수 있다.
1004에서는, VMUL3 명령어가 실행된다. 일 실시예에서는, 제2 및 제3 피연산자들을 사용하여 곱셈 uop가 1회 실행되어 중간 결과를 생성한다. 그리고 중간 결과 및 제1 피연산자를 사용하여 uop가 2회째 실행되어 최종 결과(즉, 제1, 제2 및 제3 소스 피연산자들의 곱셈)를 생성한다. 언급된 바와 같이, 각각의 소스 피연산자들의 부호는 3 비트 중간 값으로서 제공될 수 있다.
1005에서는, VMUL3 명령어의 결과가 하나 이상의 연산들에 대해 판독될 수 있는 목적지 피연산자 위치(예를 들어, 레지스터)에 저장된다.
예시적인 명령어 포맷들
본 명세서에 개시되는 명령어(들)의 실시예들은 상이한 포맷들로 구현될 수 있다. 또한, 예시적인 시스템들, 아키텍처들, 및 파이프라인들이 이하 상세히 설명된다. 명령어(들)의 실시예들은 이러한 시스템들, 아키텍처들 및 파이프라인들에서 실행될 수 있지만, 상세히 설명되는 것들에 제한되는 것은 아니다.
벡터 친화형 명령어 포맷은 벡터 명령어들에 대해 적절한 명령어 포맷이다(예를 들어, 벡터 연산들에 특정한 특정 필드들이 존재한다). 벡터 및 스칼라 연산들 양자 모두가 벡터 친화형 명령어 포맷을 통해 지원되는 실시예들이 설명되지만, 대안적인 실시예들은 벡터 친화형 명령어 포맷을 통한 벡터 연산들만을 이용한다.
도 11a-11b는 본 발명의 실시예들에 따른, 일반 벡터 친화형 명령어 포맷 및 그의 명령어 템플릿들을 도시하는 블럭도이다. 도 11a는 본 발명의 실시예들에 따른, 일반 벡터 친화형 명령어 포맷 및 그의 클래스 A 명령어 템플릿들을 도시하는 블럭도인 반면; 도 11b는 본 발명의 실시예에 따른, 일반 벡터 친화형 명령어 포맷 및 그의 클래스 B 명령어 템플릿들을 도시하는 블럭도이다. 구체적으로, 클래스 A 및 클래스 B 명령어 템플릿들이 정의되는 일반 벡터 친화형 명령어 포맷(1500)은, 양자 모두 메모리 액세스 없음(1505) 명령어 템플릿들 및 메모리 액세스(1520) 명령어 템플릿들을 포함한다. 벡터 친화형 명령어 포맷의 맥락에서 일반적이라는 용어는 임의의 특정 명령어 세트에 얽매이지 않는 명령어 포맷을 말한다.
벡터 친화형 명령어 포맷이 이하의 것들을 지원하는 본 발명의 실시예들이 개시될 것이다: 데이터 엘리먼트 폭들(또는 사이즈들)이 32 비트(4 바이트) 또는 64 비트(8 바이트)인 64 바이트 벡터 피연산자 길이(또는 사이즈)(그에 따라, 64 바이트 벡터는 16개의 더블워드-사이즈 엘리먼트들 또는 대안적으로 8개의 쿼드워드-사이즈 엘리먼트들을 포함함); 데이터 엘리먼트 폭들(또는 사이즈들)이 16 비트(2 바이트) 또는 8 비트(1 바이트)인 64 바이트 벡터 피연산자 길이(또는 사이즈); 및 데이터 엘리먼트 폭들(또는 사이즈들)이 32 비트(4 바이트), 64 비트(8 바이트), 16 비트(2 바이트), 또는 8 비트(1 바이트)인 32 바이트 벡터 피연산자 길이(또는 사이즈); 및 데이터 엘리먼트 폭들(또는 사이즈들)이 32 비트(4 바이트), 64 비트(8 바이트), 16 비트(2 바이트), 또는 8 비트(1 바이트)인 16 바이트 벡터 피연산자 길이(또는 사이즈); 대안적인 실시예들은, 데이터 엘리먼트 폭들(예를 들어, 168 비트 (16 바이트) 데이터 엘리먼트 폭들)이 더 많거나, 더 적거나 또는 상이한 더 많거나, 더 적거나, 및/또는 상이한 벡터 피연산자 사이즈들(예를 들어, 256 바이트 벡터 피연산자들)을 지원할 수 있다.
도 11a의 클래스 A 명령어 템플릿들은 이하를 포함한다: 1) 메모리 액세스 없음(1505) 명령어 템플릿들 내에, 메모리 액세스 없음, 전체 라운드(full round) 제어 타입 연산(1510) 명령어 템플릿 및 메모리 액세스 없음, 데이터 변환 타입 연산(1515) 명령어 템플릿이 도시되고; 및 2) 메모리 액세스(1520) 명령어 템플릿들 내에, 메모리 액세스, 임시(1525) 명령어 탬플릿, 및 메모리 액세스, 비-임시(1530) 명령어 템플릿이 도시된다. 도 11b의 클래스 B 명령어 템플릿들은 이하를 포함한다: 1) 메모리 액세스 없음(1505) 명령어 템플릿들 내에, 메모리 액세스 없음, 기입 마스크 제어, 부분 라운드(partial round) 제어 타입 연산(1516) 명령어 템플릿 및 메모리 액세스 없음, 기입 마스크 제어, vsize 타입 연산(1517) 명령어 템플릿이 도시되고; 및 2) 메모리 액세스(1520) 명령어 템플릿들 내에, 메모리 액세스, 기입 마스크 제어(1527) 명령어 템플릿이 도시된다.
일반 벡터 친화형 명령어 포맷(1500)은 도 11a-11b에 도시되는 순서대로 아래에 열거되는 다음과 같은 필드들을 포함한다.
포맷 필드(1540) - 이 필드 내의 특정 값(명령어 포맷 식별자 값)은, 벡터 친화형 명령어 포맷, 및 이에 따른 명령어 스트림 내에서 벡터 친화형 명령어 포맷의 명령어들의 출현을 고유하게 식별한다. 이와 같이, 이 필드는 오직 일반 벡터 친화형 명령어 포맷을 갖는 명령어 세트에 대해 필요하지 않다는 점에서 선택적이다.
베이스 연산 필드(1542) - 그 내용은 상이한 베이스 연산들을 구분한다.
레지스터 인덱스 필드(1544) - 그 내용은, 직접 또는 어드레스 생성을 통해, 레지스터들 내에 있는지 또는 메모리 내에 있는지, 소스 및 목적지 피연산자들의 위치들을 특정한다. 이들은 PxQ(예를 들어, 32x516, 16x168, 32x1024, 64x1024) 레지스터 파일로부터 N개의 레지스터들을 선택하기에 충분한 수의 비트들을 포함한다. 일 실시예에서, N은 최대 3개의 소스들 및 1개의 목적지 레지스터일 수 있고, 대안적인 실시예들은 더 많거나 더 적은 소스들 및 목적지 레지스터들을 지원할 수 있다(예를 들어, 소스들 중 하나가 목적지로도 작용하는 최대 2개의 소스를 지원할 수 있고, 소스들 중 하나가 목적지로도 작용하는 최대 3개의 소스를 지원할 수 있고, 최대 2개의 소스 및 1개의 목적지를 지원할 수 있다).
수식자 필드(1546) - 그 내용은 메모리 액세스를 특정하는 일반 벡터 명령어 포맷의 명령어의 출현을 그렇지 않는 명령어와 구분한다; 즉, 메모리 액세스 없음(1505) 명령어 템플릿과 메모리 액세스(1520) 명령어 템플릿 사이를 구분한다. 메모리 액세스 연산들은 메모리 계층구조에 대해 판독 및/또는 기입하고(일부 경우에 레지스터들 내의 값들을 이용하여 소스 및/또는 목적지 어드레스들을 특정함) 한편, 메모리 액세스 없음 연산들은 하지 않는다(예를 들어, 소스 및 목적지들은 레지스터들이다). 일 실시예에서, 이 필드는 또한 메모리 어드레스 계산들을 수행하는 3개의 상이한 방식들 사이에서 선택하지만, 대안적인 실시예들은 메모리 어드레스 계산들을 수행하는 더 많거나, 더 적거나, 상이한 방식을 지원할 수 있다.
증대 연산 필드(1550) - 그 내용은 각종의 상이한 연산들 중 어느 것이 베이스 연산에 부가하여 수행되어야 하는지를 구분해준다. 이 필드는 맥락 특정(context specific)이다. 본 발명의 일 실시예에서, 이 필드는 클래스 필드(1568), 알파 필드(1552), 및 베타 필드(1554)로 분할된다. 증대 연산 필드(1550)는 연산들의 공통 그룹들이 2, 3, 또는 4개의 명령어들 보다는 싱글 명령어에서 수행을 허용한다.
스케일 필드(1560) - 그 내용은 메모리 어드레스 생성을 위한(예를 들어, 2scale * index + base를 이용하는 어드레스 생성을 위한) 인덱스 필드의 내용의 스케일링(scaling)을 허용한다.
변위 필드(1562A) - 그 내용은 (예를 들어, 2scale * index + base + displacement를 이용하는 어드레스 생성을 위한) 메모리 어드레스 생성의 부분으로서 사용된다.
변위 인자 필드(Displacement Factor Field)(1562B)(변위 인자 필드(1562B) 바로 위의 변위 필드(1562A)의 병치(juxtaposition)는 하나 또는 다른 것이 이용됨을 나타낸다는 것에 주목하자) - 그 내용은 어드레스 생성의 부분으로서 이용되고; 이는 메모리 액세스의 사이즈(N)에 의해 스케일링될 변위 인자를 특정한다- 여기서 N은 (예를 들어, 2scale * index + base + scaled displacement를 이용하는 어드레스 생성을 위한) 메모리 액세스에서의 바이트들의 수이다. 잉여 하위 비트들(Redundant low-order bits)은 무시되고, 따라서, 변위 인자 필드의 내용은 유효 어드레스를 계산하는 데 이용될 최종 변위를 생성하기 위하여 메모리 피연산자 총 사이즈(N)로 곱해진다. N의 값은 전체 오피코드 필드(1574)(본 명세서에서 설명됨) 및 데이터 조작 필드(1554C)에 기초하여 런타임에 프로세서 하드웨어에 의해 결정된다. 변위 필드(1562A) 및 변위 인자 필드(1562B)는, 메모리 액세스 없음 (1505) 명령어 템플릿에 대해 사용되지 않고 및/또는 상이한 실시예들이 둘 중 하나만을 구현하거나 어느 것도 구현하지 않을 수 있다는 점에서, 선택적이다.
데이터 엘리먼트 폭 필드(1564) - 그 내용은 (일부 실시예들에서는, 모든 명령어들에 대해; 다른 실시예들에서는, 명령어들 중 일부에 대해서만) 다수의 데이터 엘리먼트 폭 중 어느 것이 사용되어야 하는지를 구분해준다. 이 필드는 오직 하나의 데이터 엘리먼트 폭이 지원되고 및/또는 데이터 엘리먼트 폭들이 오피코드들의 일부 양상을 이용하여 지원되는 경우에 필요하지 않다는 점에서 선택적이다.
기입 마스크 필드(1570) - 그 내용은, 데이터 엘리먼트 위치별 기반으로, 목적지 벡터 피연산자 내의 그 데이터 엘리먼트 위치가 베이스 연산과 증대 연산의 결과를 반영하는지를 제어한다. 클래스 A 명령어 템플릿들은 병합-기입마스킹(merging-writemasking)을 지원하는 한편, 클래스 B 명령어 템플릿들은 병합- 및 제로화-기입마스킹 양자 모두를 지원한다. 병합할 때, 벡터 마스크들은 목적지 내의 임의의 세트의 엘리먼트들이 (베이스 연산 및 증대 연산에 의해 특정된) 임의의 연산의 실행 중에 업데이트들로부터 보호될 수 있게 하고; 다른 일 실시예에서, 대응하는 마스크 비트가 0을 갖는 목적지의 각 엘리먼트의 이전의 값을 보존할 수 있게 한다. 대조적으로, 제로화할 때, 벡터 마스크들은 목적지 내의 임의의 세트의 엘리먼트들이 (베이스 연산 및 증대 연산에 의해 특정된) 임의의 연산의 실행 중에 제로화될 수 있게 하고; 일 실시예에서, 목적지의 엘리먼트는 대응하는 마스크 비트가 0 값을 가질 때 0으로 설정된다. 이러한 기능성의 서브세트는 수행되는 연산의 벡터 길이를 제어하는 능력이지만(즉, 엘리먼트들의 스팬(span)은 첫번째 것에서 마지막 것까지 수정된다), 수정되는 엘리먼트들이 연속적인 것은 필요하지 않다. 그러므로, 기입 마스크 필드(1570)는, 부하들, 저장들, 산술, 논리 등을 포함하는 부분 벡터 연산들을 고려한다. 기입 마스크 필드(1570)의 내용이 사용될 기입 마스크를 포함하는 다수의 기입 마스크 레지스터들 중 하나를 선택하는 본 발명의 실시예들이 개시되지만(따라서, 기입 마스크 필드(1570)의 내용은 수행될 마스킹을 간접적으로 식별함), 대안적인 실시예들은 그 대신에 또는 추가적으로 마스크 기입 필드(1570) 내용이 수행될 마스킹을 직접 특정하는 것을 허용한다.
즉치(Immediate) 필드(1572) - 그 내용은 즉치의 지정을 가능하게 해준다. 이 필드는 즉치를 지원하지 않는 일반 벡터 친화형 포맷의 구현에 존재하지 않고, 즉치를 사용하지 않는 명령어들에 존재하지 않는다는 점에서 선택적이다.
클래스 필드(1568) - 그 내용은 명령어들의 상이한 클래스들 사이를 구별한다. 도 11a-b를 참조하면, 이 필드의 내용들은 클래스 A 및 클래스 B 명령어들 사이를 선택한다. 도 11a-b에서는, 필드에 특정 값이 존재한다는 것을 나타내기 위해 둥근 코너 사각형이 이용된다(예를 들어, 도 11a-b에서 각각 클래스 필드(1568)에 대한 클래스 A(1568A) 및 클래스 B(1568B)).
클래스 A의 명령어 템플릿들
클래스 A의 메모리 액세스 없음(1505) 명령어 템플릿의 경우, 알파 필드(1552)는 RS 필드(1552A)로서 해석되고, 그 내용은 상이한 증대 연산 타입들 중 어느 것이 수행될 것인지를 구분하는(예를 들어, 라운드(1552A.1) 및 데이터 변환(1552A.2)은 각각 메모리 액세스 없음, 라운드 타입 연산(1510) 및 메모리 액세스 없음, 데이터 변환 타입 연산(1515) 명령어 템플릿에 대해 특정된다) 반면, 베타 필드(1554)는 특정된 타입의 연산들 중 어느 것이 수행될 것인지를 구분한다. 메모리 액세스 없음(1505) 명령어 템플릿에서, 스케일 필드(1560), 변위 필드(1562A) 및 변위 스케일 필드(1562B)는 존재하지 않는다.
메모리 액세스 없음 명령어 템플릿들-전체 라운드 제어 타입 연산
메모리 액세스 없음 전체 라운드 제어 타입 연산(1510) 명령어 템플릿에서, 베타 필드(1554)는 라운드 제어 필드(1554A)로서 해석되고, 그 내용(들)은 스태틱 라운딩을 제공한다. 본 발명의 개시된 실시예에서, 라운드 제어 필드(1554A)는 모든 부동 소수점 예외 억제(SAE; suppress all floating point exception) 필드(1556) 및 라운드 연산 제어 필드(1558)를 포함하지만, 대안적인 실시예는 이들 개념들 양자 모두를 동일한 필드 내에 인코딩하거나 이들 개념들/필드들 중 하나 또는 다른 하나만을 가질 수 있다(예를 들어, 라운드 연산 제어 필드(1558)만을 가질 수 있다).
SAE 필드(1556) - 그 내용은 예외 이벤트 보고를 디스에이블할 것인지 여부를 구별하고; SAE 필드(1556)의 내용이 억제가 인에이블됨을 나타낼 때, 주어진 명령어는 임의의 종류의 부동 소수점 예외 플래그를 보고하지 않고, 임의의 부동 소수점 예외 핸들러를 발생시키지 않는다.
라운드 연산 제어 필드(1558) - 그 내용은 한 그룹의 라운딩 연산들 중 어느 것을 수행할 것인지를 구분한다(예를 들어, 라운드-업(Round-up), 라운드-다운(Round-down), 제로를 향한 라운드(Round-towards-zero) 및 최근접치로의 라운드(Round-to-nearest)). 따라서, 라운드 연산 제어 필드(1558)는 명령어당 기초로 라운딩 모드의 변경을 허용한다. 프로세서가 라운딩 모드들을 특정하기 위한 제어 레지스터를 포함하는 본 발명의 일 실시예에서, 라운드 연산 제어 필드(1558)의 내용은 그 레지스터 값을 무효로 한다.
메모리 액세스 없음 명령어 템플릿들-데이터 변환 타입 연산
메모리 액세스 없음 데이터 변환 타입 연산(1515) 명령어 템플릿들에서, 베타 필드(1554)는 데이터 변환 필드(1554B)로서 해석되고, 그 내용은 수행될 다수의 데이터 변환들(예를 들어, 데이터 변환 없음, 스위즐(swizzle), 브로드캐스트) 중 하나를 구별한다.
클래스 A의 메모리 액세스(1520) 명령어 템플릿의 경우, 알파 필드(1552)는 되찾기 힌트 필드(eviction hint field, 1552B)로서 해석되고, 그 내용은 되찾기 힌트들 중 어느 것이 이용될 것인지를 구분하는(도 11a에서, 메모리 액세스, 임시(1525) 명령어 템플릿과, 메모리 액세스, 비-임시(1530) 명령어 템플릿에 대해 임시(1552B.1) 및 비임시(1552B.2)가 각각 특정된다) 반면, 베타 필드(1554)는 데이터 조작 필드(1554C)로서 해석되고, 그 내용은 (프리미티브라고도 알려진) 다수의 데이터 조작 연산들 중 어느 것이 수행될 것인지를 구분한다(예를 들어, 조작 없음; 브로드캐스트; 소스의 상향 변환; 및 목적지의 하향 변환). 메모리 액세스(1520) 명령어 템플릿은, 스케일 필드(1560), 및 선택사항으로서의 변위 필드(1562A) 또는 변위 스케일 필드(1562B)를 포함한다.
벡터 메모리 명령어들은 메모리로부터 벡터 로드들 및 메모리로의 벡터 저장들을 수행하고, 변환이 지원된다. 정규 벡터 명령어들과 관련하여, 벡터 메모리 명령어들은 데이터 엘리먼트와 관련한 방식으로 메모리로부터/메모리로 데이터를 전송하고, 실제로 전송되는 엘리먼트들은 기입 마스크로서 선택되는 벡터 마스크의 내용들에 의해 지시된다.
메모리 액세스 명령어 템플릿들-일시적
일시적 데이터는 캐싱으로부터 이득을 얻기에 충분히 빨리 재이용될 가능성이 있는 데이터이다. 그러나, 즉, 힌트, 및 상이한 프로세서들이 힌트 전체를 무시하는 것을 포함하여, 상이한 방식들로 그것을 구현할 수 있다.
메모리 액세스 명령어 템플릿들 -비-일시적
비-일시적 데이터는 제1 레벨 캐시에서 캐싱으로부터 이득을 얻기에 충분히 빨리 재이용될 가능성이 없는 데이터이고, 퇴거를 위한 우선순위가 주어져야 한다. 그러나, 즉, 힌트, 및 상이한 프로세서들은 힌트 전체를 무시하는 것을 포함하여, 상이한 방식들로 그것을 구현할 수 있다.
클래스 B의 명령어 템플릿들
클래스 B의 명령어 템플릿들의 경우에, 알파 필드(1552)는 기입 마스크 제어(Z) 필드(1552C)로서 해석되고, 그 내용은 기입 마스크 필드(1570)에 의해 제어된 기입 마스킹이 병합 또는 제로화이어야 하는지를 구별한다.
클래스 B의 메모리 액세스 없음(1505) 명령어 템플릿의 경우, 베타 필드(1554)의 일부는 RL 필드(1557A)로서 해석되고, 그 내용은 상이한 증대 연산 타입들 중 어느 것이 수행될 것인지를 구분하는(예를 들어, 메모리 액세스 없음, 기입 마스크 제어, 부분 라운드 제어 타입 연산(1512) 명령어 템플릿과, 메모리 액세스 없음, 기입 마스크 제어, VSIZE 타입 연산(1517) 명령어 템플릿에 대해 각각 라운드(1557A.1) 및 벡터 길이(VSIZE)(1557A.2)가 특정된다) 반면, 베타 필드(1554)의 나머지는 지정된 타입의 연산들 중 어느 것이 수행될 것인지를 구분한다. 메모리 액세스 없음(1505) 명령어 템플릿에서, 스케일 필드(1560), 변위 필드(1562A), 및 변위 스케일 필드(1562B)는 존재하지 않는다.
메모리 액세스 없음, 기입 마스크 제어, 부분 라운드 제어 타입 연산(1510) 명령어 템플릿에서, 베타 필드(1554)의 나머지는 라운드 연산 필드(1559A)으로서 해석되고 예외 이벤트 보고는 디스에이블된다(주어진 명령어는 어떠한 종류의 부동 소수점 예외 플래그도 보고하지 않고 어떠한 부동 소수점 예외 핸들러도 야기하지 않는다).
라운드 연산 제어 필드(1559A)는, - 라운드 연산 제어 필드(1558)와 같이, 그 내용은 한 그룹의 라운드 연산 중 어느 것을 수행할지를 구분해준다(예컨대, Round-up, Round-down, Round-towards-zero 및 Round-to-nearest). 따라서, 라운드 연산 제어 필드(1559A)는 명령어 당 기초로 라운딩 모드의 변경을 허용한다. 프로세서가 라운딩 모드들을 특정하기 위한 제어 레지스터를 포함하는 본 발명의 일 실시예에서, 라운드 연산 제어 필드(1559A)의 내용은 그 레지스터 값을 무효로 한다.
메모리 액세스 없음, 기입 마스크 제어, VSIZE 타입 연산(1517) 명령어 템플릿에서, 베타 필드(1554)의 나머지는 벡터 길이 필드(1559B)로서 해석되고, 그 내용은 수행될 다수의 데이터 벡터 길이들(예를 들어, 168, 256, 또는 516 바이트) 중 하나를 구별한다.
클래스 B의 메모리 액세스(1520) 명령어 템플릿의 경우에, 베타 필드(1554)의 부분은 브로드캐스트 필드(1557B)로서 해석되고, 그 내용은 브로드캐스트 타입 데이터 조작 연산이 수행될 것인지 여부를 구별하지만, 베타 필드(1554)의 나머지는 벡터 길이 필드(1559B)로서 해석된다. 메모리 액세스(1520) 명령어 템플릿은, 스케일 필드(1560), 및 선택사항으로서의 변위 필드(1562A) 또는 변위 스케일 필드(1562B)를 포함한다.
일반 벡터 친화형 명령어 포맷(1500)에 관하여, 포맷 필드(1540), 베이스 연산 필드(1542), 및 데이터 엘리먼트 폭 필드(1564)를 포함하는 전체 오피코드 필드(1574)가 도시되어 있다. 전체 오피코드 필드(1574)가 이들 필드들 모두를 포함하는 한 실시예가 도시되지만, 이들 모두를 지원하지는 않는 실시예에서, 전체 오피코드 필드(1574)는 이들 필드들 모두보다 적은 필드들을 포함한다. 전체 오피코드 필드(1574)는 연산 코드(오피코드)를 제공한다.
증대 연산 필드(1550), 데이터 엘리먼트 폭 필드(1564), 및 기입 마스크 필드(1570)는, 이들 특징들이 명령어별 기반으로 일반 벡터 친화형 명령어 포맷으로 명시되는 것을 허용한다.
기입 마스크 필드와 데이터 엘리먼트 폭 필드의 조합은 그것들이 마스크가 상이한 데이터 엘리먼트 폭들에 기초하여 적용될 수 있게 한다는 점에서 타입 명령어들(typed instructions)을 생성한다.
클래스 A 및 클래스 B 내에서 발견되는 다양한 명령어 템플릿들은 상이한 상황들에서 유익하다. 본 발명의 일부 실시예들에서, 상이한 프로세서들 또는 프로세서 내의 상이한 코어들은 오직 클래스 A, 오직 클래스 B, 또는 양자의 클래스들을 지원할 수 있다. 예를 들어, 범용 컴퓨팅을 위해 의도된 고성능 범용 비순차적 코어는 오직 클래스 B를 지원할 수 있고, 그래픽 및/또는 과학(쓰루풋) 컴퓨팅을 주로 대상으로 하는 코어는 오직 클래스 A를 지원할 수 있고, 양자 모두를 대상으로 하는 코어는 양자 모두를 지원할 수 있다(물론, 양자의 클래스들로부터의 템플릿들 및 명령어들의 일부 혼합을 갖지만 양자의 클래스들로부터의 템플릿들 및 명령어들 전부를 갖지는 않는 코어가 본 발명의 관점 내에 있다). 또한, 싱글 프로세서가 다수의 코어들을 포함할 수 있고, 여기서, 코어들 전부가 동일한 클래스를 지원하거나 상이한 코어들이 상이한 클래스를 지원한다. 예를 들어, 별개의 그래픽 및 범용 코어들을 갖는 프로세서에서, 그래픽 및/또는 과학 컴퓨팅을 주로 대상으로 하는 그래픽 코어들 중 하나가 오직 클래스 A를 지원할 수 있고, 범용 코어들 중 하나 이상이 오직 클래스 B를 지원하는 범용 컴퓨팅을 대상으로 하는 비순차적 실행 및 레지스터 리네이밍을 갖는 고성능 범용 코어들일 수 있다. 별도의 그래픽 코어를 갖지 않는 다른 프로세서는 클래스 A 및 클래스 B 양자를 지원하는 하나 이상의 범용 순차적 또는 비순차적 코어들을 포함할 수 있다. 물론, 한 클래스로부터의 특징들은 또한 본 발명의 상이한 실시예들에서 다른 클래스에 구현될 수 있다. 하이 레벨 언어로 작성된 프로그램들이 다음을 포함하여, 여러가지 상이한 실행가능 형태로 (예를 들어 단지 시간적으로 컴파일되거나 또는 정적으로 컴파일됨) 놓여질 것이다: 1) 실행을 위해 타겟 프로세서에 의해 지원되는 클래스(들)의 명령어들만을 갖는 형태; 또는 2) 모든 클래스들의 명령어들의 상이한 조합들을 사용하여 기입되는 대안적인 루틴들을 갖고, 현재 코드를 실행하고 있는 프로세서에 의해 지원되는 명령어들에 기초하여 실행할 루틴들을 선택하는 제어 흐름 코드를 갖는 형태.
도 12a-d는 본 발명의 실시예들에 따른 예시적 특정한 벡터 친화형 명령어 포맷을 도시하는 블럭도이다. 도 12a-d는, 위치, 사이즈, 해석, 및 필드들의 순서 뿐만 아니라 이들 필드들의 일부에 대한 값들을 특정한다는 점에서 특정적인, 특정의 벡터 친화형 명령어 포맷(1600)을 도시한다. 특정의 벡터 친화형 명령어 포맷(1600)은 x86 명령어 세트를 확장하는데 이용될 수 있으므로, 필드들 중 일부는 기존 x86 명령어 세트 및 그 확장(예를 들어, AVX)에서 이용되는 것들과 유사하거나 동일하다. 이 포맷은 확장들을 갖는 기존의 x86 명령어 세트의 프리픽스 인코딩 필드, 실제 오피코드 바이트 필드, MOD R/M 필드, SIB 필드, 변위 필드, 및 즉치 필드들과의 일관성을 유지한다. 도 12로부터의 필드들이 맵핑되는 도 11의 필드들이 도시된다.
본 발명의 실시예들은 예시적인 목적으로 일반 벡터 친화형 명령어 포맷(1500)의 맥락에서 특정 벡터 친화형 명령어 포맷(1600)을 참조하여 설명되지만, 본 발명은 청구되는 경우를 제외하고 특정 벡터 친화형 명령어 포맷(1600)에 제한되는 것이 아니다. 예를 들어, 일반 벡터 친화형 명령어 포맷(1500)은 다양한 필드들에 대한 다양한 가능한 크기를 고려하는 반면, 특정의 벡터 친화형 명령어 포맷(1600)은 특정 크기의 필드들을 갖는 것으로 도시되어 있다. 구체적인 예로서, 데이터 엘리먼트 폭 필드(1564)는 특정의 벡터 친화형 명령어 포맷(1600)에서는 1 비트 필드로서 예시되어 있지만, 본 발명이 이에 제한되는 것은 아니다(즉, 일반 벡터 친화형 명령어 포맷(1500)은 데이터 엘리먼트 폭 필드(1564)의 다른 사이즈를 고려한다).
일반 벡터 친화형 명령어 포맷(1500)은 도 12a에 나타낸 순서대로 아래에 열거되는 이하의 필드들을 포함한다.
EVEX 프리픽스(바이트들 0-3)(1602) - 4-바이트 형태로 인코딩된다.
포맷 필드(1640)(EVEX 바이트 0, 비트 [7:0]) - 제1 바이트(EVEX 바이트 0)는 포맷 필드(1640)이고, 0x62(본 발명의 일 실시예에서 벡터 친화형 명령어 포맷을 구분해주는 데 사용되는 고유값)를 포함하고 있다.
제2-제4 바이트들(EVEX 바이트들 1-3)은 특정 능력을 제공하는 다수의 비트 필드들을 포함한다.
REX 필드(1605)(EVEX 바이트 1, 비트들 [7-5]) - EVEX. R 비트 필드(EVEX 바이트 1, 비트 [7] -R), EVEX. X 비트 필드(EVEX 바이트 1, 비트 [6] -X) 및 1557BEX 바이트 1, 비트[5] -]B)로 구성된다. EVEX. R, EVEX. X와 EVEX. B 비트 필드들은 대응 VEX 비트 필드들과 동일한 기능성을 제공하고, 1s 보수 포맷을 사용하여 인코딩된다, 즉 ZMM0는 1611B로 인코딩되고, ZMM15는 0000B로 인코딩된다. 명령어들의 다른 필드들은 이 기술분야에 알려진 바와 같이 레지스터 인덱스들의 하위 3 비트를 인코딩하여서(rrr, xxx, 및 bbb), EVEX.R, EVEX.X, 및 EVEX.B를 추가함으로써 Rrrr, Xxxx, 및 Bbbb가 형성될 수 있다.
REX' 필드(1605) - 이것은 REX' 필드(1510)의 제1 부분이고, 확장된 32개의 레지스터 세트의 상위 16 또는 하위 16을 인코딩하는데 사용되는 EVEX.R' 비트 필드(EVEX 바이트 1, 비트 [4] - R')이다. 본 발명의 일 실시예에서, 이 비트는 아래 표시된 바와 같은 다른 것들과 함께, (공지된 x86 32-비트 모드에서) BOUND 명령어로부터 구별하기 위해 비트 반전된 포맷으로 저장되고, 그의 실제 오피코드 바이트가 62이고, (아래 설명된) MOD R/M 필드에서 MOD 필드의 11의 값을 수락하지 않으며; 본 발명의 대안적인 실시예들은 반전된 포맷으로 이것 및 아래 다른 표시된 비트들을 저장하지 않는다. 1의 값을 이용하여 하위 16개의 레지스터를 인코딩한다. 달리 말하면, R'Rrrr는 다른 필드들로부터 EVEX. R', EVEX. R 및 다른 RRR를 조합함으로써 형성된다.
오피코드 맵 필드(1615)(EVEX 바이트 1, 비트 [3:0] - mmmm) - 그 내용은 묵시형 리딩(implied leading) 오피코드 바이트(0F, 0F 38 또는 0F 3)를 인코딩한다.
데이터 엘리먼트 폭 필드(1664)(EVEX 바이트 2, 비트 [7] -W) - 표기 EVEX.W로 나타난다. EVEX.W는 데이터타입의 입도(사이즈)를 정의하는데 사용된다(32 비트 데이터 엘리먼트들 또는 64 비트 데이터 엘리먼트들).
EVEX.vvvv(1620)(EVEX 바이트 2, 비트들 [6:3]-vvvv)- EVEX. vvvv의 역할은 다음을 포함할 수 있다: 1) EVEX.vvvv는 반전된 (1의 보수) 형태로 특정되는 제1 소스 레지스터 피연산자를 인코딩하고 2개 이상의 소스 피연산자를 갖는 명령어에 대해 유효하다; 2) EVEX.vvvv는 특정 벡터 시프트에 대해 1의 보수 형태로 특정되는 목적지 레지스터 피연산자를 인코딩한다; 또는 3) EVEX.vvvv는 어떠한 피연산자도 인코딩하지 않으며, 이 필드는 예약된다. 이와 같이, EVEX.vvvv 필드(1620)는 반전된 (1의 보수) 형태로 저장되는 제1 소스 레지스터 지정자의 하위 4 비트를 인코딩한다. 명령어에 따라, 여분의 상이한 EVEX 비트 필드는 특정자 사이즈를 32개의 레지스터로 확장하는데 사용된다.
EVEX.U(1668) 클래스 필드(EVEX 바이트 2, 비트 [2]-U) - EVEX. U = 0이면, 클래스 A 또는 EVEX. U0을 나타내고; EVEX. U = 1이면, 클래스 B 또는 EVEX. U1을 나타낸다.
프리픽스 인코딩 필드(1625)(EVEX 바이트 2, 비트 [1:0] - pp) - 베이스 연산 필드에 대한 추가적인 비트들을 제공한다. EVEX 프리픽스 포맷의 레거시 SSE 명령어들에 대한 지원을 제공하는 것 이외에, 이것은 또한 SIMD 프리픽스를 콤팩트하는 이득을 갖는다(SIMD 프리픽스를 표현하기 위한 바이트를 요구하기보다는, EVEX 프리픽스는 2비트만을 요구한다). 일 실시예에서, 레거시 포맷과 EVEX 프리픽스 포맷 양자로 SIMD 프리픽스(66H, F2H, F3H)를 사용하는 레거시 SSE 명령어들을 지원하기 위하여, 이들 레거시 SIMD 프리픽스들은 SIMD 프리픽스 인코딩 필드로 인코딩되고; 런타임에 디코더의 PLA에 제공되기 전에 레거시 SIMD 프리픽스 내로 확장된다(그래서 PLA는 수정 없이 이들 레거시 명령어들의 레거시 및 EVEX 포맷 양자를 실행할 수 있다). 더 새로운 명령어들은 오피코드 확장으로서 직접 EVEX 프리픽스 인코딩 필드의 내용을 사용할 수 있더라도, 특정 실시예들은 일관성을 위해 유사한 방식으로 확장하지만, 이들 레거시 SIMD 프리픽스들에 의해 상이한 의미들이 특정될 수 있게 한다. 대안적인 실시예는 2 비트 SIMD 프리픽스 인코딩들을 지원하도록 PLA를 재설계할 수 있고, 따라서 확장을 요구하지 않는다.
알파 필드(1652)(EVEX 바이트 3, 비트 [7] -EH; 또한 EVEX.EH, EVEX.rs, EVEX.RL, EVEX.기입 마스크 제어, 및 EVEX.N로서 알려지고; 또한 α로 도시됨) - 이미 개시된 바와 같이, 이 필드는 맥락 특정이다.
베타 필드(1654)(EVEX 바이트 3, 비트들 [6:4]-SSS, 또한 EVEX.s2-0, EVEX.r2-0, EVEX.rr1, EVEX.LL0, EVEX.LLB로 알려지고; 또한 βββ로 도시됨) - 이미 개시된 바와 같이, 이 필드는 맥락 특정이다.
REX' 필드(1610) - 이것은 REX' 필드의 나머지이고, 확장된 32 레지스터 세트의 상위 16 또는 하위 16 중 어느 하나를 인코딩하는 데 사용될 수 있는 EVEX.V' 비트 필드(EVEX 바이트 3, 비트 [3] - V')이다. 이 비트는 비트 반전된 포맷으로 저장된다. 1의 값을 이용하여 하위 16개의 레지스터를 인코딩한다. 다시 말하면, V'VVVV는 EVEX. V', EVEX.vvvv를 조합하여 형성된다.
기입 마스크 필드(1670)(EVEX 바이트 3, 비트 [2:0]-kkk) - 그 내용은 앞서 설명된 바와 같이 기입 마스크 레지스터들에서 레지스터의 인덱스를 특정한다. 본 발명의 일 실시예에서, 특정 값 EVEX.kkk=000은 특정 명령어에 대해 어떠한 기입 마스크도 이용되지 않음을 내재하는 특수 거동을 갖는다(이것은 모두 1로 하드와이어드된(hardwired) 기입 마스크 또는 마스킹 하드웨어를 바이패스하는 하드웨어의 사용을 포함하는 다양한 방식으로 구현될 수 있다).
실제 오피코드 필드(1630)(바이트 4)는 또한 오피코드 바이트로 알려진다. 오피코드의 부분은 이 필드에서 특정된다.
MOD R/M 필드(1640)(바이트 5)는 MOD 필드(1642), Reg 필드(1644) 및 R/M 필드(1646)를 포함한다. 이미 개시된 바와 같이, MOD 필드(1642)의 내용은 메모리 액세스와 메모리 액세스 없음 연산들 사이를 구별한다. Reg 필드(1644)의 역할은 2가지 상황들로 요약될 수 있다: 목적지 레지스터 피연산자 또는 소스 레지스터 피연산자를 인코딩하는 상황, 또는 오피코드 확장으로서 취급되고 어떠한 명령어 피연산자를 인코딩하는데 사용되지 않는 상황. R/M 필드(1646)의 역할은 다음을 포함할 수 있다: 메모리 어드레스를 참조하는 명령어 피연산자를 인코딩하는 것, 또는 목적지 레지스터 피연산자 또는 소스 레지스터 피연산자를 암호화하는 것.
SIB(Scale, Index, Base) 바이트(바이트 6) - 이미 개시된 바와 같이, 스케일 필드(1650)의 내용은 메모리 어드레스 생성을 위해 사용된다. SIB.XXX(1654) 및 SIB.bbb(1656) - 이러한 필드들의 내용들은 이미 레지스터 인덱스들 Xxxx 및 Bbbb에 관해서 언급되었다.
변위 필드(1662A)(바이트 7-10) - MOD 필드(1642)가 10을 포함할 때, 바이트 7-10은 변위 필드(1662A)이고, 이는 레거시 32-비트 변위(disp32)와 동일하게 동작하고 바이트 입도(byte granularity)로 동작한다.
변위 인자 필드(1662B)(바이트 7) - MOD 필드(1642)가 01을 포함할 때, 바이트 7은 변위 인자 필드(1662B)이다. 이 필드의 위치는 바이트 그래뉼러티에서 작용하는 레거시 x86 명령어 세트 8-비트 변위(disp8)와 동일하다. disp8은 부호 확장되기 때문에, 오직 -168 내지 167 바이트들 오프셋들 사이를 어드레스할 수 있고; 64 바이트 캐시 라인들에 대하여, disp8은 오직 4개의 실제 유용한 값들 -168, -64, 0, 및 64로 설정될 수 있는 8 비트들을 사용하며; 더 큰 범위가 종종 필요하기 때문에, disp32가 사용된다; 그러나, disp32는 4 바이트를 요구한다. disp8 및 disp32와 달리, 변위 인자 필드(1662B)는 disp8의 재해석이고; 변위 인자 필드(1662B)를 사용할 때, 변위 인자 필드의 내용과 메모리 피연산자 액세스의 사이즈(N)를 곱한 것에 의해 실제 변위가 결정된다. 이러한 타입의 변위를 disp8*N이라고 한다. 이것은 평균 명령어 길이를 감소시킨다(훨씬 더 큰 범위를 갖는 변위에 대해 사용되는 단일 바이트). 그러한 압축된 변위는 유효 변위가 메모리 액세스의 그래뉼러티의 배수이고, 따라서 어드레스 오프셋의 잉여 하위 비트들이 인코딩될 필요가 없다는 가정에 기초한다. 달리 말하면, 변위 인자 필드(1662B)는 레거시 x86 명령어 세트 8-비트 변위를 대체한다. 따라서, 변위 인자 필드(1662B)는 x86 명령어 집합 8-비트 변위와 동일한 방식으로 인코딩되고(따라서 ModRM/SIB 인코딩 규칙의 변화가 없음), 유일한 예외는 disp8이 disp8*N으로 중첩(overload)된다는 것이다. 다시 말해, 인코딩 규칙들 또는 인코딩 길이들에 있어서 어떠한 변경도 존재하지 않지만 오직 하드웨어에 의한 변위 값의 해석에 있어서 변경이 존재한다(이것은 바이트-와이즈 어드레스 오프셋(byte-wise address offset)을 획득하기 위해 메모리 피연산자의 사이즈에 의해 변위를 스케일링할 필요가 있다). 즉치 필드(1672)는 앞서 설명된 바와 같이 동작한다.
전체
오피코드
필드
도 12b는 본 발명의 일 실시예에 따라 전체 오피코드 필드(1674)를 구성하는 특정 벡터 친화형 명령어 포맷(1600)의 필드들을 도시하는 블럭도이다. 구체적으로, 전체 오피코드 필드(1674)는 포맷 필드(1640), 베이스 연산 필드(1642), 및 데이터 엘리먼트 폭(W) 필드(1664)를 포함한다. 베이스 연산 필드(1642)는 프리픽스 인코딩 필드(1625), 오피코드 맵 필드(1615), 및 실제 오피코드 필드(1630)를 포함한다.
레지스터 인덱스 필드
도 12c는 본 발명의 일 실시예에 따라 레지스터 인덱스 필드(1644)를 구성하는 특정 벡터 친화형 명령어 포맷(1600)의 필드들을 도시하는 블럭도이다. 구체적으로, 레지스터 인덱스 필드(1644)는 REX 필드(1605), REX' 필드(1610), MODR/M.reg 필드(1644), MODR/M.r/m 필드(1646), VVVV 필드(1620), xxx 필드(1654) 및 bbb 필드(1656)를 포함한다.
증대 연산 필드
도 12d는 본 발명의 일 실시예에 따라 증대 연산 필드(1650)를 구성하는 특정 벡터 친화형 명령어 포맷(1600)의 필드들을 도시하는 블럭도이다. 클래스 (U) 필드(1668)가 0을 포함하면, EVEX.U0(클래스 A(1668A))를 의미하고; 1을 포함하면, EVEX.U1(클래스 B(1668B))을 의미한다. U=0이고 MOD 필드(1642)가 11을 포함하면(메모리 액세스 없음 연산을 의미함), 알파 필드(1652)(EVEX 바이트 3, 비트 [7] -EH)는 rs 필드(1652A)로서 해석된다. rs 필드(1652A)가 1(라운드(1652A.1))을 포함할 때, 베타 필드(1654)(EVEX 바이트 3, 비트 [6:4] - SSS)는 라운드 제어 필드(1654A)로서 해석된다. 라운드 제어 필드(1654A)는 1 비트 SAE 필드(1656) 및 2 비트 라운드 연산 필드(1658)를 포함한다. rs 필드(1652A)가 0을 포함할 때(데이터 변환(1652A.2)), 베타 필드(1654)(EVEX 바이트 3, 비트들 [6:4]- SSS)는 3 비트 데이터 변환 필드(1654B)로서 해석된다. U=0이고 MOD 필드(1642가 00, 01 또는 10을 포함하면(메모리 액세스 연산을 의미함), 알파 필드(1652)(EVEX 바이트 3, 비트 [7] -EH) EH(Eviction Hint) 필드(1652B)로서 해석되고, 베타 필드(1654)(EVEX 바이트 3이 [6:4]- SSS)는 3 비트 데이터 조작 필드(1654C)로서 해석된다.
U=1일 때, 알파 필드(1652)(EVEX 바이트 3, 비트 [7] -EH)는 기입 마스크 제어 (Z) 필드(1652C)로서 해석된다. U=1이고 MOD 필드(1642)가 11을 포함하면(메모리 액세스 없음 연산을 의미함), 베타 필드(1654)(EVEX 바이트 3, 비트 [4]- S0)의 부분은 RL 필드(1657A)로서 해석되고; 1(라운드(1657A.1))을 포함하면 베타 필드(1654)(EVEX 바이트 3, 비트 [6-5]-S2- 1)의 나머지는 라운드 연산 필드(1659A)로서 해석되는 한편, RL 필드(1657A)가 0(VSIZE(1657.(A2))을 포함하면 베타 필드(1654)(EVEX 바이트 3, 비트 [6-5]-S2- 1)의 나머지는 벡터 길이 필드(1659B)(EVEX 바이트 3, 비트 [6-5]-L1- 0)으로서 해석된다. U=1이고 MOD 필드(1642)가 00, 01, 또는 10을 포함하면(메모리 액세스 연산을 의미함), 베타 필드(1654)(EVEX 바이트 3, 비트 [6:4]-SSS)는 벡터 길이 필드(1659B)(EVEX 바이트 3, 비트 [6-5]-L1-0) 및 브로드캐스트 필드(1657B)(EVEX 바이트 3, 비트 [4]-B)로서 해석된다.
도 13은 본 발명의 일 실시예에 따른 레지스터 아키텍처(1700)의 블럭도이다. 도시된 실시예에서는, 폭이 512 비트인 32개의 벡터 레지스터(1710)가 존재하고; 이들 레지스터들은 zmm0 내지 zmm31로서 참조된다. 하위 16개 zmm 레지스터들의 하위 256 비트들은 레지스터들 ymm0-16에 중첩된다. 하위 16개 zmm 레지스터들의 하위 128 비트들(ymm 레지스터들의 하위 128 비트들)은 레지스터들 xmm0-15에 중첩된다. 특정 벡터 친화형 명령어 포맷(1600)은 아래 표에 예시된 바와 같이 이들 중첩된 레지스터 파일에 대해 동작한다.
| 조정가능한 벡터 길이 | 클래스 | 연산들 | 레지스터들 |
| 벡터 길이 필드(1559B)를 포함하지 않는 명령어 템플릿들 | A (도 16a; U=0) | 1510, 1515, 1525, 1530 | zmm 레지스터들(벡터 길이가 64 바이트임) |
| B (도 16b; U=1) | 1512 | zmm 레지스터들(벡터 길이가 64 바이트임) | |
| 벡터 길이 필드(1559B)를 포함하는 명령어 템플릿들 | B (도 16b; U=1) | 1517, 1527 | 벡터 길이 필드(1559B)에 따라 zmm, ymm 또는 xmm 레지스터들(벡터 길이가 64 바이트, 32 바이트 또는 16 바이트임) |
환언하면, 벡터 길이 필드(1559B)는 최대 길이와 하나 이상의 다른 보다 짧은 길이 중에서 선택을 하고, 여기서 각각의 이러한 보다 짧은 길이는 이전의 길이의 1/2 길이이며; 벡터 길이 필드(1559B)를 갖지 않는 명령어 템플릿들은 최대 벡터 길이에 대해 작용한다. 또한, 일 실시예에서, 특정 벡터 친화형 명령어 포맷(1600)의 클래스 B 명령어 템플릿들은 패킹된 또는 스칼라의 싱글/더블-정밀도 부동 소수점 데이터 및 패킹된 또는 스칼라 정수 데이터에 작용한다. 스칼라 연산들은 zmm/ymm/xmm 레지스터에서 최하위 데이터 엘리먼트 위치에서 수행되는 연산들이고; 상위 데이터 엘리먼트 위치들은 실시예에 따라 그것들이 명령어 이전과 동일하게 두거나 또는 제로화된다.
기입 마스크 레지스터(1715) - 도시된 실시예에서는, 각각이 64 비트 사이즈인 8개의 기입 마스크 레지스터(k0 내지 k7)가 있다. 대안적인 실시예에서, 기입 마스크 레지스터들(1715)은 16 비트 사이즈이다. 이미 개시된 바와 같이, 본 발명의 일 실시예에서, 벡터 마스크 레지스터 k0는 기입 마스크로서 사용될 수 없고; 정상적으로 k0을 표시하는 인코딩이 기입 마스크에 사용될 때, 이는 0xFFFF의 하드와이어드 기입 마스크를 선택하여, 그 명령어에 대한 기입 마스킹을 효과적으로 디스에이블한다.
범용 레지스터(1725) - 도시된 실시예에서는, 메모리 피연산자를 어드레싱하는데 기존의 x86 어드레싱 모드와 함께 사용되는 16개의 64-비트 범용 레지스터가 있다. 이러한 레지스터들은 RAX, RBX, RCX, RDX, RBP, RSI, RDI, RSP, 및 R8 내지 R15라는 이름으로 참조된다.
MMX 패킹된 정수 플랫 레지스터 파일(1750)로 앨리어싱(aliasing)된 스칼라 부동 소수점 스택 레지스터 파일(x87 스택)(1745) - 도시된 실시예에서, x87 스택은 x87 명령어 세트 확장을 사용하여 32/64/80비트 부동 소수점 데이터에 대해 스칼라 부동 소수점 연산들을 수행하는데 사용되는 8-엘리먼트 스택인 반면; MMX 레지스터들은 MMX 레지스터와 XMM 레지스터 사이에 수행되는 일부 연산을 위한 피연산자를 유지할 뿐 아니라 64비트 패킹된 정수 데이터에 대해 연산들을 수행하는데 사용된다.
본 발명의 대안적인 실시예들은 더 넓거나 더 좁은 레지스터들을 이용할 수 있다. 부가적으로, 본 발명의 대안적인 실시예들은 더 많거나, 더 적거나, 상이한 레지스터 파일들 및 레지스터들을 이용할 수 있다.
지금까지의 명세서에서, 본 발명은 그 특정 예시적인 실시예들을 참조하여 개시되었다. 그러나, 첨부된 청구범위에 제시되는 본 발명의 보다 광범위한 사상 및 범위로부터 벗어나지 않고도 여러가지 변형들 및 변경들이 이루어질 수 있다는 점이 명백할 것이다. 따라서, 본 명세서 및 도면들은 제한적인 의미 보다는 오히려 예시적인 의미로 여겨져야 한다.
본 발명의 실시예들은 앞에서 개시된 다양한 단계들을 포함할 수 있다. 이 단계들은 범용 또는 특수 목적 프로세서로 하여금 단계들을 실행하게 하는데 사용될 수 있는 머신-실행가능 명령어들로 구현될 수 있다. 대안적으로, 이 단계들은 단계들을 실행하기 위한 고정 배선 로직을 포함하는 특정 하드웨어 컴포넌트들에 의해, 또는 프로그래밍된 컴퓨터 컴포넌트들 및 커스텀 하드웨어 컴포넌트들의 임의의 조합에 의해 실행될 수 있다.
본 명세서에서 개시되는 바와 같이, 명령어들은 비-일시적 컴퓨터 판독가능 매체에 구현되는 메모리에 저장되는 미리 정해진 기능 또는 소프트웨어 명령어들을 갖거나 특정한 연산들을 실행하도록 구성되는 주문형 직접 회로들(ASIC들)과 같은 하드웨어의 특정 구성들을 가리킬 수 있다. 그러므로, 도면들에 도시된 기술들은 하나 이상의 전자 장치들(예를 들어, 엔드 스테이션, 네트워크 요소, 기타 등등)상에 저장되고 실행되는 코드 및 데이터를 이용하여 구현될 수 있다. 이런 전자 디바이스들은 비일시적 컴퓨터 머신-판독가능 스토리지 매체(예를 들어, 자기 디스크들; 광 디스크들; 랜덤 액세스 메모리; 판독 전용 메모리; 플래시 메모리 디바이스들; 상 변화 메모리) 및 일시적 컴퓨터 머신-판독가능 통신 매체(예를 들어, 전기, 광, 음향 또는 다른 형태의 전파된 신호들 - 예를 들어, 반송파들, 적외선 신호들, 디지털 신호들, 기타 등등)와 같은 컴퓨터 머신-판독가능 매체를 이용해서 코드 및 데이터를 저장하고(내부적으로 및/또는 네트워크를 통해 다른 전자 디바이스들과) 통신한다. 덧붙여, 이러한 전자 디바이스들은 통상적으로, 하나 이상의 저장 디바이스들(비일시적 기계 판독가능 저장 매체), 사용자 입/출력 디바이스들(예를 들어, 키보드, 터치스크린, 및/또는 디스플레이), 및 네트워크 연결들과 같은 하나 이상의 다른 컴포넌트들에게 결합되는 하나 이상의 프로세서들의 세트를 포함한다. 프로세서의 세트와 다른 컴포넌트들의 결합은 통상적으로 하나 이상의 버스들 및 브릿지들(버스 컨트롤러라고도 부름)을 통해 이루어진다. 스토리지 디바이스 및 네트워크 트래픽을 전달하는 신호들은 각각 하나 이상의 머신-판독가능 저장 매체 및 머신-판독가능 통신 매체를 나타낸다. 그러므로, 주어진 전자 디바이스의 스토리지 디바이스는 통상적으로 해당 전자 디바이스의 하나 이상의 프로세서들의 세트상에서의 실행을 위한 코드 및/또는 데이터를 저장한다. 물론, 본 발명의 실시예의 하나 이상의 부분들은 소프트웨어, 펌웨어, 및/또는 하드웨어의 상이한 조합을 이용하여 구현될 수 있다. 이 상세한 설명 전체에 걸쳐서, 설명 목적을 위해, 수많은 특정 상세 사항들이 본 발명의 철저한 이해를 제공하기 위해 제시되었다. 그러나, 본 발명은 이들 특정 상세 사항의 일부가 없어도 실시될 수 있다는 것을 통상의 기술자라면 이해할 것이다. 소정 예들에서, 공지된 구조들 및 기능들은 본 발명의 주제를 모호하게 하는 것을 방지하기 위해 정교한 세부 사항으로 기술되지는 않았다. 그에 따라서, 본 발명의 범위 및 사상은 하기 청구항 기준으로 판정되어야 한다.
Claims (24)
- 프로세서로서,
3개의 소스 피연산자 값들을 갖는 단일의 이중-곱셈(double-multiplication) 명령어를 메모리 서브시스템으로부터 페치하는 명령어 페치 유닛;
상기 이중-곱셈 명령어를 디코드하여 단일의 마이크로-연산(uop)을 생성하는 디코드 유닛; 및
상기 uop를 차례로 2번 실행하되, 상기 uop를 1번째 실행하여 상기 3개의 소스 피연산자 값들 중 제1 및 제2의 값을 곱셈하여 중간 결과를 생성하고, 상기 uop를 2번째 실행하여 상기 중간 결과를 상기 3개의 소스 피연산자 값들 중 제3의 값과 곱셈하여 최종 결과를 생성하는 실행 유닛
을 포함하는 프로세서. - 제1항에 있어서,
상기 실행 유닛은 상기 uop를 2번째 실행하기 이전에 상기 uop를 지연시키는 지연 버퍼를 포함하는 프로세서. - 제2항에 있어서,
상기 실행 유닛은, 적어도 하나의 기능 유닛에 의한 실행을 위해 상기 이중-곱셈 명령어를 스케줄링하는 예약 스테이션을 더 포함하고, 상기 uop는 상기 예약 스테이션으로부터 상기 적어도 하나의 기능 유닛 중 제1 기능 유닛에 전송되고 또한 상기 적어도 하나의 기능 유닛 중 상기 제1 기능 유닛 또는 제2 기능 유닛에 의한 실행 이전에 상기 지연 버퍼에 제공되는 프로세서. - 제3항에 있어서,
상기 적어도 하나의 기능 유닛 각각은 FMA(Fused Multiply and Add) 기능 유닛을 포함하는 프로세서. - 제3항에 있어서,
상기 제1 기능 유닛이 상기 uop의 1번째 실행을 완료하고 상기 중간 결과를 생성하는 시점에 상기 uop는 상기 지연 버퍼로부터 제2 기능 유닛에 더 전송되고, 상기 제2 기능 유닛은 상기 중간 결과를 상기 3개의 소스 피연산자 값들 중 제3의 값과 곱셈하여 최종 결과를 생성하는 프로세서. - 삭제
- 제1항에 있어서,
상기 이중-곱셈 명령어의 제1, 제2 및 제3 소스 피연산자 값들은 부동 소수점 값들인 프로세서. - 제7항에 있어서,
상기 부동 소수점 값들은 단정밀도(single-precision) 또는 배정밀도(double-precision) 부동 소수점 값들을 포함하는 프로세서. - 제1항에 있어서,
상기 이중-곱셈 명령어는 상기 제1 소스 피연산자 값, 제2 소스 피연산자 값 및 제3 소스 피연산자 값 각각에 대한 부호를 나타내는 즉치 값을 포함하는 프로세서. - 제9항에 있어서,
상기 즉치 값은 각 비트의 값이 상기 제1 소스 피연산자 값, 제2 소스 피연산자 값 및 제3 소스 피연산자 값에 대한 부호를 나타내는 3 비트 값을 포함하는 프로세서. - 제3항에 있어서,
상기 예약 스테이션은 제1 실행 포트를 통해 상기 uop의 1번째 실행을 스케줄링하기 위한 제1 예약 스테이션 부분(partition) 및 제2 실행 포트를 통해 상기 uop의 2번째 실행을 스케줄링하기 위한 제2 예약 스테이션 부분을 포함하는 프로세서. - 3개의 소스 피연산자 값들을 갖는 단일의 이중-곱셈 명령어를 메모리 서브시스템으로부터 페치하는 단계;
상기 이중-곱셈 명령어를 디코드하여 단일의 마이크로-연산(uop)를 생성하는 단계; 및
상기 uop를 차례로 2번 실행하되, 상기 uop를 1번째 실행하여 상기 3개의 소스 피연산자 값들 중 제1 및 제2의 값을 곱셈하여 중간 결과를 생성하고, 상기 uop를 2번째 실행하여 상기 중간 결과를 상기 3개의 소스 피연산자 값들 중 제3의 값과 곱셈하여 최종 결과를 생성하는 단계
를 포함하는 방법. - 제12항에 있어서,
상기 uop를 2번째 실행하기 이전에 상기 uop를 지연 버퍼에서 지연시키는 단계를 더 포함하는 방법. - 제13항에 있어서,
적어도 하나의 기능 유닛에 의한 실행을 위해 상기 이중-곱셈 명령어를 스케줄링하는 단계를 더 포함하고, 상기 uop는 상기 적어도 하나의 기능 유닛 중 제1 기능 유닛에 전송되고 또한 상기 적어도 하나의 기능 유닛 중 상기 제1 기능 유닛 또는 제2 기능 유닛에 의한 실행 이전에 상기 지연 버퍼에 제공되는 방법. - 제14항에 있어서,
상기 적어도 하나의 기능 유닛 각각은 FMA 기능 유닛을 포함하는 방법. - 제14항에 있어서,
상기 제1 기능 유닛이 상기 uop의 1번째 실행을 완료하고 상기 중간 결과를 생성하는 시점에 상기 uop는 상기 지연 버퍼로부터 제2 기능 유닛에 더 전송되고, 상기 제2 기능 유닛은 상기 중간 결과를 상기 3개의 소스 피연산자 값들 중 제3의 값과 곱셈하여 최종 결과를 생성하는 방법. - 삭제
- 제12항에 있어서,
상기 이중-곱셈 명령어의 제1, 제2 및 제3 소스 피연산자 값들은 부동 소수점 값들인 방법. - 제18항에 있어서,
상기 부동 소수점 값들은 단정밀도 또는 배정밀도 부동 소수점 값들을 포함하는 방법. - 제12항에 있어서,
상기 이중-곱셈 명령어는 상기 제1 소스 피연산자 값, 제2 소스 피연산자 값 및 제3 소스 피연산자 값 각각에 대한 부호를 나타내는 즉치 값을 포함하는 방법. - 제20항에 있어서,
상기 즉치 값은 각 비트의 값이 상기 제1 소스 피연산자 값, 제2 소스 피연산자 값 및 제3 소스 피연산자 값에 대한 부호를 나타내는 3 비트 값을 포함하는 방법. - 제14항에 있어서,
상기 스케줄링하는 단계는, 제1 실행 포트를 통해 상기 uop의 1번째 실행을 스케줄링하기 위한 제1 예약 스테이션 부분 및 제2 실행 포트를 통해 상기 uop의 2번째 실행을 스케줄링하기 위한 제2 예약 스테이션 부분을 포함하는 예약 스테이션에 의해 수행되는 방법. - 프로세서로서,
3개의 소스 피연산자 값들을 갖는 단일의 명령어를 메모리 서브시스템으로부터 페치하는 명령어 페치 유닛;
상기 명령어를 디코드하여 단일의 마이크로-연산(uop)을 생성하는 디코드 유닛; 및
상기 uop를 차례로 2번 실행하되, 상기 uop를 1번째 실행하여 상기 3개의 소스 피연산자 값들 중 제1 및 제2의 값을 곱셈하여 중간 결과를 생성하고, 상기 uop를 2번째 실행하여 상기 중간 결과를 상기 3개의 소스 피연산자 값들 중 제3의 값과 곱셈하여 최종 결과를 생성하는 실행 유닛
을 포함하는 프로세서. - 제23항에 있어서,
상기 실행 유닛은 상기 uop를 2번째 실행하기 이전에 상기 uop를 지연시키는 지연 버퍼를 포함하는 프로세서.
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