JP6092904B2 - プロセッサおよび方法 - Google Patents
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Description
図1Aは、発明の実施形態に係る典型的なインオーダフェッチ、デコード、リタイヤパイプライン、および典型的なレジスタリネームアウトオブオーダ発行/実行パイプラインの両方を示すブロック図である。図1Bは、発明の実施形態に係るインオーダフェッチ、デコード、リタイヤコアの典型的な実施形態、およびプロセッサ内に含まれる典型的なレジスタリネーム、アウトオブオーダ発行/実行アーキテクチャコアの両方を示すブロック図である。図1Aおよび図1Bにおける実線のボックスは、パイプラインおよびコアのインオーダ部分を示し、一方、破線のボックスの任意の追加は、レジスタリネーム、アウトオブオーダ発行/実行パイプライン、およびコアを示す。
以下に記載の発明の実施形態は、単一の命令において2つの乗算を実行する乗算命令のファミリーに対する複数のアーキテクチャ上の拡張を提供する。一実施形態では、複数のアーキテクチャ上の拡張は、インテル(登録商標)アーキテクチャ(IA)に提供されるが、発明の基礎となる原理はいずれの特定のISAに限定されるものではない。
VMUL3SS xmm1{k1}{z}, xmm2, xmm3/mV{er}
VMUL3PS zmm1{k1}{z}, zmm2, zmm3/B32(mV){er}
VMUL3SD xmm1{k1}{z}, xmm2, xmm3/mV{er}
VMUL3PD zmm1{k1}{z}, zmm2, zmm3/B64(mV){er}
ここで、xmm1−3およびzmm1−3は、単精度(32ビット)または倍精度(64ビット)浮動小数点フォーマットのいずれかで、パックドまたはスカラ浮動小数点値を格納するレジスタセット805内のレジスタである。
ここに記載の命令の複数の実施形態は、異なるフォーマットで実施されてよい。更に、典型的な複数のシステム、複数のアーキテクチャ、および複数のパイプラインが以下に詳述される。命令の複数の実施形態は、そのような複数のシステム、複数のアーキテクチャ、および複数のパイプライン上で実行されてよいが、詳述されるそれらに限定されるものではない。
クラスAの非メモリアクセス1505の複数の命令テンプレートの場合、アルファフィールド1552は、そのコンテンツが、複数の異なる増加演算型のどの1つが実行されるかを区別するRSフィールド1552Aとして解釈され(例えば、ラウンド1552A.1およびデータ変換1552A.2はそれぞれ非メモリアクセス、ラウンドタイプ演算1510および非メモリアクセス、データ変換型演算1515の複数の命令テンプレートに対して特定される)、ベータフィールド1554は、指定される型の複数の演算のうちのいずれが実行されるかを区別する。非メモリアクセス1505の複数の命令テンプレート内には、スケールフィールド1560、変位フィールド1562A、および変位スケールフィールド1562Bは存在しない。
非メモリアクセスの完全ラウンド制御型演算1510の命令テンプレートにおいて、ベータフィールド1554は、そのコンテンツが静的丸め込みを提供するラウンド制御フィールド1554Aとして解釈される。発明の記載の複数の実施形態では、ラウンド制御フィールド1554Aは、浮動小数点例外(SAE)フィールド1556およびラウンド演算制御フィールド1558のすべての抑制を含み、代替的な複数の実施形態は、これらのコンセプトの両方をサポートし、同じフィールドにエンコードしてよく、またはこれらのコンセプト/フィールドの1つまたは他を単に有する(例えば、ラウンド演算制御フィールド1558のみを有してよい)。
非メモリアクセスのデータ変換型演算1515の命令テンプレートにおいて、ベータフィールド1554は、そのコンテンツが多くのデータ変換(例えば、データ変換なし、スウィズル、ブロードキャスト)のうちのどの1つが実行されるかを区別するデータ変換フィールド1554Bとして解釈される。
一時的なデータは、キャッシュにより利益を得るのに十分にすぐに再利用され得るデータである。しかし、これは示唆であり、異なるプロセッサは、示唆を完全に無視することを含め、それを異なる態様で実装してよい。
非一時的データは、第1レベルキャッシュにキャッシュすることより利益を得るのに十分にすぐに再利用され得るデータであり、削除の優先度を与えられるべきである。しかし、これは示唆であり、異なるプロセッサは、示唆を完全に無視することを含め、それを異なる態様で実装してよい。
クラスBの命令テンプレートの場合、アルファフィールド1552は、そのコンテンツが、書き込みマスクフィールド1570により制御される書き込みマスキングが差込みまたはゼロ化であるべきかどうかを区別する書き込みマスク制御(Z)フィールド1552Cとして解釈される。
図12Bは、発明の一実施形態に係るフルオペコードフィールド1674を作成する特定ベクトル向け命令フォーマット1600の複数のフィールドを示すブロック図である。詳細には、フルオペコードフィールド1674は、フォーマットフィールド1640、ベース演算フィールド1642、およびデータ要素幅(W)のフィールド1664を含む。ベース演算フィールド1642は、プレフィックス符号化フィールド1625、オペコードマップフィールド1615、およびリアルオペコードフィールド1630を含む。
図12Cは、発明の一実施形態に係るレジスタインデックスフィールド1644を作成する特定ベクトル向け命令フォーマット1600の複数のフィールドを示すブロック図である。詳細には、レジスタインデックスフィールド1644は、REXフィールド1605、REX'フィールド1610、MODR/M.regフィールド1644、MODR/M.r/mフィールド1646、VVVVフィールド1620、xxxフィールド1654、およびbbbフィールド1656を含む。
図12Dは、発明の一実施形態に係る増加演算フィールド1650を生成する特定ベクトル向け命令フォーマット1600の複数のフィールドを示すブロック図である。クラス(U)フィールド1668が0を含むと、それはEVEX.U0(クラスA1668A)を示す。それが1を含むと、それはEVEX.U1(クラスB1668B)を示す。U=0且つMODフィールド1642が11(非メモリアクセス演算を示す)を含むと、アルファフィールド1652(EVEXバイト3、ビット[7]−EH)はrsフィールド1652Aとして解釈される。rsフィールド1652Aが1(ラウンド1652A.1)を含むと、ベータフィールド1654(EVEXバイト3、ビット[6:4]−SSS)は、ラウンド制御フィールド1654Aとして解釈される。ラウンド制御フィールド1654Aは、1ビットのSAEフィールド1656および2ビットのラウンド演算フィールド1658を含む。rsフィールド1652Aが0(データ変換1652A.2)を含むと、ベータフィールド1654(EVEXバイト3、ビット[6:4]−SSS)は、3ビットのデータ変換フィールド1654Bとして解釈される。U=0且つMODフィールド1642が00、01、または10(メモリアクセス演算を示す)を含むと、アルファフィールド1652(EVEXバイト3、ビット[7]−EH)は、追い出し示唆(EH)フィールド1652Bとして解釈され、ベータフィールド1654(EVEXバイト3、ビット[6:4]−SSS)は、3ビットデータ操作フィールド1654Cとして解釈される。
Claims (20)
- メモリサブシステムから単一の二重乗算命令をフェッチする命令フェッチユニットであり、前記二重乗算命令は3つのソースオペランド値を有する、命令フェッチユニットと、
前記二重乗算命令をデコードして、単一のマイクロオペレーション(μop)を生成するデコードユニットと、
前記μopを1回目に実行して、前記3つのソースオペランド値のうちの第1のソースオペランド値および第2のソースオペランド値を乗算して中間結果を生成し、前記μopを2回目に実行して、前記中間結果を前記3つのソースオペランド値のうちの第3のソースオペランド値を用いて乗算して、最終結果を生成する実行ユニットと、
を備えるプロセッサ。 - 前記実行ユニットは、前記μopの前記2回目の実行の前に前記μopを遅延する遅延バッファを含み、請求項1に記載のプロセッサ。
- 前記実行ユニットは、さらに、少なくとも1つの機能ユニットによる実行のために、前記二重乗算命令をスケジュールするリザベーションステーションを含み、前記μopは、前記リザベーションステーションから第1の機能ユニットに送信され、機能ユニットによる前記実行の前に前記遅延バッファにも提供される、請求項2に記載のプロセッサ。
- 前記機能ユニットは、融合乗算および加算機能ユニットを有する、請求項3に記載のプロセッサ。
- 前記μopは、さらに、前記第1の機能ユニットが前記μopの1回目の実行を完了し、前記中間結果を生成したときに前記遅延バッファから第2の機能ユニットに送信され、前記第2の機能ユニットは、前記中間結果を前記3つのソースオペランド値のうちの前記第3のソースオペランド値により乗算して、前記最終結果を生成する、請求項3または4に記載のプロセッサ。
- 前記二重乗算命令の第1のソースオペランド値、第2のソースオペランド値、および第3のソースオペランド値は、浮動小数点値である、請求項1から5のいずれか一項に記載のプロセッサ。
- 前記浮動小数点値は、単精度または倍精度浮動小数点値を有する、請求項6に記載のプロセッサ。
- 前記二重乗算命令は、第1のソースオペランド値、第2のソースオペランド値、および第3のソースオペランド値のそれぞれの符号を示す即値を有する、請求項1から7のいずれか一項に記載のプロセッサ。
- 前記即値は、前記第1のソースオペランド値、前記第2のソースオペランド値、および前記第3のソースオペランド値の符号を示す各ビットの値を有する3ビット値を有する、請求項8に記載のプロセッサ。
- 前記リザベーションステーションは、第1の実効ポートを介して前記μopの前記1回目の実行をスケジュールするための第1のリザベーションステーション部分と、第2の実効ポートを介して前記μopの前記2回目の実行をスケジュールするための第2のリザベーションステーション部分と、を含む、請求項3に記載のプロセッサ。
- プロセッサにより実行される方法であって、
前記プロセッサにより、メモリサブシステムから単一の二重乗算命令をフェッチする段階であり、前記二重乗算命令は3つのソースオペランド値を有する、段階と、
前記プロセッサにより、単一のマイクロオペレーション(μop)を生成するべく前記二重乗算命令をデコードする段階と、
前記プロセッサにより、前記3つのソースオペランド値のうちの第1のソースオペランド値および第2のソースオペランド値を乗算して中間結果を生成するべく前記μopを1回目に実行し、前記中間結果を前記3つのソースオペランド値のうちの第3のソースオペランド値を用いて乗算して、最終結果を生成するべく前記μopを2回目に実行する段階と、
を備える方法。 - 前記プロセッサにより、前記μopの前記2回目の実行の前に遅延バッファで前記μopを遅延する段階をさらに備える、請求項11に記載の方法。
- 前記プロセッサにより、少なくとも1つの機能ユニットによる実行のために、前記二重乗算命令をスケジュールする段階をさらに備え、前記μopは、第1の機能ユニットに送信され、機能ユニットによる前記実行の前に前記遅延バッファにも提供される、請求項12に記載の方法。
- 前記機能ユニットは、融合乗算および加算機能ユニットを有する、請求項13に記載の方法。
- 前記μopは、さらに、前記第1の機能ユニットが前記μopの1回目の実行を完了し、前記中間結果を生成したときに前記遅延バッファから第2の機能ユニットに送信され、前記第2の機能ユニットは、前記中間結果を前記3つのソースオペランド値のうちの前記第3のソースオペランド値により乗算して、前記最終結果を生成する、請求項13または14に記載の方法。
- 前記二重乗算命令の第1のソースオペランド値、第2のソースオペランド値、および第3のソースオペランド値は、浮動小数点値である、請求項11から15のいずれか一項に記載の方法。
- 前記浮動小数点値は、単精度または倍精度浮動小数点値を有する、請求項16に記載の方法。
- 前記二重乗算命令は、第1のソースオペランド値、第2のソースオペランド値、および第3のソースオペランド値のそれぞれの符号を示す即値を有する、請求項11から17のいずれか一項に記載の方法。
- 前記即値は、前記第1のソースオペランド値、前記第2のソースオペランド値、および前記第3のソースオペランド値の符号を示す各ビットの値を有する3ビット値を有する、請求項18に記載の方法。
- 前記スケジュールする段階は、第1の実効ポートを介して前記μopの前記1回目の実行をスケジュールするための第1のリザベーションステーション部分と、第2の実効ポートを介して前記μopの前記2回目の実行をスケジュールするための第2のリザベーションステーション部分と、を含むリザベーションステーションにより実行され、請求項13に記載の方法。
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