KR20170097018A

KR20170097018A - 벡터 브로드캐스트 및 xorand 로직 명령어를 위한 장치 및 방법

Info

Publication number: KR20170097018A
Application number: KR1020177014132A
Authority: KR
Inventors: 엘무스타파 울드-아메드-발; 로저 에스파사; 데이비드 에프. 길옌; 에프. 제수스 산체즈; 길렘 솔레
Original assignee: 인텔 코포레이션
Priority date: 2014-12-23
Filing date: 2015-11-20
Publication date: 2017-08-25
Also published as: WO2016105727A1; JP2018500653A; CN107003844A; US20160179523A1; EP3238041A4; EP3238041A1; SG11201704245VA; BR112017010985A2; TW201636831A; TWI610229B

Abstract

벡터 브로드캐스트 및 XORAND 로직 명령어를 수행하기 위한 장치 및 방법이 설명된다. 예를 들어, 프로세서의 일 실시예는, 목적지 패킹된 데이터 피연산자, 제1 소스 패킹된 데이터 피연산자, 제2 소스 패킹된 데이터 피연산자 및 즉치 피연산자를 표시하는 명령어를 메모리로부터 페치하는 페치 로직; 및 즉치 값에 대응하는 위치에 기초하여 제2 소스 패킹된 데이터 피연산자 내의 비트를 결정하고, 중간 결과를 생성하기 위해 제1 소스 패킹된 데이터 피연산자와 결정된 비트 사이의 비트 AND를 수행하고, 최종 결과를 생성하기 위해 목적지 패킹된 데이터 피연산자와 중간 결과 사이의 비트 XOR을 수행하고, 최종 결과를 목적지 패킹된 데이터 피연산자에 의해 표시된 저장 위치에 저장하는 실행 로직을 포함한다.

Description

벡터 브로드캐스트 및 XORAND 로직 명령어를 위한 장치 및 방법{APPARATUS AND METHOD FOR VECTOR BROADCAST AND XORAND LOGICAL INSTRUCTION}

본 발명의 실시예는 일반적으로 컴퓨터 시스템 분야에 관한 것이다. 보다 구체적으로, 본 발명의 실시예는 컴퓨터 프로세서 내에서 벡터 브로드캐스트(vector broadcast) 및 XORAND 로직 명령어를 수행하기 위한 장치 및 방법에 관한 것이다.

특정 타입의 애플리케이션들은 종종 많은 수의 데이터 아이템에 대해 동일한 동작이 수행될 것을 요구한다("데이터 병렬 처리(data parallelism)"라고 함). SIMD(Single Instruction Multiple Data)는, 프로세서가 다수의 데이터 아이템에 대한 연산을 수행하게 하는 명령어의 타입을 지칭한다. SIMD 기술은, 레지스터에서의 비트들을, 별개의 값을 각각 나타내는 다수의 고정된 사이즈의 데이터 요소로 논리적으로 분할할 수 있는 프로세서들에 특히 적합하다. 예를 들어, 256비트 레지스터에서의 비트들은 4개의 별개의 64비트 패킹된 데이터 요소(쿼드 워드(Q) 사이즈의 데이터 요소들), 8개의 별개의 32비트 패킹된 데이터 요소(더블 워드(D) 사이즈의 데이터 요소들), 16개의 별개의 16비트 패킹된 데이터 요소(워드(W) 사이즈의 데이터 요소들), 또는 32개의 별개의 8비트 데이터 요소(바이트(B) 사이즈의 데이터 요소들)로서 연산될 소스 피연산자로서 특정될 수 있다. 이러한 타입의 데이터는 "패킹된"("packed") 데이터 타입 또는 "벡터" 데이터 타입으로 지칭되며, 이러한 데이터 타입의 피연산자들은 패킹된 데이터 피연산자들 또는 벡터 피연산자들로 지칭된다. 다시 말하면, 패킹된 데이터 아이템 또는 벡터는 패킹된 데이터 요소들의 시퀀스를 지칭하며, 및 패킹된 데이터 피연산자 또는 벡터 피연산자는 (패킹된 데이터 명령어 또는 벡터 명령어라고도 알려진) SIMD 명령어의 소스 또는 목적지 피연산자이다.

x86, MMX™, 스트리밍 SIMD 확장(SSE), SSE2, SSE3, SSE4.1 및 SSE4.2 명령어들을 포함하는 명령어 세트를 갖는 Intel®Core™ 프로세서들에 의해 채택되는 것과 같은 SIMD 기술은 애플리케이션 성능에서 중대한 향상을 가능하게 한다. 향상된 벡터 확장(Advanced Vector Extensions)(AVX)(AVX1 및 AVX2)을 지칭하며 VEX(Vector Extensions) 코딩 방식을 사용하는 SIMD 확장의 추가 세트가 출시되었다(예를 들어, 2011년 10월의 Intel 64^® 및 IA-32 아키텍처 소프트웨어 개발자들 메뉴얼 참조; 및 2011년 6월의 Intel^® 향상된 벡터 확장 프로그래밍 참조). 이러한 AVX 확장들은 확장된 벡터 확장(Extended Vector Extensions)(EVEX) 코딩 방식을 사용하여 512비트 레지스터(AVX-512)를 지원하기 위해 확장되도록 추가로 제안되었다.

부울(비트) 매트릭스(Boolean(bit) matrix)에 부울 벡터를 승산하는 데에는 난제가 존재한다. 현재의 구현은 많은 경우에 매트릭스의 요소들에 대해 반복된 부울 가산(Boolean addition)(XOR) 연산을 요구할 수 있다. 이것은 상당한 프로세서 사이클을 낭비하고 그 결과 부울 매트릭스 승산 연산은 매우 느려지게 된다. 따라서, 그러한 비트 매트릭스 승산 연산이 불필요한 계산을 줄이는 방식으로 구현된다면 효율성의 증가가 얻어질 수 있다.

도 1a는 본 발명의 실시예들에 따른 예시적인 순차 파이프라인과 예시적인 레지스터 리네이밍(register renaming), 비순차 발행/실행 파이프라인(out-of-order issue/execution pipeline)의 양쪽 모두를 도시하는 블록도이다.
도 1b는 본 발명의 실시예들에 따른 프로세서에 포함될, 순차 아키텍처 코어의 예시적인 실시예와 예시적인 레지스터 리네이밍, 비순차 발행/실행 아키텍처 코어의 양쪽 모두를 도시하는 블록도이다.
도 2는 본 발명의 실시예들에 따른 통합된 메모리 제어기 및 그래픽스(graphics)를 구비한 단일 코어 프로세서 및 멀티 코어 프로세서의 블록도이다.
도 3은 본 발명의 일 실시예에 따른 시스템의 블록도를 도시한다.
도 4는 본 발명의 실시예에 따른 제2 시스템의 블록도를 도시한다.
도 5는 본 발명의 실시예에 따른 제3 시스템의 블록도를 도시한다.
도 6은 본 발명의 실시예에 따른 시스템 온 칩(system on a chip)(SoC)의 블록도를 도시한다.
도 7은 본 발명의 실시예들에 따른 소스 명령어 세트에서의 바이너리 명령어들을 타깃 명령어 세트에서의 바이너리 명령어들로 변환하기 위한 소프트웨어 명령어 변환기의 사용을 대조하는 블록도를 도시한다.
도 8은 벡터 브로드캐스트 및 XORAND 로직 명령어의 실시예를 수행하도록 동작 가능한 시스템(800)을 도시한 블록도이다.
도 9는 본 발명의 일 실시예에 따른 벡터 브로드캐스트 및 XORAND 로직 명령어를 수행하기 위한 로직을 도시한다.
도 10은 벡터 브로드캐스트 및 XORAND 로직 명령어의 실시예를 수행하도록 동작 가능한 시스템을 위한 방법(1000)의 흐름도이다.
도 11은 벡터 브로드캐스트 및 XORAND 로직 명령어의 실시예를 수행하도록 동작 가능한 로직을 위한 예시적인 의사 코드를 도시한다.
도 12a 및 도 12b는 본 발명의 실시예들에 따른 일반적 벡터 친화적 명령어 포맷 및 이것의 명령어 템플릿들을 도시하는 블록도들이다.
도 13a-d는 본 발명의 실시예들에 따른 예시적인 특정적 벡터 친화적 명령어 포맷을 도시한다.
도 14는 본 발명의 일 실시예에 따른 레지스터 아키텍처의 블록도이다.
도 15a-b는 보다 특정한 예시적인 순차 코어 아키텍처의 블록도를 도시한다.

도 1a는 본 발명의 실시예들에 따른, 예시적인 순차 페치, 디코드, 리타이어 파이프라인과, 예시적인 레지스터 리네이밍, 비순차 발행/실행 파이프라인 양자 모두를 도시하는 블록도이다. 도 1b는 본 발명의 실시예들에 따른 프로세서에 포함될 순차 페치, 디코드, 리타이어 코어의 예시적인 실시예와, 예시적인 레지스터 리네이밍, 비순차 발행/실행 아키텍처 코어 양자 모두를 도시하는 블록도이다. 도 1a-b에서 실선 박스들은 파이프라인 및 코어의 순차적 부분을 도시하는 한편, 점선 박스들의 옵션 추가는 레지스터 리네이밍, 비순차적 발행/실행 파이프라인 및 코어를 도시한다.

도 1a에서, 프로세서 파이프라인(100)은 페치 스테이지(102), 길이 디코드 스테이지(104), 디코드 스테이지(106), 할당 스테이지(108), 리네이밍 스테이지(110), 스케줄링(디스패치 또는 발행으로도 알려져 있음) 스테이지(112), 레지스터 판독/메모리 판독 스테이지(114), 실행 스테이지(116), 라이트 백(write back)/메모리 기입 스테이지(118), 예외 핸들링 스테이지(122) 및 커밋 스테이지(124)를 포함한다.

도 1b는 실행 엔진 유닛(150)에 결합된 프론트 엔드 유닛(130) - 이들 양자는 메모리 유닛(170)에 결합됨 - 을 포함하는 프로세서 코어(190)를 도시한다. 코어(190)는 RISC(reduced instruction set computing) 코어, CISC(complex instruction set computing) 코어, VLIW(very long instruction word) 코어, 또는 하이브리드 또는 대안적인 코어 타입일 수 있다. 또 다른 옵션으로서, 코어(190)는, 예를 들어 네트워크 또는 통신 코어, 압축 엔진, 코프로세서 코어, 범용 컴퓨팅 그래픽 처리 유닛(general purpose computing graphics processing unit)(GPGPU) 코어, 그래픽 코어 등과 같은 특수 목적 코어일 수 있다.

프론트 엔드 유닛(130)은 명령어 캐시 유닛(134)에 결합된 분기 예측 유닛(132)을 포함하고, 이 명령어 캐시 유닛은 명령어 변환 색인 버퍼(translation lookaside buffer)(TLB)(136)에 결합되고, 이 명령어 변환 색인 버퍼는 명령어 페치 유닛(138)에 결합되고, 이 명령어 페치 유닛은 디코드 유닛(140)에 결합된다. 디코드 유닛(140)(또는 디코더)은 명령어들을 디코딩하고, 출력으로서 하나 이상의 마이크로연산들, 마이크로코드 엔트리 포인트들, 마이크로명령어들, 다른 명령어들, 또는 다른 제어 신호들을 생성할 수 있는데, 이들은 오리지널 명령어들로부터 디코딩되거나, 또는 다른 방식으로 오리지널 명령어들을 반영하거나 오리지널 명령어들로부터 도출된다. 디코드 유닛(140)은 다양한 상이한 메커니즘들을 이용하여 구현될 수 있다. 적절한 메커니즘의 예는 탐색 테이블, 하드웨어 구현, 프로그램 가능 로직 어레이(PLA), 마이크로코드 판독 전용 메모리(ROM) 등을 포함하지만 이에 한정되지 않는다. 일 실시예에서, 코어(190)는 (예를 들어, 디코드 유닛(140)에서 또는 다른 방식으로 프론트 엔드 유닛(130) 내에) 특정 매크로명령어들을 위한 마이크로코드를 저장하는 마이크로코드 ROM 또는 다른 매체를 포함한다. 디코드 유닛(140)은 실행 엔진 유닛(150)에서의 리네임/할당자 유닛(152)에 결합된다.

실행 엔진 유닛(150)은, 하나 이상의 스케줄러 유닛(들)(156)의 세트 및 리타이어먼트 유닛(154)에 결합된 리네임/할당자 유닛(152)을 포함한다. 스케줄러 유닛(들)(156)은, 예약 스테이션들, 중앙 명령어 윈도우 등을 포함하는 임의의 수의 상이한 스케줄러들을 나타낸다. 스케줄러 유닛(들)(156)은 물리적 레지스터 파일(들) 유닛(들)(158)에 결합된다. 물리적 레지스터 파일(들) 유닛들(158) 각각은 하나 이상의 물리적 레지스터 파일을 나타내고, 이들 중 상이한 물리적 레지스터 파일들은 스칼라 정수, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점, 상태(예를 들어, 실행될 다음 명령어의 어드레스인 명령어 포인터) 등과 같은 하나 이상의 상이한 데이터 타입을 저장한다. 일 실시예에서, 물리적 레지스터 파일(들) 유닛(158)은 벡터 레지스터 유닛, 기입 마스크 레지스터 유닛 및 스칼라 레지스터 유닛을 포함한다. 이들 레지스터 유닛들은 아키텍처 벡터 레지스터들, 벡터 마스크 레지스터들 및 범용 레지스터들을 제공할 수 있다. 물리적 레지스터 파일(들) 유닛(들)(158)은, (예를 들어, 재정렬 버퍼(들) 및 리타이어먼트 레지스터 파일(들)을 사용하여; 미래 파일(들), 이력 버퍼(들) 및 리타이어먼트 레지스터 파일(들)을 사용하여; 레지스터 맵들 및 레지스터들의 풀을 사용하여) 레지스터 리네이밍 및 비순차 실행이 구현될 수 있는 다양한 방식들을 예시하기 위해서 리타이어먼트 유닛(154)에 의해 중첩된다. 리타이어먼트 유닛(154) 및 물리적 레지스터 파일(들) 유닛(들)(158)은 실행 클러스터(들)(160)에 결합된다. 실행 클러스터(들)(160)는 하나 이상의 실행 유닛(162)의 세트 및 하나 이상의 메모리 액세스 유닛(164)의 세트를 포함한다. 실행 유닛들(162)은 다양한 타입의 데이터(예를 들어, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점)에 대해 다양한 연산들(예를 들어, 시프트, 가산, 감산, 승산)을 수행할 수 있다. 일부 실시예들은 특정 기능들이나 기능들의 세트들에 전용의 복수의 실행 유닛을 포함할 수 있지만, 다른 실시예들은 단 하나의 실행 유닛, 또는 모두가 모든 기능들을 수행하는 복수의 실행 유닛을 포함할 수 있다. 스케줄러 유닛(들)(156), 물리적 레지스터 파일(들) 유닛(들)(158) 및 실행 클러스터(들)(160)는 가능하게는 복수 개인 것으로 도시되어 있는데, 그 이유는 특정 실시예들이 특정 타입의 데이터/연산들에 대해 별개의 파이프라인들(예를 들어, 스칼라 정수 파이프라인, 스칼라 부동 소수점/패킹된 정수/패킹된 부동 소수점/벡터 정수/벡터 부동 소수점 파이프라인, 및/또는 자신의 스케줄러 유닛, 물리적 레지스터 파일(들) 유닛 및/또는 실행 클러스터를 각각 갖는 메모리 액세스 파이프라인 - 별개의 메모리 액세스 파이프라인의 경우에, 이 파이프라인의 실행 클러스터만이 메모리 액세스 유닛(들)(164)을 갖는 특정 실시예들이 구현됨)을 생성하기 때문이다. 별개의 파이프라인들이 사용되는 경우, 이들 파이프라인 중 하나 이상은 비순차적 발행/실행일 수 있고 나머지는 순차적일 수 있다는 점도 이해해야 한다.

메모리 액세스 유닛들(164)의 세트는 메모리 유닛(170)에 결합되고, 이 메모리 유닛은 레벨 2(L2) 캐시 유닛(176)에 결합되는 데이터 캐시 유닛(174)에 결합된 데이터 TLB 유닛(172)을 포함한다. 하나의 예시적인 실시예에서, 메모리 액세스 유닛들(164)은 로드 유닛(load unit), 어드레스 저장 유닛(store address unit) 및 데이터 저장 유닛(store data unit)을 포함할 수 있으며, 이들 각각은 메모리 유닛(170)에서의 데이터 TLB 유닛(172)에 결합된다. 명령어 캐시 유닛(134)은 메모리 유닛(170)에서의 레벨 2(L2) 캐시 유닛(176)에 또한 결합된다. L2 캐시 유닛(176)은 하나 이상의 다른 레벨의 캐시에 그리고 궁극적으로는 메인 메모리에 결합된다.

예로서, 예시적 레지스터 리네이밍, 비순차 발행/실행 코어 아키텍처는 다음과 같이 파이프라인(100)을 구현할 수 있다: 1) 명령어 페치(138)는 페치 및 길이 디코딩 스테이지들(102 및 104)을 수행하고; 2) 디코드 유닛(140)은 디코드 스테이지(106)를 수행하고; 3) 리네임/할당자 유닛(152)은 할당 스테이지(108) 및 리네이밍 스테이지(110)를 수행하고; 4) 스케줄러 유닛(들)(156)은 스케줄 스테이지(112)를 수행하고; 5) 물리적 레지스터 파일(들) 유닛(들)(158) 및 메모리 유닛(170)은 레지스터 판독/메모리 판독 스테이지(114)를 수행하고; 실행 클러스터(160)는 실행 스테이지(116)를 수행하고; 6) 메모리 유닛(170) 및 물리적 레지스터 파일(들) 유닛(들)(158)은 라이트 백/메모리 기입 스테이지(118)를 수행하고; 7) 다양한 유닛들이 예외 핸들링 스테이지(122)에 수반될 수 있고; 8) 리타이어먼트 유닛(154) 및 물리적 레지스터 파일(들) 유닛(들)(158)은 커밋 스테이지(124)를 수행한다.

코어(190)는, 본 명세서에 설명된 명령어(들)를 포함하는, 하나 이상의 명령어 세트들(예를 들어, (더 새로운 버전들이 추가된 소정의 확장들을 갖는) x86 명령어 세트; 캘리포니아주 서니베일 소재의 MIPS Technologies의 MIPS 명령어 세트; 캘리포니아주 서니베일 소재의 ARM Holdings의 (NEON과 같은 옵션의 추가 확장을 갖는) ARM 명령어 세트)을 지원할 수 있다. 일 실시예에서, 코어(190)는 패킹된 데이터 명령어 세트 확장(예를 들어, AVX1, AVX2, 및/또는 소정의 형태의 일반적 벡터 친화적 명령어 포맷(U=0 및/또는 U=1)(후술됨))을 지원하는 로직을 포함하며, 그에 따라 많은 멀티미디어 애플리케이션들에 의해 사용되는 연산들이 패킹된 데이터를 사용하여 수행되는 것을 허용한다.

코어가 (연산들 또는 스레드들의 2개 이상의 병렬 세트를 실행하는) 멀티스레딩을 지원할 수 있고, 시간 슬라이싱된 멀티스레딩, 동시 멀티스레딩을 포함하는 다양한 방식으로(이 경우 단일 물리적 코어는 물리적 코어가 동시 멀티스레딩인 스레드들 각각에 로직 코어를 제공한다), 또는 이들의 조합(예를 들어, Intel® Hyperthreading technology에서와 같은 시간 슬라이싱된 페칭 및 디코딩과, 그 후의 동시 멀티스레딩)으로 지원할 수 있음을 이해해야 한다.

레지스터 리네임이 비순차적 실행의 맥락에서 설명되었지만, 레지스터 리네임은 순차적 아키텍처에서 사용될 수도 있다는 점을 이해해야 한다. 프로세서의 예시된 실시예가 별개의 명령어 및 데이터 캐시 유닛들(134/174) 및 공유 L2 캐시 유닛(176)을 또한 포함하지만, 대안적인 실시예들은, 예를 들어 레벨 1(L1) 내부 캐시 또는 다수의 레벨의 내부 캐시와 같이, 명령어들 및 데이터 양쪽 모두에 대한 단일 내부 캐시를 가질 수 있다. 일부 실시예들에서, 시스템은 내부 캐시와, 코어 및/또는 프로세서에 대해 외부에 있는 외부 캐시의 조합을 포함할 수 있다. 대안적으로, 모든 캐시는 코어 및/또는 프로세서에 대해 외부에 있을 수 있다.

도 2는 본 발명의 실시예들에 따른, 하나보다 많은 코어를 가질 수 있고 통합된 메모리 제어기를 가질 수 있으며, 통합된 그래픽스를 가질 수 있는 프로세서(200)의 블록도이다. 도 2의 실선 박스들은, 단일 코어(202A), 시스템 에이전트(210), 하나 이상의 버스 제어기 유닛(216)의 세트를 갖는 프로세서(200)를 예시하는 한편, 파선 박스들의 옵션 추가는, 다수의 코어(202A 내지 202N), 시스템 에이전트 유닛(210)에서의 하나 이상의 통합된 메모리 제어기 유닛(들)(214)의 세트 및 특수 목적 로직(208)을 갖는 대안적인 프로세서(200)를 예시한다.

따라서, 프로세서(200)의 상이한 구현들은, 1) (하나 이상의 코어를 포함할 수 있는) 통합된 그래픽스 및/또는 과학적(쓰루풋) 로직인 특수 목적 로직(208), 및 하나 이상의 범용 코어(예를 들어, 범용 순차 코어들, 범용 비순차 코어들, 이 둘의 조합)인 코어들(202A 내지 202N)을 갖는 CPU; 2) 주로 그래픽스 및/또는 과학적(쓰루풋)을 위해 의도된 다수의 특수 목적 코어인 코어들(202A 내지 202N)을 갖는 코프로세서; 및 3) 다수의 범용 순차 코어인 코어들(202A 내지 202N)을 갖는 코프로세서를 포함할 수 있다. 따라서, 프로세서(200)는 범용 프로세서, 코프로세서 또는 특수 목적 프로세서, 예를 들어 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU(general purpose graphics processing unit), 고스루풋 MIC(many integrated core) 코프로세서(30개 이상의 코어를 포함함), 임베디드 프로세서 등일 수 있다. 프로세서는 하나 이상의 칩 상에 구현될 수 있다. 프로세서(200)는, 예를 들어 BiCMOS, CMOS 또는 NMOS와 같은 다수의 프로세스 기술 중 임의의 것을 사용하여 하나 이상의 기판 상에 구현될 수 있고/있거나 그 일부일 수 있다.

메모리 계층구조는, 코어들 내의 하나 이상의 레벨의 캐시, 하나 이상의 공유 캐시 유닛(206)의 세트, 및 통합된 메모리 제어기 유닛(214)의 세트에 결합된 외부 메모리(도시되지 않음)를 포함한다. 공유 캐시 유닛들(206)의 세트는, 레벨 2(L2), 레벨 3(L3), 레벨 4(L4) 또는 다른 레벨 캐시와 같은 하나 이상의 중간 레벨 캐시, 최종 레벨 캐시(last level cache)(LLC) 및/또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 링 기반 인터커넥트 유닛(212)은 통합된 그래픽 로직(208), 공유 캐시 유닛들(206)의 세트 및 시스템 에이전트 유닛(210)/통합된 메모리 제어기 유닛(들)(214)을 인터커넥트하지만, 대안적인 실시예들은 이러한 유닛들을 인터커넥트하기 위해 임의의 수의 잘 알려진 기술을 사용할 수 있다. 일 실시예에서, 하나 이상의 캐시 유닛(206)과 코어들(202A 내지 202N) 사이에 코히런스(coherency)가 유지된다.

일부 실시예에서, 코어들(202A 내지 202N) 중 하나 이상은 멀티스레딩을 할 수 있다. 시스템 에이전트(210)는 코어들(202A 내지 202N)을 조정하며 동작시키는 이러한 컴포넌트들을 포함한다. 시스템 에이전트 유닛(210)은, 예를 들어 전력 제어 유닛(PCU) 및 디스플레이 유닛을 포함할 수 있다. PCU는, 코어들(202A 내지 202N) 및 통합된 그래픽 로직(208)의 전력 상태를 조절하기 위해 필요한 로직 및 컴포넌트들일 수 있거나 이들을 포함할 수 있다. 디스플레이 유닛은 하나 이상의 외부 접속된 디스플레이들을 구동하기 위한 것이다.

코어들(202A 내지 202N)은 아키텍처 명령어 세트에 관하여 동종이거나 이종일 수 있는데; 즉, 코어들(202A 내지 202N) 중 2개 이상은 동일한 명령어 세트를 실행 가능할 수 있는 한편, 다른 것들은 그 명령어 세트의 서브세트만을 또는 상이한 명령어 세트를 실행 가능할 수 있다. 일 실시예에서, 코어들(202A-N)은 이종이며, 후술하는 "작은" 코어들뿐만 아니라 "큰" 코어들도 포함한다.

도 3-6은 예시적인 컴퓨터 아키텍처들의 블록도들이다. 랩톱들, 데스크톱들, 핸드헬드 PC들, 퍼스널 디지털 어시스턴트들, 엔지니어링 워크스테이션들, 서버들, 네트워크 디바이스들, 네트워크 허브들, 스위치들, 임베디드 프로세서들, DSP(digital signal processor)들, 그래픽 디바이스들, 비디오 게임 디바이스들, 셋톱박스들, 마이크로 제어기들, 휴대 전화들, 휴대용 미디어 플레이어들, 핸드헬드 디바이스들, 및 다양한 다른 전자 디바이스들에 대해 본 기술분야에 알려진 다른 시스템 설계들 및 구성들 또한 적합하다. 일반적으로, 본 명세서에 개시되는 바와 같은 프로세서 및/또는 다른 실행 로직을 통합할 수 있는 매우 다양한 시스템들 또는 전자 디바이스들이 일반적으로 적합하다.

이하 도 3을 참조하면, 본 발명의 일 실시예에 따른 시스템(300)의 블록도가 도시되어 있다. 시스템(300)은 제어기 허브(320)에 결합된 하나 이상의 프로세서(310, 315)를 포함할 수 있다. 일 실시예에서, 제어기 허브(320)는 그래픽 메모리 제어기 허브(GMCH)(390) 및 입/출력 허브(IOH)(350)(이들은 별개의 칩들 상에 있을 수 있음)를 포함하고; GMCH(390)는, 메모리(340) 및 코프로세서(345)에 결합되는 메모리 및 그래픽 제어기들을 포함하고; IOH(350)는 입/출력(I/O) 디바이스들(360)을 GMCH(390)에 결합한다. 대안적으로, 메모리 및 그래픽 제어기들 중 하나 또는 양쪽 모두는 (본 명세서에 설명되는 바와 같이) 프로세서 내에 통합되고, 메모리(340) 및 코프로세서(345)는 IOH(350)와 단일 칩에 있는 제어기 허브(320) 및 프로세서(310)에 직접 결합된다.

추가 프로세서들(315)의 옵션 속성은 도 3에서 파선들로 표시되어 있다. 각각의 프로세서(310, 315)는 본 명세서에 설명된 처리 코어들 중 하나 이상을 포함할 수 있으며, 프로세서(200)의 소정의 버전일 수 있다.

메모리(340)는, 예를 들어 DRAM(dynamic random access memory), PCM(phase change memory) 또는 이 둘의 조합일 수 있다. 적어도 하나의 실시예에 있어서, 제어기 허브(320)는, FSB(frontside bus)와 같은 다분기 버스(multi-drop bus), QPI(QuickPath Interconnect)와 같은 점대점 인터페이스, 또는 유사한 접속(395)을 통해, 프로세서(들)(310, 315)와 통신한다.

일 실시예에서, 코프로세서(345)는, 예를 들어 고스루풋 MIC 프로세서, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU, 임베디드 프로세서 등과 같은 특수 목적 프로세서이다. 일 실시예에서, 제어기 허브(320)는 통합된 그래픽 가속기를 포함할 수 있다.

아키텍처, 마이크로아키텍처, 열, 전력 소모 특성 등을 포함하는 다양한 성능 메트릭(metrics of merit)에 관하여 물리적 리소스들(310, 315) 사이에는 각종 차이가 존재할 수 있다.

일 실시예에서, 프로세서(310)는 일반적 타입의 데이터 처리 연산들을 제어하는 명령어들을 실행한다. 명령어들 내에는 코프로세서 명령어들이 임베드될 수 있다. 프로세서(310)는 부착된 코프로세서(345)에 의해 실행되어야 하는 타입인 것으로서 이들 코프로세서 명령어들을 인식한다. 따라서, 프로세서(310)는, 코프로세서(345)에 대해, 코프로세서 버스 또는 다른 인터커넥트 상에서 이들 코프로세서 명령어들(또는 코프로세서 명령어들을 나타내는 제어 신호들)을 발행한다. 코프로세서(들)(345)는 수신된 코프로세서 명령어들을 수락하여 실행한다.

이하 도 4를 참조하면, 본 발명의 일 실시예에 따른 제1의 보다 구체적인 예시적 시스템(400)의 블록도가 도시되어 있다. 도 4에 도시된 바와 같이, 멀티프로세서 시스템(400)은 점대점 인터커넥트 시스템이고, 점대점 인터커넥트(450)를 통해 결합되는 제1 프로세서(470) 및 제2 프로세서(480)를 포함한다. 프로세서들(470 및 480) 각각은 프로세서(200)의 소정의 버전일 수 있다. 본 발명의 일 실시예에서, 프로세서들(470 및 480)은 각각 프로세서들(310 및 315)인 한편, 코프로세서(438)는 코프로세서(345)이다. 다른 실시예에서, 프로세서들(470 및 480)은 각각 프로세서(310) 및 코프로세서(345)이다.

프로세서들(470 및 480)은 각각 통합된 메모리 제어기(IMC) 유닛들(472 및 482)을 포함하는 것으로 도시되어 있다. 또한, 프로세서(470)는 그 버스 제어기 유닛들의 일부로서 점대점(P-P) 인터페이스들(476 및 478)을 포함하고; 유사하게, 제2 프로세서(480)는 P-P 인터페이스들(486 및 488)을 포함한다. 프로세서들(470, 480)은 점대점(P-P) 인터페이스 회로들(478, 488)을 사용하여 P-P 인터페이스(450)를 통해 정보를 교환할 수 있다. 도 4에 도시된 바와 같이, IMC들(472 및 482)은 프로세서들을 각각의 메모리들, 즉 각각의 프로세서들에 로컬로 부착된 메인 메모리의 부분들일 수 있는 메모리(432) 및 메모리(434)에 결합한다.

프로세서들(470, 480) 각각은 점대점 인터페이스 회로들(476, 494, 486, 498)을 사용하여 개별적인 P-P 인터페이스들(452, 454)을 통해 칩셋(490)과 정보를 교환할 수 있다. 선택적으로, 칩셋(490)은 고성능 인터페이스(439)를 통해 코프로세서(438)와 정보를 교환할 수 있다. 일 실시예에서, 코프로세서(438)는, 예를 들어 고스루풋 MIC 프로세서, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU, 임베디드 프로세서 등과 같은 특수 목적 프로세서이다.

공유 캐시(도시되지 않음)는 어느 한 프로세서에 포함되거나, 둘 모두의 프로세서의 외부이지만 여전히 P-P 인터커넥트를 통해 프로세서들과 접속될 수 있어서, 프로세서가 저 전력 모드에 놓이는 경우 어느 한쪽 또는 둘 모두의 프로세서의 로컬 캐시 정보가 공유된 캐시에 저장될 수 있다.

칩셋(490)은 인터페이스(496)를 통해 제1 버스(416)에 결합될 수 있다. 일 실시예에서, 제1 버스(416)는 PCI(Peripheral Component Interconnect) 버스이거나, 또는 PCI Express 버스 또는 다른 제3세대 I/O 인터커넥트 버스와 같은 버스일 수 있지만, 본 발명의 범위는 이에 제한되지는 않는다.

도 4에 도시된 바와 같이, 제1 버스(416)를 제2 버스(420)에 결합하는 버스 브리지(418)와 함께, 다양한 I/O 디바이스들(414)이 제1 버스(416)에 결합될 수 있다. 일 실시예에서, 코프로세서, 고스루풋 MIC 프로세서, GPGPU, (예를 들어, 그래픽 가속기 또는 디지털 신호 처리(DSP) 유닛과 같은) 가속기, 필드 프로그램가능 게이트 어레이 또는 임의의 다른 프로세서와 같은 하나 이상의 추가적인 프로세서(들)(415)가 제1 버스(416)에 결합된다. 일 실시예에서, 제2 버스(420)는 LPC(low pin count) 버스일 수 있다. 일 실시예에서, 예를 들어 키보드 및/또는 마우스(422), 통신 디바이스들(427), 및 명령어들/코드 및 데이터(430)를 포함할 수 있는 디스크 드라이브나 다른 대용량 저장 디바이스와 같은 저장 유닛(428)을 포함하는 다양한 디바이스들이 제2 버스(420)에 결합될 수 있다. 또한, 오디오 I/O(424)가 제2 버스(420)에 결합될 수 있다. 다른 아키텍처들도 가능하다는 점에 유의한다. 예를 들어, 도 4의 점대점 아키텍처 대신에, 시스템은 다분기 버스 또는 다른 이러한 아키텍처를 구현할 수 있다.

이하 도 5를 참조하면, 본 발명의 일 실시예에 따른 제2의 보다 구체적인 예시적인 시스템(500)의 블록도가 도시되어 있다. 도 4 및 도 5에서의 유사한 요소들은 유사한 참조 번호들을 지니며, 도 5의 다른 양태들을 모호하게 하는 것을 회피하기 위해서 도 5로부터 도 4의 특정 양태들이 생략되었다.

도 5는 프로세서들(470, 480)이 통합된 메모리 및 I/O 제어 로직("CL")(472 및 482)을 각각 포함할 수 있는 것을 도시한다. 따라서, CL(472, 482)은 통합된 메모리 제어기 유닛들을 포함하며, I/O 제어 로직을 포함한다. 도 5는 메모리들(432, 434)이 CL(472, 482)에 결합될 뿐만 아니라 I/O 디바이스들(514)도 제어 로직(472, 482)에 결합되는 것을 도시한다. 레거시 I/O 디바이스들(515)이 칩셋(490)에 결합된다.

이하 도 6을 참조하면, 본 발명의 일 실시예에 따른 SoC(600)의 블록도가 도시되어 있다. 도 2에서의 유사한 요소들은 유사한 참조 번호들을 지닌다. 또한, 파선 박스들은 더 진보된 SoC들에 대한 선택적인 피처들이다. 도 6에서, 인터커넥트 유닛(들)(602)은, 하나 이상의 코어(202A 내지 202N)의 세트 및 공유 캐시 유닛(들)(206)을 포함하는 애플리케이션 프로세서(610); 시스템 에이전트 유닛(210); 버스 제어기 유닛(들)(216); 통합된 메모리 제어기 유닛(들)(214); 통합된 그래픽 로직, 이미지 프로세서, 오디오 프로세서 및 비디오 프로세서를 포함할 수 있는 코프로세서들(620)의 세트 또는 하나 이상의 코프로세서(620); 정적 랜덤 액세스 메모리(static random access memory)(SRAM) 유닛(630); 다이렉트 메모리 액세스(direct memory access)(DMA) 유닛(632); 및 하나 이상의 외부 디스플레이에 결합하기 위한 디스플레이 유닛(640)에 결합된다. 일 실시예에서, 코프로세서(들)(620)는, 예를 들어 네트워크 또는 통신 프로세서, 압축 엔진, GPGPU, 고스루풋 MIC 프로세서, 임베디드 프로세서 등과 같은 특수 목적 프로세서를 포함한다.

본 명세서에 개시된 메커니즘들의 실시예들은 하드웨어, 소프트웨어, 펌웨어, 또는 이러한 구현 접근법들의 조합으로 구현될 수 있다. 본 발명의 실시예들은, 적어도 하나의 프로세서, 저장 시스템(휘발성 및 비휘발성 메모리 및/또는 저장 요소들을 포함함), 적어도 하나의 입력 디바이스 및 적어도 하나의 출력 디바이스를 포함하는 프로그램가능 시스템들 상에서 실행되는 컴퓨터 프로그램들 또는 프로그램 코드로서 구현될 수 있다.

도 4에 도시된 코드(430)와 같은 프로그램 코드는 입력 명령어들에 적용되어, 본 명세서에 설명된 기능들을 수행하고 출력 정보를 생성할 수 있다. 출력 정보는 공지된 방식으로 하나 이상의 출력 디바이스에 적용될 수 있다. 이 애플리케이션을 위해, 처리 시스템은, 예를 들어 디지털 신호 프로세서(DSP), 마이크로컨트롤러, 주문형 집적 회로(ASIC) 또는 마이크로프로세서와 같은 프로세서를 갖는 임의의 시스템을 포함한다.

프로그램 코드는 처리 시스템과 통신하기 위해 하이 레벨 절차형 또는 객체 지향형 프로그래밍 언어로 구현될 수 있다. 또한, 프로그램 코드는 요구되는 경우에 어셈블리 또는 기계 언어로 구현될 수 있다. 사실상, 본 명세서에 설명된 메커니즘들은 임의의 특정 프로그래밍 언어로 범위가 제한되지는 않는다. 임의의 경우에, 이 언어는 컴파일형 또는 해석형 언어일 수 있다.

적어도 하나의 실시예의 하나 이상의 양태는, 머신에 의해 판독될 때에 이 머신으로 하여금 본 명세서에 설명된 기술들을 수행하는 로직을 제조하게 하는, 프로세서 내의 다양한 로직을 나타내는 머신 판독가능 매체 상에 저장된 대표적인 명령어들에 의해 구현될 수 있다. "IP 코어들"로서 알려진 이러한 표현들은 유형의(tangible) 머신 판독가능 매체 상에 저장되고, 다양한 고객들 또는 제조 설비들에 공급되어, 로직 또는 프로세서를 실제로 제조하는 제조 머신들로 로딩될 수 있다.

이러한 머신 판독가능 저장 매체는, 하드 디스크와, 플로피 디스크, 광 디스크, CD-ROM(compact disk read-only memory), CD-RW(compact disk rewritable) 및 광자기 디스크를 포함하는 임의의 다른 유형의 디스크, DRAM(dynamic random access memory), SRAM(static random access memory), EPROM(erasable programmable read-only memory), 플래시 메모리, EEPROM(electrically erasable programmable read-only memory)과 같은 RAM(random access memory), ROM(read-only memory), PCM(phase change memory)을 포함하는 반도체 디바이스, 자기 또는 광 카드, 또는 전자 명령어들을 저장하는 데 적합한 임의의 다른 타입의 매체와 같은 저장 매체를 포함하는, 머신 또는 디바이스에 의해 제조 또는 형성되는 물품들의 비일시적인 유형의(tangible) 구성들을 포함할 수 있지만, 이들로 제한되지 않는다.

따라서, 본 발명의 실시예들은, 명령어들을 포함하거나, 또는 본 명세서에 설명된 구조들, 회로들, 장치들, 프로세서들 및/또는 시스템 피처들을 정의하는 HDL(Hardware Description Language)과 같은 설계 데이터를 포함하는 비일시적인 유형의 머신 판독가능 매체를 또한 포함한다. 이러한 실시예들은 프로그램 제품들로 또한 언급될 수 있다.

일부 경우에, 소스 명령어 세트로부터 타깃 명령어 세트로 명령어를 변환하기 위해 명령어 변환기가 사용될 수 있다. 예를 들어, 명령어 변환기는 명령어를 코어에 의해 처리될 하나 이상의 다른 명령어로 (예를 들어, 정적 바이너리 번역, 동적 번역을 포함하는 동적 바이너리 번역을 사용하여) 번역하거나, 모핑하거나, 에뮬레이트하거나, 또는 다른 방식으로 변환할 수 있다. 명령어 변환기는 소프트웨어, 하드웨어, 펌웨어 또는 이들의 조합으로 구현될 수 있다. 명령어 변환기는 온 프로세서(on processor), 오프 프로세서(off processor), 또는 부분 온 및 부분 오프 프로세서(part on and part off processor)일 수 있다.

도 7은 본 발명의 실시예들에 따른 소스 명령어 세트에서의 바이너리 명령어들을 타깃 명령어 세트에서의 바이너리 명령어들로 변환하기 위한 소프트웨어 명령어 변환기의 사용을 대조하는 블록도이다. 예시된 실시예에서, 명령어 변환기는 소프트웨어 명령어 변환기이지만, 대안적으로 명령어 변환기는 소프트웨어, 펌웨어, 하드웨어 또는 이들의 다양한 조합으로 구현될 수 있다. 도 7은 하이 레벨 언어(702)로 된 프로그램이 x86 컴파일러(704)를 사용하여 컴파일링되어, 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(716)에 의해 본래 실행될 수 있는 x86 바이너리 코드(706)를 생성할 수 있는 것을 도시한다. 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(716)는, 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서와 실질적으로 동일한 결과를 달성하기 위해서, (1) 인텔 x86 명령어 세트 코어의 명령어 세트의 상당부 또는 (2) 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서 상에서 실행되도록 되어 있는 오브젝트 코드 버전의 애플리케이션들 또는 다른 소프트웨어를, 호환가능하게 실행하거나 또는 다른 방식으로 처리함으로써, 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서와 실질적으로 동일한 기능을 수행할 수 있는 임의의 프로세서를 나타낸다. x86 컴파일러(704)는, 부가적인 링크 처리(linkage processing)를 갖거나 갖지 않고서 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(716) 상에서 실행될 수 있는 x86 바이너리 코드(706)(예를 들어, 오브젝트 코드)를 생성하도록 동작 가능한 컴파일러를 나타낸다.

유사하게, 도 7는 하이 레벨 언어(702)로 된 프로그램이 대안 명령어 세트 컴파일러(708)를 사용하여 컴파일링되어, 적어도 하나의 x86 명령어 세트 코어를 갖지 않는 프로세서(714)(예를 들어, 캘리포니아주 서니베일 소재의 MIPS Technologies의 MIPS 명령어 세트를 실행하고/하거나 캘리포니아주 서니베일 소재의 ARM Holdings의 ARM 명령어 세트를 실행하는 코어들을 갖는 프로세서)에 의해 본래 실행될 수 있는 대안 명령어 세트 바이너리 코드(710)를 생성할 수 있는 것을 도시한다. 명령어 변환기(712)는, x86 바이너리 코드(706)를, x86 명령어 세트 코어를 갖지 않는 프로세서(714)에 의해 본래 실행될 수 있는 코드로 변환하는데 사용된다. 이러한 변환된 코드는 대안 명령어 세트 바이너리 코드(710)와 동일할 가능성이 낮은데, 그 이유는 이것을 할 수 있는 명령어 변환기가 제조되기 어렵기 때문이다; 그러나, 변환된 코드는 일반 연산을 달성할 것이며, 대안 명령어 세트로부터의 명령어들로 이루어질 것이다. 따라서, 명령어 변환기(712)는, 에뮬레이션, 시뮬레이션 또는 임의의 다른 프로세스를 통해, x86 명령어 세트 프로세서 또는 코어를 갖지 않는 프로세서 또는 다른 전자 디바이스가 x86 바이너리 코드(706)를 실행하는 것을 허용하는 소프트웨어, 펌웨어, 하드웨어 또는 이들의 조합을 나타낸다.

벡터 브로드캐스트 및 XORAND 로직 명령어를 위한 장치 및 방법

전술한 바와 같이, 부울(비트) 매트릭스와 부울 벡터를 승산하는 것은 비효율적일 수 있다. 따라서, 부울 매트릭스와 벡터를 승산하는 보다 효율적인 방법이 바람직하다. 특히, 일부 실시예에서, 명령어는 매트릭스 승산을 수행하기 위해 사용된다. 명령어는 비트 매트릭스의 열을 표현할 수 있는 패킹된 데이터 피연산자와 일시적 벡터로 브로드캐스트되는 비트 벡터의 대응하는 비트 값의 비트(bitwise) AND를 수행한다. 이런 비트 벡터는 제2 패킹된 데이터 피연산자에 의해 표현될 수 있다. 비트 배타적(bitwise exclusive) OR 연산은 제3 패킹된 데이터 피연산자에 의해 표현된 목적지 벡터와 이런 결과 값으로 수행된다. 이 명령어가 비트 매트릭스의 모든 열에 대해 반복될 때, 목적지 벡터는 모든 연산의 결과를 누산하고 매트릭스 승산의 결과를 표현한다. 모듈러 연산(modular arithmetic)이 비트 벡터 및 매트릭스에 대한 매트릭스 연산에 사용되므로, 곱 연산(product operation)은 비트 AND가 되고 합 연산은 비트 배타적 OR(즉, XOR)이 됨에 유의한다. 이러한 명령어는 프로세서가 전통적인 명령어 세트 레퍼토리(repertoire)에서 여분의 로직 명령어의 관점에서 오버헤드를 제거함으로써 비트 벡터에 의한 비트 행의 승산을 효율적으로 처리할 수 있게 한다.

도 8은 벡터 브로드캐스트 및 XORAND 로직 명령어의 실시예를 수행하도록 동작 가능한 시스템(800)을 도시하는 블록도이다. 일부 실시예에서, 시스템(800)은 (예를 들어, 데스크톱, 랩톱, 및 다른 컴퓨터들에 공통으로 사용되는 타입의) 범용 프로세서의 일부일 수 있다. 대안적으로, 시스템(800)은 특수 목적 프로세서일 수 있다. 적절한 특수 목적 프로세서들의 예들은 몇몇 예들에서만 거명되는, 암호화 프로세서들, 네트워크 프로세서들, 통신 프로세서들, 코프로세서들, 그래픽 프로세서들, 임베디드 프로세서들, 디지털 신호 프로세서(DSP)들, 및 제어기들(예를 들어, 마이크로컨트롤러들)을 포함하지만, 이에 한정되지 않는다. 프로세서는 다양한 CISC(complex instruction set computing) 프로세서들, 다양한 RISC(reduced instruction set computing) 프로세서들, 다양한 VLIW(very long instruction word) 프로세서들, 다양한 이들의 하이브리드들 또는 다른 타입의 프로세서들 중 임의의 것일 수 있다.

동작 중에, 시스템(800)은 벡터 브로드캐스트 및 XORAND 로직 명령어(802)(이하에서는 명령어(802)라고 칭함)의 실시예를 수신할 수 있다. 예를 들어, 명령어(802)는 명령어 페치 유닛, 명령어 큐 등으로부터 수신될 수 있다. 명령어(802)는 매크로 명령어, 어셈블리 언어 명령어, 머신 코드 명령어, 또는 프로세서의 명령어 세트의 다른 명령 또는 제어 신호를 나타낼 수 있다. 일부 실시예에서, 명령어(802)는 제1 소스 패킹된 데이터 피연산자(810)를 (예를 들어, 하나 이상의 필드 또는 비트들의 세트를 통해) 명시적으로 특정하거나 달리 나타낼 수 있으며(예를 들어, 암시적으로 나타낼 수 있으며), 제2 소스 패킹된 데이터 피연산자(812)를 명시적으로 특정하거나 달리 나타낼 수 있다. 명령어(802)는 또한 목적지 패킹된 데이터 피연산자(814)를 명시적으로 특정하거나 달리 나타낼 수 있고, 즉치 피연산자(808)를 명시적으로 특정하거나 달리 나타낼 수 있다.

도 8을 다시 참조하면, 시스템(800)은 디코드 유닛 또는 디코더(804)를 포함한다. 디코드 유닛은 명령어(802)를 포함하는 명령어들을 수신하고 디코드할 수 있다. 디코드 유닛은 명령어(802)를 반영하고, 표현하고, 그리고/또는 명령어(802)로부터 도출되는 하나 이상의 마이크로명령어들, 마이크로연산들, 마이크로코드 엔트리 포인트들, 디코딩된 명령어들 또는 제어 신호들, 또는 다른 상대적인 하위 레벨 명령어들 또는 제어 신호들을 출력할 수 있다. 하나 이상의 상대적인 하위 레벨 명령어 또는 제어 신호는 하나 이상의 상대적인 하위 레벨(예를 들어, 회로 레벨 또는 하드웨어 레벨) 연산들을 통해 상대적인 상위 레벨 명령어(802)를 구현할 수 있다. 일부 실시예에서, 디코드 유닛(804)은 명령어(802)를 수신하기 위한 하나 이상의 입력 구조체(예를 들어, 입력 포트(들), 입력 인터커넥트(들), 입력 인터페이스, 등), 입력 구조체들과 결합되어 명령어(802)를 수신 및 인식하는 명령어 인식 로직, 인식 로직과 결합되어 명령어(802)를 수신 및 디코딩하는 디코드 로직, 및 디코드 로직과 결합되어 하나 이상의 대응하는 하위 레벨 명령어 또는 제어 신호를 출력하는 하나 이상의 출력 구조체(예를 들어, 출력 포트(들), 출력 인터커넥트(들), 출력 인터페이스 등)를 포함할 수 있다. 인식 로직 및 디코드 로직은 마이크로코드 판독 전용 메모리(ROM)들, 록업 테이블들, 하드웨어 구현들, PLA(programmable logic array)들, 및 본 기술분야에서 알려진 디코드 유닛들을 구현하는데 사용되는 다른 메커니즘들을 포함하지만, 이에 한정되지 않는 상이한 다양한 메커니즘들을 사용하여 구현될 수 있다. 일부 실시예에서, 디코드 유닛(804)은 도 1에 도시된 디코드 유닛(140)과 동일할 수 있다.

시스템(800)은 또한 레지스터들의 세트를 포함할 수 있다. 일부 실시예에서, 레지스터들은 데이터를 홀딩하도록 동작 가능한 범용 레지스터들을 포함할 수 있다. 용어 범용은, 요구되지 않기도 하지만, 레지스터들에서 데이터 또는 어드레스들을 저장하는 능력을 지칭하는데 종종 사용된다. 범용 레지스터들 각각은 데이터를 저장하도록 동작 가능한 온-다이 저장 위치(on-die storage location)를 표현할 수 있다. 범용 레지스터들은 아키텍처-가시적 레지스터들(architecturally-visible registers)(예를 들어, 아키텍처 레지스터 파일)을 표현할 수 있다. 아키텍처-가시적 또는 아키텍처 레지스터들은 소프트웨어 및/또는 프로그래머에게 보여질 수 있고/있거나 피연산자들을 식별하기 위해 명령어들로 표시되는 레지스터들이다. 이들 아키텍처 레지스터들은 주어진 마이크로아키텍처에서의 다른 비아키텍처(non-architectural) 또는 비아키텍처 가시적 레지스터들(non-architecturally visible registers)(예를 들어, 일시적 레지스터들, 재정렬 버퍼들, 리타이어먼트 레지스터들, 등)에 대조된다. 레지스터들은 공지된 기술들을 사용하여 상이한 마이크로아키텍처들로 상이한 방식들로 구현될 수 있고, 임의의 특별한 타입의 회로에 한정되지 않는다. 각종 상이한 타입의 레지스터들이 적합할 수 있다. 적합한 타입의 레지스터들의 예들은 전용 물리적 레지스터들, 레지스터 리네이밍을 사용하는 동적으로 할당된 물리적 레지스터들, 및 이들의 조합들을 포함하지만, 이에 한정되지는 않는다.

일부 실시예에서, 제1 소스 패킹된 데이터 피연산자(810)는 제1 범용 레지스터에 저장될 수 있고, 제2 소스 패킹된 데이터 피연산자(812)는 제2 범용 레지스터에 저장될 수 있으며, 목적지 패킹된 데이터 피연산자(814)는 제3 범용 레지스터에 저장될 수 있다. 대안적으로, 메모리 위치 또는 다른 저장 위치가 소스 피연산자들 중 하나 이상에 사용될 수 있다. 예를 들어, 일부 실시예에서, 메모리 연산은 요구되지는 않을지라도 잠재적으로 제2 소스 패킹된 데이터 피연산자에 사용될 수 있다.

실행 유닛(806)은 디코드 유닛(804)으로부터 제어 신호를 수신하고 명령어(802)를 실행한다. 실행 유닛(806)은 즉치 8비트 값, 제1 소스 저장 위치, 제2 소스 저장 위치, 및 목적지 저장 위치를 수신하도록 지시받는다. 이들은 즉치 피연산자(808), 제1 소스 패킹된 데이터 피연산자(810), 제2 소스 패킹된 데이터 피연산자(812), 및 목적지 소스 패킹된 데이터 피연산자(814)에 의해 각각 표시될 수 있다. 일부 실시예에서, 저장 위치는 레지스터, 예를 들어 물리적 레지스터 파일 유닛(158)을 표시한다. 일부 실시예에서, 저장 위치는 메모리 유닛(170)과 같은 메모리 유닛 내의 위치와 같은 메모리 위치를 표시한다. 실행 유닛(806)의 동작 및 기능성은 도 1의 실행 엔진 유닛(150)을 참조하여 더 상세하게 설명될 수 있다.

다시 도 8을 참조하면, 실행 유닛(806)은 디코드 유닛(804) 및 레지스터들과 결합된다. 예로서, 실행 유닛은 산술 유닛, 산술 로직 유닛, 산술 및 로직 연산을 수행하기 위한 디지털 회로, 승산기 및 가산기들을 포함하는 디지털 회로 등을 포함할 수 있다. 실행 유닛은 명령어(802)를 표현하고/하거나 명령어(802)로부터 도출되는 하나 이상의 디코딩되거나 달리 변환된 명령어 또는 제어 신호를 수신할 수 있다. 실행 유닛은 또한 제1 소스 패킹된 데이터 피연산자(810), 제2 소스 패킹된 데이터 피연산자(812), 목적지 패킹된 데이터 피연산자(814) 및 즉치 피연산자(808)를 수신할 수 있다. 일부 실시예에서, 즉치 피연산자는 8비트 값을 갖는다. 일부 실시예에서, 제1 소스 패킹된 데이터 피연산자(810), 제2 소스 패킹된 데이터 피연산자(812) 및 목적지 패킹된 데이터 피연산자(814)는 64비트 내지 512비트의 배수인 값들을 갖는 저장 위치를 표시한다. 실행 유닛은 결과를 저장하기 위해 명령어(802)에 응답하여 및/또는 명령어(802)의 결과로서(예를 들어, 명령어로부터 직접적으로 또는 (예를 들어, 에뮬레이션을 통해) 간접적으로 디코딩되는 하나 이상의 명령어 또는 제어 신호에 응답하여) 동작할 수 있다.

일부 실시예에서, 제1 소스 패킹된 데이터 피연산자(810), 제2 소스 패킹된 데이터 피연산자(812) 및 목적지 패킹된 데이터 피연산자(814) 내의 패킹된 데이터 요소들(비트들)은 64비트 패킹된 데이터 요소(쿼드워드)이다. 이러한 실시예에서, 각각의 64비트 패킹된 데이터 요소 섹션에 대해 수행되는 연산들은 반복되고, 실행 유닛(806)은 각각의 64비트 패킹된 데이터 요소 섹션에 대해 병렬 또는 순차적으로 연산을 수행할 수 있다. 일부 실시예에서, 패킹된 데이터 피연산자에 의해 표시된 값의 길이는 64의 배수의 길이가 될 수 있고, 다수의 64비트 섹션을 포함할 수 있다.

실행 유닛은 명령어(802)의 결과로서, 즉치 피연산자에 의해 표시된 값을 인덱스 위치로서 사용하여 제2 소스 패킹된 데이터 피연산자(812)에 의해 표시된 각각의 64비트 패킹된 데이터 요소 섹션에서 비트를 결정한다. 즉치 피연산자는 일 실시예에서 8비트 값이며, 따라서 제2 소스 패킹된 데이터 피연산자의 64비트 패킹된 데이터 요소 섹션들 각각에서의 비트 위치를 나타낼 수 있는, 0에서 63까지의 64개의 인덱스 위치를 표현할 수 있다.

실행 유닛(806)이 64비트 패킹된 데이터 요소 섹션들 중 하나 이상에서 비트를 결정하면, 일부 실시예에서, 이 비트는 64비트 패킹된 데이터 요소 섹션들 각각에 대한 64비트의 일시적 벡터 어레이로 브로드캐스트된다. 즉, 이런 1비트 값은 반복되어 이런 일시적 벡터 어레이의 모든 64비트 위치에 배치된다. 일부 실시예에서, 이런 일시적 벡터 어레이는 임의의 프로그래밍 언어 인터페이스를 통해 시스템에 액세스할 수 없는 일시적 또는 내부 레지스터일 수 있다.

64비트 패킹된 데이터 요소 섹션들 각각에 대해, 실행 유닛(806)은 브로드캐스트된 비트를 갖는 대응하는 일시적 벡터 어레이를 취하고, 이 일시적 벡터 어레이와 제1 소스 패킹된 데이터 피연산자에 의해 표시된 대응하는 64비트 패킹된 데이터 요소 섹션들의 비트 AND를 수행한다. 즉, 실행 유닛(806)은 결정된 비트를 취하고, 이와 제1 소스 패킹된 데이터 피연산자 내의 대응하는 비트 값들 사이에 비트 AND를 수행한다.

실행 유닛(806)은 이런 비트 AND 피연산자로부터 결과 값들(즉, 중간 결과)을 취하고, 이들 결과 값들 및 목적지 패킹된 데이터 피연산자 내의 대응하는 패킹된 데이터 요소들의 비트 배타적 OR(XOR) 연산을 수행한다. 그 후, 실행 유닛(806)은 이런 비트 XOR 연산으로부터 결정된 값들을 취하여 이들 값을 목적지 패킹된 데이터 피연산자 내의 대응하는 위치에 저장한다.

상술한 이들 실시예는 시스템(800)이 모듈러 연산을 사용하여 비트 매트릭스에 비트 벡터를 효율적으로 승산하는 것을 허용한다. 일부 실시예에서, 비트 매트릭스의 일부 또는 전부는 제1 소스 패킹된 데이터 피연산자에 의해 표시된 저장 위치에 저장되고, 비트 벡터는 제2 패킹된 데이터 피연산자에 의해 표시된 저장 위치에 저장된다. 일부 실시예에서, 비트 매트릭스는 행에 의해 저장된다(즉, 저장 위치 내의 위치 0은 비트 매트릭스의 제1 행의 제1 요소를 저장하고, 위치 1은 비트 매트릭스의 동일한 제1 행의 제2 요소를 저장한다). 그러한 시나리오에서, 비트 매트릭스는 전술한 연산을 수행하기 전에 열에 의해 저장 위치에 저장되도록 전치(transpose)되어야 한다. 전술한 연산들이 즉치 피연산자 및 비트 매트릭스의 모든 열에 상이한 값들을 설정함으로써 비트 벡터의 모든 값에 대해 반복적으로 실행 유닛 (806)에 의해 수행될 때, 목적지 패킹된 데이터 피연산자에 의해 표시된 저장 위치에 저장된 값들은 비트 매트릭스와 비트 벡터의 매트릭스 승산의 결과를 표현한다. 각각의 연산에 대해 즉치 피연산자에 표시된 값이, 비트 매트릭스 내의 올바른 열에 비트 벡터 내의 올바른 값이 승산되도록 제1 소스 패킹된 데이터 피연산자에 의해 표시된 비트 매트릭스의 열 번호와 일치해야 함에(예를 들어, 비트 벡터 내의 위치 0에서의 값이 비트 매트릭스의 위치 0에서의 열과 승산되어야 함에) 유의한다. 이를 달성하기 위해, 제1 소스 패킹된 데이터 피연산자에 의해 표시된 저장 위치 또는 저장 위치 어드레스는 명령어(802)의 반복마다 변경될 수 있다.

일부 실시예에서, 비트 매트릭스는 64 x 64 비트 매트릭스이다. 제1 소스 패킹된 데이터 피연산자에 의해 표시된 저장 위치는 비트 매트릭스의 모든 64개의 열을 저장할 수 없기 때문에(예를 들어, 저장 위치가 512비트 레지스터인 경우), 상이한 저장 위치는 매트릭스 승산 연산을 완료하기 위해서 명령어(802)의 각각의 반복마다 제1 소스 패킹된 데이터 피연산자에 의해 표시될 수 있다.

상기 실시예들에 대한 더 상세한 설명은 도 9-11을 참조하여 아래에서 설명될 것이다.

실행 유닛 및/또는 프로세서는 명령어(802)를 수행하기 위해 동작할 수 있는 특정한 또는 특별한 로직(예를 들어, 트랜지스터들, 집적 회로, 또는 펌웨어(예를 들어, 비휘발성 메모리에 저장되는 명령어들) 및/또는 소프트웨어와 잠재적으로 결합되는 다른 하드웨어)을 포함할 수 있고/있거나, 명령어(802)의 결과로서 및/또는 이것에 응답하여(예를 들어, 명령어(802)로부터 디코딩된 또는 명령어(802)로부터 달리 도출된 하나 이상의 명령어 또는 제어 신호에 응답하여) 결과를 저장할 수 있다. 일부 실시예에서, 실행 유닛은 소스 피연산자들을 수신하기 위한 하나 이상의 입력 구조체들(예를 들어, 입력 포트(들), 입력 인터커넥트(들), 입력 인터페이스 등), 입력 구조체(들)와 결합되어 소스 피연산자들을 수신 및 처리하여 최종 피연산자를 생성하는 회로 또는 로직(예를 들어, 승산기 및 적어도 하나의 가산기), 및 회로 또는 로직과 결합되어 최종 피연산자를 출력하는 하나 이상의 출력 구조체들(예를 들어, 출력 포트(들), 출력 인터커넥트(들), 출력 인터페이스 등)을 포함할 수 있다.

본 설명을 불명료하게 하는 것을 방지하기 위해서, 비교적 단순한 시스템(800)이 도시되었고 설명되었다. 다른 실시예들에서, 시스템(800)은 다른 잘 알려진 프로세서 컴포넌트들을 옵션으로 포함할 수 있다. 그러한 컴포넌트들의 가능한 예들은, 명령어 페치 유닛, 명령어 및 데이터 캐시들, 제2 또는 이보다 높은 레벨의 캐시들, 비순차적 실행 로직, 명령어 스케줄링 유닛, 레지스터 리네이밍 유닛, 리타이어먼트 유닛, 버스 인터페이스 유닛, 명령어 및 데이터 변환 색인 버퍼들, 프리페치(prefetch) 버퍼들, 마이크로명령어 큐들, 마이크로명령어 시퀀서들, 프로세서들에 포함되는 다른 컴포넌트들, 및 이들의 다양한 조합들을 포함하지만, 이에 한정되지 않는다. 이러한 컴포넌트들의 다수의 상이한 조합들 및 구성들도 적합하다. 실시예들은 임의의 공지된 조합 또는 구성에 한정되지는 않는다. 더욱이, 실시예들은 다중 코어들, 로직 프로세서들 또는 실행 엔진들을 갖는 프로세서들에 포함될 수 있으며, 이들 중 적어도 하나는 명령어(802)의 실시예를 수행하기 위해 디코드 유닛 및 실행 유닛을 갖는다.

도 9는 본 발명의 일 실시예에 따른 벡터 브로드캐스트 및 XORAND 로직 명령어를 수행하기 위한 로직(900)을 도시한다. 일부 실시예에서, 실행 유닛(806)은 명령어(802)를 실행하는 로직(900)을 포함한다. 일부 실시예에서, 명령어(802)는 즉치 피연산자(808)(IMM8), 제1 소스 패킹된 데이터 피연산자(810)(SRC1), 제2 소스 패킹된 데이터 피연산자(812)(SRC2), 및 목적지 패킹된 데이터 피연산자(814)(DEST)를 특정한다. 로직(900)에 도시된 피연산자들이 특정한 2진 값들을 포함할지라도, 이들 값은 단지 예시 목적을 위해 포함되며, 피연산자들은 다른 실시예들에서는 상이한 값들을 포함할 수 있다.

SRC1(810), SRC2(812) 및 DEST(814)에 의해 표시된 저장 위치들은 각각 다수의 패킹된 64비트 값을 저장할 수 있음에 유의한다. 이러한 시나리오에서, 로직(900)은 이들 64비트 패킹된 데이터 요소 섹션이 각각 유사한 방식으로 처리될 수 있음을 나타낸다. 일부 실시예에서, 각각의 섹션은 다른 섹션들과 병렬로 처리된다. 이들 섹션 각각의 길이 및 경계는 904에서 번호로 표시된다. 피연산자 값들의 총 길이는 906에서 번호로 표시되고, 일 실시예에서는 512비트(즉, 512비트 벡터 레지스터에 저장된 8개의 64비트 패킹된 데이터 요소)를 포함한다.

일 실시예에서, IMM8(808)은 0 내지 63의 수를 특정할 수 있는 8비트 값이다. 도 9의 예시적인 2진 값에서, 이 값은 "4"(즉, 2진수로 100b)이다. 로직(900)에 후행하는 실행 유닛은 IMM8(808) 값에 대응하는 비트 위치에서 SRC2(812)의 값을 결정한다. 도 9의 예시적인 값들에서, 이것은 SRC2(812)의 제1의 64-비트 섹션에서의 값 "1", 및 SRC2의 제2의 64-비트 섹션에서의 "0"에 대응한다.

그 후, 실행 유닛은 SRC2(812)의 각각의 선택된 값을 일시적 벡터 B(902)로 64번 복제 또는 브로드캐스트한다. 따라서, SRC2의 각각의 64-비트 섹션에 대해, 동일한 길이를 갖는 일시적 벡터 B(902)는 IMM8(808)의 인덱스 값을 사용하여 선택된 바와 같은 SRC2(812)의 선택된 값으로 채워진다. 예를 들어, 도 9에서, 제1의 64비트 섹션에서 SRC2(812)에 대한 선택된 값은 "1"이다. 따라서, B(902)의 대응하는 64비트 섹션 내의 64개의 값 각각은 "1"로 설정된다. 일부 실시예에서, 일시적 벡터 B(902)는 임의의 프로그래밍 인터페이스를 통해 액세스할 수 없는 숨겨진 레지스터일 수 있다. 일부 실시예에서, 일시적 벡터 B(902)는 메모리(예를 들어, RAM), 또는 캐시 또는 다른 저장 매체에 저장될 수 있다.

도 9에서, 일시적 벡터 B(902)는 SRC2(812)의 64비트 섹션에 대응하는 다수의 64비트 섹션을 포함하지만, 일부 실시예에서는 SRC2의 각각의 64비트 섹션이 순차적으로 처리되므로 일시적 벡터 B(902)는 단일의 64비트 섹션만을 포함한다. 다른 실시예에서, SRC2(812)의 각각의 64-비트 섹션은 병렬이지만 개별적으로 처리되므로, 일시적 벡터 B(902)의 다수의 카피는 한 번에 존재할 수 있지만 서로 분리되어 있다.

일부 실시예에서, 실행 유닛이 SRC2(812) 내의 단일 선택된 값을 일시적 벡터 B(902) 내의 64개의 값으로 브로드캐스팅할 때, 64개 미만의 프로세서 사이클 또는 연산이 요구되고, 그 값들은 오히려 동시 방식으로 일시적 벡터 B(902)에 배치된다. 일부 실시예에서, 브로드캐스트는 통상의 기술자에게 공지된 브로드캐스트 방법에 따라 수행된다.

실행 유닛은 일시적 벡터 B(902)의 반복된 값들과 SRC1(810)의 대응하는 값들의 비트 AND를 수행함으로써 로직(900)을 추가로 실행한다.

실행 유닛은 상기 비트 AND 연산(908에서)의 결과와 DEST(814a)에 의해 도시된 DEST의 원래 값들 사이의 비트 XOR을 취하는 로직(900)을 추가로 실행한다. 그런 다음 비트 XOR 결과는 DEST(814b)에 의해 도시된 바와 같이 DEST에 의해 표시된 저장 위치에 다시 저장된다. 예를 들어, 비트 위치 0(906에 의해 표시됨)에서, 일시적 벡터 B(902)의 값 "1"과 SRC1(810)의 대응하는 비트 위치에서의 값 "1" 사이의 비트 AND는 "1"이고, DEST(814a)의 대응하는 비트 위치에서 이런 결과적인 "1" 값과 "0" 값 사이의 비트 XOR은 "1"이다. 이런 "1"의 값은 DEST(814b)의 비트 위치 0에 도시된 바와 같이, DEST에 의해 표시된 저장 위치의 대응하는 비트 위치에 저장된다.

일부 경우에서, 로직(900)은 사이즈 64x64의 비트 매트릭스와 사이즈 64x1의 비트 벡터 사이의 매트릭스 승산의 결과를 효율적으로 결정하는데 사용될 수 있다. 이러한 실시예에서, 비트 벡터의 값은 SRC2(812)에 의해 표시되고, 비트 매트릭스의 하나 이상의 열의 값은 SRC1(810)에 의해 표시된다. 비트 매트릭스가 행 단위 포맷(row by row format)을 사용하여 스토리지에 최초에 표현된 경우, 비트 매트릭스는 먼저 실행 유닛에 의해 열 단위 포맷으로 전치될 것이다. 비트 매트릭스에 대한 매트릭스 승산은 모듈러 연산을 사용하여 표현된다. 따라서, 승산은 비트 AND에 의해 표현되고, 가산은 비트 XOR에 의해 표현된다. 로직(900)을 사용하여 비트 매트릭스에 비트 벡터를 승산하는 제1 단계는 비트 매트릭스의 제1 열을 취하여 이를 비트 벡터 내의 제1 값으로 승산하는 것이다. 이렇게 하기 위해, IMM8은 SRC2(812)에 의해 표시되는, 비트 벡터에서의 제1 비트 위치를 나타내기 위해 10진수 값 "0"으로 설정된다. 64비트 길이인 비트 매트릭스의 제1 열은 또한 SRC1(810)에 의해 표시된다. 그 다음, 일시적 벡터 B(902) 내의 비트 벡터의 제1 비트와 SRC1(810)의 값들의 비트 AND를 취하는 것은 비트 벡터의 제1 비트와 비트 매트릭스의 제1 열의 승산을 표현한다. 이것은 도 9에서 908에 도시된 비트 AND에 도시되어 있고 위에서 설명되었다.

매트릭스 승산을 적절하게 완료하기 위해, 상기 연산들이 비트 매트릭스의 후속 열들과 비트 벡터 내의 대응하는 비트들에 대해 반복되고, 여기서 각각의 열 및 비트 승산은 결과적인 64비트 값을 생성한다. 이러한 결과적인 64비트 값들은 단일 64비트 값에 도달하도록 함께 합산되어야 한다. 이런 단일 64비트 값은 비트 매트릭스와 비트 벡터의 매트릭스 승산의 결과를 표현한다. 비트 매트릭스 연산에서의 합산은 비트 XOR에 의해 표현된다. 따라서, 로직(900)에서 910에 도시된 비트 XOR 연산은 현재 비트 매트릭스 열과 비트 벡터 비트 곱을 전체 승산 연산에 대한 실행 합계(running sum)에 더한다.

일부 경우에, 64x64 비트 매트릭스는 메모리 위치에서 열 단위로 저장된다. 따라서, 명령어의 각각의 실행에 대해, SRC1(810)에 의해 표시된 저장 어드레스는 비트 매트릭스의 다음 열의 64비트 전방으로 시프트될 수 있다. 다른 경우에, SRC1(810)은 비트 매트릭스에서 다음 열을 저장하는 상이한 저장 위치로 변경될 수 있다. 일부 다른 경우에, 비트 벡터를 표현하는 SRC2(812)의 각각의 64-비트 섹션은 이전 64-비트 섹션으로부터 1비트만큼 시프트(또는 회전) 될 수 있고, 비트 매트릭스를 표현하는 SRC1(810)의 각각의 64-비트 섹션은 동일한 비트 매트릭스의 연속적인 열들을 포함할 수 있다. 이것은 비트 매트릭스의 연속적인 열들이 한 번에 처리될 수 있게 허용할 것이다. 또 다른 경우에, SRC1 및 SRC2의 각각의 64비트 섹션은 비트 매트릭스 및 비트 벡터 조합의 상이한 세트를 표현할 수 있으므로, 다수의 비트 매트릭스 및 비트 벡터 승산 계산이 동시에 처리되게 할 수 있다.

상기 매트릭스 승산 예는 64비트 길이인 비트 벡터와 비트 매트릭스의 승산을 도시하지만, 다른 경우에 비트 매트릭스 및 비트 벡터는 64비트보다 작다.

도 10은 벡터 브로드캐스트 및 XORAND 로직 명령어의 실시예를 수행하도록 동작 가능한 시스템을 위한 방법(1000)의 흐름도이다. 다양한 실시예에서, 이 방법은 프로세서, 명령어 처리 장치, 또는 다른 디지털 로직 디바이스에 의해 수행될 수 있다. 일부 실시예에서, 도 10의 동작들 및/또는 방법은 도 8의 프로세서에 의해 그리고/또는 그 프로세서 내에서 수행될 수 있다. 도 8의 프로세서에 대해 본 명세서에 설명된 컴포넌트들, 피처들 및 특정의 선택적 세부 사항들은 옵션으로 도 10의 동작들 및/또는 방법에 또한 적용된다. 대안적으로, 도 10의 동작들 및/또는 방법은 도 1-8을 참조하여 설명된 것과 같은 유사하거나 상이한 프로세서 또는 장치에 의해 그리고/또는 그 내부에서 수행될 수 있다. 더욱이, 도 8의 프로세서는 도 10의 프로세서와 동일하거나 유사하거나 상이한 동작 및/또는 방법을 수행할 수 있다.

방법(1000)은 블럭 1002에서, 목적지 패킹된 데이터 피연산자, 제1 소스 패킹된 데이터 피연산자, 제2 소스 패킹된 데이터 피연산자 및 즉치 피연산자를 나타내는 명령어를 메모리로부터 페치하는 단계를 포함한다. 다양한 양태들에서, 명령어는 프로세서, 명령어 처리 장치 또는 이들의 일부(예를 들어, 명령어 페치 유닛, 디코드 유닛, 버스 인터페이스 유닛 등)에서 페치되고 수신될 수 있다. 다양한 양태에서, 명령어는 오프-다이 소스(off-die source)(예를 들어, 메모리, 인터커넥트 등)로부터, 또는 온-다이 소스(예를 들어, 명령어 캐시, 명령어 큐 등)로부터 수신될 수 있다.

블록 1004에서, 명령어가 디코딩된다. 일부 실시예에서, 명령어의 디코딩은 도 8의 디코드 유닛(804)과 같은 디코드 유닛에 의해 수행될 수 있다.

블록 1006에서, 방법(1000)은 즉치 피연산자의 값에 대응하는 위치에 기초하여 제2 소스 패킹된 데이터 피연산자 내의 비트를 결정하는 단계를 포함한다. 일부 실시예에서, 데이터 요소의 결정은 도 8의 실행 유닛(806)과 같은 실행 유닛에 의해 수행된다.

블록 1008에서, 방법(1000)은 목적지 패킹된 데이터 피연산자에 의해 표시된 저장 위치에 결과를 저장하는 단계를 포함하며, 그 결과는 목적지 패킹된 데이터 피연산자와 중간 결과 사이의 비트 XOR을 수행함으로써 결정되며, 중간 결과는 제1 소스 패킹된 데이터 피연산자와 결정된 비트 사이의 비트 AND를 수행하는 것으로부터 결정된다.

예시된 방법은 아키텍처 연산들(예를 들어, 소프트웨어 관점에서 보여질 수 있는 것들)을 수반한다. 다른 실시예들에서, 본 방법은 옵션으로 하나 이상의 마이크로아키텍처 연산을 포함할 수 있다. 예로서, 명령어는 페치되고, 디코딩되고, 비순차적으로 스케줄링될 수 있고, 소스 피연산자들은 액세스될 수 있고, 실행 유닛은 명령어를 수행하기 위한 마이크로아키텍처 연산들을 수행할 수 있으며, 결과들은 프로그램 순서로 다시 재정렬될 수 있고, 기타 등등이다. 일부 실시예에서, 명령어를 구현하기 위한 마이크로아키텍처 연산은 옵션으로 도 1-7 및 12-15에 설명된 임의의 연산을 포함할 수 있다.

도 11은 벡터 수평 브로드캐스트 및 XORAND 로직 명령어의 실시예를 수행하도록 동작 가능한 로직에 대한 예시적인 의사 코드를 도시한다. 일부 실시예에서, 이 로직은 로직(900)이다. 여기서 오피코드 "vxorandbcstq"(1152)에 의해 표현되는 명령어(802)는 1154-1160에 도시된 바와 같이 다양한 피연산자를 특정할 수 있다. 피연산자 zmm0(1152)은 목적지 패킹된 데이터 피연산자를 특정한다. 일부 실시예에서, zmm0(1154)은 DEST(814)이다. 일부 실시예에서, 명령어는 기입마스크(1162), 이 경우 "kl"을 특정한다. 기입마스크의 값은 목적지 패킹된 데이터 피연산자에 의해 표시된 레지스터의 특정 부분에 값을 기입할지 여부를, 의사 코드에 의해 표현된 로직을 실행하는 실행 유닛에 표시할 수 있다. 피연산자 zmm1(1156)은 제1 소스 패킹된 데이터 피연산자를 특정한다. 일부 실시예에서, 이것은 SRC1(810)이다. 피연산자 zmm2(1158)은 제2 소스 패킹된 데이터 피연산자를 특정한다. 일부 실시예에서, 이것은 SRC2(812)이다. 피연산자 imm8(1160)은 즉치 피연산자를 특정한다. 일부 실시예에서, imm8(1160)은 IMM8(808)이다.

라인(1102)은, 일부 실시예에서 명령어가 128, 256 및 512의 벡터 길이들과 호환되는 것을 표시한다. K 길이는 2진 값들의 대응하는 벡터 길이가 분리될 수 있는 64개의 패킹된 데이터 요소의 섹션들의 수를 표시한다. 전술한 바와 같이, 명령어는 64개의 패킹된 데이터 요소의 섹션들에 대해 동작한다.

일부 실시예에서, 명령어의 피연산자는 512비트까지 저장할 수 있는 저장 위치를 나타내는 피연산자를 특정하고, 그러한 경우에는 레지스터의 일부만이 명령어의 실행을 위해 사용된다. 일부 실시예에서, 하나 이상의 피연산자는 레지스터 위치 대신에 메모리 저장 위치를 표시할 수 있다.

도 11에서, 등호 부호 심벌(equal sign symbol)(콜론-등호 심벌(colon-equals symbol))을 갖는 콜론 심벌은 콜론-등호 부호의 오른쪽에 있는 값이 콜론-등호 부호의 왼쪽에 있는 변수에 할당됨을 나타낸다.

라인 1104에서, 루프는 K 길이와 동일한 다수의 루프에 대해 반복하도록 설정된다. 예를 들어, 벡터 길이가 128이면 K 길이는 2이고 루프는 두 번 반복될 것이다. 일부 실시예에서, 도 11에 도시된 바와 같이, 루프 변수는 "j"이다.

라인 1106에서, 변수 i는 64로 승산된 j로 설정된다. 예를 들어, j가 "2"일 때, 변수 i는 "128"이 될 것이다.

라인 1108에서, 내부 레지스터에 저장될 수 있는 일시적 벡터 B의 64비트는 일시적 벡터 B의 64비트에 대해 64번 복제된 SRC2[i+IMM8]의 값으로 설정된다. 일부 실시예에서, 일시적 벡터 B는 일시적 벡터 B(902)이고, SRC2[i+IMM8]은 위치 "i+IMM8"에서 SRC2 내의 값을 표현한다.

일부 실시예에서, 값 SRC2[i+IMM8]은 내부 레지스터일 수 있는 일시적 값 "b"로 설정되고, 이 일시적 값 b는 일시적 벡터 B의 값으로 복제되거나 브로드캐스트된다.

라인 1112에서, 라인 1104에서 루프에 의해 표시된 바와 같이 현재 처리되고 있는 64비트 섹션에 대한 DEST의 64비트는 이전의 비트 AND 연산의 결과와 XOR되고, 이 결과는 DEST의 동일한 64비트에 다시 할당된다.

일부 실시예에서, 라인 1112에서의 연산은 명령어(802)가 기입마스크를 특정하는지를 전제로 한다. 기입마스크가 특정되면, 라인 1110에 도시된 바와 같이, 실행 유닛(806)에 의해 실행될 라인 1112 상의 연산을 위해 위치 j에서의 기입마스크 내의 비트는 값 "1"로 설정되어야 한다. 그렇지 않으면, 라인들(1124-1128) 상의 연산이 대신 실행된다.

라인 1114은 라인 1110의 조건부가 "0" 또는 거짓으로 결정되면 실행된다. 일부 실시예에서, 라인 1114에서, 조건문은 병합 마스킹이 인에이블되었는지를 체크한다. 일부 실시예에서, 병합 마스킹은 플래그에 의해 표시된다. 일부 실시예에서, 이 플래그는 "EVEX.z"이다. 일부 실시예에서, 이 플래그는 명령어 내의 피연산자(예를 들어, "{z}")에 의해 표시된다. 병합 마스킹(merge masking) 또는 병합 마스킹(merging masking)은 실행 유닛에게 목적지 피연산자의 원래 값들을 "0"으로 오버라이트하지 않고 보존하도록 지시한다. 병합 마스킹이 온이면, 현재 처리중인 DEST 내의 64개의 패킹된 데이터 요소의 세트는 라인 1116에 도시된 바와 같이 변경되지 않은 채로 남게 된다. 그렇지 않으면, 라인 1118에 도시된 바와 같이, 이들 값은 "0"으로 오버라이드(override)된다(즉, 목적지 피연산자에 의해 표시된 레지스터의 대응하는 위치에 값 "0"이 저장된다).

일부 실시예에서, 1120에서, 명령어의 일부로서 처리되지 않은, 즉 특정된 벡터 길이를 초과하는 DEST 내의 나머지 값은 제로 아웃된다(zeroed out)(즉, 값 "0"은 목적지 피연산자에 의해 표시된 레지스터의 대응하는 위치에 저장된다).

실시예들이 512비트 폭의 레지스터를 참조하여 설명되었지만, 본 발명의 다른 실시예는 그러한 길이를 갖는 레지스터가 필요하지 않으며, 본 발명은 임의의 길이의 레지스터로 구현될 수 있다.

예시적인 명령어 포맷들

본 명세서에 설명되는 명령어(들)의 실시예들은 상이한 포맷들로 구현될 수 있다. 부가적으로, 예시적 시스템들, 아키텍처들, 및 파이프라인들이 아래에 상세하게 설명된다. 명령어(들)의 실시예들은 그러한 시스템들, 아키텍처들, 및 파이프라인들 상에서 실행될 수 있지만, 이들 상세에 한정되지는 않는다.

벡터 친화적 명령어 포맷은 벡터 명령어들에 적합한 명령어 포맷이다(예를 들어, 벡터 연산들에 특정적인 소정 필드들이 존재한다). 벡터 연산 및 스칼라 연산 양쪽 모두가 벡터 친화적 명령어 포맷을 통해 지원되는 실시예들이 설명되었지만, 대안적인 실시예들은 벡터 친화적 명령어 포맷의 벡터 연산들만을 사용한다.

도 12a-12b는 본 발명의 실시예들에 따른 일반적 벡터 친화적 명령어 포맷 및 이것의 명령어 템플릿들을 도시하는 블록도들이다. 도 12a는 본 발명의 실시예들에 따른 일반적 벡터 친화적 명령어 포맷 및 이것의 클래스 A 명령어 템플릿들을 도시하는 블록도이며; 도 12b는 본 발명의 실시예들에 따른 일반적 벡터 친화적 명령어 포맷 및 이것의 클래스 B 명령어 템플릿들을 도시하는 블록도이다. 구체적으로, 일반적 벡터 친화적 명령어 포맷(1200)은 클래스 A 및 클래스 B 명령어 템플릿들이 정의된 것이고, 이 양자는 메모리 액세스 없음(no memory access)(1205) 명령어 템플릿들 및 메모리 액세스(1220) 명령어 템플릿들을 포함한다. 벡터 친화적 명령어 포맷의 맥락에서 일반적(generic)이라는 용어는 임의의 특정 명령어 세트에 얽매이지 않는 명령어 포맷을 지칭한다.

본 발명의 실시예들은 벡터 친화적 명령어 포맷이 다음을 지원하는 것으로 설명될 것이다: 32비트(4바이트) 또는 64비트(8바이트) 데이터 요소 폭(또는 사이즈)을 갖는 64바이트 벡터 피연산자 길이(또는 사이즈)(따라서 64바이트 벡터는 16개의 더블 워드-사이즈 요소 또는 대안적으로 8개의 쿼드 워드-사이즈 요소 중 어느 하나로 구성됨); 16비트(2바이트) 또는 8비트(1바이트) 데이터 요소 폭(또는 사이즈)을 갖는 64바이트 벡터 피연산자 길이(또는 사이즈); 32비트(4바이트), 64비트(8바이트), 16비트(2바이트) 또는 8비트(1바이트) 데이터 요소 폭(또는 사이즈)을 갖는 32바이트 벡터 피연산자 길이(또는 사이즈); 및 32비트(4바이트), 64비트(8바이트), 16비트(2바이트) 또는 8비트(1바이트) 데이터 요소 폭(또는 사이즈)을 갖는 16바이트 벡터 피연산자 길이(또는 사이즈); 대안적인 실시예들은 더 많거나, 적거나 또는 상이한 데이터 요소 폭(예를 들어, 128비트(16바이트) 데이터 요소 폭)을 갖는 더 많거나, 적거나 및/또는 상이한 벡터 피연산자 사이즈(예를 들어, 256바이트 벡터 피연산자)를 지원할 수 있다.

도 12a의 클래스 A 명령어 템플릿들은 다음을 포함한다: 1) 메모리 액세스 없음(1205) 명령어 템플릿들 내에, 메모리 액세스 없음, 풀 라운드 제어형 연산(1210) 명령어 템플릿 및 메모리 액세스 없음, 데이터 변환형 연산(1215) 명령어 템플릿이 도시되어 있고; 2) 메모리 액세스(1220) 명령어 템플릿들 내에, 메모리 액세스, 일시적(1225) 명령어 템플릿 및 메모리 액세스, 비일시적(1230) 명령어 템플릿이 도시되어 있다. 도 12b의 클래스 B 명령어 템플릿들은 다음을 포함한다: 1) 메모리 액세스 없음(1205) 명령어 템플릿들 내에, 메모리 액세스 없음, 기입 마스크 제어, 부분 라운드 제어형 연산(1212) 명령어 템플릿 및 메모리 액세스 없음, 기입 마스크 제어, vsize형 연산(1217) 명령어 템플릿이 도시되어 있고; 2) 메모리 액세스(1220) 명령어 템플릿들 내에, 메모리 액세스, 기입 마스크 제어(1227) 명령어 템플릿이 도시되어 있다.

일반적 벡터 친화적 명령어 포맷(1200)은 도 12a-12b에 도시된 순서로 아래 나열된 다음의 필드들을 포함한다.

포맷 필드(1240) - 이 필드 내의 특정 값(명령어 포맷 식별자 값)은 벡터 친화적 명령어 포맷, 및 따라서 명령어 스트림들 내의 벡터 친화적 명령어 포맷에서의 명령어들의 발생들을 고유하게 식별한다. 이와 같이, 이런 필드는 이것이 일반적 벡터 친화적 명령어 포맷만을 갖는 명령어 세트를 필요로 하지 않는다는 점에서 옵션이다.

베이스 연산 필드(1242) - 그의 내용은 상이한 베이스 연산들을 구별한다.

레지스터 인덱스 필드(1244) - 그의 내용은, 직접 또는 어드레스 생성을 통해, 그것들이 레지스터들 내에 있든지 메모리 내에 있든지, 소스 및 목적지 피연산자들의 위치들을 특정한다. 이들은 PxQ(예를 들어, 32x512, 16x128, 32x1024, 64x1024) 레지스터 파일로부터 N개의 레지스터를 선택하기에 충분한 비트 수를 포함한다. 일 실시예에서 N은 최대 3개의 소스 및 1개의 목적지 레지스터일 수 있지만, 대안적인 실시예들은 더 많거나 더 적은 소스들 및 목적지 레지스터들을 지원할 수 있다(예를 들어, 이러한 소스들 중 하나가 또한 목적지의 역할을 하는 경우에 최대 2개의 소스까지 지원할 수 있고, 이러한 소스들 중 하나가 또한 목적지의 역할을 하는 경우에 최대 3개의 소스를 지원할 수 있고, 최대 2개의 소스 및 1개의 목적지까지를 지원할 수 있다).

변경자 필드(Modifier field)(1246) - 그의 내용은 메모리 액세스하지 않는 것들로부터 메모리 액세스를 특정하는 일반적 벡터 명령어 포맷 내의 명령어들의 발생들을 구별하는데, 즉, 메모리 액세스 없음(1205) 명령어 템플릿들과 메모리 액세스(1220) 명령어 템플릿들 사이에서 구별한다. 메모리 액세스 연산들은 (일부 경우에서 레지스터들 내의 값들을 사용하여 소스 및/또는 목적지 어드레스들을 특정하는) 메모리 계층구조에 대해 판독 및/또는 기입하는 반면에, 메모리 액세스 없음 연산들은 그렇게 하지 않는다(예를 들어, 소스 및 목적지들이 레지스터들임). 일 실시예에서 이 필드는 메모리 어드레스 계산들을 수행하는 3가지 상이한 방식들 사이에서 또한 선택하지만, 대안적인 실시예들은 메모리 어드레스 계산들을 수행하는 더 많거나, 더 적거나 또는 상이한 방식들을 지원할 수 있다.

증강(Augmentation) 연산 필드(1250) - 그의 내용은 베이스 연산 이외에 수행될 다양한 상이한 연산들 중 어느 하나를 구별한다. 이 필드는 콘텍스트 특정적(context specific)이다. 본 발명의 일 실시예에서, 이 필드는 클래스 필드(1268), 알파 필드(1252), 및 베타 필드(1254)로 분할된다. 증강 연산 필드(1250)는 연산들의 공통 그룹들이 2, 3, 또는 4개의 명령어보다는 단일 명령어에서 수행될 수 있게 한다.

스케일 필드(1260) - 그의 내용은 메모리 어드레스 생성을 위한(예를 들어, 2^scale * index + base를 사용하는 어드레스 생성을 위한) 인덱스 필드의 내용의 스케일링(scaling)을 허용한다.

변위 필드(1262A) - 그의 내용은 (예를 들어, 2^scale * index + base + displacement를 사용하는 어드레스 생성을 위한) 메모리 어드레스 생성의 부분으로서 사용된다.

변위 인자 필드(Displacement Factor Field)(1262B)(변위 인자 필드(1262B) 바로 위의 변위 필드(1262A)의 병치(juxtaposition)는 하나 또는 다른 것이 사용됨을 나타낸다는 것에 유의한다) - 그의 내용은 어드레스 생성의 부분으로서 사용되고, 그것은 메모리 액세스의 사이즈(N)에 의해 스케일링될 변위 인자를 특정하며, 여기서 N은(예를 들어, 2^scale * index + base + scaled displacement를 사용하는 어드레스 생성을 위한) 메모리 액세스에서의 바이트들의 수이다. 잉여 하위 비트들(redundant low-order bits)은 무시되고, 따라서, 변위 인자 필드의 내용은 유효 어드레스를 계산하는 데 사용될 최종 변위를 생성하기 위하여 메모리 피연산자 총 사이즈(N)로 곱해진다. N의 값은 풀 오피코드 필드(1274)(본 명세서에서 나중에 설명됨) 및 데이터 조작 필드(1254C)에 기초하여 실행시간에서 프로세서 하드웨어에 의해 결정된다. 변위 필드(1262A) 및 변위 인자 필드(1262B)는 그것들이 메모리 액세스 없음(1205) 명령어 템플릿들을 위해 사용되지 않고/않거나 상이한 실시예들이 둘 중 하나만 구현하거나 또는 아무것도 구현하지 않을 수 있다는 점에서 옵션이다.

데이터 요소 폭 필드(1264) - 그의 내용은 사용될 다수의 데이터 요소 폭들 중 하나를 구별한다(일부 실시예들에서 모든 명령어들에 대해; 다른 실시예들에서 명령어들 중 일부만에 대해). 이 필드는, 단 하나의 데이터 요소 폭만이 지원되고/되거나 데이터 요소 폭들이 오피코드들의 일부 양태를 이용하여 지원되는 경우에 필요하지 않는다는 점에서 옵션이다.

기입 마스크 필드(1270) - 그의 내용은, 데이터 요소 위치 기초로, 목적지 벡터 피연산자 내의 그 데이터 요소 위치가 베이스 연산 및 증강 연산의 결과를 반영하는지를 제어한다. 클래스 A 명령어 템플릿들은 병합-기입마스킹(merging-writemasking)을 지원하는 반면에, 클래스 B 명령어 템플릿들은 병합-기입마스킹 및 제로화-기입마스킹(zeroing-writemasking) 양쪽 모두를 지원한다. 병합할 때에, 벡터 마스크들은 목적지 내의 임의의 세트의 요소들이 (베이스 연산 및 증대 연산에 의해 특정되는) 임의의 연산의 실행 동안 업데이트들로부터 보호될 수 있게 해주고; 다른 일 실시예에서는, 대응하는 마스크 비트가 0을 갖는 경우에 목적지의 각각의 요소의 이전의 값을 보존할 수 있게 해준다. 이에 반해, 제로화할 때에, 벡터 마스크들은 목적지 내의 임의의 세트의 요소들이 (베이스 연산 및 증대 연산에 의해 특정되는) 임의의 연산의 실행 동안 제로화될 수 있게 하고; 일 실시예에서는, 목적지의 요소는 대응하는 마스크 비트가 0 값을 가질 때에 0으로 설정된다. 이러한 기능성의 서브세트는 수행되는 연산의 벡터 길이를 제어하는 능력이지만(즉, 요소들의 범위(span)는 첫 번째 것으로부터 마지막 것까지 수정됨); 수정되는 요소들이 연속적인 것은 필요하지 않는다. 따라서, 기입 마스크 필드(1270)는 로드, 저장, 산술, 논리 등을 포함한 부분 벡터 연산들을 허용한다. 기입 마스크 필드(1270)의 내용이 사용될 기입 마스크를 포함하는 다수의 기입 마스크 레지스터들 중 하나를 선택하는(및 따라서 기입 마스크 필드(1270)의 내용은 수행될 마스킹을 간접적으로 식별하는) 본 발명의 실시예들이 설명되지만, 대안적인 실시예들은 그 대신에 또는 부가적으로 마스크 기입 필드(1270)의 내용이 수행될 마스킹을 직접 특정할 수 있게 한다.

즉치 필드(1272) - 그의 내용은 즉치(immediate)의 명세(specification)를 허용한다. 이 필드는, 이것이 즉치를 지원하지 않는 일반적 벡터 친화적 포맷의 구현에 존재하지 않으며, 즉치를 사용하지 않는 명령어들에 존재하지 않는다는 점에서 옵션이다.

클래스 필드(1268) - 그의 내용은 명령어들의 상이한 클래스들 간을 구별한다. 도 12a-b를 참조하면, 이 필드의 콘텐츠들은 클래스 A 및 클래스 B 명령어들 간을 선택한다. 도 12a-b에서, 라운딩된 코너 정사각형들(rounded corner squares)을 사용하여 특정 값이 필드(예를 들어, 도 12a-b에서 클래스 필드(1268)에 대해 각각 클래스 A(1268A) 및 클래스 B(1268B))에 존재함을 나타낸다.

클래스 A의 명령어 템플릿들

클래스 A의 메모리 액세스 없음(1205) 명령어 템플릿들의 경우, 알파 필드(1252)는 RS 필드(1252A)로서 해석되고, 그 내용은 수행될 상이한 증강 연산 타입들 중 하나를 구별하고(예를 들어, 라운드(1252A.1) 및 데이터 변환(1252A.2)은 각각 메모리 액세스 없음, 라운드형 연산(1210) 및 메모리 액세스 없음, 데이터 변환형 연산(1215) 명령어 템플릿들에 대해 특정되고), 베타 필드(1254)는 수행될 특정된 타입의 연산들 중 어느 하나를 구별한다. 메모리 액세스 없음(1205) 명령어 템플릿들에서, 스케일 필드(1260), 변위 필드(1262A), 및 변위 스케일 필드(1262B)는 존재하지 않는다.

메모리 액세스 없음 명령어 템플릿들 - 풀 라운드 제어형 연산들

메모리 액세스 없음 풀 라운드 제어형 연산(1210) 명령어 템플릿에서, 베타 필드(1254)는 라운드 제어 필드(1254A)로서 해석되고, 그 내용(들)은 정적 라운딩을 제공한다. 본 발명의 설명된 실시예들에서, 라운드 제어 필드(1254A)는 SAE(suppress all floating point exceptions) 필드(1256) 및 라운드 연산 제어 필드(1258)를 포함하지만, 대안적인 실시예들은 이러한 개념들 양자를 동일한 필드에 인코딩하거나 이러한 개념들/필드들 중 하나 또는 다른 하나만을 갖는 것(예를 들어, 라운드 연산 제어 필드(1258)만을 가질 수 있다)을 지원할 수 있다.

SAE 필드(1256) - 그의 내용은 예외 이벤트 보고를 디스에이블할 것인지 여부를 구별하고; SAE 필드(1256)의 내용이 억제가 인에이블됨을 나타낼 때, 주어진 명령어는 임의의 종류의 부동 소수점 예외 플래그를 보고하지 않고, 임의의 부동 소수점 예외 핸들러를 발생시키지 않는다.

라운드 연산 제어 필드(1258) - 그의 내용은 수행할 라운딩 연산들(예를 들어, 라운드-업, 라운드-다운, 제로를 향해 라운드(Round-towards-zero) 및 근사치로 라운드(Round-to-nearest))의 그룹 중 하나를 구별한다. 따라서, 라운드 연산 제어 필드(1258)는 명령어 당 기준으로 라운딩 모드의 변경을 허용한다. 프로세서가 라운딩 모드들을 특정하기 위한 제어 레지스터를 포함하는 본 발명의 일 실시예에서, 라운드 연산 제어 필드(1250)의 내용은 그 레지스터 값을 오버라이드한다.

메모리 액세스 없음 명령어 템플릿들 - 데이터 변환형 연산

메모리 액세스 없음 데이터 변환형 연산(1215) 명령어 템플릿들에서, 베타 필드(1254)는 데이터 변환 필드(1254B)로서 해석되고, 그 내용은 수행될 다수의 데이터 변환들(예를 들어, 데이터 변환 없음, 스위즐(swizzle), 브로드캐스트) 중 하나를 구별한다.

클래스 A의 메모리 액세스(1220) 명령어 템플릿의 경우에서, 알파 필드(1252)는 축출 힌트 필드(1252B)로서 해석되고, 그 내용은 사용될 축출 힌트들 중 하나를 구별하지만(도 12a에서, 일시적(1252B.1) 및 비일시적(1252B.2)이 각각 메모리 액세스, 일시적(1225) 명령어 템플릿 및 메모리 액세스, 비일시적(1230) 명령어 템플릿에 대해 특정된다), 베타 필드(1254)는 데이터 조작 필드(1254C)로서 해석되고, 그 내용은 수행될 다수의 데이터 조작 연산들(프리미티브들(primitives)이라고도 알려짐)(예를 들어, 조작 없음, 브로드캐스트, 소스의 상향 변환, 및 목적지의 하향 변환) 중 하나를 구별한다. 메모리 액세스(1220) 명령어 템플릿들은 스케일 필드(1260), 및 옵션으로 변위 필드(1262A) 또는 변위 스케일 필드(1262B)를 포함한다.

벡터 메모리 명령어들은 변환 지원으로 메모리로부터의 벡터 로드들 및 메모리로의 벡터 스토어들을 수행한다. 정규 벡터 명령어들에서와 같이, 벡터 메모리 명령어들은 데이터 요소-관련 방식으로 메모리로부터/로 데이터를 전달하고, 실제로 전달되는 요소들은 기입 마스크로서 선택되는 벡터 마스크의 내용에 의해 지시된다.

메모리 액세스 명령어 템플릿들 - 일시적

일시적 데이터는 캐싱으로부터 이익을 얻기에 충분한 곧 재사용될 가능성이 있는 데이터이다. 그러나 이것은 힌트이고, 상이한 프로세서들은 힌트를 완전히 무시하는 것을 포함하는 상이한 방식들로 그것을 구현할 수 있다.

메모리 액세스 명령어 템플릿들 - 비일시적

비일시적 데이터는 제1 레벨 캐시에서의 캐싱으로부터 이득을 얻기에 충분하도록 곧 재사용될 가능성이 없는 데이터이고, 축출을 위한 우선순위가 주어져야 한다. 그러나 이것은 힌트이고, 상이한 프로세서들은 힌트를 완전히 무시하는 것을 포함하는 상이한 방식들로 그것을 구현할 수 있다.

클래스 B의 명령어 템플릿들

클래스 B의 명령어 템플릿들의 경우에, 알파 필드(1252)는 기입 마스크 제어(Z) 필드(1252C)로서 해석되고, 그 내용은 기입 마스크 필드(1270)에 의해 제어된 기입 마스킹이 병합 또는 제로잉이어야 하는지를 구별한다.

클래스 B의 메모리 액세스 없음(1205) 명령어 템플릿들의 경우에, 베타 필드(1254)의 부분은 RL 필드(1257A)로서 해석되고, 그 내용은 수행될 상이한 증강 연산 타입들 중 하나를 구별하지만(예를 들어, 라운드(1257A.1) 및 벡터 길이(VSIZE)(1257A.2)는 각각 메모리 액세스 없음, 기입 마스크 제어, 부분 라운드 제어형 연산(1212) 명령어 템플릿, 및 메모리 액세스 없음, 기입 마스크 제어, VSIZE형 연산(1217) 명령어 템플릿에 대해 특정된다), 베타 필드(1254)의 나머지는 특정된 타입의 연산들 중 어느 것이 수행될지를 구별한다. 메모리 액세스 없음(1205) 명령어 템플릿들에서, 스케일 필드(1260), 변위 필드(1262A), 및 변위 스케일 필드(1262B)는 존재하지 않는다.

메모리 액세스 없음, 기입 마스크 제어, 부분 라운드 제어형 연산(1210) 명령어 템플릿에서, 베타 필드(1254)의 나머지는 라운드 연산 필드(1259A)로서 해석되고, 예외 이벤트 보고는 디스에이블된다(주어진 명령어는 임의의 종류의 부동 소수점 예외 플래그를 보고하지 않고, 임의의 부동 소수점 예외 핸들러를 발생시키지 않는다).

라운드 연산 제어 필드(1259A)는 - 라운드 연산 제어 필드(1258)처럼, 이것의 내용은 한 그룹의 라운드 연산들 중 어느 것을 실행할지를 구별해 준다(예컨대, 라운드 업, 라운드 다운, 제로를 향한 라운드 및 근사치로 라운드). 따라서, 라운드 연산 제어 필드(1259A)는 명령어 당 기준으로 라운딩 모드의 변경을 허용한다. 프로세서가 라운딩 모드들을 특정하기 위한 제어 레지스터를 포함하는 본 발명의 일 실시예에서, 라운드 연산 제어 필드(1250)의 내용은 그 레지스터 값을 오버라이드한다.

메모리 액세스 없음, 기입 마스크 제어, VSIZE형 연산(1217) 명령어 템플릿에서, 베타 필드(1254)의 나머지는 벡터 길이 필드(1259B)로서 해석되고, 그 내용은 수행될 다수의 데이터 벡터 길이들(예를 들어, 128, 256, 또는 512바이트) 중 하나를 구별한다.

클래스 B의 메모리 액세스(1220) 명령어 템플릿의 경우에, 베타 필드(1254)의 부분은 브로드캐스트 필드(1257B)로서 해석되고, 그 내용은 브로드캐스트 타입 데이터 조작 연산이 수행될 것인지 여부를 구별하지만, 베타 필드(1254)의 나머지는 벡터 길이 필드(1259B)로서 해석된다. 메모리 액세스(1220) 명령어 템플릿들은 스케일 필드(1260), 및 옵션으로 변위 필드(1262A) 또는 변위 스케일 필드(1262B)를 포함한다.

일반적 벡터 친화적 명령어 포맷(1200)과 관련하여, 포맷 필드(1240), 베이스 연산 필드(1242), 및 데이터 요소 폭 필드(1264)를 포함하는 풀 오피코드 필드(1274)가 도시된다. 풀 오피코드 필드(1274)가 이들 필드 전부를 포함하는 일 실시예가 도시되지만, 풀 오피코드 필드(1274)는 그것들 전부를 지원하지 않는 실시예들에 있어서 이들 필드 전부보다 적게 포함한다. 풀 오피코드 필드(1274)는 연산 코드(오피코드)를 제공한다.

증강 연산 필드(1250), 데이터 요소 폭 필드(1264), 및 기입 마스크 필드(1270)는 이러한 특징들이 일반적 벡터 친화적 명령어 포맷에서 명령어 당 기준으로 특정될 수 있게 한다.

기입 마스크 필드와 데이터 요소 폭 필드의 조합들은, 마스크가 상이한 데이터 요소 폭들에 기초하여 적용되는 것을 그것들이 허용한다는 점에서 타이핑된 명령어들(typed instructions)을 생성한다.

클래스 A 및 클래스 B 내에서 발견되는 다양한 명령어 템플릿들은 상이한 상황들에서 이롭다. 본 발명의 일부 실시예에서, 상이한 프로세서들 또는 프로세서 내의 상이한 코어들은 클래스 A만을, 클래스 B만을, 또는 양자의 클래스들을 지원할 수 있다. 예를 들어, 범용 컴퓨팅에 대해 의도된 고성능 범용 비순차 코어는 클래스 B만을 지원할 수 있고, 주로 그래픽 및/또는 과학적(쓰루풋) 컴퓨팅에 대해 의도된 코어는 클래스 A만을 지원할 수 있고, 양쪽 모두를 위해 의도된 코어는 양쪽 모두를 지원할 수 있다(물론, 양자의 클래스들로부터의 명령어들 및 템플릿들의 소정의 혼합을 갖지만 양자의 클래스들로부터의 명령어들 및 템플릿들 전부를 갖지는 않는 코어는 본 발명의 범위 내에 있다). 또한, 단일 프로세서가 복수의 코어를 포함할 수 있는데, 이들 모두는 동일한 클래스를 지원하거나 또는 상이한 코어들이 상이한 클래스를 지원한다. 예를 들어, 별개의 그래픽 및 범용 코어들을 갖는 프로세서에서, 주로 그래픽 및/또는 과학적 컴퓨팅에 대해 의도된 그래픽 코어들 중 하나는 클래스 A만을 지원할 수 있는 반면에, 범용 코어들 중 하나 이상은, 클래스 B만을 지원하는, 범용 컴퓨팅에 대해 의도된 비순차적 실행 및 레지스터 리네이밍을 갖는 고성능 범용 코어들일 수 있다. 별개의 그래픽 코어를 갖지 않는 다른 프로세서는 클래스 A 및 클래스 B 양쪽 모두를 지원하는 하나 이상의 범용 순차적 또는 비순차적 코어를 포함할 수 있다. 물론, 하나의 클래스로부터의 피처들은 본 발명의 상이한 실시예들에서의 다른 클래스에서 또한 구현될 수 있다. 하이 레벨 언어로 작성된 프로그램은 다음을 포함하는 다양한 상이한 실행 가능 형태가 될 것이다(예로서, 적시(just in time) 컴파일링 또는 정적 컴파일링될 것이다): 1) 실행을 위해 타겟 프로세서에 의해 지원되는 클래스(들)의 명령어만을 갖는 형태; 또는 2) 모든 클래스의 명령어의 상이한 조합을 사용하여 작성되는 대안적 루틴들, 및 코드를 현재 실행하고 있는 프로세서에 의해 지원되는 명령어에 기초하여 실행하기 위한 루틴들을 선택하는 제어 흐름 코드를 갖는 형태.

도 13a-d은 본 발명의 실시예들에 따른 예시적인 특정적 벡터 친화적 명령어 포맷을 도시하는 블록도이다. 도 13a-d는 필드들의 위치, 사이즈, 해석 및 순서뿐만 아니라, 이들 필드들의 일부에 대한 값들을 특정한다는 점에서 특정적인 특정적 벡터 친화적 명령어 포맷(1300)을 도시한다. 특정적 벡터 친화적 명령어 포맷(1300)은 x86 명령어 세트를 확장하는 데 사용될 수 있고, 따라서 필드들 중 일부는 기존의 x86 명령어 세트 및 그의 확장(예를 들어, AVX)에서 사용된 것들과 유사하거나 동일하다. 이 포맷은 확장들을 갖는 기존의 x86 명령어 세트의 프리픽스 인코딩 필드, 실제 오피코드 바이트 필드(real opcode byte field), MOD R/M 필드, SIB 필드, 변위 필드 및 즉치 필드들과 일관되게 유지된다. 도 13으로부터의 필드들이 매핑하는 도 12으로부터의 필드들이 예시된다.

본 발명의 실시예들은 예시의 목적으로 일반적 벡터 친화적 명령어 포맷(1200)의 문맥에서 특정적 벡터 친화적 명령어 포맷(1300)을 참조하여 설명되지만, 본 발명은 청구되는 경우를 제외하고 특정적 벡터 친화적 명령어 포맷(1300)으로 한정되지 않는다. 예를 들어, 일반적 벡터 친화적 명령어 포맷(1200)은 다양한 필드에 대한 다양한 가능한 사이즈들을 고려하지만, 특정적 벡터 친화적 명령어 포맷(1300)은 특정 사이즈들의 필드들을 갖는 것으로서 도시된다. 특정 예에 의해, 데이터 요소 폭 필드(1264)는 특정적 벡터 친화적 명령어 포맷(1300)에서 1비트 필드로서 도시되지만, 본 발명은 그것으로 한정되지 않는다(즉, 일반적 벡터 친화적 명령어 포맷(1200)은 데이터 요소 폭 필드(1264)의 다른 사이즈들을 고려한다).

일반적 벡터 친화적 명령어 포맷(1200)은 도 13a에 도시된 순서로 아래에 나열된 다음의 필드들을 포함한다.

EVEX 프리픽스(바이트들 0-3)(1302) - 4-바이트 형태로 인코딩된다.

포맷 필드(1240)(EVEX 바이트 0, 비트들 [7:0]) - 제1 바이트(EVEX 바이트 0)는 포맷 필드(1240)이고, 그것은 0x62(본 발명의 일 실시예에서 벡터 친화적 명령어 포맷을 구별하는 데 사용되는 고유 값)를 포함한다.

제2 내지 제4 바이트(EVEX 바이트 1-3)는 특정 능력을 제공하는 복수의 비트 필드를 포함한다.

REX 필드(1305)(EVEX 바이트 1, 비트들 [7-5]) - EVEX.R 비트 필드(EVEX 바이트 1, 비트 [7] - R), EVEX.X 비트 필드(EVEX 바이트 1, 비트 [6] - X), 및 1257BEX 바이트 1, 비트 [5] - B로 이루어진다. EVEX.R, EVEX.X 및 EVEX.B 비트 필드들은 대응하는 VEX 비트 필드들과 동일 기능성을 제공하며, 1의 보수 형태를 사용하여 인코딩된다(즉, ZMM0는 1211B로서 인코딩되고, ZMM15는 0000B로서 인코딩된다). 명령어들의 다른 필드들은 관련 기술분야에 공지된 바와 같이 레지스터 인덱스들의 하위 3비트를 인코딩하여(rrr, xxx, 및 bbb), EVEX.R, EVEX.X 및 EVEX.B를 추가함으로써 Rrrr, Xxxx, 및 Bbbb가 형성될 수 있다.

REX' 필드(1210) - 이것은 REX' 필드(1210)의 제1 부분이고, 확장된 32개의 레지스터 세트의 상위 16 또는 하위 16을 인코딩하는 데 사용되는 EVEX.R' 비트 필드(EVEX 바이트 1, 비트 [4] - R')이다. 본 발명의 일 실시예에서, 이 비트는, 아래에 표시되는 바와 같은 다른 것들과 함께, (잘 알려진 x86 32-비트 모드에서) BOUND 명령어와 구분하기 위해 비트 반전된 포맷으로 저장되고, 그것의 실제 오피코드 바이트는 62이지만, (후술되는) MOD R/M 필드에서 MOD 필드 내의 11의 값을 수락하지 않으며; 본 발명의 대안적인 실시예들은 반전된 포맷으로 이것 및 아래에 표시되는 다른 비트들을 저장하지 않는다. 하위 16개의 레지스터를 인코딩하는 데 1의 값이 사용된다. 다시 말해서, R'Rrrr는 다른 필드들로부터의 EVEX.R', EVEX.R, 및 다른 RRR를 결합시킴으로써 형성된다.

오피코드 맵 필드(1315)(EVEX 바이트 1, 비트[3:0] - mmmm) - 그의 내용은 암시적인 선단 오피코드 바이트(implied leading opcode byte)(0F, 0F 38 또는 0F 3)를 인코딩한다.

데이터 요소 폭 필드(1264)(EVEX 바이트 2, 비트 [7] - W) - 표기법 EVEX.W에 의해 표현된다. EVEX.W는 데이터타입(32비트 데이터 요소 또는 64비트 데이터 요소 중 어느 하나)의 입도(사이즈)를 정의하는 데 사용된다.

EVEX.vvvv(1320)(EVEX 바이트 2, 비트 [6:3]-vvvv) - EVEX.vvvv의 역할은 다음을 포함할 수 있다: 1) EVEX.vvvv는 반전된(1의 보수) 형태로 특정된 제1 소스 레지스터 피연산자를 인코딩하고 2개 이상의 소스 피연산자를 갖는 명령어에 대해 유효하다; 2) EVEX.vvvv는 특정 벡터 시프트에 대해 1의 보수 형태로 특정된 목적지 레지스터 피연산자를 인코딩한다; 또는 3) EVEX.vvvv는 임의의 피연산자를 인코딩하지 않으며, 그 필드는 예약되어 있고 1211b를 포함해야 한다. 따라서, EVEX.vvvv 필드(1320)는 반전된(1의 보수) 형태로 저장되는 제1 소스 레지스터 특정자의 하위 4비트를 인코딩한다. 명령어에 따라, 추가의 상이한 EVEX 비트 필드가 특정자 사이즈를 32개의 레지스터로 확장하기 위해 사용된다.

EVEX.U 클래스 필드(1268)(EVEX 바이트 2, 비트 [2]-U) - EVEX.U = 0이면, 그것은 클래스 A 또는 EVEX.U0를 나타내고, EVEX.U = 1이면, 그것은 클래스 B 또는 EVEX.U1를 나타낸다.

프리픽스 인코딩 필드(1325)(EVEX 바이트 2, 비트[1:0]-pp) - 베이스 연산 필드에 대한 추가 비트들을 제공한다. EVEX 프리픽스 포맷의 레거시 SSE 명령어들에 대한 지원을 제공하는 것에 외에, 이것은 또한 SIMD 프리픽스를 콤팩트화하는 이득을 갖는다(SIMD 프리픽스를 표현하기 위해 바이트를 요구하는 것이 아니라, EVEX 프리픽스는 2비트만을 요구함). 일 실시예에서, 레거시 포맷 및 EVEX 프리픽스 포맷 양자에서 SIMD 프리픽스(66H, F2H, F3H)를 사용하는 레거시 SSE 명령어를 지원하기 위해, 이들 레거시 SIMD 프리픽스는 SIMD 프리픽스 인코딩 필드에 인코딩되고; 런타임에서 디코더의 PLA에 제공되기 전에 레거시 SIMD 프리픽스 내로 확장된다(그래서, PLA는 수정 없이 레거시와, 이들 레거시 명령어의 EVEX 포맷 양자를 실행할 수 있다). 더 새로운 명령어들이 오피코드 확장으로서 직접 EVEX 프리픽스 인코딩 필드의 내용을 사용할 수 있지만, 소정 실시예들은 일관성을 위해 유사한 방식으로 확장되고, 오히려 상이한 의미들이 이들 레거시 SIMD 프리픽스들에 의해 특정되는 것을 허용한다. 대안적인 실시예는 2비트 SIMD 프리픽스 인코딩들을 지원하도록 PLA를 재설계할 수 있고, 따라서 확장을 요구하지 않는다.

알파 필드(1252)(EVEX 바이트 3, 비트[7] - EH; EVEX.EH, EVEX.rs, EVEX.RL, EVEX.기입 마스크 제어, 및 EVEX.N이라고도 알려짐; 또한 α로 예시됨) - 앞서 설명된 바와 같이, 이 필드는 콘텍스트 특정적이다.

베타 필드(1254)(EVEX 바이트 3, 비트 [6:4] - SSS; EVEX.s_2-0, EVEX.r_2-0, EVEX.rr1, EVEX.LL0, EVEX.LLB로도 알려짐; 또한 βββ로 예시됨) - 앞서 설명된 바와 같이, 이 필드는 콘텍스트 특정적이다.

REX' 필드(1210) - 이것은 REX' 필드의 나머지이고, 확장된 32 레지스터 세트의 상위 16 또는 하위 16 중 어느 하나를 인코딩하는 데 사용될 수 있는 EVEX.V' 비트 필드(EVEX 바이트 3, 비트 [3] - V')이다. 이 비트는 비트 반전된 포맷으로 저장된다. 하위 16개의 레지스터를 인코딩하는 데 1의 값이 사용된다. 다시 말하면, V'VVVV는 EVEX.V', EVEX.vvvv를 결합함으로써 형성된다.

기입 마스크 필드(1270)(EVEX 바이트 3, 비트들 [2:0] - kkk) - 그의 내용은 전술한 바와 같은 기입 마스크 레지스터들에 레지스터의 인덱스를 특정한다. 본 발명의 일 실시예에서, 특정 값 EVEX.kkk=000은 특정 명령어에 대해 어떤 기입 마스크도 사용되지 않음을 암시하는 특정한 거동을 갖는다(이것은 모든 것들에 하드와이어드된 기입 마스크의 사용 또는 마스킹 하드웨어를 바이패스하는 하드웨어의 사용을 포함하는 각종 방식들로 구현될 수 있음).

실제 오피코드 필드(1330)(바이트 4)는 또한 오피코드 바이트로 알려진다. 오피코드의 일부는 이 필드에서 특정된다.

MOD R/M 필드(1340)(바이트 5)는 MOD 필드(1342), Reg 필드(1344), 및 R/M 필드(1346)를 포함한다. 전술한 바와 같이, MOD 필드(1342)의 내용은 메모리 액세스와 메모리 액세스 없음 연산들 사이를 구별한다. Reg 필드(1344)의 역할은, 목적지 레지스터 피연산자 또는 소스 레지스터 피연산자 중 어느 하나를 인코딩하는 것 또는 오피코드 확장으로서 취급되고 임의의 명령어 피연산자를 인코딩하는데 사용되지 않는 두 가지 상황으로 요약될 수 있다. R/M 필드(1346)의 역할은 메모리 어드레스를 참조하는 명령어 피연산자를 인코딩하거나 목적지 레지스터 피연산자 또는 소스 레지스터 피연산자를 인코딩하는 것을 포함할 수 있다.

SIB(Scale, Index, Base) 바이트(바이트 6) - 전술한 바와 같이, 스케일 필드(1250)의 내용은 메모리 어드레스 생성을 위해 사용된다. SIB.xxx(1354) 및 SIB.bbb(1356) - 이 필드들의 내용은 레지스터 인덱스들 Xxxx 및 Bbbb과 관련하여 앞서 언급하였다.

변위 필드(1262A)(바이트들 7-10) - MOD 필드(1342)가 10을 포함할 때, 바이트들 7-10은 변위 필드(1262A)이고, 그것은 레거시 32-비트 변위(disp32)와 동일하게 작용하고, 바이트 입도에서 작용한다.

변위 인자 필드(1262B)(바이트 7) - MOD 필드(1342)가 01을 포함할 때, 바이트 7은 변위 인자 필드(1262B)이다. 이 필드의 위치는 바이트 입도로 작용하는 레거시 x86 명령어 세트 8비트 변위(disp8)의 위치와 동일하다. disp8이 부호 확장되기(sign extended) 때문에, 이것은 단지 -128과 127바이트 오프셋들 사이를 어드레싱할 수 있고; 64바이트 캐시 라인들에 관하여, disp8은 4개의 실제 유용한 값들인 -128, -64, 0, 64로만 설정될 수 있는 8비트를 사용하며; 더 큰 범위가 종종 필요하기 때문에, disp32가 사용되지만; disp32는 4바이트를 요구한다. disp8 및 disp32와 반대로, 변위 인자 필드(1262B)는 disp8의 재해석이고; 변위 인자 필드(1262B)를 사용할 때, 실제 변위는 메모리 피연산자 액세스의 사이즈(N)로 곱해진 변위 인자 필드의 내용에 의해 결정된다. 이러한 유형의 변위는 disp8*N으로 지칭된다. 이것은 평균 명령어 길이를 감소시킨다(단일 바이트가 그 변위에 사용되지만 훨씬 더 큰 범위를 갖는다). 이러한 압축된 변위는, 유효 변위가 메모리 액세스의 입도의 배수이고, 그에 따라 어드레스 오프셋의 잉여 하위 비트들이 인코딩될 필요가 없다는 가정에 기초한다. 다시 말해, 변위 인자 필드(1262B)는 레거시 x86 명령어 세트 8-비트 변위를 대체한다. 따라서, 변위 인자 필드(1262B)는 disp8이 disp8*N로 오버로드된다는 것만 제외하고 x86 명령어 세트 8-비트 변위와 동일한 방식으로 인코딩된다(그래서 ModRM/SIB 인코딩 규칙들에서 어떠한 것도 변하지 않는다). 다시 말하면, 인코딩 규칙들 또는 인코딩 길이들에서 어떤 변경도 존재하지 않지만, (바이트-관련 어드레스 오프셋(byte-wise address offset)을 획득하기 위해 메모리 피연산자의 사이즈에 의해 변위를 스케일링할 필요가 있는) 하드웨어에 의한 변위 값의 해석에서만 변경이 존재한다.

즉치 필드(1272)는 전술한 바와 같이 동작한다.

풀 오피코드 필드

도 13b는 본 발명의 일 실시예에 따른 풀 오피코드 필드(1274)를 구성하는 특정적 벡터 친화적 명령어 포맷(1300)의 필드들을 도시하는 블록도이다. 구체적으로, 풀 오피코드 필드(1274)는 포맷 필드(1240), 베이스 연산 필드(1242), 및 데이터 요소 폭(W) 필드(1264)를 포함한다. 베이스 연산 필드(1242)는 프리픽스 인코딩 필드(1325), 오피코드 맵 필드(1315), 및 실제 오피코드 필드(1330)를 포함한다.

레지스터 인덱스 필드

도 13c는 본 발명의 일 실시예에 따른 레지스터 인덱스 필드(1244)를 구성하는 특정적 벡터 친화적 명령어 포맷(1300)의 필드들을 도시하는 블록도이다. 구체적으로, 레지스터 인덱스 필드(1244)는 REX 필드(1305), REX' 필드(1310), MODR/M.reg 필드(1344), MODR/M.r/m 필드(1346), VVVV 필드(1320), xxx 필드(1354), 및 bbb 필드(1356)를 포함한다.

증강 연산 필드

도 13d는 본 발명의 일 실시예에 따른 증강 연산 필드(1250)를 구성하는 특정적 벡터 친화적 명령어 포맷(1300)의 필드들을 도시하는 블록도이다. 클래스(U) 필드(1268)가 0을 포함할 때, 그것은 EVEX.U0(클래스 A(1268A))를 의미하고; 그것이 1을 포함할 때, 그것은 EVEX.U1(클래스 B(1268B))을 의미한다. U=0이고 MOD 필드(1342)가 11을 포함할 때(메모리 액세스 없음 연산을 의미함), 알파 필드(1252)(EVEX 바이트 3, 비트 [7] - EH)는 rs 필드(1252A)로서 해석된다. rs 필드(1252A)가 1을 포함할 때(라운드(1252A.1)), 베타 필드(1254)(EVEX 바이트 3, 비트들 [6:4]- SSS)는 라운드 제어 필드(1254A)로서 해석된다. 라운드 제어 필드(1254A)는 1비트 SAE 필드(1256) 및 2비트 라운드 연산 필드(1258)를 포함한다. rs 필드(1252A)가 0을 포함할 때(데이터 변환(1252A.2)), 베타 필드(1254)(EVEX 바이트 3, 비트들 [6:4]- SSS)는 3비트 데이터 변환 필드(1254B)로서 해석된다. U=0이고 MOD 필드(1342)가 00, 01, 또는 10을 포함할 때(메모리 액세스 연산을 의미함), 알파 필드(1252)(EVEX 바이트 3, 비트 [7] - EH)는 축출 힌트(eviction hint)(EH) 필드(1252B)로서 해석되고, 베타 필드(1254)(EVEX 바이트 3, 비트들 [6:4]- SSS)는 3비트 데이터 조작 필드(1254C)로서 해석된다.

U=1일 때, 알파 필드(1252)(EVEX 바이트 3, 비트 [7] - EH)는 기입 마스크 제어(Z) 필드(1252C)로서 해석된다. U=1이고 MOD 필드(1342)가 11을 포함할 때(메모리 액세스 없음 연산을 의미함), 베타 필드(1254)의 부분(EVEX 바이트 3, 비트 [4]- S₀)은 RL 필드(1257A)로서 해석되고; 그것이 1을 포함할 때(라운드(1257A.1)), 베타 필드(1254)의 나머지(EVEX 바이트 3, 비트 [6-5]- S_2- ₁)는 라운드 연산 필드(1259A)로서 해석되고, RL 필드(1257A)가 0을 포함할 때(VSIZE(1257.A2)), 베타 필드(1254)의 나머지(EVEX 바이트 3, 비트 [6-5]- S_2- ₁)는 벡터 길이 필드(1259B)(EVEX 바이트 3, 비트 [6-5]- L_1- ₀)로서 해석된다. U=1이고 MOD 필드(1342)가 00, 01, 또는 10을 포함할 때(메모리 액세스 연산을 의미함), 베타 필드(1254)(EVEX 바이트 3, 비트들 [6:4]- SSS)는 벡터 길이 필드(1259B)(EVEX 바이트 3, 비트 [6-5]- L_1-0) 및 브로드캐스트 필드(1257B)(EVEX 바이트 3, 비트 [4]- B)로서 해석된다.

도 14는 본 발명의 일 실시예에 따른 레지스터 아키텍처(1400)의 블록도이다. 도시된 실시예에서, 폭이 512비트인 32개의 벡터 레지스터들(1410)이 존재하고; 이들 레지스터들은 zmm0 내지 zmm31로서 참조된다. 하위 16개의 zmm 레지스터들의 하위 256비트는 레지스터들 ymm0-16에 오버레이된다. 하위 16개의 zmm 레지스터들의 하위 128비트(ymm 레지스터들의 하위 128비트)는 레지스터들 xmm0-15에 오버레이된다. 특정적 벡터 친화적 명령어 포맷(1300)은 아래 표에 예시된 바와 같이 이들 오버레이된 레지스터 파일에 대해 동작한다.

다시 말해, 벡터 길이 필드(1259B)는 최대 길이와 하나 이상의 다른 더 짧은 길이들 사이에서 선택하고, 각각의 그러한 더 짧은 길이는 선행 길이의 절반 길이이고; 벡터 길이 필드(1259B)를 갖지 않는 명령어 템플릿들은 최대 벡터 길이에 대해 동작한다. 또한, 일 실시예에서, 특정적 벡터 친화적 명령어 포맷(1300)의 클래스 B 명령어 템플릿들은 패킹된 또는 스칼라 단일/2배 정밀도 부동 소수점 데이터 및 패킹된 또는 스칼라 정수 데이터에 대해 동작한다. 스칼라 연산들은 zmm/ymm/xmm 레지스터 내의 최하위 데이터 요소 위치에서 수행되는 연산들이고; 상위 데이터 요소 위치들은 실시예에 따라 명령어 이전에 이들이 있었던 것과 동일하게 남겨지거나 또는 제로화된다.

기입 마스크 레지스터들(1415) - 예시된 실시예에서, 각각 64비트 사이즈인 8개의 기입 마스크 레지스터(k0 내지 k7)가 존재한다. 대안적인 실시예에서, 기입 마스크 레지스터들(1415)은 16비트 사이즈이다. 전술한 바와 같이, 본 발명의 일 실시예에서, 벡터 마스크 레지스터 k0은 기입 마스크로서 사용될 수 없고; 통상적으로 k0을 나타내는 인코딩이 기입 마스크를 위해 사용될 때, 이것은 0xFFFF의 하드와이어드 기입 마스크(hardwired write mask)를 선택하여, 그 명령어에 대한 기입 마스킹을 효과적으로 디스에이블한다.

범용 레지스터들(1425) - 예시된 실시예에서, 메모리 피연산자들을 어드레싱하기 위해 기존의 x86 어드레싱 모드들과 함께 사용되는 16개의 64-비트 범용 레지스터들이 존재한다. 이들 레지스터들은 RAX, RBX, RCX, RDX, RBP, RSI, RDI, RSP 및 R8 내지 R15라는 이름들로 참조된다.

MMX 패킹된 정수 플랫 레지스터 파일(1450)이 에일리어싱되는 스칼라 부동 소수점 스택 레지스터 파일(x87 스택)(1445) - 예시된 실시예에서, x87 스택은 x87 명령어 세트 확장을 사용하여 32/64/80-비트 부동 소수점 데이터에 대해 스칼라 부동 소수점 연산들을 수행하는 데 사용된 8-요소 스택이고; MMX 레지스터들을 사용하여 64-비트 패킹된 정수 데이터에 대해 연산들을 수행하고, 또한 MMX 및 XMM 레지스터들 사이에서 수행되는 일부 연산들에 대한 피연산자들을 홀드한다.

본 발명의 대안적인 실시예들은 더 넓거나 더 좁은 레지스터들을 사용할 수 있다. 부가적으로, 본 발명의 대안적인 실시예들은 더 많거나, 더 적거나 또는 상이한 레지스터 파일들 및 레지스터들을 사용할 수 있다.

도 15a-b는 코어가 칩 내의 여러 로직 블록들(동일한 타입 및/또는 상이한 타입의 다른 코어들을 포함함) 중 하나의 로직 블록인 보다 구체적인 예시적인 순차 코어 아키텍처의 블록도를 도시한다. 로직 블록들은 애플리케이션에 따라, 일부 고정된 기능 로직, 메모리 I/O 인터페이스들, 및 다른 필요한 I/O 로직을 갖는 고 대역폭 인터커넥트 네트워크(예를 들어, 링 네트워크)를 통해 통신한다.

도 15a는, 본 발명의 실시예들에 따른, 단일 프로세서 코어를, 온-다이 인터커넥트 네트워크(1502)로의 그 접속 및 레벨 2(L2) 캐시의 그 로컬 서브세트(1504)와 함께, 나타낸 블록도이다. 일 실시예에서, 명령어 디코더(1500)는 패킹된 데이터 명령어 세트 확장을 갖는 x86 명령어 세트를 지원한다. L1 캐시(1506)는 스칼라 유닛 및 벡터 유닛에 대한 캐시 메모리로의 낮은 레이턴시 액세스들을 허용한다. (설계를 간략화하기 위한) 일 실시예에서, 스칼라 유닛(1508) 및 벡터 유닛(1510)은 별개의 레지스터 세트들(각각, 스칼라 레지스터들(1512) 및 벡터 레지스터들(1514))을 사용하고, 이들 사이에 전송되는 데이터는 메모리에 기입되고 나서 레벨 1(L1) 캐시(1506)로부터 리드 백(read back)되는 반면, 본 발명의 대안적인 실시예들은 상이한 접근방식을 사용할 수 있다(예를 들어, 단일 레지스터 세트를 사용하거나, 또는 기입 및 리드 백되지 않고 데이터가 2개의 레지스터 파일들 사이에서 전송되게 하는 통신 경로를 포함함).

L2 캐시의 로컬 서브세트(1504)는, 프로세서 코어 당 하나씩인 별개의 로컬 서브세트들로 분할되는 글로벌 L2 캐시의 일부이다. 각각의 프로세서 코어는 L2 캐시의 그 자신의 로컬 서브세트(1504)에 대한 직접 액세스 경로를 갖는다. 프로세서 코어에 의해 판독된 데이터는 자신의 L2 캐시 서브세트(1504)에 저장되며, 다른 프로세서 코어들이 그들 자신의 로컬 L2 캐시 서브세트들에 액세스하는 것과 병렬로 빠르게 액세스될 수 있다. 프로세서 코어에 의해 기입되는 데이터는 그 자신의 L2 캐시 서브세트(1504)에 저장되고 필요하다면 다른 서브세트들로부터 플러싱된다. 링 네트워크는 공유 데이터에 대한 코히런시를 보장한다. 링 네트워크는 양-방향성이어서, 프로세서 코어들, L2 캐시들 및 다른 로직 블록들과 같은 에이전트들이 칩 내에서 상호 통신하는 것을 허용한다. 각각의 링 데이터-경로는 방향당 1012비트 폭이다.

도 15b는 본 발명의 실시예들에 따른 도 15a의 프로세서 코어의 일부분의 확대도이다. 도 15b는 L1 캐시(1504)의 일부인 LI 데이터 캐시(1506A)뿐만 아니라 벡터 유닛(1510) 및 벡터 레지스터들(1514)에 관한 보다 상세한 내용을 포함한다. 구체적으로, 벡터 유닛(1510)은 정수, 단일 정밀도 부동 소수점, 및 2배 정밀도 부동 소수점 명령어들 중 하나 이상을 실행하는 16-와이드(16-wide) 벡터 처리 유닛(VPU)(16-와이드 ALU(1528)를 참조)이다. VPU는 스위즐링 유닛(1520)을 이용한 레지스터 입력들의 스위즐링(swizzling), 수치 변환 유닛(1522A-B)을 이용한 수치 변환, 및 복제 유닛(1524)을 이용한 메모리 입력에 대한 복제를 지원한다. 기입 마스크 레지스터들(1526)은 결과적인 벡터 기입들을 서술하는 것(predicating)을 허용한다.

본 발명의 실시예들은 전술한 다양한 단계들을 포함할 수 있다. 이들 단계는, 범용 또는 특수 목적 프로세서가 이들 단계를 수행하게 하는데 사용될 수 있는 머신 실행가능 명령어들로 구현될 수 있다. 대안적으로, 이들 단계는, 이들 단계를 수행하기 위한 하드와이어드 로직을 포함하는 특정 하드웨어 컴포넌트들에 의해, 또는 프로그램된 컴퓨터 컴포넌트들과 맞춤형 하드웨어 컴포넌트들의 임의의 조합에 의해 수행될 수 있다.

본 명세서에 설명된 바와 같이, 명령어들은, 비일시적인 컴퓨터 판독가능 매체로 구현된 메모리에 저장되는 소프트웨어 명령어들, 또는 미리 결정된 기능성을 갖거나 특정 연산들을 수행하도록 구성된 주문형 집적 회로들(ASIC들)과 같은 하드웨어의 특정 구성들을 지칭할 수 있다. 따라서, 도면들에 도시된 기술들은, 하나 이상의 전자 디바이스(예를 들어, 엔드 스테이션, 네트워크 요소 등) 상에 저장되어 실행되는 데이터 및 코드를 사용하여 구현될 수 있다. 이러한 전자 디바이스들은, 비일시적인 컴퓨터 머신 판독가능 저장 매체(예를 들어, 자기 디스크; 광학 디스크; 랜덤 액세스 메모리; 판독 전용 메모리; 플래시 메모리 디바이스; 상변화 메모리) 및 일시적인 컴퓨터 머신 판독가능 통신 매체(예를 들어, 전기, 광학, 음향 또는 다른 형태의 전파 신호 - 예컨대, 반송파, 적외선 신호, 디지털 신호 등)와 같은 컴퓨터 머신 판독가능 매체를 사용하여 코드 및 데이터를 (내부적으로 그리고/또는 네트워크를 통해 다른 전자 디바이스들과) 통신하고 저장한다. 또한, 이러한 전자 디바이스들은, 하나 이상의 저장 디바이스(비일시적인 머신 판독가능 저장 매체), 사용자 입력/출력 디바이스(예를 들어, 키보드, 터치스크린 및/또는 디스플레이) 및 네트워크 접속과 같은 하나 이상의 다른 컴포넌트에 결합된 하나 이상의 프로세서의 세트를 통상적으로 포함한다. 프로세서들의 세트와 다른 컴포넌트들의 결합은 통상적으로 하나 이상의 버스 및 브리지(버스 제어기로 또한 지칭됨)를 통해 이루어진다. 저장 디바이스, 및 네트워크 트래픽을 반송하는 신호들은 하나 이상의 머신 판독가능 저장 매체 및 머신 판독가능 통신 매체를 각각 표현한다. 따라서, 주어진 전자 디바이스의 저장 디바이스는 통상적으로 그 전자 디바이스의 하나 이상의 프로세서의 세트 상에서 실행하기 위한 코드 및/또는 데이터를 저장한다. 물론, 본 발명의 일 실시예의 하나 이상의 부분은 소프트웨어, 펌웨어 및/또는 하드웨어의 상이한 조합들을 사용하여 구현될 수 있다. 본 상세한 설명 전체에 걸쳐, 설명의 목적으로, 본 발명의 철저한 이해를 제공하기 위해서 다수의 특정 상세가 제시되었다. 그러나, 본 발명은 이들 특정 상세 중 일부 없이 실시될 수 있다는 것이 관련 기술분야의 통상의 기술자에게 명백할 것이다. 특정 경우에, 본 발명의 대상을 모호하게 하는 것을 회피하기 위해서 잘 알려진 구조들 및 기능들은 상세하게 설명되지 않았다. 따라서, 본 발명의 범위 및 사상은 이하의 청구항들에 관하여 판단되어야 한다.

본 발명의 실시예는 프로세서를 포함하며, 프로세서는, 목적지 패킹된 데이터 피연산자, 제1 소스 패킹된 데이터 피연산자, 제2 소스 패킹된 데이터 피연산자 및 즉치 값을 표시하는 명령어를 메모리로부터 페치하는 페치 로직; 및 즉치 값에 대응하는 위치에 기초하여 제2 소스 패킹된 데이터 피연산자 내의 비트를 결정하고, 중간 결과를 생성하기 위해 제1 소스 패킹된 데이터 피연산자와 결정된 비트 사이의 비트 AND를 수행하고, 최종 결과를 생성하기 위해 목적지 패킹된 데이터 피연산자와 중간 결과 사이의 비트 XOR을 수행하고, 최종 결과를 목적지 패킹된 데이터 피연산자에 의해 표시된 저장 위치에 저장하는 실행 로직을 포함한다.

추가 실시예는, 제1 소스 패킹된 데이터 피연산자와 결정된 비트 사이의 비트 AND를 수행하기 위해, 실행 로직이 제1 소스 패킹된 데이터 피연산자와 일시적 벡터 사이의 비트 AND를 수행하도록 추가로 구성되며, 결정된 비트의 값이 일시적 벡터에 1회 이상 브로드캐스트될 것임을, 포함한다.

추가 실시예는, 목적지 패킹된 데이터 피연산자, 제1 소스 패킹된 데이터 피연산자, 및 제2 소스 패킹된 데이터 피연산자에 의해 표시된 저장 위치가 별개의 64비트 섹션들에서 처리될 것이고, 프로세서가 64비트 섹션들 각각에 대해 동일한 로직을 실행하는 것을, 포함한다.

추가 실시예는, 명령어가 기입마스크 피연산자를 더 포함하고, 실행 로직이, 기입마스크 피연산자가 목적지 패킹된 데이터 피연산자 내의 64비트 섹션들 중 하나에 대해 기입마스크가 설정되었음을 표시한다고 결정한 것에 응답하여 목적지 패킹된 데이터 피연산자에 의해 표시된 저장 위치 내의 64비트 섹션들 중 하나에 대한 값들을 0으로 추가로 설정하는 것을, 포함한다.

추가 실시예는, 목적지 패킹된 데이터 피연산자, 제1 소스 패킹된 데이터 피연산자 및 제2 소스 패킹된 데이터 피연산자에 의해 표시된 저장 위치가 레지스터 및 메모리 위치 중 적어도 하나인 것을, 포함한다.

추가 실시예는 목적지 패킹된 데이터 피연산자, 제1 소스 패킹된 데이터 피연산자, 및 제2 소스 패킹된 데이터 피연산자에 의해 표시된 저장 위치가 512비트 길이를 갖는 레지스터들인 것을, 포함한다.

추가 실시예는 즉치 값이 8비트 길이인 것을 포함한다.

추가 실시예는, 명령어가 비트 매트릭스와 비트 벡터 사이의 비트 매트릭스 승산 연산을 수행하는데 사용되고, 비트 매트릭스의 하나 이상의 열은 제1 소스 패킹된 데이터 피연산자에 의해 표시된 저장 위치에 저장되고, 비트 벡터의 값들이 제2 소스 패킹된 데이터 피연산자에 의해 표시된 저장 위치에 저장되는 것을, 포함한다.

본 발명의 실시예는, 비트 매트릭스의 하나 이상의 열이 제1 소스 패킹된 데이터 피연산자에 의해 표시된 저장 위치에서 열 단위로 저장되도록 비트 매트릭스가 전치되는 것을, 포함한다.

추가 실시예는, 목적지 패킹된 데이터 피연산자에 의해 표시된 저장 위치가, 명령어가 비트 매트릭스의 열들 각각에 대해 실행될 때 비트 매트릭스와 비트 벡터 사이의 비트 매트릭스 승산 연산의 결과를 포함하고, 명령어의 각각의 실행에 대해, 즉치 값이 처리되는 비트 매트릭스의 열 번호에 대응하는 비트 벡터 내의 위치를 표시하는 값을 특정하는 것을, 포함한다.

본 발명의 실시예는 컴퓨터 프로세서에서의 방법을 포함하며, 상기 방법은, 목적지 패킹된 데이터 피연산자, 제1 소스 패킹된 데이터 피연산자, 제2 소스 패킹된 데이터 피연산자 및 즉치 값을 표시하는 명령어를 메모리로부터 페치하는 단계; 즉치 값에 대응하는 위치에 기초하여 제2 소스 패킹된 데이터 피연산자 내의 비트를 결정하는 단계; 중간 결과를 생성하기 위해 제1 소스 패킹된 데이터 피연산자와 결정된 비트 사이의 비트 AND를 수행하는 단계; 최종 결과를 생성하기 위해 목적지 패킹된 데이터 피연산자와 중간 결과 사이의 비트 XOR을 수행하는 단계; 및 최종 결과를 목적지 패킹된 데이터 피연산자에 의해 표시된 저장 위치에 저장하는 단계를 포함한다.

추가 실시예는, 제1 소스 패킹된 데이터 피연산자와 결정된 비트 사이의 비트 AND를 수행하는 단계가 제1 소스 패킹된 데이터 피연산자와 일시적 벡터 사이의 비트 AND를 수행하는 단계를 더 포함하고, 결정된 비트의 값이 일시적 벡터에 1회 이상 브로드캐스트될 것임을, 포함한다.

추가 실시예는, 목적지 패킹된 데이터 피연산자, 제1 소스 패킹된 데이터 피연산자, 및 제2 소스 패킹된 데이터 피연산자에 의해 표시된 저장 위치들이 별개의 64비트 섹션들에서 처리될 것이고, 프로세서가 64비트 섹션들 각각에 대해 동일한 로직을 실행하는 것을, 포함한다.

추가 실시예는, 명령어가 기입마스크 피연산자를 더 포함하고, 상기 방법은 기입마스크 피연산자가 목적지 패킹된 데이터 피연산자 내의 64비트 섹션들 중 하나에 대해 기입마스크가 설정되었음을 표시한다고 결정한 것에 응답하여 목적지 패킹된 데이터 피연산자에 의해 표시된 저장 위치 내의 64비트 섹션들 중 하나에 대한 값들을 0으로 설정하는 단계를 더 포함하는 것을, 포함한다.

추가 실시예는, 목적지 패킹된 데이터 피연산자, 제1 소스 패킹된 데이터 피연산자 및 제2 소스 패킹된 데이터 피연산자에 의해 표시된 저장 위치들이 레지스터 및 메모리 위치 중 적어도 하나인 것을 포함한다.

추가 실시예는 목적지 패킹된 데이터 피연산자, 제1 소스 패킹된 데이터 피연산자, 및 제2 소스 패킹된 데이터 피연산자에 의해 표시된 저장 위치들이 512비트 길이를 갖는 레지스터들인 것을 포함한다.

추가 실시예는 즉치 값이 8비트 길이인 것을 포함한다.

본 발명의 실시예는, 비트 매트릭스의 하나 이상의 열이 제1 소스 패킹된 데이터 피연산자에 의해 표시된 저장 위치에서 열 단위로 저장되도록 비트 매트릭스가 전치되는 것을 포함한다.

본 발명을 여러 실시예들에 관련하여 설명하였지만, 통상의 기술자는 본 발명이 설명한 실시예들에 제한되지 않고 첨부한 청구항들의 사상과 범위내에서 변형과 변경으로 실시될 수 있다는 것을 인식할 것이다. 따라서, 설명은 제한적인 것 대신에 예시적인 것으로 간주되어야 한다.

Claims

프로세서로서,
목적지 패킹된 데이터 피연산자, 제1 소스 패킹된 데이터 피연산자, 제2 소스 패킹된 데이터 피연산자 및 즉치 값(immediate value)을 표시하는 명령어를 메모리로부터 페치(fetch)하는 페치 로직; 및
실행 로직
을 포함하고,
상기 실행 로직은,
상기 즉치 값에 대응하는 위치에 기초하여 상기 제2 소스 패킹된 데이터 피연산자 내의 비트를 결정하고,
중간 결과를 생성하기 위해 상기 제1 소스 패킹된 데이터 피연산자와 상기 결정된 비트 사이의 비트 AND(bitwise AND)를 수행하고,
최종 결과를 생성하기 위해 상기 목적지 패킹된 데이터 피연산자와 상기 중간 결과 사이의 비트 XOR(bitwise XOR)을 수행하고,
상기 최종 결과를 상기 목적지 패킹된 데이터 피연산자에 의해 표시된 저장 위치에 저장하는 프로세서.
제1항에 있어서, 상기 제1 소스 패킹된 데이터 피연산자와 상기 결정된 비트 사이의 비트 AND를 수행하기 위해, 상기 실행 로직은 상기 제1 소스 패킹된 데이터 피연산자와 일시적 벡터 사이의 비트 AND를 수행하도록 추가로 구성되고, 상기 결정된 비트의 값은 상기 일시적 벡터에 1회 이상 브로드캐스트될 것인, 프로세서.
제1항에 있어서, 상기 목적지 패킹된 데이터 피연산자, 상기 제1 소스 패킹된 데이터 피연산자 및 상기 제2 소스 패킹된 데이터 피연산자에 의해 표시된 상기 저장 위치들은 별개의 64비트 섹션들에서 처리될 것이고, 상기 프로세서는 상기 64비트 섹션들 각각에 대해 동일한 로직을 실행하는, 프로세서.
제3항에 있어서, 상기 명령어는 기입마스크 피연산자를 더 포함하고, 상기 실행 로직은, 상기 기입마스크 피연산자가 상기 목적지 패킹된 데이터 피연산자 내의 상기 64비트 섹션들 중 하나에 대해 기입마스크가 설정되었음을 표시한다고 결정한 것에 응답하여 상기 목적지 패킹된 데이터 피연산자에 의해 표시된 상기 저장 위치 내의 상기 64비트 섹션들 중 하나에 대한 값들을 0으로 추가로 설정하는, 프로세서.
제1항에 있어서, 상기 목적지 패킹된 데이터 피연산자, 상기 제1 소스 패킹된 데이터 피연산자 및 상기 제2 소스 패킹된 데이터 피연산자에 의해 표시된 상기 저장 위치들은 레지스터 및 메모리 위치 중 적어도 하나인, 프로세서.
제5항에 있어서, 상기 목적지 패킹된 데이터 피연산자, 상기 제1 소스 패킹된 데이터 피연산자 및 상기 제2 소스 패킹된 데이터 피연산자에 의해 표시된 상기 저장 위치들은 512비트 길이를 갖는 레지스터들인, 프로세서.
제5항에 있어서, 상기 즉치 값은 8비트 길이인, 프로세서.
제1항에 있어서, 상기 명령어는 비트 매트릭스와 비트 벡터 사이의 비트 매트릭스 승산 연산을 수행하는데 사용되고, 상기 비트 매트릭스의 하나 이상의 열은 상기 제1 소스 패킹된 데이터 피연산자에 의해 표시된 상기 저장 위치에 저장되고, 상기 비트 벡터의 값들은 상기 제2 소스 패킹된 데이터 피연산자에 의해 표시된 상기 저장 위치에 저장되는, 프로세서.
제8항에 있어서, 상기 비트 매트릭스는, 상기 비트 매트릭스의 하나 이상의 열이 상기 제1 소스 패킹된 데이터 피연산자에 의해 표시된 상기 저장 위치에서 열 단위(column by column)로 저장되도록 전치되는(transposed), 프로세서.
제9항에 있어서, 상기 목적지 패킹된 데이터 피연산자에 의해 표시된 상기 저장 위치는, 상기 명령어가 상기 비트 매트릭스의 열들 각각에 대해 실행될 때 상기 비트 매트릭스와 상기 비트 벡터 사이의 상기 비트 매트릭스 승산 연산의 결과를 포함하고, 상기 명령어의 각각의 실행에 대해, 상기 즉치 값은 처리되는 상기 비트 매트릭스의 열 번호에 대응하는 상기 비트 벡터 내의 위치를 표시하는 값을 특정하는, 프로세서.
컴퓨터 프로세서에서의 방법으로서,
목적지 패킹된 데이터 피연산자, 제1 소스 패킹된 데이터 피연산자, 제2 소스 패킹된 데이터 피연산자 및 즉치 값을 표시하는 명령어를 메모리로부터 페치하는 단계;
상기 즉치 값에 대응하는 위치에 기초하여 상기 제2 소스 패킹된 데이터 피연산자 내의 비트를 결정하는 단계;
중간 결과를 생성하기 위해 상기 제1 소스 패킹된 데이터 피연산자와 상기 결정된 비트 사이의 비트 AND를 수행하는 단계;
최종 결과를 생성하기 위해 상기 목적지 패킹된 데이터 피연산자와 상기 중간 결과 사이의 비트 XOR을 수행하는 단계; 및
상기 최종 결과를 상기 목적지 패킹된 데이터 피연산자에 의해 표시된 저장 위치에 저장하는 단계
를 포함하는 방법.
제11항에 있어서, 상기 제1 소스 패킹된 데이터 피연산자와 상기 결정된 비트 사이의 상기 비트 AND를 수행하는 단계는, 상기 제1 소스 패킹된 데이터 피연산자와 일시적 벡터 사이의 상기 비트 AND를 수행하는 단계를 더 포함하고, 상기 결정된 비트의 값은 상기 일시적 벡터에 1회 이상 브로드캐스트될 것인, 방법.
제11항에 있어서, 상기 목적지 패킹된 데이터 피연산자, 상기 제1 소스 패킹된 데이터 피연산자 및 상기 제2 소스 패킹된 데이터 피연산자에 의해 표시된 상기 저장 위치들은 별개의 64비트 섹션들에서 처리될 것이고, 상기 프로세서는 상기 64비트 섹션들 각각에 대해 동일한 로직을 실행하는, 방법.
제13항에 있어서, 상기 명령어는 기입마스크 피연산자를 더 포함하고, 상기 방법은 상기 기입마스크 피연산자가 상기 목적지 패킹된 데이터 피연산자 내의 상기 64비트 섹션들 중 하나에 대해 기입마스크가 설정되었음을 표시한다고 결정한 것에 응답하여 상기 목적지 패킹된 데이터 피연산자에 의해 표시된 상기 저장 위치 내의 상기 64비트 섹션들 중 하나에 대한 값들을 0으로 설정하는 단계를 더 포함하는 방법.
제11항에 있어서, 상기 목적지 패킹된 데이터 피연산자, 상기 제1 소스 패킹된 데이터 피연산자 및 상기 제2 소스 패킹된 데이터 피연산자에 의해 표시된 상기 저장 위치들은 레지스터 및 메모리 위치 중 적어도 하나인, 방법.
제15항에 있어서, 상기 목적지 패킹된 데이터 피연산자, 상기 제1 소스 패킹된 데이터 피연산자 및 상기 제2 소스 패킹된 데이터 피연산자에 의해 표시된 상기 저장 위치들은 512비트 길이를 갖는 레지스터들인, 방법.
제15항에 있어서, 상기 즉치 값은 8비트 길이인, 방법.
제11항에 있어서, 상기 명령어는 비트 매트릭스와 비트 벡터 사이의 비트 매트릭스 승산 연산을 수행하는데 사용되고, 상기 비트 매트릭스의 하나 이상의 열은 상기 제1 소스 패킹된 데이터 피연산자에 의해 표시된 상기 저장 위치에 저장되고, 상기 비트 벡터의 값들은 상기 제2 소스 패킹된 데이터 피연산자에 의해 표시된 상기 저장 위치에 저장되는, 방법.
제18항에 있어서, 상기 비트 매트릭스는, 상기 비트 매트릭스의 하나 이상의 열이 상기 제1 소스 패킹된 데이터 피연산자에 의해 표시된 상기 저장 위치에서 열 단위로 저장되도록 전치되는, 방법.
제19항에 있어서, 상기 목적지 패킹된 데이터 피연산자에 의해 표시된 상기 저장 위치는, 상기 명령어가 상기 비트 매트릭스의 열들 각각에 대해 실행될 때 상기 비트 매트릭스와 상기 비트 벡터 사이의 상기 비트 매트릭스 승산 연산의 결과를 포함하고, 상기 명령어의 각각의 실행에 대해, 상기 즉치 값은 처리되는 상기 비트 매트릭스의 열 번호에 대응하는 상기 비트 벡터 내의 위치를 표시하는 값을 특정하는, 방법.