KR101826707B1 - 마스킹된 결과 요소들로의 전파를 이용하여 연속 소스 요소들을 마스킹되지 않은 결과 요소들에 저장하기 위한 프로세서, 방법, 시스템 및 명령어 - Google Patents

Abstract

일 양태의 프로세서는 적어도 4개의 데이터 요소를 포함하는 제1 소스 패킹된 데이터 피연산자, 적어도 4개의 마스크 요소를 포함하고 있는 소스 마스크, 및 목적지 스토리지 위치를 나타내는 명령어를 디코딩하기 위한 디코드 유닛을 포함한다. 실행 유닛은 명령어에 응답하여, 일련의 적어도 2개의 마스킹되지 않은 결과 데이터 요소를 갖는 결과 패킹된 데이터 피연산자를 저장한다. 마스킹되지 않은 결과 데이터 요소들 각각은 제1 소스 패킹된 데이터 피연산자의 적어도 2개의 연속 데이터 요소들 중 다른 하나의 값을 상대 순서로 저장한다. 마스킹되지 않은 결과 데이터 요소들의 가장 가까운 대응하는 쌍 사이에 있는 모든 마스킹된 결과 데이터 요소들은 결과 패킹된 데이터 피연산자의 제1 단에 가장 가까운, 대응하는 쌍의 마스킹되지 않은 결과 데이터 요소와 동일한 값을 갖는다. 마스킹된 결과 데이터 요소들은 소스 마스크의 마스킹된 마스크 요소들에 대응한다.

Description

마스킹된 결과 요소들로의 전파를 이용하여 연속 소스 요소들을 마스킹되지 않은 결과 요소들에 저장하기 위한 프로세서, 방법, 시스템 및 명령어{PROCESSORS, METHODS, SYSTEMS, AND INSTRUCTIONS TO STORE CONSECUTIVE SOURCE ELEMENTS TO UNMASKED RESULT ELEMENTS WITH PROPAGATION TO MASKED RESULT ELEMENTS}

본 명세서에 기재된 실시예들은 일반적으로 프로세서에 관한 것이다. 특히, 본 명세서에 기재된 실시예들은 일반적으로 패킹된 데이터를 동작시키는 명령어들을 수행하기 위한 프로세서에 관한 것이다.

많은 프로세서는 SIMD(Single Instruction, Multiple Data) 아키텍처들을 갖는다. SIMD 아키텍처들에서, 복수의 데이터 요소들은 패킹된 데이터 또는 벡터 데이터로서 하나의 레지스터 또는 메모리 위치(memory location) 내에 패킹될 수 있다. 패킹된 데이터에서, 레지스터 또는 다른 스토리지 위치의 비트들은 데이터 요소들의 시퀀스로 논리적으로 분할될 수 있다. 예를 들어, 128비트 와이드 패킹된(wide packed) 데이터 레지스터는 2개의 64비트 와이드 데이터 요소, 4개의 32비트 데이터 요소, 8개의 16비트 데이터 요소 등을 가질 수 있다. 각각의 데이터 요소는 별도의 개별 데이터(예를 들어, 픽셀 컬러 등)를 나타낼 수 있고, 이것은 다른 것과 별도로 및/또는 독립적으로 동작될 수 있다.

본 발명은 실시예들을 예시하는 데 사용되는 첨부 도면들 및 이하의 설명을 참조하여 최상으로 이해될 수 있다. 도면에서:
도 1은 전파 명령어를 가진 마스킹된 연속 소스 요소 스토어(masked consecutive source element store)의 실시예를 수행하도록 동작 가능한 프로세서의 실시예의 블록도이다.
도 2는 전파 명령어를 가진 마스킹된 연속 소스 요소 스토어의 실시예를 수행하는 방법의 실시예의 블록 흐름도이다.
도 3은 전파, 변하지 않는 최하위 마스킹된 요소들 및 연산을 가진 마스킹된 연속 소스 요소 스토어의 실시예의 블록도이다.
도 4는 전파, 최상위 요소로부터 저장된 최하위 마스킹된 요소들 및 연산을 가진 마스킹된 연속 소스 요소 스토어의 실시예의 블록도이다.
도 5는 전파, 최하위 요소로부터 저장된 최상위 마스킹된 요소들 및 연산을 가진 마스킹된 연속 소스 요소 리버스 백워드 스토어(masked consecutive source element reverse and backwards store)의 실시예의 블록도이다.
도 6은 전파, 최하위 요소로부터 저장된 최상위 마스킹된 요소들 및 연산을 가진 마스킹된 연속 소스 요소 리버스 스토어의 실시예의 블록도이다
도 7은 패킹된 데이터 레지스터들의 적합한 세트의 실시예의 블록도이다.
도 8은 다수의 마스크 비트가 패킹된 데이터 폭과 패킹된 데이터 요소 폭에 따라 달라지는 것을 나타내는 표이다.
도 9는 패킹된 데이터 연산 마스크 레지스터들의 적절한 세트의 실시예의 블록도이다.
도 10a-10b는 본 발명의 실시예들에 따르는, 일반 벡터 친화형 명령어 포맷 및 그것의 명령어 템플릿들을 예시하는 블록도들이다.
도 11a는 본 발명의 실시예들에 따르는, 예시적 특정 벡터 친화형 명령어 포맷을 예시하는 블록도이다.
도 11b는 본 발명의 일 실시예에 따르는, 풀 오피코드 필드(full opcode field)를 구성하는 특정 벡터 친화형 명령어 포맷의 필드들을 예시하는 블록도이다.
도 11c는 본 발명의 일 실시예에 따르는, 레지스터 인덱스 필드를 구성하는 특정 벡터 친화형 명령어 포맷의 필드들을 예시하는 블록도이다.
도 11d는 본 발명의 일 실시예에 따르는, 증대(augmentation) 연산 필드를 구성하는 특정 벡터 친화형 명령어 포맷의 필드들을 예시하는 블록도이다.
도 12는 레지스터 아키텍처의 실시예의 블록도이다.
도 13a는 순차 파이프라인의 실시예 및 레지스터 리네이밍 비순차 발행/실행 파이프라인(register renaming out-of-order issue/execution pipeline)의 실시예를 예시하는 블록도이다.
도 13b는 실행 엔진 유닛에 결합된 프런트 엔드 유닛 - 이들 양자는 메모리 유닛에 결합됨 - 을 포함하는 프로세서 코어의 실시예의 블록도이다.
도 14a는 단일 프로세서 코어의 실시예를, 그것의 온-다이(on-die) 인터커넥트 네트워크와의 접속 및 레벨 2(L2) 캐시의 그것의 로컬 서브세트와 함께 도시한 블록도이다.
도 14b는 도 14a의 프로세서 코어의 일부의 확대도의 실시예의 블록도이다.
도 15는 하나보다 많은 코어를 가질 수 있고, 통합된 메모리 제어기를 가질 수 있으며, 통합된 그래픽을 가질 수 있는 프로세서의 실시예의 블록도이다.
도 16은 컴퓨터 아키텍처의 제1 실시예의 블록도이다.
도 17은 컴퓨터 아키텍처의 제2 실시예의 블록도이다.
도 18은 컴퓨터 아키텍처의 제3 실시예의 블록도이다.
도 19는 컴퓨터 아키텍처의 제4 실시예의 블록도이다.
도 20은 본 발명의 실시예들에 따르는, 소스 명령어 세트 내의 2진 명령어들을 타깃 명령어 세트 내의 2진 명령어들로 변환하는 소프트웨어 명령어 변환기의 이용의 블록도이다.

본 명세서에는, 프로세서가 마스킹된 결과 요소들로의 전파를 이용하여 연속 소스 요소들을 마스킹되지 않은 결과 요소들에 저장하게 하기 위한 전파 명령어들을 갖는 마스킹된 연속 소스 요소 스토어, 명령어들을 실행하기 위한 프로세서들, 명령어들을 처리 또는 실행할 때 프로세서들에 의해 수행되는 방법들, 및 명령어들을 처리 또는 실행하기 위해 하나 이상의 프로세서를 통합하는 시스템들이 개시된다. 이하의 설명에서는, 수많은 특정 상세 사항들이 제시된다(예를 들어, 특정 명령어 연산들, 데이터 포맷들, 프로세서 구성들, 마이크로아키텍처의 상세 사항들, 연산들의 시퀀스들 등). 그러나 실시예들은 이러한 특정 상세 사항들 없이도 실시될 수 있다. 다른 경우들에서, 본 설명의 이해를 불명료하게 하는 것을 회피하기 위해서 잘 알려진 회로들, 구조들 및 기술들은 상세하게 도시되지 않았다.

도 1은 전파 명령어(102)를 가진 마스킹된 연속 소스 요소 스토어의 실시예를 수행하도록 동작 가능한 프로세서(100)의 실시예의 블록도이다. 일부 실시예에서, 프로세서는 (예를 들어, 데스크톱, 랩톱, 또는 다른 컴퓨터들에 자주 사용되는 유형의) 범용 프로세서일 수 있다. 대안적으로, 프로세서는 특수 목적 프로세서일 수 있다. 적합한 특수 목적 프로세서들의 예들은, 몇 가지 예를 들자면, 네트워크 프로세서들, 통신 프로세서들, 암호화 프로세서들, 그래픽 프로세서들, 코-프로세서들, 임베디드 프로세서들, 디지털 신호 프로세서(DSP)(digital signal processor)들, 및 제어기들(예를 들어, 마이크로컨트롤러들)을 포함하지만, 이에 제한되는 것은 아니다. 프로세서는 다양한 CISC(complex instruction set computing) 프로세서들, 다양한 RISC(reduced instruction set computing) 프로세서들, 다양한 VLIW(very long instruction word) 프로세서들, 다양한 이들의 하이브리드들 중 임의의 것이거나, (예를 들어, 상이한 코어들에서) 이러한 명령어 세트들의 조합을 구현할 수 있다.

동작 동안, 프로세서(100)는 전파 명령어(102)를 가진 마스킹된 연속 소스 요소 스토어의 실시예를 수신할 수 있다. 예를 들어, 명령어는 명령어 페치 유닛, 명령어 큐 등으로부터 수신될 수 있다. 명령어는 매크로명령어, 어셈블리 언어 명령어, 머신 코드 명령어, 또는 프로세서의 명령어 세트의 다른 명령어 또는 제어 신호를 나타낼 수 있다. 일부 실시예에서, 명령어는 복수의(예를 들어, 적어도 4) 데이터 요소를 갖는 제1 소스 패킹된 데이터 피연산자(110)를, 명시적으로(예를 들어, 하나 이상의 필드 또는 비트들의 세트를 통해) 특정할 수 있거나 아니면 나타내고(예를 들어, 암시적으로 나타내고), 복수의(예를 들어, 적어도 4) 마스크 요소를 포함하고 있는 소스 마스크(116)(예를 들어, 패킹된 데이터 연산 마스크 레지스터(118) 내의)를 특정하거나 아니면 나타낼 수 있고, 결과 패킹된 데이터 피연산자(114)가 저장될 수 있는 목적지 스토리지 위치를 특정하거나 아니면 나타낼 수 있다. 일부 실시예에서, 이것이 요구되지 않을지라도, 명령어는 옵션으로서, 하나 이상의 극단(예를 들어, 최상위 또는 최하위) 마스킹된 결과 데이터 요소들에 사용될 적어도 하나의 값(예를 들어, 도 4-6 참고)을 갖는 제2 소스(예를 들어, 패킹된 데이터) 피연산자(112)를 특정하거나 아니면 나타낼 수 있다.

다시 도 1을 참조하면, 프로세서는 디코드 유닛 또는 디코더(104)를 포함한다. 디코드 유닛은 전파 명령어(102)를 가진 마스킹된 연속 소스 요소 스토어를 수신하고 디코딩할 수 있다. 디코드 유닛은 명령어(102)를 반영하고, 나타내고, 그리고/또는 명령어(102)로부터 도출되는 하나 이상의 마이크로명령어들, 마이크로연산들, 마이크로코드 엔트리 포인트들, 디코딩된 명령어들 또는 제어 신호들, 또는 다른 상대적으로 하위 레벨 명령어들 또는 제어 신호들을 출력할 수 있다. 하나 이상의 하위 레벨 명령어들 또는 제어 신호들은 하나 이상의 하위 레벨(예를 들어, 회로 레벨 또는 하드웨어 레벨)의 연산들을 통해 상위 레벨 명령어(102)를 구현할 수 있다. 디코드 유닛은 마이크로코드 판독 전용 메모리(ROM)들, 룩업 테이블들, 하드웨어 구현들, 프로그램가능 로직 어레이(PLA)들, 및 관련 기술분야에 알려진 다른 메커니즘들을 포함하지만 이에 제한되지는 않는 각종 상이한 메커니즘들을 이용하여 구현될 수 있다.

일부 실시예에서, 명령어(102)가 디코드 유닛에 직접 제공되는 것 대신에, 명령어 에뮬레이터, 번역기, 모퍼(morpher), 해석기 또는 다른 명령어 변환 모듈이 옵션으로 이용될 수 있다. 각종 상이한 유형의 명령어 변환 모듈들이 관련 기술분야에 공지되어 있으며, 소프트웨어, 하드웨어, 펌웨어, 또는 이들의 조합으로 구현될 수 있다. 일부 실시예들에서, 명령어 변환 모듈은 (예를 들어, 정적, 동적, 또는 런타임 명령어 에뮬레이션 모듈로서) 프로세서를 처리하는 명령어 외부에, 예를 들어 별개의 다이 상에 그리고/또는 메모리 내에 위치될 수 있다. 예로서, 명령어 변환 모듈은 제1 명령어 세트의 것일 수 있는 명령어(102)를 수신할 수 있고, 명령어(102)를, 제2의 상이한 명령어 세트의 것일 수 있는 하나 이상의 대응하는 또는 도출되는 중간 명령어들 또는 제어 신호들로, 에뮬레이트하거나, 번역하거나, 모프(morph)하거나, 해석하거나, 다른 방식으로 변환할 수 있다. 제2 명령어 세트의 하나 이상의 중간 명령어들 또는 제어 신호들은 디코드 유닛(예를 들어, 디코드 유닛(104))에 제공될 수 있고, 디코드 유닛은 제2 명령어 세트의 수신된 하나 이상의 명령어들 또는 제어 신호들을 프로세서의 네이티브 하드웨어(native hardware)(예를 들어, 하나 이상의 실행 유닛들)에 의해 실행될 수 있는 하나 이상의 하위 레벨 명령어들 또는 제어 신호들로 디코딩할 수 있다.

프로세서는 패킹된 데이터 레지스터들(108)의 세트를 또한 포함한다. 패킹된 데이터 레지스터들 각각은 패킹된 데이터, 벡터 데이터 또는 SIMD 데이터를 저장하도록 동작 가능한 온-다이 스토리지 위치를 나타낼 수 있다. 패킹된 데이터 레지스터들은 아키텍처-가시 레지스터들(architecturally-visible registers)(예를 들어, 아키텍처 레지스터 파일)을 나타낼 수 있다. 아키텍처-가시 또는 아키텍처 레지스터들은 소프트웨어 및/또는 프로그래머에게 보일 수 있고/있거나 피연산자들을 식별하기 위해 프로세서의 명령어 세트의 명령어들에 의해 나타나는 레지스터들이다. 이들 아키텍처 레지스터들은 주어진 마이크로아키텍처 내의 다른 비-아키텍처 또는 비-아키텍처 가시 레지스터들(예를 들어, 임시 레지스터들, 재정렬 버퍼들, 리타이어먼트 레지스터들 등)과 대조된다. 패킹된 데이터 레지스터들은 잘 알려진 기술들을 이용하여 상이한 마이크로아키텍처들에서 상이한 방식들로 구현될 수 있으며, 임의의 특정 유형의 회로에 제한되지는 않는다. 각종 상이한 유형의 레지스터들이 적합할 수 있다. 적합한 유형의 레지스터들의 예들은 전용 물리적 레지스터들, 레지스터 리네이밍을 이용하는 동적으로 할당된 물리적 레지스터들, 및 이들의 조합들을 포함하지만, 이에 한정되지는 않는다.

일부 실시예들에서, 제1 소스 패킹된 데이터 피연산자(110)는 제1 패킹된 데이터 레지스터에 옵션으로 저장될 수 있고, 옵션의 제2 소스 패킹된 데이터 피연산자(112)는 제2 패킹된 데이터 레지스터에 저장될 수 있다. 대안적으로, 메모리 위치들 또는 다른 스토리지 위치들은 이러한 피연산자들 중 하나 이상에 사용될 수 있다. 일부 실시예들에서, 목적지 스토리지 위치는 또한 패킹된 데이터 레지스터일 수 있다. 일부 경우에, 목적지 스토리지 위치로서 이용되는 패킹된 데이터 레지스터는 제1 소스 패킹된 데이터 피연산자 및 제2 소스 피연산자에 사용되는 패킹된 데이터 레지스터와는 다를 수 있다. 다른 경우에, 소스 패킹된 데이터 피연산자들 중 하나에 사용되는 패킹된 데이터 레지스터는 목적지 스토리지 위치로서 재사용될 수 있다(예를 들어, 결과 패킹된 데이터 피연산자(114)는 소스 패킹된 데이터 피연산자들(110 또는 112) 중 하나 위에 기입될 수 있다). 대안적으로, 메모리 또는 다른 스토리지 위치는 목적지 스토리지 위치에 옵션으로 사용될 수 있다.

도 1을 다시 참조하면, 실행 유닛(106)은 디코드 유닛(104), 제1 소스 패킹된 데이터 피연산자(110), 옵션의 제2 소스 피연산자(112)(이것이 사용된다면), 및 소스 마스크(116)와 결합된다. 예를 들어, 실행 유닛은 패킹된 데이터 레지스터(108) 및 패킹된 데이터 연산 마스크 레지스터(118)와 결합될 수 있다. 예로서, 실행 유닛은 로직 또는 데이터 조작 연산들을 수행하기 위한, 산술 로직 유닛, 로직 유닛, 디지털 회로 등을 포함할 수 있다. 실행 유닛은 전파 명령어(102)를 가진 마스킹된 연속 소스 요소 스토어를 나타내고/나타내거나 이로부터 도출되는 하나 이상의 디코딩되거나 아니면 변환된 명령어들 또는 제어 신호를 수신할 수 있다. 실행 유닛은 또한 제1 소스 패킹된 데이터 피연산자(110), 소스 마스크(116), 및 일부 실시예들에서의 옵션의 제2 소스 피연산자(112)를 수신할 수 있고, 이들은 모두 완전히 명령어(102)에 의해 특정되거나 아니면 나타낼 수 있다.

일부 실시예들에서, 실행 유닛은 데이터 요소가 제1 소스 패킹된 데이터 피연산자(110)로부터 결과 패킹된 데이터 피연산자(114)에 어떻게 저장되는지를 마스킹 또는 제어하기 위한 마스크 또는 제어 피연산자로서 소스 마스크(116)를 사용할 수 있다. 소스 마스크는 다수의 마스크 요소 또는 제어 요소를 포함할 수 있다. 일부 실시예에서, 마스크 요소들은 마스킹 또는 제어가 다른 것들에 별도로 그리고/또는 독립적으로 각각의 결과 데이터 요소에 제공될 수 있도록 결과 패킹된 데이터 피연산자의 대응하는 결과 데이터 요소와 일대일 대응 관계로 포함될 수 있다. 일부 실시예들에서, 각각의 마스크 요소는 본 발명의 범위가 그렇게 제한되지 않을지라도, 단일 마스크 비트일 수 있다. 그런 경우, 소스 마스크는 각각의 결과 데이터 요소에 대한 마스크 비트를 가질 수 있다. 일부 실시예들에서, 각각의 마스크 비트 또는 다른 마스크 요소의 값은 제1 소스 패킹된 데이터 피연산자(110)로부터의 다음 연속 데이터 요소가 결과 패킹된 데이터 피연산자(114) 내의 대응하는 결과 데이터 요소에 저장되는지를 마스킹 또는 제어할 수 있다. 예를 들어, 각각의 마스크 비트 또는 요소는 제1 소스 패킹된 데이터 피연산자(110) 내의 다음 연속 소스 데이터 요소가 대응하는 마스킹되지 않은 결과 데이터 요소에 저장되게 하는 마스킹되지 않은 값을 가질 수 있거나(예를 들어, 2진수 1(즉, 1)로 설정됨), 또는 각각의 마스크 비트는 다른 값(예를 들어, 가장 가까운 마스킹되지 않은 결과 데이터 요소 중에 있음)이 대응하는 마스킹된 결과 데이터 요소에 전파되거나 아니면 저장되게 하는 마스킹된 값을 가질 수 있다(예를 들어, 2진수 제로(즉, 0)로 클리어될 수 있다). 다른 실시예에서, 2 이상의 비트는 각각의 마스크 요소에 옵션으로 사용될 수 있다. 예를 들어, 각각의 마스크 요소는 각각의 대응하는 소스 데이터 요소와 동일한 비트 수를 가질 수 있고, 최하위 비트 또는 최상위 비트는 단일 마스크 비트로서 사용될 수 있다.

실행 유닛은 명령어가 나타내는 목적지 스토리지 위치에 결과 패킹된 데이터 피연산자(114)를 저장하기 위해 명령어(102)에 응답하고/응답하거나 이의 결과로서(예를 들어, 명령어로부터 디코딩된 하나 이상의 명령어 또는 제어 신호에 응답하여) 동작될 수 있다. 일부 실시예에서, 결과 패킹된 데이터 피연산자는 일련의 적어도 2개의 마스킹되지 않은 결과 데이터 요소를 포함할 수 있다. 일련의 마스킹되지 않은 결과 데이터 요소들은 결과 패킹된 데이터 피연산자의 제1 단(예를 들어, 최저차 또는 최하위 단 또는 비트 위치)과 제2 단(예를 들어, 최고차 또는 최상위 단 또는 비트 위치)의 사이에 있을 수 있다. 마스킹되지 않은 결과 데이터 요소들 각각은 소스 마스크(116)의 상이한 대응하는 마스킹되지 않은 마스크 요소(예를 들어, 마스킹된 마스크 요소에 상반되는)에 대응할 수 있다. 일련의 적어도 2개의 마스킹되지 않은 결과 데이터 요소들 각각은 제1 소스 패킹된 데이터 피연산자(110)의 적어도 2개의 연속 데이터 요소 중 다른 하나의 값을 동일한 상대적 순서로 저장할 수 있다. 일부 실시예들에서, 제1 소스 패킹된 데이터 피연산자의 연속적인 또는 인접하는 데이터 요소들은 소스 마스크의 마스킹되지 않은 요소에 대응하는 결과 패킹된 데이터 피연산자 내의 일련의 비인접한 또는 잠재적으로 희박한 마스킹되지 않은 데이터 요소 위치들로 확장될 수 있다. 소스 마스크의 마스킹되지 않은 요소들은 제1 소스 패킹된 데이터 피연산자의 연속적으로 증가하는 데이터 요소들에 의해 대체될 대응하는 마스킹되지 않은 결과 데이터 요소 위치를 선택할 수 있다. 연속 소스 데이터 요소들 내의 값들의 상대적 순서(예를 들어, 동일 순서 또는 반대 순서)는 일련의 마스킹되지 않은 결과 데이터 요소에서 유지될 수 있다. 예를 들어, 일련의 최하위 마스킹되지 않은 결과 데이터 요소는 적어도 2개의 연속 데이터 요소의 최하위 데이터 요소의 값을 저장할 수 있고, 일련의 다음 최하위 마스킹되지 않은 결과 데이터 요소는 적어도 2개의 연속 데이터 요소의 다음 최하위 데이터 요소의 값을 저장할 수 있고, 나머지도 마찬가지이다. 일부 예에는, 이것이 요구되지 않을지라도, 그런 마스킹되지 않은 결과 데이터 요소들 중 적어도 3개 또는 4개 이상이 존재할 수 있다.

일부 실시예들에서, 결과 패킹된 데이터 피연산자는 또한 마스킹된 결과 데이터 요소들 중 적어도 하나 또는 복수 개를 포함할 수 있다. 마스킹된 결과 데이터 요소들은 소스 마스크의 마스킹된 마스크 요소들(예를 들어, 마스킹되지 않은 마스크 요소에 상반되는)에 대응할 수 있다. 일부 실시예에서, 마스킹되지 않은 결과 데이터 요소들의 가장 가까운 대응하는 쌍 사이에 있는 모든 마스킹된 결과 데이터 요소는 대응하는 쌍의 마스킹되지 않은 결과 데이터 요소들 중 하나와 동일한 값을 가질 수 있다. 일부 실시예들에서, 한 쌍의 가장 가까운 마스킹되지 않은 결과 데이터 요소들 사이의 모든 마스킹된 결과 데이터 요소들은 결과 패킹된 데이터 피연산자의 제1 단(예를 들어, 최저차 또는 최하위 비트 위치 또는 단)에 가장 가까운 쌍의 마스킹되지 않은 결과 데이터 요소와 동일한 값을 가질 수 있다. 일부 실시예들에서, 마스킹되지 않은 결과 데이터 요소의 값은 그 자신과 다음의 순차적인 마스킹되지 않은 결과 데이터 요소 사이의 이러한 인접하는 마스킹된 결과 데이터 요소의 모두에 전파되거나 아니면 저장될 수 있다. 유리하게는, 마스킹된 결과 데이터 요소를 제로화하거나 변경되지 않은 상태로 두는 것이 요구되지 않는다. 일부 실시예에서, 결과 패킹된 데이터 피연산자는 본 발명의 범위가 그렇게 제한되지 않을지라도, 옵션으로 도 3-6 중 어느 하나에 대해 도시되고 설명된 것 중 어느 하나 일 수 있다.

일부 실시예들에서, 결과 패킹된 데이터 피연산자의 전술한 특성들(예를 들어, 마스킹되지 않은 결과 데이터 요소의 값을 인접한 마스킹된 데이터 요소에게 전파하거나 아니면 저장하는 것)은 명령어에 고정되거나 내재될 수 있다(예를 들어, 명령어의 오피코드 및/또는 명령어의 유형에 고정되거나 내재될 수 있다). 즉, 그런 특성은 매우 유연한 명령어, 예를 들어 그 유형 또는 오피코드가 그런 특성들에 고정 또는 내재되지 않는 풀 셔플(full shuffle) 또는 치환 명령어(permute instruction)와 함께 명시적 스펙(explicit specification) 또는 제어를 통해 (예를 들어, 제어 피연산자를 생성함으로써) 달성될 필요가 없다.

유리하게, 일부 실시예들에서, 전파 명령어를 가진 마스킹된 연속 소스 요소 스토어는 프로세서가 연속 소스 데이터 요소를 일련의 마스킹되지 않은 결과 데이터 요소에 저장하게 하고 마스킹되지 않은 결과 데이터 요소들 사이의 인접하는 마스킹된 결과 데이터 요소에 소스 데이터 요소를 전파하거나 아니면 저장하게 하도록 동작 가능할 수 있다. 소스 데이터 요소를 마스킹된 결과 데이터 요소에 전파하거나 아니면 저장하는 능력은 소정의 구현에서 유용하고/하거나 유리할 수 있다. 예를 들어, 이것은 명령어가 일정 조건하에서 증분되는 스칼라 값에 대한 계산으로 루프를 구현하는 데 사용될 때에 해당될 수 있다. 다른 예로서, 이것은 조건이 충족되지 않을 때 변수의 값이 동일하게 유지될 때에 해당될 수 있으며, 다음 조건이 충족될 때에는, 다음 연속 데이터 요소의 값으로만 변경된다.

실행 유닛 및/또는 프로세서는 명령어(102)를 수행하고/하거나 명령어(102)의 결과에 응답하고/하거나 그 결과로서 결과를 저장하도록 동작할 수 있는 구체적인 또는 특정한 로직(예를 들어, 트랜지스터들, 집적 회로, 또는 펌웨어(예를 들어, 불휘발성 메모리에 저장되는 명령어들) 및/또는 소프트웨어와 잠재적으로 결합되는 다른 하드웨어)을 포함할 수 있다.

설명을 모호하게 하는 것을 피하기 위해, 비교적 단순한 프로세서가 도시되고 설명되었다. 다른 실시예들에서, 프로세서는 다른 공지된 프로세서 컴포넌트들을 옵션으로 포함할 수 있다. 실시예들은 다중 코어, 로직 프로세서들 또는 실행 엔진들을 갖는 프로세서들에 포함될 수 있으며, 이들 중 적어도 하나는 본 명세서에 개시된 명령어의 실시예를 수행하기 위해 디코드 유닛 및 실행 유닛을 갖는다.

도 2는 전파 명령어를 가진 마스킹된 연속 소스 요소 스토어의 실시예를 수행하는 방법(220)의 실시예의 블록 흐름도이다. 다양한 실시예에서, 방법은 프로세서, 명령어 처리 장치 또는 다른 디지털 로직 장치에 의해 수행될 수 있다. 일부 실시예에서, 도 2의 방법은 도 1의 프로세서에 의해서 및/또는 이 프로세서 내에서 수행될 수 있다. 도 1의 프로세서에 대해 본 명세서에서 설명된 컴포넌트들, 피처들, 및 특정한 옵션의 상세 사항들은 도 2의 방법에 옵션으로 또한 적용된다. 대안적으로, 도 2의 방법은 유사하거나 상이한 프로세서 또는 장치에 의해서 및/또는 이러한 프로세서 또는 장치 내에서 수행될 수 있다. 또한, 도 1의 프로세서는 도 2의 것들과 동일하거나, 유사하거나, 또는 상이한 방법들을 수행할 수 있다.

방법은 블록(221)에서, 전파 명령어를 가진 마스킹된 연속 소스 요소 스토어를 수신하는 단계를 포함한다. 다양한 양태들에서, 명령어는 프로세서 또는 그 일부(예를 들어, 명령어 페치 유닛, 디코드 유닛, 버스 인터페이스 유닛 등)에서 수신될 수 있다. 다양한 양태들에서, 명령어는 오프-다이 소스(off-die source)(예를 들어, 메모리, 인터커넥트 등)로부터, 또는 온-다이 소스(예를 들어, 명령어 캐시, 명령어 큐 등)로부터 수신될 수 있다. 명령어는 제1 복수의(예를 들어, 적어도 4) 데이터 요소를 포함하는 제1 소스 패킹된 데이터 피연산자를 특정하거나 아니면 나타낼 수 있고, 복수의(예를 들어, 적어도 4) 마스크 요소를 포함하는 소스 마스크를 특정하거나 아니면 나타낼 수 있고, 목적지 스토리지 위치를 특정하거나 아니면 나타낼 수 있다.

방법은 블록(222)에서, 명령어에 응답하여/하거나 명령어의 결과로서 결과 패킹된 데이터 피연산자를 목적지 스토리지 위치에 저장하는 단계를 포함한다. 대표적으로, 실행 유닛은 명령어를 수행하고 결과를 저장할 수 있다. 일부 실시예에서, 결과 패킹된 데이터 피연산자는 일련의 적어도 2개의 마스킹되지 않은 결과 데이터 요소를 포함할 수 있다. 마스킹되지 않은 결과 데이터 요소들 각각은 제1 소스 패킹된 데이터 피연산자의 적어도 2개의 연속 데이터 요소 중 다른 하나의 값을 상대적 순서(예를 들어, 동일 순서 또는 반대 순서)로 저장할 수 있다. 일부 실시예에서, 결과 패킹된 데이터 피연산자는 또한, 마스킹되지 않은 결과 데이터 요소의 가장 가까운 대응하는 쌍 사이에 있으며, 결과 패킹된 데이터 피연산자의 제1 단에 가장 가까운 대응하는 쌍의 마스킹되지 않은 결과 데이터 요소와 동일 값을 갖고 있는, 모든 마스킹된 결과 데이터 요소를 포함할 수 있다. 마스킹된 결과 데이터 요소는 소스 마스크의 마스킹된 마스크 요소에 대응할 수 있다. 일부 실시예에서, 결과 패킹된 데이터 피연산자는, 본 발명의 범위가 그렇게 제한되지 않을지라도, 도 3-6 중 어느 하나에 도시되고 설명된 특성들 중 어느 하나를 가질 수 있다.

예시된 방법은 아키텍처 연산들(예를 들어, 소프트웨어 관점에서 보여질 수 있는 것들)을 수반한다. 다른 실시예들에서, 본 방법은 옵션으로 하나 이상의 마이크로아키텍처 연산을 포함할 수 있다. 예를 들어, 명령어가 비순차적으로 페치되고, 디코딩되고, 스케줄링될 수 있으며, 소스 피연산자들이 액세스될 수 있으며, 실행 유닛이 명령어를 구현하기 위해 마이크로아키텍처 연산을 수행하는 것 등을 할 수 있다. 일부 실시예에서, 명령어를 구현하기 위한 마이크로아키텍처 연산들은 옵션으로, 마스크 비트의 값을 평가하고, 연속 소스 데이터 요소들을 일련의 마스킹되지 않은 결과 데이터 요소에 멀티플렉싱하거나 아니면 이동 또는 재정렬하고, 소스 데이터 요소를 하나 이상의 마스킹된 결과 데이터 요소에 전파하는 것 등을 포함할 수 있다.

도 3은 전파, 변하지 않은 최하위 마스킹된 요소들, 명령어의 실시예에 응답하여 수행될 수 있는 연산을 갖는 마스킹된 연속 소스 요소 스토어(330)의 실시예를 예시하는 블록도이다. 이 실시예에서, 0 이상(예를 들어, 예시된 예에서는 3)의 최하위 마스킹된 결과 데이터 요소(332)의 세트 - 이것은 (예를 들어, 예시된 예에서 위치 3 내의 A0에서) 최하위 마스킹되지 않은 결과 데이터 요소에 선행함 - 는 변하지 않은 상태로 유지된다(예를 들어, 목적지 스토리지 위치 내의 초기 또는 시작 값들이 변경되지 않을 수 있다). 예시에서는 보이는 바와 같이, 결과 패킹된 데이터 피연산자의 최하위 또는 최저순서 단 또는 비트 위치(331)가 우측에 도시되고, 최상위 또는 최고순서 단 또는 비트 위치(333)가 좌측에 도시된다.

명령어는 제1 복수의(예를 들어, 적어도 4)의 패킹된 데이터 요소를 가질 수 있는 제1 소스 패킹된 데이터 피연산자(310)를 특정하거나(예를 들어, 명시적으로 특정하거나) 아니면 나타낼 수 있다(예를 들어, 내재적으로 나타낼 수 있다). 예시된 실시예에서, 제1 소스 패킹된 피연산자 데이터는 본 발명의 범위가 그렇게 제한되지 않을지라도, 8개의 데이터 요소 A0-A7을 갖는다. 다른 실시예에서, 제1 소스 패킹된 데이터 피연산자는 상이한 수의 데이터 요소, 예를 들어, 각각의 데이터 요소의 비트들의 크기로 나눠진 제1 소스 패킹된 데이터 피연산자의 비트들의 크기와 동일한 수를 가질 수 있다. 예시된 실시예에서, 연속 데이터 요소(335)의 최하위 세트는 위치 0에서 최하위 데이터 요소(A0)를 포함하고, 위치 1에서 다음 최하위 데이터 요소(A1)를 포함한다. 다양한 실시예에서, 제1 소스 패킹된 데이터 피연산자의 폭은 본 발명의 범위가 그렇게 제한되지 않을지라도, 64-비트, 128-비트, 256-비트, 512-비트 또는 1024-비트일 수 있다. 다양한 실시예에서, 각각의 패킹된 데이터 요소의 폭은 본 발명의 범위가 그렇게 제한되지 않을지라도, 8-비트, 16-비트, 32-비트 또는 64-비트일 수 있다. 일부 실시예에서, 제1 소스 패킹된 데이터 피연산자는 패킹된 데이터 레지스터에 저장될 수 있다. 다른 실시예에서, 제1 소스 패킹된 데이터 피연산자는 옵션으로 메모리 위치에 저장될 수 있고, 이것은 소스 데이터 요소들을 패킹된 데이터 레지스터에 먼저 로딩할 필요 없이, 소스 데이터 요소들이 메모리 위치로부터 결과 패킹된 데이터 피연산자에 저장되게 할 수 있다.

명령어는 또한 소스 마스크(316)를 특정하거나 아니면 나타낼 수 있다. 소스 마스크는 복수의 마스크 요소를 포함할 수 있다. 일부 실시예에서, 소스 마스크는 결과 패킹된 데이터 피연산자(314) 내의 결과 데이터 요소들의 수와 동일한 마스크 요소들의 수를 포함할 수 있다. 예시된 실시예에서, 소스 마스크는 8개의 마스크 요소를 갖는다. 각각의 마스크 요소는 피연산자들 내의 동일한 상대 위치에서 결과 패킹된 데이터 피연산자의 결과 데이터 요소들 중 하나에 대응할 수 있다. 도시된 바와 같이 일부 실시예에서, 각각의 마스크 요소는 본 발명의 범위가 그렇게 제한되지 않을지라도, 단일 마스크 비트일 수 있다. 예시된 실시예에 사용되는 규정(convention)에 따르면, 2진수 0(즉, 0)의 값으로 클리어된 마스크 요소는 마스크 아웃(masked-out) 또는 마스킹된 마스크 요소를 나타내고, 반면에 2진수 1(즉, 1)의 값으로 설정된 마스크 요소는 마스킹되지 않은 마스크 요소를 나타낸다. 상반된 규정도 가능하다. 예시된 특정한 예에서, 8개의 마스크 비트는 최상위 위치(좌측)에서 최하위 비트 위치(우측) 사이에서, 2진수 값 0, 1, 0, 0, 1, 0, 0, 0을 가질 수 있다. 이들은 단지 예시적 값이다. 일부 실시예에서, 소스 마스크는 패킹된 데이터 연산 마스크 레지스터에 저장될 수 있다. 일부 실시예에서, 명령어 세트의 다른 명령어들은 마스크 레지스터를 나타낼 수 있고(예를 들어, 특정하기 위한 비트 또는 필드를 가질 수 있고), 술어 피연산자(predicate operand)로서 및/또는 패킹된 데이터 연산들을 프리디케이트(predicate)하기 위해 마스크 레지스터 및/또는 이에 저장된 마스크를 사용할 수 있다.

결과 패킹된 데이터 피연산자(314)는 명령어의 실시예에 응답하여/하거나 그 결과로서 목적지 스토리지 위치에 생성되고 저장될 수 있다(예를 들어, 실행 유닛(306)에 의해). 다양한 실시예에서, 목적지 스토리지 위치는 패킹된 데이터 레지스터, 메모리 위치 또는 다른 스토리지 위치일 수 있다. 결과 패킹된 데이터 피연산자는 복수의(예를 들어, 옵션으로 적어도 4) 결과 데이터 요소를 포함할 수 있다. 예를 들어, 결과 패킹된 데이터는 제1 소스 패킹된 데이터 피연산자의 데이터 요소들의 수와 동일한 수의 결과 데이터 요소들 및/또는 소스 마스크의 동일한 수의 마스크 요소들을 포함할 수 있다. 예시된 실시예에서, 결과 패킹된 데이터는 본 발명의 범위가 그렇게 제한되지 않을지라도, 8개의 결과 데이터 요소를 갖는다. 각각의 결과 데이터 요소는 피연산자들 내의 동일한 상대 위치에 있는 소스 마스크 내의 상이한 마스크 요소에 대응할 수 있다.

8개의 결과 데이터 요소는 최하위 단 또는 비트 위치(331)(우측)에서 최상위 단 또는 비트 위치(333)(좌측)으로 이동할 때, 데이터 요소 위치 0-7을 차지한다. 예시된 예에서, 위치 3 내의 결과 데이터 요소(A0)는 마스킹되지 않은 마스크 요소에 대응한다(예를 들어, 위치 3 내의 대응하는 마스크 요소는 2진수 1의 값을 갖는다). 또한, 위치 3 내의 결과 데이터 요소(A0)는 최하위 마스킹되지 않은 결과 데이터 요소 및/또는 최하위 단 또는 비트 위치(331)에 가장 가까운 마스킹되지 않은 결과 데이터 요소이다. 예시된 예에서, 위치 0-2 내의 3개의 최하위(가장 오른쪽) 결과 데이터 요소들은 각각 마스크 아웃 마스크 요소에 대응한다(예를 들어, 위치 0-2 내의 대응하는 마스크 요소들은 2진수 0의 값을 갖는다). 위치 0-2 내의 3개의 최하위 마스킹된 결과 데이터 요소의 이런 세트는 최하위 단 또는 비트 위치(331)와 위치 3 내의 최하위 마스킹되지 않은 결과 데이터 요소(A0) 사이에 있다. 332에 도시된 바와 같이, 본 실시예에서, 최하위 마스킹된 결과 데이터 요소의 이런 세트 내의 모든 결과 데이터 요소들 - 이들은 최하위 마스킹되지 않은 결과 데이터 요소에 선행함 - 은 변하지 않은 상태로 유지될 수 있다. 예를 들어, 목적지 스토리지 위치(예를 들어, 레지스터) 내의 개시 또는 시작 데이터 요소들은 변하지 않은 상태로 유지될 수 있고/있거나 연산/명령어에 의해 업데이트되지 않을 수 있다. 예로서, 목적지 스토리지 위치는 데이터 요소 R0-R2를 3개의 최하위 데이터 요소 위치에 초기에 저장할 수 있다. 연산/명령어 이후에, 데이터 요소 R0-R2는 목적지 스토리지 위치의 3개의 최하위 데이터 요소 위치 및/또는 결과 패킹된 데이터 피연산자에 저장된 상태로 유지될 수 있다.

일부 실시예들에서, 제1 소스 패킹된 데이터 피연산자의 연속 데이터 요소들(335)의 세트의 최하위 데이터 요소는 최하위 마스킹되지 않은 결과 데이터 요소에 저장될 수 있다. 예를 들어, 위치 0으로부터의 데이터 요소(A0)의 값은 결과 패킹된 데이터 피연산자의 위치 3 내의 마스킹되지 않은 결과 데이터 요소에 저장될 수 있다. 소스 마스크의 위치 3 내의 최하위 마스킹되지 않은 마스크 요소는 최하위 소스 데이터 요소(예를 들어, A0)에 대한 적절한 스토리지 위치로서 결과 패킹된 데이터 피연산자의 위치 3 내의 대응하는 최하위 마스킹되지 않은 결과 데이터 요소를 제1 소스 패킹된 데이터 피연산자로부터 선택할 수 있다.

위치 4 및 5 내의 데이터 요소는 마스크 아웃 마스크 요소들(예를 들어, 0의 값을 가짐)에 대응하는 마스킹된 결과 데이터 요소들이다. 일부 실시예에서, 334에 도시된 바와 같이, 가장 가까운 하위 마스킹되지 않은 결과 데이터 요소(이 경우에는 위치 3 내의 데이터 요소 A0)의 값은 위치 4 및 5 내의 이러한 상위 마스킹된 결과 데이터 요소들(그러나 다음 상위 마스킹되지 않은 결과 데이터 요소(예를 들어, 위치 6 내의 데이터 요소 A1)를 포함하지 않음) 각각에 까지 전파되거나 아니면 저장될 수 있다. 즉, 일부 실시예에서, 가장 가까운 하위 마스킹되지 않은 결과 데이터 요소의 값은 0 이상의 상위 마스킹된 결과 데이터 요소들의 세트에 저장될 수 있다. 화살표(337)는 스토리지 또는 전파의 방향이 유효 비트(bit significance) 또는 순서를 증가할 수 있음을 보여준다.

위치 6 내의 데이터 요소는 마스킹되지 않은 결과 데이터 요소이다. 일부 실시예에서, 제1 소스 패킹된 데이터 피연산자의 연속 데이터 요소들(335)의 세트의 다음 상위 데이터 요소는 위치 6 내의 마스킹되지 않은 결과 데이터 요소에 저장될 수 있다. 예를 들어, 도시된 바와 같이, 제1 소스 패킹된 데이터 피연산자의 위치 1 내의 데이터 요소(A1)의 값은 위치 6 내의 마스킹되지 않은 결과 데이터 요소에 저장될 수 있다. 위치 1 내의 소스 데이터 요소(A1)는 위치 0에서 소스 데이터 요소(A0) 이후의 다음 상위 연속 소스 데이터 요소이다. 소스 마스크의 위치 6 내의 마스킹되지 않은 마스크 요소는 다음 연속 소스 데이터 요소(예를 들어, A1)에 대한 스토리지 위치로서 위치 6 내의 대응하는 마스킹되지 않은 결과 데이터 요소를 선택할 수 있다.

위치 7 내의 다음 최상위 결과 데이터 요소는 마스킹된 결과 데이터 요소이다. 일부 실시예에서, 336에 도시된 바와 같이, 가장 가까운 하위 마스킹되지 않은 결과 데이터 요소(본 예에서는 위치 6 내의 데이터 요소 A1)의 값은 위치 7 내의 최상위 마스킹된 결과 데이터 요소에 전파되거나 아니면 저장될 수 있다. 위치 7 내의 마스킹된 결과 데이터 요소는 최상위 단 또는 비트 위치(333)와 최상위 단 또는 비트 위치에 가장 가까운 마스킹되지 않은 결과 데이터 요소(예를 들어, 위치 6 내의 A1) 사이에 있는 0 이상의 마스킹된 결과 데이터 요소(예를 들어, 본 예에서는 단일 마스킹된 결과 데이터 요소)를 나타낸다.

도시된 바와 같이, 일부 실시예에서, 제1 소스 패킹된 데이터 피연산자(310)의 연속적인 또는 인접하는 데이터 요소들(335)의 세트는 소스 마스크(316)의 대응하는 마스킹되지 않은 요소들에 의해 선택되는 결과 패킹된 데이터 피연산자(314)의 일련의 잠재적인 비인접하거나 또는 희박한 마스킹되지 않은 결과 데이터 요소들로 "확대"될 수 있다. 소스 마스크(316)의 마스킹되지 않은 요소들은 제1 소스 패킹된 데이터 피연산자(310)의 증가하게 근접하는 연속 데이터 요소들(335)에 의해 대체될 대응하는 마스킹되지 않은 결과 데이터 요소들을 선택할 수 있다. 더욱이, 가장 가까운 하위 마스킹되지 않은 결과 데이터 요소들의 값들은 인접하는 상위 마스킹된 결과 데이터 요소에 전파되거나 아니면 저장될 수 있다. 유리하게, 연산 및/또는 명령어에서는 이러한 마스킹된 결과 데이터 요소들을 제로화하거나 이들을 변하지 않은 상태로 유지하는 것으로 제한되지 않고, 오히려 선행하는 마스킹되지 않은 결과 데이터 요소들의 값들이 이것에 전파되거나 아니면 저장될 수 있다.

명령어가 연속적인 또는 인접하는 소스 데이터 요소들을 동일 사이즈의 결과 패킹된 데이터 피연산자의 일련의 잠재적인 비인접한 마스킹되지 않은 결과 데이터 요소들에 저장하기 때문에, 모든 소스 데이터 요소는 결과 패킹된 데이터 피연산자보다 크지 않은 단일 소스 패킹된 데이터 피연산자 내에 포함될 수 있음에 유의한다. 이것은 모든 소스 데이터 요소가 메모리로부터 단일 로드 연산에 로딩되게 할 수 있다. 대조적으로, 연산의 수집 유형은 잠재적으로 상이한 세그먼트들, 메모리 페이지들 등에 있을 수 있는 비인접한 메모리 위치로부터 데이터 요소들을 수집한다. 그러한 수집 유형 연산에서는, 페이지 오류가 발생할 경향 또는 위험이 더 커지고, 이들 오류를 다루기 위한 구현 오버헤드를 포함하는 경향이 있다. 그러나 이런 페이지 오류는 본 명세서에 개시된 명령어들의 실시예들에 대해 문제가 되지 않을 수 있는데, 그 이유는 일부 실시예들에서 모든 소스 데이터 요소가 단일 소스 패킹된 데이터 피연산자 내에 포함될 수 있기 때문이다.

이하에는, VEXPANDPROP로 명명된 전파 명령어를 가진 마스킹된 연속 소스 요소 스토어의 특정 예시적 실시예를 위한 의사코드(pseudocode)가 나열된다. 의사코드에서, MASK는 소스 마스크(예를 들어, 소스 마스크(316))이다. SRC는 목적지 내에 저장되거나 전파될 연속 요소들을 갖는 소스 패킹된 데이터 피연산자(예를 들어, 피연산자(310))이다. DST는 결과 패킹된 데이터 피연산자(예를 들어, 피연산자(314))를 저장할 수 있는 목적지이다. 다양한 실시예에서, SRC 및 DST는 각각 본 발명의 범위가 그렇게 제한되지 않을지라도, 128-비트(예를 들어, xmm 레지스터들), 256-비트(예를 들어, ymm 레지스터들) 또는 512-비트(예를 들어, zmm 레지스터들)일 수 있다. 대안적 실시예에서, 다른 크기의 레지스터가 사용될 수 있고/있거나, 소스 피연산자들 중 하나 이상은 패킹된 데이터 레지스터 대신에 메모리 위치 또는 다른 스토리지 위치로부터 취해질 수 있다. 게다가, 다른 실시예에서, 소스 피연산자는 옵션으로 목적지 피연산자로서 내재적으로 재사용될 수 있다. 의사코드에서, "i"은 피연산자들 내의 위치 카운터이고, "i++"는 "i"을 증분시키는 것(즉, i=i+l)을 의미하고, "n"은 증분된 변수이고, "n++"은 "n"을 증분시키는 것(즉, n=n+1)을 의미하고, VL은 SRC 내의 데이터 요소 수이다. 데이터는 몇 가지 예를 들면, 바이트, 워드, 더블워드, 쿼드워드(quadword), 단일 정밀도, 또는 2배 정밀도(double precision)일 수 있다.

이 의사코드는, 본 실시예의 명령어에서, 제1 마스킹되지 않은 요소에 선행하는 DST 내의 마스킹된 결과 데이터 요소들의 최하위 세트가 DST에서 변하지 않은 상태로 유지될 수 있다는 것을 보여준다. 또한, 파라미터 n이 0에서 시작하고 마스킹되지 않은 마스크 요소와 접할 때마다 1씩만 증분되기 때문에, 파라미터 n은 일련의 마스킹되지 않은 결과 데이터 요소 내에 저장될 SRC(예를 들어, SRC[n])로부터 연속적인 최하위 데이터 요소를 선택한다. 또한, n의 값이 마스킹된 마스크 요소마다 증분되지 않기 때문에, 하위 마스킹되지 않은 결과 요소들의 값들은 상위 마스킹된 결과 요소들 내에 저장될 수 있다.

도 4는 전파, 최상위 요소로부터 저장된 최하위 마스킹된 요소들, 명령어의 실시예에 응답하여 수행될 수 있는 연산을 가진 마스킹된 연속 소스 요소 스토어(440)의 실시예를 예시하는 블록도이다. 이 실시예에서, 연산은 제2 소스 패킹된 데이터 피연산자(412)의 최상위 데이터 요소(예를 들어, X7)의 값을 결과 패킹된 데이터 피연산자(414)의 0 이상(예를 들어, 예시된 예에서는 선택적으로 3)의 최하위 마스킹된 결과 데이터 요소(432)의 세트에 저장한다. 본 예시에서, 보이는 바와 같이, 결과 패킹된 데이터 피연산자의 최하위 또는 최저차 단 또는 비트 위치(431)는 우측에 도시되고, 결과 패킹된 데이터 피연산자의 최상위 또는 최고차 단 또는 비트 위치(433)는 좌측에서 도시된다.

명령어는 제1 소스 패킹된 데이터 피연산자(410)를 특정하거나 아니면 나타낼 수 있고, 소스 마스크(416)를 특정하거나 아니면 나타낼 수 있다. 제1 소스 패킹된 데이터 피연산자 및 소스 마스크는 전술한(예를 들어, 도 3에서) 특성들 및 변형들 중 임의의 것을 옵션으로 가질 수 있다.

명령어는 제2 소스 패킹된 데이터 피연산자(412)를 특정하거나 아니면 나타낼 수 있다. 본 실시예에서, 제2 소스 패킹된 데이터 피연산자는 단일 최상위 데이터 요소(예를 들어, X7)를 제공하며, 그 값은 결과 패킹된 데이터 피연산자(414) 내의 0 이상(예를 들어, 예시된 예에서는 3)의 최하위 마스킹된 결과 데이터 요소(432)에 사용(예를 들어, 저장)될 수 있다. 이하 더 자세히 설명되는 바와 같이, 단일 데이터 요소(예를 들어, X7)를 제2 소스 패킹된 데이터 피연산자의 최상위 위치에 제공하는 것은 소정 구현(예를 들어, 증분 루프를 벡터화할 때)에 대한 알고리즘 관점에서 장점을 제공할 수 있다. 예를 들어, 최상위 데이터 요소(예를 들어, X7)는 루프(예를 들어, 벡터 가치(vector worth))의 한 세트의 이전 반복들의 바로 이전 반복의 값을 나타낼 수 있고, 한 세트의 반복들의 다음 반복에 대한 입력 값으로서 사용될 수 있다. 이것은 다음 세트의 루프 반복을 위한 준비의 오버헤드를 감소시키는 데 도움이 될 수 있다. 그러나 본 발명의 범위는 그런 구현 또는 장점으로 제한되지 않는다.

결과 패킹된 데이터 피연산자(414)는 명령어의 실시예에 응답하고/하거나 그 결과로서 목적지 스토리지 위치에 (예를 들어, 실행 유닛(406)에 의해) 생성되고 저장될 수 있다. 목적지 스토리지 위치는 전술한(예를 들어, 도 3에서) 특성들 및 변형들 중 임의의 것을 옵션으로 가질 수 있다. 후술되는 차이 외에도, 결과 패킹된 데이터 피연산자(414)는 또한 전술한(예를 들어, 도 3에서) 특성들 및 변형들 중 임의의 것을 가질 수 있다.

도시된 예시적 실시예에서, 위치 0-2 내의 3개의 최하위(가장 오른쪽) 결과 데이터 요소는 각각 마스크 아웃 마스크 요소에 대응한다(예를 들어, 위치 0-2 내의 마스크 요소들은 2진수 0의 값을 갖는다). 432에 도시된 바와 같이, 위치 0-2 내의 이러한 3개의 최하위 마스킹된 결과 데이터 요소는 최하위 단 또는 비트 위치(431)와 위치 3 내의 최하위 마스킹되지 않은 결과 데이터 요소(A0) 사이에 있다. 본 실시예에서, 제2 소스 패킹된 데이터 피연산자(412)의 단일 최상위 데이터 요소(X7)의 값은 결과 패킹된 데이터의 최하위 마스킹되지 않은 결과 데이터 요소(예를 들어, 이 경우 위치 3 내의 A0)에 선행하는 모든 3개의 최하위 마스크 아웃 결과 데이터 요소(432)에 저장된다. 도시된 바와 같이, 결과 패킹된 데이터 피연산자(414)의 나머지는 도 3의 결과 패킹된 데이터 피연산자(314)와 유사하거나 동일일 수 있다.

이하에서는 전파, 상위 소스 요소로의 시작, VEXPANDPROPHIGH로 명명된 명령어를 갖는 마스킹된 연속 소스 요소 스토어의 특정 예시적 실시예를 위한 의사코드가 나열된다. SRC1은 DST 내의 결과 패킹된 데이터 피연산자의 0 이상의 최하위 마스킹된 요소들의 세트에 저장될 (예를 들어, 위치 VL-1에서의) 단일 최상위 데이터 요소를 갖는 소스 패킹된 데이터 피연산자(예를 들어, 피연산자(412))이다. SRC2는 목적지에 저장되거나 전파될 연속 요소들을 갖는 소스 패킹된 데이터 피연산자(예를 들어, 피연산자(410))이다. tmp_val은 임시 값 또는 변수이다.

이 의사코드는, 본 실시예의 명령어에서, DST 내의 0 이상의 마스킹된 결과 데이터 요소의 최하위 세트가 SRC1의 최상위 데이터 요소를 저장할 수 있다는 것을 보여준다. 또한, 충족된 마스킹되지 않은 마스크 요소와 접할 때마다 n이 증분되고 n이 SRC2(예를 들어, SRC2[n])로부터 다음 데이터 요소를 선택하는 데 사용되기 때문에, 일련의 마스킹되지 않은 결과 데이터 요소 각각은 SRC2로부터의 각각의 연속적인 소스 데이터 요소를 저장할 수 있다. 또한, 마스킹된 마스크 요소와 접할 때는 n의 값이 증분되지 않기 때문에, 하위 마스킹되지 않은 결과 요소들의 값들은 상위 마스킹된 결과 요소들과, 다음 마스킹되지 않은 결과 데이터 요소(그러나 이를 포함하지는 않음)까지 전파되거나 저장될 수 있다.

도 5는 전파, 최하위 요소로부터 저장된 최상위 마스킹된 요소들, 명령어의 실시예에 응답하여 수행될 수 있는 연산을 가진 마스킹된 연속 소스 요소 스토어(550)의 실시예를 예시하는 블록도이다. 본 실시예에서, 제2 소스 패킹된 데이터 피연산자(512)의 최하위 데이터 요소(예를 들어, X0)의 값은 최상위 마스킹되지 않은 결과 데이터 요소(예를 들어, 예시된 예에서는 위치 6 내의 A0)에 선행하는 0 이상(예를 들어, 예시된 예에서는 옵션으로 1)의 최상위 마스킹된 결과 데이터 요소들(554)의 세트의 값들에 저장될 수 있다. 본 실시예에서, 전파는 유효 비트 또는 순서가 감소하는 "역(reverse)" 방향에 있다. 또한, 본 실시예는 제1 소스 패킹된 데이터 피연산자(510) 내의 데이터 요소들의 유효 비트 또는 순서가 결과 패킹된 데이터 피연산자(514) 내의 것과 반대 또는 뒤에 있다는 점에서 "백워드(backwards)"이다. 본 예시에서, 보이는 바와 같이, 결과 패킹된 데이터 피연산자의 최하위 또는 최저차 단 또는 비트 위치(531)는 우측에 도시되고, 결과 패킹된 데이터 피연산자의 최상위 또는 최고차 단 또는 비트 위치(533)는 좌측에 도시된다.

명령어는 제1 소스 패킹된 데이터 피연산자(510) 및 소스 마스크(516)를 특정하거나 아니면 나타낼 수 있다. 제1 소스 패킹된 데이터 피연산자 및 소스 마스크는 전술한(예를 들어, 도 3-4에서) 특성들 및 변형들 중 임의의 것을 옵션으로 가질 수 있다.

명령어는 또한 제2 소스 패킹된 데이터 피연산자(512)를 특정하거나 아니면 나타낼 수 있다. 본 실시예에서, 제2 소스 패킹된 데이터 피연산자는 단일 최하위 데이터 요소(예를 들어, X0)를 제공한다. 최하위 데이터 요소(예를 들어, X0)의 값은 결과 패킹된 데이터 피연산자(514) 내의 0 이상(예를 들어, 예시된 예에서는 1)의 최상위 마스킹된 결과 데이터 요소(554)에 사용(예를 들어, 저장)될 수 있다. 이하 더 자세히 설명되는 바와 같이, 단일 데이터 요소(예를 들어, X0)를 패킹된 데이터 피연산자의 최하위 위치에 제공하는 것은 소정 구현(예를 들어, 감량 또는 반대 카운팅 루프를 벡터화할 때)에 대한 알고리즘 관점에서 장점을 제공할 수 있다. 예를 들어, 최하위 데이터 요소(예를 들어, X0)는 감소하는 반복들의 이전 세트 동안 생성된 최종 값을 나타내며, 이것은 감소하는 반복들의 새로운 세트에 대한 입력 값으로서 사용될 수 있다. 그러나 본 발명의 범위는 그런 구현 또는 장점에 제한되지 않는다. 그렇지 않고, 제2 소스 패킹된 데이터 피연산자는 전술한 특성들 및 변형들 중 어느 하나를 옵션으로 가질 수 있다.

결과 패킹된 데이터 피연산자(514)는 명령어의 실시예에 응답하고/하거나 그 결과로서 목적지 스토리지 위치에 (예를 들어, 실행 유닛(506)에 의해) 생성되고 저장될 수 있다. 목적지 스토리지 위치는 전술한(예를 들어, 도 3-4에 대해) 특성들 및 변형들 중 어느 하나를 옵션으로 가질 수 있다. 예를 들어, 제2 소스 패킹된 데이터 피연산자의 최하위 데이터 요소(예를 들어, X0) 및 반대 순서 양태를 이용하는 것과 같은 후술되는 차이들 외에도, 결과 패킹된 데이터 피연산자(514)는 전술한(예를 들어, 도 3-4에 대해) 특성들 및 변형들 중 어느 하나를 옵션으로 가질 수 있다.

도시된 예시적 실시예에서, 위치 7 내의 최상위 결과 데이터 요소는 마스킹된 결과 데이터 요소이다. 이런 최상위 마스킹된 결과 데이터 요소는 최상위 단 또는 비트 위치(533)와 최상위 마스킹되지 않은 결과 데이터 요소(예를 들어, 본 예에서는 위치 6 내의 A0) 사이에 있다. 이 실시예에서, 최상위 마스킹된 결과 데이터 요소는 제2 소스 패킹된 데이터 피연산자의 최하위 데이터 요소(예를 들어, X0)의 값을 저장한다.

위치 6 내의 다음 최상위 결과 데이터 요소는 최상위 마스킹되지 않은 결과 데이터 요소이다. 도시된 바와 같이, 위치 6 내의 최상위 마스킹되지 않은 결과 데이터 요소는 제1 소스 패킹된 데이터 피연산자(510)의 연속적인 최하위 데이터 요소들(535)의 세트의 최하위 소스 데이터 요소(예를 들어, 위치 0 내의 A0)의 값을 저장할 수 있다. 소스 및 결과 데이터 요소들의 비트 순서 또는 유효(significance)는 본 실시예에서 역방향이거나 플립된다. 일례로서, 이것은 증분 위치 n(즉, n=n+1)을 갖는 감량 루프 카운터(즉, i=i-1)를 포함하는 구현(예를 들어, 루프의 벡터화)에 사용될 수 있다. 이 경우, 연속 소스 데이터 요소들(예를 들어, SRC[n])의 판독은 상승 또는 순방향 순서로 진행하며, 반면에 결과 패킹된 데이터 피연산자(예를 들어, DST[i])에 결과 요소를 저장하는 것은 역방향인 반대 순서로 진행한다. 예시된 예에서, 위치 4 및 5 내의 다음 2개의 하위 결과 데이터 요소는 마스킹된 결과 데이터 요소들이다. 도시된 바와 같이 일부 실시예에서, 가장 가까운 상위 마스킹되지 않은 결과 데이터 요소(예를 들어, 본 예에서는 위치 6 내의 A0)의 값은 위치 4 및 5 내의 이러한 하위 마스킹된 결과 데이터 요소에 전파되거나 아니면 저장될 수 있다. 본 실시예에서, 전파는 상위 마스킹되지 않은 결과 데이터 요소로부터 하나 이상(예를 들어, 본 예에서는 선택적으로 2)의 하위 마스킹된 결과 데이터 요소까지이다. 화살표(537)는 전파 또는 스토리지의 방향이 비트 유효 또는 순서가 감소하는 것을 보여준다. 방향이 도 3-4의 실시예의 방향과 역 또는 반대인 것에 유의한다.

위치 3 내의 다음 하위 결과 데이터 요소는 마스킹되지 않은 결과 데이터 요소이다. 위치 3 내의 마스킹되지 않은 결과 데이터 요소는 제1 소스 패킹된 데이터 피연산자의 연속 최하위 데이터 요소(535)의 세트의 다음 상위 연속 소스 데이터 요소(예를 들어, 위치 1 내의 A1)를 저장한다. 위치 1 내의 데이터 요소 A1은 제1 소스 패킹된 데이터 피연산자를 통해 하위 위치에서 상위 위치로 이동할 때 위치 0에서 데이터 요소 A0 이후의 다음 연속 데이터 요소이다. 소스 마스크의 위치 3 내의 마스킹되지 않은 마스크 요소는 다음 연속적인 소스 데이터 요소(예를 들어, A1)에 대한 적절한 스토리지 위치로서 결과 패킹된 데이터 피연산자의 위치 3 내의 대응하는 마스킹되지 않은 결과 데이터 요소를 효과적으로 선택할 수 있다. 예시된 예에서, 위치 0-2 내의 3개의 최하위 결과 데이터 요소는 마스킹된 결과 데이터 요소들의 세트이다. 도시된 바와 같이, 위치 0-2 내의 최하위 마스킹된 결과 데이터 요소들은 각각 가장 가까운 상위 마스킹되지 않은 결과 데이터 요소(예를 들어, 위치 3 내의 A1)의 값을 저장할 수 있다.

이하에서는 전파, VEXPANDPROPREVBWLOW로 명명된 하위 요소 명령어로의 시작을 가진 마스킹된 연속 소스 요소 리버스 백워드 스토어의 특정한 예시적 실시예를 위한 의사코드가 나열된다. SRC1은 결과 패킹된 데이터 피연산자의 0 이상의 최상위 마스킹된 요소들의 세트에 저장될 단일 최하위 데이터 요소를 갖는 소스 패킹된 데이터 피연산자(예를 들어, 피연산자(512))이다. SRC2는 목적지에 저장되거나 전파될 연속 요소들을 갖는 소스 패킹된 데이터 피연산자(예를 들어, 피연산자(510))이다. 코드에서, "i--"은 감량(예를 들어, i=i-1)을 의미하며, i>=0 조건은 "i"가 0 이상이다.

이 의사코드는 이 실시예의 명령어가 SRC1의 최하위 데이터 요소를 0 이상의 최상위 마스킹된 결과 데이터 요소들의 세트에 저장하는 것을 보여준다. SRC2의 최하위 연속 데이터 요소들의 세트의 최하위 데이터 요소는 최상위 마스킹되지 않은 결과 데이터 요소에 저장된다. 상위 마스킹되지 않은 결과 데이터 요소들은 하위 마스킹된 결과 데이터 요소들에 전파되거나 저장된다.

도 6은 전파, 최하위 요소로부터 저장된 최상위 마스킹된 요소들, 명령어의 실시예에 응답하여 수행될 수 있는 연산을 가진 마스킹된 연속 소스 요소 리버스 스토어(660)의 실시예를 예시하는 블록도이다. 이 실시예에서, 제2 소스 패킹된 데이터 피연산자(612)의 최하위 데이터 요소(예를 들어, X0)의 값은 최상위 마스킹되지 않은 결과 데이터 요소(예를 들어, 예시된 예에서는 위치 6 내의 A7)에 선행하는 0 이상(예를 들어, 예시된 예에서는 옵션으로 1)의 최상위 마스킹된 결과 데이터 요소(654)의 세트의 값들에 저장된다. 본 예시에서, 보이는 바와 같이, 결과 패킹된 데이터 피연산자의 최하위 또는 최저차 단 또는 비트 위치(631)는 우측에 도시되고, 결과 패킹된 데이터 피연산자의 최상위 또는 최고차 단 또는 비트 위치(633)는 좌측에서 도시된다.

명령어는 제1 소스 패킹된 데이터 피연산자(610) 및 소스 마스크(616)를 특정하거나 아니면 나타낼 수 있다. 제1 소스 패킹된 데이터 피연산자 및 소스 마스크는 전술한(예를 들어, 도 3-5에 대해) 특성들 및 변형들 중 임의의 것을 옵션으로 가질 수 있다.

명령어는 또한 제2 소스 패킹된 데이터 피연산자(612)를 특정하거나 아니면 나타낼 수 있다. 본 실시예에서, 제2 소스 패킹된 데이터 피연산자는 단일 최하위 데이터 요소(예를 들어, X0)를 제공한다. 최하위 데이터 요소(예를 들어, X0)의 값은 결과 패킹된 데이터 피연산자(614)의 0 이상(예를 들어, 예시된 예에서는 1)의 최상위 마스킹된 결과 데이터 요소들(654)의 세트에 사용(예를 들어, 저장)될 수 있다. 제2 소스 패킹된 데이터 피연산자는 그렇지 않으면 전술한(예를 들어, 도 4-5에 대해) 특성들 및 변형들 중 임의의 것을 옵션으로 가질 수 있다.

결과 패킹된 데이터 피연산자(614)는 명령어의 실시예에 응답하고/하거나 그 결과로서 목적지 스토리지 위치에 (예를 들어, 실행 유닛(606)에 의해) 생성되고 저장될 수 있다. 목적지 스토리지 위치는 전술한(예를 들어, 도 3-5에 대해) 특성들 및 변형들 중 어느 하나를 옵션으로 가질 수 있다. 예를 들어, 제2 소스 패킹된 데이터 피연산자의 최하위 데이터 요소(X0) 및 반대 순서 양태를 이용하는 것과 같은 후술되는 차이들 외에도, 결과 패킹된 데이터 피연산자(614)는 전술한(예를 들어, 도 3-5에 대해) 특성들 및 변형들 중 어느 하나를 옵션으로 가질 수 있다

도시된 예시적 실시예에서, 위치 7 내의 최상위 결과 데이터 요소는 최상위 단 또는 비트 위치(633)와 최상위 마스킹되지 않은 결과 데이터 요소(예를 들어, 본 예에서는 위치 6 내의 A7) 사이의 마스킹된 결과 데이터 요소이다. 본 실시예에서, 최상위 마스킹된 결과 데이터 요소는 제2 소스 패킹된 데이터 피연산자(612)의 최하위 데이터 요소(예를 들어, X0)의 값을 저장한다. 위치 6 내의 다음 상위 결과 데이터 요소는 마스킹되지 않은 결과 데이터 요소이다. 도시된 바와 같이, 위치 6 내의 마스킹되지 않은 결과 데이터 요소는 제1 소스 패킹된 데이터 피연산자(610)의 연속적인 최상위 데이터 요소들(652)의 세트의 최상위 데이터 요소(예를 들어, 위치 7 내의 A7)의 값을 저장할 수 있다. 예시된 예에서, 위치 4 및 5 내의 다음 2개의 하위 결과 데이터 요소는 마스킹된 결과 데이터 요소들이다. 도시된 바와 같이, 일부 실시예에서, 가장 가까운 상위 마스킹되지 않은 결과 데이터 요소(예를 들어, 본 예에서는 위치 6 내의 A7)의 값은 이러한 하위 마스킹된 결과 데이터 요소들에 전파되거나 아니면 저장될 수 있다. 본 실시예에서, 전파는 상위 마스킹되지 않은 결과 데이터 요소로부터 하나 이상(예를 들어, 본 예에서는 옵션으로 2)의 하위 마스킹된 결과 데이터 요소까지이다. 화살표(637)는 전파 또는 스토리지의 방향을 나타낸다. 방향이 도 3-4의 실시예의 방향과 반대인 것에 유의한다.

위치 3 내의 다음 하위 결과 데이터 요소는 마스킹되지 않은 결과 데이터 요소이다. 위치 3 내의 마스킹되지 않은 결과 데이터 요소는 제1 소스 패킹된 데이터 피연산자의 연속적인 최상위 데이터 요소(652)의 세트의 다음 하위 연속 소스 데이터 요소(예를 들어, 위치 6 내의 A6)를 저장한다. 예시된 예에서, 위치 0-2 내의 3개의 최하위 결과 데이터 요소(658)는 마스킹된 결과 데이터 요소들의 세트이다. 도시된 바와 같이, 위치 0-2 내의 최하위 마스킹된 결과 데이터 요소들은 각각 가장 가까운 상위 마스킹되지 않은 결과 데이터 요소(예를 들어, 위치 3 내의 A6)의 값을 저장할 수 있다.

이하에서는 전파, VEXPANDPROPREVLOW로 명명된 하위 요소 명령어로의 시작을 가진 마스킹된 연속 소스 요소 리버스 스토어의 특정한 예시적 실시예를 위한 의사코드가 나열된다. SRC1은 결과 패킹된 데이터 피연산자의 0 이상의 최상위 마스킹된 요소들의 세트에 저장될 단일 최하위 데이터 요소를 갖는 소스 패킹된 데이터 피연산자(예를 들어, 피연산자(612))이다. SRC2는 목적지에 저장되거나 전파될 연속적인 요소들을 갖는 소스 패킹된 데이터 피연산자(예를 들어, 피연산자(610))이다. "n--"은 감량 "n"(즉, n=n-1)을 의미한다.

도 4-6의 실시예를 고려하면, 일부 실시예에서 명령어는 제2 소스 패킹된 데이터 피연산자(예를 들어, 412, 512, 612)에 사용될 레지스터가 또한 목적지 스토리지 위치로서 사용되는 것을, 비록 이것이 요구되진 않을지라도, 옵션으로서 내재적으로 나타낼 수 있지만 명시적으로는 특정하지 않을 수 있다. 예로서, 이하 더 구체적으로 설명될 바와 같이, 일부 실시예에서, 이들 명령어는 루프를 백터화하는데 사용될 수 있다. 루프의 반복들의 초기 세트를 백터화하는데 사용되는 명령어의 결과는 루프의 반복들의 후속 세트를 백터화하는데 사용되는 명령어에 대한 연속성 목적을 위한 입력 또는 시작 값으로서 생성되고 사용될 수 있다. 레지스터를 소스로서 사용하고 내재적으로 목적지로서 사용하는 것은 다른 개별 레지스터를 특정하거나 사용할 필요를 회피하는데 도움이 될 수 있다. 그러나 이것은 옵션이지 요구되진 않는다.

도 3-6은 여러 예시적 실시예를 도시한다. 그러나 본 발명의 범위는 이들 실시예에만 한정되지 않는다. 다른 실시예는 다른 개수의 데이터 요소, 멀티-비트 마스크 요소를 포함할 수 있고, 소스 패킹된 데이터 피연산자는 결과 패킹된 데이터 피연산자와 동일한 수의 데이터 요소를 가질 필요가 없다. 게다가, 도 4-6은 최하위 또는 최상위 마스킹된 결과 데이터 요소들의 값들에 사용될 단일 데이터 요소 또는 값(예를 들어, X0 또는 X7)을 제공하기 위한 예시적 접근법을 나타낸다. 그러나 다양한 다른 실시예에서, 단일 데이터 요소 또는 값은 패킹된 데이터 내의 중간 위치, 범용 레지스터, 메모리 위치, 또는 다른 스토리지 위치에 제공될 수 있다. 단일 데이터 요소 또는 값이 특정한 구현을 위해 명령어 길이를 과도하게 증가시키지 않을 만큼 충분히 작은(예를 들어, 8비트 바이트 요소 또는 16비트 워드 요소인) 경우, 이것은 옵션으로 명령어의 즉치(immediate)에 제공될 수 있다.

본 명세서에 개시된 명령어는 다목적 명령어이다. 본 기술분야에서 본 개시 내용의 유용성을 갖는 통상의 기술자는 명령어를 이용하기 위해 상이한 방식과 목적을 고려할 것이다. 일부 실시예에서, 명령어는 루프의 벡터화, 예를 들어, 스칼라 값에 대한 계산을 이용한 루프를 용이하게 하는데 옵션으로 사용될 수 있고, 스칼라 값은 본 발명의 범위가 그렇게 제한되지 않을지라도, 조건하에서 증분 또는 감량된다. 조건하에서 증분되는 그러한 루프의 하나의 예시적 예는 다음의 의사코드에 나타난다:

이 의사코드에서, x는 스칼라 값이고 "i"은 반복의 수이다. 심볼 "i++"은 "i"가 1만큼 증분되는 것을 의미한다(즉, i=i+l). 유사하게, 심볼 "n++"은 "n"이 1큼 증분되는 것을 의미한다(즉, n=n+1). A[n]은 벡터 또는 어레이의 n번째 요소이다. 이 예에서, 계산은 x 또는 A[n]의 값인 값 n에 의존하고, 특정한 구현에 따르는 것은 잠재적으로/선택적으로 반복의 수 "i"에 따른다. 루프의 반복 동안, x의 값은 그 반복을 위한 조건이 충족되고 n이 증분되는 경우 그러한 반복들에 대해서만 변하게 됨에 유의한다. 조건이 충족되지 않으면, x의 값은 변하지 않는다. 이것은 한 위치에서 결과 패킹된 데이터 피연산자 내의 다른 위치로 데이터 요소의 값을 전파하거나 저장함으로써 구현될 수 있다.

그와 같은 특성의 가능한 사용의 하나의 예시적 예는 시간의 경과에 따른 다중 상태 트리거이다. 예를 들어, 트리거가 활성화되는(예를 들어, 버튼이 눌러지는) 각각의 시간은 조건이 충족된 것을 나타낼 수 있다. 조건이 충족된 것은 소스 마스크에서 마스킹되지 않은 비트로 나타낼 수 있다. 그런 경우, 트리거는 그 현재 상태를 새로운 상태로 변경할 수 있다. 이것은 소스 패킹된 데이터 피연산자로부터 다음 순차적 소스 데이터 요소를 선택함으로써 나타낼 수 있다. 트리거가 다시 활성화되지 않으면(예를 들어, 버튼이 눌러지지 않는다면), 조건은 다시 충족되지 않는다(예를 들어, 새로운 마스킹되지 않은 마스크 요소가 없는 것으로 표현된다). 이것은 데이터 요소의 값을 마스킹된 결과 데이터 요소에 전파함에 의해 표현될 수 있다.

벡터화가 n과 x 값들의 반복 간의 데이터 종속성에 대부분에 있기 때문에 적어도 가능하다면, 하나의 도전 과제는 현재, 그와 같은 루프를 백터화하는 것이 일반적으로 도전해 볼 만한 경향이 있다는 것이다. 예를 들어, 데이터 종속성을 해결할 수 있을 짧은 충분한 명령어 시퀀스가 존재하지 않을 수 있으며, 이것은 그러한 루프를 백터화하기 위해 컴파일러에 의해 사용될 수 있다. 유리하게, 본 명세서에 개시된 명령어의 실시예는, 예를 들어 상기 의사코드에 나타난 루프와 같은 루프들의 벡터화를 용이하게 하는데 사용될 수 있다. 예를 들어, 반복의 조건은 평가되고, vexpandprophigh 명령어에 의해 나타날 수 있는 소스 마스크를 생성하기 위해 사용될 수 있다. 예를 들어, 마스크 요소들은 사실인 것으로 평가된 조건에 대해서는 마스킹되지 않을 수 있고, 또는 마스크 요소들은 거짓인 것으로 평가된 조건에 대해서는 마스킹될 수 있다. 그 후, vexpandprophigh 명령어는 x-값들의 벡터를 생성하는데 사용될 수 있다. 이들 x-값은 후속 계산에 사용될 수 있다. SIMD, 벡터, 또는 패킹된 데이터 처리는 x-값들의 벡터를 동시에 처리하는데 사용될 수 있다.

소정의 개념을 더 자세히 설명하기 위해, 상기 예시적 루프가 어떻게 백터화될 수 있는지를 나타내는 다음의 예시적 의사코드를 고려한다. 이 예에서, zmm*는 512비트 패킹된 데이터 레지스터를 나타내고, KL은 데이터 요소들의 벡터 길이를 나타낸다.

상기에서, 제1 vexpandprophigh 명령어는 zmm3에서 KL 반복들의 이런 세트에 대한 "n" 값들의 벡터를 생성하는데 사용된다. 이것은 vexpandprophigh 명령어를 벡터 {n0+KL:n0+KL-l:...:n0+2:n0+l}에 적용함으로써 행해지며, 여기서 nO은 현재 KL 반복들의 세트에 선행하는 KL 반복들의 세트에서 최종 반복에 대한 n의 결과 값이다. vexpandprophigh 명령어의 제2 인스턴스는 x-값들의 벡터를 생성하기 위해 소스 데이터 요소들을 확대하는데 사용된다. 이 예에서, 소스 데이터 요소들은 메모리(예를 들어, &A[n+1])에 있다.

추가로 예시하기 위해, 벡터가 루프의 8개의 반복(반복 0-7)에 사용되는 상기 루프의 구현의 예를 고려한다. 초기에, 조건은 소스 마스크(kl)를 생성하기 위해 평가될 수 있고, 데이터를 시작하는 것은 vexpandprophigh 명령어에 의해 나타낼 수 있는 소스 피연산자에 확립될 수 있다.

다음에, 8가지 조건의 다른 세트는 반복 8-15에 대한 새로운 소스 마스크(kl)를 생성하기 위해 평가될 수 있다. 다음 8개 반복에 대한 시작 데이터의 새로운 세트는 새로운 소스 피연산자(zmm2)에 저장될 수 있다.

이 프로세스는 일반적으로 루프의 연속적 반복 동안 반복될 수 있다.

도 7은 패킹된 데이터 레지스터들(708)의 적합한 세트의 예시적 실시예의 블록도이다. 패킹된 데이터 레지스터들은 ZMM0 내지 ZMM31로 라벨링된 32개의 512비트 패킹된 데이터 레지스터들을 포함한다. 도시된 실시예에서, 하위 16개 레지스터들, 즉, ZMM0-ZMM15의 하위 256 비트는 YMM0-YMM15로 라벨링된 각각의 256비트 패킹된 데이터 레지스터들에 대해 에일리어싱되거나(aliased) 또는 오버레이되지만(overlaid), 이러한 것이 요구되는 것은 아니다. 마찬가지로, 예시된 실시예에서, 레지스터들 YMM0-YMM15의 하위 128비트는 XMM0-XMM15로 라벨링된 각각의 128비트 패킹된 데이터 레지스터들에 대해 에일리어싱되거나 또는 오버레이되지만, 이것 또한 요구되는 것은 아니다. 512비트 레지스터들 ZMM0 내지 ZMM31은 512비트 패킹된 데이터, 256비트 패킹된 데이터 또는 128비트 패킹된 데이터를 유지하도록 동작 가능하다. 256비트 레지스터들 YMM0-YMM15는 256비트 패킹된 데이터 또는 128비트 패킹된 데이터를 유지하도록 동작 가능하다. 128비트 레지스터들 XMM0-XMM15는 128비트 패킹된 데이터를 유지하도록 동작 가능하다. 일부 실시예에서, 레지스터들 각각은 부동 소수점 데이터 또는 패킹된 정수 데이터를 저장하는데 사용될 수 있다. 적어도 8비트 바이트 데이터, 16비트 워드 데이터, 32비트 더블워드, 32비트 단일 정밀도 부동 소수점 데이터, 64비트 쿼드워드 및 64비트 2배 정밀도 부동 소수점 데이터를 포함하는 상이한 데이터 요소 사이즈들이 지원된다. 대안적인 실시예들에서는, 상이한 개수들의 레지스터들 및/또는 상이한 사이즈들의 레지스터들이 사용될 수 있다. 또 다른 실시예들에서, 레지스터들은 더 작은 레지스터들에 대해 더 큰 레지스터들의 에일리어싱을 사용하거나 사용하지 않을 수 있고/있거나, 부동 소수점 데이터를 저장하는데 사용되거나 사용되지 않을 수 있다.

도 8은 마스크 비트 수가 패킹된 데이터 폭 및 패킹된 데이터 요소 폭에 따르는 것을 예시하는 표(890)이다. 128비트, 256비트 및 512비트의 패킹된 데이터 폭들이 도시되지만, 다른 폭들도 가능하다. 8비트 바이트들, 16비트 워드들, 32비트 더블 워드들(dwords) 또는 단일 정밀도 부동 소수점 및 64비트 쿼드 워드들(Qwords) 또는 2배 정밀도 부동 소수점의 패킹된 데이터 요소 폭들이 고려되지만, 다른 폭들도 가능하다.

도 9는 패킹된 데이터 연산 마스크 레지스터들(908)의 적절한 세트의 예시적 실시예의 블록도이다. 패킹된 데이터 연산 마스크 레지스터들 각각은 패킹된 데이터 연산 마스크를 저장하는데 사용될 수 있다. 예시된 실시예에서, 이러한 세트는 k0 내지 k7로 라벨링된 8개의 레지스터를 포함한다. 대안적인 실시예들은 8개보다 적거나(예를 들어, 2개, 4개, 6개 등) 또는 8개보다 많은(예를 들어, 16개, 32개 등) 레지스터를 포함할 수 있다. 예시된 실시예에서, 각각의 레지스터는 64비트이다. 대안적인 실시예들에서, 레지스터들의 폭들은 64비트보다 더 넓거나(예를 들어, 80비트, 128비트 등) 64비트보다 더 좁을 수 있다(예를 들어, 8비트, 16비트, 32비트 등). 레지스터는 잘 알려진 기법을 이용하여 상이한 방식으로 구현될 수 있고, 회로의 임의의 알려진 특정한 유형으로 제한되지 않는다. 적절한 레지스터들의 예들은 전용 물리적 레지스터들, 레지스터 리네이밍을 이용하는 동적으로 할당되는 물리적 레지스터들 및 이들의 조합을 포함하지만 이것으로 한정되는 것은 아니다. 예로서, 명령어는 3비트(예를 들어, 3비트 필드)를 이용하여, 8개의 패킹된 데이터 연산 마스크 레지스터 k0 내지 k7 중 어느 하나를 인코딩하거나 특정할 수 있다. 대안적인 실시예들에서, 더 적거나 더 많은 패킹된 데이터 연산 마스크 레지스터들이 존재할 때에 더 적거나 더 많은 비트가 각각 이용될 수 있다. 일부 실시예에서, 이것이 요구되지 않을지라도, 마스크는 이들 레지스터의 최하위 비트에 저장될 수 있다.

명령어 세트는 하나 이상의 명령어 포맷을 포함한다. 주어진 명령어 포맷은 다양한 필드들(비트 수, 비트들의 위치)을 정의하여, 다른 것들 중에서, 수행될 연산(오피코드), 및 그 연산이 수행되어야 하는 피연산자(들)를 특정한다. 일부 명령어 포맷들은 명령어 템플릿들(또는 서브포맷들)의 정의를 통해 추가로 세분된다. 예를 들어, 주어진 명령어 포맷의 명령어 템플릿은 명령어 포맷의 필드의 상이한 서브세트를 갖도록 정의될 수 있고(포함된 필드는 전형적으로 동일 순서에 있지만, 적어도 일부는 더 적은 필드가 포함되기 때문에 상이한 비트 위치를 가짐)/있거나 상이하게 해석되는 주어진 필드를 갖도록 정의될 수 있다. 따라서, ISA의 각각의 명령어는 주어진 명령어 포맷을 이용하여(정의된 경우, 그 명령어 포맷의 명령어 템플릿들 중 주어진 템플릿에서) 표현되고, 연산 및 피연산자들을 특정하기 위한 필드들을 포함한다. 예를 들어, 예시적 ADD 명령어는 특정 오피코드, 및 그 오피코드를 특정하는 오피코드 필드 및 피연산자들(소스 1/목적지 및 소스 2)을 선택하는 피연산자 필드들을 포함하는 명령어 포맷을 갖고; 명령어 스트림에서 이러한 ADD 명령어의 출현(occurrence)은 특정 피연산자들을 선택하는 피연산자 필드들에서 특정 콘텐츠를 가질 것이다. AVX(Advanced Vector Extensions)(AVX1 및 AVX2)로 불리며 VEX(Vector Extensions) 코딩 스킴을 사용하는 SIMD 확장들의 세트가 발표 및/또는 공개되었다(예를 들어, Intel® 64 and IA-32 Architectures Software Developers Manual, October 2011; 및 Intel® Advanced Vector Extensions Programming Reference, June 2011 참조).

예시적 명령어 포맷들

본 명세서에 설명되는 명령어(들)의 실시예들은 상이한 포맷들로 구현될 수 있다. 부가적으로, 예시적 시스템들, 아키텍처들, 및 파이프라인들이 아래에 상세하게 설명된다. 명령어(들)의 실시예들은 그러한 시스템들, 아키텍처들, 및 파이프라인들 상에서 실행될 수 있지만, 이들 상세에 한정되지는 않는다.

일반 벡터 친화형 명령어 포맷

벡터 친화형 명령어 포맷은 벡터 명령어들에 적합한 명령어 포맷이다(예를 들어, 벡터 연산들에 특정적인 소정 필드들이 존재함). 벡터 및 스칼라 연산들 양쪽 모두가 벡터 친화형 명령어 포맷을 통해 지원되는 실시예들이 설명되지만, 대안적인 실시예들은 벡터 친화형 명령어 포맷의 벡터 연산들만을 이용한다.

도 10a 및 도 10b는 본 발명의 실시예들에 따른, 일반 벡터 친화형 명령어 포맷 및 그것의 명령어 템플릿들을 도시하는 블록도들이다. 도 10a는 본 발명의 실시예들에 따른, 일반 벡터 친화형 명령어 포맷 및 그것의 클래스 A 명령어 템플릿들을 도시하는 블록도이며; 반면에 도 10b는 본 발명의 실시예들에 따른, 일반 벡터 친화형 명령어 포맷 및 그것의 클래스 B 명령어 템플릿들을 도시하는 블록도이다. 구체적으로는, 일반 벡터 친화형 명령어 포맷(1000)에 대하여 클래스 A 및 클래스 B 명령어 템플릿들이 정의되고, 양쪽 모두는 메모리 액세스 없음(1005) 명령어 템플릿들 및 메모리 액세스(1020) 명령어 템플릿들을 포함한다. 벡터 친화형 명령어 포맷의 콘텍스트에서 일반(generic)이라는 용어는 임의의 특정 명령어 세트에 얽매이지 않는 명령어 포맷을 지칭한다.

벡터 친화형 명령어 포맷이 다음의 것을 지원하는 본 발명의 실시예들이 설명될 것이지만: 32비트(4바이트) 또는 64비트(8바이트) 데이터 요소 폭(또는 크기)을 갖는 64바이트 벡터 피연산자 길이(또는 크기)(따라서, 64바이트 벡터는 16개의 더블워드-크기의 요소 또는 대안적으로 8개의 쿼드워드-크기의 요소로 구성됨); 16비트(2바이트) 또는 8비트(1바이트) 데이터 요소 폭(또는 크기)을 갖는 64바이트 벡터 피연산자 길이(또는 크기); 32비트(4바이트), 64비트(8바이트), 16비트(2바이트) 또는 8비트(1바이트) 데이터 요소 폭(또는 크기)을 갖는 32바이트 벡터 피연산자 길이(또는 크기); 및 32비트(4바이트), 64비트(8바이트), 16비트(2바이트) 또는 8비트(1바이트) 데이터 요소 폭(또는 크기)을 갖는 16바이트 벡터 피연산자 길이(또는 크기); 대안적인 실시예들은, 더 크거나, 더 작거나 또는 상이한 데이터 요소 폭들(예를 들어, 128비트(16바이트)의 데이터 요소 폭)을 갖는 더 크거나, 더 작고, 및/또는 상이한 벡터 피연산자 크기들(예를 들어, 256바이트 벡터 피연산자들)을 지원할 수 있다.

도 10a의 클래스 A 명령어 템플릿은 다음을 포함한다: 1) 메모리 액세스 없음(1005) 명령어 템플릿들 내에, 메모리 액세스 없음(no memory access), 전체 라운드 제어 유형 연산(full round control type operation)(1010) 명령어 템플릿, 및 메모리 액세스 없음, 데이터 변환 유형 연산(1015) 명령어 템플릿이 도시되어 있고; 2) 메모리 액세스(1020) 명령어 템플릿들 내에, 메모리 액세스, 임시(1025) 명령어 템플릿 및 메모리 액세스, 비임시(1030) 명령어 템플릿이 도시되어 있다. 도 10b의 클래스 B 명령어 템플릿은 다음을 포함한다: 1) 메모리 액세스 없음(1005) 명령어 템플릿들 내에, 메모리 액세스 없음, 기입 마스크 제어, 부분 라운드 제어 유형 연산(partial round control type operation)(1012) 명령어 템플릿, 및 메모리 액세스 없음, 기입 마스크 제어, vsize 유형 연산(1017) 명령어 템플릿이 도시되어 있고; 2) 메모리 액세스(1020) 명령어 템플릿들 내에, 메모리 액세스, 기입 마스크 제어(1027) 명령어 템플릿이 도시되어 있다.

일반 벡터 친화형 명령어 포맷(1000)은 도 10a 및 도 10b에 도시된 순서로 아래에 열거되는 다음의 필드들을 포함한다.

포맷 필드(1040) - 이 필드 내의 특정 값(명령어 포맷 식별자 값)은 벡터 친화형 명령어 포맷, 및 그에 따른 명령어 스트림들 내의 벡터 친화형 명령어 포맷의 명령어들의 출현을 고유하게 식별한다. 이와 같이, 이런 필드는 이것이 일반 벡터 친화형 명령어 포맷만을 갖는 명령어 세트를 필요로 하지 않는다는 점에서 옵션이다.

베이스 연산 필드(base operation field)(1042) - 그것의 내용은 상이한 베이스 연산들을 구분한다.

레지스터 인덱스 필드(1044) - 그것의 내용은 직접적으로 또는 어드레스 생성을 통해, 소스 및 목적지 피연산자들의 장소를 특정하고, 이들은 레지스터 또는 메모리에 존재한다. 이들은 PxQ(예를 들어, 32x512, 16x128, 32x1024, 64x1024) 레지스터 파일로부터 N개의 레지스터를 선택하기에 충분한 비트 수를 포함한다. 일 실시예에서 N은 최대 3개의 소스 및 1개의 목적지 레지스터일 수 있지만, 대안적인 실시예들은 더 많거나 더 적은 소스들 및 목적지 레지스터들을 지원할 수 있다(예를 들어, 이러한 소스들 중 하나가 또한 목적지의 역할을 하는 경우에 최대 2개의 소스까지 지원할 수 있고, 이러한 소스들 중 하나가 또한 목적지의 역할을 하는 경우에 최대 3개의 소스를 지원할 수 있고, 최대 2개의 소스 및 1개의 목적지까지를 지원할 수 있다).

한정자 필드(modifier field)(1046) - 그것의 내용은 메모리 액세스를 특정하는 일반 벡터 명령어 포맷의 명령어들의 출현을 그렇지 않은 명령어들과 구분하며; 즉, 메모리 액세스 없음(1005) 명령어 템플릿들과 메모리 액세스(1020) 명령어 템플릿들을 구분한다. 메모리 액세스 연산들은 (일부 경우에서 레지스터들 내의 값들을 이용하여 소스 및/또는 목적지 어드레스들을 특정하는) 메모리 계층구조에 대해 판독 및/또는 기입하는 반면에, 메모리 액세스 없음 연산들은 그렇게 하지 않는다(예를 들어, 소스 및 목적지들이 레지스터들임). 일 실시예에서 이 필드는 메모리 어드레스 계산들을 수행하는 3가지 상이한 방식들 사이에서 또한 선택하지만, 대안적인 실시예들은 메모리 어드레스 계산들을 수행하는 더 많거나, 더 적거나 또는 상이한 방식들을 지원할 수 있다.

증대 연산 필드(1050) - 그것의 내용은 각종 상이한 연산들 중 어느 연산이 베이스 연산에 부가하여 수행되어야 하는지를 구분한다. 이 필드는 콘텍스트 특정적(context specific)이다. 본 발명의 일 실시예에서, 이 필드는 클래스 필드(1068), 알파 필드(1052) 및 베타 필드(1054)로 분할된다. 증대 연산 필드(1050)는 공통 그룹의 연산들이 2개, 3개 또는 4개의 명령어보다는 단일의 명령어에서 수행되는 것을 허용한다.

스케일 필드(scale field)(1060) - 그것의 내용은 메모리 어드레스 생성을 위해(예를 들어, 2^scale*index + base를 이용하는 어드레스 생성을 위해) 인덱스 필드의 내용의 스케일링을 허용한다.

변위 필드(1062A) - 그것의 내용은 메모리 어드레스 생성(예를 들어, 2^scale*index + base + displacement를 이용하는 주소 생성을 위한)의 일부로 이용된다.

변위 팩터 필드(Displacement Factor Field)(1062B)(변위 팩터 필드(1062B) 바로 위의 변위 필드(1062A)의 병치(juxtaposition)는 어느 한쪽이 이용되는 것을 나타낸다는 점에 유의한다) - 그것의 내용은 어드레스 생성의 일부로서 이용되고; 이것은 메모리 액세스의 크기(N)에 의해 스케일링되는 변위 팩터를 특정하는데, 여기서 N은 (예를 들어, 2^scale*index + base + scaled displacement를 이용하는 어드레스 생성을 위한) 메모리 액세스에서의 바이트 수이다. 잉여 하위 비트들(redundant low-order bits)은 무시되고, 따라서 변위 팩터 필드의 내용은 유효 어드레스를 계산하는데 이용될 최종 변위를 생성하기 위해서 메모리 피연산자 총 크기(N)로 승산된다. N의 값은 (본 명세서에서 후술되는) 풀 오피코드 필드(full opcode field)(1074) 및 데이터 조작 필드(1054C)에 기초하여 런타임 시에 프로세서 하드웨어에 의해 결정된다. 변위 필드(1062A) 및 변위 팩터 필드(1062B)는, 이들이 메모리 액세스 없음(1005) 명령어 템플릿들에 대해 이용되지 않고/않거나, 상이한 실시예들이 둘 중 하나만을 구현하거나 어느 것도 구현하지 않을 수 있다는 점에서 옵션이다.

데이터 요소 폭 필드(1064) - 그것의 내용은 (일부 실시예에서는 모든 명령어들에 대해서; 다른 실시예들에서는 명령어들 중 일부에 대해서만) 복수의 데이터 요소 폭 중 어느 것이 이용되어야 하는지를 구분한다. 이 필드는, 단 하나의 데이터 요소 폭만이 지원되고/되거나 데이터 요소 폭들이 오피코드들의 일부 양태를 이용하여 지원되는 경우에 필요하지 않는다는 점에서 옵션이다.

기입 마스크 필드(1070) - 그것의 내용은, 데이터 요소 위치별로, 목적지 벡터 피연산자 내의 그 데이터 요소 위치가 베이스 연산 및 증대 연산의 결과를 반영하는지를 제어한다. 클래스 A 명령어 템플릿들은 병합-기입마스킹(merging-writemasking)을 지원하는 반면에, 클래스 B 명령어 템플릿들은 병합-기입마스킹 및 제로화-기입마스킹(zeroing-writemasking) 양쪽 모두를 지원한다. 병합할 때에, 벡터 마스크들은 목적지 내의 임의의 세트의 요소들이 (베이스 연산 및 증대 연산에 의해 특정되는) 임의의 연산의 실행 동안 업데이트들로부터 보호될 수 있게 해주고; 다른 일 실시예에서는, 대응하는 마스크 비트가 0을 갖는 경우에 목적지의 각각의 요소의 이전의 값을 보존할 수 있게 해준다. 이에 반해, 제로화할 때에, 벡터 마스크들은 목적지 내의 임의의 세트의 요소들이 (베이스 연산 및 증대 연산에 의해 특정되는) 임의의 연산의 실행 동안 제로화될 수 있게 하고; 일 실시예에서는, 목적지의 요소는 대응하는 마스크 비트가 0 값을 가질 때에 0으로 설정된다. 이러한 기능성의 서브세트는 수행되는 연산의 벡터 길이를 제어하는 능력이지만(즉, 요소들의 범위(span)는 첫 번째 것으로부터 마지막 것까지 수정됨); 수정되는 요소들이 연속적인 것은 필요하지 않는다. 따라서, 기입 마스크 필드(1070)는 로드, 스토어, 산술, 로직 등을 포함하는 부분 벡터 연산을 허용한다. 기입 마스크 필드(1070)의 내용이 이용될 기입 마스크를 포함하는 복수의 기입 마스크 레지스터 중 하나를 선택하는(따라서, 기입 마스크 필드(1070)의 내용이 수행될 해당 마스킹을 간접적으로 식별하는) 본 발명의 실시예들이 설명될지라도, 대안 실시예들은 그 대신에 또는 추가적으로 마스크 기입 필드(1070)의 내용이 수행될 마스킹을 직접적으로 특정하는 것을 허용한다.

즉치 필드(immediate field)(1072) - 그것의 내용은 즉시의 지정을 허용한다. 이 필드는, 이것이 즉시를 지원하지 않는 일반 벡터 친화형 포맷의 구현에 존재하지 않으며, 즉시를 이용하지 않는 명령어들에 존재하지 않는다는 점에서 옵션이다.

클래스 필드(1068) - 그것의 내용은 명령어들의 상이한 클래스들을 구분한다. 도 10a 및 도 10b를 참조하면, 이 필드의 내용은 클래스 A 명령어들과 클래스 B 명령어들 사이에서 선택한다. 도 10a 및 도 10b에서, 필드에 특정 값이 존재함을 표시하기 위해서 둥근 코너의 사각형들이 이용된다(예를 들어, 도 10a 및 도 10b 각각에서의 클래스 필드(1068)에 대한 클래스 A(1068A) 및 클래스 B(1068B)).

클래스 A의 명령어 템플릿들

클래스 A의 메모리 액세스 없음(1005) 명령어 템플릿들의 경우에, 알파 필드(1052)는 RS 필드(1052A)로서 해석되고, 그것의 내용은 상이한 증대 연산 유형들 중 어느 것이 수행되어야 하는지를 구분하는 한편(예를 들어, 라운드(1052A.1) 및 데이터 변환(1052A.2)은 각각 메모리 액세스 없음, 라운드 유형 연산(1010) 및 메모리 액세스 없음, 데이터 변환 유형 연산(1015) 명령어 템플릿들에 대해 특정됨), 베타 필드(1054)는 특정 유형의 연산들 중 어느 연산이 수행되어야 하는지를 구분한다. 메모리 액세스 없음(1005) 명령어 템플릿들에서, 스케일 필드(1060), 변위 필드(1062A) 및 변위 스케일 필드(1062B)는 존재하지 않는다.

메모리 액세스 없음 명령어 템플릿들 - 전체 라운드 제어 유형 연산

메모리 액세스 없음 전체 라운드 제어 유형 연산(1010) 명령어 템플릿에서, 베타 필드(1054)는 라운드 제어 필드(1054A)로서 해석되고, 그것의 내용(들)은 정적 라운딩을 제공한다. 본 발명의 개시된 실시예들에서 라운드 제어 필드(1054A)는 모든 부동 소수점 예외 억제(SAE: suppress all floating point exceptions) 필드(1056) 및 라운드 연산 제어 필드(1058)를 포함하지만, 지원할 수 있는 대안적인 실시예들은 이들 개념들 양쪽 모두를 동일한 필드로 인코딩하거나, 또는 이들 개념들/필드들 중 어느 한쪽만을 가질 수 있다(예를 들어, 라운드 연산 제어 필드(1058)만을 가질 수 있다).

SAE 필드(1056) - 그것의 내용은 예외 이벤트 보고를 디스에이블할지를 구분하고; 억제가 인에이블됨을 SAE 필드(1056)의 내용이 나타내는 경우, 주어진 명령어는 임의의 종류의 부동 소수점 예외 플래그도 보고하지 않고, 임의의 부동 소수점 예외 핸들러도 발생시키지 않는다.

라운드 연산 제어 필드(1058) - 그것의 내용은 라운딩 연산들의 그룹 중 어느 것을 수행할지를 구분한다(예를 들어, 라운드-업(Round-up), 라운드-다운(Round-down), 제로를 향한 라운드(Round-towards-zero) 및 최근접치로의 라운드(Round-to-nearest)). 따라서, 라운드 연산 제어 필드(1058)는 명령어별로 라운딩 모드의 변경을 허용한다. 프로세서가 라운딩 모드들을 특정하기 위한 제어 레지스터를 포함하는 본 발명의 일 실시예에서, 라운드 연산 제어 필드(1050)의 내용은 그 레지스터 값을 오버라이드한다.

메모리 액세스 없음 명령어 템플릿들 - 데이터 변환 유형 연산

메모리 액세스 없음 데이터 변환 유형 연산(1015) 명령어 템플릿에서, 베타 필드(1054)는 데이터 변환 필드(1054B)로서 해석되고, 그것의 내용은 복수의 데이터 변환들 중 어느 것이 수행되어야 하는지를 구분한다(예를 들어, 데이터 변환 없음, 스위즐(swizzle), 브로드캐스트).

클래스 A의 메모리 액세스(1020) 명령어 템플릿의 경우에, 알파 필드(1052)는 되찾기 힌트 필드(eviction hint field)(1052B)로서 해석되고, 그것의 내용은 되찾기 힌트들 중 어느 것이 이용되어야 하는지를 구분하는 한편(도 10a에서, 메모리 액세스, 임시(1025) 명령어 템플릿 및 메모리 액세스, 비임시(1030) 명령어 템플릿에 대해 임시(1052B.1) 및 비임시(1052B.2)가 각각 특정됨), 베타 필드(1054)는 데이터 조작 필드(1054C)로서 해석되고, 그것의 내용은 (프리미티브(primitives)로도 알려진) 복수의 데이터 조작 연산 중 어느 연산이 수행되어야 하는지를 구분한다(예를 들어, 조작 없음; 브로드캐스트; 소스의 업 컨버전; 및 목적지의 다운 컨버전). 메모리 액세스(1020) 명령어 템플릿들은 스케일 필드(1060), 및 옵션으로서 변위 필드(1062A) 또는 변위 스케일 필드(1062B)를 포함한다.

벡터 메모리 명령어들은 변환 지원으로 메모리로부터의 벡터 로드들 및 메모리로의 벡터 스토어들을 수행한다. 정규 벡터 명령어들에서와 같이, 벡터 메모리 명령어들은 데이터 요소-관련 방식으로 메모리로부터/로 데이터를 전달하고, 실제로 전달되는 요소들은 기입 마스크로서 선택되는 벡터 마스크의 내용에 의해 지시된다.

메모리 액세스 명령어 템플릿들 - 임시

임시 데이터는 캐싱으로부터 이익을 얻을 정도로 빨리 재이용될 가능성이 있는 데이터이다. 그러나 이것은 힌트이고, 상이한 프로세서들은 힌트를 완전히 무시하는 것을 포함하는 상이한 방식들로 그것을 구현할 수 있다.

메모리 액세스 명령어 템플릿들 - 비임시

비임시 데이터는 제1 레벨 캐시 내의 캐싱으로부터 이익을 얻을 정도로 빨리 재이용될 가능성이 없는 데이터이고, 되찾기에 대한 우선순위가 주어져야 한다. 그러나 이것은 힌트이고, 상이한 프로세서들은 힌트를 완전히 무시하는 것을 포함하는 상이한 방식들로 그것을 구현할 수 있다.

클래스 B의 명령어 템플릿들

클래스 B의 명령어 템플릿들의 경우에, 알파 필드(1052)는 기입 마스크 제어(Z) 필드(1052C)로서 해석되고, 그것의 내용은 기입 마스크 필드(1070)에 의해 제어되는 기입 마스킹이 병합이어야 하는지 또는 제로화되어야 하는지를 구분한다.

클래스 B의 메모리 액세스 없음(1005) 명령어 템플릿들의 경우에, 베타 필드(1054)의 일부는 RL 필드(1057A)로서 해석되고, 그것의 내용은 상이한 증대 연산 유형들 중 어느 것이 수행되어야 하는지를 구분하는 한편(예를 들어, 메모리 액세스 없음, 기입 마스크 제어, 부분 라운드 제어 유형 연산(1012) 명령어 템플릿 및 메모리 액세스 없음, 기입 마스크 제어, VSIZE 유형 연산(1017) 명령어 템플릿에 대해 라운드(1057A.1) 및 벡터 길이(VSIZE)(1057A.2)가 각각 특정됨), 베타 필드(1054)의 나머지는 특정 유형의 연산들 중 어느 연산이 수행되어야 하는지를 구분한다. 메모리 액세스 없음(1005) 명령어 템플릿들에서, 스케일 필드(1060), 변위 필드(1062A) 및 변위 스케일 필드(1062B)는 존재하지 않는다.

메모리 액세스 없음, 기입 마스크 제어, 부분 라운드 제어 유형 연산(1010) 명령어 템플릿에서, 베타 필드(1054)의 나머지는 라운드 연산 필드(1059A)로서 해석되고, 예외 이벤트 보고가 디스에이블된다(주어진 명령어는 임의의 종류의 부동 소수점 예외 플래그도 보고하지 않고, 임의의 부동 소수점 예외 핸들러도 발생시키지 않는다).

라운드 연산 제어 필드(1059A) - 라운드 연산 제어 필드(1058)처럼, 그것의 내용은 라운드 연산들의 그룹 중 어느 것을 수행할지를 구분한다(예를 들어, 라운드-업, 라운드-다운, 제로를 향한 라운드 및 최근접치로의 라운드). 따라서, 라운드 연산 제어 필드(1059A)는 명령어별로 라운딩 모드의 변경을 허용한다. 프로세서가 라운딩 모드들을 특정하기 위한 제어 레지스터를 포함하는 본 발명의 일 실시예에서, 라운드 연산 제어 필드(1050)의 내용은 그 레지스터 값을 오버라이드한다.

메모리 액세스 없음, 기입 마스크 제어, VSIZE 유형 연산(1017) 명령어 템플릿에서, 베타 필드(1054)의 나머지는 벡터 길이 필드(1059B)로서 해석되고, 그것의 내용은 복수의 데이터 벡터 길이 중 어느 것에 대해 수행되어야 하는지를 구분한다(예를 들어, 128, 256 또는 512바이트).

클래스 B의 메모리 액세스(1020) 명령어 템플릿의 경우에, 베타 필드(1054)의 부분은 브로드캐스트 필드(1057B)로서 해석되고, 그것의 내용은 브로드캐스트 유형 데이터 조작 연산이 수행되어야 하는지를 구분하는 한편, 베타 필드(1054)의 나머지는 벡터 길이 필드(1059B)로서 해석된다. 메모리 액세스(1020) 명령어 템플릿들은 스케일 필드(1060), 및 옵션으로서 변위 필드(1062A) 또는 변위 스케일 필드(1062B)를 포함한다.

일반 벡터 친화형 명령어 포맷(1000)과 관련하여, 포맷 필드(1040), 베이스 연산 필드(1042) 및 데이터 요소 폭 필드(1064)를 포함하는 풀 오피코드 필드(1074)가 도시되어 있다. 풀 오피코드 필드(1074)가 이들 필드 모두를 포함하는 일 실시예가 도시되어 있지만, 이들 모두를 지원하지 않는 실시예들에서, 풀 오피코드 필드(1074)는 이들 필드 모두보다 적은 필드들을 포함한다. 풀 오피코드 필드(1074)는 연산 코드(오피코드)를 제공한다.

증대 연산 필드(1050), 데이터 요소 폭 필드(1064) 및 기입 마스크 필드(1070)는, 이들 피처들이 명령어별로 일반 벡터 친화형 명령어 포맷에서 특정되는 것을 허용한다.

기입 마스크 필드와 데이터 요소 폭 필드의 조합들은, 마스크가 상이한 데이터 요소 폭들에 기초하여 적용되는 것을 그것들이 허용한다는 점에서 타이핑된 명령어들(typed instructions)을 생성한다.

클래스 A 및 클래스 B 내에서 발견되는 다양한 명령어 템플릿들은 상이한 상황들에서 이롭다. 본 발명의 일부 실시예들에서, 상이한 프로세서들 또는 프로세서 내의 상이한 코어들은 클래스 A만을, 클래스 B만을, 또는 양자의 클래스들을 지원할 수 있다. 예를 들어, 범용 컴퓨팅에 대해 의도된 고성능 범용 비순차 코어는 클래스 B만을 지원할 수 있고, 주로 그래픽 및/또는 과학(스루풋) 컴퓨팅에 대해 의도된 코어는 클래스 A만을 지원할 수 있고, 양쪽 모두를 위해 의도된 코어는 양쪽 모두를 지원할 수 있다(물론, 양자의 클래스들로부터의 명령어들 및 템플릿들의 소정의 혼합을 갖지만 양자의 클래스들로부터의 명령어들 및 템플릿들 전부를 갖지는 않는 코어는 본 발명의 범위 내에 있다). 또한, 단일 프로세서가 복수의 코어를 포함할 수 있는데, 이들 모두는 동일한 클래스를 지원하거나 또는 상이한 코어들이 상이한 클래스를 지원한다. 예를 들어, 별개의 그래픽 및 범용 코어들을 갖는 프로세서에서, 주로 그래픽 및/또는 과학 컴퓨팅에 대해 의도된 그래픽 코어들 중 하나는 클래스 A만을 지원할 수 있는 반면에, 범용 코어들 중 하나 이상은, 클래스 B만을 지원하는, 범용 컴퓨팅에 대해 의도된 비순차적 실행 및 레지스터 리네이밍을 갖는 고성능 범용 코어들일 수 있다. 별개의 그래픽 코어를 갖지 않는 다른 프로세서는 클래스 A 및 클래스 B 양쪽 모두를 지원하는 하나 이상의 범용 순차적 또는 비순차적 코어를 포함할 수 있다. 물론, 하나의 클래스로부터의 피처들은 본 발명의 다양한 실시예들에 있어서 다른 클래스에서 또한 구현될 수 있다. 하이 레벨 언어로 작성된 프로그램은 각종 상이한 실행 가능 형태 내에 둘 수 있고(예를 들어, 제때에 컴파일되거나 정적으로 컴파일될 수 있고), 이런 형태는 1) 실행을 위한 타깃 프로세서에 의해 지원된 클래스(들)의 명령어들만을 갖는 형태; 또는 2) 모든 클래스의 명령어들의 상이한 조합들을 이용하여 기입된 대안적 루틴들을 갖고, 현재 코드를 실행하고 있는 프로세서에 의해 지원되는 명령어들에 기초하여 실행하기 위한 루틴들을 선택하는 제어 흐름 코드를 갖는 형태를 포함한다.

예시적 특정 벡터 친화형 명령어 포맷

도 11은 본 발명의 실시예들에 따른 예시적 특정 벡터 친화형 명령어 포맷을 도시하는 블록도이다. 도 11은 이것이 필드들의 위치, 사이즈, 해석, 및 순서뿐만이 아니라 이들 필드 중의 일부에 대한 값들을 특정한다는 점에서 특정적인 특정의 벡터 친화형 명령어 포맷(1100)을 도시한다. 특정 벡터 친화형 명령어 포맷(1100)은 x86 명령어 세트를 확장하는데 이용될 수 있고, 따라서 필드들 중 일부는 기존의 x86 명령어 세트 및 그 확장(예를 들어, AVX)에서 이용되는 것들과 유사하거나 동일하다. 이 포맷은 확장들을 갖는 기존의 x86 명령어 세트의 프리픽스 인코딩 필드, 실제 오피코드 바이트 필드(real opcode byte field), MOD R/M 필드, SIB 필드, 변위 필드 및 즉시 필드들과 일관되게 유지된다. 도 11로부터의 필드들이 매핑되는 도 10으로부터의 필드들이 예시되어 있다.

본 발명의 실시예들은 예시의 목적으로 일반 벡터 친화형 명령어 포맷(1000)의 맥락에서 특정 벡터 친화형 명령어 포맷(1100)을 참조하여 설명되지만, 본 발명은 청구항에 기재된 경우를 제외하고는 특정 벡터 친화형 명령어 포맷(1100)에 제한되지 않음을 이해해야 한다. 예를 들어, 일반 벡터 친화형 명령어 포맷(1000)은 다양한 필드들에 대한 각종 가능한 크기를 고려하는 한편, 특정 벡터 친화형 명령어 포맷(1100)은 특정 크기의 필드들을 갖는 것으로 도시되어 있다. 특정 예로서, 데이터 요소 폭 필드(1064)는 특정 벡터 친화형 명령어 포맷(1100)에서는 1비트 필드로서 예시되어 있지만, 본 발명은 이에 제한되지는 않는다(즉, 일반 벡터 친화형 명령어 포맷(1000)은 데이터 요소 폭 필드(1064)의 다른 크기들을 고려한다).

일반 벡터 친화형 명령어 포맷(1000)은 도 11a에 도시된 순서로 아래에 열거되는 다음의 필드들을 포함한다.

EVEX 프리픽스(바이트 0-3)(1102) - 4바이트 형태로 인코딩된다.

포맷 필드(1040)(EVEX 바이트 0, 비트 [7:0]) - 제1 바이트(EVEX 바이트 0)는 포맷 필드(1040)이고, 이것은 0x62(본 발명의 일 실시예에서 벡터 친화형 명령어 포맷을 구분하기 위해 이용되는 고유 값)를 포함한다.

제2 내지 제4 바이트(EVEX 바이트 1-3)는 특정 능력을 제공하는 복수의 비트 필드들을 포함한다.

REX 필드(1105)(EVEX 바이트 1, 비트 [7-5]) - EVEX.R 비트 필드(EVEX 바이트 1, 비트 [7]-R), EVEX.X 비트 필드(EVEX 바이트 1, 비트 [6]-X) 및 1057BEX 바이트 1, 비트 [5]-B)로 구성된다. EVEX.R, EVEX.X 및 EVEX.B 비트 필드들은 대응하는 VEX 비트 필드들과 동일 기능성을 제공하고, 1의 보수 형태(complement form)를 이용하여 인코딩되고, 즉 ZMM0은 1111B로서 인코딩되고, ZMM15는 0000B로서 인코딩된다. 명령어들의 다른 필드들은 관련 기술분야에 공지된 바와 같이 레지스터 인덱스들의 하위 3비트를 인코딩하여(rrr, xxx, 및 bbb), EVEX.R, EVEX.X 및 EVEX.B를 추가함으로써 Rrrr, Xxxx, 및 Bbbb가 형성될 수 있다.

REX' 필드(1010) - 이것은 REX' 필드(1010)의 제1 부분이고, 확장된 32 레지스터 세트의 상위 16 또는 하위 16 중 어느 하나를 인코딩하는데 이용되는 EVEX.R' 비트 필드(EVEX 바이트 1, 비트 [4] - R')이다. 본 발명의 일 실시예에서, 이 비트는, 아래에 표시되는 바와 같은 다른 것들과 함께, (잘 알려진 x86 32-비트 모드에서) BOUND 명령어와 구분하기 위해 비트 반전된 포맷으로 저장되고, 그것의 실제 오피코드 바이트는 62이지만, (후술되는) MOD R/M 필드에서 MOD 필드 내의 11의 값을 수락하지 않으며; 본 발명의 대안적인 실시예들은 반전된 포맷으로 이것 및 아래에 표시되는 다른 비트들을 저장하지 않는다. 하위 16개의 레지스터를 인코딩하는 데 1의 값이 이용된다. 다시 말해서, R'Rrrr는 다른 필드들로부터의 EVEX.R', EVEX.R, 및 다른 RRR를 결합시킴으로써 형성된다.

오피코드 맵 필드(1115)(EVEX 바이트 1, 비트[3:0] - mmmm) - 그것의 내용은 암시적인 선단 오피코드 바이트(implied leading opcode byte)(0F, 0F 38 또는 0F 3)를 인코딩한다.

데이터 요소 폭 필드(1064)(EVEX 바이트 2, 비트[7] - W) - 표기법 EVEX.W에 의해 표현된다. EVEX.W는 데이터유형(32비트 데이터 요소 또는 64비트 데이터 요소)의 입도(사이즈)를 정의하는 데 사용된다.

EVEX.vvvv(1120)(EVEX 바이트 2, 비트[6:3]-vvvv)- EVEX.vvvv의 역할은 다음을 포함할 수 있다: 1) EVEX.vvvv는 반전된(1의 보수) 형태로 특정된 제1 소스 레지스터 피연산자를 인코딩하고, 2개 이상의 소스 피연산자를 갖는 명령어들에 대해 유효하다; 2) EVEX.vvvv는 소정 벡터 시프트들에 대해 1의 보수 형태로 특정된 목적지 레지스터 피연산자를 인코딩한다; 또는 3) EVEX.vvvv는 어떤 피연산자도 인코딩하지 않으며, 이 필드는 예약되고 1111b를 포함해야 한다. 따라서, EVEX.vvvv 필드(1120)는 반전된(1의 보수) 형태로 저장되는 제1 소스 레지스터 특정자의 하위 4비트를 인코딩한다. 명령어에 따라, 추가의 상이한 EVEX 비트 필드가 특정자 크기를 32개의 레지스터로 확장하기 위해 이용된다.

EVEX.U(1068) 클래스 필드(EVEX 바이트 2, 비트[2]-U) - EVEX.U=0인 경우에는, 클래스 A 또는 EVEX.U0을 나타내고; EVEX.U=1인 경우에는, 클래스 B 또는 EVEX.U1을 나타낸다.

프리픽스 인코딩 필드(1125)(EVEX 바이트 2, 비트[1:0]-pp) - 베이스 연산 필드에 대한 추가 비트들을 제공한다. EVEX 프리픽스 포맷의 레거시 SSE 명령어들에 대한 지원을 제공하는 것에 외에, 이것은 또한 SIMD 프리픽스를 콤팩트화하는 이득을 갖는다(SIMD 프리픽스를 표현하기 위해 바이트를 요구하는 것이 아니라, EVEX 프리픽스는 2비트만을 요구함). 일 실시예에서, 레거시 포맷 및 EVEX 프리픽스 포맷 양자에서 SIMD 프리픽스(66H, F2H, F3H)를 이용하는 레거시 SSE 명령어를 지원하기 위해, 이들 레거시 SIMD 프리픽스는 SIMD 프리픽스 인코딩 필드에 인코딩되고; 런타임에서 디코더의 PLA에 제공되기 전에 레거시 SIMD 프리픽스 내로 확장된다(그래서, PLA는 수정 없이 레거시와, 이들 레거시 명령어의 EVEX 포맷 양자를 실행할 수 있다). 더 새로운 명령어들이 오피코드 확장으로서 직접 EVEX 프리픽스 인코딩 필드의 내용을 이용할 수 있지만, 소정 실시예들은 일관성을 위해 유사한 방식으로 확장되고, 오히려 상이한 의미들이 이들 레거시 SIMD 프리픽스들에 의해 특정되는 것을 허용한다. 대안적인 실시예는 2비트 SIMD 프리픽스 인코딩들을 지원하도록 PLA를 재설계할 수 있고, 따라서 확장을 요구하지 않는다.

알파 필드(1052)(EVEX 바이트 3, 비트[7] - EH; EVEX.EH, EVEX.rs, EVEX.RL, EVEX.기입 마스크 제어, 및 EVEX.N이라고도 알려짐; 또한 α로 예시됨) - 앞서 설명된 바와 같이, 이 필드는 콘텍스트 특정적이다.

베타 필드(1054)(EVEX 바이트 3, 비트들[6:4]-SSS, EVEX._s2-0, EVEX._r2-0, EVEX.rr1, EVEX.LL0, EVEX.LLB라고도 함; 또한 βββ로 예시되어 있음) - 앞서 설명된 바와 같이, 이 필드는 콘텍스트 특정적이다.

REX' 필드(1010) - 이것은 REX' 필드의 나머지이고, 확장된 32 레지스터 세트의 상위 16 또는 하위 16 중 어느 하나를 인코딩하는데 이용될 수 있는 EVEX.V' 비트 필드(EVEX 바이트 3, 비트[3] - V')이다. 이 비트는 비트 반전된 포맷으로 저장된다. 하위 16개의 레지스터를 인코딩하는 데 1의 값이 이용된다. 다시 말하면, V'VVVV는 EVEX.V', EVEX.vvvv를 결합함으로써 형성된다.

기입 마스크 필드(1070)(EVEX 바이트 3, 비트[2:0]-kkk) - 그것의 내용은 이전에 설명된 바와 같이 기입 마스크 레지스터들에서의 레지스터의 인덱스를 특정한다. 본 발명의 일 실시예에서, 특정 값 EVEX.kkk=000은 특정 명령어에 대해 어떤 기입 마스크도 이용되지 않음을 암시하는 특정한 거동을 갖는다(이것은 모든 것들에 하드와이어드된 기입 마스크 또는 마스킹 하드웨어를 바이패스하는 하드웨어의 이용을 포함하는 각종 방식들로 구현될 수 있음).

실제 오피코드 필드(1130)(바이트 4)는 오피코드 바이트로서 또한 알려졌다. 오피코드의 일부는 이 필드에서 특정된다.

MOD R/M 필드(1140)(바이트 5)는 MOD 필드(1142), Reg 필드(1144) 및 R/M 필드(1146)를 포함한다. 이전에 설명된 바와 같이, MOD 필드(1142)의 내용은 메모리 액세스 연산들과 메모리 액세스 없음 연산을 구분한다. Reg 필드(1144)의 역할은 2가지 상황으로 요약될 수 있다: 목적지 레지스터 피연산자 또는 소스 레지스터 피연산자를 인코딩하거나, 또는 오피코드 확장으로서 취급되고 임의의 명령어 피연산자를 인코딩하는데 사용되지 않는 것. R/M 필드(1146)의 역할은 다음을 포함할 수 있다: 메모리 어드레스를 참조하는 명령어 피연산자를 인코딩하거나, 또는 목적지 레지스터 피연산자 또는 소스 레지스터 피연산자를 인코딩하는 것.

SIB(Scale, Index, Base) 바이트(바이트 6) - 이전에 설명된 바와 같이, 스케일 필드(1050)의 내용은 메모리 어드레스 생성에 대해 이용된다. SIB.xxx(1154)와 SIB.bbb(1156) - 이들 필드의 내용은 이전에 레지스터 인덱스 Xxxx와 Bbbb에 관해서 언급되었다.

변위 필드(1062A)(바이트 7-10) - MOD 필드(1142)가 10을 포함할 때, 바이트 7-10은 변위 필드(1062A)이고, 이것은 레거시 32-비트 변위(disp32)와 동일하게 작동하며, 바이트 입도(byte granularity)로 작동한다.

변위 팩터 필드(1062B)(바이트 7) - MOD 필드(1142)가 01을 포함할 때, 바이트 7은 변위 팩터 필드(1062B)이다. 이 필드의 위치는 바이트 입도로 작용하는 레거시 x86 명령어 세트 8비트 변위(disp8)의 위치와 동일하다. disp8이 부호 확장되기(sign extended) 때문에, 이것은 단지 -128과 127바이트 오프셋들 사이를 어드레싱할 수 있고; 64바이트 캐시 라인들에 관하여, disp8은 4개의 실제 유용한 값들인 -128, -64, 0, 64로만 설정될 수 있는 8비트를 이용하며; 더 큰 범위가 종종 필요하기 때문에, disp32가 이용되지만; disp32는 4바이트를 요구한다. disp8 및 disp32에 반해, 변위 팩터 필드(1062B)는 disp8의 재해석(reinterpretation)이고; 변위 팩터 필드(1062B)를 이용할 때, 메모리 피연산자 액세스(N)의 크기로 승산된 변위 팩터 필드의 내용에 의해 실제 변위가 결정된다. 이러한 유형의 변위는 disp8*N으로 지칭된다. 이것은 평균 명령어 길이를 감소시킨다(단일 바이트가 그 변위에 사용되지만 훨씬 더 큰 범위를 갖는다). 이러한 압축된 변위는, 유효 변위가 메모리 액세스의 입도의 배수이고, 그에 따라 어드레스 오프셋의 잉여 하위 비트들이 인코딩될 필요가 없다는 가정에 기초한다. 다시 말하면, 변위 팩터 필드(1062B)는 레거시 x86 명령어 세트 8비트 변위를 대체한다. 따라서, 변위 팩터 필드(1062B)는 x86 명령어 세트 8비트 변위와 동일한 방식으로 인코딩되고(따라서, ModRM/SIB 인코딩 규칙들에서 변화없음), 유일한 예외는 disp8이 disp8*N으로 오버로드된다는 것이다. 다시 말하면, 인코딩 규칙들 또는 인코딩 길이들에서 어떤 변경도 존재하지 않지만, (바이트-관련 어드레스 오프셋(byte-wise address offset)을 획득하기 위해 메모리 피연산자의 크기에 의해 변위를 스케일링할 필요가 있는) 하드웨어에 의한 변위 값의 해석에서만 변경이 존재한다.

즉치 필드(1072)는 이전에 설명되는 바와 같이 동작한다.

풀 오피코드 필드

도 11b는 본 발명의 일 실시예에 따른, 풀 오피코드 필드(1074)를 구성하는 특정한 벡터 친화형 명령어 포맷(1100)의 필드들을 예시하는 블록도이다. 구체적으로, 풀 오피코드 필드(1074)는 포맷 필드(1040), 베이스 연산 필드(1042) 및 데이터 요소 폭(W) 필드(1064)를 포함한다. 베이스 연산 필드(1042)는 프리픽스 인코딩 필드(1125), 오피코드 맵 필드(1115) 및 실제 오피코드 필드(1130)를 포함한다.

레지스터 인덱스 필드

도 11c는 본 발명의 일 실시예에 따른 레지스터 인덱스 필드(1044)를 구성하는 특정한 벡터 친화형 명령어 포맷(1100)의 필드들을 도시하는 블록도이다. 구체적으로, 레지스터 인덱스 필드(1044)는 REX 필드(1105), REX' 필드(1110), MODR/M.reg 필드(1144), MODR/M.r/m 필드(1146), VVVV 필드(1120), xxx 필드(1154) 및 bbb 필드(1156)를 포함한다.

증대 연산 필드

도 11d는 본 발명의 일 실시예에 따른 증대 연산 필드(1050)를 구성하는 특정 벡터 친화형 명령어 포맷(1100)의 필드들을 도시하는 블록도이다. 클래스(U) 필드(1068)가 0을 포함할 때, 이것은 EVEX.U0(클래스 A(1068A))를 나타내고; 이것이 1을 포함할 때, 이것은 EVEX.U1(클래스 B(1068B))를 나타낸다. U=0이고 MOD 필드(1142)가 11(메모리 액세스 없음 연산을 나타냄)을 포함할 때, 알파 필드(1052)(EVEX 바이트 3, 비트[7] - EH)는 rs 필드(1052A)로서 해석된다. rs 필드(1052A)가 1(라운드(1052A.1))을 포함할 때, 베타 필드(1054)(EVEX 바이트 3, 비트[6:4]- SSS)는 라운드 제어 필드(1054A)로 해석된다. 라운드 제어 필드(1054A)는 1비트 SAE 필드(1056) 및 2비트 라운드 연산 필드(1058)를 포함한다. rs 필드(1052A)가 0(데이터 변환(1052A.2))을 포함할 때, 베타 필드(1054)(EVEX 바이트 3, 비트[6:4] - SSS)는 3비트 데이터 변환 필드(1054B)로서 해석된다. U=0이고 MOD 필드(1142)가 00, 01 또는 10(메모리 액세스 연산을 나타냄)을 포함할 때, 알파 필드(1052)(EVEX 바이트 3, 비트[7] - EH)는 되찾기 힌트(EH) 필드(1052B)로서 해석되고, 베타 필드(1054)(EVEX 바이트 3, 비트[6:4] - SSS)는 3비트 데이터 조작 필드(1054C)로서 해석된다.

U=1일 때, 알파 필드(1052)(EVEX 바이트 3, 비트[7] - EH)는 기입 마스크 제어(Z) 필드(1052C)로서 해석된다. U=1이고 MOD 필드(1142)가 11(메모리 액세스 없음 연산을 나타냄)을 포함할 때, 베타 필드(1054)(EVEX 바이트 3, 비트[4]-S₀)의 부분은 RL 필드(1057A)로 해석되고; 이것이 1(라운드(1057A.1))을 포함할 때, 베타 필드(1054)(EVEX 바이트 3, 비트[6-5]-S_{2- 1})의 나머지는 라운드 연산 필드(1059A)로 해석되고, 반면에 RL 필드(1057A)가 0(VSIZE(1057.A2))을 포함할 때, 베타 필드(1054)(EVEX 바이트 3, 비트[6-5]-S_{2- 1})의 나머지는 벡터 길이 필드(1059B)(EVEX 바이트 3, 비트[6-5]-L_{1- 0})로 해석된다. U=1이고 MOD 필드(1142)가 00, 01 또는 10(메모리 액세스 연산을 나타냄)을 포함할 때, 베타 필드(1054)(EVEX 바이트 3, 비트[6:4]-SSS)는 벡터 길이 필드(1059B)(EVEX 바이트 3, 비트[6-5]-L_1-0) 및 브로드캐스트 필드(1057B)(EVEX 바이트 3, 비트[4]-B)로 해석된다.

예시적 레지스터 아키텍처

도 12는 본 발명의 일 실시예에 따른 레지스터 아키텍처(1200)의 블록도이다; 예시된 실시예에서는, 폭이 512비트인 32개의 벡터 레지스터(1210)가 존재하고; 이들 레지스터는 zmm0 내지 zmm31로서 참조된다. 하위 16개의 zmm 레지스터들의 하위 256비트는 레지스터들 ymm0-16에 오버레이된다. 하위 16개의 zmm 레지스터들의 하위 128비트(ymm 레지스터들의 하위 128비트)는 레지스터들 xmm0-15에 오버레이된다. 특정 벡터 친화형 명령어 포맷(1100)은 아래의 표에 예시된 바와 같이 이들 오버레이된 레지스터 파일에 대해 작용한다.

다시 말하면, 벡터 길이 필드(1059B)는 최대 길이와 하나 이상의 다른 더 짧은 길이 사이에서 선택하며, 여기서 각각의 이러한 더 짧은 길이는 선행 길이의 1/2 길이이며; 벡터 길이 필드(1059B)를 갖지 않는 명령어 템플릿들은 최대 벡터 길이에 대해 작용한다. 또한, 일 실시예에서, 특정 벡터 친화형 명령어 포맷(1100)의 클래스 B 명령어 템플릿은 패킹된 또는 스칼라 단일/2배 정밀도 부동 소수점 데이터 및 패킹된 또는 스칼라 정수 데이터에 대해 작용한다. 스칼라 연산들은 zmm/ymm/xmm 레지스터 내의 최하위 데이터 요소 위치에서 수행되는 연산들이고; 상위 데이터 요소 위치들은 실시예에 따라 명령어 이전에 이들이 있었던 것과 동일하게 남겨지거나 또는 제로화된다.

기입 마스크 레지스터들(1215) - 예시된 실시예에서는, 8개의 기입 마스크 레지스터(k0 내지 k7)가 존재하고, 이들 각각은 크기가 64비트이다. 대안적인 실시예에서, 기입 마스크 레지스터들(1215)은 크기가 16비트이다. 전술한 바와 같이, 본 발명의 일 실시예에서, 벡터 마스크 레지스터 k0은 기입 마스크로서 이용될 수 없고; 통상적으로 k0을 나타내는 인코딩이 기입 마스크에 이용될 때, 이것은 0xFFFF의 하드와이어드 기입 마스크(hardwired write mask)를 선택하여, 그 명령어에 대한 기입 마스킹을 효과적으로 디스에이블한다.

범용 레지스터들(1225) - 예시된 실시예에서, 메모리 피연산자들을 어드레싱하기 위해 기존의 x86 어드레싱 모드들과 함께 이용되는 16개의 64비트 범용 레지스터들이 존재한다. 이들 레지스터들은 RAX, RBX, RCX, RDX, RBP, RSI, RDI, RSP 및 R8 내지 R15라는 이름들로 참조된다.

MMX 패킹된 정수 플랫 레지스터 파일(1250)로 에일리어싱된 스칼라 부동 소수점 스택 레지스터 파일(x87 스택)(1245) - 예시된 실시예에서, x87 스택은 x87 명령어 세트 확장을 이용하여 32/64/80비트 부동 소수점 데이터에 대해 스칼라 부동 소수점 연산들을 수행하기 위해 이용되는 8-요소 스택이고; 한편 MMX 레지스터들은 MMX 레지스터들과 XMM 레지스터 사이에서 수행되는 일부 연산들을 위한 피연산자들을 유지할 뿐만 아니라 64비트 패킹된 정수 데이터에 대해 연산들을 수행하기 위해 이용된다.

본 발명의 대안적인 실시예들은 더 넓거나 더 좁은 레지스터들을 이용할 수 있다. 부가적으로, 본 발명의 대안적인 실시예들은 더 많거나, 더 적거나 또는 상이한 레지스터 파일들 및 레지스터들을 이용할 수 있다.

예시적 코어 아키텍처들, 프로세서들, 및 컴퓨터 아키텍처들

프로세서 코어들은 상이한 방식들로, 상이한 목적들을 위해, 상이한 프로세서들에서 구현될 수 있다. 예를 들어, 그러한 코어들의 구현들은: 1) 범용 컴퓨팅을 대상으로 하는 범용 순차적 코어; 2) 범용 컴퓨팅을 대상으로 하는 고성능 범용 비순차적 코어; 3) 그래픽 및/또는 과학적(쓰루풋) 컴퓨팅을 주로 대상으로 하는 특수 목적 코어를 포함할 수 있다. 상이한 프로세서의 구현은: 1) 범용 컴퓨팅을 대상으로 하는 하나 이상의 범용 순차적 코어들 및/또는 범용 컴퓨팅을 대상으로 하는 하나 이상의 범용 비순차적 코어들을 포함하는 CPU; 및 2) 그래픽 및/또는 과학적(쓰루풋) 컴퓨팅을 주로 대상으로 하는 하나 이상의 특수 목적 코어들을 포함하는 코프로세서를 포함할 수 있다. 이러한 상이한 프로세서들은 상이한 컴퓨터 시스템 아키텍처들을 초래하고, 이들 컴퓨터 시스템 아키텍처는, 1) CPU와는 별개의 칩 상의 코프로세서; 2) CPU와 동일한 패키지 내의 별개의 다이 상의 코프로세서; 3) CPU와 동일한 다이 상의 코프로세서(이 경우, 이러한 코프로세서는 때때로 통합되는 그래픽 및/또는 과학(스루풋) 로직과 같은 특수 목적 로직 또는 특수 목적 코어로 지칭됨); 및 4) 전술한 CPU(때때로 애플리케이션 코어(들) 또는 애플리케이션 프로세서(들)로 지칭됨), 전술한 코프로세서 및 부가적인 기능성과 동일한 다이 상에 포함될 수 있는 시스템 온 칩을 포함할 수 있다. 예시적 코어 아키텍처들이 다음에 설명되고, 예시적 프로세서들 및 컴퓨터 아키텍처들의 설명들이 후속된다.

예시적 코어 아키텍처들

순차 및 비순차 코어 블록도

도 13a는 본 발명의 실시예들에 따른, 예시적 순차 파이프라인 및 예시적 레지스터 리네이밍, 비순차 발행/실행 파이프라인의 양쪽 모두를 도시한 블록도이다. 도 13b는 본 발명의 실시예들에 따른, 프로세서에 포함될 순차 아키텍처 코어의 예시적 실시예 및 예시적 레지스터 리네이밍, 비순차 발행/실행 아키텍처 코어의 양쪽 모두를 도시한 블록도이다. 도 13a 및 도 13b에서의 실선 박스들은 순차 파이프라인 및 순차 코어를 예시하는 한편, 파선 박스들의 옵션 추가는 레지스터 리네이밍, 비순차 발행/실행 파이프라인 및 코어를 예시한다. 순차적 양태가 비순차적 양태의 서브세트라는 점을 고려하여, 비순차적 양태가 설명될 것이다.

도 13a에서, 프로세서 파이프라인(1300)은 페치 스테이지(1302), 길이 디코드 스테이지(1304), 디코드 스테이지(1306), 할당 스테이지(1308), 리네이밍 스테이지(1310), 스케줄링(디스패치(dispatch) 또는 발행으로도 알려짐) 스테이지(1312), 레지스터 판독/메모리 판독 스테이지(1314), 실행 스테이지(1316), 후기입(write back)/메모리 기입 스테이지(1318), 예외 처리 스테이지(1322), 및 커밋(commit) 스테이지(1324)를 포함한다.

도 13b는 실행 엔진 유닛(1350)에 결합되는 프론트 엔드 유닛(front end unit)(1330) - 둘 다는 메모리 유닛(1370)에 결합되어 있음 - 을 포함하는 프로세서 코어(1390)를 도시한다. 코어(1390)는 RISC(reduced instruction set computing) 코어, CISC(complex instruction set computing) 코어, VLIW(very long instruction word) 코어, 또는 하이브리드 또는 대안적인 코어 유형일 수 있다. 또 다른 옵션으로서, 코어(1390)는, 예를 들어, 네트워크 또는 통신 코어, 압축 엔진, 코프로세서 코어, 범용 컴퓨팅 그래픽 처리 유닛(GPGPU: general purpose computing graphics processing unit) 코어, 그래픽 코어 등과 같은 특수 목적 코어일 수 있다.

프론트 엔드 유닛(1330)은 명령어 캐시 유닛(1334)에 결합된 분기 예측 유닛(1332)을 포함하고, 이 명령어 캐시 유닛은 명령어 변환 색인 버퍼(TLB)(translation lookaside buffer)(1336)에 결합되고, 이 명령어 변환 색인 버퍼는 명령어 페치 유닛(1338)에 결합되고, 이 명령어 페치 유닛은 디코드 유닛(1340)에 결합된다. 디코드 유닛(1340)(또는 디코더)은 명령어들을 디코딩할 수 있으며, 오리지널 명령어들로부터 디코딩되거나, 아니면 이들을 반영하거나, 또는 이들로부터 도출되는, 하나 이상의 마이크로-연산들, 마이크로-코드 엔트리 포인트들, 마이크로명령어들, 다른 명령어들 또는 다른 제어 신호들을 출력으로서 생성할 수 있다. 디코드 유닛(1340)은 각종 상이한 메커니즘들을 이용하여 구현될 수 있다. 적절한 메커니즘의 예는 룩업 테이블, 하드웨어 구현, 프로그램 가능 로직 어레이들(PLAs), 마이크로코드 판독 전용 메모리들(ROMs) 등을 포함하지만 이에 한정되지 않는다. 일 실시예에서, 코어(1390)는 소정의 매크로 명령어들을 위한 마이크로코드를 (예를 들어, 디코드 유닛(1340)에 아니면 프런트 엔드 유닛(1330) 내에) 저장하는 마이크로코드 ROM 또는 다른 매체를 포함한다. 디코드 유닛(1340)은 실행 엔진 유닛(1350) 내의 리네임/할당자 유닛(1352)에 결합된다.

실행 엔진 유닛(1350)은 리타이어먼트 유닛(1354) 및 하나 이상의 스케줄러 유닛(들)(1356)의 세트에 결합된 리네임/할당자 유닛(1352)을 포함한다. 스케줄러 유닛(들)(1356)은 임의 수의 상이한 스케줄러를 나타내고, 예약 스테이션, 중심 명령어 윈도 등을 포함한다. 스케줄러 유닛(들)(1356)은 물리적 레지스터 파일 유닛(들)(1358)에 결합된다. 물리적 레지스터 파일(들) 유닛들(1358) 각각은 하나 이상의 물리적 레지스터 파일들을 나타내고, 이들 중 상이한 물리적 레지스터 파일들은 스칼라 정수, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점, 상태(예를 들어, 실행될 다음 명령어의 어드레스인 명령어 포인터) 등과 같은 하나 이상의 상이한 데이터 유형을 저장한다. 일 실시예에서, 물리적 레지스터 파일(들) 유닛(1358)은 벡터 레지스터 유닛, 기입 마스크 레지스터 유닛, 및 스칼라 레지스터 유닛을 포함한다. 이러한 레지스터 유닛들은 아키텍처의 벡터 레지스터들, 벡터 마스크 레지스터들, 및 범용 레지스터들을 제공할 수 있다. 물리적 레지스터 파일(들) 유닛(들)(1358)은, (예를 들어, 재정렬 버퍼(들) 및 리타이어먼트 레지스터 파일(들)을 이용하여; 미래 파일(들), 이력 버퍼(들) 및 리타이어먼트 레지스터 파일(들)을 이용하여; 레지스터 맵들 및 레지스터들의 풀을 이용하는 등으로) 레지스터 리네이밍 및 비순차 실행이 구현될 수 있는 다양한 방식들을 예시하기 위해서 리타이어먼트 유닛(1354)에 의해 오버레이된다. 리타이어먼트 유닛(1354) 및 물리적 레지스터 파일(들) 유닛(들)(1358)은 실행 클러스터(들)(1360)에 결합된다. 실행 클러스터(들)(1360)는 하나 이상의 실행 유닛들(1362)의 세트 및 하나 이상의 메모리 액세스 유닛들(1364)의 세트를 포함한다. 실행 유닛들(1362)은 다양한 유형의 데이터(예를 들어, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점)에 대해 다양한 연산들(예를 들어, 시프트, 가산, 감산, 승산)을 수행할 수 있다. 일부 실시예들은 특정 기능들이나 기능들의 세트들에 전용의 복수의 실행 유닛들을 포함할 수 있지만, 다른 실시예들은 단 하나의 실행 유닛, 또는 모두가 모든 기능들을 수행하는 복수의 실행 유닛을 포함할 수 있다. 스케줄러 유닛(들)(1356), 물리적 레지스터 파일(들) 유닛(들)(1358) 및 실행 클러스터(들)(1360)는 소정 실시예가 소정 유형의 데이터/연산을 위한 개별 파이프라인들을 생성하기 때문에 아마도 복수인 것으로 도시되었다(예를 들어, 스칼라 정수 파이프라인, 스칼라 부동 소수점/패킹된 정수/패킹된 부동 소수점/벡터 정수/벡터 부동 소수점 파이프라인 및/또는 메모리 액세스 파이프라인은 각각 그들 자신의 스케줄러 유닛, 물리적 레지스터 파일(들) 유닛 및/또는 실행 클러스터를 갖는다 - 개별 메모리 액세스 파이프라인의 경우에, 소정 실시예는 이 파이프라인의 실행 클러스터만이 메모리 액세스 유닛(들)(1364)을 갖는 것으로 구현된다). 개별 파이프라인들이 사용되는 경우, 이들 파이프라인 중 하나 이상은 비순차적 발행/실행일 수 있고 나머지는 순차적일 수 있다는 점도 이해해야 한다.

메모리 액세스 유닛들(1364)의 세트는 메모리 유닛(1370)에 결합되고, 이 메모리 유닛은 레벨 2(L2) 캐시 유닛(1376)에 결합되는 데이터 캐시 유닛(1374)에 결합된 데이터 TLB 유닛(1372)을 포함한다. 하나의 예시적 실시예에서, 메모리 액세스 유닛들(1364)은 로드 유닛(load unit), 어드레스 스토어 유닛(store address unit) 및 데이터 스토어 유닛(store data unit)을 포함할 수 있으며, 이들 각각은 메모리 유닛(1370) 내의 데이터 TLB 유닛(1372)에 결합된다. 명령어 캐시 유닛(1334)은 메모리 유닛(1370) 내의 레벨 2(L2) 캐시 유닛(1376)에 또한 결합된다. L2 캐시 유닛(1376)은 하나 이상의 다른 레벨의 캐시에 그리고 궁극적으로는 메인 메모리에 결합된다.

예로서, 예시적 레지스터 리네이밍, 비순차 발행/실행 코어 아키텍처는 다음과 같이 파이프라인(1300)을 구현할 수 있다: 1) 명령어 페치(1338)는 페치 및 길이 디코딩 스테이지들(1302 및 1304)을 수행하고; 2) 디코드 유닛(1340)은 디코드 스테이지(1306)를 수행하고; 3) 리네임/할당자 유닛(1352)은 할당 스테이지(1308) 및 리네이밍 스테이지(1310)를 수행하고; 4) 스케줄러 유닛(들)(1356)은 스케줄 스테이지(1312)를 수행하고; 5) 물리적 레지스터 파일(들) 유닛(들)(1358) 및 메모리 유닛(1370)은 레지스터 판독/메모리 판독 스테이지(1314)를 수행하고; 실행 클러스터(1360)는 실행 스테이지(1316)를 수행하고; 6) 메모리 유닛(1370) 및 물리적 레지스터 파일(들) 유닛(들)(1358)은 후기입/메모리 기입 스테이지(1318)를 수행하고; 7) 다양한 유닛들이 예외 핸들링 스테이지(1322)에 수반될 수 있고; 8) 리타이어먼트 유닛(1354) 및 물리적 레지스터 파일(들) 유닛(들)(1358)은 커밋 스테이지(1324)를 수행한다.

코어(1390)는 본 명세서에 설명되는 명령어(들)를 포함하는 하나 이상의 명령어 세트들(예를 들어, (더 새로운 버전이 추가된 소정의 확장을 갖는) x86 명령어 세트; 캘리포니아주 서니베일에 있는 MIPS Technologies의 MIPS 명령어 세트; 캘리포니아주 서니베일에 있는 ARM Holdings의 (NEON과 같은 선택적인 부가 확장을 갖는) ARM 명령어 세트)를 지원할 수 있다. 일 실시예에서, 코어(1390)는 패킹된 데이터 명령어 세트 확장(예를 들어, AVX1, AVX2)을 지원하는 로직을 포함하며, 그에 따라 많은 멀티미디어 애플리케이션들에 의해 이용되는 연산들이 패킹된 데이터를 이용하여 수행되는 것을 허용한다.

코어가 (연산들 또는 스레드들의 2개 이상의 병렬 세트를 실행하는) 멀티스레딩을 지원할 수 있고, 시간 슬라이스된 멀티스레딩, 동시 멀티스레딩을 포함하는 다양한 방식으로(이 경우 단일 물리적 코어는 물리적 코어가 동시에 멀티스레딩인 각각의 스레드에게 논리적 코어를 제공한다), 또는 이들의 조합(예를 들어, Intel® Hyperthreading technology에서와 같은 그 후의 시간 슬라이싱된 페칭 및 디코딩과, 동시 멀티스레딩)으로 지원할 수 있음을 이해해야 한다.

레지스터 리네이밍이 비순차적 실행의 맥락에서 설명되었지만, 레지스터 리네이밍은 순차적 아키텍처에서 사용될 수도 있다는 점을 이해해야 한다. 프로세서의 예시된 실시예가 별개의 명령어 및 데이터 캐시 유닛들(1334/1374) 및 공유 L2 캐시 유닛(1376)을 또한 포함하지만, 대안적인 실시예들은, 예를 들어 레벨 1(L1) 내부 캐시 또는 다중 레벨의 내부 캐시와 같이, 명령어들 및 데이터 양쪽 모두에 대해 단일의 내부 캐시를 가질 수 있다. 일부 실시예들에서, 시스템은 내부 캐시와, 코어 및/또는 프로세서에 대해 외부에 있는 외부 캐시의 조합을 포함할 수 있다. 대안적으로, 모든 캐시는 코어 및/또는 프로세서에 대해 외부에 있을 수 있다.

특정한 예시적 순차 코어 아키텍처

도 14a-14b는 코어가 칩 내의 여러 로직 블록들(동일한 유형 및/또는 상이한 유형의 다른 코어들을 포함함) 중 하나의 로직 블록인 더 구체적인 예시적 순차 코어 아키텍처의 블록도를 도시한다. 로직 블록들은 애플리케이션에 따라, 일부 고정된 기능 로직, 메모리 I/O 인터페이스들, 및 다른 필요한 I/O 로직을 갖는 고 대역폭 상호 접속 네트워크(예를 들어, 링 네트워크)를 통해 통신한다.

도 14a는 본 발명의 실시예들에 따른, 단일 프로세서 코어를, 온-다이 인터커넥트 네트워크(1402)와의 그것의 접속 및 레벨 2(L2) 캐시의 그것의 로컬 서브세트(1404)와 함께 도시하는 블록도이다. 일 실시예에서, 명령어 디코더(1400)는 패킹된 데이터 명령어 세트 확장을 갖는 x86 명령어 세트를 지원한다. L1 캐시(1406)는 스칼라 유닛 및 벡터 유닛에 대한 캐시 메모리로의 낮은 레이턴시 액세스들을 허용한다. (설계를 단순화하기 위해) 일 실시예에서, 스칼라 유닛(1408) 및 벡터 유닛(1410)은 별개의 레지스터 세트들(각각의 스칼라 레지스터들(1412) 및 벡터 레지스터들(1414))을 이용하고, 이들 사이에 전달되는 데이터는 메모리에 기입된 다음, 레벨 1(L1) 캐시(1406)로부터 다시 판독되지만, 본 발명의 대안적인 실시예들은 상이한 접근법을 이용할 수 있다(예를 들어, 단일의 레지스터 세트를 이용하거나, 또는 기입 및 후 판독(read back)되지 않고 2개의 레지스터 파일들 사이에서 데이터가 전달되는 것을 허용하는 통신 경로를 포함함).

L2 캐시의 로컬 서브세트(1404)는 프로세서 코어당 하나씩 별개의 로컬 서브세트들로 분할되는 글로벌 L2 캐시의 일부이다. 각각의 프로세서 코어는 L2 캐시의 그 자신의 로컬 서브세트(1404)에 대한 직접 액세스 경로를 갖는다. 프로세서 코어에 의해 판독된 데이터는 그것의 L2 캐시 서브세트(1404)에 저장되고, 다른 프로세서 코어들이 그들 자신의 로컬 L2 캐시 서브세트들에 액세스하는 것과 병렬로 신속하게 액세스될 수 있다. 프로세서 코어에 의해 기입된 데이터는 그 자신의 L2 캐시 서브세트(1404)에 저장되고, 필요한 경우에 다른 서브세트들로부터 플러싱된다. 링 네트워크는 공유 데이터에 대한 일관성(coherency)를 보장한다. 링 네트워크는 양-방향성이어서, 프로세서 코어들, L2 캐시들 및 다른 논리 블록들과 같은 에이전트들이 칩 내에서 상호 통신하는 것을 허용한다. 각각의 링 데이터-경로는 방향 당 1012-비트 폭이다.

도 14b는 본 발명의 실시예에 따른, 도 14a에서의 프로세서 코어의 부분의 확대도이다. 도 14b는 L1 캐시(1404)의 L1 데이터 캐시(1406A) 부분뿐만 아니라, 벡터 유닛(1410) 및 벡터 레지스터들(1414)에 관한 추가 상세를 포함한다. 구체적으로, 벡터 유닛(1410)은 16-와이드 벡터 처리 유닛(VPU)(16-와이드 ALU(1428) 참조)인데, 이는 정수, 단일-정밀도 부동 및 2배-정밀도 부동 명령어들 중 하나 이상을 실행한다. VPU는 스위즐 유닛(swizzle unit)(1420)을 이용하는 레지스터 입력들의 스위즐링, 수치 변환 유닛들(1422A-B)을 이용하는 수치 변환, 및 메모리 입력에 대한 복제 유닛(1424)을 이용하는 복제를 지원한다. 기입 마스크 레지스터들(1426)은 최종 벡터 기입들의 프리디케이팅(predicating)을 허용한다.

통합 메모리 제어기 및 그래픽을 갖는 프로세서

도 15는 본 발명의 실시예들에 따른, 하나보다 많은 코어를 가질 수 있고 통합된 메모리 제어기를 가질 수 있으며 통합된 그래픽을 가질 수 있는 프로세서(1500)의 블록도이다. 도 15에서의 실선 박스들은 단일의 코어(1502A), 시스템 에이전트(1510), 및 하나 이상의 버스 제어기 유닛들(1516)의 세트를 갖는 프로세서(1500)를 나타내고, 반면에 파선 박스들의 옵션 부가는 복수의 코어(1502A-N), 시스템 에이전트 유닛(1510) 내의 하나 이상의 통합된 메모리 제어기 유닛(들)(1514)의 세트, 및 특수 목적 로직(1508)을 갖는 대안의 프로세서(1500)를 나타낸 것이다.

따라서, 프로세서(1500)의 상이한 구현들은, 1) (하나 이상의 코어를 포함할 수 있는) 통합되는 그래픽 및/또는 과학(스루풋) 로직인 특수 목적 로직(1508), 및 하나 이상의 범용 코어들(예를 들어, 범용 순차 코어들, 범용 비순차 코어들, 이 둘의 조합)인 코어들(1502A-N)을 갖는 CPU; 2) 주로 그래픽 및/또는 과학(스루풋)을 대상으로 하는 복수의 특수 목적 코어들인 코어들(1502A-N)을 갖는 코프로세서; 및 3) 복수의 범용 순차 코어들인 코어들(1502A-N)을 갖는 코프로세서를 포함할 수 있다. 따라서, 프로세서(1500)는 범용 프로세서와, 예를 들어 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU(general purpose graphics processing unit), 고-스루풋 MIC(many integrated core) 코프로세서(30개 이상의 코어를 포함함), 임베디드 프로세서와 같은 코프로세서 또는 특수 목적 프로세서, 또는 그와 유사한 것일 수 있다. 프로세서는 하나 이상의 칩 상에 구현될 수 있다. 프로세서(1500)는, 예를 들어, BiCMOS, CMOS 또는 NMOS와 같은 복수의 프로세스 기술 중 임의의 것을 이용하여 하나 이상의 기판상에 구현될 수 있고/있거나 그 일부일 수 있다.

메모리 계층구조는 코어들 내의 하나 이상의 레벨의 캐시, 하나 이상의 공유 캐시 유닛들(1506)의 세트, 및 통합된 메모리 제어기 유닛들(1514)의 세트에 결합된 외부 메모리(도시되지 않음)를 포함한다. 공유 캐시 유닛들(1506)의 세트는 레벨 2(L2), 레벨 3(L3), 레벨 4(L4) 또는 다른 레벨 캐시와 같은 하나 이상의 중간 레벨 캐시, 최종 레벨 캐시(LLC)(last level cache) 및/또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 링 기반 인터커넥트 유닛(1512)은 통합된 그래픽 로직(1508), 공유 캐시 유닛들(1506)의 세트 및 시스템 에이전트 유닛(1510)/통합된 메모리 제어기 유닛(들)(1514)을 상호접속하지만, 대안적인 실시예들은 이러한 유닛들을 상호접속하기 위해 임의의 수의 잘 알려진 기술을 이용할 수 있다. 일 실시예에서, 하나 이상의 캐시 유닛들(1506)과 코어들(1502A-N) 사이에 일관성이 유지된다.

일부 실시예들에서, 코어들(1502A-N) 중 하나 이상은 멀티스레딩을 할 수 있다. 시스템 에이전트(1510)는 코어들(1502A-N)을 조정하며 동작시키는 컴포넌트들을 포함한다. 시스템 에이전트 유닛(1510)은, 예를 들어 전력 제어 유닛(PCU)(power control unit) 및 표시 유닛을 포함할 수 있다. PCU는, 코어들(1502A-N) 및 통합된 그래픽 로직(1508)의 전력 상태를 조절하기 위해 필요한 로직 및 컴포넌트들일 수 있거나 이들을 포함할 수 있다. 표시 유닛은 하나 이상의 외부 접속된 디스플레이들을 구동하기 위한 것이다.

코어들(1502A-N)은 아키텍처 명령어 세트의 관점에서 동질적이거나 이질적일 수 있고; 즉, 코어들(1502A-N) 중 2개 이상은 동일한 명령어 세트를 실행할 수 있는데 반해, 다른 것들은 그 명령어 세트의 서브세트만을 또는 상이한 명령어 세트를 실행할 수 있다.

예시적 컴퓨터 아키텍처들

도 16-19는 예시적 컴퓨터 아키텍처들의 블록도들이다. 랩톱들, 데스크톱들, 핸드헬드 PC들, 퍼스널 디지털 어시스턴트들, 엔지니어링 워크스테이션들, 서버들, 네트워크 디바이스들, 네트워크 허브들, 스위치들, 임베디드 프로세서들, 디지털 신호 프로세서들(DSPs), 그래픽 디바이스들, 비디오 게임 디바이스들, 셋톱박스들, 마이크로 컨트롤러들, 휴대 전화들, 휴대용 미디어 플레이어들, 핸드헬드 디바이스들, 및 다양한 다른 전자 디바이스들에 대해 본 기술분야에 알려진 다른 시스템 설계들 및 구성들도 적합하다. 일반적으로, 본 명세서에 개시된 바와 같은 프로세서 및/또는 다른 실행 로직을 통합할 수 있는 매우 다양한 시스템들 또는 전자 디바이스들이 일반적으로 적합하다.

도 16을 지금 참고하면, 본 발명의 일 실시예에 따른 시스템(1600)의 블록도가 도시되어 있다. 시스템(1600)은 하나 이상 프로세서(1610 및 1615)를 포함할 수 있고, 이들은 제어기 허브(1620)에 결합된다. 일 실시예에서, 제어기 허브(1620)는 그래픽 메모리 제어기 허브(GMCH)(1690) 및 입/출력 허브(IOH)(1650)(이들은 별개의 칩들 상에 있을 수 있음)를 포함하고; GMCH(1690)는 메모리(1640) 및 코프로세서(1645)에 결합되는 메모리 및 그래픽 제어기들을 포함하고; IOH(1650)는 입/출력(I/O) 디바이스들(1660)을 GMCH(1690)에 결합한다. 대안적으로, 메모리 및 그래픽 제어기들 중 하나 또는 양쪽 모두는 프로세서 내에 통합되고(본 명세서에 설명된 바와 같이), 메모리(1640) 및 코프로세서(1645)는 IOH(1650)와 단일 칩에 있는 제어기 허브(1620) 및 프로세서(1610)에 직접 결합된다.

추가 프로세서들(1615)의 옵션 속성은 도 16에서 파선들로 표시되어 있다. 각각의 프로세서(1610 및 1615)는 본 명세서에 설명된 하나 이상의 처리 코어를 포함할 수 있고, 프로세서(1500)의 일부 버전일 수 있다.

메모리(1640)는, 예를 들어 DRAM(dynamic random access memory), PCM(phase change memory) 또는 이 둘의 조합일 수 있다. 적어도 일 실시예에서, 제어기 허브(1620)는 FSB(frontside bus)와 같은 다분기 버스(multi-drop bus), QPI(QuickPath Interconnect)와 같은 점대점 인터페이스, 또는 유사한 접속(1695)을 통해, 프로세서(들)(1610 및 1615)와 통신한다.

일 실시예에서, 코프로세서(1645)는, 예를 들어 고-스루풋 MIC 프로세서, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU, 임베디드 프로세서 등과 같은 특수 목적 프로세서이다. 일 실시예에서, 제어기 허브(1620)는 통합된 그래픽 가속기를 포함할 수 있다. 아키텍처, 마이크로아키텍처, 열, 전력 소모 특성 등을 포함하는 다양한 성능 메트릭(metrics of merit)의 관점에서 물리적 리소스들(1610 및 1615) 사이에는 각종 차이가 존재할 수 있다.

일 실시예에서, 프로세서(1610)는 일반 유형의 데이터 처리 연산들을 제어하는 명령어들을 실행한다. 명령어들 내에는 코프로세서 명령어들이 내장될 수 있다. 프로세서(1610)는 부착된 코프로세서(1645)에 의해 실행되어야 하는 유형인 것으로서 이들 코프로세서 명령어들을 인식한다. 이에 따라, 프로세서(1610)는 코프로세서(1645)에 대해, 코프로세서 버스 또는 다른 인터커넥트 상에서 이들 코프로세서 명령어들(또는 코프로세서 명령어들을 나타내는 제어 신호들)을 발행한다. 코프로세서(들)(1645)는 수신된 코프로세서 명령어들을 수락하여 실행한다.

도 17을 지금 참고하면, 본 발명의 실시예에 따른 더 특정한 제1의 예시적 시스템(1700)의 블록도가 도시되어 있다. 도 17에 도시된 바와 같이, 멀티프로세서 시스템(1700)은 점대점 인터커넥트 시스템이고, 점대점 인터커넥트(1750)를 통해 결합되는 제1 프로세서(1770) 및 제2 프로세서(1780)를 포함한다. 프로세서들(1770 및 1780) 각각은 프로세서(1500)의 소정의 버전일 수 있다. 본 발명의 일 실시예에서, 프로세서들(1770 및 1780)은 각각 프로세서들(1610 및 1615)인 반면, 코프로세서(1738)는 코프로세서(1645)이다. 다른 실시예에서, 프로세서들(1770 및 1780)은 각각 프로세서(1610) 및 코프로세서(1645)이다.

프로세서들(1770 및 1780)은 각각 통합된 메모리 제어기(IMC) 유닛들(1772 및 1782)을 포함하는 것으로 도시되어 있다. 프로세서(1770)는 또한, 그의 버스 제어기 유닛들의 일부로서, 점대점(P-P) 인터페이스들(1776 및 1778)을 포함하고; 이와 유사하게, 제2 프로세서(1780)는 P-P 인터페이스들(1786 및 1788)을 포함한다. 프로세서들(1770 및 1780)은 점대점(P-P) 인터페이스 회로들(1778 및 1788)을 이용하여 P-P 인터페이스(1750)를 통해 정보를 교환할 수 있다. 도 17에 도시된 바와 같이, IMC들(1772 및 1782)은 프로세서들을 각각의 메모리들, 즉, 각각의 프로세서들에 로컬로 부착된 메인 메모리의 부분들일 수 있는 메모리(1732) 및 메모리(1734)에 결합한다.

프로세서들(1770, 1780)은 각각 점대점 인터페이스 회로들(1776, 1794, 1786, 1798)을 이용하여 개별적인 P-P 인터페이스들(1752 및 1754)을 통해 칩셋(1790)과 정보를 교환할 수 있다. 칩셋(1790)은 옵션으로 고성능 인터페이스(1739)를 통해 코프로세서(1738)와 정보를 교환할 수 있다. 일 실시예에서, 코프로세서(1738)는, 예를 들어, 고-스루풋 MIC 프로세서, 네트워크 또는 통신프로세서, 압축 엔진, 그래픽 프로세서, GPGPU, 임베디드 프로세서 등과 같은 특수 목적 프로세서이다.

공유된 캐시(도시되지 않음)는 어느 한 프로세서에 포함되거나, 둘 모두의 프로세서의 외부이지만 여전히 P-P 인터커넥트를 통해 프로세서들과 접속될 수 있어서, 프로세서가 저 전력 모드에 놓이는 경우 어느 한쪽 또는 둘 모두의 프로세서의 로컬 캐시 정보가 공유된 캐시에 저장될 수 있다.

칩셋(1790)은 인터페이스(1796)를 통해 제1 버스(1716)에 결합될 수 있다. 일 실시예에서, 제1 버스(1716)는 PCI(Peripheral Component Interconnect) 버스이거나, 또는 PCI Express 버스 또는 다른 제3세대 I/O 인터커넥트 버스와 같은 버스일 수 있지만, 본 발명의 범위는 이에 제한되지는 않는다.

도 17에 도시된 바와 같이, 제1 버스(1716)를 제2 버스(1720)에 연결하는 버스 브리지(1718)와 함께, 다양한 I/O 디바이스들(1714)이 제1 버스(1716)에 결합될 수 있다. 일 실시예에서, 코프로세서, 고-스루풋 MIC 프로세서, GPGPU들, 가속기들(예를 들어, 그래픽 가속기들 또는 디지털 신호 처리(DSP) 유닛들), 필드 프로그래머블 게이터 어레이들 또는 임의의 다른 프로세서와 같은 하나 이상의 추가 프로세서(들)(1715)는 제1 버스(1716)에 결합된다. 일 실시예에서, 제2 버스(1720)는 LPC(low pin count) 버스일 수 있다. 일 실시예에서, 예를 들어, 키보드 및/또는 마우스(1722), 통신 디바이스들(1727), 및 명령어들/코드 및 데이터(1730)를 포함할 수 있는 디스크 드라이브나 다른 대용량 스토리지 디바이스와 같은 스토리지 유닛(1728)을 포함하는 다양한 디바이스들이 제2 버스(1720)에 결합될 수 있다. 게다가, 오디오 I/O(1724)가 제2 버스(1720)에 결합될 수 있다. 다른 아키텍처들도 가능하다는 점에 유의한다. 예를 들어, 도 17의 점대점 아키텍처 대신에, 시스템은 다분기 버스 또는 다른 그런 아키텍처를 구현할 수 있다.

이하 도 18을 참조하면, 본 발명의 실시예에 따른, 제2의 더 구체적인 예시적 시스템(1800)의 블록도가 도시되어 있다. 도 17 및 도 18에서의 유사한 요소들은 유사한 참조 번호들을 가지며, 도 18의 다른 양태들을 모호하게 하는 것을 회피하기 위해서 도 18에서는 도 17의 소정 양태들이 생략되었다.

도 18은 프로세서들(1770 및 1780)이 통합된 메모리 및 I/O 제어 로직("CL")(1772 및 1782)을 각각 포함할 수 있는 것을 도시한다. 따라서, CL(1772 및 1782)은 통합되는 메모리 제어기 유닛들을 포함하며, I/O 제어 로직을 포함한다. 도 18은 메모리들(1732 및 1734)이 CL(1772 및 1782)에 결합되어 있을 뿐만 아니라 I/O 디바이스들(1814)이 또한 제어 로직(1772 및 1782)에 결합되어 있는 것을 나타내고 있다. 레거시 I/O 디바이스들(1815)이 칩셋(1790)에 결합된다.

이하 도 19를 참조하면, 본 발명의 실시예에 따른 SoC(1900)의 블록도가 도시되어 있다. 도 15에서의 유사한 요소들은 동일한 참조 번호를 갖는다. 또한, 점선 박스는 더욱 향상된 SoC들에 관한 옵션 피처들이다. 도 19에서, 인터커넥트 유닛(들)(1902)은, 하나 이상의 코어들(202A-N)의 세트 및 공유 캐시 유닛(들)(1506)을 포함하는 애플리케이션 프로세서(1910); 시스템 에이전트 유닛(1510); 버스 제어기 유닛(들)(1516); 통합된 메모리 제어기 유닛(들)(1514); 통합된 그래픽 로직, 이미지 프로세서, 오디오 프로세서 및 비디오 프로세서를 포함할 수 있는 하나 이상의 코프로세서들(1920)의 세트; SRAM(static random access memory) 유닛(1930); DMA(direct memory access) 유닛(1932); 및 하나 이상의 외부 디스플레이들에 결합하기 위한 표시 유닛(1940)에 결합되어 있다. 일 실시예에서, 코프로세서(들)(1920)는, 예를 들어, 네트워크 또는 통신 프로세서, 압축 엔진, GPGPU, 고-스루풋 MIC 프로세서, 임베디드 프로세서 등과 같은 특수 목적 프로세서를 포함한다.

본 명세서에 개시되는 메커니즘들의 실시예들은 하드웨어, 소프트웨어, 펌웨어, 또는 이러한 구현 접근법들의 조합으로 구현될 수 있다. 본 발명의 실시예들은 적어도 하나의 프로세서, 스토리지 시스템(휘발성 및 불휘발성 메모리 및/또는 스토로지 요소들을 포함함), 적어도 하나의 입력 디바이스, 및 적어도 하나의 출력 디바이스를 포함하는 프로그램 가능 시스템들에서 실행하는 컴퓨터 프로그램들 또는 프로그램 코드로서 구현될 수 있다.

도 17에 예시된 코드(1730)와 같은 프로그램 코드는 본 명세서에서 설명되는 기능을 수행하고 출력 정보를 생성하기 위해 입력 명령어에 적용될 수 있다. 출력 정보는 공지 방식으로 하나 이상의 출력 디바이스에 적용될 수 있다. 본 출원의 목적으로, 처리 시스템은, 예를 들어 디지털 신호 프로세서(DSP), 마이크로컨트롤러, 주문형 집적 회로(ASIC) 또는 마이크로프로세서와 같은 프로세서를 갖는 임의의 시스템을 포함한다.

프로그램 코드는 프로세싱 시스템과 통신하기 위해 하이 레벨 절차 또는 객체 지향 프로그래밍 언어로 구현될 수 있다. 프로그램 코드는 또한, 요구되는 경우, 어셈블리 또는 기계 언어로 구현될 수 있다. 사실상, 본 명세서에 설명되는 메커니즘들은 임의의 특정 프로그래밍 언어로 범위가 한정되지 않는다. 어느 경우에나, 언어는 컴파일되거나 해석되는 언어일 수 있다.

적어도 일 실시예의 하나 이상의 양태는 머신에 의해 판독될 때 머신으로 하여금 본 명세서에서 설명되는 기술들을 수행하기 위한 로직을 제조하게 하는, 프로세서 내의 다양한 로직을 표현하는, 머신 판독 가능 매체상에 저장되는 전형적인 명령어들에 의해 구현될 수 있다. "IP 코어들"로서 알려진 그러한 표현들은 유형의 머신 판독 가능 매체상에 저장될 수 있으며, 다양한 고객들 또는 제조 설비에 제공되어, 로직 또는 프로세서를 실제로 제조하는 제조 기계들 내에 로딩될 수 있다.

이러한 머신 판독가능 저장 매체는 플로피 디스크, 광디스크, CD-ROM(compact disk read-only memory), CD-RW(compact disk rewritable) 및 광자기 디스크를 포함하는 임의의 다른 유형의 디스크, 하드 디스크, DRAM(dynamic random access memory), SRAM(static random access memory), EPROM(erasable programmable read-only memory), 플래시 메모리, EEPROM(electrically erasable programmable read-only memory)과 같은 RAM(random access memory) 및 ROM(read-only memory)과 PCM(phase change memory)을 포함하는 반도체 디바이스들, 자기 또는 광 카드들, 또는 전자 명령어들을 저장하는 데 적합한 임의의 다른 유형의 매체와 같은 저장 매체를 포함하는, 머신 또는 디바이스에 의해 제조 또는 형성되는 물품들의 비일시적, 유형의(tangible) 구성들을 포함할 수 있지만, 이들로 제한되지 않는다.

따라서, 본 발명의 실시예들은 또한, 명령어들을 포함하거나, 또는 본 명세서에 기술되는 구조들, 회로들, 장치들, 프로세서들 및/또는 시스템 피처들을 정의하는, HDL(Hardware Description Language) 등의 설계 데이터를 포함하는 비-일시적이고 유형인 머신 판독가능 매체를 포함한다. 그런 실시예들은 프로그램 제품들로도 언급될 수 있다.

에뮬레이션(바이너리 변환, 코드 모핑 등을 포함함)

일부 경우에, 명령어 변환기는 소스 명령어 세트로부터 타깃 명령어 세트로 명령어를 변환하는데 사용될 수 있다. 예를 들어, 명령어 변환기는 코어에 의해 처리될 하나 이상의 다른 명령어들로 명령어를(예를 들어, 정적 바이너리 변환, 동적 컴필레이션(dynamic compilation)을 포함하는 동적 바이너리 변환을 이용하여) 변환하거나, 모프하거나, 에뮬레이트하거나, 또는 다른 방식으로 변환할 수 있다. 명령어 변환기는 소프트웨어, 하드웨어, 펌웨어, 또는 그의 조합으로 구현될 수 있다. 명령어 변환기는 온-프로세서(on processor)에, 오프-프로세서(off processor)에, 또는 일부는 온-프로세서에 일부는 오프-프로세서에 있을 수 있다.

도 20은 본 발명의 실시예들에 따른, 소스 명령어 세트 내의 2진 명령어들을 타깃 명령어 세트 내의 2진 명령어들로 변환하기 위해 소프트웨어 명령어 변환기를 사용하는 것을 대비하는 블록도이다. 예시된 실시예에서, 명령어 변환기가 소프트웨어 명령어 변환기이지만, 대안적으로 명령어 변환기는 소프트웨어, 펌웨어, 하드웨어, 또는 이들의 다양한 조합들로 구현될 수 있다. 도 20은 하이 레벨 언어(2002)로 된 프로그램이 x86 컴파일러(2004)를 이용하여 컴파일링되어, 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(2016)에 의해 본래 실행될 수 있는 x86 2진 코드(2006)를 생성할 수 있는 것을 도시한다. 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(2016)는, 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서와 실질적으로 동일한 결과를 달성하기 위해서, (1) 인텔 x86 명령어 세트 코어의 명령어 세트의 상당부 또는 (2) 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서상에서 실행되도록 되어 있는 오브젝트 코드 버전의 애플리케이션들 또는 다른 소프트웨어를 호환 가능하게 실행하거나 또는 다른 방식으로 처리함으로써, 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서와 실질적으로 동일한 기능을 수행할 수 있는 임의의 프로세서를 나타낸다. x86 컴파일러(2004)는, 부가적인 링크 처리(linkage processing)를 갖거나 갖지 않고서 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(2016) 상에서 실행될 수 있는 x86 2진 코드(2006)(예를 들어, 오브젝트 코드)를 생성하도록 동작 가능한 컴파일러를 나타낸다. 유사하게, 도 20은 하이 레벨 언어(2002)의 프로그램이 적어도 하나의 x86 명령어 세트 코어를 갖지 않는 프로세서(2014)(예를 들어, 캘리포니아 서니배일의 MIPS Technologies의 MIPS 명령어 세트를 실행하고/실행하거나 캘리포니아 서니배일의 ARM Holdings의 ARM 명령어 세트를 실행하는 코어들을 가진 프로세서)에 의해 본래 실행될 수 있는 대안적인 명령어 세트 2진 코드(2010)를 생성하기 위해 대안적 명령어 세트 컴파일러(2008)를 이용하여 컴파일될 수 있다는 것을 보여준다. 명령어 변환기(2012)는, x86 2진 코드(2006)를, x86 명령어 세트 코어를 갖지 않는 프로세서(2014)에 의해 본래 실행될 수 있는 코드로 변환하는데 이용된다. 이러한 변환된 코드는 대안적인 명령어 세트 2진 코드(2010)와 동일할 가능성이 낮은데, 그 이유는 이것을 할 수 있는 명령어 변환기가 제조되기 어렵기 때문이다; 그러나, 변환된 코드는 일반 연산을 달성할 것이며, 대안적인 명령어 세트로부터의 명령어들로 이루어질 것이다. 따라서, 명령어 변환기(2012)는, 에뮬레이션, 시뮬레이션, 또는 임의의 다른 프로세스를 통해, x86 명령어 세트 프로세서 또는 코어를 갖지 않는 프로세서 또는 다른 전자 디바이스가 x86 2진 코드(2006)를 실행하는 것을 허용하는 소프트웨어, 펌웨어, 하드웨어, 또는 이들의 조합을 나타낸다.

도 3-9 중 임의의 것에 대해 설명되는 컴포넌트들, 피처들, 및 상세들은 도 1-2 중 임의의 것에서 또한 선택적으로 이용될 수 있다. 또한, 본 명세서에 설명되는 장치들 중 임의의 것에 대해 설명되는 컴포넌트들, 피처들 및 상세들은, 실시예들에서 이러한 장치에 의해 및/또는 이러한 장치를 이용하여 수행될 수 있는 본 명세서에 설명되는 방법들 중 임의의 것에서 선택적으로 이용되고/되거나 이것에 적용될 수 있다. 본 명세서에 설명되는 프로세서들 중 임의의 것은 본 명세서에 개시된 컴퓨터 시스템들 또는 다른 시스템들 중 임의의 것에 포함될 수 있다. 명령어는 본 명세서에 개시된 다양한 명령어 형태들 중 임의의 것을 가질 수 있다.

본 설명 및 청구항들에서, "결합된(coupled)" 및/또는 "접속된(connected)"이라는 용어들은 그 파생어들과 함께 이용되었을 수 있다. 이들 용어들은 서로에 대한 동의어로서 의도되지는 않는다. 오히려, 실시예들에서, "접속된"은, 2개 이상의 요소들이 서로 직접 물리적으로 및/또는 전기적으로 접촉하는 것을 나타내는데 이용될 수 있다. "결합된"은, 2개 이상의 요소들이 서로 직접 물리적으로 및/또는 전기적으로 접촉하는 것을 의미할 수 있다. 그러나, "결합된"은 또한 2개 이상의 요소들이 서로 직접 접촉하고 있지 않을 수 있지만, 여전히 서로 협력 또는 상호작용할 수 있음을 의미할 수 있다. 예를 들어, 실행 유닛은 하나 이상의 중간 컴포넌트들을 통해 레지스터 및/또는 디코드 유닛과 결합될 수 있다. 도면에서, 화살표들은 접속들 및 결합들을 보여주는데 사용된다.

"및/또는(and/or)"이란 용어가 사용될 수 있다. 본 명세서에서 사용되는 바와 같이, "및/또는"이란 용어는 하나 또는 나머지 또는 둘 모두를 의미한다(예를 들어, A 및/또는 B는 A 또는 B 또는 A와 B 둘 모두를 의미한다).

위의 설명에서는, 실시예들의 충분한 이해를 제공하기 위해 구체적 상세 사항들이 제시되었다. 그러나 다른 실시예들이 이들 구체적 상세 사항의 일부 없이 실시될 수 있다. 본 발명의 범위는 위에서 제공되는 특정한 예들에 의해서가 아니라 이하의 청구항들에 의해서만 결정되어야 한다. 다른 경우들에서, 잘 알려진 회로들, 구조들, 디바이스들, 및 동작들은 설명의 이해를 불명료하게 하는 것을 회피하기 위해 블록도 형태로 및/또는 상세사항 없이 도시되었다. 적절한 것으로 고려되는 경우, 참조 번호들 또는 참조 번호들의 종단 부분들은, 달리 특정되거나 명백하게 자명하지 않는 한, 선택적으로 유사하거나 동일한 특성들을 가질 수 있는 대응하는 또는 유사한 요소들을 나타내기 위해서 도면들 사이에서 반복되었다.

소정 동작들은 하드웨어 컴포넌트들에 의해 수행될 수 있거나, 또는 명령어들로 프로그램된 머신, 회로, 또는 하드웨어 컴포넌트(예를 들어, 프로세서, 프로세서의 일부, 회로 등)가 동작들을 수행하는 것을 야기시키고/시키거나 초래하는데 이용될 수 있는 머신 실행가능 또는 회로 실행가능 명령어들로 구현될 수 있다. 동작들은 옵션으로 하드웨어와 소프트웨어의 결합에 의해 수행될 수도 있다. 프로세서, 머신, 회로 또는 하드웨어는, 명령어를 실행 및/또는 처리하고, 명령어에 응답하여 결과를 저장하도록 동작 가능한 특정 또는 특별 회로 또는 다른 로직(예를 들어, 펌웨어 및/또는 소프트웨어와 잠재적으로 결합되는 하드웨어)을 포함할 수 있다.

일부 실시예들은 머신 판독가능 매체를 포함하는 제조물(예를 들어, 컴퓨터 프로그램 제품)을 포함한다. 매체는 머신에 의해 판독 가능한 형태로 정보를 제공하는, 예를 들어 저장하는 메커니즘을 포함할 수 있다. 머신 판독가능 매체는, 머신에 의해 실행될 때 및/또는 실행되는 경우 본 명세서에 개시된 동작들, 방법들, 또는 기술들 중 하나를 머신이 수행하게 하고/하거나 머신에 의해 초래하게 되는, 명령어 또는 명령어들의 시퀀스를 제공하거나 저장할 수 있다. 머신 판독가능 매체는 본 명세서에 개시된 명령어들의 실시예들 중 하나 이상을 저장하거나 또는 다른 방식으로 제공할 수 있다.

일부 실시예들에서, 머신 판독가능 매체는 유형의 및/또는 비일시적 머신 판독가능 저장 매체를 포함할 수 있다. 예를 들어, 유형의 및/또는 비일시적인 머신 판독가능 저장 매체는 플로피 디스켓, 광학 저장 매체, 광학 디스크, 광학 데이터 스토리지 디바이스, CD-ROM, 자기 디스크, 광자기 디스크, ROM(read only memory), PROM(programmable ROM), EPROM(erasable-and-programmable ROM), EEPROM(electrically-erasable-and-programmable ROM), RAM(random access memory), 정적 RAM(SRAM), 동적 RAM(DRAM), 플래시 메모리, 상변화 메모리, 상변화 데이터 스토리지 재료, 비휘발성 메모리, 비휘발성 데이터 스토리지 디바이스, 비일시적인 메모리, 비일시적인 데이터 스토리지 디바이스 등을 포함할 수 있다. 비일시적 머신 판독 가능 저장 매체는 일시적으로 전파되는 신호로 이루어지지 않는다.

적절한 머신들의 예들은 범용 프로세서, 특수 목적 프로세서, 명령어 처리 장치, 디지털 로직 회로, 집적 회로, 또는 이와 유사한 것을 포함하지만, 이에 한정되지 않는다. 적절한 머신들의 또 다른 예들은 컴퓨팅 디바이스, 또는 프로세서, 명령어 처리 장치, 디지털 로직 회로 또는 집적 회로를 포함하는 다른 전자 디바이스를 포함한다. 이러한 컴퓨팅 디바이스들 및 전자 디바이스들의 예들은 데스크톱 컴퓨터들, 랩톱 컴퓨터들, 노트북 컴퓨터들, 태블릿 컴퓨터들, 넷북들, 스마트폰들, 셀룰러 폰들, 서버들, 네트워크 디바이스들(예를 들어, 라우터들 및 스위치들), MID들(Mobile Internet devices), 미디어 플레이어들, 스마트 텔레비전들, 넷톱들, 셋톱 박스들 및 비디오 게임 제어기들을 포함하지만, 이에 한정되지는 않는다.

본 명세서 전반에 걸쳐서, "일 실시예", "실시예", "하나 이상의 실시예", "일부 실시예들"에 대한 언급은, 예를 들어, 특정한 피처가 본 발명의 실시에 포함될 수 있지만 반드시 그럴 필요는 없다는 것을 나타낸다. 유사하게, 본 개시 내용을 간소화하고 다양한 본 발명의 양태들의 이해를 도울 목적으로, 설명에서는 다양한 피처들이 때때로 단일 실시예에서, 도면, 또는 그의 설명에서 함께 그룹화된다. 그러나 이러한 개시의 방법은 본 발명이 각 청구항에 명백하게 기재된 것보다 많은 피처를 요구하는 의도를 반영하는 것으로서 해석해서는 안 된다. 오히려, 이하 청구항들에 반영된 바와 같이, 본 발명의 양태들은 단일 개시된 실시예의 모든 피처들보다 적게 놓일 수 있다. 따라서, 상세한 설명을 뒤따르는 청구항들은 이로써 본 상세한 설명 내로 명백하게 통합되고, 각 청구항은 본 발명의 별개의 실시예로서 자립한다.

<예시적 실시예>

다음의 예들은 추가 실시예들과 관련된다. 예에서의 상세 사항들은 하나 이상의 실시예의 어디에서든 이용될 수 있다.

예 1은 명령어를 디코딩하기 위한 디코드 유닛을 포함하는 프로세서를 포함한다. 명령어는 적어도 4개의 데이터 요소를 포함하고 있는 제1 소스 패킹된 데이터 피연산자를 나타내고, 적어도 4개의 마스크 요소를 포함하고 있는 소스 마스크를 나타내고, 목적지 스토리지 위치를 나타내는 것이다. 실행 유닛은 디코드 유닛과 결합된다. 실행 유닛은 명령어에 응답하여, 결과 패킹된 데이터 피연산자를 목적지 스토리지 위치에 저장하는 것이다. 결과 패킹된 데이터 피연산자는 일련의 적어도 2개의 마스킹되지 않은 결과 데이터 요소를 갖고 있다. 마스킹되지 않은 결과 데이터 요소들 각각은 제1 소스 패킹된 데이터 피연산자의 적어도 2개의 연속 데이터 요소들 중 다른 하나의 값을 상대 순서로 저장하고 있다. 마스킹되지 않은 결과 데이터 요소들의 가장 가까운 대응하는 쌍 사이에 있는 모든 마스킹된 결과 데이터 요소들은 결과 패킹된 데이터 피연산자의 제1 단에 가장 가까운, 대응하는 쌍의 마스킹되지 않은 결과 데이터 요소와 동일한 값을 갖고 있다. 마스킹된 결과 데이터 요소들은 소스 마스크의 마스킹된 마스크 요소들에 대응한다.

예 2는 예 1의 프로세서를 포함하며, 실행 유닛은 제1 단과, 제1 단에 가장 가까운 일련의 제1 마스킹되지 않은 결과 데이터 요소 사이에 적어도 하나의 마스킹된 결과 데이터 요소의 제1 세트를 포함하고 있는 결과 패킹된 데이터 피연산자를 저장하는 것이다.

예 3은 예 2의 프로세서를 포함하며, 실행 유닛은 결과 패킹된 데이터 피연산자가 저장되기 전에 제1 세트의 각각의 마스킹된 결과 데이터 요소가 목적지 스토리지 위치에서의 초기 값과 동일한 값을 갖고 있는 결과 패킹된 데이터 피연산자를 저장하는 것이다.

예 4는 예 2의 프로세서를 포함하며, 디코드 유닛은 최상위 데이터 요소를 포함하고 있는 제2 소스 패킹된 데이터 피연산자를 나타내고 있는 명령어를 디코딩하는 것이고, 실행 유닛은 제1 세트의 각각의 마스킹된 결과 데이터 요소가 제2 소스 패킹된 데이터 피연산자의 최상위 데이터 요소와 동일한 값을 갖고 있는 결과 패킹된 데이터 피연산자를 저장하는 것이다.

예 5는 예 2의 프로세서를 포함하며, 디코드 유닛은 최하위 데이터 요소를 포함하고 있는 제2 소스 패킹된 데이터 피연산자를 나타내고 있는 명령어를 디코딩하는 것이고, 실행 유닛은 제1 세트의 각각의 마스킹된 결과 데이터 요소가 제2 소스 패킹된 데이터 피연산자의 최하위 데이터 요소와 동일한 값을 갖고 있는 결과 패킹된 데이터 피연산자를 저장하는 것이다.

예 6은 예 1의 프로세서를 포함하며, 실행 유닛은 결과 패킹된 데이터 피연산자의 제2 단과, 제2 단에 가장 가까운 일련의 제2 마스킹되지 않은 결과 데이터 요소 사이에 적어도 하나의 마스킹된 결과 데이터 요소의 제2 세트를 포함하고 있는 결과 패킹된 데이터 피연산자를 저장하는 것이고, 제2 세트의 각각의 마스킹된 결과 데이터 요소는 제2 마스킹되지 않은 결과 데이터 요소와 동일한 값을 갖고 있다.

예 7은 예 1의 프로세서를 포함하며, 실행 유닛은 제1 단이 최하위 단을 포함하고 있고 연속 데이터 요소들이 최하위 연속 데이터 요소들인 결과 패킹된 데이터 피연산자를 저장하는 것이다.

예 8은 예 1의 프로세서를 포함하며, 실행 유닛은 제1 단이 최하위 단을 포함하고 있고 연속 데이터 요소들이 최상위 연속 데이터 요소들인 결과 패킹된 데이터 피연산자를 저장하는 것이다.

예 9는 예 1의 프로세서를 포함하며, 실행 유닛은 제1 단이 최상위 단을 포함하고 있고 연속 데이터 요소들이 최하위 연속 데이터 요소들인 결과 패킹된 데이터 피연산자를 저장하는 것이다.

예 10은 예 1의 프로세서를 포함하며, 실행 유닛은 제1 단이 최상위 단을 포함하고 있고 연속 데이터 요소들이 최상위 연속 데이터 요소들인 결과 패킹된 데이터 피연산자를 저장하는 것이다.

예 11은 예들 1 내지 10 중 어느 한 예의 프로세서를 포함하며, 소스 마스크는 마스크 레지스터에 저장되는 것이고, 명령어는 마스크 레지스터를 술어 피연산자(predicate operand)로 나타내고 있는 복수의 다른 명령어를 가진 명령어 세트에 포함된다.

예 12는 예들 1 내지 10 중 어느 한 예의 프로세서를 포함하며, 디코드 유닛은 메모리 내의 한 위치(a location)에 있는 제1 소스 패킹된 데이터 피연산자를 나타내고 있는 명령어를 디코딩하는 것이다.

예 13은 예들 1 내지 10 중 어느 한 예의 프로세서를 포함하며, 실행 유닛은 마스킹되지 않은 결과 데이터 요소들의 가장 가까운 대응하는 쌍 사이에 있는 상기 모든 마스킹된 결과 데이터 요소들이 제1 단에 가장 가까운, 대응하는 쌍의 마스킹되지 않은 결과 데이터 요소와 동일한 값을 갖게 하는 특성이 명령어의 오피코드에 내포되어 있는 결과 패킹된 데이터 피연산자를 저장하는 것이다.

예 14는 명령어를 수신하는 단계를 포함하는 프로세서에서의 방법이다. 명령어는, 적어도 4개의 데이터 요소를 포함하는 제1 소스 패킹된 데이터 피연산자를 나타내고, 적어도 4개의 마스크 요소를 포함하는 소스 마스크를 나타내고, 목적지 스토리지 위치를 나타낸다. 명령어에 응답하여 결과 패킹된 데이터 피연산자를 목적지 스토리지 위치에 저장한다. 결과 패킹된 데이터 피연산자는 일련의 적어도 2개의 마스킹되지 않은 결과 데이터 요소를 포함한다. 마스킹되지 않은 결과 데이터 요소들 각각은 제1 소스 패킹된 데이터 피연산자의 적어도 2개의 연속 데이터 요소들 중 다른 하나의 값을 상대 순서로 저장한다. 마스킹되지 않은 결과 데이터 요소들의 가장 가까운 대응하는 쌍 사이에 있는 모든 마스킹된 결과 데이터 요소들은 결과 패킹된 데이터 피연산자의 제1 단에 가장 가까운, 대응하는 쌍의 마스킹되지 않은 결과 데이터 요소와 동일한 값을 갖는다. 마스킹된 결과 데이터 요소들은 소스 마스크의 마스킹된 마스크 요소들에 대응한다.

예 15는 예 14의 방법을 포함하며, 저장하는 단계는 제1 단과, 제1 단에 가장 가까운 일련의 제1 마스킹되지 않은 결과 데이터 요소 사이에 적어도 2개의 마스킹된 결과 데이터 요소의 제1 세트를 포함하는 결과 패킹된 데이터 피연산자를 저장하는 단계를 포함한다. 또한, 결과 패킹된 데이터 피연산자를 저장하는 단계는 제1 세트의 마스킹된 결과 데이터 요소들 각각의 값들을 변경하지 않는 단계를 포함한다.

예 16은 예 14의 방법을 포함하며, 저장하는 단계는 제1 단과, 제1 단에 가장 가까운 일련의 제1 마스킹되지 않은 결과 데이터 요소 사이에 적어도 2개의 마스킹된 결과 데이터 요소의 제1 세트를 포함하는 결과 패킹된 데이터 피연산자를 저장하는 단계를 포함한다. 또한, 제1 세트의 마스킹된 결과 데이터 요소들 각각은 명령어에 의해 나타나는 제2 소스 패킹된 데이터 피연산자의 최상위 데이터 요소와 동일한 값을 갖고 있다.

예 17은 예 16의 방법을 포함하며, 제1 단은 최하위 단을 포함한다.

예 18은 예 16의 방법을 포함하며, 저장하는 단계는 결과 패킹된 데이터 피연산자의 제2 단과, 제2 단에 가장 가까운 일련의 제2 마스킹되지 않은 결과 데이터 요소 사이에 적어도 하나의 마스킹된 결과 데이터 요소의 제2 세트를 포함하는 결과 패킹된 데이터 피연산자를 저장하는 단계를 포함한다. 또한, 제2 세트의 각각의 마스킹된 결과 데이터 요소는 제2 마스킹되지 않은 결과 데이터 요소와 동일한 값을 갖고 있다.

예 19는 예 14의 방법을 포함하며, 저장하는 단계는 제1 단과, 제1 단에 가장 가까운 일련의 제1 마스킹되지 않은 결과 데이터 요소 사이에 적어도 2개의 마스킹된 결과 데이터 요소의 제1 세트를 포함하는 결과 패킹된 데이터 피연산자를 저장하는 단계를 포함한다. 또한, 제1 세트의 마스킹된 결과 데이터 요소들 각각은 명령어에 의해 나타나는 제2 소스 패킹된 데이터 피연산자의 최하위 데이터 요소와 동일한 값을 갖고 있다.

예 20은 예 19의 방법을 포함하며, 제1 단은 최상위 단을 포함한다.

예 21은 예 14의 방법을 포함하며, 저장하는 단계는 마스킹되지 않은 결과 데이터 요소들의 주어진 가장 가까운 쌍 사이에 적어도 3개의 마스킹된 결과 데이터 요소가 존재하는 결과 패킹된 데이터를 저장하는 단계를 포함한다.

예 22는 인터커넥트, 및 인터커넥트에 결합되는 프로세서를 포함하는, 명령어들을 처리하기 위한 시스템이다. 프로세서는, 적어도 4개의 데이터 요소를 포함하고 있는 제1 소스 패킹된 데이터 피연산자를 나타내고, 적어도 4개의 마스크 요소를 포함하고 있는 소스 마스크를 나타내고, 목적지 스토리지 위치를 나타내고 있는 명령어에 응답하여, 결과 패킹된 데이터 피연산자를 목적지 스토리지 위치에 저장하도록 동작 가능하다. 결과 패킹된 데이터 피연산자는 일련의 적어도 2개의 마스킹되지 않은 결과 데이터 요소를 포함한다. 마스킹되지 않은 결과 데이터 요소들 각각은 제1 소스 패킹된 데이터 피연산자의 적어도 2개의 연속 데이터 요소들 중 다른 하나의 값을 상대 순서로 저장한다. 마스킹되지 않은 결과 데이터 요소들의 가장 가까운 대응하는 쌍 사이에 있는 모든 마스킹된 결과 데이터 요소들은 결과 패킹된 데이터 피연산자의 제1 단에 가장 가까운, 대응하는 쌍의 마스킹되지 않은 결과 데이터 요소와 동일한 값을 갖는다. 마스킹된 결과 데이터 요소들은 소스 마스크의 마스킹된 마스크 요소들에 대응한다. 시스템은 또한 인터커넥트와 결합되는 동적 랜덤 액세스 메모리(DRAM)를 포함한다. DRAM은 복수의 조건에 기초하여 증분되는 스칼라 값에 대한 계산들을 수행하는 루프를 백터화하기 위한 명령어들의 세트를 저장한다. 명령어의 세트는, 프로세서에 의해 실행될 때 프로세서로 하여금, 복수의 조건을 평가하는 동작, 사실인 것으로 평가된 조건들에 대해 소스 마스크의 요소들을 마스킹하지 않게 하는 동작, 거짓인 것으로 평가된 조건들에 대해 소스 마스크의 요소들을 마스킹하게 하는 동작, 및 결과 패킹된 데이터 피연산자에 대한 계산들을 병렬로 수행하는 동작을 포함하는 동작들을 수행하게 하도록 동작 가능하다.

예 23은 예 22의 시스템을 포함하며, 프로세서는 제1 단과, 제1 단에 가장 가까운 일련의 제1 마스킹되지 않은 결과 데이터 요소 사이에 적어도 2개의 마스킹된 결과 데이터 요소의 제1 세트를 포함하고 있는 결과 패킹된 데이터 피연산자를 저장하는 것이다. 제1 세트의 마스킹된 결과 데이터 요소들 각각은 명령어에 의해 나타나는 제2 소스 패킹된 데이터 피연산자의 최상위 데이터 요소와 동일한 값을 갖는다.

예 24는 비일시적 머신 판독가능 저장 매체를 포함하는 제조물을 포함한다. 비일시적 머신 판독가능 저장 매체는 명령어들을 저장한다. 명령어는 적어도 4개의 데이터 요소를 포함하고 있는 제1 소스 패킹된 데이터 피연산자를 나타내고, 적어도 4개의 마스크 요소를 포함하고 있는 소스 마스크를 나타내고, 목적지 스토리지 위치를 나타낸다. 명령어는 머신에 의해 실행되는 경우, 머신으로 하여금 결과 패킹된 데이터 피연산자를 목적지 스토리지 위치에 저장하는 연산을 포함하는 연산들을 수행하게 하도록 동작 가능하다. 결과 패킹된 데이터 피연산자는 일련의 적어도 2개의 마스킹되지 않은 결과 데이터 요소를 포함한다. 마스킹되지 않은 결과 데이터 요소들 각각은 제1 소스 패킹된 데이터 피연산자의 적어도 2개의 연속 데이터 요소들 중 다른 하나의 값을 상대 순서로 저장한다. 마스킹되지 않은 결과 데이터 요소들의 가장 가까운 대응하는 쌍 사이에 있는 모든 마스킹된 결과 데이터 요소들은 결과 패킹된 데이터 피연산자의 제1 단에 가장 가까운, 대응하는 쌍의 마스킹되지 않은 결과 데이터 요소와 동일한 값을 갖는다. 마스킹된 결과 데이터 요소들은 소스 마스크의 마스킹된 마스크 요소들에 대응한다.

예 25는 예 24의 제조물을 포함하며, 결과 패킹된 데이터 피연산자는 마스킹되지 않은 결과 데이터 요소들의 대응하는 가장 가까운 쌍 사이에 적어도 3개의 마스킹된 결과 데이터 요소를 포함하고 있다. 옵션으로, 각각의 마스크 요소는 단일 비트로 구성될 수 있다.

예 26은 예들 14 내지 21 중 어느 한 예의 방법을 수행하도록 동작 가능한 프로세서 또는 다른 장치를 포함한다.

예 27은 예들 14 내지 21 중 어느 한 예의 방법을 수행하기 위한 수단을 포함하는 프로세서 또는 다른 장치를 포함한다.

예 28은 예들 14 내지 21 중 어느 한 예의 방법을 수행하기 위한, 모듈들, 유닛들, 로직, 회로, 수단, 또는 이들의 임의의 조합을 포함하는 프로세서를 포함한다.

예 29는 프로세서, 컴퓨터 시스템 또는 다른 머신에 의해 실행되는 경우 및/또는 이들에 의해 실행될 때 머신으로 하여금 예들 14 내지 21 중 어느 한 예의 방법을 수행하게 하도록 동작 가능한 명령어를 선택적으로 저장하거나 아니면 제공하는 비일시적 머신 판독가능 매체를 선택적으로 포함한다.

예 30은 실질적으로 본 명세서에 설명되는 바와 같은 하나 이상의 연산 또는 임의의 방법을 수행하도록 동작 가능한 프로세서 또는 다른 장치를 포함한다.

예 31은 실질적으로 본 명세서에 설명되는 바와 같은 하나 이상의 연산 또는 임의의 방법을 수행하기 위한 수단을 포함하는 프로세서 또는 다른 장치를 포함한다.

예 32는 실질적으로 본 명세서에 설명되는 바와 같은 명령어들 중 어느 하나를 수행하도록 동작 가능한 프로세서 또는 다른 장치를 포함한다.

예 33은 실질적으로 본 명세서에 설명되는 바와 같은 명령어들 중 어느 하나를 수행하기 위한 수단을 포함하는 프로세서 또는 다른 장치를 포함한다.

예 34는 제1 명령어 세트의 명령어들을 디코딩하도록 동작 가능한 디코드 유닛을 포함하는 프로세서 또는 다른 장치를 포함한다. 디코드 유닛은 제1 명령어를 에뮬레이트하는 하나 이상의 명령어를 수신하며, 제1 명령어는 실질적으로 본 명세서에 설명되는 바와 같은 명령어들 중 어느 하나일 수 있고 제2 명령어 세트의 것이다. 프로세서 또는 다른 장치는 또한 제1 명령어 세트의 하나 이상의 명령어를 실행하기 위해 디코드 유닛에 결합되는 하나 이상의 실행 유닛을 포함한다. 하나 이상의 실행 유닛은 제1 명령어 세트의 하나 이상의 명령어에 응답하여 목적지에 결과를 저장하도록 동작 가능하다. 결과는 제1 명령어를 위한 실질적으로 본 명세서에 설명되는 바와 같은 결과들 중 어느 하나를 포함할 수 있다.

예 35는, 제1 명령어 세트의 명령어들을 디코딩하도록 동작 가능한 디코드 유닛을 가지며 하나 이상의 실행 유닛을 갖는 프로세서를 포함하는 컴퓨터 시스템 또는 다른 전자 디바이스를 포함한다. 컴퓨터 시스템은 또한 프로세서에 결합되는 스토리지 디바이스를 포함한다. 스토리지 디바이스는, 실질적으로 본 명세서에 설명되는 바와 같은 명령어들 중 어느 하나일 수 있으며 제2 명령어 세트의 것인 제1 명령어를 저장하는 것이다. 스토리지 디바이스는 또한, 제1 명령어를 제1 명령어 세트의 하나 이상의 명령어로 변환하기 위해 명령어들을 저장하는 것이다. 제1 명령어 세트의 하나 이상의 명령어는, 프로세서에 의해 실행될 때, 프로세서로 하여금 결과를 목적지에 저장하게 하도록 동작 가능하다. 결과는 제1 명령어를 위한 실질적으로 본 명세서에 설명되는 바와 같은 결과들 중 어느 하나를 포함할 수 있다.

Claims (25)

1. 마스킹된 결과 요소들로의 전파를 이용하여 연속 소스 요소들을 마스킹되지 않은 결과 요소들에 저장하기 위한 프로세서로서,
   명령어를 디코딩하기 위한 디코드 유닛 - 상기 명령어는 적어도 4개의 데이터 요소를 포함하고 있는 제1 소스 패킹된 데이터 피연산자를 나타내고, 적어도 4개의 마스크 요소를 포함하고 있는 소스 마스크를 나타내고, 목적지 스토리지 위치(destination storage location)를 나타냄 -;
   상기 디코드 유닛과 결합되는 실행 유닛 - 상기 실행 유닛은 상기 명령어에 응답하여, 결과 패킹된 데이터 피연산자를 상기 목적지 스토리지 위치에 저장함 -
   을 포함하고, 상기 결과 패킹된 데이터 피연산자는
   일련의 적어도 2개의 마스킹되지 않은 결과 데이터 요소 - 상기 마스킹되지 않은 결과 데이터 요소들 각각은 상기 제1 소스 패킹된 데이터 피연산자의 적어도 2개의 연속 데이터 요소들 중 다른 하나의 값을 상대 순서로 저장함 -; 및
   마스킹되지 않은 결과 데이터 요소들의 가장 가까운 대응하는 쌍 사이에 있으며, 상기 결과 패킹된 데이터 피연산자의 제1 단에 가장 가까운, 상기 대응하는 쌍의 마스킹되지 않은 결과 데이터 요소와 동일한 값을 갖는 모든 마스킹된 결과 데이터 요소들
   을 가지며, 상기 마스킹된 결과 데이터 요소들은 상기 소스 마스크의 마스킹된 마스크 요소들에 대응하는, 프로세서.
2. 제1항에 있어서, 상기 실행 유닛은 상기 제1 단과, 상기 제1 단에 가장 가까운 상기 일련의 제1 마스킹되지 않은 결과 데이터 요소 사이에 적어도 하나의 마스킹된 결과 데이터 요소의 제1 세트를 포함하고 있는 상기 결과 패킹된 데이터 피연산자를 저장하는 것인, 프로세서.
3. 제2항에 있어서, 상기 실행 유닛은 상기 결과 패킹된 데이터 피연산자가 저장되기 전에 상기 제1 세트의 각각의 마스킹된 결과 데이터 요소가 상기 목적지 스토리지 위치에서의 초기 값과 동일한 값을 갖고 있는 상기 결과 패킹된 데이터 피연산자를 저장하는 것인, 프로세서.
4. 제2항에 있어서, 상기 디코드 유닛은 최상위 데이터 요소를 포함하고 있는 제2 소스 패킹된 데이터 피연산자를 나타내고 있는 상기 명령어를 디코딩하는 것이고, 상기 실행 유닛은 상기 제1 세트의 각각의 마스킹된 결과 데이터 요소가 상기 제2 소스 패킹된 데이터 피연산자의 상기 최상위 데이터 요소와 동일한 값을 갖고 있는 상기 결과 패킹된 데이터 피연산자를 저장하는 것인, 프로세서.
5. 제2항에 있어서, 상기 디코드 유닛은 최하위 데이터 요소를 포함하고 있는 제2 소스 패킹된 데이터 피연산자를 나타내고 있는 상기 명령어를 디코딩하는 것이고, 상기 실행 유닛은 상기 제1 세트의 각각의 마스킹된 결과 데이터 요소가 상기 제2 소스 패킹된 데이터 피연산자의 상기 최하위 데이터 요소와 동일한 값을 갖고 있는 상기 결과 패킹된 데이터 피연산자를 저장하는 것인, 프로세서.
6. 제1항에 있어서, 상기 실행 유닛은 상기 결과 패킹된 데이터 피연산자의 제2 단과, 상기 제2 단에 가장 가까운 상기 일련의 제2 마스킹되지 않은 결과 데이터 요소 사이에 적어도 하나의 마스킹된 결과 데이터 요소의 제2 세트를 포함하고 있는 상기 결과 패킹된 데이터 피연산자를 저장하는 것이고, 상기 제2 세트의 각각의 마스킹된 결과 데이터 요소는 상기 제2 마스킹되지 않은 결과 데이터 요소와 동일한 값을 갖고 있는, 프로세서.
7. 제1항에 있어서, 상기 실행 유닛은 상기 제1 단이 최하위 단을 포함하고 있고 상기 연속 데이터 요소들이 최하위 연속 데이터 요소들인 상기 결과 패킹된 데이터 피연산자를 저장하는 것인, 프로세서.
8. 제1항에 있어서, 상기 실행 유닛은 상기 제1 단이 최하위 단을 포함하고 있고 상기 연속 데이터 요소들이 최상위 연속 데이터 요소들인 상기 결과 패킹된 데이터 피연산자를 저장하는 것인, 프로세서.
9. 제1항에 있어서, 상기 실행 유닛은 상기 제1 단이 최상위 단을 포함하고 있고 상기 연속 데이터 요소들이 최하위 연속 데이터 요소들인 상기 결과 패킹된 데이터 피연산자를 저장하는 것인, 프로세서.
10. 제1항에 있어서, 상기 실행 유닛은 상기 제1 단이 최상위 단을 포함하고 있고 상기 연속 데이터 요소들이 최상위 연속 데이터 요소들인 상기 결과 패킹된 데이터 피연산자를 저장하는 것인, 프로세서.
11. 제1항에 있어서, 상기 소스 마스크는 마스크 레지스터에 저장되는 것이고, 상기 명령어는 상기 마스크 레지스터를 술어 피연산자(predicate operand)로 나타내고 있는 복수의 다른 명령어를 가진 명령어 세트에 포함되는 프로세서.
12. 제1항에 있어서, 상기 디코드 유닛은 메모리 내의 한 위치(a location)에 있는 상기 제1 소스 패킹된 데이터 피연산자를 나타내고 있는 상기 명령어를 디코딩하는 것인, 프로세서.
13. 제1항에 있어서, 상기 실행 유닛은 마스킹되지 않은 결과 데이터 요소들의 가장 가까운 대응하는 쌍 사이에 있는 상기 모든 마스킹된 결과 데이터 요소들이 상기 제1 단에 가장 가까운, 상기 대응하는 쌍의 상기 마스킹되지 않은 결과 데이터 요소와 동일한 값을 갖게 하는 특성이 상기 명령어의 오피코드에 내포되어 있는 상기 결과 패킹된 데이터 피연산자를 저장하는 것인, 프로세서.
14. 마스킹된 결과 요소들로의 전파를 이용하여 연속 소스 요소들을 마스킹되지 않은 결과 요소들에 저장하기 위한 방법으로서,
    적어도 4개의 데이터 요소를 포함하는 제1 소스 패킹된 데이터 피연산자를 나타내고, 적어도 4개의 마스크 요소를 포함하는 소스 마스크를 나타내고, 목적지 스토리지 위치를 나타내는 명령어를 수신하는 단계; 및
    상기 명령어에 응답하여 결과 패킹된 데이터 피연산자를 상기 목적지 스토리지 위치에 저장하는 단계
    를 포함하고, 상기 결과 패킹된 데이터 피연산자는
    일련의 적어도 2개의 마스킹되지 않은 결과 데이터 요소 - 상기 마스킹되지 않은 결과 데이터 요소들 각각은 상기 제1 소스 패킹된 데이터 피연산자의 적어도 2개의 연속 데이터 요소들 중 다른 하나의 값을 상대 순서로 저장함 -; 및
    마스킹되지 않은 결과 데이터 요소들의 가장 가까운 대응하는 쌍 사이에 있으며, 상기 결과 패킹된 데이터 피연산자의 제1 단에 가장 가까운, 상기 대응하는 쌍의 마스킹되지 않은 결과 데이터 요소와 동일한 값을 갖는 모든 마스킹된 결과 데이터 요소들
    을 포함하며, 상기 마스킹된 결과 데이터 요소들은 상기 소스 마스크의 마스킹된 마스크 요소들에 대응하는, 방법.
15. 제14항에 있어서, 상기 저장하는 단계는 상기 제1 단과, 상기 제1 단에 가장 가까운 상기 일련의 제1 마스킹되지 않은 결과 데이터 요소 사이에 적어도 2개의 마스킹된 결과 데이터 요소의 제1 세트를 포함하는 상기 결과 패킹된 데이터 피연산자를 저장하는 단계를 포함하고, 상기 결과 패킹된 데이터 피연산자를 저장하는 단계는 상기 제1 세트의 마스킹된 결과 데이터 요소들 각각의 값들을 변경하지 않는 단계를 포함하는 방법.
16. 제14항에 있어서, 상기 저장하는 단계는 상기 제1 단과, 상기 제1 단에 가장 가까운 상기 일련의 제1 마스킹되지 않은 결과 데이터 요소 사이에 적어도 2개의 마스킹된 결과 데이터 요소의 제1 세트를 포함하는 상기 결과 패킹된 데이터 피연산자를 저장하는 단계를 포함하고, 상기 제1 세트의 마스킹된 결과 데이터 요소들 각각은 상기 명령어에 의해 나타나는 제2 소스 패킹된 데이터 피연산자의 최상위 데이터 요소와 동일한 값을 갖고 있는, 방법.
17. 제16항에 있어서, 상기 제1 단은 최하위 단을 포함하는 방법.
18. 제16항에 있어서, 상기 저장하는 단계는 상기 결과 패킹된 데이터 피연산자의 제2 단과, 상기 제2 단에 가장 가까운 상기 일련의 제2 마스킹되지 않은 결과 데이터 요소 사이에 적어도 하나의 마스킹된 결과 데이터 요소의 제2 세트를 포함하는 상기 결과 패킹된 데이터 피연산자를 저장하는 단계를 포함하고, 상기 제2 세트의 각각의 마스킹된 결과 데이터 요소는 상기 제2 마스킹되지 않은 결과 데이터 요소와 동일한 값을 갖고 있는, 방법.
19. 제14항에 있어서, 상기 저장하는 단계는 상기 제1 단과, 상기 제1 단에 가장 가까운 상기 일련의 제1 마스킹되지 않은 결과 데이터 요소 사이에 적어도 2개의 마스킹된 결과 데이터 요소의 제1 세트를 포함하는 상기 결과 패킹된 데이터 피연산자를 저장하는 단계를 포함하고, 상기 제1 세트의 마스킹된 결과 데이터 요소들 각각은 상기 명령어에 의해 나타나는 제2 소스 패킹된 데이터 피연산자의 최하위 데이터 요소와 동일한 값을 갖고 있는, 방법.
20. 제19항에 있어서, 상기 제1 단은 최상위 단을 포함하는 방법.
21. 제14항에 있어서, 상기 저장하는 단계는 마스킹되지 않은 결과 데이터 요소들의 주어진 가장 가까운 쌍 사이에 적어도 3개의 마스킹된 결과 데이터 요소가 존재하는 상기 결과 패킹된 데이터를 저장하는 단계를 포함하는 방법.
22. 명령어들을 처리하기 위한 시스템으로서,
    인터커넥트(interconnect);
    상기 인터커넥트와 결합되는 프로세서 - 상기 프로세서는, 적어도 4개의 데이터 요소를 포함하고 있는 제1 소스 패킹된 데이터 피연산자를 나타내고, 적어도 4개의 마스크 요소를 포함하고 있는 소스 마스크를 나타내고, 목적지 스토리지 위치를 나타내고 있는 명령어에 응답하여, 상기 목적지 스토리지 위치에 결과 패킹된 데이터 피연산자를 저장하도록 동작 가능하고, 상기 결과 패킹된 데이터 피연산자는
    일련의 적어도 2개의 마스킹되지 않은 결과 데이터 요소 - 상기 마스킹되지 않은 결과 데이터 요소들 각각은 상기 제1 소스 패킹된 데이터 피연산자의 적어도 2개의 연속 데이터 요소들 중 다른 하나의 값을 상대 순서로 저장함 -; 및
    마스킹되지 않은 결과 데이터 요소들의 가장 가까운 대응하는 쌍 사이에 있으며, 상기 결과 패킹된 데이터 피연산자의 제1 단에 가장 가까운, 상기 대응하는 쌍의 마스킹되지 않은 결과 데이터 요소와 동일한 값을 갖는 모든 마스킹된 결과 데이터 요소들
    을 포함하며, 상기 마스킹된 결과 데이터 요소들은 상기 소스 마스크의 마스킹된 마스크 요소들에 대응함 -; 및
    상기 인터커넥트와 결합되는 동적 랜덤 액세스 메모리(DRAM)
    를 포함하고, 상기 DRAM은 복수의 조건에 기초하여 증분되는 스칼라 값에 대한 계산들을 수행하는 루프를 백터화하기 위한 명령어들의 세트를 저장하고, 명령어들의 상기 세트는, 상기 프로세서에 의해 실행될 때 상기 프로세서로 하여금,
    상기 복수의 조건을 평가하는 동작;
    사실인 것으로 평가된 조건들에 대해 상기 소스 마스크의 요소들을 마스킹하지 않게 하는 동작;
    거짓인 것으로 평가된 조건들에 대해 상기 소스 마스크의 요소들을 마스킹하게 하는 동작; 및
    상기 결과 패킹된 데이터 피연산자에 대한 계산들을 병렬로 수행하는 동작
    을 포함하는 동작들을 수행하게 하도록 동작 가능한, 시스템.
23. 제22항에 있어서,
    상기 프로세서는 상기 제1 단과, 상기 제1 단에 가장 가까운 상기 일련의 제1 마스킹되지 않은 결과 데이터 요소 사이에 적어도 2개의 마스킹된 결과 데이터 요소의 제1 세트를 포함하고 있는 상기 결과 패킹된 데이터 피연산자를 저장하는 것이고, 상기 제1 세트의 마스킹된 결과 데이터 요소들 각각은 상기 명령어에 의해 나타나는 제2 소스 패킹된 데이터 피연산자의 최상위 데이터 요소와 동일한 값을 갖는, 시스템.
24. 명령어를 저장하는 비일시적 머신-판독가능 저장 매체로서,
    상기 명령어는 적어도 4개의 데이터 요소를 포함하고 있는 제1 소스 패킹된 데이터 피연산자를 나타내고, 적어도 4개의 마스크 요소를 포함하고 있는 소스 마스크를 나타내고, 목적지 스토리지 위치를 나타내고,
    상기 명령어는 머신에 의해 실행되는 경우 상기 머신으로 하여금, 결과 패킹된 데이터 피연산자를 상기 목적지 스토리지 위치에 저장하는 동작을 포함하는 동작들을 수행하게 하도록 동작 가능하고, 상기 결과 패킹된 데이터 피연산자는
    일련의 적어도 2개의 마스킹되지 않은 결과 데이터 요소 - 상기 마스킹되지 않은 결과 데이터 요소들 각각은 상기 제1 소스 패킹된 데이터 피연산자의 적어도 2개의 연속 데이터 요소들 중 다른 하나의 값을 상대 순서로 저장함 -; 및
    마스킹되지 않은 결과 데이터 요소들의 가장 가까운 대응하는 쌍 사이에 있으며, 상기 결과 패킹된 데이터 피연산자의 제1 단에 가장 가까운, 상기 대응하는 쌍의 마스킹되지 않은 결과 데이터 요소와 동일한 값을 갖는 모든 마스킹된 결과 데이터 요소들
    을 포함하며, 상기 마스킹된 결과 데이터 요소들은 상기 소스 마스크의 마스킹된 마스크 요소들에 대응하는 비일시적 머신-판독가능 저장 매체.
25. 제24항에 있어서,
    상기 결과 패킹된 데이터 피연산자는 마스킹되지 않은 결과 데이터 요소들의 대응하는 가장 가까운 쌍 사이에 적어도 3개의 마스킹된 결과 데이터 요소를 포함하고, 각각의 마스크 요소는 단일 비트로 구성되는 비일시적 머신-판독가능 저장 매체.

Images