KR20170065585A - 사차원 모턴 좌표 변환 프로세서, 방법, 시스템 및 명령어 - Google Patents

사차원 모턴 좌표 변환 프로세서, 방법, 시스템 및 명령어 Download PDF

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Abstract

프로세서는 팩킹 데이터 레지스터, 디코드 유닛 및 실행 유닛을 포함한다. 디코드 유닛은 사차원(4D) 모턴 좌표 변환 명령어를 디코딩한다. 4D 모턴 좌표 변환 명령어는 복수의 4D 모턴 좌표를 포함하는 소스 팩킹 데이터 피연산자를 지시하고, 하나 이상의 목적지 저장 위치를 지시한다. 실행 유닛은 팩킹 데이터 레지스터 및 디코드 유닛과 결합된다. 실행 유닛은 디코드 유닛이 4D 모턴 좌표 변환 명령어를 디코딩하는 것에 응답하여 하나 이상의 결과 팩킹 데이터 피연산자를 하나 이상의 목적지 저장 위치에 저장한다. 하나 이상의 결과 팩킹 데이터 피연산자는 4개의 4D 좌표의 복수의 세트를 포함한다. 4개의 4D 좌표의 세트 각각은 4D 모턴 좌표 중 상이한 하나에 대응한다.

Description

사차원 모턴 좌표 변환 프로세서, 방법, 시스템 및 명령어{FOUR-DIMENSIONAL MORTON COORDINATE CONVERSION PROCESSORS, METHODS, SYSTEMS, AND INSTRUCTIONS}
본 명세서에 설명된 실시예는 일반적으로 프로세서에 관한 것이다. 특히, 본 명세서에 설명된 실시예는 일반적으로 프로세서 내의 상이한 좌표 시스템 간의 변환에 관한 것이다.
컴퓨터 시스템 및 기타 전자 디바이스는 종종 데이터 구조로 조직화된 데이터를 사용한다. 데이터 구조는 데이터의 특정 배열 또는 조직을 나타낼 수 있다. 컴퓨터 시스템에서 흔히 사용되는 하나의 일반적인 유형의 데이터 구조는 이차원(2D) 어레이와 같은 어레이이다.
도 1은 데이터 아이템들(예를 들어, 값 7, 16, 24, 27 등)이 이차원으로 배열된 이차원(2D) 어레이(100)의 예를 도시한다. 대표적으로, 2D 데이터 구조는 표, 행렬 등을 나타낼 수 있다. 도면에서, 2개의 차원은 제1 차원 또는 x축(102) 및 제2 차원 또는 y축(104)에 의해 정의된다. x축 및 y축은 서로 수직이며, 데이터 아이템이 배열되는 2D 그리드를 정의한다. 2D 어레이의 데이터 아이템은 두 축을 따른 x 및 y 인덱스 또는 좌표의 값에 의해 식별될 수 있다. x 좌표는 두 축이 교차하는 원점에서 측정된 x축을 따른 거리 및/또는 상대 위치를 나타내는 반면, y 좌표는 원점에서 측정된 y축을 따른 거리 및/또는 상대 위치를 나타낸다. 도시된 예에서, x 좌표 및 y 좌표는 0, 1, 2 및 3의 값을 갖는다. 대표적으로, 좌표 또는 인덱스는 행 및 열 번호를 나타낼 수 있다. 예로서, 값 14를 갖는 데이터 아이템은 열 2, 행 3의 데이터 아이템을 나타낼 수 있는 x, y 좌표 (1, 2)에 의해 식별될 수 있다. 2D 데이터 구조가 데카르트 좌표계를 나타내는 다른 예가 고려되며, 좌표는 데카르트 좌표계의 점의 위치를 나타낼 수 있다.
컴퓨터 시스템 및 다른 전자 디바이스 내에서, 그러한 어레이 및 다른 데이터 구조는 메모리 또는 다른 선형 저장소에 저장될 수 있다. 2D 및 다른 다차원 어레이를 메모리에 저장하기 위한 여러 가지 방식이 가능하다. 예를 들어, 2D 어레이는 행 우선 순서로 저장될 수 있다. 행 우선 순서에서, 어레이의 행은 메모리에서 연속적이다. 예를 들어, 데이터 아이템은 27, 3, 8, 11, 9, 24, 7, 1, 8, 14, 16, 2, 7, 16, 4 및 20 순으로 메모리에 저장될 수 있다. 대안으로서, 2D 어레이는 열 우선 순서로 메모리에 저장될 수 있다. 열 우선 순서에서, 어레이의 열은 메모리에서 연속적이다. 예를 들어, 데이터 아이템은 27, 9, 8, 7, 3, 24, 14, 16, 8, 7, 16, 4, 11, 1, 2 및 20 순으로 메모리에 저장될 수 있다.
본 발명은 실시예를 예시하기 위해 이용되는 첨부된 도면과 이하의 설명을 참조함으로써 최상으로 이해될 수 있다. 도면에서:
도 1은 이차원(2D) 어레이의 예를 도시한다.
도 2는 도 1의 2D 어레이에 매핑된 모턴 순서 곡선의 예를 도시한다.
도 3은 4D 모턴 좌표 변환 명령어의 실시예를 수행하도록 동작 가능한 프로세서의 실시예의 블록도이다.
도 4는 4D 모턴 좌표 변환 명령어의 실시예를 수행하는 방법의 실시예의 블록 흐름도이다.
도 5는 4D 모턴 좌표를 제1 및 제2 결과 팩킹 데이터 피연산자의 2개의 대응하는 32 비트 데이터 요소에 저장된 4개의 4D 좌표의 대응하는 세트로 변환하기 위한 4D 모턴 좌표 변환 연산의 예시적인 실시예를 나타내는 블록도이다.
도 6은 4D 모턴 좌표를 제1 및 제2 결과 팩킹 데이터 피연산자의 2개의 대응하는 64 비트 데이터 요소에 저장된 4개의 4D 좌표의 대응하는 세트로 변환하기 위한 4D 모턴 좌표 변환 연산의 예시적인 실시예를 나타내는 블록도이다.
도 7은 4D 모턴 좌표를 결과 팩킹 데이터 피연산자의 단일의 대응하는 32 비트 데이터 요소에 저장된 4개의 4D 좌표의 대응하는 세트로 변환하기 위한 4D 모턴 좌표 변환 연산의 예시적인 실시예를 나타내는 블록도이다.
도 8은 4D 모턴 좌표를 결과 팩킹 데이터 피연산자의 단일의 대응하는 64 비트 데이터 요소에 저장된 4개의 4D 좌표의 대응하는 세트로 변환하기 위한 4D 모턴 좌표 변환 연산의 예시적인 실시예를 나타내는 블록도이다.
도 9는 모턴 좌표 변환 명령어의 실시예를 수행하도록 동작 가능한 적합한 프로세서의 보다 상세한 예시적인 실시예의 블록도이다.
도 10은 좌표 변환 명령어의 실시예의 블록도이다.
도 11a-11c는 본 발명의 실시예에 따른, 일반적인 벡터 친화적인 명령어 포맷 및 그의 명령어 템플릿을 나타내는 블록도이다.
도 12a-b는 본 발명의 실시예에 따른, 예시적인 특정 벡터 친화적인 명령어 포맷 및 연산 코드 필드를 도시하는 블록도이다.
도 13a-d는 본 발명의 실시예에 따른, 예시적인 특정 벡터 친화적인 명령어 포맷 및 그의 필드를 나타내는 블록도이다.
도 14는 레지스터 아키텍처의 실시예의 블록도이다.
도 15a는 순차 파이프라인의 실시예 및 레지스터 리네이밍 비순차 발행/실행 파이프라인의 실시예를 도시하는 블록도이다.
도 15b는 실행 엔진 유닛에 결합된 프론트엔드 유닛 - 이들 양자는 메모리 유닛에 결합됨-을 포함하는 프로세서 코어의 실시예의 블록도이다.
도 16a는 단일 프로세서 코어의 실시예를, 온-다이(on-die) 상호접속 네트워크로의 그의 접속 및 레벨 2(L2) 캐시의 그의 로컬 서브세트와 함께 도시하는 블록도이다.
도 16b는 도 16a의 프로세서 코어의 일부의 확대도의 실시예의 블록도이다.
도 17은 하나보다 많은 코어를 가질 수 있고 통합 메모리 제어기를 가질 수 있으며 통합 그래픽을 가질 수 있는 프로세서의 실시예의 블록도이다.
도 18은 컴퓨터 아키텍처의 제1 실시예의 블록도이다.
도 19는 컴퓨터 아키텍처의 제2 실시예의 블록도이다.
도 20은 컴퓨터 아키텍처의 제3 실시예의 블록도이다.
도 21은 컴퓨터 아키텍처의 제4 실시예의 블록도이다.
도 22는 본 발명의 실시예에 따른, 소스 명령어 세트 내의 이진 명령어를 타깃 명령어 세트 내의 이진 명령어로 변환하는 소프트웨어 명령어 변환기의 사용의 블록도이다.
4D 모턴 좌표를 4개의 4D 좌표(예를 들어, x, y, z 및 t 좌표)로 변환하기 위한 사차원(4D) 모턴 좌표 변환 명령어, 명령어를 실행하기 위한 프로세서, 명령어를 처리 또는 실행할 때 프로세서에 의해 수행되는 방법 및 명령어를 처리하거나 실행하기 위한 하나 이상의 프로세서를 포함하는 시스템이 본 명세서에서 개시된다. 이하의 설명에서는, 수많은 특정 상세 사항들이 제시된다(예를 들어, 특정 명령어 연산들, 데이터 포맷들, 프로세서 구성들, 마이크로아키텍처의 상세 사항들, 동작들의 시퀀스들 등). 그러나 실시예들은 이러한 특정 상세 사항들 없이도 실시될 수 있다. 다른 경우들에서, 본 설명의 이해를 불명료하게 하는 것을 회피하기 위해서 잘 알려진 회로들, 구조들 및 기술들은 상세하게 도시되지 않았다.
한 가지 문제는 데이터 아이템을 메모리 또는 선형 저장소에 저장하는 방식이 데이터 아이템을 사용하는 알고리즘의 성능에 큰 영향을 미칠 수 있다는 것이다. 한 예로, 데이터 아이템은 일반적으로 메모리로부터 프로세서 내로 판독될 필요가 있지만, 한 번에 제한된 수의 비트만이 메모리로부터 프로세서 내로 판독될 수 있다. 예를 들어, 일반적으로 프로세서는 (예를 들어, 단일 판독 동작에서) 한번에 512 비트의 연속 데이터만을 메모리로부터 판독할 수 있다. 데이터 아이템이 행 우선 순서, 열 우선 순서 또는 소정의 다른 순서로 저장되는지에 따라 상이한 데이터 아이템이 연속 순서로 판독될 것이다. 예를 들어, 데이터 아이템이 행 우선 순서로 저장되는 경우, 데이터 아이템은 27, 3, 8, 11, 9, 24 등의 순서로 최대 512 비트까지 판독될 수 있다. 반대로, 데이터 아이템이 행 우선 순서로 저장되는 경우, 데이터 아이템은 27, 9, 8, 7, 3, 24 등의 순서로 최대 512 비트까지 판독될 수 있다. 일반적으로, 메모리로부터의 각각의 판독 동작은 어레이로부터 관심 있는 데이터 아이템들 중 일부만을 획득하는 것이 가능할 수 있다. 예를 들어, 특히 어레이가 큰 경우(예로서, 적어도 512 비트를 초과하는 경우), 데이터 아이템이 행 우선 순서로 저장되는 경우, 동일한 판독 동작에서 어레이의 제1 열로부터 상이한 행들 그러나 동일한 열 내의 이웃 데이터(예로서, 데이터 아이템 27 및 9)를, 이들 데이터 아이템이 어레이에서 서로 인접하더라도, 획득하는 것이 가능하지 않을 수도 있다. 데이터가 열 우선 순서로 있을 때와 3D 및 4D 어레이에 대한 데이터 저장의 경우에도 유사한 상황이 발생할 수 있다.
데이터 아이템이 메모리에 배열되는 방식도 일반적으로 프로세서의 하나 이상의 캐시에 데이터 아이템을 효율적으로 캐싱하는 능력에 영향을 미친다. 캐시(들)의 데이터 아이템에 대한 액세스는 일반적으로 메모리의 데이터 아이템에 대한 액세스보다 대기 시간이 짧다. 그러나, 관심 있는 데이터 아이템이 캐시(들)에 있더라도, 데이터 아이템이 다수의 상이한 캐시 라인 사이에 분산되어 있으면, 캐시 이용 효율이 떨어지는 경향이 있을 수 있다. 일반적으로, 각 캐시 라인은 메모리에서 판독된 512 비트의 연속 데이터를 저장한다. 데이터 아이템이 데이터를 사용하는 관련 알고리즘에 대해 효율적인 방식으로 메모리에 배열되지 않으면, 데이터 아이템은 캐시 라인에서 희박할 수 있다. 심각한 시나리오에서 각 캐시 라인은 관심 있는 단일 데이터 아이템만 보유할 수 있다. 반대로, 데이터 아이템이 특정 알고리즘에 대해 매우 효율적인 방식으로 메모리에 배열되는 경우, 관심 있는 데이터 아이템이 캐시 라인에 더욱 밀집하게 팩킹될 수 있고, 각각의 캐시 라인은 다수의 관심 있는 데이터 아이템을 포함할 수 있다. 이것은 캐시(들)의 효율을 높이는 데 도움이 될 수 있다. 유사하게, 데이터 아이템이 특정 알고리즘에 대해 매우 효율적인 방식으로 메모리에 배열되는 경우, 적어도 평균적으로 각 판독 동작에서 관심 있는 더 많은 데이터 아이템을 프로세서 내로 판독할 수 있다. 따라서, 특정 알고리즘에 대해 효율적인 방식으로 메모리에 데이터를 배열할 수 있는 접근법은 성능을 향상시키는 데 도움이 될 수 있다.
다른 데이터와 관련하여 다차원 국지성 또는 근접성을 갖는 데이터를 처리하는 경향이 있는 다양한 상이한 유형의 알고리즘이 있다. 일례로서, 이미지 처리 알고리즘(예를 들어, 적안 감소, 압축 등)은 종종 인접한, 이웃하는 또는 근접한 픽셀의 그룹에 대한 데이터를 함께 또는 동시에 처리하는 경향이 있다. 알고리즘은 (예를 들어 행 우선 또는 열 우선 배열의 경우와 같이) 단일 행 또는 열의 모든 픽셀에 대한 데이터가 아니라 이웃 픽셀 블록에 대한 데이터에 비교적 더 관심이 있을 수 있다. 유사하게, 많은 비디오 처리 알고리즘(예를 들어, 압축, 비디오 감시 분석, 로봇 비전 등)에서, 순차적 비디오 프레임의 이웃 픽셀 그룹에 대한 데이터 및/또는 대응하는 픽셀 내의 데이터를 함께 또는 동시에 처리하는 것이 일반적이다. 예를 들어 압축은 종종 절대 픽셀 값이 아닌 그러한 픽셀 간의 차이를 저장함으로써 달성된다. 다차원 국지성을 갖는 데이터를 또한 이용하는 경향이 있는 다른 애플리케이션 또는 알고리즘의 예는 단지 몇 가지 예로서 단층 촬영 분석, 지진 분석, 기하학적 모델링, 행렬 연산(예를 들어, 행렬 곱셈 및/또는 전치), 유한 요소 분석, 광선 추적, 푸리에 변환, 병렬 데이터 구축 애플리케이션 및 그래픽 애플리케이션을 포함하지만 이에 한정되지 않는다. 그러나, 전술한 바와 같이, 특히 상대적으로 큰 어레이가 관련될 때, 데이터의 행 우선 순서, 열 우선 순서 및 다양한 다른 배열은 종종 다차원 국지성을 갖는 데이터를 많이 이용하는 애플리케이션에 대한 효율적인 데이터 배열을 제공하지 못한다. 결과적으로, 다차원 국지성을 유지하는 데이터를 조직화하는 다른 방식은 특정 애플리케이션에 대한 특정 이점을 제공하는 경향이 있다.
모턴 순서 곡선이라고도 하는 Z 순서 곡선은 데이터의 다차원 국지성 또는 근접성을 유지하면서 다차원 데이터를 단일 차원에 매핑할 수 있는 연속 공간 충전 곡선 또는 함수이다. 즉, 모턴 순서 곡선은 2D, 3D, 4D 또는 다른 다차원 공간의 데이터를 데이터의 다차원 국지성을 유지하는 방식으로 데이터의 선형 리스트 또는 배열에 매핑할 수 있다(예로서, 다차원 공간에서 국지성을 갖는 데이터는 모턴 곡선에 의해 제공된 선형 리스트 또는 배열에서도 국지성을 갖는다). 모턴 순서 곡선을 따르는 데이터의 순서는 Z 곡선 순서 또는 모턴 순서라고 한다. 모턴 순서는 각 점의 모턴 코드 또는 모턴 좌표에 반영된다. Z 순서 곡선은 4개의 점을 선형으로 연결하는 Z 형상 곡선을 기본 유닛으로 갖는다. 전체적인 Z 순서 공간 충전 곡선은 2D, 3D, 4D 또는 다른 다차원 공간을 채우기 위해 다수의 이러한 Z 형상 곡선 또는 유닛을 함께 연결하여 형성된다.
도 2는 도 1의 2D 어레이(100)에 매핑된 Z 순서 곡선 또는 모턴 순서 곡선(206)의 예를 도시한다. 도시된 바와 같이, 다수의 Z 형상 곡선 또는 유닛(이 예에서는 4개)이 2D 어레이의 모든 점을 가로지르거나 채우기 위해 선형 배열로 함께 연결될 수 있다. 이 예에서, 2D 어레이에는 16개의 데이터 아이템이 있기 때문에 각각 4개의 점을 갖는 4개의 Z 형상 유닛이 16 데이터 아이템 2D 어레이를 완전히 가로지른다. 도면에서 좌표는 10진수 표기법으로 표시된다(예로서, 1, 2, 3 등). 좌표의 등가 이진 표현(207)은 또한 십진 좌표와 함께 괄호(예로서, 10, 11)로 표시된다. 예로서, 십진 좌표 값 2는 이진 인덱스 값 "10"과 동일하다.
모턴 순서 곡선을 어레이에 매핑하는 것은 어레이의 점 또는 데이터 아이템의 모턴 코드 또는 좌표(208)를 결정하는 것을 포함한다. 모턴 순서 곡선을 따르는 개별 점의 모턴 좌표는 고정된 패턴으로 다수의 다차원 좌표의 이진 표현의 비트들을 인터리빙함으로써 계산될 수 있다. 예를 들어, x 좌표의 제1 및 제2 비트가 각각 x1 및 x2로 표시되고, y 좌표의 제1 및 제2 비트가 각각 y1 및 y2로 표시되는 경우, 점에 대한 모턴 좌표는 비트들을 x1y1x2y2 순서로 인터리빙함으로써 계산될 수 있다. 추가 설명을 위해, 점에 대한 모턴 좌표 (x=1, y=0)은 값 "0001"의 모턴 좌표(208)를 얻기 위해 이들 좌표에 대한 이진 표현(즉, 01, 00)의 비트를 인터리빙함으로써 발견될 수 있다. 유사하게, 3D 및 4D에서, 3D 또는 4D 모턴 좌표는 각각 3 및 4 좌표에 대한 이진 표현의 비트를 인터리빙함으로써 발견될 수 있다. 반대 방향으로, 다수의 다차원 좌표의 이진 표현을 계산하는 것은 모턴 좌표의 비트를 개별 좌표로 역방향 고정 디인터리빙하는 것을 포함한다. 예를 들어, 모턴 좌표 x1y1x2y2는 비트 x1y1x2y2를 디인터리빙하여 x 좌표를 x1x2로, y 좌표를 y1y2로 생성하여 x 및 y 좌표의 이진 표현으로 변환될 수 있다. 추가 설명을 위해, 모턴 좌표 "0001"은 x 좌표 "01" 및 y 좌표 "00"의 이진 표현으로 변환될 수 있다. 유사하게, 3D 및 4D에서, 3 또는 4개의 상이한 좌표의 이진 표현은 3D 또는 4D 모턴 좌표의 비트를 디인터리빙함으로써 발견될 수 있다.
부분적으로는 데이터에서 다차원 국지성을 표현하는 능력으로 인해, 2D, 3D 또는 4D 어레이를 대응하는 2D, 3D 또는 4D 모턴 순서 표현으로 재배열하여 특정 유형의 애플리케이션의 성능의 향상을 도울 수 있다. 예를 들어, 애플리케이션이 데이터를 처리하기 전에 2D, 3D 또는 4D 어레이로부터 대응하는 2D, 3D 또는 4D 모턴 순서 표현으로 메모리 내에 재배열될 수 있다. 해당 애플리케이션이 데이터를 처리 한 후에 2D, 3D 또는 4D 모턴 순서 표현을 2D, 3D 또는 4D 어레이로 다시 변환하는 것이 바람직할 수 있다. 다른 시나리오에서, 데이터는 처음에 2D, 3D 또는 4D 모턴 순서 표현으로 조직화되고, 성능을 향상시키기 위해 또는 다른 이유로 2D, 3D 또는 4D 어레이로 재배열될 수 있다. 어쨌든, 모턴 순서 배열과 다차원 어레이 및/또는 다차원 공간 사이에서 변환하는 것이 종종 바람직하다. 이러한 변환은 일반적으로 계산 집약적인 경향이 있다. 이러한 변환을 가속화할 수 있는 명령어는 성과를 향상시키는 데 도움이 될 수 있다.
도 3은 4D 모턴 좌표 변환 명령어(312)의 실시예를 수행하도록 동작 가능한 프로세서(310)의 실시예의 블록도이다. 일부 실시예에서, 프로세서는 범용 프로세서(예를 들어, 데스크탑, 랩탑 또는 다른 컴퓨터들에서 이용되는 유형의 범용 마이크로프로세서 또는 중앙 처리 유닛(CPU))일 수 있다. 대안적으로, 프로세서는 특수 목적 프로세서일 수 있다. 적합한 특수 목적 프로세서들의 예들은 네트워크 프로세서들, 통신 프로세서들, 암호화 프로세서들, 그래픽 프로세서들, 코프로세서들, 임베디드 프로세서들, 디지털 신호 프로세서들(DSP들) 및 제어기들(예를 들어, 마이크로컨트롤러들)을 포함하지만, 이에 제한되지는 않는다. 프로세서는 다양한 CISC(complex instruction set computing) 아키텍처들, RISC(reduced instruction set computing) 아키텍처들, VLIW(very long instruction word) 아키텍처들, 하이브리드 아키텍처들, 다른 유형의 아키텍처들 중 임의의 것을 갖거나, 이러한 아키텍처들의 조합을 가질 수 있다(예를 들어, 상이한 코어들이 상이한 아키텍처들을 가질 수 있다).
동작 동안, 프로세서(310)는 4D 모턴 좌표 변환 명령어(312)를 수신할 수 있다. 예를 들어, 명령어는 인터커넥트 상에서 메모리로부터 인출 또는 수신될 수 있다. 명령어는 매크로 명령어, 어셈블리 언어 명령어, 머신 코드 명령어, 또는 프로세서의 명령어 세트의 다른 명령어 또는 제어 신호를 나타낼 수 있다.
다시 도 3을 참조하면, 프로세서는 디코드 유닛 또는 디코더(314)를 포함한다. 디코드 유닛은 4D 모턴 좌표 변환 명령어를 수신 및 디코딩할 수 있다. 4D 모턴 좌표 변환 명령어는 프로세서의 명령어 세트의 일부일 수 있다. 디코드 유닛은 비교적 상위 레벨의 4D 모턴 좌표 변환 명령어를 반영하고, 나타내고, 그리고/또는 그로부터 유도되는, 하나 이상의 비교적 하위 레벨의 명령어 또는 제어 신호(예를 들어, 하나 이상의 마이크로 명령어, 마이크로 연산, 마이크로코드 엔트리 포인트, 디코딩된 명령어 또는 제어 신호 등)을 출력할 수 있다. 디코드 유닛은 마이크로코드 판독 전용 메모리(ROM), 탐색표, 하드웨어 구현, 프로그래밍 가능 논리 어레이(PLA), 및 디코드 유닛을 구현하기에 적합한 다른 메커니즘을 포함하지만 이에 제한되지는 않는 다양한 상이한 메커니즘을 이용하여 구현될 수 있다.
일부 실시예에서, 4D 모턴 좌표 변환 명령어가 디코드 유닛에 직접 제공되는 대신에, 명령어 에뮬레이터, 번역기, 모퍼(morpher), 해석기 또는 다른 명령어 변환 모듈이 선택적으로 이용될 수 있다. 여러가지 유형의 적절한 명령어 변환 모듈이 소프트웨어, 하드웨어, 펌웨어 또는 이들의 조합으로 구현될 수 있다. 일부 실시예에서, 명령어 변환 모듈은 (예를 들어, 정적, 동적 또는 런타임 에뮬레이션 모듈로서) 프로세서 외부에, 예를 들어 별개의 다이 상에 그리고/또는 메모리 내에 위치할 수 있다. 예로서, 명령어 변환 모듈은 제1 명령어 세트에 속할 수 있는 4D 모턴 좌표 변환 명령어를 수신할 수 있고, 4D 모턴 좌표 변환 명령어를, 상이한 제2 명령어 세트에 속할 수 있는 하나 이상의 대응하는 중간 명령어 또는 제어 신호로 에뮬레이트하거나, 번역하거나, 모핑하거나, 해석하거나 또는 다른 방식으로 변환할 수 있다. 제2 명령어 세트의 하나 이상의 중간 명령어 또는 제어 신호는 디코드 유닛에 제공될 수 있고, 디코드 유닛은 이들을 프로세서의 고유 하드웨어(예를 들어 하나 이상의 실행 유닛)에 의해 실행될 수 있는 하나 이상의 하위 레벨 명령어 또는 제어 신호로 디코딩할 수 있다.
도 3을 다시 참조하면, 프로세서는 또한 팩킹 데이터 레지스터 세트(318)를 포함한다. 팩킹 데이터 레지스터 각각은 팩킹 데이터, 벡터 데이터 또는 단일 명령어 다중 데이터(SIMD) 데이터를 저장하도록 동작 가능한 온-다이 저장 위치를 나타낼 수 있다. SIMD 아키텍처들에서는, 팩킹 데이터 명령어, 벡터 명령어, 또는 SIMD 명령어가 다수의 데이터 요소 또는 다수의 데이터 요소 쌍에 대해 동시에 또는 병렬로 작용할 수 있다. 프로세서는 다수의 연산을 동시에 또는 병렬로 수행하기 위해 팩킹 데이터 명령어에 응답하는 병렬 실행 하드웨어를 가질 수 있다. 다수의 데이터 요소가 팩킹 데이터 또는 벡터 데이터로서 하나의 레지스터 또는 메모리 위치 내에 팩킹될 수 있다. 팩킹 데이터에서, 레지스터 또는 다른 저장 위치의 비트들은 데이터 요소들의 시퀀스로 논리적으로 분할될 수 있다. 예를 들어, 256 비트 폭 팩킹 데이터 레지스터는 4개의 64 비트 폭 데이터 요소, 8개의 32 비트 데이터 요소, 16개의 16 비트 데이터 요소 등을 가질 수 있다. 각각의 데이터 요소는 별도의 개별 데이터(예를 들어, 픽셀 컬러, 좌표 등)를 나타낼 수 있고, 이것은 다른 것과 별개로 그리고/또는 독립적으로 동작될 수 있다. 팩킹 데이터 레지스터들은 소프트웨어 및/또는 프로그래머에게 보이는 아키텍처 가시적인 또는 아키텍처 레지스터들을 나타낼 수 있고/있거나 피연산자들을 식별하기 위해 프로세서의 명령어 세트의 명령어들에 의해 지시된 레지스터들이다. 이들 아키텍처 레지스터들은 주어진 마이크로아키텍처에서의 다른 비-아키텍처 레지스터들(예를 들어, 임시 레지스터들, 재배열 버퍼들(reorder buffers), 회수 레지스터들(retirement registers) 등)과 대조된다. 팩킹 데이터 레지스터들은 알려진 기술들을 이용하여 상이한 마이크로아키텍처들에서 상이한 방식들로 구현될 수 있으며, 임의의 특정 유형의 설계로 제한되지는 않는다. 적합한 유형의 레지스터들의 예들은 전용 물리적 레지스터들, 레지스터 리네이밍을 이용하는 동적으로 할당된 물리적 레지스터들, 및 이들의 조합들을 포함하지만, 이에 한정되지는 않는다.
일부 실시예에서, 명령어는 다수의 4D 모턴 좌표를 포함하는 소스 팩킹 데이터 피연산자(320)를 명시적으로 (예를 들어, 하나 이상의 필드 또는 비트 세트를 통해) 지정하거나 지시(예로서, 암시적으로 지시)할 수 있고, 하나 이상의 결과 팩킹 데이터 피연산자(324)가 저장될 하나 이상의 목적지 저장 위치를 지정하거나 지시할 수 있다. 일례로서, 명령어는 하나 이상의 소스 및 결과 피연산자에 대한 레지스터, 메모리 위치 또는 다른 저장 위치를 지정하기 위한 피연산자 지정 필드를 가질 수 있다. 대안적으로, 하나 이상의 피연산자가 선택적으로 명령어에 암시적일 수 있다(예를 들어, 명령어의 연산 코드에 암시적일 수 있다). 다른 선택 사항으로서, 소스 피연산자에 대해 사용된 저장 위치는 결과 피연산자에 대해 재사용될 수도 있다(예를 들어, 처음에 소스 피연산자에 대해 나중에 결과 피연산자에 대해 동일한 저장 위치를 사용하는 것은 명령어에 암시적일 수 있다). 도시된 바와 같이, 일부 실시예에서, 소스 팩킹 데이터 피연산자(320)는 선택적으로 제1 팩킹 데이터 레지스터에 저장될 수 있다. 추가로 도시된 바와 같이, 일부 실시예에서, 하나 이상의 결과 팩킹 데이터 피연산자(324)는 하나 이상의 팩킹 데이터 레지스터에 저장될 수 있다. 대안적으로, 일부 실시예에서, 소스 팩킹 데이터 피연산자에 대해 사용된 팩킹 데이터 레지스터는 선택적으로 결과 팩킹 데이터 피연산자를 저장하기 위해 재사용될 수 있다. 일 양태에서, 소스/목적지 레지스터는 소스 피연산자 및 결과 피연산자 모두에 대해 사용되도록 암시적으로 또는 함축적으로 이해될 수 있다. 또한, 메모리 위치 또는 다른 저장 위치가 하나 이상의 피연산자에 대해 선택적으로 사용될 수 있기 때문에, 팩킹 데이터 레지스터의 사용은 필요하지 않다.
도 3을 다시 참조하면, 실행 유닛(316)은 디코드 유닛(314) 및 팩킹 데이터 레지스터(318)와 결합된다. 실행 유닛은 4D 모턴 좌표 변환 명령어에 응답하여 그리고/또는 그의 결과로서(예를 들어, 하나 이상의 명령어 또는 명령어로부터 디코딩된 제어 신호에 응답하여) 명령어에 의해 표시된 하나 이상의 목적지 저장 위치에 하나 이상의 결과 팩킹 데이터 피연산자(324)를 저장하도록 동작 가능하다. 일부 실시예에서, 하나 이상의 결과 팩킹 데이터 피연산자는 4개의 4D 좌표의 복수의 세트를 포함할 수 있다. 일부 실시예에서, 4개의 4D 좌표는 4D 공간, 4D 어레이 또는 다른 4D 데이터 구조의 x, y, z 및 t 좌표를 나타낼 수 있다. x, y, z 및 t는 4개의 상이한 차원을 나타내기 위해 본 명세서에서 광범위하게 사용되며, 공간, 시간 또는 임의의 다른 차원인 차원으로 제한되지 않는다. 오히려, 4개의 상이한 차원(예를 들어, x, y, z 및 t)은 특정 구현을 위해 요구되는 임의의 다른 차원 또는 좌표를 나타낼 수 있다. 적합한 좌표 또는 차원의 예는 3D 공간 차원, 시간, 압력, 온도, 세기, 전류, 전압, 주파수 등 및 이들의 다양한 조합을 포함하지만 이에 한정되지는 않는다. 4D 좌표 세트 각각(예를 들어, x, y, z 및 t 좌표의 각 세트)은 4D 모턴 좌표들 중 상이한 하나에 대응할 수 있다(예를 들어, 4D 모턴 좌표로부터 생성될 수 있다). 일부 실시예에서, 결과는 도 5-8에 도시되고 설명된 임의의 것일 수 있지만, 본 발명의 범위는 그에 한정되지 않는다.
일부 실시예에서, 명령어는 각각이 4개의 4D 좌표 중 상이한 하나에 대응하는 4개의 연속적인 비트 스트링으로의 대응하는 4D 모턴 좌표의 비트들의 4 방향 비트별 고정 디인터리빙을 수행함으로써 실행 유닛이 4개의 4D 좌표의 세트 각각을 생성하게 할 수 있다. 예를 들어, 제1 비트로 시작하는 주어진 4D 모턴 좌표의 모든 네 번째 비트 위치의 값은 하나 이상의 결과 팩킹 데이터 피연산자에서 대응하는 제1 좌표(예를 들어, x 좌표)를 나타내는 제1 연속 비트 스트링으로서 함께 수집 또는 연결되어 저장될 수 있고, 제2 비트로 시작하는 주어진 4D 모턴 좌표의 모든 네 번째 비트 위치의 값은 하나 이상의 결과 팩킹 데이터 피연산자에서 제2 대응 좌표(예를 들어, y 좌표)로서 함께 연결되어 저장될 수 있고, 제3 비트로 시작하는 주어진 4D 모턴 좌표의 모든 네 번째 비트 위치의 값은 하나 이상의 결과 팩킹 데이터 피연산자에서 제3 대응 좌표(예를 들어, z 좌표)로서 함께 연결되어 저장될 수 있고, 제4 비트로 시작하는 주어진 4D 모턴 좌표의 모든 네 번째 비트 위치의 값은 하나 이상의 결과 팩킹 데이터 피연산자에서 제4 대응 좌표(예를 들어, t 좌표)로서 함께 연결되어 저장될 수 있다. 추가 설명을 위해, 실행 유닛은 제1 4D 좌표(예로서, x 좌표)에 대응하는 비트들의 연속 스트링 내에 적어도 0, 4, 8, 12, 16, 20 및 24 위치(그리고 일부 실시예에서는 (4D 좌표의 비트 폭에 따라) 선택적으로 28, 32, 36, 40, 44, 48, 52, 56 및 60 중 하나 이상의 위치)의 비트의 값을 저장할 수 있다. 유사하게, 실행 유닛은 제2 4D 좌표(예로서, y 좌표)에 대응하는 비트들의 연속 스트링 내에 적어도 1, 5, 9, 13, 17, 21 및 25 위치(그리고 일부 실시예에서는 선택적으로 29, 33, 37, 41, 45, 49, 53, 57, 및 61 중 하나 이상의 위치)의 비트의 값을 저장할 수 있다. 마찬가지로, 실행 유닛은 제3 4D 좌표(예로서, z 좌표)에 대응하는 비트들의 연속 스트링 내에 적어도 2, 6, 10, 14, 18, 22 및 26 위치(그리고 일부 실시예에서는 선택적으로 30, 34, 38, 42, 46, 50, 54, 58, 및 62 중 하나 이상의 위치)의 비트의 값을 저장할 수 있다. 또한, 실행 유닛은 제4 4D 좌표(예로서, t 좌표)에 대응하는 비트들의 연속 스트링 내에 적어도 3, 7, 11, 15, 19, 23 및 27 위치(그리고 일부 실시예에서는 선택적으로 31, 35, 39, 43, 47, 51, 55, 59 및 63 중 하나 이상의 위치)의 비트의 값을 저장할 수 있다.
일부 실시예에서, 실행 유닛은 명령어에 의해 지시된 2개의 상이한 목적지 저장 위치에 2개의 결과 팩킹 데이터 피연산자를 저장할 수 있다. 2개의 결과 팩킹 데이터 피연산자 중 하나는 4개의 4D 좌표의 각 세트의 처음 2개(예로서, x 및 y 좌표)를 저장할 수 있지만, 2개의 결과 팩킹 데이터 피연산자 중 다른 하나는 4개의 4D 좌표의 각 세트의 두 번째 2개(예로서, z 및 t 좌표)를 저장할 수 있다. 다양한 크기의 4D 모턴 좌표 및 대응하는 4D 좌표가 가능하다. 일부 실시예에서, 각각의 4D 모턴 좌표는 소스 팩킹 데이터 피연산자의 상이한 32 비트 데이터 요소에 저장될 수 있다. 각 4D 모턴 좌표는 4개의 4D 좌표의 세트에 대응할 수 있다. 각 세트의 제1 좌표 쌍(예를 들어, x 및 y 좌표)은 대응하는 32 비트 데이터 요소의 최하위 16 비트 또는 32 비트 데이터 요소 내의 4D 모턴 좌표에 대응하는 제1 결과 팩킹 데이터 피연산자의 다른 부분에 저장될 수 있다. 각 세트의 제2 좌표 쌍(예를 들어, z 및 t 좌표)은 대응하는 32 비트 데이터 요소의 최하위 16 비트 또는 32 비트 데이터 요소 내의 4D 모턴 좌표에 대응하는 제2 결과 팩킹 데이터 피연산자의 다른 부분에 저장될 수 있다. 다른 실시예에서, 각각의 4D 모턴 좌표는 소스 팩킹 데이터 피연산자의 상이한 64 비트 데이터 요소에 저장될 수 있다. 각 세트의 제1 좌표 쌍(예를 들어, x 및 y 좌표)은 대응하는 64 비트 데이터 요소의 최하위 32 비트 또는 64 비트 데이터 요소 내의 4D 모턴 좌표에 대응하는 제1 결과 팩킹 데이터 피연산자의 다른 부분에 저장될 수 있다. 각 세트의 제2 좌표 쌍(예를 들어, z 및 t 좌표)은 대응하는 64 비트 데이터 요소의 최하위 32 비트 또는 64 비트 데이터 요소 내의 4D 모턴 좌표에 대응하는 제2 결과 팩킹 데이터 피연산자의 다른 부분에 저장될 수 있다. 다른 실시예들은 그에 제한되지 않는다.
다른 실시예에서, 실행 유닛은 4D 모턴 좌표 변환 명령어에 의해 지시된 단일 목적지 저장 위치에 단일 결과 팩킹 데이터 피연산자를 저장할 수 있다. 4개의 4D 좌표의 각각의 세트는 대응하는 4D 모턴 좌표에 대응하는(예를 들어, 피연산자들 내의 동일한 상대적인 비트 위치에 있는) 단일 결과 팩킹 데이터 피연산자의 상이한 데이터 요소 또는 다른 부분에 저장될 수 있다. 일부 실시예에서, 각각의 4D 모턴 좌표는 소스 팩킹 데이터 피연산자의 상이한 32 비트 데이터 요소에 저장될 수 있다. 이러한 실시예에서, 32 비트 데이터 요소 내의 4D 모턴 좌표에 대응하는 4개의 4D 좌표의 세트의 각각의 좌표는 대응하는 4D 모턴 좌표를 갖는 32 비트 데이터 요소에 대응하는(예를 들어, 동일한 상대 위치에 있는) 단일 결과 팩킹 데이터 피연산자의 대응하는 32 비트 데이터 요소 또는 다른 부분의 상이한 8 비트 데이터 요소 또는 다른 부분에 저장될 수 있다. 다른 실시예에서, 각각의 4D 모턴 좌표는 소스 팩킹 데이터 피연산자의 상이한 64 비트 데이터 요소에 저장될 수 있다. 이러한 실시예에서, 64 비트 데이터 요소 내의 4D 모턴 좌표에 대응하는 4개의 4D 좌표의 세트의 각각의 좌표는 대응하는 4D 모턴 좌표를 갖는 64 비트 데이터 요소에 대응하는(예를 들어, 동일한 상대 위치에 있는) 단일 결과 팩킹 데이터 피연산자의 대응하는 64 비트 데이터 요소 또는 다른 부분의 상이한 16 비트 데이터 요소 또는 다른 부분에 저장될 수 있다. 이들은 단지 몇 가지 설명 예일 뿐이다. 하나 이상의 결과 팩킹 데이터 피연산자 내에 4개의 4D 좌표를 저장하고 배열하는 다른 방식도 고려된다. 예를 들어, 하나의 결과 팩킹 데이터 피연산자에 선택적으로 3개의 좌표(예로서, x, y 및 z 좌표)가 저장될 수 있으며, 네 번째 좌표(예로서, t 좌표)는 선택적으로 다른 결과 팩킹 데이터 피연산자에 저장될 수 있다.
실행 유닛 및/또는 프로세서는 4D 모턴 좌표 변환 명령어에 응답하여 그리고/또는 그의 결과로서(예를 들어, 4D 모턴 좌표 변환 명령어로부터 디코딩된 하나 이상의 명령어 또는 제어 신호에 응답하여) 4D 모턴 좌표 변환 명령어를 수행하고/하거나 결과를 저장하도록 동작 가능한 고유 또는 특정 논리(예로서, 펌웨어(예를 들어, 비휘발성 메모리에 저장된 명령어) 및/또는 소프트웨어와 잠재적으로 결합된 트랜지스터, 집적 회로 또는 다른 하드웨어)를 포함할 수 있다. 예를 들어, 실행 유닛은 논리 유닛, 산술 논리 유닛 등을 포함할 수 있다. 일부 실시예에서, 실행 유닛은 멀티플렉서들을 이용하여 4 방향 비트별 고정 디인터리빙을 수행할 수 있다. 다른 실시예에서, 4 방향 비트별 고정 디인터리빙을 수행하기 위해 다양한 상이한 유형의 마스킹 및 논리 연산이 사용될 수 있다.
설명을 모호하게 하는 것을 피하기 위해, 비교적 간단한 프로세서(310)가 도시되고 설명되었다. 그러나, 프로세서는 선택적으로 다른 컴포넌트를 포함할 수 있다. 이러한 컴포넌트의 가능한 예는 도 9 및/또는 16-19 중 어느 하나 중 어느 하나에 대해 도시되고 설명된 컴포넌트를 포함하지만 이에 한정되지 않는다. 다양한 상이한 실시예는 이러한 컴포넌트의 다양한 상이한 조합 및 구성을 포함할 수 있다. 이러한 컴포넌트는 이들의 동작에 따라 동작할 수 있도록 서로 결합될 수 있다. 일부 실시예에서, 모든 컴포넌트는 프로세서의 적어도 하나의 코어, 일부 코어, 코어 서브세트 또는 모든 코어에 포함될 수 있다. 다양한 실시예에서, 프로세서는 적어도 1, 2, 4, 8, 16, 32 또는 그 이상의 코어를 가질 수 있다.
도 4는 4D 모턴 좌표 변환 명령어의 실시예를 수행하는 방법(430)의 실시예의 블록 흐름도이다. 다양한 실시예에서, 방법은 프로세서, 명령어 처리 장치, 또는 다른 디지털 논리 디바이스에 의해 수행될 수 있다. 일부 실시예에서, 도 4의 방법은 도 3의 프로세서에 의해 그리고/또는 그 안에서 수행될 수 있다. 도 3의 프로세서에 대해 본 명세서에 설명된 컴포넌트, 특징 및 특정의 선택적 세부 사항은 도 4의 방법에 선택적으로 적용될 수도 있다. 대안적으로, 도 4의 방법은 유사하거나 상이한 프로세서 또는 장치에 의해 그리고/또는 그 안에서 수행될 수 있다. 또한, 도 3의 프로세서는 도 4의 방법과 동일하거나 유사하거나 상이한 방법을 수행할 수 있다.
방법은 블록 432에서 4D 모턴 좌표 변환 명령어를 수신하는 단계를 포함한다. 다양한 양태에서, 명령어는 프로세서 또는 그 일부(예를 들어, 명령어 인출 유닛, 디코드 유닛, 버스 인터페이스 유닛 등)에서 수신될 수 있다. 다양한 양태에서, 명령어는 오프-프로세서 및/또는 오프-다이 소스(예를 들어, 메모리, 인터커넥트 등)로부터 또는 온-프로세서 및/또는 온-다이 소스(예를 들어, 명령어 캐시, 명령어 큐 등)로부터 수신될 수 있다. 4D 모턴 좌표 변환 명령어는 복수의 4D 모턴 좌표를 포함하는 소스 팩킹 데이터 피연산자를 지정하거나 지시할 수 있으며, 하나 이상의 목적지 저장 위치를 지정하거나 지시할 수 있다.
이어서, 블록 434에서, 4D 모턴 좌표 변환 명령어에 응답하여 그리고/또는 그 결과로서, 하나 이상의 결과 팩킹 데이터 피연산자가 하나 이상의 목적지 저장 위치에 저장될 수 있다. 일부 실시예에서, 하나 이상의 결과 팩킹 데이터 피연산자는 4개의 4D 좌표(예로서, x, y, z 및 t 좌표)의 여러 세트를 포함할 수 있다. 4개의 4D 좌표의 세트 각각은 4D 모턴 좌표 중 상이한 하나에 대응할 수 있다. 예를 들어, 4개의 4D 좌표의 세트 각각은 대응하는 4D 모턴 좌표로부터 생성될 수 있다. 일부 실시예에서, 4개의 4D 좌표의 세트 각각은 대응하는 4D 모턴 좌표와 동일한 상대 비트 위치에 있는 결과 팩킹 데이터 피연산자(들)의 데이터 요소 또는 다른 부분에 저장될 수 있다.
도시된 방법은 아키텍처 동작(예를 들어, 소프트웨어 관점에서 볼 수 있는 것)을 포함한다. 다른 실시예에서, 방법은 선택적으로 하나 이상의 마이크로 아키텍처 동작을 포함할 수 있다. 예를 들어, 명령어는 사전 인출되고, 명령어 캐시에 저장되고, 명령어 인출 유닛에 의해 인출되고, 디코딩되고, 스케줄링되며, 소스 피연산자가 액세스될 수 있고, 다른 명령어에 대해 비순차적으로 실행될 수 있으며, 실행 유닛이 명령어를 구현하기 위해 마이크로 아키텍처 동작을 수행할 수 있으며, 기타 등등일 수 있다.
도 5는 소스 팩킹 데이터 피연산자(520)의 상이한 32 비트 데이터 요소에 각각 저장된 4D 모턴 좌표(m)를 제1 및 제2 결과 팩킹 데이터 피연산자(542, 544)의 2개의 대응하는 32 비트 데이터 요소에 저장된 4개의 4D 좌표(x, y, z 및 t)의 대응하는 세트로 변환하기 위한 4D 모턴 좌표 변환 연산(540)의 예시적인 실시예를 도시하는 블록도이다. 연산은 4개의 4D 좌표 명령어로의 4D 모턴 좌표 변환의 예시적인 실시예에 응답하여 수행될 수 있다.
명령어는 소스 팩킹 데이터 피연산자(520)를 지정하거나 지시할 수 있다. 소스 팩킹 데이터 피연산자는 복수의 4D 모턴 좌표(m)를 갖는다. 4D 모턴 좌표 각각은 소스 팩킹 데이터 피연산자의 상이한 32 비트 데이터 요소에 저장된다. 특정한 도시된 실시예에서, 소스 팩킹 데이터 피연산자는 16개의 4D 모턴 좌표(m1 내지 m16) 중 상이한 대응하는 하나를 각자 포함하는 16개의 32 비트 데이터 요소를 갖는 512 비트 소스 팩킹 데이터 피연산자이지만, 본 발명의 범위는 이에 한정되지 않는다. 다른 실시예에서, 소스 팩킹 데이터 피연산자의 다른 폭 및/또는 4D 모턴 좌표의 다른 수가 선택적으로 사용될 수 있다. 예를 들어, 다양한 실시예에서, 소스 팩킹 데이터 피연산자의 폭은 64 비트, 128 비트, 256 비트, 512 비트 또는 1024 비트일 수 있지만, 본 발명의 범위는 이에 한정되지 않는다. 이 예시적인 실시예에서, 데이터 요소는 32 비트 데이터 요소이지만, 본 발명의 범위는 이에 한정되지 않는다. 예를 들어, 64 비트 데이터 요소와 같은 다른 크기의 데이터 요소도 적합하다. 소스 팩킹 데이터 피연산자의 데이터 요소 및/또는 4D 모턴 좌표의 수는 소스 팩킹 데이터 피연산자의 비트 폭을 각 데이터 요소의 비트 폭으로 나눈 수일 수 있다. 다양한 실시예에서, 소스 팩킹 데이터 피연산자에는 적어도 2개, 적어도 4개, 적어도 8개, 적어도 16개, 적어도 32개 또는 32개보다 많은 데이터 요소 및/또는 4D 모턴 좌표가 있을 수 있다.
이러한 예시적인 실시예에서, 2개의 결과 팩킹 데이터 피연산자(542, 544)는 명령어에 응답하여 (예를 들어, 실행 유닛(516)에 의해) 생성되어 저장될 수 있다. 특히, 제1 결과 팩킹 데이터 피연산자(542) 및 제2 결과 팩킹 데이터 피연산자(544)가 생성될 수 있다. 이들 2개의 결과 팩킹 데이터 피연산자는 명령어에 의해 지정되거나 지시될 수 있는 2개의 대응하는 목적지 저장 위치에 저장될 수 있다. 다양한 실시예에서, 목적지 저장 위치는 팩킹 데이터 레지스터, 메모리 위치, 다른 저장 위치, 또는 이들의 조합일 수 있다. 일부 실시예에서, 소스 팩킹 데이터 피연산자에 대해 사용되는 저장 위치는 또한 선택적으로 2개의 결과 팩킹 데이터 피연산자 중 하나에 대해 암시적으로 사용될 수 있다.
2개의 결과 팩킹 데이터 피연산자는 소스 팩킹 데이터 피연산자의 4D 모턴 좌표 수와 동일한 수의 4개 4D 좌표 세트를 집합적으로 포함한다. 4D 모턴 좌표 각각은 2개의 결과 팩킹 데이터 피연산자의 4개의 4D 좌표의 상이한 대응하는 세트에 대응할 수 있고 그것으로 변환될 수 있다. 일반적으로, 4D 모턴 좌표 및 4개의 4D 좌표의 대응하는 세트는 소스 및 결과 피연산자와 함께 동일한 상대 비트 위치에 저장될 수 있다. 예를 들어, 소스 팩킹 데이터 피연산자의 최하위(가장 우측) 32 비트 데이터 요소의 4D 모턴 좌표(m1)는 4개의 4D 좌표(x1, y1, z1 및 t1)의 대응하는 세트로 변환될 수 있으며, 이는 제1 및 제2 결과 팩킹 데이터 피연산자 각각의 대응하는 최하위(가장 우측) 32 비트 데이터 요소에 저장될 수 있다. 마찬가지로, 소스 팩킹 데이터 피연산자의 최상위(가장 좌측) 32 비트 데이터 요소의 4D 모턴 좌표(m16)는 4개의 4D 좌표(x16, y16, z16 및 t16)의 대응하는 세트로 변환될 수 있으며, 이는 제1 및 제2 결과 팩킹 데이터 피연산자의 각각의 대응하는 최상위(가장 좌측) 32 비트 데이터 요소에 저장될 수 있다. 다른 모든 좌표는 유사하게 또는 비슷하게 변환될 수 있다.
4개의 4D 좌표의 세트(x, y, z 및 t)는 상이한 실시예에서 다양한 상이한 방식으로 제1 및 제2 결과 팩킹 데이터 피연산자들의 32 비트 데이터 요소들 사이에 분포될 수 있고, 그 내부에 배열될 수 있다. 도시된 바와 같이, 일부 실시예에서, 4개의 4D 좌표 중 첫 번째 2개는 결과 팩킹 데이터 피연산자들 중 하나의 대응하는 데이터 요소에 저장될 수 있는 반면, 4개의 4D 좌표 중 다른 두 개는 다른 하나의 결과 팩킹 데이터 피연산자의 대응하는 데이터 요소에 저장될 수 있다. 예를 들어, 도시된 바와 같이, 일 실시예에서, x 및 y 좌표는 대응하는 결과 데이터 요소 중 하나(예를 들어, 그의 최하위 16 비트)에 저장될 수 있고, z 및 t 좌표는 다른 대응하는 결과 데이터 요소(예를 들어, 그의 최하위 16 비트)에 저장될 수 있지만, 이것이 요구되지는 않는다. 예를 들어, x1은 비트 [7:0]에 저장될 수 있고, y1는 제1 결과 팩킹 데이터 피연산자의 최하위 데이터 요소의 비트 [15:8]에 저장될 수 있으며, z1은 비트 [7:0]에 저장될 수 있고, t1은 제2 결과 팩킹 데이터 피연산자의 최하위 데이터 요소의 비트 [15:8]에 저장될 수 있지만, 이러한 특정 배열은 분명히 요구되지는 않는다. 도면에서 별표(*)는 상관없음 값을 나타내는 데 사용된다. 대안으로, 다양한 다른 분포 및 배열이 고려된다. 예를 들어, 단지 몇 가지 가능한 대안으로서, x 및 z 좌표는 데이터 요소 중 하나에 포함될 수 있고, y 및 t 좌표는 다른 데이터 요소에 포함될 수 있으며, x, y 및 z 좌표는 데이터 요소 중 하나에 포함될 수 있고, t 좌표는 다른 데이터 요소에 포함될 수 있다. 일반적으로, 많은 상이한 분포 및 배열이 가능하다. 일부 분포 및 배열은 특정 의도 용도에 따라 전반적인 알고리즘 관점에서 다른 것보다 상대적으로 우수할 수 있다.
앞에서 언급했듯이, 4개의 4D 좌표의 각 세트는 대응하는 4D 모턴 좌표의 비트를 4개의 4D 좌표 중 상이한 하나에 각각 대응하는 4개의 연속 비트 스트링으로 고정 4 방향 비트별 디인터리빙함으로써 대응하는 4D 모턴 좌표에서 생성될 수 있다. 도시된 예시적인 실시예에서, 4D 모턴 좌표(m)는 각각 32 비트이고, 4개의 대응하는 4D 좌표(x, y, z 및 t) 각각은 각각 8 비트이지만, 본 발명의 범위는 이에 한정되지 않는다. 4개의 8 비트 세트 각각은 단일 32 비트 데이터 요소(즉, 8 + 8 + 8 + 8 = 32)에 모턴 좌표로 포함될 수 있는 x, y, z 및 t 좌표에 대한 최대 크기이다. 다른 실시예에서, 결과 팩킹 데이터 피연산자의 4개의 4D 좌표 각각은 선택적으로 예를 들어 6 비트 또는 7 비트와 같이 8 비트보다 적은 비트로 표현될 수 있다. 일부 실시예에서, 이러한 좌표들을 처리하는 효율을 개선하는 것을 돕기 위해, 이들 6 비트 또는 7 비트 좌표들 각각은 선택적으로 결과 팩킹 데이터 피연산자의 상이한 8 비트 바이트에 저장될 수 있다. 이는 비트별 연산을 수행할 필요없이 바이트별 입도 연산(예로서, 팩킹 바이트 연산)을 수행하는 것을 도울 수 있지만 필수는 아니다. 일반적으로, 4D 좌표 내에 비트가 많을수록 더 많은 점 및/또는 더 큰 4D 공간이 표현될 수 있으며, 따라서 많은 애플리케이션에서 4D 좌표에 대해 모든 8 비트가 사용된다.
32 비트 소스 데이터 요소(SRC1)에 저장된 주어진 4D 모턴 좌표(예를 들어, m1)를 4개의 대응하는 8 비트 4D 좌표(x1, y1, z1, t1)로 변환하는 연산의 예시적인 실시예 - x1 및 y1은 제1 32 비트 결과 데이터 요소(RES1)의 최하위 절반에 저장되고, z1 및 t1은 제2 32 비트 결과 데이터 요소(RES2)의 최하위 절반에 저장됨 -는 다음과 같이 표현될 수 있으며, 여기서 "0:28:4"의 "4"는 4 비트 폭의 비트 건너뛰기를 나타낸다.
Figure pct00001
각 좌표에 대해 4 비트의 폭이 있고, x 좌표는 0 비트 오프셋을 갖고, y 좌표는 1 비트 오프셋을 갖고, z 좌표는 2 비트 오프셋을 가지며, t 좌표는 3 비트 오프셋을 갖는다는 점에 유의한다. 각각의 8 비트 x 좌표는 대응하는 32 비트 4D 모턴 좌표의 비트 0, 4, 8, 12, 16, 20, 24 및 28의 값을 저장할 수 있다. 각각의 8 비트 y 좌표는 대응하는 32 비트 4D 모턴 좌표의 비트 1, 5, 9, 13, 17, 21, 25 및 29의 값을 저장할 수 있다. 각각의 8 비트 z 좌표는 대응하는 32 비트 4D 모턴 좌표의 비트 2, 6, 10, 14, 18, 22, 26 및 30의 값을 저장할 수 있다. 각각의 8 비트 t 좌표는 대응하는 32 비트 4D 모턴 좌표의 비트 3, 7, 11, 15, 19, 23, 27 및 31의 값을 저장할 수 있다. 더 설명하기 위해, 아래의 표 1은 4D 모턴 좌표(m)와 그에 대응하는 4개의 4D 좌표(x, y, z)의 가능한 예를 나열하며, 오른쪽에 표시된 최하위 비트 및 모턴 좌표에서 굵게 표시된 x 좌표에 대응하는 비트를 갖는다.
Figure pct00002
도시된 실시예에서, 결과 팩킹 데이터 피연산자 각각은 선택적으로 소스 팩킹 데이터 피연산자와 동일한 폭을 갖지만, 이것은 필수는 아니다. 4개의 4D 좌표 각각은 4D 모턴 좌표로서 비트 수의 1/4만을 갖고, 도시된 실시예에 도시된 바와 같이 4개의 4D 좌표 중 2개만이 결과 팩킹 데이터 피연산자의 대응하는 데이터 요소에 저장될 수 있기 때문에, 원한다면 더 작은 결과 팩킹 데이터 피연산자가 선택적으로 사용될 수 있다. 예를 들어, 2개의 결과 팩킹 데이터 피연산자 각각은 선택적으로 소스 팩킹 데이터 피연산자의 많은 비트의 절반 정도를 가질 수 있다.
도 6은 소스 팩킹 데이터 피연산자(620)의 상이한 64 비트 데이터 요소에 각각 저장된 4D 모턴 좌표(m)를 제1 및 제2 결과 팩킹 데이터 피연산자(642, 644)의 2개의 대응하는 64 비트 데이터 요소에 저장되는 4개의 4D 좌표(x, y, z 및 t)의 대응하는 세트로 변환하기 위한 4D 모턴 좌표 변환 연산(641)의 예시적인 실시예를 도시하는 블록도이다. 연산은 4개의 4D 좌표 명령어로의 4D 모턴 좌표 변환의 예시적인 실시예에 응답하여 수행될 수 있다.
도 6의 연산은 도 5의 연산과 일정한 유사성을 가지며, 주로 데이터 요소가 32 비트 데이터 요소 대신에 64 비트 데이터 요소인 점에서, 그리고 4D 모턴 좌표 및 대응하는 4D 좌표(x, y, z 및 t)의 증가된 폭에서 상이하다. 설명을 모호하게 하는 것을 피하기 위해, 도 6의 연산에 대한 상이한 그리고/또는 부가적인 특성이 주로 설명될 것이며, 도 5의 연산과 관련된 모든 선택적으로 유사하거나 공통적인 특성 및 세부 사항을 반복하지 않는다. 그러나, 전술한 변형 및 대안을 포함하여 도 5의 연산의 이전에 설명된 특성들 및 세부 사항들은 달리 언급되거나 달리 명백하지 않는 한은 도 6의 연산에 선택적으로 적용될 수도 있다는 것을 알아야 한다.
전술한 바와 같이, 명령어는 소스 팩킹 데이터 피연산자(620)를 지정하거나 지시할 수 있다. 이 실시예에서, 4D 모턴 좌표 각각은 소스 팩킹 데이터 피연산자의 상이한 64 비트 데이터 요소에 저장된다. 특정한 도시된 실시예에서, 소스 팩킹 데이터 피연산자는 8개의 64 비트 데이터 요소 및/또는 8개의 64 비트 4D 모턴 좌표(m1 내지 m8)를 갖는 512 비트 소스 팩킹 데이터 피연산자이지만, 본 발명의 범위는 그렇게 제한되지 않는다. 다른 실시예에서, 소스 팩킹 데이터 피연산자는 512 비트보다 더 넓거나 더 좁을 수 있고/있거나(예를 들어, 128 비트, 256 비트, 1024 비트 등) 8개보다 적거나 많은 4D 모턴 좌표를 가질 수 있다.
이 예시적인 실시예에서, 2개의 결과 팩킹 데이터 피연산자(642, 644)는 명령어에 응답하여 (예를 들어, 실행 유닛(616)에 의해) 생성되어 저장될 수 있다. 4D 모턴 좌표 각각은 2개의 결과 팩킹 데이터 피연산자에 저장된 4개의 4D 좌표의 상이한 대응하는 세트에 대응할 수 있고 그것으로 변환될 수 있다. 예를 들어, 소스 팩킹 데이터 피연산자의 최하위(가장 우측) 64 비트 데이터 요소의 4D 모턴 좌표(m1)는 4개의 4D 좌표(x1, y1, z1 및 t1)의 대응하는 세트로 변환될 수 있으며, 이는 제1 및 제2 결과 팩킹 데이터 피연산자 각각의 대응하는 최하위(가장 우측) 64 비트 데이터 요소에 저장될 수 있다. 다른 모든 좌표는 유사하게 또는 비슷하게 변환될 수 있다.
전술한 바와 같이, 4개의 4D 좌표 세트(x, y, z 및 t)는 상이한 실시예에서 다양한 상이한 방식으로 제1 및 제2 결과 팩킹 데이터 피연산자의 64 비트 데이터 요소 사이에 분포되고, 그 안에 배열될 수 있다. 도시된 바와 같이, 일부 실시예에서, 4개의 4D 좌표 중 첫 번째 2개는 결과 팩킹 데이터 피연산자들 중 하나의 대응하는 데이터 요소에 저장될 수 있는 반면, 4개의 4D 좌표 중 다른 두 개는 다른 결과 팩킹 데이터 피연산자의 대응하는 데이터 요소에 저장될 수 있다. 예를 들어, 도시된 바와 같이, 일 실시예에서, x 및 y 좌표는 대응하는 결과 데이터 요소 중 하나(예를 들어, 그의 최하위 32 비트)에 저장될 수 있고, z 및 t 좌표는 다른 대응하는 결과 데이터 요소(예를 들어, 그의 최하위 32 비트)에 저장될 수 있지만, 이것이 요구되지는 않는다. 대안적으로, 앞서 언급한 바와 같이 다양한 다른 분포 및 배열이 고려된다.
앞에서 언급했듯이, 4개의 4D 좌표의 각 세트는 대응하는 4D 모턴 좌표의 비트를 4개의 4D 좌표 중 상이한 하나에 각각 대응하는 4개의 연속 비트 스트링으로 고정 4 방향 비트별 디인터리빙함으로써 대응하는 4D 모턴 좌표로부터 생성될 수 있다. 도시된 예시적인 실시예에서, 4D 모턴 좌표(m)는 각각 64 비트이고, 4개의 대응하는 4D 좌표(x, y, z 및 t) 각각은 각각 16 비트이지만, 본 발명의 범위는 그렇게 제한되지 않는다. 4개의 16 비트 세트 각각은 단일 64 비트 데이터 요소(즉, 16 + 16 + 16 + 16 = 64)에 모턴 좌표로 포함될 수 있는 x, y, z 및 t 좌표에 대한 최대 크기이다. 다른 실시예에서, 결과 팩킹 데이터 피연산자 내의 4개의 4D 좌표 각각은 선택적으로 예를 들어 8 비트 내지 16 비트 또는 10 비트 내지 16 비트 또는 12 비트 내지 16 비트 또는 14 비트 내지 16 비트와 같이 16 비트보다 적은 비트로 표현될 수 있다. 일부 실시예에서, 이러한 좌표들을 처리하는 효율을 개선하는 것을 돕기 위해, 그러한 8 비트 내지 15 비트 좌표들은 선택적으로 결과 팩킹 데이터 피연산자의 상이한 16 비트 데이터 요소에 저장될 수 있다. 이는 16 비트 경계 상의 좌표를 정렬하는 것을 도울 수 있으며, 이는 (예를 들어, 팩킹 데이터 연산을 허용함으로써, 비트 조작 연산을 수행할 필요를 회피함으로써, 기타 등등에 의해) 처리를 용이하게 하는데 도움이 될 수 있다. 일반적으로, 4D 좌표 내에 비트가 많을수록, 더 많은 점 및/또는 더 큰 4D 공간이 표현될 수 있으며, 따라서 많은 애플리케이션에서, 적어도 약 12 비트 내지 16 비트가 x, y, z 및 t 좌표 각각에 대해 사용될 수 있다.
64 비트 소스 데이터 요소(SRC1)에 저장된 주어진 4D 모턴 좌표(예를 들어, m1)를 4개의 대응하는 16 비트 4D 좌표(x1, y1, z1, t1)로 변환하는 연산의 예시적인 실시예 - x1 및 y1은 제1 64 비트 결과 데이터 요소(RES1)의 최하위 절반에 저장되고, z1 및 t1은 제2 64 비트 결과 데이터 요소(RES2)의 최하위 절반에 저장됨 -는 다음과 같이 표현될 수 있으며, 여기서 "0:60:4"의 "4"는 4 비트 폭의 비트 건너뛰기를 나타낸다.
Figure pct00003
각각의 16 비트 x 좌표는 대응하는 64 비트 4D 모턴 좌표의 비트 0, 4, 8, 12, 16, 20, 24, 28, 32, 36, 40, 44, 48, 52, 56 및 60의 값을 저장할 수 있다. 각각의 16 비트 y 좌표는 대응하는 64 비트 4D 모턴 좌표의 비트 1, 5, 9, 13, 17, 21, 25, 29, 33, 37, 41, 45, 49, 53, 57 및 61의 값을 저장할 수 있다. 각각의 16 비트 z 좌표는 대응하는 64 비트 4D 모턴 좌표의 비트 2, 6, 10, 14, 18, 22, 26, 30, 34, 38, 42, 46, 50, 54, 58 및 62의 값을 저장할 수 있다. 각각의 16 비트 t 좌표는 대응하는 64 비트 4D 모턴 좌표의 비트 3, 7, 11, 15, 19, 23, 27, 31, 35, 39, 43, 47, 51, 55, 59 및 63의 값을 저장할 수 있다.
도시된 실시예에서, 결과 팩킹 데이터 피연산자 각각은 선택적으로 소스 팩킹 데이터 피연산자와 동일한 폭을 갖지만, 이것은 필수는 아니다. 4개의 4D 좌표 각각은 4D 모턴 좌표로서 비트 수의 1/4만을 갖고, 도시된 실시예에 도시된 바와 같이 4개의 4D 좌표 중 2개만이 결과 팩킹 데이터 피연산자의 대응하는 데이터 요소에 저장될 수 있기 때문에, 원한다면 더 작은 결과 팩킹 데이터 피연산자가 선택적으로 사용될 수 있다. 예를 들어, 2개의 결과 팩킹 데이터 피연산자 각각은 선택적으로 소스 팩킹 데이터 피연산자의 절반 정도의 비트를 가질 수 있다.
도 7은 소스 팩킹 데이터 피연산자(720)의 상이한 32 비트 데이터 요소에 각각 저장된 4D 모턴 좌표(m)를 결과 팩킹 데이터 피연산자(746)의 단일 대응 32 비트 데이터 요소에 저장된 4개의 4D 좌표(x, y, z 및 t)의 대응하는 세트로 변환하기 위한 4D 모턴 좌표 변환 연산(750)의 예시적인 실시예를 도시하는 블록도이다. 연산은 4개의 4D 좌표 명령어로의 4D 모턴 좌표 변환의 예시적인 실시예에 응답하여 수행될 수 있다.
도 7의 연산은 도 5의 연산과 일정한 유사성을 가지며, 주로 4개의 4D 좌표(x, y, z 및 t)가 모두 단일 결과 팩킹 데이터 피연산자의 동일한 데이터 요소에 저장된다는 점에서 다르다. 설명을 모호하게 하는 것을 피하기 위해, 도 7의 연산에 대한 상이한 그리고/또는 부가적인 특성이 주로 설명될 것이며, 도 5의 연산과 관련된 모든 선택적으로 유사하거나 공통적인 특성 및 세부 사항을 반복하지 않는다. 그러나, 전술한 변형 및 대안을 포함하여 도 5의 연산의 이전에 설명된 특성들 및 세부 사항들은 달리 언급되거나 달리 명백하지 않는 한은 도 7의 연산에 선택적으로 적용될 수도 있다는 것을 알아야 한다.
전술한 바와 같이, 명령어는 소스 팩킹 데이터 피연산자(720)를 지정하거나 지시할 수 있다. 이 실시예에서, 4D 모턴 좌표 각각은 소스 팩킹 데이터 피연산자의 상이한 32 비트 데이터 요소에 저장된다. 특정한 도시된 실시예에서, 소스 팩킹 데이터 피연산자는 16개의 32 비트 데이터 요소 및/또는 16개의 32 비트 4D 모턴 좌표(m1 내지 m16)를 갖는 512 비트 소스 팩킹 데이터 피연산자이지만, 본 발명의 범위는 그렇게 제한되지 않는다. 다른 실시예에서, 소스 팩킹 데이터 피연산자는 512 비트보다 더 넓거나 더 좁을 수 있고/있거나(예를 들어, 128 비트, 256 비트, 1024 비트 등) 16개보다 적거나 많은 4D 모턴 좌표를 가질 수 있다.
이 예시적인 실시예에서, 단일 결과 팩킹 데이터 피연산자(746)는 명령어에 응답하여 (예를 들어, 실행 유닛(716)에 의해) 생성되어 저장될 수 있다. 4D 모턴 좌표 각각은 4개의 4D 좌표의 상이한 대응하는 세트에 대응할 수 있고 그것으로 변환될 수 있다. 일부 실시예에서, 4개의 4D 좌표 모두는 결과 팩킹 데이터 피연산자 내의 동일한 대응하는 32 비트 결과 데이터 요소의 상이한 부분(예를 들어, 상이한 바이트)에 저장될 수 있다. 예를 들어, 소스 팩킹 데이터 피연산자의 최하위(가장 우측) 32 비트 데이터 요소의 4D 모턴 좌표(m1)는 4개의 4D 좌표(x1, y1, z1 및 t1)의 대응하는 세트로 변환될 수 있으며, 이들은 모두가 결과 팩킹 데이터 피연산자의 대응하는 최하위(가장 우측) 32 비트 데이터 요소에 저장될 수 있다. 다른 모든 좌표는 유사하게 또는 비슷하게 변환될 수 있다.
4개의 4D 좌표 세트(x, y, z 및 t)는 상이한 실시예에서 다양한 상이한 방식으로 결과 팩킹 데이터 피연산자의 32 비트 데이터 요소 내에 배열될 수 있다. 도시된 바와 같이, 일부 실시예에서, x 좌표는 32 비트 결과 데이터 요소의 최하위 바이트에 저장될 수 있고, y 좌표는 32 비트 결과 데이터 요소의 최하위 다음 바이트에 저장될 수 있고, z 좌표는 32 비트 결과 데이터 요소의 최상위 다음 바이트에 저장될 수 있고, t 좌표는 32 비트 결과 데이터 요소의 최상위 바이트에 저장될 수 있지만, 본 발명의 범위는 이에 한정되지 않는다. 결과 팩킹 데이터 피연산자 내의 x, y, z 및 t 좌표의 다양한 다른 배열도 고려된다. 예를 들어, 오른쪽의 최하위 비트 위치부터 왼쪽의 최상위 비트 위치까지 좌표는 단지 몇 가지 예로서 xyzt, txyz, ytzx 또는 xtyz 순서로 저장될 수 있다. 본 발명의 범위는 데이터 요소를 갖는 좌표의 임의의 공지된 배열에 한정되지 않는다. 일부 배열은 특정 의도 용도에 따라 전체 알고리즘 관점에서 다른 배열보다 상대적으로 더 좋을 수 있다.
앞에서 언급했듯이, 4개의 4D 좌표의 각 세트는 대응하는 4D 모턴 좌표의 비트를 4개의 4D 좌표 중 상이한 하나에 각각 대응하는 4개의 연속 비트 스트링으로 고정 4 방향 비트별 디인터리빙함으로써 대응하는 4D 모턴 좌표로부터 생성될 수 있다. 도시된 예시적인 실시예에서, 4D 모턴 좌표(m)는 각각 32 비트이고, 4개의 대응하는 4D 좌표(x, y, z 및 t) 각각은 각각 8 비트이지만, 본 발명의 범위는 그렇게 제한되지 않는다. 다른 실시예에서, 결과 팩킹 데이터 피연산자 내의 4개의 4D 좌표 각각은 선택적으로 예를 들어 6 비트 또는 7 비트와 같이 8 비트보다 적은 비트로 표현될 수 있다. 일부 실시예에서, 이러한 좌표들을 처리하는 효율을 개선하는 것을 돕기 위해, 이러한 6 비트 또는 7 비트 좌표 각각은 선택적으로 결과 팩킹 데이터 피연산자의 상이한 8 비트 바이트에 저장될 수 있다.
32 비트 소스 데이터 요소(SRC1)에 저장된 주어진 4D 모턴 좌표(예를 들어, m1)를 32 비트 결과 데이터 요소(RES1)에 모두 저장되는 4개의 대응하는 8 비트 4D 좌표(예를 들어, x1, y1, z1, t1)로 변환하는 연산의 예시적인 실시예가 다음과 같이 표현될 수 있다.
Figure pct00004
도 8은 소스 팩킹 데이터 피연산자(820)의 상이한 64 비트 데이터 요소에 각각 저장된 4D 모턴 좌표(m)를 결과 팩킹 데이터 피연산자(846)의 단일 대응 64 비트 데이터 요소에 저장된 4개의 4D 좌표(x, y, z 및 t)의 대응하는 세트로 변환하기 위한 4D 모턴 좌표 변환 연산(851)의 예시적인 실시예를 도시하는 블록도이다. 연산은 4개의 4D 좌표 명령어로의 4D 모턴 좌표 변환의 예시적인 실시예에 응답하여 수행될 수 있다.
도 8의 연산은 도 7의 연산과 일정한 유사성을 가지며, 주로 데이터 요소가 32 비트 대신에 64 비트라는 점에서 그리고 모턴 좌표 및 4개의 4D 좌표(x, y, z 및 t)의 크기에서 상이하다. 설명을 모호하게 하는 것을 피하기 위해, 도 8의 연산에 대한 상이한 그리고/또는 부가적인 특성이 주로 설명될 것이며, 도 7의 연산에 관련된 임의의 유사하거나 공통적인 특성 및 세부 사항을 반복하지 않는다. 그러나, 전술한 변형 및 대안을 포함하여, 도 7의 연산의 이전에 설명된 특성들 및 세부 사항들은 달리 언급되거나 달리 명백한 경우가 아니라면, 선택적으로 도 8의 연산에 적용될 수도 있다는 것을 알아야 한다.
전술한 바와 같이, 명령어는 소스 팩킹 데이터 피연산자(820)를 지정하거나 지시할 수 있다. 이 실시예에서, 4D 모턴 좌표 각각은 소스 팩킹 데이터 피연산자의 상이한 64 비트 데이터 요소에 저장된다. 특정한 도시된 실시예에서, 소스 팩킹 데이터 피연산자는 8개의 64 비트 데이터 요소 및/또는 8개의 64 비트 4D 모턴 좌표(m1 내지 m8)를 갖는 512 비트 소스 팩킹 데이터 피연산자이지만, 본 발명의 범위는 그렇게 제한되지 않는다. 다른 실시예에서, 소스 팩킹 데이터 피연산자는 512 비트보다 더 넓거나 더 좁을 수 있고/있거나(예를 들어, 128 비트, 256 비트, 1024 비트 등), 8개보다 적거나 많은 4D 모턴 좌표를 가질 수 있다.
이 예시적인 실시예에서, 단일 결과 팩킹 데이터 피연산자(846)는 명령어에 응답하여 (예를 들어, 실행 유닛(816)에 의해) 생성되어 저장될 수 있다. 4D 모턴 좌표 각각은 4개의 4D 좌표의 상이한 대응하는 세트에 대응할 수 있으며, 그것으로 변환될 수 있다. 일부 실시예에서, 4개의 4D 좌표 모두는 결과 팩킹 데이터 피연산자의 동일한 대응하는 64 비트 결과 데이터 요소의 상이한 부분(예를 들어, 상이한 16 비트 워드 또는 부분)에 저장될 수 있다. 예를 들어, 소스 팩킹 데이터 피연산자의 최하위(가장 우측) 64 비트 데이터 요소의 4D 모턴 좌표(m1)는 4개의 4D 좌표(x1, y1, z1 및 t1)의 대응하는 세트로 변환될 수 있으며, 이들 모두는 결과 팩킹 데이터 피연산자의 대응하는 최하위(가장 오른쪽) 64 비트 데이터 요소에 저장될 수 있다. 다른 모든 좌표는 유사하게 또는 비슷하게 변환될 수 있다.
4개의 4D 좌표의 세트(x, y, z 및 t)는 상이한 실시예에서 다양한 상이한 방식으로 결과 팩킹 데이터 피연산자의 64 비트 데이터 요소 내에 배열될 수 있다. 도시된 바와 같이, 일부 실시예에서, x 좌표는 64 비트 결과 데이터 요소의 최하위 16 비트 워드에 저장될 수 있고, y 좌표는 64 비트 결과 데이터 요소의 최하위 다음 16 비트 워드에 저장될 수 있고, z 좌표는 64 비트 결과 데이터 요소의 최상위 다음 16 비트 워드에 저장될 수 있고, t 좌표는 64 비트 결과 데이터 요소의 최상위 16 비트 워드에 저장될 수 있지만, 본 발명의 범위는 그렇게 제한되지 않는다. 이전에 설명된 바와 같이, 결과 팩킹 데이터 피연산자 내의 x, y, z 및 t 좌표의 다양한 다른 배열도 고려된다.
앞에서 언급했듯이 4개의 4D 좌표의 각 세트는 대응하는 4D 모턴 좌표의 비트를 4개의 4D 좌표 중 상이한 하나에 각각 대응하는 4개의 연속 비트 스트링으로 고정 4 방향 비트별 디인터리빙함으로써 대응하는 4D 모턴 좌표로부터 생성될 수 있다. 도시된 예시적인 실시예에서, 4D 모턴 좌표(m)는 각각 64 비트이고, 4개의 대응하는 4D 좌표(x, y, z 및 t) 각각은 각각 16 비트이지만, 본 발명의 범위는 그렇게 제한되지 않는다. 다른 실시예에서, 결과 팩킹 데이터 피연산자 내의 4개의 4D 좌표 각각은, 예를 들어, 8 비트 내지 16 비트, 또는 12 비트 내지 16 비트와 같이, 16 비트보다 적은 비트로 선택적으로 표현될 수 있다. 일부 실시예에서, 이러한 좌표들을 처리하는 효율을 개선하는 것을 돕기 위해, 이들 6 비트 또는 7 비트 좌표의 각각은 선택적으로 결과 팩킹 데이터 피연산자들의 상이한 16 비트 바이트에 저장될 수 있다.
64 비트 소스 데이터 요소(SRC1)에 저장된 주어진 4D 모턴 좌표(예로서, m1)를 64 비트 결과 데이터 요소(RES1)에 모두 저장된 4개의 대응하는 16 비트 4D 좌표(예를 들어, x1, y1, z1, t1)로 변환하는 동작의 예시적인 실시예가 다음과 같이 표현될 수 있다.
Figure pct00005
도 9는 모턴 좌표 변환 명령어의 실시예를 수행하도록 동작 가능한 적합한 프로세서의 보다 상세한 예시적인 실시예의 블록도이다. 프로세서는 코어(980)를 포함한다. 프로세서는 선택적으로 다수의 코어(예컨대, 적어도 2개, 적어도 4개, 적어도 8개, 적어도 30개 등)를 가질 수 있다. 일부 예에서, 모든 코어는 도시된 코어와 동일할 수 있거나, 다른 예에서 일부 코어는 상이할 수 있다(예를 들어, 상이한 컴포넌트 또는 명령어 세트를 가질 수 있다). 일부 예에서, 모든 코어는 본 명세서에 개시된 바와 같이 모턴 좌표 변환을 실행할 수 있거나, 다른 예에서 코어의 일부만이 실행할 수 있다. 코어(980)는 분기 프로그램 흐름을 예측하기 위한 분기 예측 유닛(981)을 포함한다. 분기 예측 유닛은 명령어 사전 인출 유닛(982)과 결합된다. 명령어 사전 인출 유닛은 모턴 좌표 변환 명령어를 포함하는 명령어를 외부 메모리로부터 그와 결합된 메모리 유닛(989)을 통해 사전 인출 또는 수신할 수 있다. 레벨 1(L1) 명령어 캐시는 명령어 사전 인출 유닛과 결합된다. L1 명령어 캐시는 모턴 좌표 변환 명령어를 포함하는 사전 인출 또는 수신된 명령어를 캐싱하거나 저장한다. 명령어 인출 유닛(984)은 L1 명령어 캐시 및 디코드 유닛(914)과 결합된다. 명령어 인출 유닛은 모턴 좌표 변환 명령어를 포함하는 명령어를 L1 명령어 캐시로부터 인출 또는 수신하고 모턴 좌표 변환 명령어를 포함하는 명령어를 디코드 유닛에 제공할 수 있다. 디코드 유닛은 본 명세서에 설명된 다른 디코드 유닛과 동일하거나 유사할 수 있다.
프로세서는 하나 이상의 레지스터 파일 유닛(918)을 포함한다. 통상적으로, 레지스터 파일 유닛(들)은 예를 들어 팩킹 데이터 레지스터, 범용 레지스터, 상태 또는 플래그 레지스터, 제어 또는 구성 레지스터 등과 같은 다양한 상이한 유형의 레지스터를 포함할 수 있다. 비순차(OOO) 실행을 사용하는 실시예에서, 프로세서는 또한 리소스를 할당하고 레지스터(예로서, 모턴 좌표 변환 명령어와 관련된 팩킹 데이터 레지스터)에 대한 레지스터 리네이밍을 수행하기 위해 레지스터 파일 유닛(들)과 결합된 레지스터 리네임 및/또는 할당기 유닛을 선택적으로 포함할 수 있다. 또한, OOO 실행의 경우, 프로세서는 선택적으로 디코드 유닛, 리네임/할당 유닛, 및 하나 이상의 실행 유닛(916)과 결합된 하나 이상의 스케줄러 유닛(986)을 포함할 수 있다. 스케줄러 유닛(들)은 실행 유닛 상의 동작을 스케줄링할 수 있다. 실행 유닛 중 적어도 하나는 본 명세서에 개시된 다른 실행 유닛과 동일하거나 유사할 수 있다. 일반적으로, 프로세서는 선택적으로 예를 들어 정수 실행 유닛, 부동 소수점 실행 유닛, 벡터 실행 유닛, 하나 이상의 메모리 액세스 유닛(987) 또는 버스 인터페이스 유닛 등과 같은 다수의 상이한 유형의 실행 유닛을 가질 수 있다. 비순차(OOO) 실행을 사용하는 실시예에서, 프로세서는 또한 선택적으로 레지스터 파일 유닛(들) 및 리네임/할당기 유닛(985)과 결합되어 명령어를 회수 또는 커미트하는 회수 또는 커미트 유닛(991)을 포함할 수 있다. 프로세서는 모턴 좌표 변환 명령어를 포함하는 명령어들에 대한 데이터 요소들 및/또는 피연산자들을 포함하는 데이터를 캐싱 또는 저장하기 위한 L1 데이터 캐시 유닛(974)을 포함할 수 있다. 레벨 2(L2) 캐시 유닛(990)이 선택적으로 포함될 수 있고 선택적으로 다수의 코어에 의해 공유될 수 있다. L2 캐시 유닛은 모턴 좌표 변환 명령어를 포함하는 데이터 및 명령어를 저장할 수 있다. 프로세서는 어드레스 변환 데이터를 캐싱하기 위한 하나 이상의 변환 색인 버퍼(도시되지 않음)를 선택적으로 포함할 수도 있다. 비순차(OOO) 실행을 사용하는 실시예에서, 프로세서는 또한 실행 결과 및/또는 하나 이상의 예약 스테이션(도시되지 않음)을 재배열하기 위한 재배열 버퍼(미도시)를 선택적으로 포함할 수 있다. 프로세서의 다양한 실시예는 이들 컴포넌트의 일부 또는 전부의 다양한 상이한 조합 및 구성을 포함할 수 있다. 실시예들은 임의의 공지된 그러한 조합 또는 구성에 제한되지 않는다.
도 10은 4D 모턴 좌표 변환 명령어(1012)의 실시예의 블록도이다. 명령어는 연산 코드 또는 연산 코드(opcode)(1080)를 포함한다. 연산 코드는 (예로서, 4D 모턴 좌표를 4개의 4D 좌표의 세트로 변환하기 위해) 수행될 명령어 및/또는 연산을 식별하도록 동작 가능한 복수의 비트 또는 하나 이상의 필드를 나타낼 수 있다.
명령어는 또한 소스 팩킹 데이터 피연산자를 저장하는 데 사용되는 레지스터, 메모리 위치 또는 다른 저장 위치를 명시적으로 지정하는 소스 피연산자 지정자(1082)를 포함한다. 명령어는 또한 제1 결과 팩킹 데이터 피연산자를 저장하기 위한 레지스터 또는 다른 저장 위치를 명시적으로 지정하는 제1 목적지 저장 위치 지정자(1084), 선택적인 제2 결과 팩킹 데이터 피연산자를 저장하기 위한 레지스터 또는 다른 저장 위치를 명시적으로 지정하는 선택적인 제2 목적지 저장 위치 지정자(1086), 및 선택적인 제3 결과 팩킹 데이터 피연산자를 저장하기 위한 레지스터 또는 다른 저장 위치를 명시적으로 지정하는 선택적인 제3 목적지 저장 위치 지정자(1088)를 포함한다. 예로서, 이들 지정자 각각은 레지스터, 메모리 위치 또는 다른 저장 위치의 어드레스를 명시적으로 지정하기 위한 비트 세트 또는 하나 이상의 필드를 포함할 수 있다. 대안적으로, 전술한 바와 같이, 원할 경우에, 단일 결과 팩킹 데이터 피연산자 및 단일의 대응하는 목적지 저장 위치가 선택적으로 사용될 수 있다. 또한, 이러한 저장 위치 각각에 대한 명시적 지정자를 갖는 명령어 대신에, 명령어는 소스 피연산자 및 목적지 저장 위치 중 하나 이상에 대한 하나 이상의 암시적 저장 위치(예를 들어, 명령어의 연산 코드에 암시적임)를 선택적으로 가질 수 있다. 예를 들어, 주어진 고정 레지스터가 명시적으로 지정될 필요가 없도록 소스 피연산자 또는 목적지 저장 위치 중 하나에 대해 주어진 고정 레지스터를 사용하는 것은 명령어의 연산 코드에 암시적일 수 있다. 다른 예로서, 소스 피연산자에 대해 그리고 결과 피연산자 중 하나를 저장하기 위한 목적지 저장 위치(예로서, 암시적 소스/목적지 레지스터)로서 동일한 레지스터 또는 다른 저장 위치(예를 들어, 명령어에 의해 한번 명시적으로 지정됨)를 재사용하는 것이 암시적일 수 있다. 일부 실시예에서, 명령어는 예를 들어 32 비트 또는 64 비트 실행 상태 또는 모드를 나타내는 비트와 같은 다른 필드 또는 비트를 가질 수 있다. 이것은 적절한 4D 모턴 좌표 변환 명령어의 단지 하나의 설명 예일 뿐임을 이해해야 한다. 대안 실시예는 도시된 필드/지정자의 서브세트를 포함할 수 있고, 추가 필드/지정자를 추가할 수 있고, 특정 필드/지정자를 오버랩할 수 있고, 기타 등등일 수 있다. 또한, 필드/지정자의 도시된 순서 및 배열은 요구되지 않는다. 필드/지정자는 다양하게 재배열될 수 있다. 또한, 필드/지정자는 연속적인 비트 시퀀스를 포함할 필요는 없고, 오히려 불연속 또는 분리된 비트를 포함할 수 있다. 일부 실시예에서, 명령어 포맷은 본 명세서의 다른 곳에서 개시된 바와 같은 VEX 또는 EVEX 인코딩 또는 명령어 포맷 또는 속성을 가질 수 있지만, 본 발명의 범위는 그렇게 제한되지는 않는다. VEX 및 EVEX 인코딩 및 포맷에 대한 추가 상세는 아래에서 더 설명된다.
명령어 세트는 하나 이상의 명령어 포맷을 포함한다. 주어진 명령어 포맷은 다양한 필드들(비트 수, 비트들의 위치)을 정의하여, 다른 것들 중에서, 수행될 연산(연산 코드), 및 그 연산이 수행되어야 하는 피연산자(들)를 지정한다. 일부 명령어 포맷들은 명령어 템플릿들(또는 서브포맷들)의 정의를 통해 추가로 세분된다. 예를 들어, 주어진 명령어 포맷의 명령어 템플릿은 명령어 포맷의 필드의 상이한 서브세트를 갖도록 정의될 수 있고(포함된 필드는 전형적으로 동일 순서에 있지만, 적어도 일부는 더 적은 필드가 포함되기 때문에 상이한 비트 위치를 가짐)/있거나 상이하게 해석되는 주어진 필드를 갖도록 정의될 수 있다. 따라서, ISA의 각각의 명령어는 주어진 명령어 포맷을 이용하여(정의된 경우, 그 명령어 포맷의 명령어 템플릿들 중 주어진 템플릿에서) 표현되고, 연산 및 피연산자들을 지정하기 위한 필드들을 포함한다. 예를 들어, 예시적 ADD 명령어는 특정 연산 코드, 및 그 연산 코드를 지정하는 연산 코드 필드 및 피연산자들(소스 1/목적지 및 소스 2)을 선택하는 피연산자 필드들을 포함하는 명령어 포맷을 갖고; 명령어 스트림에서 이러한 ADD 명령어의 출현(occurrence)은 특정 피연산자들을 선택하는 피연산자 필드들에서 특정 콘텐츠를 가질 것이다. 고급 벡터 확장(AVX)(AVX1 및 AVX2)으로서 지칭되고 벡터 확장(VEX) 코딩 스킴을 이용하는 SIMD 화장 세트가 존재했고, 발표되었고/되었거나 공개되었다(예로서, Intel® 64 and IA-32 Architectures Software Developers Manual, October 2011; 및 Intel® Advanced Vector Extensions Programming Reference, June 2011 참조).
예시적인 명령어 포맷
본 명세서에 설명되는 명령어(들)의 실시예들은 상이한 포맷들로 구현될 수 있다. 부가적으로, 예시적 시스템들, 아키텍처들, 및 파이프라인들이 아래에 상세하게 설명된다. 명령어(들)의 실시예들은 그러한 시스템들, 아키텍처들, 및 파이프라인들 상에서 실행될 수 있지만, 이들 상세에 한정되지는 않는다.
VEX 명령어 포맷
VEX 인코딩은 명령어들이 2개보다 많은 피연산자를 가질 수 있게 하고, 또한 SIMD 벡터 레지스터들이 128 비트보다 더 길어지게 허용한다. VEX 프리픽스의 사용은 3개 피연산자(또는 더 많은) 구문(syntax)을 제공한다. 예를 들어, 이전의 2개 피연산자 명령어들은 소스 피연산자를 덮어쓰는 A = A + B와 같은 연산들을 수행하였다. VEX 프리픽스의 사용은 피연산자들이 A = B + C와 같은 비파괴적 연산(nondestructive operation)을 수행할 수 있게 한다.
도 11a는 VEX 프리픽스(1102), 실제 연산 코드 필드(1130), Mod R/M 바이트(1140), SIB 바이트(1150), 변위 필드(1162) 및 IMM8(1172)을 포함하는 예시적인 AVX 명령어 포맷을 도시한다. 도 11b는 도 11a의 어느 필드들이 풀 연산 코드 필드(1174) 및 베이스 연산 필드(1142)를 구성하는지를 도시한다. 도 11c는 도 11a의 어느 필드들이 레지스터 인덱스 필드(1144)를 구성하는지를 도시한다.
VEX 프리픽스(바이트 0-2)(1102)는 3-바이트 형태로 인코딩된다. 제1 바이트는 포맷 필드(1140)(VEX 바이트 0, 비트 [7:0])이고, 명시적 C4 바이트 값(C4 명령어 포맷을 구별하는 데 이용되는 고유값)을 포함한다. 제2-제3 바이트들(VEX 바이트들 1-2)은 특정 능력을 제공하는 다수의 비트 필드들을 포함한다. 구체적으로, REX 필드(1105)(VEX 바이트 1, 비트 [7:5])는 VEX.R 비트 필드(VEX 바이트 1, 비트 [7]-R), VEX.X 비트 필드(VEX 바이트 1, 비트 [6]-X), 및 VEX.B 비트 필드(VEX 바이트 1, 비트 [5]-B)로 이루어진다. 명령어들의 다른 필드들은 기술분야에 알려진 바와 같은 레지스터 인덱스들의 하위 3 비트(rrr, xxx 및 bbb)을 인코딩하여, VEX.R, VEX.X 및 VEX.B를 더함으로써 Rrrr, Xxxx와 Bbbb가 형성될 수 있다. 연산 코드 맵 필드(1115)(VEX 바이트 1, 비트 [4:0]-mmmmm)는 묵시적 리딩 연산 코드 바이트(implied leading opcode byte)를 인코딩하기 위한 내용을 포함한다. W 필드(1164)(VEX 바이트 2, 비트 [7]-W)는 표기법 VEX.W로 표현되고, 명령어에 따라 상이한 기능을 제공한다. VEX.vvvv(1120)(VEX 바이트 2, 비트 [6:3]-vvvv)의 역할은 다음을 포함할 수 있는데, 즉 1) VEX.vvvv는 반전된 (1의 보수) 형태로 지정된 제1 소스 레지스터 피연산자를 인코딩하고, 2개 이상의 소스 피연산자를 갖는 명령어에 대해 유효하거나; 2) VEX.vvvv는 특정 벡터 시프트를 위해 1의 보수 형태로 지정된 목적지 레지스터 피연산자를 인코딩하거나; 3) VEX.vvvv는 어떠한 피연산자도 인코딩하지 않고, 필드는 예약되고, 1111b를 포함해야 하다. VEX.L 크기 필드(1168)(VEX 바이트 2, 비트 [2]-L) = 0인 경우, 그것은 128 비트 벡터를 표시하고; VEX.L = 1인 경우, 그것은 256 비트 벡터를 표시한다. 프리픽스 인코딩 필드(1125)(VEX 바이트 2, 비트 [1:0]-pp)는 베이스 연산 필드에 대해 부가적인 비트들을 제공한다.
실제 연산 코드 필드(1130)(바이트 3)는 또한 연산 코드 바이트로서 알려져 있다. 연산 코드의 일부는 이 필드에서 특정된다.
MOD R/M 필드(1140)(바이트 4)는 MOD 필드(1142)(비트 [7-6]), Reg 필드(1144)(비트 [5-3]), 및 R/M 필드(1146)(비트 [2-0])를 포함한다. Reg 필드(1144)의 역할은 목적지 레지스터 피연산자 또는 소스 레지스터 피연산자(Rrrr의 rrr)를 인코딩하는 것을 포함하거나, 연산 코드 확장으로서 간주되고, 임의의 명령어 피연산자를 인코딩하는 데 사용되지 않을 수 있다. R/M 필드(1146)의 역할은 메모리 어드레스를 참조하는 명령어 피연산자를 인코딩하는 것 또는 목적지 레지스터 피연산자 또는 소스 레지스터 피연산자를 인코딩하는 것을 포함할 수 있다.
스케일, 인덱스, 베이스(SIB) - 스케일 필드(1150)(바이트 5)의 내용은 메모리 어드레스 생성을 위해 이용되는 SS(1152)(비트 [7-6])을 포함한다. SIB.xxx(1154)(비트 [5-3]) 및 SIB.bbb(1156)(비트 [2-0])의 내용은 레지스터 인덱스 Xxxx 및 Bbbb와 관련하여 앞서 참조되었다.
변위 필드(1162) 및 즉치 필드(IMM8)(1172)는 어드레스 데이터를 포함한다.
벡터 친화적 명령어 포맷은 벡터 명령어들에 적합한 명령어 포맷이다(예를 들어, 벡터 연산들에 특정적인 소정 필드들이 존재함). 벡터 및 스칼라 연산들 양쪽 모두가 벡터 친화적 명령어 포맷을 통해 지원되는 실시예들이 설명되지만, 대안적인 실시예들은 벡터 친화적 명령어 포맷의 벡터 연산들만을 사용한다.
일반 벡터 친화적 명령어 포맷
도 12a-12b는 본 발명의 실시예들에 따른 일반 벡터 친화적 명령어 포맷 및 이것의 명령어 템플릿들을 도시하는 블록도들이다. 도 12a는 본 발명의 실시예들에 따른 일반적 벡터 친화적 명령어 포맷 및 이것의 클래스 A 명령어 템플릿들을 도시하는 블록도인 한편; 도 12b는 본 발명의 실시예들에 따른 일반적 벡터 친화적 명령어 포맷 및 이것의 클래스 B 명령어 템플릿들을 도시하는 블록도이다. 구체적으로, 일반 벡터 친화적 명령어 포맷(1200)은 클래스 A 및 클래스 B 명령어 템플릿들이 정의되고, 이 양자는 비 메모리 액세스(no memory access)(1205) 명령어 템플릿들 및 메모리 액세스(1220) 명령어 템플릿들을 포함한다. 벡터 친화적 명령어 포맷의 상황에서 일반(generic)이라는 용어는 임의의 특정 명령어 세트에 얽매이지 않는 명령어 포맷을 지칭한다.
벡터 친화적 명령어 포맷이 다음의 것을 지원하는 본 발명의 실시예들이 설명될 것이지만: 데이터 요소 폭들(또는 크기들)이 32 비트(4 바이트) 또는 64 비트(8 바이트)인 64 바이트 벡터 피연산자 길이(또는 크기)(따라서, 64 바이트 벡터는 16개의 더블워드-크기의 요소들 또는 대안적으로 8개의 쿼드워드-크기의 요소들로 구성됨); 데이터 요소 폭들(또는 크기들)이 16 비트(2 바이트) 또는 8 비트(1 바이트)인 64 바이트 벡터 피연산자 길이(또는 크기); 데이터 요소 폭들(또는 크기들)이 32 비트(4 바이트), 64 비트(8 바이트), 16 비트(2 바이트) 또는 8 비트(1 바이트)인 32 바이트 벡터 피연산자 길이(또는 크기); 및 데이터 요소 폭들(또는 크기들)이 32 비트(4 바이트), 64 비트(8 바이트), 16 비트(2 바이트) 또는 8 비트(1 바이트)인 16 바이트 벡터 피연산자 길이(또는 크기); 대안적인 실시예들은, 더 크거나, 더 작거나 또는 상이한 데이터 요소 폭들(예를 들어, 128 비트(16 바이트)의 데이터 요소 폭들)을 갖는 더 크거나, 더 작거나 그리고/또는 상이한 벡터 피연산자 크기들(예를 들어, 256 바이트 벡터 피연산자들)을 지원할 수 있다.
도 12a의 클래스 A 명령어 템플릿들은: 1) 비 메모리 액세스(1205) 명령어 템플릿들 내에 비 메모리 액세스, 풀 라운드 제어 유형 연산(1210) 명령어 템플릿 및 비 메모리 액세스, 데이터 변환 유형 연산(1215) 명령어 템플릿이 도시되어 있고; 2) 메모리 액세스(1220) 명령어 템플릿들 내에 메모리 액세스, 시간(1225) 명령어 템플릿 및 메모리 액세스, 비-시간(1230) 명령어 템플릿이 도시되는 것을 포함한다. 도 12b의 클래스 B 명령어 템플릿들은: 1) 비 메모리 액세스(1205) 명령어 템플릿들 내에 비 메모리 액세스, 기입 마스크 제어, 부분 라운드 제어 유형 연산(1212) 명령어 템플릿 및 비 메모리 액세스, 기입 마스크 제어, vsize 유형 연산(1217) 명령어 템플릿이 도시되어 있고; 2) 메모리 액세스(1220) 명령어 템플릿들 내에 메모리 액세스, 기입 마스크 제어(1227) 명령어 템플릿이 도시되어 있는 것을 포함한다.
일반 벡터 친화적 명령어 포맷(1200)은 도 12a-12b에 도시된 순서로 아래 나열된 다음의 필드들을 포함한다.
포맷 필드(1240) - 이 필드 내의 특정 값(명령어 포맷 식별자 값)은 벡터 친화적 명령어 포맷, 및 따라서 명령어 스트림들 내의 벡터 친화적 명령어 포맷에서의 명령어들의 발생들을 고유하게 식별한다. 이와 같이, 이런 필드는 이것이 일반 벡터 친화적 명령어 포맷만을 갖는 명령어 세트를 필요로 하지 않는다는 점에서 선택적이다.
베이스 연산 필드(1242) - 그의 내용은 상이한 베이스 연산들을 구별한다.
레지스터 인덱스 필드(1244)-그의 내용은, 직접 또는 어드레스 생성을 통해, 그것들이 레지스터들 내에 있든지 메모리 내에 있든지, 소스 및 목적지 피연산자들의 위치들을 지정한다. 이들은 PxQ(예를 들어, 32x512, 16x128, 32x1024, 64x1024) 레지스터 파일로부터 N개의 레지스터를 선택하기에 충분한 비트 수를 포함한다. 일 실시예에서 N은 최대 3개의 소스 및 1개의 목적지 레지스터일 수 있지만, 대안적인 실시예들은 더 많거나 더 적은 소스들 및 목적지 레지스터들을 지원할 수 있다(예를 들어, 이러한 소스들 중 하나가 또한 목적지의 역할을 하는 경우에 최대 2개의 소스까지 지원할 수 있고, 이러한 소스들 중 하나가 또한 목적지의 역할을 하는 경우에 최대 3개의 소스를 지원할 수 있고, 최대 2개의 소스 및 1개의 목적지까지를 지원할 수 있다).
변경자 필드(Modifier field)(1246) - 그의 내용은 메모리 액세스하지 않는 것들로부터 메모리 액세스를 지정하는 일반 벡터 명령어 포맷 내의 명령어들의 발생들을 구별하는데, 즉, 비 메모리 액세스(1205) 명령어 템플릿들과 메모리 액세스(1220) 명령어 템플릿들 사이에서 구별한다. 메모리 액세스 연산들은(일부 경우에서 레지스터들 내의 값들을 사용하여 소스 및/또는 목적지 어드레스들을 지정하는) 메모리 계층구조에 대해 판독 및/또는 기입하는 반면에, 메모리 액세스 없음 연산들은 그렇게 하지 않는다(예를 들어, 소스 및 목적지들이 레지스터들임). 일 실시예에서 이 필드는 메모리 어드레스 계산들을 수행하는 3가지 상이한 방식들 사이에서 또한 선택하지만, 대안적인 실시예들은 메모리 어드레스 계산들을 수행하는 더 많거나, 더 적거나 또는 상이한 방식들을 지원할 수 있다.
증강(Augmentation) 연산 필드(1250) - 그의 내용은 베이스 연산 이외에 수행될 다양한 상이한 연산들 중 어느 하나를 구별한다. 이 필드는 상황에 고유하다. 본 발명의 일 실시예에서, 이 필드는 클래스 필드(1268), 알파 필드(1252), 및 베타 필드(1254)로 분할된다. 증강 연산 필드(1250)는 연산들의 공통 그룹들이 2, 3, 또는 4개의 명령어들보다는 단일 명령어에서 수행될 수 있게 한다.
스케일 필드(1260) - 그의 내용은 메모리 어드레스 생성을 위한(예를 들어, 2scale * index + base를 이용하는 어드레스 생성을 위한) 인덱스 필드의 내용의 스케일링(scaling)을 허용한다.
변위 필드(1262A)-그의 내용은 (예를 들어, 2scale * index + base + displacement를 이용하는 어드레스 생성을 위한) 메모리 어드레스 생성의 부분으로서 이용된다.
변위 인자 필드(Displacement Factor Field)(1262B)(변위 인자 필드(1262B) 바로 위의 변위 필드(1262A)의 병치(juxtaposition)는 하나 또는 다른 것이 이용됨을 나타낸다는 것에 주목한다) - 그의 내용은 어드레스 생성의 부분으로서 이용되고, 그것은 메모리 액세스의 크기(N)에 의해 스케일링될 변위 인자를 특정하며, 여기서 N은(예를 들어, 2scale * index + base + scaled displacement를 이용하는 어드레스 생성을 위한) 메모리 액세스에서의 바이트들의 수이다. 잉여 하위 비트들(redundant low-order bits)은 무시되고, 따라서 변위 인자 필드의 내용은 유효 어드레스를 계산하는데 이용될 최종 변위를 생성하기 위해서 메모리 피연산자 총 크기(N)로 승산된다. N의 값은 풀 연산 코드 필드(1274)(본 명세서에서 나중에 설명됨) 및 데이터 조작 필드(1254C)에 기초하여 실행시간에 프로세서 하드웨어에 의해 결정된다. 변위 필드(1262A) 및 변위 인자 필드(1262B)는 그것들이 비 메모리 액세스(1205) 명령어 템플릿들을 위해 이용되지 않고 및/또는 상이한 실시예들은 둘 중 하나만 구현하거나 또는 아무것도 구현하지 않을 수 있다는 점에서 선택적이다.
데이터 요소 폭 필드(1264)-그의 내용은 이용될 다수의 데이터 요소 폭들 중 하나를 구별한다(일부 실시예에서 모든 명령어들에 대해; 다른 실시예들에서 명령어들 중 일부만에 대해). 이 필드는, 단 하나의 데이터 요소 폭만이 지원되고/되거나 데이터 요소 폭들이 연산 코드들의 일부 양태를 이용하여 지원되는 경우에 필요하지 않는다는 점에서 선택적이다.
기입 마스크 필드(1270)-그의 내용은, 데이터 요소 위치 기초로, 목적지 벡터 피연산자 내의 그 데이터 요소 위치가 베이스 연산 및 증강 연산의 결과를 반영하는지를 제어한다. 클래스 A 명령어 템플릿들은 병합-기입마스킹(merging-writemasking)을 지원하는 반면에, 클래스 B 명령어 템플릿들은 병합-기입마스킹 및 제로화-기입마스킹(zeroing-writemasking) 양쪽 모두를 지원한다. 병합할 때에, 벡터 마스크들은 목적지 내의 임의의 세트의 요소들이(베이스 연산 및 증대 연산에 의해 특정되는) 임의의 연산의 실행 동안 업데이트들로부터 보호될 수 있게 해주고; 다른 일 실시예에서는, 대응하는 마스크 비트가 0을 갖는 경우에 목적지의 각각의 요소의 이전의 값을 보존할 수 있게 해준다. 이에 반해, 제로화할 때에, 벡터 마스크들은 목적지 내의 임의의 세트의 요소들이(베이스 연산 및 증대 연산에 의해 특정되는) 임의의 연산의 실행 동안 제로화될 수 있게 하고; 일 실시예에서는, 목적지의 요소는 대응하는 마스크 비트가 0 값을 가질 때에 0으로 설정된다. 이러한 기능성의 서브세트는 수행되는 연산의 벡터 길이를 제어하는 능력이지만(즉, 요소들의 범위(span)는 첫 번째 것으로부터 마지막 것까지 변경됨); 변경되는 요소들이 연속적인 것은 필요하지 않는다. 따라서, 기입 마스크 필드(1270)는 로드, 저장, 산술, 논리 등을 포함한 부분 벡터 연산들을 허용한다. 기입 마스크 필드(1270)의 내용이 이용될 기입 마스크를 포함하는 다수의 기입 마스크 레지스터들 중 하나를 선택하는(및 따라서 기입 마스크 필드(1270)의 내용은 수행될 마스킹을 간접적으로 식별하는) 본 발명의 실시예들이 설명되지만, 대안적인 실시예들은 그 대신에 또는 부가적으로 마스크 기입 필드(1270)의 내용이 수행될 마스킹을 직접 특정할 수 있게 한다.
즉치 필드(1272) - 그의 내용은 즉치의 명시(specification)를 허용한다. 이 필드는, 이것이 즉시를 지원하지 않는 일반 벡터 친화적 포맷의 구현에 존재하지 않으며, 즉시를 이용하지 않는 명령어들에 존재하지 않는다는 점에서 선택적이다.
클래스 필드(1268) - 그의 내용은 명령어들의 상이한 클래스들 간을 구별한다. 도 12a-b를 참조하면, 이 필드의 내용들은 클래스 A 및 클래스 B 명령어들 간을 선택한다. 도 12a-b에서, 라운딩된 코너 정사각형들(rounded corner squares)을 이용하여 특정 값이 필드(예를 들어, 도 12a-b에서 클래스 필드(1268)에 대해 각각 클래스 A(1268A) 및 클래스 B(1268B))에 존재함을 나타낸다.
클래스 A의 명령어 템플릿
클래스 A의 비 메모리 액세스(1205) 명령어 템플릿들의 경우, 알파 필드(1252)는 RS 필드(1252A)로서 해석되고, 그 내용은 상이한 증강 연산 유형들 중 어느 것이 수행되어야 하는지를 구별하고(예를 들어, 라운드(1252A.1) 및 데이터 변환(1252A.2)은 각각 비 메모리 액세스, 라운드 유형 연산(1210) 및 비 메모리 액세스, 데이터 변환 유형 연산(1215) 명령어 템플릿들에 대해 지정되고), 베타 필드(1254)는 지정된 유형의 연산들 중 어느 것이 수행되어야 하는지를 구별한다. 비 메모리 액세스(1205) 명령어 템플릿들에서, 스케일 필드(1260), 변위 필드(1262A), 및 변위 스케일 필드(1262B)는 존재하지 않는다.
비 메모리 액세스 명령어 템플릿 - 풀 라운드 제어 유형 연산
비 메모리 액세스 풀 라운드 제어 유형 연산(1210) 명령어 템플릿에서, 베타 필드(1254)는 라운드 제어 필드(1254A)로서 해석되고, 그 내용(들)은 정적 라운딩을 제공한다. 본 발명의 설명된 실시예들에서, 라운드 제어 필드(1254A)는 SAE(suppress all floating point exceptions) 필드(1256) 및 라운드 연산 제어 필드(1258)를 포함하지만, 대안적인 실시예들은 이러한 개념들 양자를 동일한 필드에 인코딩하거나 오직 이러한 개념들/필드들 중 하나 또는 다른 하나만을 갖는 것(예를 들어, 오직 라운드 연산 제어 필드(1258)를 가질 수 있다)을 지원할 수 있다.
SAE 필드(1256) - 그의 내용은 예외 이벤트 보고를 디스에이블할 것인지 여부를 구별하고; SAE 필드(1256)의 내용이 억제가 인에이블됨을 나타낼 때, 주어진 명령어는 임의의 종류의 부동 소수점 예외 플래그를 보고하지 않고, 임의의 부동 소수점 예외 핸들러를 발생시키지 않는다.
라운드 연산 제어 필드(1258)-그의 내용은 수행할 라운딩 연산들(예를 들어, 라운드-업, 라운드-다운, 제로를 향해 라운드(Round-towards-zero) 및 근사치로 라운드(Round-to-nearest))의 그룹 중 하나를 구별한다. 따라서, 라운드 연산 제어 필드(1258)는 명령당 기초로 라운딩 모드의 변경을 허용한다. 프로세서가 라운딩 모드들을 특정하기 위한 제어 레지스터를 포함하는 본 발명의 일 실시예에서, 라운드 연산 제어 필드(1250)의 내용은 그 레지스터 값을 무효로 한다.
비 메모리 액세스 명령어 템플릿 - 데이터 변환 유형 연산
비 메모리 액세스 데이터 변환 유형 연산(1215) 명령어 템플릿에서, 베타 필드(1254)는 데이터 변환 필드(1254B)로서 해석되고, 그 내용은 다수의 데이터 변환(예를 들어, 데이터 변환 없음, 스위즐(swizzle), 브로드캐스트) 중 어느 것이 수행되어야 하는지를 구별한다.
클래스 A의 메모리 액세스(1220) 명령어 템플릿의 경우에서, 알파 필드(1252)는 퇴거 힌트 필드(1252B)로서 해석되고, 그 내용은 이용될 퇴거 힌트들 중 하나를 구별하지만(도 12a에서, 일시적(1252B.1) 및 비일시적(1252B.2)이 각각 메모리 액세스, 일시적(1225) 명령어 템플릿 및 메모리 액세스, 비일시적(1230) 명령어 템플릿에 대해 특정된다), 베타 필드(1254)는 데이터 조작 필드(1254C)로서 해석되고, 그 내용은 수행될 다수의 데이터 조작 연산들(프리미티브들(primitives)이라고도 알려짐)(예를 들어, 조작 없음, 브로드캐스트, 소스의 상향 변환, 및 목적지의 하향 변환) 중 하나를 구별한다. 메모리 액세스(1220) 명령어 템플릿들은 스케일 필드(1260), 및 선택적으로 변위 필드(1262A) 또는 변위 스케일 필드(1262B)를 포함한다.
벡터 메모리 명령어들은 변환 지원으로 메모리로부터의 벡터 로드들 및 메모리로의 벡터 스토어들을 수행한다. 정규 벡터 명령어들에서와 같이, 벡터 메모리 명령어들은 데이터 요소-관련 방식으로 메모리로부터/로 데이터를 전달하고, 실제로 전달되는 요소들은 기입 마스크로서 선택되는 벡터 마스크의 내용에 의해 지시된다.
메모리 액세스 명령어 템플릿 - 일시적
일시적 데이터는 캐싱으로부터 이익을 얻기에 충분할 만큼 빨리 재사용될 가능성이 있는 데이터이다. 그러나 이것은 힌트이며, 상이한 프로세서는 힌트를 완전히 무시하는 것을 포함하는 상이한 방식으로 그것을 구현할 수 있다.
메모리 액세스 명령어 템플릿 - 비일시적
비일시적 데이터는 제1 레벨 캐시 내의 캐싱으로부터 이익을 얻기에 충분할 만큼 빨리 재사용될 가능성이 없는 데이터이고, 퇴거에 대한 우선순위가 주어져야 한다. 그러나 이것은 힌트이고, 상이한 프로세서는 힌트를 완전히 무시하는 것을 포함하는 상이한 방식으로 그것을 구현할 수 있다.
클래스 B의 명령어 템플릿
클래스 B의 명령어 템플릿의 경우에, 알파 필드(1252)는 기입 마스크 제어(Z) 필드(1252C)로서 해석되고, 그 내용은 기입 마스크 필드(1270)에 의해 제어된 기입 마스킹이 병합 또는 제로화이어야 하는지를 구별한다.
클래스 B의 비 메모리 액세스(1205) 명령어 템플릿들의 경우에, 베타 필드(1254)의 부분은 RL 필드(1257A)로서 해석되고, 그 내용은 수행될 상이한 증강 연산 유형들 중 하나를 구별하지만(예를 들어, 라운드(1257A.1) 및 벡터 길이(VSIZE)(1257A.2)는 각각 비 메모리 액세스, 기입 마스크 제어, 부분 라운드 제어 유형 연산(1212) 명령어 템플릿 및 비 메모리 액세스, 기입 마스크 제어, VSIZE 유형 연산(1217) 명령어 템플릿에 대해 특정된다), 베타 필드(1254)의 나머지는 수행될 특정된 유형의 연산들 중 어느 하나를 구별한다. 비 메모리 액세스(1205) 명령어 템플릿들에서, 스케일 필드(1260), 변위 필드(1262A), 및 변위 스케일 필드(1262B)는 존재하지 않는다.
비 메모리 액세스, 기입 마스크 제어, 부분 라운드 제어 유형 연산(1210) 명령어 템플릿에서, 베타 필드(1254)의 나머지는 라운드 연산 필드(1259A)로서 해석되고, 예외 이벤트 보고는 디스에이블된다(주어진 명령어는 임의의 종류의 부동 소수점 예외 플래그를 보고하지 않고, 임의의 부동 소수점 예외 핸들러를 발생시키지 않는다).
라운드 연산 제어 필드(1259A)-단지 라운드 연산 제어 필드(1258)로서, 그의 내용은 수행될 라운딩 연산들(예를 들어, 라운드-업, 라운드-다운, 제로를 향해 라운드 및 근사치로 라운드)의 그룹 중 하나를 구별한다. 따라서, 라운드 연산 제어 필드(1259A)는 명령어별로 라운딩 모드의 변경을 허용한다. 프로세서가 라운딩 모드들을 특정하기 위한 제어 레지스터를 포함하는 본 발명의 일 실시예에서, 라운드 연산 제어 필드(1250)의 내용은 그 레지스터 값을 무효로 한다.
비 메모리 액세스, 기입 마스크 제어, VSIZE 유형 연산(1217) 명령어 템플릿에서, 베타 필드(1254)의 나머지는 벡터 길이 필드(1259B)로서 해석되고, 그 내용은 수행될 다수의 데이터 벡터 길이들(예를 들어, 128, 256, 또는 512 바이트) 중 하나를 구별한다.
클래스 B의 메모리 액세스(1220) 명령어 템플릿의 경우에, 베타 필드(1254)의 부분은 브로드캐스트 필드(1257B)로서 해석되고, 그 내용은 브로드캐스트 유형 데이터 조작 연산이 수행될 것인지 여부를 구별하지만, 베타 필드(1254)의 나머지는 벡터 길이 필드(1259B)로서 해석된다. 메모리 액세스(1220) 명령어 템플릿들은 스케일 필드(1260), 및 선택적으로 변위 필드(1262A) 또는 변위 스케일 필드(1262B)를 포함한다.
일반 벡터 친화적 명령어 포맷(1200)과 관련하여, 포맷 필드(1240), 베이스 연산 필드(1242), 및 데이터 요소 폭 필드(1264)를 포함하는 풀 연산 코드 필드(1274)가 도시된다. 풀 연산 코드 필드(1274)가 이들 필드들 전부를 포함하는 일 실시예가 도시되지만, 풀 연산 코드 필드(1274)는 그것들 전부를 지원하지 않는 실시예들에 있어서 이들 필드들 전부보다 적게 포함한다. 풀 연산 코드 필드(1274)는 연산 코드(연산 코드)를 제공한다.
증강 연산 필드(1250), 데이터 요소 폭 필드(1264), 및 기입 마스크 필드(1270)는 이러한 특징들이 일반 벡터 친화적 명령어 포맷에서 명령어당 기초로 특정될 수 있게 한다.
기입 마스크 필드와 데이터 요소 폭 필드의 조합들은, 마스크가 상이한 데이터 요소 폭들에 기초하여 적용되는 것을 그것들이 허용한다는 점에서 타이핑된 명령어들(typed instructions)을 생성한다.
클래스 A 및 클래스 B 내에서 발견되는 다양한 명령어 템플릿들은 상이한 상황들에서 이롭다. 본 발명의 일부 실시예에서, 상이한 프로세서들 또는 프로세서 내의 상이한 코어들은 클래스 A만을, 클래스 B만을, 또는 양자의 클래스들을 지원할 수 있다. 예를 들어, 범용 컴퓨팅에 대해 의도된 고성능 범용 비순차 코어는 클래스 B만을 지원할 수 있고, 주로 그래픽 및/또는 과학(스루풋) 컴퓨팅에 대해 의도된 코어는 클래스 A만을 지원할 수 있고, 양쪽 모두를 위해 의도된 코어는 양쪽 모두를 지원할 수 있다(물론, 양자의 클래스들로부터의 명령어들 및 템플릿들의 소정의 혼합을 갖지만 양자의 클래스들로부터의 명령어들 및 템플릿들 전부를 갖지는 않는 코어는 본 발명의 범위 내에 있다). 또한, 단일 프로세서가 복수의 코어를 포함할 수 있는데, 이들 모두는 동일한 클래스를 지원하거나 또는 상이한 코어들이 상이한 클래스를 지원한다. 예를 들어, 별개의 그래픽 및 범용 코어들을 갖는 프로세서에서, 주로 그래픽 및/또는 과학 컴퓨팅에 대해 의도된 그래픽 코어들 중 하나는 클래스 A만을 지원할 수 있는 반면에, 범용 코어들 중 하나 이상은, 클래스 B만을 지원하는, 범용 컴퓨팅에 대해 의도된 비순차적 실행 및 레지스터 리네이밍을 갖는 고성능 범용 코어들일 수 있다. 별개의 그래픽 코어를 갖지 않는 다른 프로세서는 클래스 A 및 클래스 B 양쪽 모두를 지원하는 하나 이상의 범용 순차적 또는 비순차적 코어를 포함할 수 있다. 물론, 하나의 클래스로부터의 피처들은 본 발명의 다양한 실시예들에 있어서 다른 클래스에서 또한 구현될 수 있다. 하이 레벨 언어로 작성되는 프로그램은 1) 실행을 위한 타깃 프로세서에 의해 지원되는 클래스(들)의 명령어만을 갖는 형태; 또는 2) 모든 클래스의 명령어의 상이한 조합을 이용하여 작성된 대안 루틴을 갖고, 현재 코드를 실행하고 있는 프로세서에 의해 지원되는 명령어에 기초하여 실행할 루틴을 선택하는 제어 흐름 코드를 갖는 형태를 포함하는 다양한 상이한 실행 가능 형태가 될 것이다(예로서, 적시(just in time) 컴파일링 또는 정적 컴파일링될 것이다).
예시적인 특정 벡터 친화적 명령어 포맷
도 13은 본 발명의 실시예에 따른 예시적인 특정 벡터 친화적 명령어 포맷을 나타내는 블록도이다. 도 13은 필드들의 위치, 크기, 해석 및 순서뿐만 아니라, 이들 필드의 일부에 대한 값들을 지정한다는 점에서 특정적인 특정 벡터 친화적 명령어 포맷(1300)을 도시한다. 특정 벡터 친화적 명령어 포맷(1300)은 x86 명령어 세트를 확장하는 데 이용될 수 있고, 따라서 필드들 중 일부는 기존의 x86 명령어 세트 및 그의 확장(예를 들어, AVX)에서 이용된 것들과 유사하거나 동일하다. 이 포맷은 확장들을 갖는 기존의 x86 명령어 세트의 프리픽스 인코딩 필드, 실제 연산 코드 바이트 필드(real opcode byte field), MOD R/M 필드, SIB 필드, 변위 필드 및 즉치 필드들과 일관되게 유지된다. 도 13으로부터의 필드들이 매핑하는 도 12으로부터의 필드들이 예시된다.
본 발명의 실시예들은 예시의 목적으로 일반 벡터 친화적 명령어 포맷(1200)의 문맥에서 특정 벡터 친화적 명령어 포맷(1300)을 참조하여 설명되지만, 본 발명은 청구되는 경우를 제외하고 특정 벡터 친화적 명령어 포맷(1300)으로 한정되지 않는다는 것을 이해해야 한다. 예를 들어, 일반 벡터 친화적 명령어 포맷(1200)은 다양한 필드에 대한 다양한 가능한 크기들을 고려하지만, 특정 벡터 친화적 명령어 포맷(1300)은 특정 크기들의 필드들을 갖는 것으로서 도시된다. 특정 예에 의해, 데이터 요소 폭 필드(1264)는 특정 벡터 친화적 명령어 포맷(1300)에서 1 비트 필드로서 도시되지만, 본 발명은 그것으로 한정되지 않는다(즉, 일반 벡터 친화적 명령어 포맷(1200)은 데이터 요소 폭 필드(1264)의 다른 크기들을 고려한다).
일반 벡터 친화적 명령어 포맷(1200)은 도 13a에 도시된 순서로 아래에 나열된 다음의 필드들을 포함한다.
EVEX 프리픽스(바이트 0-3)(1302) - 4 바이트 형태로 인코딩된다.
포맷 필드(1240)(EVEX 바이트 0, 비트들 [7:0]) - 제1 바이트(EVEX 바이트 0)는 포맷 필드(1240)이고, 그것은 0x62(본 발명의 일 실시예에서 벡터 친화적 명령어 포맷을 구별하는 데 이용되는 고유 값)을 포함한다.
제2 내지 제4 바이트(EVEX 바이트 1-3)는 특정 능력을 제공하는 다수의 비트 필드를 포함한다.
REX 필드(1305)(EVEX 바이트 1, 비트 [7-5]) - EVEX.R 비트 필드(EVEX 바이트 1, 비트 [7]-R), EVEX.X 비트 필드(EVEX 바이트 1, 비트 [6]-X), 및 1257BEX 바이트 1, 비트 [5]-B로 이루어진다. EVEX.R, EVEX.X 및 EVEX.B 비트 필드들은 대응하는 VEX 비트 필드들과 동일한 기능성을 제공하고, 1의 보수 형태(1s complement form)를 이용하여 인코딩되는데, 즉 ZMM0은 1111B로 인코딩되고, ZMM15는 0000B로 인코딩된다. 명령어들의 다른 필드들은 관련 기술분야에 공지된 바와 같이 레지스터 인덱스들의 하위 3비트를 인코딩하여(rrr, xxx, 및 bbb), EVEX.R, EVEX.X 및 EVEX.B를 추가함으로써 Rrrr, Xxxx, 및 Bbbb가 형성될 수 있다.
REX' 필드(1210) - 이것은 REX' 필드(1210)의 제1 부분이고, 확장된 32개의 레지스터 세트의 상위 16 또는 하위 16을 인코딩하는 데 이용되는 EVEX.R' 비트 필드(EVEX 바이트 1, 비트 [4]-R')이다. 본 발명의 일 실시예에서, 이 비트는, 아래에 표시되는 바와 같은 다른 것들과 함께, (잘 알려진 x86 32-비트 모드에서) BOUND 명령어와 구분하기 위해 비트 반전된 포맷으로 저장되고, 그것의 실제 연산 코드 바이트는 62이지만, (후술되는) MOD R/M 필드에서 MOD 필드 내의 11의 값을 수락하지 않으며; 본 발명의 대안적인 실시예들은 반전된 포맷으로 이것 및 아래에 표시되는 다른 비트들을 저장하지 않는다. 하위 16개의 레지스터를 인코딩하는 데 1의 값이 이용된다. 다시 말해서, R'Rrrr는 다른 필드들로부터의 EVEX.R', EVEX.R, 및 다른 RRR를 결합시킴으로써 형성된다.
연산 코드 맵 필드(1315)(EVEX 바이트 1, 비트[3:0] - mmmm) - 그의 내용은 암시적인 선단 연산 코드 바이트(implied leading opcode byte)(0F, 0F 38 또는 0F 3)를 인코딩한다.
데이터 요소 폭 필드(1264)(EVEX 바이트 2, 비트 [7]-W) - 표기법 EVEX.W에 의해 표현된다. EVEX.W는 데이터유형(32비트 데이터 요소 또는 64비트 데이터 요소)의 입도(크기)를 정의하는 데 사용된다.
EVEX.vvvv(1320)(EVEX 바이트 2, 비트 [6:3]-vvvv) - EVEX.vvvv의 역할은 다음을 포함할 수 있는데, 즉 1) EVEX.vvvv는 반전된 (1의 보수) 형태로 지정된 제1 소스 레지스터 피연산자를 인코딩하고, 2개 이상의 소스 피연산자를 갖는 명령어에 대해 유효하거나; 2) EVEX.vvvv는 특정 벡터 시프트를 위해 1의 보수 형태로 지정된 목적지 레지스터 피연산자를 인코딩하거나; 3) EVEX.vvvv는 어떠한 피연산자도 인코딩하지 않고, 필드는 예약되고, 1111b를 포함해야 하다. 따라서, EVEX.vvvv 필드(1320)는 반전된 (1의 보수) 형태로 저장되는 제1 소스 레지스터 지정자의 4개의 낮은 순서 비트를 인코딩한다. 명령어에 따라, 추가의 상이한 EVEX 비트 필드가 지정자 크기를 32개의 레지스터로 확장하기 위해 이용된다.
EVEX.U 클래스 필드(1268)(EVEX 바이트 2, 비트 [2]-U)-EVEX.U = 0이면, 그것은 클래스 A 또는 EVEX.U0을 나타내고, EVEX.U = 1이면, 그것은 클래스 B 또는 EVEX.U1를 나타낸다.
프리픽스 인코딩 필드(1325)(EVEX 바이트 2, 비트[1:0]-pp) - 베이스 연산 필드에 대한 추가 비트들을 제공한다. EVEX 프리픽스 포맷의 레거시 SSE 명령어들에 대한 지원을 제공하는 것에 외에, 이것은 또한 SIMD 프리픽스를 간소화하는 이득을 갖는다(SIMD 프리픽스를 표현하기 위해 바이트를 요구하는 것이 아니라, EVEX 프리픽스는 2비트만을 요구함). 일 실시예에서, 레거시 포맷 및 EVEX 프리픽스 포맷 양자에서 SIMD 프리픽스(66H, F2H, F3H)를 이용하는 레거시 SSE 명령어를 지원하기 위해, 이들 레거시 SIMD 프리픽스는 SIMD 프리픽스 인코딩 필드에 인코딩되고; 런타임에서 디코더의 PLA에 제공되기 전에 레거시 SIMD 프리픽스 내로 확장된다(그래서, PLA는 변경 없이 레거시와, 이들 레거시 명령어의 EVEX 포맷 양자를 실행할 수 있다). 더 새로운 명령어들이 연산 코드 확장으로서 직접 EVEX 프리픽스 인코딩 필드의 내용을 이용할 수 있지만, 소정 실시예들은 일관성을 위해 유사한 방식으로 확장되고, 오히려 상이한 의미들이 이들 레거시 SIMD 프리픽스들에 의해 특정되는 것을 허용한다. 대안적인 실시예는 2비트 SIMD 프리픽스 인코딩들을 지원하도록 PLA를 재설계할 수 있고, 따라서 확장을 요구하지 않는다.
알파 필드(1252)(EVEX 바이트 3, 비트[7] - EH; EVEX.EH, EVEX.rs, EVEX.RL, EVEX.기입 마스크 제어, 및 EVEX.N으로도 알려짐; 또한 α로 예시됨) - 앞서 설명된 바와 같이, 이 필드는 상황에 고유하다.
베타 필드(1254)(EVEX 바이트 3, 비트들[6:4]-SSS, EVEX.s2 -0, EVEX.r2 -0, EVEX.rr1, EVEX.LL0, EVEX.LLB라고도 함; 또한 βββ로 예시되어 있음) - 앞서 설명된 바와 같이, 이 필드는 상황에 고유하다.
REX' 필드(1210) - 이것은 REX' 필드의 나머지이고, 확장된 32 레지스터 세트의 상위 16 또는 하위 16 중 어느 하나를 인코딩하는 데 이용될 수 있는 EVEX.V' 비트 필드(EVEX 바이트 3, 비트 [3]-V')이다. 이 비트는 비트 반전된 포맷으로 저장된다. 하위 16개의 레지스터를 인코딩하기 위해 1의 값이 이용된다. 다시 말해서, V'VVVV는 EVEX.V', EVEX.vvvv를 결합함으로써 형성된다.
기입 마스크 필드(1270)(EVEX 바이트 3, 비트들 [2:0]-kkk) - 그의 내용은 전술한 바와 같은 기입 마스크 레지스터들에 레지스터의 인덱스를 지정한다. 본 발명의 일 실시예에서, 특정 값 EVEX.kkk=000은 특정 명령어에 대해 어떤 기입 마스크도 이용되지 않음을 암시하는 특정한 거동을 갖는다(이것은 모든 것들에 하드와이어드된 기입 마스크 또는 마스킹 하드웨어를 바이패스하는 하드웨어의 이용을 포함하는 각종 방식들로 구현될 수 있음).
실제 연산 코드 필드(1330)(바이트 4)는 또한 연산 코드 바이트로 알려진다. 연산 코드의 일부는 이 필드에서 특정된다.
MOD R/M 필드(1340)(바이트 5)는 MOD 필드(1342), Reg 필드(1344), 및 R/M 필드(1346)를 포함한다. 전술한 바와 같이, MOD 필드(1342)의 내용은 메모리 액세스와 비 메모리 액세스 연산들 사이를 구별한다. Reg 필드(1344)의 역할은 두 가지 상황으로 요약될 수 있는데, 즉 목적지 레지스터 피연산자 또는 소스 레지스터 피연산자를 인코딩하거나, 연산 코드 확장으로서 간주되고, 임의의 명령어 피연산자를 인코딩하는 데 사용되지 않는다. R/M 필드(1346)의 역할은 메모리 어드레스를 참조하는 명령어 피연산자를 인코딩하거나, 목적지 레지스터 피연산자 또는 소스 레지스터 피연산자를 인코딩하는 것을 포함할 수 있다.
SIB(Scale, Index, Base) 바이트(바이트 6) - 전술한 바와 같이, 스케일 필드(1250)의 내용은 메모리 어드레스 생성을 위해 이용된다. SIB.xxx(1354) 및 SIB.bbb(1356)-이 필드들의 내용들은 레지스터 인덱스들 Xxxx 및 Bbbb과 관련하여 앞서 언급하였다.
변위 필드(1262A)(바이트들 7-10) - MOD 필드(1342)가 10을 포함할 때, 바이트들 7-10은 변위 필드(1262A)이고, 그것은 레거시 32-비트 변위(disp32)와 동일하게 작용하고, 바이트 입도에서 작용한다.
변위 인자 필드(1262B)(바이트 7) - MOD 필드(1342)가 01을 포함할 때, 바이트 7은 변위 인자 필드(1262B)이다. 이 필드의 위치는 바이트 입도로 작용하는 레거시 x86 명령어 세트 8비트 변위(disp8)의 위치와 동일하다. disp8이 부호 확장되기(sign extended) 때문에, 이것은 단지 -128과 127바이트 오프셋들 사이를 어드레싱할 수 있고; 64바이트 캐시 라인들에 관하여, disp8은 4개의 실제 유용한 값들인 -128, -64, 0, 64로만 설정될 수 있는 8비트를 이용하며; 더 큰 범위가 종종 필요하기 때문에, disp32가 이용되지만; disp32는 4바이트를 요구한다. disp8 및 disp32와 반대로, 변위 인자 필드(1262B)는 disp8의 재해석이고; 변위 인자 필드(1262B)를 이용할 때, 실제 변위는 메모리 피연산자 액세스의 크기(N)로 곱해진 변위 인자 필드의 내용에 의해 결정된다. 이러한 유형의 변위는 disp8*N으로 지칭된다. 이것은 평균 명령어 길이를 감소시킨다(단일 바이트가 그 변위에 사용되지만 훨씬 더 큰 범위를 갖는다). 이러한 압축된 변위는, 유효 변위가 메모리 액세스의 입도의 배수이고, 그에 따라 어드레스 오프셋의 잉여 하위 비트들이 인코딩될 필요가 없다는 가정에 기초한다. 다시 말해, 변위 인자 필드(1262B)는 레거시 x86 명령어 세트 8-비트 변위를 대체한다. 따라서, 변위 인자 필드(1262B)는 disp8이 disp8*N으로 오버로드된다는 것만 제외하고 x86 명령어 세트 8 비트 변위와 동일한 방식으로 인코딩된다(그래서 ModRM/SIB 인코딩 규칙들에서 어떠한 것도 변하지 않는다). 다시 말하면, 인코딩 규칙들 또는 인코딩 길이들에서 어떤 변경도 존재하지 않지만, (바이트-관련 어드레스 오프셋(byte-wise address offset)을 획득하기 위해 메모리 피연산자의 크기에 의해 변위를 스케일링할 필요가 있는) 하드웨어에 의한 변위 값의 해석에서만 변경이 존재한다.
즉치 필드(1272)는 전술한 바와 같이 동작한다.
풀 연산 코드 필드
도 13b는 본 발명의 일 실시예에 따른 풀 연산 코드 필드(1274)를 구성하는 특정 벡터 친화적 명령어 포맷(1300)의 필드들을 도시하는 블록도이다. 구체적으로, 풀 연산 코드 필드(1274)는 포맷 필드(1240), 베이스 연산 필드(1242), 및 데이터 요소 폭(W) 필드(1264)를 포함한다. 베이스 연산 필드(1242)는 프리픽스 인코딩 필드(1325), 연산 코드 맵 필드(1315), 및 실제 연산 코드 필드(1330)를 포함한다.
레지스터 인덱스 필드
도 13c는 본 발명의 일 실시예에 따른 레지스터 인덱스 필드(1244)를 구성하는 특정 벡터 친화적 명령어 포맷(1300)의 필드들을 도시하는 블록도이다. 구체적으로, 레지스터 인덱스 필드(1244)는 REX 필드(1305), REX' 필드(1310), MODR/M.reg 필드(1344), MODR/M.r/m 필드(1346), VVVV 필드(1320), xxx 필드(1354), 및 bbb 필드(1356)를 포함한다.
증강 연산 필드
도 13d는 본 발명의 일 실시예에 따른 증강 연산 필드(1250)를 구성하는 특정 벡터 친화적 명령어 포맷(1300)의 필드들을 도시하는 블록도이다. 클래스(U) 필드(1268)가 0을 포함할 때, 그것은 EVEX.U0(클래스 A(1268A))를 의미하고; 그것이 1을 포함할 때, 그것은 EVEX.U1(클래스 B(1268B))를 의미한다. U=0이고 MOD 필드(1342)가 11을 포함할 때(비 메모리 액세스 연산을 의미함), 알파 필드(1252)(EVEX 바이트 3, 비트 [7]-EH)는 rs 필드(1252A)로서 해석된다. rs 필드(1252A)가 1을 포함할 때(라운드 1252A.1), 베타 필드(1254)(EVEX 바이트 3, 비트들 [6:4]- SSS)는 라운드 제어 필드(1254A)로서 해석된다. 라운드 제어 필드(1254A)는 1 비트 SAE 필드(1256) 및 2 비트 라운드 연산 필드(1258)를 포함한다. rs 필드(1252A)가 0을 포함할 때(데이터 변환 1252A.2), 베타 필드(1254)(EVEX 바이트 3, 비트들 [6:4]- SSS)는 3 비트 데이터 변환 필드(1254B)로서 해석된다. U=0이고 MOD 필드(1342)가 00, 01, 또는 10을 포함할 때(메모리 액세스 연산을 의미함), 알파 필드(1252)(EVEX 바이트 3, 비트 [7]-EH)는 퇴거 힌트(EH) 필드(1252B)로서 해석되고, 베타 필드(1254)(EVEX 바이트 3, 비트들 [6:4]- SSS)는 3 비트 데이터 조작 필드(1254C)로서 해석된다.
U=1일 때, 알파 필드(1252)(EVEX 바이트 3, 비트 [7]-EH)는 기입 마스크 제어(Z) 필드(1252C)로서 해석된다. U=1이고 MOD 필드(1342)가 11을 포함할 때(비 메모리 액세스 연산을 의미함), 베타 필드(1254)의 부분(EVEX 바이트 3, 비트 [4]- S0)은 RL 필드(1257A)로서 해석되고; 그것이 1을 포함할 때(라운드 1257A.1), 베타 필드(1254)의 나머지(EVEX 바이트 3, 비트 [6-5]-S2 -1)는 라운드 연산 필드(1259A)로서 해석되고, RL 필드(1257A)가 0을 포함할 때(VSIZE 1257.A2), 베타 필드(1254)의 나머지(EVEX 바이트 3, 비트 [6-5]-S2 -1)는 벡터 길이 필드(1259B)(EVEX 바이트 3, 비트 [6-5]-L1 -0)로서 해석된다. U=1이고 MOD 필드(1342)가 00, 01, 또는 10을 포함할 때(메모리 액세스 연산을 의미함), 베타 필드(1254)(EVEX 바이트 3, 비트들 [6:4]-SSS)는 벡터 길이 필드(1259B)(EVEX 바이트 3, 비트 [6-5]-L1 -0) 및 브로드캐스트 필드(1257B)(EVEX 바이트 3, 비트 [4]-B)로서 해석된다.
예시적인 레지스터 아키텍처
도 14는 본 발명의 일 실시예에 따른 레지스터 아키텍처(1400)의 블록도이다. 도시된 실시예에서, 폭이 512 비트인 32개의 벡터 레지스터들(1410)이 존재하고; 이들 레지스터들은 zmm0 내지 zmm31로서 참조된다. 하위 16개의 zmm 레지스터들의 하위 256비트는 레지스터들 ymm0-16에 오버레이된다. 하위 16개의 zmm 레지스터들의 하위 128 비트(ymm 레지스터들의 하위 128 비트)는 레지스터들 xmm0-15에 오버레이된다. 특정 벡터 친화적 명령어 포맷(1300)은 아래 표에 예시된 바와 같이 이들 오버레이된 레지스터 파일에 대해 동작한다.
Figure pct00006
다시 말해, 벡터 길이 필드(1259B)는 최대 길이와 하나 이상의 다른 더 짧은 길이들 사이에서 선택하고, 각각의 그러한 더 짧은 길이는 선행 길이의 절반 길이이고; 벡터 길이 필드(1259B)를 갖지 않는 명령어 템플릿들은 최대 벡터 길이에 대해 동작한다. 또한, 일 실시예에서, 특정 벡터 친화적 명령어 포맷(1300)의 클래스 B 명령어 템플릿들은 팩킹 또는 스칼라 단/배 정밀도 부동 소수점 데이터 및 팩킹 또는 스칼라 정수 데이터에 대해 동작한다. 스칼라 연산들은 zmm/ymm/xmm 레지스터 내의 최하위 데이터 요소 위치에서 수행되는 연산들이고; 상위 데이터 요소 위치들은 실시예에 따라 명령어 이전에 이들이 있었던 것과 동일하게 남겨지거나 또는 제로화된다.
기입 마스크 레지스터들(1415) - 도시된 실시예에서, 각각 64 비트 크기인 8개의 기입 마스크 레지스터(k0 내지 k7)가 존재한다. 대안적인 실시예에서, 기입 마스크 레지스터들(1415)은 16 비트 크기이다. 전술한 바와 같이, 본 발명의 일 실시예에서, 벡터 마스크 레지스터 k0은 기입 마스크로서 이용될 수 없고; 통상적으로 k0을 나타내는 인코딩이 기입 마스크에 이용될 때, 이것은 0xFFFF의 하드와이어드 기입 마스크(hardwired write mask)를 선택하여, 그 명령어에 대한 기입 마스킹을 효과적으로 디스에이블한다.
범용 레지스터들(1425) - 예시된 실시예에서, 메모리 피연산자들을 어드레싱하기 위해 기존의 x86 어드레싱 모드들과 함께 이용되는 16개의 64-비트 범용 레지스터들이 존재한다. 이들 레지스터들은 RAX, RBX, RCX, RDX, RBP, RSI, RDI, RSP 및 R8 내지 R15라는 이름들로 참조된다.
MMX 팩킹 정수 플랫 레지스터 파일(1450)이 에일리어싱되는 스칼라 부동 소수점 스택 레지스터 파일(x87 스택)(1445)-예시된 실시예에서, x87 스택은 x87 명령어 세트 확장을 이용하여 32/64/80-비트 부동 소수점 데이터에 대해 스칼라 부동 소수점 연산들을 수행하는 데 이용된 8-요소 스택이고; MMX 레지스터들을 이용하여 64-비트 팩킹 정수 데이터에 대해 연산들을 수행하고, 또한 MMX 및 XMM 레지스터들 사이에서 수행되는 일부 연산들에 대한 피연산자들을 유지한다.
본 발명의 대안적인 실시예들은 더 넓거나 더 좁은 레지스터들을 이용할 수 있다. 부가적으로, 본 발명의 대안적인 실시예들은 더 많거나, 더 적거나 또는 상이한 레지스터 파일들 및 레지스터들을 이용할 수 있다.
예시적인 코어 아키텍처, 프로세서 및 컴퓨터 아키텍처
프로세서 코어는 상이한 방식으로, 상이한 목적을 위해, 상이한 프로세서에서 구현될 수 있다. 예를 들어, 그러한 코어의 구현은 1) 범용 컴퓨팅을 위해 의도된 범용 순차 코어; 2) 범용 컴퓨팅을 위해 의도된 고성능 범용 비순차 코어; 3) 주로 그래픽 및/또는 과학(스루풋) 컴퓨팅을 위해 의도된 특수 목적 코어를 포함할 수 있다. 상이한 프로세서의 구현은: 1) 범용 컴퓨팅을 위해 의도된 하나 이상의 범용 순차 코어 및/또는 범용 컴퓨팅을 위해 의도된 하나 이상의 범용 비순차 코어를 포함하는 CPU; 및 2) 주로 그래픽 및/또는 과학(스루풋) 컴퓨팅을 위해 의도된 하나 이상의 특수 목적 코어를 포함하는 코프로세서를 포함할 수 있다. 이러한 상이한 프로세서들은 상이한 컴퓨터 시스템 아키텍처들을 초래하고, 이들 아키텍처들은, 1) CPU와는 별개의 칩 상의 코프로세서; 2) CPU와 동일한 패키지에서의 별개의 다이 상의 코프로세서; 3) CPU와 동일한 다이 상의 코프로세서(이 경우, 이러한 코프로세서는 때때로 통합 그래픽 및/또는 과학(스루풋) 논리와 같은 특수 목적 논리 또는 특수 목적 코어로 지칭됨); 및 4) 부가적인 기능성, 전술한 코프로세서 및 설명된 CPU(때때로 애플리케이션 코어(들) 또는 애플리케이션 프로세서(들)로 지칭됨)를 동일한 다이 상에 포함할 수 있는 시스템 온 칩을 포함할 수 있다. 예시적 코어 아키텍처들이 다음에 설명되고, 예시적 프로세서들 및 컴퓨터 아키텍처들의 설명들이 후속된다.
예시적 코어 아키텍처
순차 및 비순차 코어 블록도
도 15a는 본 발명의 실시예들에 따른 예시적인 순차적 파이프라인과 예시적인 레지스터 리네이밍, 비순차적 발행/실행 파이프라인 양자를 도시하는 블록도이다. 도 15b는 본 발명의 실시예들에 따른 프로세서에 포함되는 순차적 아키텍처 코어와 예시적인 레지스터 리네이밍, 비순차적 발행/실행 아키텍처 코어의 예시적인 실시예 양자를 도시하는 블록도이다. 도 15a-b의 실선 상자들은 순차적 파이프라인 및 순차적 코어를 도시하고, 점선 상자들의 선택적인 추가는 레지스터 리네이밍, 비순차적 발행/실행 파이프라인 및 코어를 도시한다. 순차적 양태가 비순차적 양태의 서브세트인 것을 고려하여, 비순차적 양태가 설명될 것이다.
도 15a에서, 프로세서 파이프라인(1500)은 인출 스테이지(1502), 길이 디코드 스테이지(1504), 디코드 스테이지(1506), 할당 스테이지(1508), 리네이밍 스테이지(1510), 스케줄링(디스패치 또는 발행이라고도 알려짐) 스테이지(1512), 레지스터 판독/메모리 판독 스테이지(1514), 실행 스테이지(1516), 후기입(write back)/메모리 기입 스테이지(1518), 예외 핸들링 스테이지(1522), 및 커미트 스테이지(1524)를 포함한다.
도 15b는 실행 엔진 유닛(1550)에 결합된 프론트엔드 유닛(1530)을 포함하는 프로세서 코어(1590)를 도시하고, 양자가 메모리 유닛(1570)에 결합되어 있다. 코어(1590)는 RISC(reduced instruction set computing) 코어, CISC(complex instruction set computing) 코어, VLIW(very long instruction word) 코어, 또는 하이브리드 또는 대안적인 코어 유형일 수 있다. 또 다른 선택 사항으로서, 코어(1590)는 예를 들어, 네트워크 또는 통신 코어, 압축 엔진, 코프로세서 코어, 범용 컴퓨팅 그래픽 프로세싱 유닛(general purpose computing graphics processing unit)(GPGPU) 코어, 그래픽 코어 등과 같은 특수 목적 코어일 수 있다.
프론트엔드 유닛(1530)은 명령어 캐시 유닛(1534)에 결합된 분기 예측 유닛(1532)을 포함하고, 명령어 캐시 유닛(1534)은 명령어 변환 색인 버퍼(TLB)(1536)에 결합되고, 명령어 변환 색인 버퍼(TLB)(1536)는 명령어 인출 유닛(1538)에 결합되고, 명령어 인출 유닛(1538)은 디코드 유닛(1540)에 결합된다. 디코드 유닛(1540)(또는 디코더)은 명령어들을 디코딩하고, 오리지널 명령어들로부터 디코딩되거나, 다른 방식으로 오리지널 명령어들을 반영하거나, 오리지널 명령어들로부터 도출되는, 하나 이상의 마이크로 연산들, 마이크로-코드 엔트리 포인트들, 마이크로명령어들, 다른 명령어들, 또는 다른 제어 신호들을 출력으로서 생성할 수 있다. 디코드 유닛(1540)은 다양한 상이한 메커니즘들을 이용하여 구현될 수 있다. 적절한 메커니즘의 예는 탐색표, 하드웨어 구현, 프로그램 가능 논리 어레이(PLA), 마이크로코드 판독 전용 메모리(ROM) 등을 포함하지만 이에 한정되지 않는다. 일 실시예에서, 코어(1590)는 (예를 들어, 디코드 유닛(1540)에 또는 그렇지 않으면 프론트엔드 유닛(1530) 내에) 특정 매크로명령어들에 대한 마이크로코드를 저장하는 마이크로코드 ROM 또는 다른 매체를 포함한다. 디코드 유닛(1540)은 실행 엔진 유닛(1550)의 리네이밍/할당기 유닛(1552)에 결합된다.
실행 엔진 유닛(1550)은 회수 유닛(1554) 및 하나 이상의 스케줄러 유닛(들)(1556)의 세트에 결합되는 리네이밍/할당기 유닛(1552)을 포함한다. 스케줄러 유닛(들)(1556)은 예비 스테이션들, 중앙 명령어 윈도우 등을 포함하는 임의의 수의 상이한 스케줄러들을 나타낸다. 스케줄러 유닛(들)(1556)은 물리적 레지스터 파일(들) 유닛(들)(1558)에 결합된다. 물리적 레지스터 파일(들) 유닛(들)(1558) 각각은 하나 이상의 물리적 레지스터 파일들을 나타내고, 이들 중 상이한 것들이 스칼라 정수, 스칼라 부동 소수점, 팩킹 정수, 팩킹 부동 소수점, 벡터 정수, 벡터 부동 소수점, 상태(예를 들어, 실행될 다음 명령어의 어드레스인 명령어 포인터) 등과 같은 하나 이상의 상이한 데이터 유형들을 저장한다. 일 실시예에서, 물리적 레지스터 파일(들) 유닛(1558)은 벡터 레지스터 유닛, 기입 마스크 레지스터 유닛, 및 스칼라 레지스터 유닛을 포함한다. 이들 레지스터 유닛들은 아키텍처 벡터 레지스터들, 벡터 마스크 레지스터들 및 범용 레지스터들을 제공할 수 있다. 물리적 레지스터 파일(들) 유닛(들)(1558)은(예를 들어, 재정렬 버퍼(들) 및 회수 레지스터 파일(들)을 이용하여; 미래의 파일(들), 히스토리 버퍼(들), 및 회수 레지스터 파일(들)을 이용하여; 레지스터 맵 및 레지스터들의 풀(pool)을 이용하여; 등등) 레지스터 리네이밍 및 비순차적 실행이 구현될 수 있는 다양한 방식을 예시하기 위해 회수 유닛(1554)에 의해 오버랩된다. 회수 유닛(1554)과 물리적 레지스터 파일(들) 유닛(들)(1558)은 실행 클러스터(들)(1560)에 결합된다. 실행 클러스터(들)(1560)는 하나 이상의 실행 유닛들(1562)의 세트 및 하나 이상의 메모리 액세스 유닛들(1564)의 세트를 포함한다. 실행 유닛들(1562)은 다양한 유형의 데이터(예를 들어, 스칼라 부동 소수점, 팩킹 정수, 팩킹 부동 소수점, 벡터 정수, 벡터 부동 소수점)에 대해 다양한 연산들(예를 들어, 시프트, 덧셈, 뺄셈, 곱셈)을 수행할 수 있다. 일부 실시예는 특정 기능들이나 기능들의 세트들에 전용의 복수의 실행 유닛들을 포함할 수 있지만, 다른 실시예들은 단 하나의 실행 유닛, 또는 모두가 모든 기능들을 수행하는 복수의 실행 유닛을 포함할 수 있다. 스케줄러 유닛(들)(1556), 물리적 레지스터 파일(들) 유닛(들)(1558), 및 실행 클러스터(들)(1560)는 가능하게는 복수 개인 것으로 도시되는데, 그것은 특정 실시예들이 특정 유형의 데이터/연산들에 대해 별개의 파이프라인들(예를 들어, 각각이 그들 자신의 스케줄러 유닛, 물리적 레지스터 파일(들) 유닛, 및/또는 실행 클러스터를 갖는 스칼라 정수 파이프라인, 스칼라 부동 소수점/팩킹 정수/팩킹 부동 소수점/벡터 정수/벡터 부동 소수점 파이프라인, 및/또는 메모리 액세스 파이프라인-별개의 메모리 액세스 파이프라인의 경우에, 이 파이프라인의 실행 클러스터만이 메모리 액세스 유닛(들)(1564)을 갖는 특정 실시예들이 구현됨)을 생성하기 때문이다. 개별 파이프라인들이 사용되는 경우, 이들 파이프라인 중 하나 이상은 비순차적 발행/실행일 수 있고 나머지는 순차적일 수 있다는 점도 이해해야 한다.
메모리 액세스 유닛들(1564)의 세트는 레벨 2(L2) 캐시 유닛(1576)에 결합된 데이터 캐시 유닛(1574)에 결합된 데이터 TLB 유닛(1572)을 포함하는 메모리 유닛(1570)에 결합된다. 일 예시적인 실시예에서, 메모리 액세스 유닛들(1564)은 로드 유닛, 저장 어드레스 유닛, 및 저장 데이터 유닛을 포함할 수 있고, 이들 각각은 메모리 유닛(1570)의 데이터 TLB 유닛(1572)에 결합된다. 명령어 캐시 유닛(1534)은 또한 메모리 유닛(1570)의 레벨 2(L2) 캐시 유닛(1576)에 결합된다. L2 캐시 유닛(1576)은 하나 이상의 다른 레벨의 캐시 및 최종적으로 메인 메모리에 결합된다.
예로서, 예시적 레지스터 리네이밍, 비순차적 발행/실행 코어 아키텍처는 다음과 같이 파이프라인(1500)을 구현할 수 있는데: 1) 명령어 인출(1538)이 인출 및 길이 디코딩 스테이지들(1502 및 1504)을 수행하고; 2) 디코드 유닛(1540)이 디코드 스테이지(1506)를 수행하고; 3) 리네임/할당기 유닛(1552)이 할당 스테이지(1508) 및 리네이밍 스테이지(1510)를 수행하고; 4) 스케줄러 유닛(들)(1556)이 스케줄 스테이지(1512)를 수행하고; 5) 물리 레지스터 파일(들) 유닛(들)(1558) 및 메모리 유닛(1570)이 레지스터 판독/메모리 판독 스테이지(1514)를 수행하고; 실행 클러스터(1560)가 실행 스테이지(1516)를 수행하고; 6) 메모리 유닛(1570) 및 물리 레지스터 파일(들) 유닛(들)(1558)이 후기입/메모리 기입 스테이지(1518)를 수행하고; 7) 다양한 유닛들이 예외 핸들링 스테이지(1522)에 수반될 수 있고; 8) 회수 유닛(1554) 및 물리 레지스터 파일(들) 유닛(들)(1558)이 커미트 스테이지(1524)를 수행한다.
코어(1590)는 본 명세서에 설명된 명령어(들)를 포함한 하나 이상의 명령어 세트들(예를 들어, x86 명령어 세트(및 더 새로운 버전들이 추가된 그의 일부 확장들); 캘리포니아주 서니베일의 MIPS Technologies의 MIPS 명령어 세트; 캘리포니아주 서니베일의 ARM Holdings의 ARM 명령어 세트(및 NEON과 같은 선택적인 부가 확장들))을 지원할 수 있다. 일 실시예에서, 코어(1590)는 팩킹 데이터 명령어 세트 확장(예를 들어, AVX1, AVX2)을 지원하는 논리를 포함함으로써, 많은 멀티미디어 애플리케이션에 의해 이용되는 연산들이 팩킹 데이터를 이용하여 수행될 수 있게 한다.
코어가 (연산들 또는 스레드들의 2개 이상의 병렬 세트를 실행하는) 멀티스레딩을 지원할 수 있고, 시간 슬라이싱된 멀티스레딩, 동시 멀티스레딩을 포함하는 다양한 방식으로(이 경우 단일 물리 코어는 물리 코어가 동시에 멀티스레딩하는 각각의 스레드에 대한 논리 코어를 제공함), 또는 이들의 조합(예를 들어, Intel® 하이퍼스레딩 기술에서와 같은 시간 슬라이싱된 인출 및 디코딩 및 그 후의 동시 멀티스레딩)으로 지원할 수 있음을 이해해야 한다.
레지스터 리네이밍이 비순차적 실행의 맥락에서 설명되었지만, 레지스터 리네이밍은 순차적 아키텍처에서 사용될 수도 있다는 점을 이해해야 한다. 프로세서의 예시된 실시예가 또한 개별적인 명령어 및 데이터 캐시 유닛들(1534/1574)과 공유 L2 캐시 유닛(1576)을 포함하고 있지만, 대안의 실시예들은, 예를 들어, 레벨 1(L1) 내부 캐시, 또는 다수의 레벨의 내부 캐시와 같은, 명령어들 및 데이터 둘 다에 대한 단일 내부 캐시를 가질 수 있다. 일부 실시예에서, 시스템은 내부 캐시와, 코어 및/또는 프로세서에 대해 외부에 있는 외부 캐시의 조합을 포함할 수 있다. 대안적으로, 캐시 모두가 코어 및/또는 프로세서에 대해 외부적일 수 있다.
특정한 예시적인 순차 코어 아키텍처
도 16a-b는 더 특정한 예시적인 순차 코어 아키텍처의 블록도를 도시하며, 이 코어는 칩 내의(동일한 유형 및/또는 상이한 유형들의 다른 코어들을 포함하는) 여러 개의 논리 블록 중 하나이다. 논리 블록들은 애플리케이션에 따라, 일부 고정 기능 논리, 메모리 I/O 인터페이스들, 및 다른 필요한 I/O 논리를 갖는 고 대역폭 상호 접속 네트워크(예를 들어, 링 네트워크)를 통해 통신한다.
도 16a는 본 발명의 실시예들에 따른 온-다이 상호접속 네트워크(1602)에 대한 접속 및 레벨 2(L2) 캐시(1604)의 로컬 서브세트와 함께, 단일 프로세서 코어의 블록도이다. 일 실시예에서, 명령어 디코더(1600)는 팩킹 데이터 명령어 세트 확장을 갖는 x86 명령어 세트를 지원한다. L1 캐시(1606)는 스칼라 유닛 및 벡터 유닛에 대한 캐시 메모리로의 낮은 레이턴시 액세스들을 허용한다. (설계를 단순화하기 위해) 일 실시예에서 스칼라 유닛(1608) 및 벡터 유닛(1610)은 별개의 레지스터 세트들(각각 스칼라 레지스터들(1612) 및 벡터 레지스터들(1614))을 이용하고, 이들 사이에 전달되는 데이터는 메모리에 기입된 다음, 레벨 1(L1) 캐시(1606)로부터 다시 판독되지만, 본 발명의 대안적인 실시예들은 상이한 접근법을 이용할 수 있다(예를 들어, 단일의 레지스터 세트를 이용하거나, 또는 기입 및 다시 판독되지 않고 2개의 레지스터 파일 사이에서 데이터가 전달되는 것을 허용하는 통신 경로를 포함함).
L2 캐시(1604)의 로컬 서브세트는 프로세서 코어당 하나씩, 별개의 로컬 서브세트들로 분할되는 글로벌 L2 캐시의 부분이다. 각 프로세서 코어는 L2 캐시(1604)의 그 자신의 로컬 서브세트에 대한 직접 액세스 경로를 갖는다. 프로세서 코어에 의해 판독된 데이터는 그의 L2 캐시 서브세트(1604)에 저장되고, 그 자신의 로컬 L2 캐시 서브세트들에 액세스하는 다른 프로세서 코어들과 병렬로, 신속히 액세스될 수 있다. 프로세서 코어에 의해 기입된 데이터는 그 자신의 L2 캐시 서브세트(1604)에 저장되고, 필요한 경우 다른 서브세트들로부터 플러싱된다. 링 네트워크는 공유 데이터에 대한 일관성(coherency)를 보장한다. 링 네트워크는 양방향성이어서, 프로세서 코어들, L2 캐시들 및 다른 논리 블록들과 같은 에이전트들이 칩 내에서 상호 통신하는 것을 허용한다. 각각의 링 데이터-경로는 방향당 1012 비트 폭이다.
도 16b는 본 발명의 실시예들에 따른 도 16a의 프로세서 코어의 부분의 확대도이다. 도 16b는 벡터 유닛(1610) 및 벡터 레지스터들(1614)에 관한 추가 상세뿐만 아니라, L1 캐시(1604)의 L1 데이터 캐시(1606A) 부분을 포함한다. 구체적으로, 벡터 유닛(1610)은 16-폭 벡터 프로세싱 유닛(VPU)(16-폭 ALU(1628) 참조)이고, 이것은 정수, 단정밀도 부동, 및 배정밀도 부동 명령어들 중 하나 이상을 실행한다. VPU는 스위즐 유닛(1620)에 의한 레지스터 입력들의 스위즐링, 수치 변환 유닛들(1622A-B)에 의한 수치 변환, 및 메모리 입력에 대한 복제 유닛(1624)에 의한 복제를 지원한다. 기입 마스크 레지스터들(1626)은 결과적인 벡터 기입들의 서술을 허용한다.
통합 메모리 제어기 및 그래픽을 갖는 프로세서
도 17은 본 발명의 실시예들에 따른 하나보다 많은 코어를 가질 수 있고, 통합 메모리 제어기를 가질 수 있고, 통합 그래픽을 가질 수 있는 프로세서(1700)의 블록도이다. 도 17의 실선 상자들은 단일 코어(1702A), 시스템 에이전트(1710), 하나 이상의 버스 제어기 유닛들(1716)의 세트를 갖는 프로세서(1700)를 도시하고, 점선 상자들의 선택적 추가는 복수의 코어들(1702A-N), 시스템 에이전트 유닛(1710) 내의 하나 이상의 통합 메모리 제어기 유닛(들)(1714)의 세트, 및 특수 목적 논리(1708)을 갖는 대안적인 프로세서(1700)를 도시한다.
따라서, 프로세서(1700)의 상이한 구현들은 1) (하나 이상의 코어들을 포함할 수 있는) 통합 그래픽 및/또는 과학(스루풋) 논리인 특수 목적 논리(1708), 및 하나 이상의 범용 코어들인 코어들(1702A-N)(예를 들어, 범용 순차 코어들, 범용 비순차 코어들, 이 둘의 조합)을 갖는 CPU; 2) 그래픽 및/또는 과학(스루풋)을 위해 주로 의도된 다수의 특수 목적 코어들인 코어들(1702A-N)을 갖는 코프로세서; 및 3) 다수의 범용 순차 코어들인 코어들(1702A-N)을 갖는 코프로세서를 포함할 수 있다. 따라서, 프로세서(1700)는 예를 들어, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU(general purpose graphics processing unit), 고-스루풋 다수 통합 코어(many integrated core; MIC) 코프로세서(30개 이상의 코어를 포함함), 임베디드 프로세서 등과 같은 특수 목적 프로세서, 범용 프로세서, 또는 코프로세서일 수 있다. 프로세서는 하나 이상의 칩 상에 구현될 수 있다. 프로세서(1700)는 예를 들어, BiCMOS, CMOS, 또는 NMOS와 같은, 다수의 프로세스 기술들 중 임의의 것을 이용하여 하나 이상의 기판 상에 구현될 수 있고 및/또는 그의 부분일 수 있다.
메모리 계층구조는 코어들 내의 하나 이상의 레벨의 캐시, 하나 이상의 공유 캐시 유닛들(1706)의 세트, 및 통합 메모리 제어기 유닛들(1714)의 세트에 결합된 외부 메모리(도시되지 않음)를 포함한다. 공유 캐시 유닛들(1706)의 세트는 레벨 2(L2), 레벨 3(L3), 레벨 4(L4), 또는 다른 레벨의 캐시와 같은 하나 이상의 중간 레벨 캐시들, 최종 레벨 캐시(LLC), 및/또는 그의 조합들을 포함할 수 있다. 일 실시예에서, 링 기반 인터커넥트 유닛(1712)이 통합 그래픽 논리(1708), 공유 캐시 유닛들(1706)의 세트, 및 시스템 에이전트 유닛(1710)/통합 메모리 제어기 유닛(들)(1714)을 상호접속하지만, 대안적인 실시예들은 그러한 유닛들을 상호접속하기 위한 임의의 수의 공지된 기법들을 이용할 수 있다. 일 실시예에서, 하나 이상의 캐시 유닛들(1706) 및 코어들(1702-A-N) 사이에 일관성이 유지된다.
일부 실시예에서, 코어들(1702A-N) 중 하나 이상은 멀티스레딩이 가능하다. 시스템 에이전트(1710)는 코어들(1702A-N)을 조화시키고 동작시키는 컴포넌트들을 포함한다. 시스템 에이전트 유닛(1710)은 예를 들어, 전력 제어 유닛(PCU) 및 디스플레이 유닛을 포함할 수 있다. PCU는 코어들(1702A-N) 및 통합 그래픽 논리(1708)의 전력 상태를 조정하는 데 필요한 논리 및 컴포넌트들일 수 있거나 그것을 포함할 수 있다. 디스플레이 유닛은 하나 이상의 외부 접속된 디스플레이들을 구동하기 위한 것이다.
코어들(1702A-N)은 아키텍처 명령어 세트의 면에서 균질 또는 불균질일 수 있는데; 즉, 코어들(1702A-N) 중 2개 이상이 동일한 명령어 세트를 실행할 수 있고, 다른 코어들은 오직 그 명령어 세트의 서브세트 또는 상이한 명령어 세트를 실행할 수 있다.
예시적인 컴퓨터 아키텍처
도 18-21은 예시적 컴퓨터 아키텍처의 블록도이다. 랩탑들, 데스크탑들, 핸드헬드 PC들, 퍼스널 디지털 어시스턴트들, 엔지니어링 워크스테이션들, 서버들, 네트워크 디바이스들, 네트워크 허브들, 스위치들, 임베디드 프로세서들, DSP들(digital signal processors), 그래픽 디바이스들, 비디오 게임 디바이스들, 셋톱박스들, 마이크로 제어기들, 휴대 전화들, 휴대용 미디어 플레이어들, 핸드헬드 디바이스들, 및 다양한 다른 전자 디바이스들에 대해 본 기술분야에 알려진 다른 시스템 설계들 및 구성들 또한 적합하다. 일반적으로, 본 명세서에 개시되는 바와 같은 프로세서 및/또는 다른 실행 논리를 통합할 수 있는 매우 다양한 시스템들 또는 전자 디바이스들이 일반적으로 적합하다.
이제, 도 18을 참조하면, 본 발명의 일 실시예에 따른 시스템(1800)의 블록도가 도시되어 있다. 시스템(1800)은 제어기 허브(1820)에 결합된 하나 이상의 프로세서(1810, 1815)를 포함할 수 있다. 일 실시예에서, 제어기 허브(1820)는 그래픽 메모리 제어기 허브(GMCH)(1890) 및 입력/출력 허브(IOH)(1850)(별개의 칩들 상에 있을 수 있음)를 포함하고; GMCH(1890)는 메모리 및 메모리(1840)와 코프로세서(1845)에 결합되는 그래픽 제어기들을 포함하고; IOH(1850)는 GMCH(1890)에 입력/출력(I/O) 디바이스들(1860)을 결합한다. 대안적으로, 메모리 및 그래픽 제어기들 중 하나 또는 양자는(본 명세서에 설명된 바와 같이) 프로세서 내에 통합되며, 메모리(1840) 및 코프로세서(1845)는 IOH(1850)에 의해 단일 칩에서 제어기 허브(1820) 및 프로세서(1810)에 직접 결합된다.
부가적인 프로세서들(1815)의 선택적인 특성은 도 18에서 점선으로 표시된다. 각각의 프로세서(1810, 1815)는 본 명세서에 설명된 프로세싱 코어들 중 하나 이상을 포함하고, 프로세서(1700)의 일부 버전일 수 있다.
메모리(1840)는 예를 들어, DRAM(dynamic random access memory), PCM(phase change memory), 또는 둘의 조합일 수 있다. 적어도 일 실시예에서, 제어기 허브(1820)는 프론트사이드 버스(FSB)와 같은 멀티 드롭 버스, 퀵패스 인터커넥트(QuickPath Interconnect; QPI)와 같은 점대점 인터페이스, 또는 유사한 접속(1895)을 통해 프로세서(들)(1810, 1815)와 통신한다.
일 실시예에서, 코프로세서(1845)는 예를 들어, 고-스루풋 MIC 프로세서, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU, 임베디드 프로세서 등과 같은 특수 목적 프로세서이다. 일 실시예에서, 제어기 허브(1820)는 통합 그래픽 가속기를 포함할 수 있다.
아키텍처, 마이크로아키텍처, 열, 전력 소비 특성 등을 포함한 메리트의 다양한 메트릭의 면에서 물리적 리소스들(1810, 1815) 사이에 다양한 차이들이 존재할 수 있다.
일 실시예에서, 프로세서(1810)는 일반 유형의 데이터 프로세싱 연산들을 제어하는 명령어들을 실행한다. 명령어들 내에는 코프로세서 명령어들이 임베딩될 수 있다. 프로세서(1810)는 부착된 코프로세서(1845)에 의해 실행되어야 하는 유형으로 된 것으로서 이들 코프로세서 명령어들을 인식한다. 따라서, 프로세서(1810)는 코프로세서 버스 또는 다른 인터커넥트 상의 이들 코프로세서 명령어들(또는 코프로세서 명령어들을 나타내는 제어 신호들)을 코프로세서(1845)에 발행한다. 코프로세서(들)(1845)는 수신된 코프로세서 명령어들을 수락하고 실행한다.
이제 도 19를 참조하면, 본 발명의 실시예에 따른 제1 더욱 구체적인 예시적인 시스템(1900)의 블록도가 도시되어 있다. 도 19에 도시된 바와 같이, 멀티프로세서 시스템(1900)은 점대점 인터커넥트 시스템이고, 점대점 인터커넥트(1950)를 통해 결합된 제1 프로세서(1970) 및 제2 프로세서(1980)를 포함한다. 프로세서들(1970 및 1980) 각각은 프로세서(1700)의 일부 버전일 수 있다. 본 발명의 일 실시예에서, 프로세서들(1970 및 1980)은 각각 프로세서들(1810 및 1815)이고, 코프로세서(1938)는 코프로세서(1845)이다. 다른 실시예에서, 프로세서들(1970 및 1980)은 각각 프로세서(1810) 및 코프로세서(1845)이다.
프로세서들(1970 및 1980)은 각각 통합 메모리 제어기(IMC) 유닛들(1972 및 1982)을 포함하는 것으로 도시되어 있다. 프로세서(1970)는 또한 그의 버스 제어기 유닛들의 부분으로서 점대점(P-P) 인터페이스들(1976 및 1978)을 포함하고; 유사하게, 제2 프로세서(1980)는 P-P 인터페이스들(1986 및 1988)을 포함한다. 프로세서들(1970 및 1980)은 P-P 인터페이스 회로들(1978, 1988)을 이용하여 점대점(P-P) 인터페이스(1950)를 통해 정보를 교환할 수 있다. 도 19에 도시된 바와 같이, IMC들(1972 및 1982)은 프로세서들을 각각의 메모리들, 즉 메모리(1932) 및 메모리(1934)에 결합하고, 이 메모리들은 각각의 프로세서들에 로컬 부착되는 메인 메모리의 부분들일 수 있다.
프로세서들(1970 및 1980)은 각각 점대점 인터페이스 회로들(1976, 1994, 1986, 1998)을 이용하여 개별 P-P 인터페이스들(1952, 1954)을 통해 칩셋(1990)과 정보를 교환할 수 있다. 칩셋(1990)은 선택적으로 고성능 인터페이스(1939)를 통해 코프로세서(1938)와 정보를 교환할 수 있다. 일 실시예에서, 코프로세서(1938)는 예를 들어, 고-스루풋 MIC 프로세서, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU, 임베디드 프로세서 등과 같은 특수 목적 프로세서이다.
공유 캐시(도시되지 않음)는 어느 한 프로세서에 포함되거나, 둘 모두의 프로세서의 외부이지만 여전히 P-P 인터커넥트를 통해 프로세서들과 접속될 수 있어서, 프로세서가 저 전력 모드에 놓이는 경우 어느 한쪽 또는 둘 모두의 프로세서의 로컬 캐시 정보가 공유된 캐시에 저장될 수 있다.
칩셋(1990)은 인터페이스(1996)를 통해 제1 버스(1916)에 결합될 수 있다. 일 실시예에서, 제1 버스(1916)는 PCI(Peripheral Component Interconnect) 버스, 또는 PCI 익스프레스 버스 또는 다른 제3 세대 I/O 인터커넥트 버스와 같은 버스일 수 있지만, 본 발명의 범위는 이것으로 한정되지 않는다.
도 19에 도시된 바와 같이, 다양한 I/O 디바이스들(1914)이 제1 버스(1916)를 제2 버스(1920)에 결합하는 버스 브리지(1918)와 함께 제1 버스(1916)에 결합될 수 있다. 일 실시예에서, 코프로세서들, 고-스루풋 MIC 프로세서들, GPGPU, 가속기들(예를 들어, 그래픽 가속기들 또는 디지털 신호 프로세싱(DSP) 유닛들 등), 필드 프로그래머블 게이트 어레이들(field programmable gate arrays), 또는 임의의 다른 프로세서와 같은 하나 이상의 부가적인 프로세서(들)(1915)가 제1 버스(1916)에 결합된다. 일 실시예에서, 제2 버스(1920)는 낮은 핀 카운트(low pin count; LPC) 버스일 수 있다. 일 실시예에서, 예를 들어, 키보드 및/또는 마우스(1922), 통신 디바이스들(1927) 및 명령어들/코드 및 데이터(1930)를 포함할 수 있는 디스크 드라이브 또는 다른 대용량 저장 디바이스와 같은 저장 유닛(1928)을 포함하는 다양한 디바이스가 제2 버스(1920)에 결합될 수 있다. 또한, 오디오 I/O(1924)가 제2 버스(1920)에 결합될 수 있다. 다른 아키텍처들도 가능하다는 점에 유의한다. 예를 들어, 도 19의 점대점 아키텍처 대신에, 시스템은 멀티 드롭 버스 또는 다른 그러한 아키텍처를 구현할 수 있다.
이제 도 20을 참조하면, 본 발명의 실시예에 따른 제2 더욱 구체적인 예시적인 시스템(2000)의 블록도가 도시되어 있다. 도 19 및 도 20의 동일한 요소들은 동일한 참조 번호들을 갖고, 도 19의 특정 양태들은 도 20의 다른 양태들을 불명료하게 하는 것을 피하기 위하여 도 20에서 생략되었다.
도 20은 프로세서들(1970, 1980)이 통합 메모리 및 I/O 제어 논리("CL")(1972, 1982)를 각각 포함할 수 있다는 것을 도시한다. 따라서, CL(1972 및 1982)은 통합 메모리 제어기 유닛들을 포함하고, I/O 제어 논리를 포함한다. 도 20은 CL(1972 및 1982)에 결합된 메모리들(1932, 1934)뿐만 아니라 I/O 디바이스들(2014)도 제어 논리(1972, 1982)에 결합되는 것을 도시한다. 레거시 I/O 디바이스들(2015)이 칩셋(1990)에 결합된다.
이제 도 21을 참조하면, 본 발명의 실시예에 따른 SoC(2100)의 블록도가 도시되어 있다. 도 17의 유사한 요소들은 유사한 참조 번호들을 갖는다. 또한, 점선 박스들은 더 진보된 SoC들에 대한 선택적인 특징들이다. 도 21에서, 인터커넥트 유닛(들)(2102)이 하나 이상의 코어들(202A-N)의 세트 및 공유 캐시 유닛(들)(1706)을 포함하는 애플리케이션 프로세서(2110); 시스템 에이전트 유닛(1710); 버스 제어기 유닛(들)(1716); 통합 메모리 제어기 유닛(들)(1714); 통합 그래픽 논리, 이미지 프로세서, 오디오 프로세서, 및 비디오 프로세서를 포함할 수 있는 하나 이상의 코프로세서들(2120)의 세트; 정적 SRAM(static random access memory) 유닛(2130); DMA(direct memory access) 유닛(2132); 및 하나 이상의 외부 디스플레이들에 결합하기 위한 디스플레이 유닛(2140)에 결합된다. 일 실시예에서, 코프로세서(들)(2120)는 예를 들어, 네트워크 또는 통신 프로세서, 압축 엔진, GPGPU, 고-스루풋 MIC 프로세서, 임베디드 프로세서 등과 같은 특수 목적 프로세서를 포함한다.
본 명세서에 개시된 메커니즘들의 실시예들은 하드웨어, 소프트웨어, 펌웨어, 또는 이러한 구현 접근법들의 조합으로 구현될 수 있다. 본 발명의 실시예들은, 적어도 하나의 프로세서, 저장 시스템(휘발성 및 비휘발성 메모리 및/또는 저장 요소들을 포함함), 적어도 하나의 입력 디바이스 및 적어도 하나의 출력 디바이스를 포함하는 프로그램가능 시스템들 상에서 실행되는 컴퓨터 프로그램들 또는 프로그램 코드로서 구현될 수 있다.
도 19에 도시된 코드(1930)와 같은 프로그램 코드가 입력 명령어들에 적용되어 본 명세서에 설명된 기능들을 수행하고 출력 정보를 생성할 수 있다. 출력 정보는 공지된 방식으로 하나 이상의 출력 디바이스에 적용될 수 있다. 이 애플리케이션을 위해, 처리 시스템은, 예를 들어, 디지털 신호 프로세서(DSP), 마이크로컨트롤러, 주문형 집적 회로(ASIC) 또는 마이크로프로세서와 같은 프로세서를 갖는 임의의 시스템을 포함한다.
프로그램 코드는 처리 시스템과 통신하기 위해 하이 레벨 절차형 또는 객체 지향형 프로그래밍 언어로 구현될 수 있다. 또한, 프로그램 코드는 요구되는 경우에 어셈블리 또는 머신 언어로 구현될 수 있다. 사실상, 본 명세서에 설명된 메커니즘들은 임의의 특정 프로그래밍 언어로 범위가 제한되지는 않는다. 임의의 경우에, 이 언어는 컴파일형 또는 해석형 언어일 수 있다.
적어도 하나의 실시예의 하나 이상의 양태는, 머신에 의해 판독될 때에 이 머신으로 하여금 본 명세서에 설명된 기술들을 수행하는 논리를 제조하게 하는, 프로세서 내의 다양한 논리를 나타내는 머신 판독가능 매체 상에 저장된 대표적인 명령어들에 의해 구현될 수 있다. "IP 코어들"로서 알려진 이러한 표현들은 유형의(tangible) 머신 판독가능 매체 상에 저장되고, 다양한 고객들 또는 제조 설비들에 공급되어, 논리 또는 프로세서를 실제로 제조하는 제조 머신들로 로딩될 수 있다.
이러한 머신 판독가능 저장 매체는 하드 디스크와, 플로피 디스크, 광 디스크, CD-ROM(compact disk read-only memory), CD-RW(compact disk rewritable) 및 광자기 디스크를 포함하는 임의의 다른 유형의 디스크, DRAM(dynamic random access memory), SRAM(static random access memory), EPROM(erasable programmable read-only memory), 플래시 메모리, EEPROM(electrically erasable programmable read-only memory)과 같은 RAM(random access memory), ROM(read-only memory), PCM(phase change memory)을 포함하는 반도체 디바이스, 자기 또는 광 카드, 또는 전자 명령어들을 저장하는 데 적합한 임의의 다른 유형의 매체와 같은 저장 매체를 포함하는, 머신 또는 디바이스에 의해 제조 또는 형성되는 물품들의 비일시적, 유형의(tangible) 구성들을 포함할 수 있지만, 이들로 제한되지 않는다.
따라서, 본 발명의 실시예들은, 명령어들을 포함하거나, 또는 본 명세서에 설명된 구조들, 회로들, 장치들, 프로세서들 및/또는 시스템 피처들을 정의하는 HDL(Hardware Description Language)과 같은 설계 데이터를 포함하는 비일시적인 유형의 머신 판독가능 매체를 또한 포함한다. 이러한 실시예들은 프로그램 제품들로 또한 언급될 수 있다.
에뮬레이션(이진 변환, 코드 모핑 등을 포함함)
일부 경우에, 소스 명령어 세트로부터 타깃 명령어 세트로 명령어를 변환하기 위해 명령어 변환기가 이용될 수 있다. 예를 들어, 명령어 변환기는 명령어를 코어에 의해 처리될 하나 이상의 다른 명령어로(예를 들어, 정적 이진 번역, 동적 번역(dynamic compilation)을 포함하는 동적 이진 번역을 이용하여) 번역하거나, 모핑하거나, 에뮬레이트하거나, 또는 다른 방식으로 변환할 수 있다. 명령어 변환기는 소프트웨어, 하드웨어, 펌웨어 또는 이들의 조합으로 구현될 수 있다. 명령어 변환기는 프로세서 상에 있거나, 프로세서 밖에 있거나, 일부는 프로세서 상에 그리고 일부는 프로세서 밖에 있을 수 있다.
도 22는 본 발명의 실시예에 따른 소스 명령어 세트의 이진 명령어들을 타겟 명령어 세트의 이진 명령어들로 변환하기 위해 소프트웨어 명령어 변환기를 이용하는 것에 대비되는 블록도이다. 도시된 실시예에서, 명령어 변환기는 소프트웨어 명령어 변환기이지만, 대안적으로 명령어 변환기는 소프트웨어, 펌웨어, 하드웨어 또는 이들의 다양한 조합으로 구현될 수 있다. 도 22는 하이 레벨 언어(2202)로 된 프로그램이 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(2216)에 의해 선천적으로(natively) 실행될 수 있는 x86 이진 코드(2206)를 발생하기 위하여 x86 컴파일러(2204)를 이용하여 컴파일될 수 있는 것을 도시한다. 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(2216)는 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서와 실질적으로 동일한 결과를 실현하기 위하여, (1) 인텔 x86 명령어 세트 코어의 명령어 세트의 상당 부분 또는(2) 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서에서 실행되도록 타겟으로 된 객체 코드 버전들의 애플리케이션들 또는 다른 소프트웨어를 호환가능하게 실행 또는 다른 방식으로 처리함으로써 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서와 실질적으로 동일한 기능들을 수행할 수 있는 임의의 프로세서를 나타낸다. x86 컴파일러(2204)는 부가적인 결합 처리에 의해 또는 부가적인 결합 처리 없이, 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(2216)에서 실행될 수 있는 x86 이진 코드(2206)(예를 들어, 객체 코드)를 발생하도록 동작 가능한 컴파일러를 나타낸다. 유사하게, 도 22는 하이 레벨 언어(2202)로 된 프로그램이 적어도 하나의 x86 명령어 세트 코어를 갖지 않는 프로세서(2214)(예를 들어, 캘리포니아주 서니베일의 MIPS Technologies의 MIPS 명령어 세트를 실행하는 및/또는 캘리포니아주 서니베일의 ARM Holdings의 ARM 명령어 세트를 실행하는 코어들을 갖는 프로세서)에 의해 선천적으로 실행될 수 있는 대안적인 명령어 세트 이진 코드(2210)를 발생하기 위해 대안적인 명령어 세트 컴파일러(2208)를 이용하여 컴파일될 수 있다는 것을 도시한다. 명령어 변환기(2212)를 이용하여 x86 명령어 세트 코어를 갖지 않는 프로세서(2214)에 의해 선천적으로 실행될 수 있는 코드로 x86 이진 코드(2206)를 변환한다. 이러한 변환된 코드는 대안적인 명령어 세트 이진 코드(2210)와 동일할 가능성이 없고, 그것은 이것이 가능한 명령어 변환기를 만들기가 어렵기 때문이며; 그러나, 변환된 코드는 일반 연산을 실현하여 대안적인 명령어 세트로부터의 명령어들로 구성될 것이다. 따라서, 명령어 변환기(2212)는 에뮬레이션, 시뮬레이션 또는 임의의 다른 프로세스를 통해, 프로세서 또는 x86 명령어 세트 프로세서 또는 코어를 갖지 않는 다른 전자 디바이스가 x86 이진 코드(2206)를 실행할 수 있게 하는 소프트웨어, 펌웨어, 하드웨어, 또는 그의 조합을 나타낸다.
도 5-10 중 임의의 도면에 대해 설명된 컴포넌트들, 특징들 및 상세들은 또한 도 3-4 중 임의의 도면에 선택적으로 적용될 수도 있다. 또한, 본 명세서에서 임의의 장치에 대해 설명되는 컴포넌트들, 특징들 및 상세들은 선택적으로, 실시예들에서 그러한 장치에 의해 그리고/또는 그 안에서 수행될 수 있는, 임의의 방법들에도 적용될 수 있다. 본 명세서에서 설명된 임의의 프로세서는 본 명세서에서 개시된 임의의 시스템 온 칩(SoC) 및/또는 컴퓨터 시스템에 그리고/또는 다른 컴퓨터 시스템(예로서, 데스크탑 또는 셀 폰) 및/또는 다른 SoC에 포함될 수 있다. 일부 실시예에서, 컴퓨터 시스템은 인터커넥트, 인터커넥트와 결합된 프로세서, 인터커넥트와 결합된 동적 랜덤 액세스 메모리(DRAM)를 포함할 수 있다. 대안적으로, DRAM 대신에, 리프레시될 필요가 없는 다른 유형의 휘발성 메모리가 이용될 수 있거나, 플래시 메모리가 이용될 수 있다. SoC 내에 프로세서와 함께 온-다이 또는 온칩 방식으로 선택적으로 통합 또는 포함될 수 있는 다른 컴포넌트의 예는 메모리 제어기, 메모리(예로서, 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 및/또는 플래시 메모리), 그래픽 디바이스(예로서, 그래픽 처리 유닛(GPU), 그래픽 코어, 또는 그래픽 프로세서 등), 디지털 신호 프로세서, 이미지 신호 프로세서, 액정 디스플레이(LCD) 또는 다른 디스플레이 제어기, 및 하나 이상의 외부 인터페이스(예로서, 유니버설 직렬 버스(USB), 유니버설 비동기 수신기/송신기(UART), 파이어와이어, 이더넷, 블루투스 등)에 대한 제어를 제공하기 위한 하나 이상의 입력 및/또는 출력(I/O) 제어기를 포함하지만 이에 한정되지 않는다. 셀룰러 폰에 대한 SoC는 또한 선택적으로 롱텀 에볼루션(LTE) 모뎀, 센서 엔진, 및 위성 내비게이션 시스템 제어기(예로서, 글로벌 포지셔닝 위성(GPS), 갈릴레오 및/또는 베어도우)를 포함할 수 있다. 일부 실시예에서, 명령어들은 본 명세서에 개시된 명령어 포맷들의 특징들 또는 상세들을 가질 수 있지만, 이것이 필수적이지는 않다.
본 설명 및 청구항들에서, "결합된(coupled)" 및/또는 "접속된(connected)"이라는 용어들은 그 파생어들과 함께 이용되었을 수 있다. 이들 용어들은 서로에 대한 동의어로서 의도되지는 않는다. 오히려, 실시예들에서, "접속된"은, 2개 이상의 요소들이 서로 직접 물리적으로 그리고/또는 전기적으로 접촉하는 것을 나타내는데 이용될 수 있다. "결합된"은, 2개 이상의 요소들이 서로 직접 물리적으로 그리고/또는 전기적으로 접촉하는 것을 의미할 수 있다. 그러나, "결합된"은, 2 이상의 요소들이 상호 직접 접촉을 이루지는 않지만 여전히 서로 협업하거나 또는 상호작용하는 것을 또한 의미할 수 있다. 예를 들어, 실행 유닛은 하나 이상의 중간 컴포넌트들을 통해 레지스터 및/또는 디코드 유닛과 결합될 수 있다. 도면에서, 화살표들은 접속들 및 결합들을 보여주는데 사용된다.
"및/또는(and/or)"이란 용어가 사용되었을 수 있다. 본 명세서에서 사용되는 바와 같이, "및/또는"이란 용어는 하나 또는 나머지 또는 양자 모두를 의미한다(예를 들어, A 및/또는 B는 A 또는 B 또는 A와 B 양자 모두를 의미한다).
위의 설명에서는, 실시예들의 충분한 이해를 제공하기 위해 구체적 상세 사항들이 제시되었다. 그러나 다른 실시예들이 이들 구체적 상세 사항의 일부 없이 실시될 수 있다. 본 발명의 범위는 위에서 제공되는 특정한 예들에 의해서가 아니라 이하의 청구항들에 의해서만 결정되어야 한다. 다른 경우들에서, 잘 알려진 회로들, 구조들, 디바이스들, 및 동작들은 설명의 이해를 불명료하게 하는 것을 회피하기 위해 블록도 형태로 및/또는 상세사항 없이 도시되었다. 적절한 것으로 고려되는 경우, 참조 번호들 또는 참조 번호들의 종단 부분들은, 달리 특정되거나 명백하게 자명하지 않는 한, 선택적으로 유사하거나 동일한 특성들을 가질 수 있는 대응하는 또는 유사한 요소들을 나타내기 위해서 도면들 사이에서 반복되었다.
소정 동작들은 하드웨어 컴포넌트들에 의해 수행될 수 있거나, 또는 명령어들로 프로그램된 머신, 회로, 또는 하드웨어 컴포넌트(예를 들어, 프로세서, 프로세서의 일부, 회로 등)가 동작들을 수행하는 것을 야기시키고/시키거나 초래하는데 이용될 수 있는 머신 실행가능 또는 회로 실행가능 명령어들로 구현될 수 있다. 동작들은 선택적으로 하드웨어와 소프트웨어의 결합에 의해 수행될 수도 있다. 프로세서, 머신, 회로 또는 하드웨어는, 명령어를 실행 및/또는 처리하고, 명령어에 응답하여 결과를 저장하도록 동작 가능한 특정 또는 특별 회로 또는 다른 논리(예를 들어, 펌웨어 및/또는 소프트웨어와 잠재적으로 결합되는 하드웨어)을 포함할 수 있다.
일부 실시예는 머신 판독가능 매체를 포함하는 제조물(예를 들어, 컴퓨터 프로그램 제품)을 포함한다. 매체는 머신에 의해 판독 가능한 형태로 정보를 제공하는, 예를 들어 저장하는 메커니즘을 포함할 수 있다. 머신 판독가능 매체는, 머신에 의해 실행될 때 및/또는 실행되는 경우 본 명세서에 개시된 동작들, 방법들, 또는 기술들 중 하나를 머신이 수행하게 하고/하거나 머신에 의해 초래하게 되는, 명령어 또는 명령어들의 시퀀스를 제공하거나 저장할 수 있다.
일부 실시예에서, 머신 판독 가능 매체는 비일시적 머신 판독 가능 저장 매체를 포함할 수 있다. 예를 들어, 비일시적 머신 판독 가능 저장 매체는, 플로피 디스켓, 광 저장 매체, 광 디스크, 광 데이터 저장 디바이스, CD-ROM, 자기 디스크, 광자기 디스크, ROM(read only memory), PROM(programmable ROM), EPROM(erasable-and-programmable ROM), EEPROM(electrically-erasable-and-programmable ROM), RAM(random access memory), SRAM(static-RAM), DRAM(dynamic-RAM), 플래시 메모리, 상변화 메모리, 상변화 데이터 저장 재료, 비휘발성 메모리, 비휘발성 데이터 저장 디바이스, 비일시적 메모리, 비일시적 데이터 저장 디바이스, 또는 등등을 포함할 수 있다. 비일시적 머신 판독 가능 저장 매체는 일시적으로 전파되는 신호로 이루어지지 않는다. 일부 실시예에서, 이 저장 매체는 고형물을 포함하는 유형 매체를 포함할 수 있다.
적절한 머신들의 예들은 범용 프로세서, 특수 목적 프로세서, 디지털 논리 회로, 집적 회로, 시스템 온 칩(SoC) 등을 포함하지만, 이에 한정되지 않는다. 적합한 머신들의 또 다른 예들은, 프로세서, 디지털 논리 회로, 또는 집적 회로를 포함하는 컴퓨터 시스템 또는 다른 전자 디바이스를 포함한다. 이러한 컴퓨터 시스템들 및 전자 디바이스들의 예들은 데스크탑 컴퓨터들, 랩탑 컴퓨터들, 노트북 컴퓨터들, 태블릿 컴퓨터들, 넷북들, 스마트폰들, 셀룰러 폰들, 서버들, 네트워크 디바이스들(예를 들어, 라우터들 및 스위치들), MID(Mobile Internet device)들, 미디어 플레이어들, 스마트 텔레비전들, 넷톱들, 셋톱 박스들, 및 비디오 게임 제어기들을 포함하지만, 이에 제한되지는 않는다.
본 명세서 전반에 걸쳐서, 실시예", (실시예), (하나 이상의 실시예), (일부 실시예)에 대한 언급은, 예를 들어, 특정한 피처가 본 발명의 실시에 포함될 수 있지만 반드시 그럴 필요는 없다는 것을 나타낸다. 유사하게, 본 개시 내용을 간소화하고 다양한 본 발명의 양태들의 이해를 도울 목적으로, 설명에서는 다양한 피처들이 때때로 단일 실시예에서, 도면, 또는 그의 설명에서 함께 그룹화된다. 그러나 이러한 개시의 방법은 본 발명이 각 청구항에 명백하게 기재된 것보다 많은 피처를 요구하는 의도를 반영하는 것으로서 해석해서는 안 된다. 오히려, 이하 청구항들에 반영된 바와 같이, 본 발명의 양태들은 단일 개시된 실시예의 모든 피처들보다 적게 놓일 수 있다. 따라서, 상세한 설명을 뒤따르는 청구항들은 이로써 본 상세한 설명 내로 명백하게 통합되고, 각 청구항은 본 발명의 별개의 실시예로서 자립한다.
예시적인 실시예
하기 예는 추가 실시예에 관한 것이다. 예에서의 특정 사항은 하나 이상의 실시예에서 어디에서나 사용될 수 있다.
예 1은 복수의 팩킹 데이터 레지스터, 및 사차원(4D) 모턴 좌표 변환 명령어를 디코딩하는 디코드 유닛을 포함하는 프로세서 또는 다른 장치이다. 4D 모턴 좌표 변환 명령어는 복수의 4D 모턴 좌표를 포함하는 소스 팩킹 데이터 피연산자를 지시하고, 하나 이상의 목적지 저장 위치를 지시한다. 실행 유닛이 팩킹 데이터 레지스터 및 디코드 유닛과 결합된다. 실행 유닛은 디코드 유닛이 4D 모턴 좌표 변환 명령어를 디코딩하는 것에 응답하여, 하나 이상의 결과 팩킹 데이터 피연산자를 하나 이상의 목적지 저장 위치에 저장한다. 하나 이상의 결과 팩킹 데이터 피연산자는 4개의 4D 좌표의 복수의 세트를 포함한다. 4개의 4D 좌표의 세트 각각은 4D 모턴 좌표 중 상이한 하나에 대응한다.
예 2는 예 1의 프로세서를 포함하며, 실행 유닛은 디코드 유닛이 4D 모턴 좌표 변환 명령어를 디코딩하는 것에 응답하여 대응하는 4D 모턴 좌표의 비트들을 4개의 4D 좌표 중 상이한 하나에 각각 대응하는 4개의 연속 비트 스트링으로 4 방향 비트별 디인터리빙함으로써 4개의 4D 좌표의 세트 각각을 생성한다.
예 3은 예 1-2 중 어느 하나의 프로세서를 포함하며, 실행 유닛은 디코드 유닛이 4D 모턴 좌표 변환 명령어를 디코딩하는 것에 응답하여 적어도 주어진 4D 모턴 좌표의 위치 0, 4, 8, 12, 16, 20 및 24의 비트들의 값들을 제1 연속 비트 스트링으로서 하나 이상의 결과 팩킹 데이터 피연산자에 저장하며, 제1 연속 비트 스트링은 주어진 4D 모턴 좌표에 대응하는 4개의 4D 좌표의 주어진 세트 중 제1 4D 좌표에 대응한다. 실행 유닛은 또한 선택적으로 적어도 주어진 4D 모턴 좌표의 위치 1, 5, 9, 13, 17, 21 및 25의 비트들의 값들을 제2 연속 비트 스트링으로서 하나 이상의 결과 팩킹 데이터 피연산자에 저장하며, 제2 연속 비트 스트링은 4개의 4D 좌표의 주어진 세트 중 제2 4D 좌표에 대응한다. 실행 유닛은 또한 선택적으로 적어도 주어진 4D 모턴 좌표의 위치 2, 6, 10, 14, 18, 22 및 26의 비트들의 값들을 제3 연속 비트 스트링으로서 하나 이상의 결과 팩킹 데이터 피연산자에 저장하며, 제3 연속 비트 스트링은 4개의 4D 좌표의 주어진 세트 중 제3 4D 좌표에 대응한다. 실행 유닛은 또한 선택적으로 적어도 주어진 4D 모턴 좌표의 위치 3, 7, 11, 15, 19, 23 및 27의 비트들의 값들을 제4 연속 비트 스트링으로서 하나 이상의 결과 팩킹 데이터 피연산자에 저장하며, 제4 연속 비트 스트링은 4개의 4D 좌표의 주어진 세트 중 제4 4D 좌표에 대응한다.
예 4는 예 1-2 중 어느 하나의 프로세서를 포함하며, 실행 유닛은 디코드 유닛이 4D 모턴 좌표 변환 명령어를 디코딩하는 것에 응답하여 적어도 주어진 4D 모턴 좌표의 위치 0, 4, 8, 12, 16, 20, 24, 28, 32 및 36의 비트들의 값들을 제1 연속 비트 스트링으로서 하나 이상의 결과 팩킹 데이터 피연산자에 저장하며, 제1 연속 비트 스트링은 주어진 4D 모턴 좌표에 대응하는 4개의 4D 좌표의 주어진 세트 중 제1 4D 좌표에 대응한다. 실행 유닛은 또한 선택적으로 적어도 주어진 4D 모턴 좌표의 위치 1, 5, 9, 13, 17, 21, 25, 29, 33 및 37의 비트들의 값들을 제2 연속 비트 스트링으로서 하나 이상의 결과 팩킹 데이터 피연산자에 저장하며, 제2 연속 비트 스트링은 4개의 4D 좌표의 주어진 세트 중 제2 4D 좌표에 대응한다. 실행 유닛은 또한 선택적으로 적어도 주어진 4D 모턴 좌표의 위치 2, 6, 10, 14, 18, 22, 26, 30, 34 및 38의 비트들의 값들을 제3 연속 비트 스트링으로서 하나 이상의 결과 팩킹 데이터 피연산자에 저장하며, 제3 연속 비트 스트링은 4개의 4D 좌표의 주어진 세트 중 제3 4D 좌표에 대응한다. 실행 유닛은 또한 선택적으로 적어도 주어진 4D 모턴 좌표의 위치 3, 7, 11, 15, 19, 23, 27, 31, 35 및 39의 비트들의 값들을 제4 연속 비트 스트링으로서 하나 이상의 결과 팩킹 데이터 피연산자에 저장하며, 제4 연속 비트 스트링은 4개의 4D 좌표의 주어진 세트 중 제4 4D 좌표에 대응한다.
예 5는 예 1의 프로세서를 포함하며, 실행 유닛은 디코드 유닛이 4D 모턴 좌표 변환 명령어를 디코딩하는 것에 응답하여 4D 모턴 좌표 변환 명령어에 의해 지시되는 2개의 목적지 저장 위치에 2개의 결과 팩킹 데이터 피연산자를 저장한다. 결과 팩킹 데이터 피연산자 중 하나는 선택적으로 4개의 4D 좌표의 각각의 세트 중 첫 번째 2개를 저장한다. 결과 팩킹 데이터 피연산자 중 다른 하나는 선택적으로 4개의 4D 좌표의 각각의 세트 중 두 번째 2개를 저장한다.
예 6은 예 5의 프로세서를 포함하며, 주어진 4D 모턴 좌표가 소스 팩킹 데이터 피연산자의 32 비트 데이터 요소에 저장된다. 주어진 4D 모턴 좌표에 대응하는 4개의 4D 좌표의 세트 중 첫 번째 2개는 32 비트 데이터 요소와 동일한 비트 위치에 있는 상기 하나의 결과 팩킹 데이터 피연산자의 32 비트 부분의 최하위 16 비트에 저장된다. 4개의 4D 좌표의 세트 중 두 번째 2개는 32 비트 데이터 요소와 동일한 비트 위치에 있는 상기 다른 하나의 결과 팩킹 데이터 피연산자의 32 비트 부분의 최하위 16 비트에 저장된다.
예 7은 예 5의 프로세서를 포함하며, 주어진 4D 모턴 좌표가 소스 팩킹 데이터 피연산자의 64 비트 데이터 요소에 저장된다. 주어진 4D 모턴 좌표에 대응하는 4개의 4D 좌표의 세트 중 첫 번째 2개는 64 비트 데이터 요소와 동일한 비트 위치에 있는 상기 하나의 결과 팩킹 데이터 피연산자의 64 비트 부분의 최하위 32 비트에 저장된다. 4개의 4D 좌표의 세트 중 두 번째 2개는 64 비트 데이터 요소와 동일한 비트 위치에 있는 상기 다른 하나의 결과 팩킹 데이터 피연산자의 64 비트 부분의 최하위 32 비트에 저장된다.
예 8은 예 1의 프로세서를 포함하며, 실행 유닛은 디코드 유닛이 4D 모턴 좌표 변환 명령어를 디코딩하는 것에 응답하여 선택적으로 단일 결과 팩킹 데이터 피연산자를 4D 모턴 좌표 변환 명령어에 의해 지시되는 단일 목적지 저장 위치에 저장한다 . 4개의 4D 좌표의 각각의 세트는 선택적으로 대응하는 4D 모턴 좌표를 갖는 소스 팩킹 데이터 피연산자의 데이터 요소와 동일한 상대 비트 위치에 있는 단일 결과 팩킹 데이터 피연산자의 상이한 부분에 저장된다.
예 9는 예 8의 프로세서를 포함하며, 주어진 4D 모턴 좌표가 소스 팩킹 데이터 피연산자의 32 비트 데이터 요소에 저장된다. 또한, 주어진 4D 모턴 좌표에 대응하는 4개의 4D 좌표의 주어진 세트 중 각각의 좌표는 32 비트 데이터 요소와 동일한 비트 위치에 있는 단일 결과 팩킹 데이터 피연산자의 32 비트 부분의 상이한 8 비트 부분에 저장된다.
예 10은 예 8의 프로세서를 포함하며, 주어진 4D 모턴 좌표가 소스 팩킹 데이터 피연산자의 64 비트 데이터 요소에 저장된다. 또한, 주어진 4D 모턴 좌표에 대응하는 4개의 4D 좌표의 주어진 세트 중 각각의 좌표는 64 비트 데이터 요소와 동일한 비트 위치에 있는 단일 결과 팩킹 데이터 피연산자의 64 비트 부분의 상이한 16 비트 부분에 저장된다.
예 11은 예 1 내지 10 중 어느 하나의 프로세서를 포함하며, 분기를 예측하는 선택적인 분기 예측 유닛, 및 분기 예측 유닛과 결합된 선택적인 명령어 사전 인출 유닛을 더 포함한다. 명령어 사전 인출 유닛은 4D 모턴 좌표 변환 명령어를 포함하는 명령어를 사전 인출한다. 선택적인 레벨 1(L1) 명령어 캐시가 명령어 사전 인출 유닛과 결합된다. L1 명령어 캐시는 4D 모턴 좌표 변환 명령어를 포함하는 명령어를 저장한다. 선택적인 L1 데이터 캐시가 데이터 저장을 위해 포함된다. 선택적인 레벨 2(L2) 캐시가 4D 모턴 좌표 변환 명령어를 포함하는 데이터 및 명령어를 저장하기 위해 포함된다. 선택적인 명령어 인출 유닛이 L1 명령어 캐시 및 디코드 유닛과 결합되어 L1 명령어 캐시로부터 4D 모턴 좌표 변환 명령어를 인출하고 4D 모턴 좌표 변환 명령어를 디코드 유닛에 제공한다. 선택적인 레지스터 리네임 유닛이 팩킹 데이터 레지스터와 결합되어 팩킹 데이터 레지스터를 리네이밍한다.
예 12는 사차원(4D) 모턴 좌표 변환 명령어를 수신하는 단계를 포함하는 프로세서의 방법이다. 4D 모턴 좌표 변환 명령어는 복수의 4D 모턴 좌표를 포함하는 소스 팩킹 데이터 피연산자를 지시하고, 하나 이상의 목적지 저장 위치를 지시한다. 방법은 또한 하나 이상의 결과 팩킹 데이터 피연산자를 하나 이상의 목적지 저장 위치에 저장하는 단계를 포함한다. 하나 이상의 결과 팩킹 데이터 피연산자는 4개의 4D 좌표의 복수의 세트를 포함한다. 사차원 좌표의 세트 각각은 사차원 모턴 좌표 중 상이한 하나에 대응한다.
예 13은 예 12의 방법을 포함하며, 대응하는 4D 모턴 좌표의 비트들을 4개의 4D 좌표 중 상이한 하나에 각각 대응하는 4개의 연속 비트 스트링으로 4 방향 비트별 디인터리빙함으로써 4개의 4D 좌표의 세트 각각을 생성하는 단계를 더 포함한다.
예 14는 예 12의 방법을 포함하며, 하나 이상의 결과 팩킹 데이터 피연산자를 저장하는 단계는 적어도 주어진 4D 모턴 좌표의 위치 0, 4, 8, 12, 16, 20 및 24의 비트들의 값들을 제1 연속 비트 스트링으로서 하나 이상의 결과 팩킹 데이터 피연산자에 저장하며, 제1 연속 비트 스트링은 주어진 4D 모턴 좌표에 대응하는 4개의 4D 좌표의 주어진 세트 중 제1 4D 좌표에 대응한다. 또한, 적어도 주어진 4D 모턴 좌표의 위치 1, 5, 9, 13, 17, 21 및 25의 비트들의 값들을 제2 연속 비트 스트링으로서 하나 이상의 결과 팩킹 데이터 피연산자에 저장하며, 제2 연속 비트 스트링은 4개의 4D 좌표의 주어진 세트 중 제2 4D 좌표에 대응한다. 또한, 적어도 주어진 4D 모턴 좌표의 위치 2, 6, 10, 14, 18, 22 및 26의 비트들의 값들을 제3 연속 비트 스트링으로서 하나 이상의 결과 팩킹 데이터 피연산자에 저장하며, 제3 연속 비트 스트링은 4개의 4D 좌표의 주어진 세트 중 제3 4D 좌표에 대응한다. 또한, 적어도 주어진 4D 모턴 좌표의 위치 3, 7, 11, 15, 19, 23 및 27의 비트들의 값들을 제4 연속 비트 스트링으로서 하나 이상의 결과 팩킹 데이터 피연산자에 저장하며, 제4 연속 비트 스트링은 4개의 4D 좌표의 주어진 세트 중 제4 4D 좌표에 대응한다.
예 15는 예 12의 방법을 포함하며, 하나 이상의 결과 팩킹 데이터 피연산자를 저장하는 단계는 적어도 주어진 4D 모턴 좌표의 위치 0, 4, 8, 12, 16, 20, 24, 28, 32 및 36의 비트들의 값들을 제1 연속 비트 스트링으로서 하나 이상의 결과 팩킹 데이터 피연산자에 저장하며, 제1 연속 비트 스트링은 주어진 4D 모턴 좌표에 대응하는 4개의 4D 좌표의 주어진 세트 중 제1 4D 좌표에 대응한다. 또한, 적어도 주어진 4D 모턴 좌표의 위치 1, 5, 9, 13, 17, 21, 25, 29, 33 및 37의 비트들의 값들을 제2 연속 비트 스트링으로서 하나 이상의 결과 팩킹 데이터 피연산자에 저장하며, 제2 연속 비트 스트링은 4개의 4D 좌표의 주어진 세트 중 제2 4D 좌표에 대응한다. 또한, 적어도 주어진 4D 모턴 좌표의 위치 2, 6, 10, 14, 18, 22, 26, 30, 34 및 38의 비트들의 값들을 제3 연속 비트 스트링으로서 하나 이상의 결과 팩킹 데이터 피연산자에 저장하며, 제3 연속 비트 스트링은 4개의 4D 좌표의 주어진 세트 중 제3 4D 좌표에 대응한다. 또한, 적어도 주어진 4D 모턴 좌표의 위치 3, 7, 11, 15, 19, 23, 27, 31, 35 및 39의 비트들의 값들을 제4 연속 비트 스트링으로서 하나 이상의 결과 팩킹 데이터 피연산자에 저장하며, 제4 연속 비트 스트링은 4개의 4D 좌표의 주어진 세트 중 제4 4D 좌표에 대응한다.
예 16은 예 12의 방법을 포함하며, 하나 이상의 결과 팩킹 데이터 피연산자를 저장하는 단계는 4D 모턴 좌표 변환 명령어에 의해 지시된 2개의 목적지 저장 위치에 2개의 결과 팩킹 데이터 피연산자를 저장하는 단계를 포함한다. 저장하는 단계는 결과 팩킹 데이터 피연산자 중 하나에 4개의 4D 좌표의 각각의 세트 중 첫 번째 2개를 저장하는 단계, 및 결과 팩킹 데이터 피연산자 중 다른 하나에 4개의 4D 좌표의 각각의 세트 중 두 번째 2개를 저장하는 단계를 포함한다.
예 17은 예 16의 방법을 포함하며, 소스 팩킹 데이터 피연산자의 32 비트 데이터 요소 내의 주어진 4D 모턴 좌표에 대응하는 4개의 4D 좌표의 세트 중 첫 번째 2개를 상기 하나의 결과 팩킹 데이터 피연산자의 32 비트 부분 중 최하위 16 비트에 저장하는 단계를 더 포함하며, 32 비트 부분은 32 비트 데이터 요소와 동일한 비트 위치에 있다. 방법은 또한 32 비트 데이터 요소와 동일한 비트 위치에 있는 상기 다른 하나의 결과 팩킹 데이터 피연산자의 32 비트 부분 중 최하위 16 비트에 4개의 4D 좌표의 세트 중 두 번째 2개를 저장하는 단계를 포함한다.
예 18은 예 16의 방법을 포함하며, 소스 팩킹 데이터 피연산자의 64 비트 데이터 요소 내의 주어진 4D 모턴 좌표에 대응하는 4개의 4D 좌표의 세트 중 첫 번째 2개를 상기 하나의 결과 팩킹 데이터 피연산자의 64 비트 부분 중 최하위 32 비트에 저장하는 단계를 더 포함하며, 64 비트 부분은 64 비트 데이터 요소와 동일한 비트 위치에 있다. 방법은 또한 선택적으로 64 비트 데이터 요소와 동일한 비트 위치에 있는 상기 다른 하나의 결과 팩킹 데이터 피연산자의 64 비트 부분 중 최하위 32 비트에 4개의 4D 좌표의 세트 중 두 번째 2개를 저장하는 단계를 포함한다.
예 19는 예 12의 방법을 포함하며, 하나 이상의 결과 팩킹 데이터 피연산자를 저장하는 단계는 4D 모턴 좌표 변환 명령어에 의해 지시된 단일 목적지 저장 위치에 단일 결과 팩킹 데이터 피연산자를 저장하는 단계를 포함한다. 저장하는 단계는 대응하는 4D 모턴 좌표를 갖는 소스 팩킹 데이터 피연산자의 데이터 요소와 동일한 상대 비트 위치에 있는 단일 결과 팩킹 데이터 피연산자의 상이한 부분에 4개의 4D 좌표의 각각의 세트를 저장하는 단계를 포함할 수 있다.
예 20은 예 19의 방법을 포함하며, 소스 팩킹 데이터 피연산자의 32 비트 데이터 요소 내의 주어진 4D 모턴 좌표에 대응하는 4개의 4D 좌표의 주어진 세트 중 각각의 좌표를 단일 결과 팩킹 데이터 피연산자의 32 비트 부분 중 상이한 8 비트 부분에 저장하는 단계를 더 포함한다. 32 비트 부분은 32 비트 데이터 요소와 동일한 비트 위치에 있을 수 있다.
예 21은 예 19의 방법을 포함하며, 소스 팩킹 데이터 피연산자의 64 비트 데이터 요소 내의 주어진 4D 모턴 좌표에 대응하는 4개의 4D 좌표의 주어진 세트 중 각각의 좌표를 단일 결과 팩킹 데이터 피연산자의 64 비트 부분 중 상이한 16 비트 부분에 저장하는 단계를 더 포함한다. 64 비트 부분은 64 비트 데이터 요소와 동일한 비트 위치에 있을 수 있다.
예 22는 인터커넥트, 및 인터커넥트와 결합된 프로세서를 포함하는 명령어 처리 시스템이다. 프로세서는 복수의 데이터 요소를 포함하는 소스 팩킹 데이터 피연산자를 지시하고 하나 이상의 목적지 저장 위치를 지시하는 명령어를 수신한다. 프로세서는 명령어에 응답하여 하나 이상의 결과 팩킹 데이터 피연산자를 하나 이상의 목적지 저장 위치에 저장한다. 하나 이상의 결과 팩킹 데이터 피연산자는 소스 팩킹 데이터 피연산자 내의 각각의 데이터 요소에 대한 4개의 비트 스트링의 대응하는 세트를 포함한다. 4개의 비트 스트링의 각각의 세트는 제1 비트 스트링, 제2 비트 스트링, 제3 비트 스트링 및 제4 비트 스트링을 포함한다. 각각의 제1 비트 스트링은 적어도 소스 팩킹 데이터 피연산자의 대응하는 데이터 요소의 위치 0, 4, 8, 12, 16, 20 및 24의 비트들의 값들을 포함한다. 각각의 제2 비트 스트링은 적어도 소스 팩킹 데이터 피연산자의 대응하는 데이터 요소의 위치 1, 5, 9, 13, 17, 21 및 25의 비트들의 값들을 포함한다. 각각의 제3 비트 스트링은 적어도 소스 팩킹 데이터 피연산자의 대응하는 데이터 요소의 위치 2, 6, 10, 14, 18, 22 및 26의 비트들의 값들을 포함한다. 각각의 제4 비트 스트링은 적어도 소스 팩킹 데이터 피연산자의 대응하는 데이터 요소의 위치 3, 7, 11, 15, 19, 23 및 27의 비트들의 값들을 포함한다. 시스템은 또한 인터커넥트와 결합된 동적 랜덤 액세스 메모리(DRAM)를 포함한다.
예 23은 예 22의 시스템을 포함하며, 프로세서는 명령어에 응답하여 단일 결과 팩킹 데이터 피연산자를 단일 목적지 저장 위치에 저장하고, 단일 결과 팩킹 데이터 피연산자는 소스 팩킹 데이터 피연산자 내의 각각의 데이터 요소에 대한 4개의 비트 스트링의 세트들을 갖는다.
예 24는 비일시적 머신 판독 가능 저장 매체를 포함하는 제조물이다. 비일시적 머신 판독 가능 저장 매체는 명령어를 저장한다. 명령어는 복수의 데이터 요소를 포함하는 소스 팩킹 데이터 피연산자를 지시하고, 하나 이상의 목적지 저장 위치를 지시한다. 명령어는 머신에 의해 실행되는 경우에 머신으로 하여금 하나 이상의 결과 팩킹 데이터 피연산자를 하나 이상의 목적지 저장 위치에 저장하는 것을 포함하는 연산을 수행하게 한다. 하나 이상의 결과 팩킹 데이터 피연산자는 소스 팩킹 데이터 피연산자 내의 각각의 데이터 요소에 대한 4개의 비트 스트링의 대응하는 세트를 포함한다. 4개의 비트 스트링의 각각의 세트는 제1 비트 스트링, 제2 비트 스트링, 제3 비트 스트링 및 제4 비트 스트링을 포함한다. 각각의 제1 비트 스트링은 적어도 소스 팩킹 데이터 피연산자의 대응하는 데이터 요소의 위치 0, 4, 8, 12, 16, 20 및 24의 비트들의 값들을 포함한다. 각각의 제2 비트 스트링은 적어도 소스 팩킹 데이터 피연산자의 대응하는 데이터 요소의 위치 1, 5, 9, 13, 17, 21 및 25의 비트들의 값들을 포함한다. 각각의 제3 비트 스트링은 적어도 소스 팩킹 데이터 피연산자의 대응하는 데이터 요소의 위치 2, 6, 10, 14, 18, 22 및 26의 비트들의 값들을 포함한다. 각각의 제4 비트 스트링은 적어도 소스 팩킹 데이터 피연산자의 대응하는 데이터 요소의 위치 3, 7, 11, 15, 19, 23 및 27의 비트들의 값들을 포함한다.
예 25는 예 24의 제조물을 포함하며, 명령어는 머신으로 하여금 제1 결과 팩킹 데이터 피연산자에 제1 및 제2 비트 스트링 모두를 저장하고, 제2 결과 팩킹 데이터 피연산자에 제3 및 제4 비트 스트링 모두를 저장하게 한다.
예 26은 예 12 내지 21 중 어느 하나의 방법을 수행하도록 동작하는 프로세서 또는 다른 장치이다.
예 27은 예 12 내지 21 중 어느 하나의 방법을 수행하는 수단을 포함하는 프로세서 또는 다른 장치이다.
예 28은 예 12 내지 21 중 어느 하나의 방법을 수행하는 모듈 및/또는 유닛 및/또는 논리 및/또는 회로 및/또는 수단의 임의의 조합을 포함하는 프로세서 또는 다른 장치이다.
예 29는 프로세서, 컴퓨터 시스템, 전자 디바이스 또는 다른 머신에 의해 실행되는 경우 및/또는 실행될 때 머신으로 하여금 예 12 내지 21 중 어느 하나의 방법을 수행하게 하는 명령어를 선택적으로 저장하거나 제공하는 선택적으로 비일시적인 머신 판독 가능 매체를 포함하는 제조물이다.
예 30은 실질적으로 본 명세서에서 설명된 바와 같은 프로세서 또는 다른 장치이다.
예 31은 실질적으로 본 명세서에서 설명된 바와 같은 임의의 방법을 수행하도록 동작하는 프로세서 또는 다른 장치이다.

Claims (25)

  1. 프로세서로서,
    복수의 팩킹 데이터 레지스터(packed data register);
    사차원(4D) 모턴 좌표 변환 명령어(Morton coordinate conversion instruction)를 디코딩하는 디코드 유닛 - 상기 4D 모턴 좌표 변환 명령어는 복수의 4D 모턴 좌표를 포함하는 소스 팩킹 데이터 피연산자를 지시하고, 하나 이상의 목적지 저장 위치를 지시함 -; 및
    상기 팩킹 데이터 레지스터 및 상기 디코드 유닛과 결합된 실행 유닛 - 상기 실행 유닛은 상기 디코드 유닛이 상기 4D 모턴 좌표 변환 명령어를 디코딩하는 것에 응답하여 하나 이상의 결과 팩킹 데이터 피연산자를 상기 하나 이상의 목적지 저장 위치에 저장하며, 상기 하나 이상의 결과 팩킹 데이터 피연산자는 4개의 4D 좌표의 복수의 세트를 포함하고, 상기 4개의 4D 좌표의 세트 각각은 상기 4D 모턴 좌표 중 상이한 하나에 대응함 -
    을 포함하는 프로세서.
  2. 제1항에 있어서,
    상기 실행 유닛은 상기 디코드 유닛이 상기 4D 모턴 좌표 변환 명령어를 디코딩하는 것에 응답하여 대응하는 4D 모턴 좌표의 비트들을 상기 4개의 4D 좌표 중 상이한 하나에 각각 대응하는 4개의 연속 비트 스트링(contiguous strings of bits)으로 4 방향 비트별 디인터리빙(four-way bitwise de-interleave)을 수행함으로써 상기 4개의 4D 좌표의 세트 각각을 생성하는 프로세서.
  3. 제1항 또는 제2항에 있어서,
    상기 실행 유닛은 상기 디코드 유닛이 상기 4D 모턴 좌표 변환 명령어를 디코딩하는 것에 응답하여:
    적어도 주어진 4D 모턴 좌표의 위치 0, 4, 8, 12, 16, 20 및 24의 비트들의 값들을 제1 연속 비트 스트링으로서 상기 하나 이상의 결과 팩킹 데이터 피연산자에 저장하고 - 상기 제1 연속 비트 스트링은 상기 주어진 4D 모턴 좌표에 대응하는 4개의 4D 좌표의 주어진 세트 중 제1 4D 좌표에 대응함 -;
    적어도 상기 주어진 4D 모턴 좌표의 위치 1, 5, 9, 13, 17, 21 및 25의 비트들의 값들을 제2 연속 비트 스트링으로서 상기 하나 이상의 결과 팩킹 데이터 피연산자에 저장하고 - 상기 제2 연속 비트 스트링은 4개의 4D 좌표의 상기 주어진 세트 중 제2 4D 좌표에 대응함 -;
    적어도 상기 주어진 4D 모턴 좌표의 위치 2, 6, 10, 14, 18, 22 및 26의 비트들의 값들을 제3 연속 비트 스트링으로서 상기 하나 이상의 결과 팩킹 데이터 피연산자에 저장하고 - 상기 제3 연속 비트 스트링은 4개의 4D 좌표의 상기 주어진 세트 중 제3 4D 좌표에 대응함 -;
    적어도 상기 주어진 4D 모턴 좌표의 위치 3, 7, 11, 15, 19, 23 및 27의 비트들의 값들을 제4 연속 비트 스트링으로서 상기 하나 이상의 결과 팩킹 데이터 피연산자에 저장하며, 상기 제3 연속 비트 스트링은 4개의 4D 좌표의 상기 주어진 세트 중 제4 4D 좌표에 대응하는 프로세서.
  4. 제1항 또는 제2항에 있어서,
    상기 실행 유닛은 상기 디코드 유닛이 상기 4D 모턴 좌표 변환 명령어를 디코딩하는 것에 응답하여:
    적어도 주어진 4D 모턴 좌표의 위치 0, 4, 8, 12, 16, 20, 24, 28, 32 및 36의 비트들의 값들을 제1 연속 비트 스트링으로서 상기 하나 이상의 결과 팩킹 데이터 피연산자에 저장하고 - 상기 제1 연속 비트 스트링은 상기 주어진 4D 모턴 좌표에 대응하는 4개의 4D 좌표의 주어진 세트 중 제1 4D 좌표에 대응함 -;
    적어도 상기 주어진 4D 모턴 좌표의 위치 1, 5, 9, 13, 17, 21, 25, 29, 33 및 37의 비트들의 값들을 제2 연속 비트 스트링으로서 상기 하나 이상의 결과 팩킹 데이터 피연산자에 저장하고 - 상기 제2 연속 비트 스트링은 4개의 4D 좌표의 상기 주어진 세트 중 제2 4D 좌표에 대응함 -;
    적어도 상기 주어진 4D 모턴 좌표의 위치 2, 6, 10, 14, 18, 22, 26, 30, 34 및 38의 비트들의 값들을 제3 연속 비트 스트링으로서 상기 하나 이상의 결과 팩킹 데이터 피연산자에 저장하고 - 상기 제3 연속 비트 스트링은 4개의 4D 좌표의 상기 주어진 세트 중 제3 4D 좌표에 대응함 -;
    적어도 상기 주어진 4D 모턴 좌표의 위치 3, 7, 11, 15, 19, 23, 27, 31, 35 및 39의 비트들의 값들을 제4 연속 비트 스트링으로서 상기 하나 이상의 결과 팩킹 데이터 피연산자에 저장하며, 상기 제3 연속 비트 스트링은 4개의 4D 좌표의 상기 주어진 세트 중 제4 4D 좌표에 대응하는 프로세서.
  5. 제1항에 있어서,
    상기 실행 유닛은 상기 디코드 유닛이 상기 4D 모턴 좌표 변환 명령어를 디코딩하는 것에 응답하여 상기 4D 모턴 좌표 변환 명령어에 의해 지시되는 2개의 목적지 저장 위치에 2개의 결과 팩킹 데이터 피연산자를 저장하고, 상기 결과 팩킹 데이터 피연산자 중 하나는 4개의 4D 좌표의 각각의 세트 중 첫 번째 2개를 저장하고, 상기 결과 팩킹 데이터 피연산자 중 다른 하나는 4개의 4D 좌표의 각각의 세트 중 두 번째 2개를 저장하는 프로세서.
  6. 제5항에 있어서,
    주어진 4D 모턴 좌표가 상기 소스 팩킹 데이터 피연산자의 32 비트 데이터 요소에 저장되고, 상기 주어진 4D 모턴 좌표에 대응하는 4개의 4D 좌표의 세트 중 첫 번째 2개는 상기 32 비트 데이터 요소와 동일한 비트 위치에 있는 상기 하나의 결과 팩킹 데이터 피연산자의 32 비트 부분 중 최하위 16 비트에 저장되고, 4개의 4D 좌표의 상기 세트 중 두 번째 2개는 상기 32 비트 데이터 요소와 동일한 비트 위치에 있는 상기 다른 하나의 결과 팩킹 데이터 피연산자의 32 비트 부분 중 최하위 16 비트에 저장되는 프로세서.
  7. 제5항에 있어서,
    주어진 4D 모턴 좌표가 상기 소스 팩킹 데이터 피연산자의 64 비트 데이터 요소에 저장되고, 상기 주어진 4D 모턴 좌표에 대응하는 4개의 4D 좌표의 세트 중 첫 번째 2개는 상기 64 비트 데이터 요소와 동일한 비트 위치에 있는 상기 하나의 결과 팩킹 데이터 피연산자의 64 비트 부분 중 최하위 32 비트에 저장되고, 4개의 4D 좌표의 상기 세트 중 두 번째 2개는 상기 64 비트 데이터 요소와 동일한 비트 위치에 있는 상기 다른 하나의 결과 팩킹 데이터 피연산자의 64 비트 부분 중 최하위 32 비트에 저장되는 프로세서.
  8. 제1항에 있어서,
    상기 실행 유닛은 상기 디코드 유닛이 상기 4D 모턴 좌표 변환 명령어를 디코딩하는 것에 응답하여 단일 결과 팩킹 데이터 피연산자를 상기 4D 모턴 좌표 변환 명령어에 의해 지시되는 단일 목적지 저장 위치에 저장하고, 4개의 4D 좌표의 각각의 세트는 대응하는 4D 모턴 좌표를 갖는 상기 소스 팩킹 데이터 피연산자의 데이터 요소와 동일한 상대 비트 위치에 있는 상기 단일 결과 팩킹 데이터 피연산자의 상이한 부분에 저장되는 프로세서.
  9. 제8항에 있어서,
    주어진 4D 모턴 좌표가 상기 소스 팩킹 데이터 피연산자의 32 비트 데이터 요소에 저장되고, 상기 주어진 4D 모턴 좌표에 대응하는 4개의 4D 좌표의 주어진 세트 중 각각의 좌표는 상기 32 비트 데이터 요소와 동일한 비트 위치에 있는 상기 단일 결과 팩킹 데이터 피연산자의 32 비트 부분 중 상이한 8 비트 부분에 저장되는 프로세서.
  10. 제8항에 있어서,
    주어진 4D 모턴 좌표가 상기 소스 팩킹 데이터 피연산자의 64 비트 데이터 요소에 저장되고, 상기 주어진 4D 모턴 좌표에 대응하는 4개의 4D 좌표의 주어진 세트 중 각각의 좌표는 상기 64 비트 데이터 요소와 동일한 비트 위치에 있는 상기 단일 결과 팩킹 데이터 피연산자의 64 비트 부분 중 상이한 16 비트 부분에 저장되는 프로세서.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    분기를 예측하는 분기 예측 유닛;
    상기 분기 예측 유닛과 결합된 명령어 사전 인출 유닛(instruction prefetch unit) - 상기 명령어 사전 인출 유닛은 상기 4D 모턴 좌표 변환 명령어를 포함하는 명령어를 사전 인출함 -;
    상기 명령어 사전 인출 유닛과 결합된 레벨 1(L1) 명령어 캐시 - 상기 L1 명령어 캐시는 상기 4D 모턴 좌표 변환 명령어를 포함하는 명령어를 저장함 -;
    데이터를 저장하는 L1 데이터 캐시;
    상기 4D 모턴 좌표 변환 명령어를 포함하는 데이터 및 명령어를 저장하는 레벨 2(L2) 캐시;
    상기 L1 명령어 캐시 및 상기 디코드 유닛과 결합되어 상기 L1 명령어 캐시로부터 상기 4D 모턴 좌표 변환 명령어를 인출하고 상기 4D 모턴 좌표 변환 명령어를 상기 디코드 유닛에 제공하는 명령어 인출 유닛; 및
    상기 팩킹 데이터 레지스터와 결합되어 상기 팩킹 데이터 레지스터를 리네이밍하는 레지스터 리네임 유닛
    을 더 포함하는 프로세서.
  12. 프로세서의 방법으로서,
    사차원(4D) 모턴 좌표 변환 명령어를 수신하는 단계 - 상기 4D 모턴 좌표 변환 명령어는 복수의 4D 모턴 좌표를 포함하는 소스 팩킹 데이터 피연산자를 지시하고, 하나 이상의 목적지 저장 위치를 지시함 -; 및
    하나 이상의 결과 팩킹 데이터 피연산자를 상기 하나 이상의 목적지 저장 위치에 저장하는 단계 - 상기 하나 이상의 결과 팩킹 데이터 피연산자는 4개의 4D 좌표의 복수의 세트를 포함하고, 상기 사차원 좌표의 세트 각각은 상기 사차원 모턴 좌표 중 상이한 하나에 대응함 -
    를 포함하는 방법.
  13. 제12항에 있어서,
    대응하는 4D 모턴 좌표의 비트들을 상기 4개의 4D 좌표 중 상이한 하나에 각각 대응하는 4개의 연속 비트 스트링으로 4 방향 비트별 디인터리빙을 수행함으로써 상기 4개의 4D 좌표의 세트 각각을 생성하는 단계를 더 포함하는 방법.
  14. 제12항에 있어서,
    상기 하나 이상의 결과 팩킹 데이터 피연산자를 저장하는 단계는
    적어도 주어진 4D 모턴 좌표의 위치 0, 4, 8, 12, 16, 20 및 24의 비트들의 값들을 제1 연속 비트 스트링으로서 상기 하나 이상의 결과 팩킹 데이터 피연산자에 저장하는 단계 - 상기 제1 연속 비트 스트링은 상기 주어진 4D 모턴 좌표에 대응하는 4개의 4D 좌표의 주어진 세트 중 제1 4D 좌표에 대응함 -;
    적어도 상기 주어진 4D 모턴 좌표의 위치 1, 5, 9, 13, 17, 21 및 25의 비트들의 값들을 제2 연속 비트 스트링으로서 상기 하나 이상의 결과 팩킹 데이터 피연산자에 저장하는 단계 - 상기 제2 연속 비트 스트링은 4개의 4D 좌표의 상기 주어진 세트 중 제2 4D 좌표에 대응함 -;
    적어도 상기 주어진 4D 모턴 좌표의 위치 2, 6, 10, 14, 18, 22 및 26의 비트들의 값들을 제3 연속 비트 스트링으로서 상기 하나 이상의 결과 팩킹 데이터 피연산자에 저장하는 단계 - 상기 제3 연속 비트 스트링은 4개의 4D 좌표의 상기 주어진 세트 중 제3 4D 좌표에 대응함 -; 및
    적어도 상기 주어진 4D 모턴 좌표의 위치 3, 7, 11, 15, 19, 23 및 27의 비트들의 값들을 제4 연속 비트 스트링으로서 상기 하나 이상의 결과 팩킹 데이터 피연산자에 저장하는 단계 - 상기 제3 연속 비트 스트링은 4개의 4D 좌표의 상기 주어진 세트 중 제4 4D 좌표에 대응함 -
    를 포함하는 방법.
  15. 제12항에 있어서,
    상기 하나 이상의 결과 팩킹 데이터 피연산자를 저장하는 단계는
    적어도 주어진 4D 모턴 좌표의 위치 0, 4, 8, 12, 16, 20, 24, 28, 32 및 36의 비트들의 값들을 제1 연속 비트 스트링으로서 상기 하나 이상의 결과 팩킹 데이터 피연산자에 저장하는 단계 - 상기 제1 연속 비트 스트링은 상기 주어진 4D 모턴 좌표에 대응하는 4개의 4D 좌표의 주어진 세트 중 제1 4D 좌표에 대응함 -;
    적어도 상기 주어진 4D 모턴 좌표의 위치 1, 5, 9, 13, 17, 21, 25, 29, 33 및 37의 비트들의 값들을 제2 연속 비트 스트링으로서 상기 하나 이상의 결과 팩킹 데이터 피연산자에 저장하는 단계 - 상기 제2 연속 비트 스트링은 4개의 4D 좌표의 상기 주어진 세트 중 제2 4D 좌표에 대응함 -;
    적어도 상기 주어진 4D 모턴 좌표의 위치 2, 6, 10, 14, 18, 22, 26, 30, 34 및 38의 비트들의 값들을 제3 연속 비트 스트링으로서 상기 하나 이상의 결과 팩킹 데이터 피연산자에 저장하는 단계 - 상기 제3 연속 비트 스트링은 4개의 4D 좌표의 상기 주어진 세트 중 제3 4D 좌표에 대응함 -; 및
    적어도 상기 주어진 4D 모턴 좌표의 위치 3, 7, 11, 15, 19, 23, 27, 31, 35 및 39의 비트들의 값들을 제4 연속 비트 스트링으로서 상기 하나 이상의 결과 팩킹 데이터 피연산자에 저장하는 단계 - 상기 제3 연속 비트 스트링은 4개의 4D 좌표의 상기 주어진 세트 중 제4 4D 좌표에 대응함 -
    를 포함하는 방법.
  16. 제12항에 있어서,
    상기 하나 이상의 결과 팩킹 데이터 피연산자를 저장하는 단계는 상기 4D 모턴 좌표 변환 명령어에 의해 지시된 2개의 목적지 저장 위치에 2개의 결과 팩킹 데이터 피연산자를 저장하는 단계를 포함하고, 상기 2개의 결과 팩킹 데이터 피연산자를 저장하는 단계는 상기 결과 팩킹 데이터 피연산자 중 하나에 4개의 4D 좌표의 각각의 세트 중 첫 번째 2개를 저장하는 단계, 및 상기 결과 팩킹 데이터 피연산자 중 다른 하나에 4개의 4D 좌표의 각각의 세트 중 두 번째 2개를 저장하는 단계를 포함하는 방법.
  17. 제16항에 있어서,
    상기 소스 팩킹 데이터 피연산자의 32 비트 데이터 요소 내의 주어진 4D 모턴 좌표에 대응하는 4개의 4D 좌표의 세트 중 첫 번째 2개를 상기 하나의 결과 팩킹 데이터 피연산자의 32 비트 부분 중 최하위 16 비트에 저장하는 단계 - 상기 32 비트 부분은 상기 32 비트 데이터 요소와 동일한 비트 위치에 있음 -; 및
    상기 32 비트 데이터 요소와 동일한 비트 위치에 있는 상기 다른 하나의 결과 팩킹 데이터 피연산자의 32 비트 부분 중 최하위 16 비트에 4개의 4D 좌표의 상기 세트 중 두 번째 2개를 저장하는 단계
    를 더 포함하는 방법.
  18. 제16항에 있어서,
    상기 소스 팩킹 데이터 피연산자의 64 비트 데이터 요소 내의 주어진 4D 모턴 좌표에 대응하는 4개의 4D 좌표의 세트 중 첫 번째 2개를 상기 하나의 결과 팩킹 데이터 피연산자의 64 비트 부분 중 최하위 32 비트에 저장하는 단계 - 상기 64 비트 부분은 상기 64 비트 데이터 요소와 동일한 비트 위치에 있음 -; 및
    상기 64 비트 데이터 요소와 동일한 비트 위치에 있는 상기 다른 하나의 결과 팩킹 데이터 피연산자의 64 비트 부분 중 최하위 32 비트에 4개의 4D 좌표의 상기 세트 중 두 번째 2개를 저장하는 단계
    를 더 포함하는 방법.
  19. 제12항에 있어서,
    상기 하나 이상의 결과 팩킹 데이터 피연산자를 저장하는 단계는 상기 4D 모턴 좌표 변환 명령어에 의해 지시된 단일 목적지 저장 위치에 단일 결과 팩킹 데이터 피연산자를 저장하는 단계를 포함하고, 상기 단일 결과 팩킹 데이터 피연산자를 저장하는 단계는 대응하는 4D 모턴 좌표를 갖는 상기 소스 팩킹 데이터 피연산자의 데이터 요소와 동일한 상대 비트 위치에 있는 상기 단일 결과 팩킹 데이터 피연산자의 상이한 부분에 4개의 4D 좌표의 각각의 세트를 저장하는 단계를 포함하는 방법.
  20. 제19항에 있어서,
    상기 소스 팩킹 데이터 피연산자의 32 비트 데이터 요소 내의 주어진 4D 모턴 좌표에 대응하는 4개의 4D 좌표의 주어진 세트 중 각각의 좌표를 상기 단일 결과 팩킹 데이터 피연산자의 32 비트 부분 중 상이한 8 비트 부분에 저장하는 단계를 더 포함하고, 상기 32 비트 부분은 상기 32 비트 데이터 요소와 동일한 비트 위치에 있는 방법.
  21. 제19항에 있어서,
    상기 소스 팩킹 데이터 피연산자의 64 비트 데이터 요소 내의 주어진 4D 모턴 좌표에 대응하는 4개의 4D 좌표의 주어진 세트 중 각각의 좌표를 상기 단일 결과 팩킹 데이터 피연산자의 64 비트 부분 중 상이한 16 비트 부분에 저장하는 단계를 더 포함하고, 상기 64 비트 부분은 상기 64 비트 데이터 요소와 동일한 비트 위치에 있는 방법.
  22. 제12항 내지 제21항 중 어느 한 항의 방법을 수행하는 수단을 포함하는 장치.
  23. 머신에 의해 실행되는 경우에 상기 머신으로 하여금 제12항 내지 제21항 중 어느 한 항의 방법을 수행하게 하는 명령어를 저장하는 비일시적 머신 판독 가능 매체를 포함하는 제조물.
  24. 전자 디바이스로서,
    인터커넥트;
    상기 인터커넥트에 결합된 제1항 내지 제11항 중 어느 한 항의 프로세서; 및
    상기 인터커넥트에 결합된 동적 랜덤 액세스 메모리
    를 포함하는 전자 디바이스.
  25. 프로세서로서,
    사차원(4D) 모턴 좌표 변환 명령어를 수신하는 수단 - 상기 4D 모턴 좌표 변환 명령어는 복수의 4D 모턴 좌표를 포함하는 소스 팩킹 데이터 피연산자를 지시하고, 하나 이상의 목적지 저장 위치를 지시함 -; 및
    하나 이상의 결과 팩킹 데이터 피연산자를 상기 하나 이상의 목적지 저장 위치에 저장하는 수단 - 상기 하나 이상의 결과 팩킹 데이터 피연산자는 4개의 4D 좌표의 복수의 세트를 포함하고, 상기 사차원 좌표의 세트 각각은 상기 사차원 모턴 좌표 중 상이한 하나에 대응함 -
    을 포함하는 프로세서.
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