KR102585780B1 - 실행을 위해 데이터 성분들을 로딩하는데 있어서 공간 구역성을 고려하기 위한 장치 및 방법 - Google Patents

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Abstract

본 발명의 일 실시예에서, 프로세서는 상위 레벨 캐시 및 적어도 하나의 프로세서 코어를 포함한다. 적어도 하나의 프로세서 코어는 하나 이상의 레지스터 및 복수의 명령어 처리 단을 포함하고, 복수의 명령어 처리 단은: 복수의 데이터 성분의 입력을 요구하는 명령어를 디코딩하는 디코더 유닛 - 복수의 데이터 성분 각각의 크기는 프로세서의 캐시 라인 크기보다 작음-; 및 상위 레벨 캐시에 복수의 데이터 성분에 공간적으로 인접한 데이터 성분들 또는 복수의 데이터 성분을 로딩하지 않고 프로세서의 하나 이상의 레지스터에 복수의 데이터 성분을 로딩하는 실행 유닛을 포함한다.

Description

실행을 위해 데이터 성분들을 로딩하는데 있어서 공간 구역성을 고려하기 위한 장치 및 방법{APPARATUS AND METHOD FOR CONSIDERING SPATIAL LOCALITY IN LOADING DATA ELEMENTS FOR EXECUTION}
본 발명은 마이크로프로세서에 관한 것으로, 더 상세하게는 마이크로 프로세서들에서의 실행을 위해 데이터 성분들을 로딩하는 것에 관한 것이다.
어레이의 스트라이드(stride)(증분, 피치 또는 스텝 크기라고도 함)는 어레이의 연속 어레이 요소들이 시작되는 두 메모리 로케이션 간의 거리를 가리킨다. 많은 과학 응용 분야에서는 큰 스트라이드를 가진 어레이들이 있다. 이런 어레이들은, 예를 들면, 다음과 같은 경우 자연스럽게 발생한다.
● 매트릭스들(또는 2D/3D 어레이들)에 액세스하는 경우. A[0][3], A[1][3], A[2][3] ... 과 같이 동일한 열의 요소들에 순차적으로 액세스하면.
● A[0]weight, A[1]weight, A[2]weight... 와 같이 AoS(Array of Structures)로서 조직되는 동일한 수의 구조들에 액세스하는 경우.
이러한 스트라이딩된 액세스 패턴들은 사용되는 알고리즘의 본질에 기인해 고성능 컴퓨팅(HPC) 및 과학 컴퓨팅 응용에서 흔하다. 이러한 스트라이딩된 액세스들의 대부분은 큰 스트라이드 값들을 가지며, 보통 캐시 라인의 길이(예: 64 바이트)보다 크다. 이러한 액세스는 공간 구역성(spatial locality)을 갖지 않는다. 즉, 데이터 성분 X가 액세스되면, 데이터 성분 X에 가까운 데이터 성분들은 데이터 성분 X로부터 멀리 떨어진 데이터 성분들보다 액세스될 가능성이 더 큰 것은 아니다.
본 발명은 유사한 참조 번호가 유사한 요소를 가리키는 첨부된 도면들의 그림들에서 한정이 아니라 예로서 도시된다.
도 1은 본 발명의 실시예에 따른 프로세서의 시스템 아키텍처를 도시한다.
도 2는 본 발명의 실시예들에 따라 데이터 성분들을 로딩하는데 있어서 구역성을 고려한 경우와 그렇지 않은 경우의 동작들의 비교를 도시한다.
도 3a 및 도 3b는 본 발명의 실시예에 따라 프로세서에서 실행하기 위해 데이터 성분들을 로딩할 때 구역성을 고려하는 방법을 나타내는 흐름도들이다.
도 4a는 본 발명의 실시예에 따라 연속적인 데이터 성분들 사이의 고정된 거리를 갖지 않고 및 공간 구역성을 고려하지 않고 복수의 데이터 성분을 로딩하기 위한 명령어 타입의 일 구현을 나타내는 의사 코드이다.
도 4b는 본 발명의 실시예에 따라 연속적인 데이터 성분들 사이의 고정된 거리를 가지고 및 공간 구역성을 고려하지 않고 복수의 데이터 성분을 로딩하기 위한 명령어 타입의 일 구현을 나타내는 또 다른 의사 코드이다.
도 5a는 본 발명의 실시예들에 따라 예시적 순차적 파이프라인 및 예시적 레지스터 리네이밍, 비순차적 발행/실행 파이프라인 모두를 도시하는 블록도이다.
도 5b는 본 발명의 실시예에 따라 프로세서에 포함될 순차적 아키텍처 코어 및 예시적 레지스터 리네이밍의 예시적 실시예, 비순차적 발행/실행 아키텍처 코어 모두를 도시하는 블록도이다.
도 6은 본 발명의 실시예들에 따라 통합 메모리 제어기 및 그래픽을 가진 단일 코어 프로세서 및 멀티코어 프로세서의 블록도이다.
도 7은 본 발명의 실시예에 따른 시스템의 블록도이다.
도 8은 본 발명의 실시예에 따른 제2 시스템의 블록도이다.
도 9는 본 발명의 실시예에 따른 제3 시스템의 블록도이다.
도 10은 본 발명의 실시예에 따른 SoC의 블록도를 도시한다.
도 11은 본 발명의 실시예들에 따라 소스 명령어 세트에서의 이진 명령어들을 타깃 명령어 세트에서의 이진 명령어들로 변환하는 소프트웨어 명령어 변환기의 사용을 대비하는 블록도이다.
도 12a 및 도 12b는 본 발명의 실시예에 따른 일반적 벡터 친화적 명령어 포맷 및 그것의 명령어 템플릿들을 도시하는 블록도들이다.
도 13a-d는 본 발명의 실시예들에 따른 예시적 특정 벡터 친화적 명령어 포맷을 도시하는 블록도들이다.
도 14는 본 발명의 실시예에 따른 레지스터 아키텍처의 블록도이다.
도 15a는 본 발명의 실시예들에 따라, 온-다이 인터커넥트 네트워크에의 및 레벨 2(L2) 캐시의 그 로컬 서브세트와의 연결을 수반하는, 단일 프로세서 코어의 블록도이다.
도 15b는 본 발명의 실시예들에 따른 도 14a의 프로세서 코어의 일부분의 확대도이다.
이하의 설명에서, 수많은 특정 세부 사항이 제시된다. 그러나, 본 발명의 실시예들은 이들 특정 세부 사항 없이도 실시될 수 있음이 이해된다. 다른 예들에서, 잘 알려진 회로, 구조 및 기술은 이 설명의 이해를 모호하게 하지 않기 위해 상세히 보여지지 않았다. 그러나, 통상의 기술자는 본 발명이 이러한 특정 세부 사항 없이 실시될 수 있다는 것을 알 것이다. 통상의 기술자는, 포함된 설명에 의해, 과도한 실험 없이 적절한 기능성을 구현할 수 있을 것이다.
명세서에서 "일 실시예", "실시예", "예시적 실시예" 등을 참조하는 것은 기술된 실시예가 특정한 특징, 구조 또는 특성을 포함할 수 있음을 나타내지만, 모든 실시예마다 반드시 특정한 특징, 구조 또는 특성을 포함하는 것은 아닐 수 있다. 또한, 이러한 문구들은 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정한 특징, 구조 또는 특성이 실시예와 관련하여 설명될 때, 명시적인 설명 여부에 관계없이 다른 실시예와 관련하여 그러한 특징, 구조 또는 특성을 달성하는 것이 통상의 기술자의 지식 범위 내에 있다는 것이 주장된다.
다음의 설명 및 청구 범위에서, "결합된" 및 "접속된"이라는 용어는 그들의 파생어들과 함께 사용될 수 있다. 이들 용어는 서로 동의어로 의도되지 않았다는 것을 이해해야 한다. "결합된(Coupled)"은 서로 직접적으로 물리적 또는 전기적으로 접촉할 수도 있고 그렇지 않을 수도 있는 둘 이상의 요소가 서로 협력하거나 상호 작용함을 나타내기 위해 사용된다. "접속된(Connected)"은 서로 결합된 두 개 이상의 요소 사이의 통신 확립을 나타내는 데 사용된다.
본 발명의 실시예에서, 프로세서에 데이터 성분들을 로딩하기 위한 프로세서가 개시된다. 프로세서는 상위 레벨 캐시 및 상위 레벨 캐시에 결합된 적어도 하나의 프로세서 코어를 포함한다. 상위 레벨 캐시에 결합된 프로세서 코어는 하나 이상의 레지스터 및 디코더 유닛과 실행 유닛을 포함하는 복수의 명령어 처리 단을 포함한다. 디코더 유닛은 명령어를 디코딩하도록 구성되는데, 여기서 명령어는 복수의 데이터 성분의 입력을 요구하고, 복수의 데이터 성분 각각의 크기는 프로세서의 캐시 라인 크기보다 작다. 실행 유닛은, 프로세서의 상위 레벨 캐시에 복수의 데이터 성분에 공간적으로 인접한 데이터 성분들 또는 복수의 데이터 성분을 로딩하지 않고서 하나 이상의 레지스터에 복수의 데이터 성분을 로딩하도록 구성된다.
본 발명의 실시예에서, 프로세서에 데이터 성분들을 로딩하는 방법이 개시된다. 방법은 명령어를 디코딩하는 단계를 포함하는데, 여기서 명령어는 복수의 데이터 성분의 입력을 요구하고, 복수의 데이터 성분 각각의 크기가 프로세서의 캐시 라인 크기보다 작다. 또한, 방법은 명령어를 디코딩한 후에 복수의 데이터 성분에 공간적으로 인접한 데이터 성분 또는 복수의 데이터 성분을 프로세서의 상위 레벨 캐시에 로딩하지 않고 프로세서의 하나 이상의 레지스터에 복수의 데이터 성분을 로딩하는 단계를 포함한다.
본 발명의 실시예에서, 컴퓨터 시스템이 개시된다. 컴퓨터 시스템은 명령어들을 저장하기 위한 메모리, 상위 레벨 캐시 및 명령어들을 처리하기 위한 적어도 하나의 프로세서 코어를 포함하는 프로세서를 포함한다. 상위 레벨 캐시에 결합된 프로세서 코어는 하나 이상의 레지스터 및 디코더 유닛과 실행 유닛을 포함하는 복수의 명령어 처리 단을 포함한다. 디코더 유닛은 명령어를 디코딩하도록 구성되는데, 여기서 명령어는 복수의 데이터 성분의 입력을 요구하고, 복수의 데이터 성분 각각의 크기는 프로세서의 캐시 라인 크기보다 작다. 실행 유닛은, 프로세서의 상위 레벨 캐시에 복수의 데이터 성분에 공간적으로 인접한 데이터 성분 또는 복수의 데이터 성분을 로딩하지 않고서 하나 이상의 레지스터에 복수의 데이터 성분을 로딩하도록 구성된다.
명령어 세트
명령어 세트, 또는 명령어 세트 아키텍처(ISA: instruction set architecture)는, 네이티브 데이터 타입들, 명령어들, 레지스터 아키텍처, 어드레싱 모드들, 메모리 아키텍처, 인터럽트 및 예외 핸들링, 및 외부 입력 및 출력(I/O)을 포함하여, 프로그래밍에 관련되는 컴퓨터 아키텍처의 일부이다. 본 명세서에서 "명령어(instruction)"란 용어는 일반적으로 실행을 위해 프로세서에 제공되는 명령어들인 매크로-명령어들을 말하는데, 이는 실행을 위해 프로세서(또는 프로세서에 의해 처리될 하나 이상의 다른 명령어로 명령어를(예를 들어, 정적 이진 변환, 동적 편집을 포함하는 동적 이진 변환을 이용하여) 번역하고, 모핑하고, 시뮬레이팅하고, 또는 다른 식으로 변환하는 명령어 변환기)에게 제공되는 명령어들이고, 이것은 매크로-명령어들을 디코딩하는 프로세서의 디코더의 결과인 마이크로-명령어들 또는 마이크로-연산들(예로, micro-ops)과 대비된다.
ISA는, 명령어 세트를 구현하는 프로세서의 내부 설계인 마이크로 아키텍처와 구별된다. 상이한 마이크로 아키텍처들을 갖는 프로세서들이 공통 명령어 세트를 공유할 수 있다. 예를 들어, Intel® Pentium 4 프로세서들, Intel® Core™ 프로세서들, 및 미국 캘리포니아주 서니베일 소재의 Advanced Micro Devices, Inc. 의 프로세서들은(더 새로운 버전들에서 부가된 몇몇 확장을 가진) 거의 동일한 버전의 x86 명령어 세트를 구현한다. 예를 들어, ISA의 동일한 레지스터 아키텍처가, 전용 물리적 레지스터들, 레지스터 리네이밍 메커니즘(예를 들어, RAT(Register Alias Table), ROB(Reorder Buffer), 및 리타이어먼트 레지스터 파일의 사용; 다중 맵 및 레지스터들 풀의 사용)을 사용하는 것 등을 이용하는 하나 이상의 동적으로 할당된 물리적 레지스터를 포함하여, 공지된 기술들을 사용하는 상이한 마이크로 아키텍처들에서 상이한 방식들로 구현될 수 있다. 달리 특정되지 않는한, 레지스터 아키텍처, 레지스터 파일, 및 레지스터라는 문구들은, 본 명세서에서, 소프트웨어/프로그래머에 가시적인 어떤 것, 및 명령어들이 레지스터들을 특정하는 방식을 지칭하기 위해 이용된다. 특정함이 필요한 경우에는, "논리적", "아키텍처의", 또는 "소프트웨어 가시적(software visible)과 같은 형용사가 레지스터 아키텍처에서의 레지스터들/파일들을 나타내는데 사용될 것인 한편, 주어진 마이크로 아키텍처에서의 레지스터들(예를 들어, 물리적 레지스터, 리오더 버퍼, 리타이어먼트 레지스터, 레지스터 풀)을 지정하는데 상이한 형용사들이 사용될 것이다.
명령어 세트는 하나 이상의 명령어 포맷을 포함한다. 주어진 명령어 포맷은 다양한 필드들(비트들의 수, 비트들의 로케이션)을 정의하여, 무엇보다도, 수행될 연산(opcode), 및 그 연산이 수행되어야 하는 피연산자(들)를 특정한다. 일부 명령어 포맷들은 명령어 템플릿들(또는 서브포맷들)의 정의를 통해 추가로 분해된다. 예를 들어, 주어진 명령어 포맷의 명령어 템플릿들은 명령어 포맷의 필드들의 상이한 서브세트들을 갖도록 정의될 수 있고(포함된 필드는 전형적으로 동일 순서에 있지만, 적어도 일부는 포함된 적은 필드들이 있기 때문에 상이한 비트 위치들을 가짐) 및/또는 상이하게 해석되는 주어진 필드를 갖도록 정의될 수 있다. 따라서, ISA의 각각의 명령어는 주어진 명령어 포맷을 이용하여(및 정의된 경우, 그 명령어 포맷의 명령어 템플릿들 중 주어진 템플릿에서) 표현되고, 연산 및 피연산자들을 특정하기 위한 필드들을 포함한다. 예를 들어, 예시적인 ADD 명령어는 특정 opcode, 및 그 opcode를 특정하는 opcode 필드 및 피연산자들(소스1/목적지 및 소스2)을 선택하는 피연산자 필드들을 포함하는 특정 opcode 및 명령어 포맷을 갖고; 명령어 스트림에서의 이러한 ADD 명령어의 출현은 특정 피연산자들을 선택하는 피연산자 필드들에서 특정 내용을 가질 것이다.
과학, 금융, 자동-벡터화된 범용, RMS(recognition, mining, and synthesis), 및 시각적 및 멀티미디어 애플리케이션들(예를 들어, 2D/3D 그래픽, 이미지 처리, 비디오 압축/압축 해제, 음성 인식 알고리즘과 오디오 조작)은, 대단히 많은 수의 데이터 성분들에 대해 동일한 연산("데이터 병렬성"으로서 참조됨)이 수행될 것을 종종 요구할 수 있다. SIMD(Single Instruction Multiple Data)는, 프로세서가 다중 데이터 아이템에 대한 연산을 수행하게 야기하는 명령어의 타입을 지칭한다. SIMD 기술은, 레지스터에서의 비트들을, 별개의 값을 각각 나타내는 다수의 고정된 크기의 데이터 성분으로 논리적으로 분할할 수 있는 프로세서들에 특히 적합하다. 예를 들어, 256 비트 레지스터에서의 비트들은 4개의 별개의 64 비트 패킹된 데이터 성분들(쿼드 워드(Q) 사이즈 데이터 성분들), 8개의 별개의 32 비트 패킹된 데이터 성분들(더블 워드(D) 사이즈 데이터 성분들), 16개의 별개의 16 비트 패킹된 데이터 성분들(워드(W) 사이즈 데이터 성분들), 또는 32개의 별개의 8 비트 데이터 성분들(바이트(B) 사이즈 데이터 성분들)로서 연산될 소스 피연산자로서 특정될 수 있다. 이러한 타입의 데이터는 패킹된 데이터 타입(packed data type) 또는 벡터 데이터 타입으로 지칭되며, 이러한 데이터 타입의 피연산자들은 패킹된 데이터 피연산자들 또는 벡터 피연산자들로서 지칭된다. 다시 말하면, 패킹된 데이터 아이템 또는 벡터는 패킹된 데이터 성분들의 시퀀스를 지칭하며, 패킹된 데이터 피연산자 또는 벡터 피연산자는(패킹된 데이터 명령어 또는 벡터 명령어라고도 알려진) SIMD 명령어의 소스 또는 목적지 피연산자이다.
예로서, 한가지 타입의 SIMD 명령어는, 동일한 크기를 갖고 동일한 개수의 데이터 성분을 가지며 동일한 데이터 성분 순서로 이루어지는 목적지 벡터 피연산자(결과 벡터 피연산자라고도 함)를 생성하기 위해 수직 형식(vertical fashion)으로 2개의 소스 벡터 피연산자에 대해 수행될 단일 벡터 연산을 특정한다. 소스 벡터 피연산자들에서의 데이터 성분들은 소스 데이터 성분들로 지칭되는 한편, 목적지 벡터 피연산자들에서의 데이터 성분들은 목적지 또는 결과 데이터 성분들로 지칭된다. 이들 소스 벡터 피연산자들은 동일한 크기를 갖고, 동일한 폭의 데이터 성분들을 포함하고, 따라서 동일한 개수의 데이터 성분을 포함한다. 2개의 소스 벡터 피연산자들 내의 동일 비트 위치들에서의 소스 데이터 성분들은 (대응하는 데이터 성분들로서 지칭되기도 하고; 즉, 각각의 소스 피연산자의 데이터 성분 위치 0에서의 데이터 성분이 대응하고, 각각의 소스 피연산자의 데이터 성분 위치 1에서의 데이터 성분이 대응하고, 및 등등과 같이 되는) 데이터 성분들의 쌍들을 형성한다. 해당 SIMD 명령어에 의해 특정된 연산은 이러한 소스 데이터 성분들의 쌍들 각각에 대해 별개로 수행되어 매칭되는 수의 결과 데이터 성분들을 생성하고, 따라서 소스 데이터 성분들의 각각의 쌍은 대응하는 결과 데이터 성분을 갖는다. 연산이 수직이고 또한 결과 벡터 피연산자가 동일한 크기이고, 동일한 개수의 데이터 성분들을 가지며, 결과 데이터 성분들이 소스 벡터 피연산자들과 동일한 데이터 성분 순서로 저장되기 때문에, 결과 데이터 성분들은 소스 벡터 피연산자들에서의 소스 데이터 성분들의 이들의 대응하는 쌍이 그런 것처럼 결과 벡터 피연산자의 동일한 비트 위치들에 있다. 이러한 예시적 타입의 SIMD 명령어에 더하여, (예를 들어, 단 하나 또는 2보다 많은 소스 벡터 피연산자를 갖고, 수평 방식으로 연산하고, 상이한 사이즈의 결과 벡터 피연산자를 발생하고, 상이한 사이즈의 데이터 성분들을 갖고, 및/또는 상이한 데이터 성분 순서를 갖는) 다양한 다른 타입들의 SIMD 명령어들이 존재한다. 목적지 벡터 피연산자(또는 목적지 피연산자)라는 용어는 이는(그 명령어에 의해 특정된 레지스터이거나 또는 메모리 어드레스에서이면) 로케이션에서의 그 목적지 피연산자의 저장을 포함하여, 명령어에 의해 특정된 연산을 수행한 직접적인 결과로서 정의되어서, (또 다른 명령어에 의한 그 동일한 로케이션의 특정에 의해) 또 다른 명령어에 의해 소스 피연산자로서 액세스될 수 있도록 한다는 것이 이해되어야 한다.
x86, MMX™, 스트리밍 SIMD 확장(SSE), SSE2, SSE3, SSE4.1 및 SSE4.2 명령어들을 포함하는 명령어 세트를 갖는 인텔®코어™ 프로세서에 의해 채택되는 것과 같은 SIMD 기술은 애플리케이션 성능에 있어서 상당한 향상을 가져왔다. AVX(Advanced Vector Extensions)(AVX1 및 AVX2)로 지칭되고 및 VEX(Vector Extensions) 코딩 체계를 사용하는 추가적 SIMD 확장 세트가 있고, 릴리스되었고 및/또는 공표되었다(예: 인텔®64 및 IA-32 아키텍처 소프트웨어 개발자 설명서, 2011년 10월; 인텔®고급 벡터 확장 프로그래밍 레퍼런스, 2011년 6월 참조).
시스템 아키텍처
도 1은 본 발명의 실시예에 따른 프로세서의 시스템 아키텍처를 도시한다. 프로세서(100)는 프로세서 코어(150)와 같은 하나 이상의 프로세서 코어, 프리페처(prefetcher)(130), 및 주 메모리(140)를 포함한다. 이것은 일 실시예에서 하위 레벨 캐시(LLC)(124), 중간 레벨 캐시(MLC)(122), 및/또는 필 버퍼(fill buffer)(120)를 선택적으로 포함할 수 있다. 프로세서는 일 실시예에서 컴퓨팅 시스템의 일부분이다.
프로세서 코어(150)는 단일 집적 회로 칩(또는 다이)상에 구현될 수 있다. 또한, 칩은 하나 이상의 공유 및/또는 개인 캐시(LLC(124) 또는 MLC(122)), 인터커넥션들, 메모리 제어기들, 또는 다른 컴포넌트들을 포함할 수 있다.
프로세서 코어(150)는 프로세서 코어에 의한 실행을 위한 명령어들을 페치하기 위한 페치 유닛(102)을 포함할 수 있다. 명령어들은 주 메모리(140) 및/또는 도 7 내지 도 9를 참조하여 논의된 메모리 디바이스들과 같은 임의의 저장 디바이스로부터 페치될 수 있다. 프로세서 코어(150)는 페치된 명령어들을 디코딩하는 디코드 유닛(104)을 선택적으로 포함할 수 있다. 실시예에서, 디코드 유닛(104)은 페치된 명령어를 복수의 uop(마이크로 연산들)로 디코딩할 수 있다. 프로세서 코어(150)의 일부 실시예들은 디코드 유닛(104)을 포함하지 않을 수 있다. 따라서, 코어(150)는 명령어들을 디코딩하지 않고 이들을 처리할 수 있다. 추가로, 코어(150)는 스케줄링 유닛(106)을 포함할 수 있다. 스케줄링 유닛(106)은, 명령어들이 디스패치할 준비가 될 때까지, 예를 들어 디코딩된 명령어의 모든 소스 값들이 이용 가능하게 될 때까지 (예를 들어, 디코드 유닛(104)으로부터 수신된) 디코딩된 명령어들과 연관된 다양한 동작들을 수행할 수 있다. 일 실시예에서, 스케줄링 유닛(106)은 실행을 위해 실행 유닛(108)에게 디코딩된 명령어들을 스케줄링 및/또는 발행(또는 디스패칭)할 수 있다.
실행 유닛(108)은 디스패치된 명령어들이 (예를 들어, 디코드 유닛(104)에 의해) 디코딩되고 (예를 들어, 스케줄링 유닛(106)에 의해) 디스패치된 후에 디스패치된 명령어들을 실행할 수 있다. 실행 유닛(108)은 실행을 위해 하나 이상의 레지스터(107)를 활용한다. 레지스터들(107)은 명령어들 또는 명령어들에 대해 실행될 데이터 성분들을 저장할 수 있다. 실시예에서, 실행 유닛(108)은 하나 이상의 메모리 실행 유닛, 하나 이상의 정수 실행 유닛, 하나 이상의 부동 소수점 실행 유닛, 또는 다른 실행 유닛들과 같은 하나보다 많은 실행 유닛을 포함할 수 있다. 실행 유닛(108)은 또한 덧셈, 뺄셈, 곱셈, 및/또는 나눗셈과 같은 다양한 산술 연산을 수행할 수 있고, 하나 이상의 산술 논리 유닛(ALU)을 포함할 수 있다. 실시예에서, 코프로세서(도시되지 않음)는 실행 유닛(108)과 연계하여 다양한 산술 연산을 수행할 수 있다. 또한, 실행 유닛(108)은 비순차적으로 명령어들을 실행할 수 있다. 따라서, 프로세서 코어(150)는 일 실시예에서 비 순차적 프로세서 코어일 수 있다. 또한, 각각의 코어(150)는 동시에 다중 스레드를 실행할 수 있다(SMT 또는 동시 멀티스레딩).
또한, 프로세서 코어(150)는 리타이어먼트 유닛(110)을 포함할 수 있다. 리타이어먼트 유닛(110)은 실행된 명령어들이 커밋된 후에(예를 들어, 순서대로) 실행된 명령어들을 리타이어시킬 수 있다. 실시예에서, 실행된 명령어들의 리타이어먼트는 프로세서 상태가 명령어들의 실행으로부터 커밋되고, 명령어들에 의해 사용되는 물리적 레지스터들이 할당 해제되고, 기타 등등의 결과를 낳을 수 있다.
프로세서 코어(150)는 또한 상위 레벨 캐시(L1)(112)를 포함할 수 있다. L1(112)은 프로세서 코어(150)에 가깝거나 그 내부에 있으며, 캐시 계층에서 최상위 레벨 캐시이고, (102)-(110)과 같은 실행 파이프라인에서 명령어들을 실행하기 위한 명령어들/데이터 성분들을 일반적으로 저장한다. L1(112)은 프로세서(100) 내에 다중 프로세서 코어가 존재하는 경우에도 프로세서 코어(150)에 전용된다.
MLC(122) 및 LLC(124)는 캐시 계층의 하위 레벨들에 있는 캐시들이며, 이들은 프로세서 코어들에 의해 실행되는 명령어들을 용이하게 하기 위해 명령어들/데이터 성분들을 저장한다. 필 버퍼(120)는 일 실시예에서 실행을 위한 데이터 성분들을 저장하고 수집하기 위한 일시적 버퍼이다.
프로세서는 또한 프리페처(prefetcher)(130)룰 포함할 수 있다. 프리페처(130)는 프로세서 코어(150)와 같은 프로세서 코어에 의해 명령어들/데이터 성분들이 요청되기 전에 MLC(122), LLC(124), 및/또는 주 메모리(140)로부터 명령어들/데이터 성분들을 페치한다. 프리페처(130)는 명령어들/데이터의 액세스 시간을 단축시킴으로써 프로세서 코어의 실행을 가속화한다.
캐시는 종종 실행 유닛들에 더 가깝게 상주할수록 성능이 향상된다. 또한, 프로세서의 실행 유닛들에 더 가까운 캐시들은 전형적으로 더 큰 상위 레벨 캐시들보다(예컨대, L1(112)은 MLC(122) 및 LLC(124)보다 작고 빠름) 작고 빠르다. 캐싱의 기본 원칙은 캐싱된 데이터의 경우, 캐싱된 데이터를 재사용할 가능성이 높을수록 더 좋다는 것이다. 캐싱은 일반적으로 구역성 원칙을 기반으로 수행되는데, 이는 명령어들의 실행이 임의의 순간에 어드레스 공간의 비교적 작은 부분에 액세스한다는 것이다. 구역성에는 두 가지 타입이 있다: 시간 구역성과 공간 구역성. 시간 구역성은 시간상 구역성인데, 이는 아이템이 참조되면, 이것은 곧 다시 참조되는 경향이 있음을 의미한다.
공간 구역성은 공간에서의 구역성이다. 즉, 아이템이 참조되면, 그 어드레스들이 인접한(즉, 공간적으로 인접한) 아이템들은 곧 참조되는 경향이 있다. 큰 스트라이드들을 가진 어레이들의 경우, 스트라이드 액세스 패턴들은 종종 낮은 공간 구역성을 나타내기 때문에, 이러한 데이터 성분들을 로딩하는 방법에 대해서 심화된 조사를 할 가치가 있다.
데이터 성분들을 로딩함에 있어서 공간 구역성 고려 동작들
도 2는 본 발명의 실시예들에 따라 데이터 성분들을 로딩할 때의 구역성을 고려한 경우와 그렇지 않은 경우의 동작들의 비교를 도시한다. 주 메모리(140) 내에, 매트릭스 A가 저장된다. 명령어의 경우, 매트릭스 A의 제1 열의 데이터 성분들이 액세스될 것이라고, 즉, A[0][0], A[1][0], A[2][0], 및 A[3][0]가 실행 유닛에 의해 실행될 것이라고 가정된다. 또한, 각각의 데이터 성분 길이가 4 바이트이고 각각의 캐시 라인 길이가 64 바이트라고 가정한다. 도면의 좌측에 있는 참조 번호(202)를 뒤따르는 블록들은 당해 기술 분야에 공지된 로딩을 도시하며, 여기서 로딩은 요구된 데이터 성분들의 공간 구역성을 고려하지 않고 수행된다. 도면의 우측에 있는 참조 번호(212)를 뒤따르는 블록들은 본 발명의 실시예에 따른 로딩을 도시하며, 여기서 로딩은 요구된 데이터 성분들의 공간 구역성이 전혀 없다는 것을 고려하여 수행된다.
요구된 데이터 성분들의 공간 구역성을 고려하지 않고 로딩이 수행될 때, 요구된 데이터 성분들 A[0][0] - A[3][0]은 실행을 위한 필요에 따라 프로세서 코어의 레지스터(107)에 로딩된다. 또한, 프로세서 코어에 의한 A[0][0]의 요청은 A[0][0] 및 A[0][0]에 공간적으로 인접한 데이터 성분들의 L1(108)의 캐시 라인(202)에의 로딩을 야기하는데, 공간적으로 인접한 데이터 성분은 A[0][1]-A[0][3]을 포함한다. 유사하게, A[1][0]의 요청은 A[1][0]-A[1][3]의 L1[108]의 캐시 라인(204)에의 로딩을 야기하고, 및 A[2][0] 및 A[3][0]의 요청은 A[2][0]-A[2][3] 및A[3][0]-A[3][3]의 제각기 L1(108)의 캐시 라인들에의 로딩을 야기한다. 또한, 제2 섹터(넥스트-라인) 프리페칭이 인에이블되는 구현에 대해, 매트릭스 A의 제1 열의 요청된 로딩에 대해, 4개의 더 많은 MLC 또는 LLC의 캐시 라인이 로딩된다(도시되지 않음). 즉, 4 * 4 = 16 바이트에 액세스하는 데에, 64 바이트(캐시 라인 길이) * 8(각각 L1 및 MLC/LLC각각에서 4 캐시 라인) = 512 바이트 캐시 공간 및 처리 능력이 사용된다. 즉, 캐시 데이터에 있는 데이터의 3.125 %만이 실제로 사용된다.
이 도시는 간단한 예이지만, 공간 구역성이 없는 다중 데이터 성분의 로딩이 자주 발생하는데, 특히 어레이가 큰 스트라이드(예: 64 바이트보다 큼)를 갖는 어레이 액세스에 대해 그렇다. 캐시 라인에서 공간적으로 인접한 데이터 성분들을 무분별하게 로딩함으로 인한 저장/계산 리소스의 낭비가 상당하다. 따라서, 본 발명의 실시예들은 요구된 데이터 성분들의 공간 구역성을 고려하여 로딩을 수행한다.
참조 번호(212)에서, 요구된 데이터 성분들, A[0][0]-A[3][0]은 레지스터(107)에만 로딩된다. 이들은 상위 레벨 캐시(L1)에 로딩되지 않으며, 따라서 MLC는 캐시 공간을 점유하지 않는다. 선택적으로, 요구된 데이터 성분들은 필 버퍼(120)와 같은 필 버퍼 또는 LLC(124)와 같은 하위 레벨 캐시에 수집될 수 있다. 참조 번호(202)에서의 접근법과의 한가지 다른 점은 필 버퍼 또는 LLC에서의 수집은 요구된 데이터 성분들에만 적용되고, 공간적으로 인접한 데이터 성분들은 필 버퍼 또는 LLC에 로딩되지 않는다. 목표로 하는 로딩은 L1 및/또는 MLC에서의 캐시 공간/계산 리소스들을 소모하는 것을 회피하고, 실행 유닛에 더 가까운 보다 작고/보다 빠른 캐시들에 대한 결과적인 더 많은 리소스들이 실행 성능을 향상시키고 따라서 프로세서의 성능을 향상시킨다.
본 발명의 일 실시예에서, 프로세서는 참조 번호들(202 및 212)에서 언급된 바와 같은 두 가지 유형의 로딩 동작들을 수행할 수 있다. 상이한 로딩 동작들은 명령어 타입에 기초하여 수행된다.
도 3a 및 도 3b는 본 발명의 실시예에 따라 프로세서에서 실행하기 위해 데이터 성분들을 로딩할 때 구역성을 고려하는 방법을 나타내는 흐름도이다. 방법(300)은 프로세서(100)와 같은 프로세서에 의해 수행될 수 있다.
참조 번호(302)에서, 명령어가 디코딩되며, 명령어는 복수의 데이터 성분의 입력을 필요로 한다. 복수의 데이터 성분 각각의 크기는 프로세서의 캐시 라인 크기보다 작다. 복수의 데이터 성분은 어레이 또는 벡터일 수 있다. 명령어는, 아래 본 명세서에서 더 상세히 논의되는 바와 같이, 특정적으로, 명령어들의 변형들 VGATHERNS("Vector Gather No-Spatial"에 대한 약자) 및 VMOVSTRIDENS ("Vector Move Stride No-Spatial"에 대한 약자)와 같이 데이터 성분들의 공간 구역성을 고려하지 않고 복수의 데이터 성분을 로딩하기 위한 명령어일 수 있다.
일 실시예에서, 명령어(예를 들어, VMOVSTRIDENS)는 복수의 데이터 성분의 데이터 성분들 간의 스트라이드 값을 특정한다. 일 실시예에서, 스트라이드 값은 프로세서의 캐시 라인 크기보다 크다. 대안 실시예에서, 명령어(예컨대, VGATHERNSDPS)는 복수의 데이터 성분 각각의 로케이션들에 대응하는 인덱스를 특정한다.
참조(304)에서, 명령어를 디코딩한 후에, 복수의 데이터 성분에 공간적으로 인접한 데이터 성분들 또는 복수의 데이터 성분을 프로세서의 상위 레벨(L1) 캐시에 로딩하지 않고, 복수의 데이터 성분이 프로세서의 하나 이상의 레지스터에 로딩된다. 즉, 상위 레벨 캐시에의 임의의 데이터 성분의 로딩은 그 실행이 복수의 데이터 성분을 필요로 하는 디코딩된 명령어의 실행을 위해 개시되지 않는다. 일 실시예에서, 중간 레벨 캐시(MLC)에의 임의의 데이터 성분의 로딩은 마찬가지로 디코딩된 명령어를 실행하기 위해 개시되지 않는다.
일 실시예에서, 도 3b에 도시된 바와 같이, 참조(304)에서의 동작들은 적어도 두 단계를 통해 수행된다. 참조(308)에서, 복수의 데이터 성분은 프로세서의 일시적 버퍼 또는 저 레벨 캐시(LLC)에 수집된다. 이후, 참조(310)에서, 복수의 데이터 성분은 일시적 버퍼 또는 LLC로부터 프로세서의 하나 이상의 레지스터로 로딩된다.
로딩된 복수의 데이터 성분은 이후 후속 명령어들에 의해 실행된다. 프로세서가 실시예에서 공간 구역성을 고려하지 않고 로딩을 수행할 수 있음을 주목한다. 예를 들어, 프로세서는 하나의 데이터 성분을 공간적으로 인접한 데이터 성분들과 함께 L1 캐시에 로딩할 수 있다. 복수의 데이터 성분을 로딩할 때, 디코딩된 명령어는 프로세서로 하여금 복수의 데이터 성분을 공간적으로 인접한 데이터 성분들과 함께 L1 캐시에 로딩하도록 야기할 수 있다. 일 실시예에서, 로딩 거동에서의 차이는 본 발명의 실시예에 따라 어떤 명령어가 디코딩되는지에 달려 있고, 로딩 명령어가 로딩이 어떠한 공간 구역성도 없는 데이터 성분들에 대한 것임을 지정하지 않으면, 로딩은 프로세서로 하여금 데이터 성분을 공간적으로 인접한 데이터 성분들과 함께 로딩하도록 야기할 것이다.
명령어들을 구현하는 의사 코드들
일 실시예에서, 명령어들의 실행이 공간 구역성이 고려되지 않을 것인 데이터 성분들의 입력을 필요로 하는 것을 나타내기 위해 두 가지 타입의 명령어가 사용된다. 하나의 명령어 타입은 연속적인 데이터 성분들 사이의 고정된 거리(스트라이드) 없이 복수의 데이터 성분을 로딩하는 것이며, 이는 VGATHERNS로 표시된다. 다른 명령어 타입은 알려진 스트라이드 값으로 복수의 데이터 성분을 로딩하는 것이며, 이는 VMOVSTRIDENS로 표시된다. 명백하게도, 명령어들의 명칭들 및 명령어 타입들의 구분은 다양한 방식으로 구현될 수 있으며, 통상의 기술자는 본 발명의 실시예들에 개시된 원리를 사용하여 그 공간 구역성이 고려되지 않을 것인 복수의 데이터 성분들을 로딩하기 위한 상이한 명령어들의 세트를 생성할 수 있다.
도 4a는 본 발명의 실시예에 따라 연속적인 데이터 성분들 사이의 고정된 거리 없이 그리고 공간 구역성을 고려하지 않고 복수의 데이터 성분을 로딩하기 위한 명령어의 타입의 일 구현을 나타내는 의사 코드이다. 도시된 VGATHERNS 명령어는 인덱스 레지스터(vindex)가 더블 워드 정수("D"로 표시됨)이고 메모리에서 수집된 데이터 성분들의 타입이 패킹된 단정도 부동 소수점(PS로 표시됨)인 것에 대한 것인데, 즉, 이것은 VGATHERNSDPS이다. 인덱스 레지스터는 또한 쿼드 워드("Q"로 표시됨)일 수 있으며, 데이터 성분들의 데이터 타입은 또한 PD(패킹된 배정도)일 수 있다.
참조(402)에 도시된 바와 같이, VGATHERNSDPS는 몇 개의 입력 파라미터를 필요로 한다: 목적지 레지스터 어드레스, dest; 인덱스 레지스터, vindex; 기본 메모리 어드레스, mem_addr, 및 마스크 레지스터, k1. 기본 메모리 어드레스는 기본 어드레스(base_addr), 인덱스 값(vindex를 사용하는 인덱스), 스케일 값(scale) 및 변위(disp)를 사용하여 제공된다. 파라미터 mem_addr은 일 실시예에서 base_addr, index, scale, 및 disp와 같은 다중 파라미터를 요구하도록 지정된다.
참조(404)에서, (KL, VL) 쌍은 주어진 벡터 길이에 얼마나 많은 데이터 성분들이 존재하는지를 기술한다. 예를 들어, (4, 128)은 4 개의 단정도 데이터 성분이 128 비트 벡터 길이에 적합할 수 있음을 나타내고, 따라서 이것은(KL, VL) 값에 대한 유효한 옵션이다.
각각의 데이터 성분에 대해, 마스크 레지스터의 표시(예: k1[j] == 1)에 기초하여, 로딩이 수행될 것이라면, NS_EM 연산은 요청된 데이터를 (base_addr + SignExtend(vindex[i+31:i] *scale + disp 로서 지정된) 메모리 어드레스에 로딩한다. SignExtend는 vindex의 비트들의 수를 증가시키면서 vindex의 양의/음의 부호를 보존하기 위한 것이다. NS_EM은 단지(데이터 성분이 L1 캐시에 이미 존재하지 않는한, 이미 존재하는 경우에 L1 캐시로부터 데이터가 판독됨) L1 캐시에 데이터를 로딩하지 않고 최종 레벨 캐시로부터 목적지 레지스터에 데이터 성분들을 로딩한다. 마스크 레지스터의 표시에 기초하여 로딩이 수행되지 않을 것이라면, 목적지 레지스터는 변하지 않은 채로 유지된다. 참조(406)의 연산들은 각각의 데이터 성분에 대해 수행되고, 데이터 성분들은 마스크 레지스터 표시에 기초하여 목적지 레지스터에 로딩된다.
수집 동작을 통해, 다중 데이터 성분이 메모리로부터 수집된다. 예를 들어, mem_addr = 1000 및 vindex = {10, 220, 32, 8}이면, 1010, 1220, 1032 및 1008에서의 데이터 성분이 목적지 레지스터, dist에 로딩될 것이다.
VGATHERNS가 다양한 로케이션에서의 메모리에 상주하는 데이터 성분들을 수집할 수 있지만(base_addr, index, scale, disp의 조합은 메모리에서의 데이터 성분들의 위치를 정확히 나타낼 수 있음), 알려진 스트라이드 값을 가진 데이터 성분들에 액세스하기 위해 다른 명령어가 사용될 수 있다. 도 4b는 본 발명의 실시예에 따라 연속적인 데이터 성분들 간의 고정된 거리로 그리고 공간 구역성을 고려하지 않고 복수의 데이터 성분을 로딩하기 위한 명령어 타입의 일 구현을 나타내는 또 다른 의사 코드이다. 도시된 VMOVSTRIDENSDPS 명령어는 도시하는 스트라이드 값(스트라이드)이 더블 워드 정수("D"로 표시됨)이고 메모리로부터 수집된 데이터 성분들의 데이터 타입이 패킹된 단정도 부동 소수점(PS로 표시됨)인 것에 대한 것이고, 따라서 VMOVSTRIDENSDPS이다.
참조(452)에 도시된 바와 같이, VMOVSTRIDENSDPS는 몇 개의 입력 파라미터를 필요로 한다: 목적지 레지스터 어드레스, dest; 스트라이드, stride; 기본 메모리 어드레스, base_mem_addr, 및 마스크 레지스터, k1. 파라미터들 dest 및 k1은 VGATHERNSDPS와 동일하게 정의된다. 기본 메모리 어드레스는 위의 mem_addr과 비슷한 보통의 메모리 어드레스이다. 파라미터 스트라이드는 소스 레지스터에 저장된 스칼라 정수 값이다.
참조(454)에서, (KL, VL) 쌍은 참조(404)와 유사하게 주어진 벡터 길이에 얼마나 많은 데이터 성분들이 존재 하는지를 기술한다.
각각의 데이터 성분에 대해, 마스크 레지스터의 표시(예: k1[j] == 1)에 기초하여, 로딩이 수행될 것이라면, NS_EM 연산은 요청된 데이터를 (base_addr + SignExtend(stride)로서 지정된) 메모리 어드레스에 로딩한다. 마스크 레지스터의 표시에 기초하여 로딩이 수행되지 않을 것이라면, 목적지 레지스터는 변하지 않은 채로 유지된다. 참조(456)의 연산들은 각각의 데이터 성분에 대해 수행되고, 데이터 성분들은 마스크 레지스터 표시에 기초하여 목적지 레지스터에 로딩된다.
예시적 프로세서 아키텍처들 및 데이터 타입들
도 5a는 본 발명의 실시예들에 따른 예시적 순차적 파이프라인 및 예시적 레지스터 리네이밍, 비순차적 발행/실행 파이프라인 모두를 예시하는 블록도이다. 도 5b는 본 발명의 실시예들에 따른 프로세서에 포함될 순차적 아키텍처 코어의 예시적 실시예 및 예시적 레지스터 리네이밍, 비순차적 발행/실행 아키텍처 코어 모두를 예시하는 블록도이다. 도 5a-b의 실선 박스들은 순차적 파이프라인 및 순차적 코어의 예시적 실시예를 예시하는 한편, 점선 박스들의 옵션적 추가는 레지스터 리네이밍, 비순차적 발행/실행 파이프라인 및 코어를 예시한다. 순차적 양태가 비순차적 양태의 서브세트라는 것을 고려하여, 비순차적 양태가 설명될 것이다.
도 5a에서, 프로세서 파이프라인(500)은 페치 단(502), 길이 디코딩 단(504), 디코딩 단(506), 할당 단(508), 리네이밍 단(510), 스케줄링(또한 디스패치 또는 발행으로 알려짐) 단(512), 레지스터 판독/메모리 판독 단(514), 실행 단(516), 라이트 백/메모리 기입 단(518), 예외 처리 단(522), 및 커밋 단(524)을 포함한다.
도 5b는 실행 엔진 유닛(550)에 결합된 프론트 엔드 유닛(530)을 포함하는 프로세서 코어(590)를 보여주며, 실행 엔진 유닛과 프론트 엔드 유닛 둘 모두는 메모리 유닛(570)에 결합된다. 코어(590)는 RISC(reduced instruction set computing) 코어, CISC(complex instruction set computing) 코어, VLIW(very long instruction word) 코어, 또는 하이브리드 또는 대안 코어 유형일 수 있다. 또 다른 옵션으로서, 코어(590)는 예를 들어, 네트워크 또는 통신 코어, 압축 엔진, 코프로세서 코어, 범용 컴퓨팅 그래픽 프로세싱 유닛(general purpose computing graphics processing unit: GPGPU) 코어, 그래픽 코어, 또는 그와 유사한 것과 같은 특수 목적 코어일 수 있다.
프론트 엔드 유닛(530)은 디코딩 유닛(540)에 결합되는 명령어 페치 유닛(538)에 결합되는 명령어 TLB(translation lookaside buffer)(536)에 결합되는 명령어 캐시 유닛(534)에 결합되는 분기 예측 유닛(532)을 포함한다. 디코딩 유닛(540)(또는 디코더)은 명령어들을 디코딩할 수 있으며, 또한 최초 명령어들로부터 디코딩되거나, 다른 경우에는 이들을 반영하거나, 또는 이들로부터 도출되는 하나 이상의 마이크로-연산들, 마이크로코드 엔트리 포인트들, 마이크로 명령어들, 다른 명령어들, 또는 다른 제어 신호들을 출력으로서 발생할 수 있다. 디코딩 유닛(540)은 다양한 상이한 메커니즘들을 이용하여 구현될 수 있다. 적절한 메커니즘들의 예들은 룩업 테이블들, 하드웨어 구현들, PLA들(programmable logic arrays), 마이크로코드 ROM들(read only memories), 기타 등등을 포함하지만 이것들에만 한정되지는 않는다. 일 실시예에서, 코어(590)는 마이크로코드 ROM 또는 소정 매크로 명령어들을 위한 마이크로코드를 (예를 들어 디코딩 유닛(540)에 또는 다른 경우에는 프론트 엔드 유닛(530) 내에) 저장하는 다른 매체를 포함한다. 디코딩 유닛(540)은 실행 엔진 유닛(550)에서의 리네이밍/할당기 유닛(552)에 결합된다.
실행 엔진 유닛(550)은, 리타이어먼트 유닛(554) 및 하나 이상의 스케줄러 유닛(들)(556)의 세트에 결합된 리네이밍/할당기 유닛(552)을 포함한다. 스케줄러 유닛(들)(556)은 명령어 대기열들(reservations stations), 중앙 명령어 윈도, 기타 등등을 포함하는 임의 개수의 상이한 스케줄러들을 나타낸다. 스케줄러 유닛(들)(556)은 물리적 레지스터 파일(들) 유닛(들)(558)에 결합된다. 물리적 레지스터 파일(들) 유닛들(558)의 각각은 하나 이상의 물리적 레지스터 파일들을 나타내고, 이들 중 상이한 것들은 스칼라 정수, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점, 상태(status)(예로서, 실행될 다음 차례의 명령어의 어드레스인 명령어 포인터), 기타 등등과 같은 하나 이상의 상이한 데이터 형들을 저장한다. 일 실시예에서, 물리적 레지스터 파일(들) 유닛(558)은 벡터 레지스터 유닛, 기입 마스크 레지스터 유닛, 및 스칼라 레지스터 유닛을 포함한다. 이들 레지스터 유닛들은 아키텍처 벡터 레지스터, 벡터 마스크 레지스터, 및 범용 레지스터를 제공할 수 있다. 레지스터 리네이밍 및 비순차 실행이 구현될 수 있는 다양한 방식들[예컨대, 리오더 버퍼(들) 및 리타이어먼트 레지스터 파일(들)을 사용하는 것, 미래 파일(future file)(들), 이력 버퍼(들), 및 리타이어먼트 레지스터 파일(들)을 사용하는 것; 레지스터 맵들 및 레지스터들의 풀을 사용하는 것; 기타 등등]을 예시하기 위해, 물리적 레지스터 파일(들) 유닛(들)(558)이 리타이어먼트 유닛(554)과 중첩된다. 리타이어먼트 유닛(554) 및 물리적 레지스터 파일(들) 유닛(들)(558)은 실행 클러스터(들)(560)에 결합된다. 실행 클러스터(들)(560)는 하나 이상의 실행 유닛들(562)의 세트 및 하나 이상의 메모리 액세스 유닛들(564)의 세트를 포함한다. 실행 유닛들(562)은 다양한 유형의 데이터(예로서, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점)에 대해 다양한 연산들(예로서, 시프트, 가산, 감산, 승산)을 실행할 수 있다. 몇몇 실시예들이 특정한 기능들이나 기능들의 세트에 전용되는 다수의 실행 유닛을 포함할 수 있지만, 다른 실시예들은 단 하나의 실행 유닛 또는 모두가 모든 기능들을 실행하는 다중 실행 유닛을 포함할 수 있다. 스케줄러 유닛(들)(556), 물리적 레지스터 파일(들) 유닛(들)(558), 및 실행 클러스터(들)(560)는 가능하게는 복수 개로 도시되어 있는데, 그 이유는 소정 실시예들이 소정 유형의 데이터/연산에 대해 별개의 파이프라인들(예를 들어, 스칼라 정수 파이프라인, 스칼라 부동 소수점/패킹된 정수/패킹된 부동 소수점/벡터 정수/벡터 부동 소수점 파이프라인, 및/또는 메모리 액세스 파이프라인이며 각각은 자신의 스케줄러 유닛, 물리적 레지스터 파일(들)유닛, 및/또는 실행 클러스터를 가지며, 또한 별개의 메모리 액세스 파이프라인의 경우에는 이 파이프라인의 실행 클러스터만이 메모리 액세스 유닛(들)(564)을 갖는 소정 실시예들이 구현될 수 있음)을 발생할 수 있기 때문이다. 별개의 파이프라인들이 이용되는 경우, 이들 파이프라인들 중 하나 이상은 비순차적 발행/실행일 수 있고 나머지는 순차적일 수 있다는 점도 이해하여야 한다.
메모리 액세스 유닛들(564)의 세트는 메모리 유닛(570)에 결합되고, 메모리 유닛은 레벨 2(L2) 캐시 유닛(576)에 결합되는 데이터 캐시 유닛(574)에 결합되는 데이터 TLB 유닛(572)을 포함한다. 하나의 예시적 실시예에서, 메모리 액세스 유닛들(564)은 로드 유닛, 저장 어드레스 유닛, 및 저장 데이터 유닛을 포함할 수 있으며, 이들 각각은 메모리 유닛(570)에서의 데이터 TLB 유닛(572)에 결합된다. 명령어 캐시 유닛(534)은 메모리 유닛(570)에서의 레벨 2(L2) 캐시 유닛(576)에 추가로 결합된다. L2 캐시 유닛(576)은 하나 이상의 다른 레벨들의 캐시에 및 결국에는 주 메모리에 결합된다.
예시로서, 예시적 레지스터 리네이밍, 비순차적 발행/실행 코어 아키텍처는 다음과 같이 파이프라인(500)을 구현할 수 있다: 1) 명령어 페치(538)는 페치 및 길이 디코딩 단(502 및 504)을 실행하고; 2) 디코딩 유닛(540)은 디코딩 단(506)을 실행하고; 3) 리네이밍/할당기 유닛(552)은 할당 단(508) 및 리네이밍 단(510)을 실행하고; 4) 스케줄러 유닛(들)(556)은 스케줄링 단(512)을 실행하고; 5) 물리적 레지스터 파일(들) 유닛(들)(558) 및 메모리 유닛(570)은 레지스터 판독/메모리 판독 단(514)를 실행하고; 실행 클러스터(560)는 실행 단(516)을 실행하고; 6) 메모리 유닛(570) 및 물리적 레지스터 파일(들) 유닛(들)(558)은 라이트 백/메모리 기입 단(518)을 실행하고; 7) 다양한 유닛들이 예외 처리 단(522)에 수반될 수 있고; 및 8) 리타이어먼트 유닛(554) 및 물리적 레지스터 파일(들) 유닛(들)(558)은 커밋 단(524)을 실행한다.
코어(590)는, 본 명세서에 설명된 명령어(들)를 포함하여, 하나 이상의 명령어 세트들(예를 들어, x86 명령어 세트(더 새로운 버전들이 추가된 몇몇 확장들을 구비)); 캘리포니아주 서니베일에 소재한 MIPS Technologies의 MIPS 명령어 세트; 캘리포니아주 서니베일에 소재한 ARM Holdings의 ARM 명령어 세트(NEON과 같은 옵션적 부가적인 확장들을 구비)를 지원할 수 있다. 일 실시예에서, 코어(590)는 패킹된 데이터 명령어 세트 확장(예를 들어, 앞서 설명된 AVX1, AVX2, 및/또는 일반적 벡터 친화적 명령어 포맷(U=0 및/또는 U=1)의 일부 형태)을 지원하는 로직을 포함하며, 그에 의해 많은 멀티미디어 애플리케이션들에 사용되는 연산들이 패킹된 데이터를 이용하여 실행되도록 허용한다.
코어는 멀티스레딩(연산들 또는 스레드들 중의 2개 이상의 병렬 세트를 실행하는 것)을 지원할 수 있고, 시분할 멀티스레딩(time sliced multithreading), (단일 물리적 코어가 물리적 코어가 동시적으로 멀티스레딩할 수 있는 스레드들 각각에 대해 로직적 코어를 제공하는) 동시 멀티스레딩, 또는 이들의 조합(예를 들어, Intel® Hyperthreading 기술과 같은 시분할 페칭 및 디코딩과 그 이후의 동시 멀티스레딩)을 포함하는 다양한 방식으로 멀티스레딩을 그렇게 할 수 있다는 것을 이해하여야 한다.
레지스터 리네이밍이 비순차적 실행의 맥락에서 설명되었지만, 레지스터 리네이밍은 순차적 아키텍처에서 이용될 수도 있다는 점을 이해하여야 한다. 프로세서의 예시된 실시예가 또한 별개의 명령어 및 데이터 캐시 유닛들(534/574) 및 공유 L2 캐시 유닛(576)을 포함하고 있지만, 대안적 실시예들은, 예를 들어 레벨 1(L1) 내부 캐시 또는 다중 레벨의 내부 캐시와 같은, 명령어 및 데이터 모두에 대한 단일 내부 캐시를 가질 수 있다. 일부 실시예들에서, 시스템은 내부 캐시, 및 코어 및/또는 프로세서의 외부에 있는 외부 캐시의 조합을 포함할 수 있다. 대안으로서, 캐시 모두가 코어 및/또는 프로세서의 외부에 있을 수 있다.
도 6은 본 발명의 실시예들에 따라 둘 이상의 코어를 가질 수 있고, 통합 메모리 제어기를 가질 수 있고, 또한 통합 그래픽을 가질 수 있는 프로세서(600)의 블록도이다. 도 6의 실선 박스들은 단일 코어(602A), 시스템 에이전트(610), 하나 이상의 버스 제어기 유닛들(616)의 세트를 구비한 프로세서(600)를 예시하는 한편, 점선 박스들의 옵션적 추가는 다중 코어(602A-N), 시스템 에이전트 유닛(610)에서의 하나 이상의 통합 메모리 제어기 유닛들(614)의 세트, 및 특수 목적 로직(608)을 가진 대안 프로세서(600)를 예시한다.
따라서, 프로세서(600)의 다양한 구현들은 다음을 포함할 수 있다: 1) 통합된 그래픽 및/또는 과학 분야(처리량) 로직(이것은 하나 이상의 코어들을 포함할 수 있음)인 특수 목적 로직(608)을 구비한 CPU, 및 하나 이상의 범용 코어들(예를 들어, 범용 순차적 코어들, 범용 비순차적 코어들, 이 둘의 조합)인 코어들(602A-N); 2) 그래픽 및/또는 과학 분야(처리량) 목적을 위해 주로 의도된 수많은 수의 특수 목적 코어들인 코어들(602A-N)을 구비한 코프로세서; 및 3) 수많은 범용 순차적 코어들인 코어들(602A-N)을 구비한 코프로세서. 따라서, 프로세서(600)는 범용 프로세서, 예를 들어, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU(general purpose graphics processing unit), 고 처리량 MIC(many integrated core) 코프로세서(30개 이상의 코어를 포함함), 임베디드 프로세서인 코프로세서 또는 특수 목적 프로세서, 또는 이와 유사한 것일 수 있다. 프로세서는 하나 이상의 칩들상에 구현될 수 있다. 프로세서(600)는 예를 들어, BiCMOS, CMOS, 또는 NMOS와 같은 다수의 프로세스 기술 중 어느 하나를 이용하여 하나 이상의 기판들의 일부가 될 수 있고 및/또는 이들 기판상에 구현될 수 있다.
메모리 계층 구조(memory hierarchy)는 코어들 내에서의 하나 이상의 레벨들의 캐시, 하나 이상의 공유 캐시 유닛들(606)의 세트, 및 통합 메모리 제어기 유닛들(614)의 세트에 결합되는 외부 메모리(도시 안됨)를 포함한다. 공유 캐시 유닛들(606)의 세트는 레벨 2(L2), 레벨 3(L3), 레벨 4(L4), 또는 다른 레벨들의 캐시와 같은 하나 이상의 중간 레벨 캐시들, 최종 레벨 캐시(LLC), 및/또는 이들의 조합을 포함할 수 있다. 일 실시예에서 링 기반 인터커넥트 유닛(612)이 통합 그래픽 로직(608), 공유 캐시 유닛들(606)의 세트, 및 시스템 에이전트 유닛(610)/통합 메모리 제어기 유닛(들)(614)을 인터커넥트하지만, 대안 실시예들은 그러한 유닛들을 인터커넥트하기 위해 임의 수의 공지된 기술들을 이용할 수 있다. 일 실시예에서, 하나 이상의 캐시 유닛들(606)과 코어들(602A-N) 사이의 코히런시가 유지된다.
몇몇 실시예들에서, 코어들(602A-N) 중 하나 이상은 멀티스레딩할 수 있다. 시스템 에이전트(610)는 코어들(602A-N)을 코디네이팅하고 동작시키는 그런 컴포넌트들을 포함한다. 시스템 에이전트 유닛(610)은 예를 들어 전력 제어 유닛(PCU; power control unit) 및 디스플레이 유닛을 포함할 수 있다. PCU는 코어들(602A-N) 및 통합 그래픽 로직(608)의 전력 상태를 조절하는데 필요한 로직 및 컴포넌트들이거나 이들을 포함할 수 있다. 디스플레이 유닛은 하나 이상의 외부적으로 접속된 디스플레이들을 구동하기 위한 것이다.
코어들(602A-N)은 아키텍처 명령어 세트의 관점에서 동종 또는 이종일 수 있는데; 즉 코어들(602A-N) 중 둘 이상은 동일 명령어 세트를 실행할 수 있는 반면, 다른 코어들은 해당 명령어 세트의 서브세트만을 또는 상이한 명령어 세트를 실행할 수 있다.
도 7-9는 본 명세서에 상세히 제시된 명령어(들)를 실행하기에 적합한 예시적 컴퓨터 아키텍처들의 블록도들이다. 랩톱들, 데스크톱들, 핸드헬드 PC들, PDA들(personal digital assistants), 엔지니어링 워크스테이션들, 서버들, 네트워크 장치들, 네트워크 허브들, 스위치들, 임베디드 프로세서들, 디지털 신호 프로세서들(DSP들), 그래픽 장치들, 비디오 게임 장치들, 셋톱박스들, 마이크로 제어기들, 휴대 전화들, 휴대용 미디어 플레이어들, 핸드헬드 장치들, 및 다양한 다른 전자 장치들에 대해 본 기술 분야에 알려진 다른 시스템 설계들 및 구성들도 적합하다. 일반적으로, 본 명세서에 개시된 바와 같은 프로세서 및/또는 기타 실행 로직을 수용할 수 있는 매우 다양한 시스템들 또는 전자 장치들이 일반적으로 적합하다.
이제, 도 7를 참조하면, 본 발명의 실시예에 따른 시스템(700)의 블록도가 도시되어 있다. 시스템(700)은 하나 이상 프로세서들(710, 715)을 포함할 수 있고, 이 프로세서들은 제어기 허브(GMCH)(720)에 결합된다. 부가 프로세서들(715)의 옵션적 속성은 도 7에서 파선들로 표시된다.
각각의 처리 프로세서는 단일 코어일 수도 있고, 대안적으로는 다중 코어를 포함할 수 있다. 처리 프로세서들은 선택적으로 통합 메모리 제어기 및/또는 통합 I/O 제어 로직과 같은 처리 코어들 외에 다른 온-다이 요소들을 포함할 수 있다. 또한, 적어도 일 실시예에서, 처리 요소들의 코어(들)는 이들이 코어당 하나보다 많은 하드웨어 스레드 콘텍스트를 포함할 수 있다는 점에서 다중 스레딩될 수 있다.
도 7은 GMCH(720)가 예를 들어 동적 랜덤 액세스 메모리(DRAM)일 수 있는 메모리(740)에 연결될 수 있음을 도시한다. DRAM은, 적어도 일 실시예에서, 비 휘발성 캐시와 연관될 수 있다.
GMCH(720)는 칩셋 또는 칩셋의 일부일 수 있다. GMCH(720)는 프로세서(들)(710,715)와 통신할 수 있고, 프로세서(들)(710,715)와 메모리(740) 간의 상호 작용을 제어할 수 있다. GMCH(720)는 또한 시스템(700)의 프로세서(들)(710,715)와 다른 요소들 간의 가속 버스 인터페이스로서 작용할 수 있다. 적어도 일 실시예에서, GMCH(720)는 전면측 버스(FSB)(795)와 같은 멀티 드롭 버스를 통해 프로세서(들)(710, 715)와 통신한다.
또한, GMCH(720)는 (평판 디스플레이와 같은) 디스플레이(740)에 결합된다. GMCH(720)는 통합 그래픽 가속기를 포함할 수 있다. GMCH(720)는 또한 다양한 주변 기기를 시스템(700)에 결합하는데 사용될 수 있는 입/출력(I/O) 제어기 허브(ICH)(750)에 추가로 결합된다. 예를 들어 도 7의 실시예에 도시된 것은 외부 그래픽 디바이스(760)인데, 이것은 또 다른 주변 기기(770)와 함께 ICH(750)에 결합된 이산 그래픽 디바이스일 수 있다.
대안으로서, 추가적인 또는 상이한 처리 요소들도 시스템(700) 내에 존재할 수 있다. 예를 들어, 추가적인 프로세서(들)(715)는 프로세서(710)와 동일한 추가적인 프로세서(들), 프로세서(710)와 이종이거나 비대칭인 추가적인 프로세서(들), (예를 들어, 그래픽 가속기 또는 디지털 신호 처리(DSP) 유닛과 같은) 가속기들, 필드 프로그래머블 게이트 어레이들, 또는 임의의 다른 처리 요소를 포함할 수 있다. 아키텍처 특성, 마이크로아키텍처 특성, 열적 특성, 전력 소비 특성 등을 포함하는 장점 기준들의 범위와 관련하여 물리적 리소스들(710, 715) 사이에는 다양한 상이함이 존재할 수 있다. 이러한 차이들은 그들자신을 프로세서들(710, 715) 중에서의 비대칭성 및 이종성으로서 효과적으로 드러낼 수 있다. 적어도 일 실시예에서, 다양한 프로세서(710, 715)는 동일한 다이 패키지 내에 상주할 수 있다.
도 8를 이제 참조하면, 본 발명의 실시예에 따른 제2 시스템(800)의 블록도가 도시된다. 도 8에 도시된 바와 같이, 멀티프로세서 시스템(800)은 포인트 투 포인트 인터커넥트 시스템이고, 포인트 투 포인트 인터커넥트(850)를 통해 결합되는 제1 처리 요소(870) 및 제2 처리 요소(880)를 포함한다. 처리 요소들(870 및 880)의 각각은 제1 및 제2 처리 코어들을 포함하여 멀티코어 프로세서일 수 있다
대안으로서, 처리 요소들(870, 880) 중 하나 이상은 가속기 또는 필드 프로그래머블 게이트 어레이와 같은, 프로세서가 아닌 다른 요소일 수 있다.
2개의 처리 요소(870, 880)만이 도시되지만, 본 발명의 범위는 이에 한정되지 않음을 이해해야 한다. 다른 실시예들에서는, 하나 이상의 추가적 처리 요소가 주어진 프로세서에 존재할 수 있다.
제1 처리 요소(870)는 메모리 제어기 허브(MCH)(872) 및 포인트 투 포인트(P-P) 인터페이스들(876, 878)을 더 포함할 수 있다. 마찬가지로, 제2 처리 요소(880)는 MCH(882) 및 P-P 인터페이스들(886, 888)을 포함할 수 있다. 프로세서들(870, 880)은 PtP 인터페이스 회로들(878, 888)을 이용하여 포인트 투 포인트(PtP) 인터페이스(850)를 통해 데이터를 교환할 수 있다. 도 8에 도시된 바와 같이, MCH들(872, 882)은 제각기 프로세서들에 논리적으로 소속된 주 메모리의 부분들일 수 있는 제각기 메모리들, 즉 메모리(842) 및 메모리(844)에 프로세서들을 결합한다.
프로세서들(870, 880)은 각각 포인트 투 포인트 인터페이스 회로들(876, 894, 886, 898)을 이용하여 개별 PtP 인터페이스들(852, 854)을 통해 칩셋(890)과 데이터를 교환할 수 있다. 칩셋(890)은 고성능 그래픽 인터페이스(839)를 통해 고성능 그래픽 회로(838)와도 데이터를 교환할 수 있다. 본 발명의 실시예들은 임의의 수의 프로세싱 코어들을 갖는 임의의 프로세서 내에, 또는 도 8의 PtP 버스 에이전트들 각각 내에 배치될 수 있다. 일 실시예에서, 임의의 프로세서 코어는 로컬 캐시 메모리(도시되지 않음)를 포함할 수 있거나, 그렇지 않으면 그와 연관될 수 있다. 또한, 공유 캐시(도시되지 않음)가 p2p 인터커넥트를 통해 프로세서들과 접속되는, 두 프로세서 이외의 어느 한 프로세서에 포함될 수 있어서, 프로세서가 저전력 모드에 있는 경우 어느 하나의 또는 둘 다의 프로세서의 로컬 캐시 정보가 공유 캐시에 저장될 수 있다.
제1 처리 요소(870) 및 제2 처리 요소(880)는 제각기 P-P 인터커넥트들(876, 886, 884)을 통해 칩셋(890)에 결합될 수 있다. 도 8에 도시된 바와 같이, 칩셋(890)은 P-P 인터페이스(894 및 898)를 포함한다. 더욱이, 칩셋(890)은 칩셋(890)을 고성능 그래픽 엔진(848)에 결합하는 인터페이스(892)를 포함한다. 일 실시예에서는, 버스(849)를 이용하여, 그래픽 엔진(848)과 칩셋(890)을 결합할 수 있다. 대안으로, 포인트 투 포인트 인터커넥트(849)가 이러한 컴포넌트들을 결합할 수 있다.
다음으로, 칩셋(890)은 인터페이스(896)를 통해 제1 버스(816)에 결합될 수 있다. 일 실시예에서, 제1 버스(816)는 PCI(Peripheral Component Interconnect) 버스이거나, 또는 PCI Express 버스 또는 다른 제3세대 I/O 인터커넥트 버스와 같은 버스일 수 있지만, 본 발명의 범위는 이에 제한되지는 않는다.
도 8에 도시되는 바와 같이, 제1 버스(816)를 제2 버스(820)에 연결시키는 버스 브릿지(818)와 함께, 다양한 I/O 디바이스들(814)이 제1 버스(816)에 연결될 수 있다. 일 실시예에서, 제2 버스(820)는 LPC(low pin count) 버스일 수 있다. 일 실시예에서, 예를 들어 키보드/마우스(822), 통신 장치(826), 및 코드(830)를 포함할 수 있는 디스크 드라이버 또는 다른 대용량 저장 장치 등의 데이터 저장 유닛(828)을 포함하는 다양한 장치가 제2 버스(820)에 결합될 수 있다. 게다가, 오디오 I/O(824)는 제2 버스(820)에 결합될 수 있다. 다른 아키텍처들도 가능하다는 점에 유의한다. 예를 들어, 도 8의 포인트 투 포인트 아키텍처 대신에, 시스템은 멀티드롭 버스 또는 다른 이러한 아키텍처를 구현할 수 있다.
이제 도 9를 참조하면, 본 발명의 실시예에 따른 제2 보다 구체적인 예시적인 시스템(900)의 블록도가 도시된다. 도 8 및 9에서 동일한 요소들은 동일한 참조 번호들을 가지며, 도 8의 특정 양태들은 도 9의 다른 양태들을 불명료하게 하는 것을 회피하기 위해 도 9로부터 생략되었다.
도 9는, 프로세서들(870, 880)이 통합 메모리 및 I/O 제어 로직("CL")(872 및 882)를 각각 포함할 수 있다는 점을 도시한다. 따라서, CL(872, 882)는 통합 메모리 제어기 유닛들 및 I/O 제어 로직을 포함한다. 도 9는, CL(872, 882)에 메모리들(832, 834)만이 연결되는 것이 아니라, 제어 로직(872, 882)에는 I/O 디바이스들(914)도 연결된다는 점을 도시한다. 레거시 I/O 디바이스들(915)은 칩셋(890)에 연결된다.
이제, 도 10을 참조하면, 본 발명의 실시예에 따른 SoC(1000)의 블록도가 도시된다. 도 2에서의 유사한 요소들은 유사한 참조 번호들을 지닌다. 또한, 파선 박스들은 더 진보된 SoC들에 대한 선택적인 특징들이다. 도 10에서, 인터커넥트 유닛(들)(1002)은: 하나 이상의 코어들(602A-N)의 세트 및 공유 캐시 유닛(들)(606)을 포함하는 애플리케이션 프로세서(1010); 시스템 에이전트 유닛(610); 버스 제어기 유닛(들)(616); 통합 메모리 제어기 유닛(들)(614); 통합 그래픽 로직, 이미지 프로세서, 오디오 프로세서, 및 비디오 프로세서를 포함할 수 있는 하나 이상의 코프로세서들(1020) 또는 그 세트; SRAM(Static Random Access Memory) 유닛(1030); DMA(Direct Memory Access) 유닛(1032); 및 하나 이상의 외부 디스플레이들에 연결하기 위한 디스플레이 유닛(1040)에 결합된다. 일 실시예에서, 코프로세서(들)(1020)는, 예를 들어, 네트워크 또는 통신 프로세서, 압축 엔진, GPGPU, 고 처리량 MIC 프로세서, 임베디드 프로세서와 같은 특수 목적 프로세서를 포함한다.
본 명세서에 개시된 메커니즘들의 실시예들은 하드웨어, 소프트웨어, 펌웨어, 또는 이러한 구현 접근법들의 조합으로 구현될 수 있다. 본 발명의 실시예들은, 적어도 하나의 프로세서, 저장 시스템(휘발성 및 비휘발성 메모리 및/또는 저장 요소들을 포함함), 적어도 하나의 입력 디바이스 및 적어도 하나의 출력 디바이스를 포함하는 프로그램가능 시스템들 상에서 실행되는 컴퓨터 프로그램들 또는 프로그램 코드로서 구현될 수 있다.
도 8에 도시된 코드(830)과 같은 프로그램 코드는 본 명세서에 설명되는 기능들을 수행하고 출력 정보를 생성하도록 입력 명령어들에 적용될 수 있다. 출력 정보는 공지된 방식으로 하나 이상의 출력 디바이스에 적용될 수 있다. 이 애플리케이션을 위해, 처리 시스템은, 예를 들어, 디지털 신호 프로세서(DSP), 마이크로제어기, 주문형 집적 회로(ASIC) 또는 마이크로프로세서와 같은 프로세서를 갖는 임의의 시스템을 포함한다.
프로그램 코드는 처리 시스템과 통신하기 위해 고급 절차형 또는 객체 지향형 프로그래밍 언어로 구현될 수 있다. 또한, 프로그램 코드는 요구되는 경우에 어셈블리어 또는 기계어로 구현될 수 있다. 사실상, 본 명세서에 설명된 메커니즘들은 임의의 특정 프로그래밍 언어로 범위가 제한되지는 않는다. 임의의 경우에, 이 언어는 컴파일링된 또는 인터프리팅된 언어일 수 있다.
적어도 하나의 실시예의 하나 이상의 양태는, 머신에 의해 판독될 때에 이 머신으로 하여금 본 명세서에 설명된 기술들을 수행하는 로직을 제조하게 하는, 프로세서 내의 다양한 로직을 나타내는 머신 판독가능 매체 상에 저장된 대표적인 명령어들에 의해 구현될 수 있다. "IP 코어들"로서 알려진 이러한 표현들은 유형의(tangible) 머신 판독가능 매체상에 저장되고, 다양한 고객들 또는 제조 설비들에 공급되어, 로직 또는 프로세서를 실제로 제조하는 제조 머신들로 로딩될 수 있다.
이러한 머신 판독가능 저장 매체는 하드 디스크와, 플로피 디스크, 광 디스크, CD-ROM(compact disk read-only memory), CD-RW(compact disk rewritable) 및 광자기 디스크를 포함하는 임의의 다른 유형의 디스크, DRAM(dynamic random access memory), SRAM(static random access memory), EPROM(erasable programmable read-only memory), 플래시 메모리, EEPROM(electrically erasable programmable read-only memory)과 같은 RAM(random access memory), ROM(read-only memory), PCM(phase change memory)을 포함하는 반도체 디바이스, 자기 또는 광 카드, 또는 전자 명령어들을 저장하는 데 적합한 임의의 다른 유형의 매체와 같은 저장 매체를 포함하는, 머신 또는 디바이스에 의해 제조 또는 형성되는 물품들의 비일시적, 유형의(tangible) 구성들을 포함할 수 있지만, 이들로 제한되지 않는다.
따라서, 본 발명의 실시예들은, 명령어들을 포함하거나, 또는 본 명세서에 설명된 구조들, 회로들, 장치들, 프로세서들 및/또는 시스템 피처들을 정의하는 HDL(Hardware Description Language)과 같은 설계 데이터를 포함하는 비일시적인 유형의 머신 판독가능 매체를 또한 포함한다. 이러한 실시예들은 프로그램 제품들로 또한 언급될 수 있다.
일부 경우에, 소스 명령어 세트로부터 타깃 명령어 세트로 명령어를 변환하기 위해 명령어 변환기가 이용될 수 있다. 예를 들어, 명령어 변환기는 명령어를 코어에 의해 처리될 하나 이상의 다른 명령어로 (예를 들어, 정적 이진 번역, 동적 번역(dynamic compilation)을 포함하는 동적 이진 번역을 이용하여) 번역하거나, 모핑하거나, 에뮬레이트하거나, 또는 다른 방식으로 변환할 수 있다. 명령어 변환기는 소프트웨어, 하드웨어, 펌웨어 또는 이들의 조합으로 구현될 수 있다. 명령어 변환기는 온 프로세서(on processor), 오프 프로세서(off processor), 또는 부분 온 및 부분 오프 프로세서(part on and part off processor)일 수 있다.
도 11은 본 발명의 실시예들에 따라 소스 명령어 세트에서의 이진 명령어들을 타깃 명령어 세트에서의 이진 명령어들로 변환하는 소프트웨어 명령어 변환기의 사용을 대비하는 블록도이다. 예시된 실시예에서, 명령어 변환기는 소프트웨어 명령어 변환기이지만, 대안적으로 명령어 변환기는 소프트웨어, 펌웨어, 하드웨어, 또는 이것들의 다양한 조합들로 구현될 수 있다. 도 11은 적어도 하나의 x86 명령어 세트 코어를 구비한 프로세서(1116)에 의해 선천적으로 실행될 수 있는 x86 이진 코드(1106)를 발생하기 위해 고급 언어(1102)로 된 프로그램이 x86 컴파일러(1104)를 이용하여 컴파일링될 수 있는 것을 보여준다(컴파일링된 명령어들 중 일부는 VGATHERNS 및 VMOVSTRIDENS와 같은 벡터 연산들을 위한 명령어 포맷을 가진다는 것이 가정된다). 적어도 하나의 x86 명령어 세트 코어를 구비한 프로세서(1116)는, 적어도 하나의 x86 명령어 세트 코어를 구비한 인텔 프로세서와 실질적으로 동일한 결과들을 달성하기 위하여, (1) 인텔 x86 명령어 세트 코어의 명령어 세트의 상당한 부분 또는(2) 적어도 하나의 x86 명령어 세트 코어를 구비한 인텔 프로세서상에서 실행되는 것을 목표로 하는 애플리케이션들 또는 기타의 소프트웨어의 오브젝트 코드 버전들을 호환 가능하게 실행하거나 기타 방식으로 처리함으로써 적어도 하나의 x86 명령어 세트 코어를 구비한 인텔 프로세서와 실질적으로 동일한 기능들을 실행할 수 있는 임의의 프로세서를 나타낸다. x86 컴파일러(1104)는, 추가 연계 처리(linkage processing)를 수반하거나 수반하지 않고서 적어도 하나의 x86 명령어 세트 코어를 구비한 프로세서(1116)상에서 실행될 수 있는 x86 이진 코드(1106)(예를 들어, 오브젝트 코드)를 발생하도록 동작할 수 있는 컴파일러를 나타낸다.
유사하게, 도 11은 적어도 하나의 x86 명령어 세트 코어를 구비하지 않은 프로세서(1114)(예컨대, 미국 캘리포니아주 서니베일 소재의 MIPS Technologies의 MIPS 명령어 세트를 실행하는 및/또는 미국 캘리포니아주 서니베일 소재의 ARM Holdings의 ARM 명령어 세트를 실행하는 코어들을 갖는 프로세서)에 의해 선천적으로 실행될 수 있는 대안의 명령어 세트 이진 코드(1110)를 발생하기 위해 고급 언어(1102)로 된 프로그램이 대안의 명령어 세트 컴파일러(1108)를 사용하여 컴파일링될 수 있는 것을 보여준다. 명령어 변환기(1112)는 x86 이진 코드(1106)를 x86 명령어 세트 코어를 구비하지 않은 프로세서(1114)에 의해 선천적으로 실행될 수 있는 코드로 변환하는데 사용된다. 이 변환된 코드는 대안의 명령어 세트 이진 코드(1110)와 동일할 가능성이 별로 없지만 -그 이유는 이것을 할 수 있는 명령어 변환기를 만들기가 어렵기 때문임 -; 변환된 코드는 일반 연산을 달성할 것이고 대안의 명령어 세트로부터의 명령어들로 구성될 것이다. 따라서, 명령어 변환기(1112)는 에뮬레이션, 시뮬레이션, 또는 임의의 다른 처리를 통해 x86 명령어 세트 프로세서 또는 코어를 구비하지 않은 프로세서 또는 다른 전자 디바이스로 하여금 x86 이진 코드(1106)를 실행하게 허용하는 소프트웨어, 펌웨어, 하드웨어, 또는 이들의 조합을 나타낸다.
도 12a-도 12b는 본 발명의 실시예들에 따른 일반적 벡터 친화적 명령어 포맷 및 이것의 명령어 템플릿들을 도시하는 블록도들이다. 도 12a는 본 발명의 실시예들에 따른 일반적 벡터 친화적 명령어 포맷 및 이것의 클래스 A 명령어 템플릿을 도시하는 블록도인 한편; 도 12b는 본 발명의 실시예들에 따른 일반적 벡터 친화적 명령어 포맷 및 이것의 클래스 B 명령어 템플릿들을 도시하는 블록도이다. 구체적으로는, 클래스 A 및 클래스 B 명령어 템플릿들이 그에 대해 정의되는 일반적 벡터 친화적 명령어 포맷(1200)이 있는데, 이들 둘 모두는 메모리 액세스 없음(1205) 명령어 템플릿들 및 메모리 액세스(1220) 명령어 템플릿들을 포함한다. 벡터 친화적 명령어 포맷의 맥락에서 일반적(generic)이라는 용어는 어떠한 특정 명령어 세트에도 결부되지 않은 명령어 포맷을 가리킨다.
벡터 친화적 명령어 포맷이: 32 비트(4 바이트) 또는 64 비트(8 바이트) 데이터 성분 폭들(또는 사이즈들)을 갖는 64 바이트 벡터 피연산자 길이(또는 사이즈)(및 그에 따라, 64 바이트 벡터는 16개의 더블워드 사이즈 성분 또는 대안으로서 8개의 쿼드워드 사이즈 성분으로서 구성됨); 16 비트(2 바이트) 또는 8 비트(1 바이트) 데이터 성분 폭들(또는 사이즈들)을 갖는 64 바이트 벡터 피연산자 길이(또는 사이즈); 32 비트(4 바이트), 64 비트(8 바이트), 16 비트(2 바이트), 또는 8 비트(1 바이트) 데이터 성분 폭들(또는 사이즈들)을 갖는 32 바이트 벡터 피연산자 길이(또는 사이즈); 및 32 비트(4 바이트), 64 비트(8 바이트), 16 비트(2 바이트), 또는 8 비트(1 바이트) 데이터 성분 폭들(또는 사이즈들)을 갖는 16 바이트 벡터 피연산자 길이(또는 사이즈)를 지원하는 본 발명의 실시예들이 기술될 것이다. 그러나, 대안 실시예들이 더 많거나, 더 적거나, 또는 상이한 데이터 성분 폭들(예를 들어, 128 비트(16 바이트) 데이터 성분 폭들)을 갖는 더 많거나, 더 적거나, 및/또는 상이한 벡터 피연산자 사이즈들(예를 들어, 256 바이트 벡터 피연산자들)을 지원할 수 있다.
도 12a의 클래스 A 명령어 템플릿들은 다음을 포함한다: 1) 메모리 액세스 없음(1205) 명령어 템플릿들 내에 메모리 액세스 없음, 풀 라운드 제어형 연산(1210) 명령어 템플릿 및 메모리 액세스 없음, 데이터 변환형 연산(1215) 명령어 템플릿이 보여지고; 및 2) 메모리 액세스(1220) 명령어 템플릿들 내에 메모리 액세스, 일시적(1225) 명령어 템플릿 및 메모리 액세스, 비일시적(1230) 명령어 템플릿이 보여진다. 도 12b의 클래스 B 명령어 템플릿들은 다음을 포함한다: 1) 메모리 액세스 없음(1205) 명령어 템플릿들 내에 메모리 액세스 없음, 기입 마스크 제어, 부분 라운드 제어형 연산(1212) 명령어 템플릿 및 메모리 액세스 없음, 기입 마스크 제어, vsize형 연산(1217) 명령어 템플릿이 보여지고; 및 2) 메모리 액세스(1220) 명령어 템플릿들 내에 메모리 액세스, 기입 마스크 제어(1227) 명령어 템플릿이 보여진다.
일반적 벡터 친화적 명령어 포맷(1200)은 도 12a 및 도 12b에 예시되어 있는 순서로 이하에 열거되는 하기 필드들을 포함한다.
포맷 필드(1240) - 이 필드 내의 특정한 값(명령어 포맷 식별자 값)은 벡터 친화적 명령어 포맷, 및 그에 따라 명령어 스트림들에서의 벡터 친화적 명령어 포맷으로의 명령어들의 출현들을 고유하게 식별한다. 이와 같이, 이 필드는 이것이 일반적 벡터 친화적 명령어 포맷만을 갖는 명령어 세트에 대해서는 필요하지 않다는 점에서 선택 사항이다.
베이스 연산 필드(1242) -이것의 내용은 상이한 베이스 연산들을 구별해 준다.
레지스터 인덱스 필드(1244) -이것의 내용은, 직접적으로 또는 어드레스 발생을 통해, 이들이 레지스터들에 있든지 메모리에 있든지, 소스 및 목적지 피연산자들의 로케이션들을 특정한다. 이들은 PxQ(예를 들어, 32x512, 16x128, 32x1024, 64x1024) 레지스터 파일로부터 N개의 레지스터를 선택하기 위해 충분한 수의 비트들을 포함한다. 일 실시예에서 N은 최대 3개의 소스 및 1개의 목적지 레지스터일 수 있는 반면, 대안적 실시예들은 더 많거나 더 적은 소스 및 목적지 레지스터들을 지원할 수 있다(예를 들어, 이런 소스들 중 하나가 목적지로서도 행위하는 경우에 최대 2개의 소스를 지원할 수 있고, 이런 소스들 중 하나가 목적지로도 행위하는 경우에 최대 3개의 소스를 지원할 수 있고, 최대 2개의 소스 및 1개의 목적지를 지원할 수 있다).
변경자(modifier) 필드(1246) -이것의 내용은 메모리 액세스를 특정하는 일반적 벡터 명령어 포맷으로 된 명령어들의 출현들을 그렇지 않은 것들과 구별해준다; 즉, 메모리 액세스 없음(1205) 명령어 템플릿과 메모리 액세스(1220) 명령어 템플릿들 간에서 구별해 준다. 메모리 액세스 연산들은 메모리 계층구조에게 판독 및/또는 기입하는 반면(일부 경우들에서 레지스터들에서의 값들을 이용하여 소스 및/또는 목적지 어드레스들을 특정함), 메모리 액세스 없음 연산들은 그렇게 하지 않는다(예를 들어, 소스 및 목적지들은 레지스터들이다). 일 실시예에서 이 필드는 또한 메모리 어드레스 계산들을 실행하기 위해 3개의 상이한 방식 중에서 선택하지만, 대안적 실시예들은 메모리 어드레스 계산들을 실행하기 위해 더 많은, 더 적은, 또는 상이한 방식들을 지원할 수 있다.
증강 연산 필드(augmentation operation field)(1250) - 이것의 내용은 다양한 상이한 연산들 중 어느 것이 베이스 연산에 부가하여 실행되어야 하는지를 구별해 준다. 이 필드는 맥락 특정적(context specific)이다. 본 발명의 실시예에서, 이 필드는 클래스 필드(1268), 알파(alpha) 필드(1252), 및 베타(beta) 필드(1254)로 나누어진다. 증강 연산 필드(1250)는 연산들의 공통 그룹들이 2, 3, 또는 4개의 명령어가 아니라 단일 명령어로 실행되는 것을 허용한다.
스케일링 필드(1260) - 이것의 내용은 메모리 어드레스 발생을 위한(예를 들어, 2scale*index+base를 이용하는 어드레스 발생을 위한) 인덱스 필드의 내용의 스케일링(scaling)을 허용한다.
변위 필드(1262A) - 이것의 내용은 (예를 들어, 2scale*index+base+ displacement를 이용하는 어드레스 발생을 위한) 메모리 어드레스 발생의 일부로서 이용된다.
변위 인자 필드(Displacement Factor Field)(1262B)(변위 인자 필드(1262B) 바로 위의 변위 필드(1262A)의 병치(juxtaposition)는 어느 하나 또는 다른 것이 이용되는 것을 표시한다는 것을 유의하라) - 이것의 내용은 어드레스 발생의 일부로서 이용되고, 이것은 메모리 액세스의 사이즈(N)에 의해 스케일링될 변위 인자를 특정하며, 여기서 N은 (예를 들어, 2scale*index+base+scaled displacement를 이용하는 어드레스 발생을 위한) 메모리 액세스에서의 바이트들의 수이다. 잉여 하위 비트들(Redundant low-order bits)은 무시되고, 따라서 변위 인자 필드의 내용은 유효 어드레스를 계산하는 데 이용될 최종 변위를 발생하기 위하여 메모리 피연산자 총 사이즈(N)로 곱해진다. N의 값은 풀 opcode 필드(1274)(본 명세서에서 나중에 설명됨) 및 데이터 조작 필드(1254C)에 기초하여 실행 시간에 프로세서 하드웨어에 의해 결정된다. 변위 필드(1262A) 및 변위 인자 필드(1262B)는 이들이 메모리 액세스 없음(1205) 명령어 템플릿들에 대해 사용되지 않고 및/또는 상이한 실시예들이 둘 중 하나만을 구현하거나 어느 것도 구현하지 않는다는 점에서 선택 사항이다.
데이터 성분 폭 필드(1264) - 이것의 내용은 (일부 실시예들에서 모든 명령어들에 대해; 다른 실시예들에서, 명령어들 중 일부에 대해서만) 다수의 데이터 성분 폭 중 어느 것이 사용될 것인지를 구별해준다. 이 필드는 하나의 데이터 성분 폭만이 지원되고 및/또는 데이터 성분 폭들이 opcode들의 일부 양태를 이용하여 지원되는 경우에 이것이 필요하지 않다는 점에서 선택 사항이다.
기입 마스크 필드(1270) -이것의 내용은, 데이터 성분 위치당 기준으로, 목적지 벡터 피연산자에서의 해당 데이터 성분 위치가 베이스 연산 및 증강 연산의 결과를 반영하는지를 제어한다. 클래스 A 명령어 템플릿들은 통합 기입마스킹(merging-writemasking)을 지원하는 한편, 클래스 B 명령어 템플릿들은 통합 및 제로화 기입마스킹(zeroing-writemasking) 모두를 지원한다. 통합할 때, 벡터 마스크들은 목적지에서의 임의의 세트의 성분들이(베이스 연산 및 증강 연산에 의해 특정되는) 임의의 연산의 실행 동안에 갱신들로부터 보호될 수 있도록 허용하고; 다른 일 실시예에서, 대응하는 마스크 비트가 0를 갖는 목적지의 각각의 성분의 구 값을 보존한다. 대조적으로, 제로화할 때, 벡터 마스크들은 목적지에서의 임의의 세트의 성분들이(베이스 연산 및 증강 연산에 의해 특정되는) 임의의 연산의 실행 동안에 제로화될 수 있도록 허용하고; 일 실시예에서, 목적지의 성분은 대응하는 마스크 비트가 0 값을 가질 때 0에 설정된다. 이러한 기능성의 서브세트는 실행되는 연산의 벡터 길이를 제어하는 능력이지만(즉, 성분들의 스팬(span)은 처음부터 마지막 것까지 변경됨), 변경되는 성분들이 연속적이라는 것은 필요하지 않다. 그러므로, 기입 마스크 필드(1270)는 로드들, 저장들, 산술 처리, 로직 처리, 기타 등등을 포함하여, 부분적 벡터 연산들을 허용한다. 기입 마스크 필드(1270)의 내용이 이용될 기입 마스크를 포함하는 다수의 기입 마스크 레지스터 중 하나를 선택하는 (및 그러므로 기입 마스크 필드(1270)의 내용이 실행될 해당 마스킹을 간접적으로 식별하는) 본 발명의 실시예들이 기술되었지만, 대안 실시예들은 그 대신에 또는 추가적으로 마스크 기입 필드(1270)의 내용이 실행될 마스킹을 직접적으로 특정하는 것을 허용한다.
즉치 필드(1272) - 이것의 내용은 즉치의 특정을 허용한다. 이 필드는 이것이 즉치를 지원하지 않는 일반적 벡터 친화적 포맷의 구현에 존재하지 않으며 또한 이것이 즉치를 사용하지 않는 명령어들에 존재하지 않는다는 점에서 선택적이다.
클래스 필드(1268) -이것의 내용은 상이한 명령어들의 클래스 간에서 구별해준다. 도 12a 및 도 12b를 참조하면, 이 필드의 내용은 클래스 A와 클래스 B 명령어들 간에서 선택한다. 도 12a 및 도 12b에서, 모서리가 둥근 정사각형들이 특정 값이 필드에 존재한다는 것을 표시하는데 사용된다[예로, 도 12a 및 도 12b에서 제각기 클래스 필드(1268)에 대해 클래스 A(1268A) 및 클래스 B(1268B)].
클래스 A의 명령어 템플릿들
클래스 A의 메모리 액세스 없음(1205) 명령어 템플릿들의 경우에, 알파 필드(1252)는 RS 필드(1252A)로서 해석되고, 이것의 내용은 상이한 증강 연산 유형들 중 어느 것이 실행되어야 하는지를 구별해주는 한편[예컨대, 라운드(1252A.1) 및 데이터 변환(1252A.2)은 제각기 메모리 액세스 없음, 라운드 유형 연산(1210) 및 메모리 액세스 없음, 데이터 변환형 연산(1215) 명령어 템플릿들에 대해 특정됨], 베타 필드(1254)는 특정된 유형의 연산들 중 어느 것이 실행되어야 하는지를 구별해준다. 메모리 액세스 없음(1205) 명령어 템플릿들에서, 스케일링 필드(1260), 변위 필드(1262A), 및 변위 스케일링 필드(1262B)는 존재하지 않는다.
메모리 액세스 없음 명령어 템플릿들 - 풀라운드 제어형 연산
메모리 액세스 없음 풀라운드 제어형 연산(1210) 명령어 템플릿에서, 베타 필드(1254)는 라운드 제어 필드(1254A)로서 해석되고, 이것의 내용(들)은 정적 라운딩(static rounding)을 제공한다. 본 발명의 기술된 실시예들에서, 라운드 제어 필드(1254A)는 모든 부동 소수점 예외 억제(SAE: suppress all floating point exceptions) 필드(1256) 및 라운드 연산 제어 필드(1258)를 포함하지만, 대안적 실시예들은 이들 개념들 모두를 동일한 필드로 지원하거나 인코딩할 수 있고 또는 이들 개념들/필드들 중 어느 하나 또는 다른 것만을 가질 수 있다(예를 들어, 라운드 연산 제어 필드(1258)만을 가질 수 있다).
SAE 필드(1256) -이것의 내용은 예외 이벤트 보고를 디스에이블링할 것인지의 여부를 구별하고; SAE 필드(1256)의 내용이 억제가 인에이블링된 것을 표시할 때, 주어진 명령어는 어떠한 종류의 부동 소수점 예외 플래그도 보고하지 않고, 어떠한 부동 소수점 예외 핸들러도 일으키지 않는다.
라운드 연산 제어 필드(1258) -이것의 내용은 한 그룹의 라운드 연산들 중 어느 것을 실행할지를 구별해 준다(예컨대, 라운드 업(Round-up), 라운드 다운(Round-down), 제로를 향한 라운드(Round-towards-zero) 및 최근접한 것으로의 라운드(Round-to-nearest)). 따라서, 라운드 연산 제어 필드(1258)는 명령어당 기준으로 라운딩 모드의 변경을 허용한다. 프로세서가 라운딩 모드들을 특정하기 위한 제어 레지스터를 포함하는 본 발명의 실시예에서, 라운드 연산 제어 필드(1250)의 내용은 해당 레지스터 값을 오버라이딩한다.
메모리 액세스 없음 명령어 템플릿들 - 데이터 변환형 연산
메모리 액세스 없음 데이터 변환형 연산(1215) 명령어 템플릿에서, 베타 필드(1254)는 데이터 변환 필드(1254B)로서 해석되고, 이것의 내용은 다수의 데이터 변환 중 어느 것이 실행되어야 하는지를 구별해 준다(예컨대, 데이터 변환 없음, 스위즐링(swizzle), 브로드캐스트).
클래스 A의 메모리 액세스(1220) 명령어 템플릿의 경우에, 알파 필드(1252)는 축출 힌트(eviction hint) 필드(1252B)로서 해석되고, 이것의 내용은 축출 힌트들 중 어느 것이 사용되어야 하는지를 구별해 주는한편[도 12a에서, 일시적(1252B.1) 및 비일시적(1252B.2)이 제각기 메모리 액세스, 일시적(1225) 명령어 템플릿 및 메모리 액세스, 비일시적(1230) 명령어 템플릿에 대해 특정됨], 베타 필드(1254)는 데이터 조작 필드(1254C)로서 해석되고, 이것의 내용은 다수의 데이터 조작 연산[프리미티브(primitive)라고도 함] 중 어느 것이 실행되어야 하는지를 구별해 준다[예컨대, 조작 없음; 브로드캐스트; 소스의 업 컨버전(up conversion); 및 목적지의 다운 컨버전(down conversion)]. 메모리 액세스(1220) 명령어 템플릿들은 스케일링 필드(1260), 및 선택 사항으로 변위 필드(1262A) 또는 변위 스케일링 필드(1262B)를 포함한다.
벡터 메모리 명령어들은, 컨버전이 지원되면서, 메모리로부터 벡터 로드들을 실행하고 및 메모리에의 벡터 저장들을 실행한다. 정규 벡터 명령어들에 대해 그런 것처럼, 벡터 메모리 명령어들은 데이터 성분마다의 방식으로 메모리로부터/메모리에게 데이터를 전송하는데, 실제로 전송되는 성분들은 기입 마스크로서 선택되는 벡터 마스크의 내용들에 의해 지시된다.
메모리 액세스 명령어 템플릿들 - 일시적
일시적 데이터(temporal data)는 캐싱으로부터 이득을 얻기에 충분하도록 빠르게 재이용될 것 같은 데이터이다. 그러나, 이것은 힌트이고, 상이한 프로세서들은 힌트를 전체로 무시하는 것을 포함하여 상이한 방식들로 이것을 구현할 수 있다.
메모리 액세스 명령어 템플릿들 - 비일시적
비 일시적 데이터는 제1 레벨 캐시에서의 캐싱으로부터 이득을 얻기에 충분하도록 빠르게 재이용될 것 같지 않은 데이터이고, 축출(eviction)을 위한 우선순위가 주어져야 한다. 그러나, 이것은 힌트이고, 상이한 프로세서들이 힌트를 전체로 무시하는 것을 포함하여 상이한 방식들로 이것을 구현할 수 있다.
클래스 B의 명령어 템플릿들
클래스 B의 명령어 템플릿들의 경우에, 알파 필드(1252)는 기입 마스크 제어(Z) 필드(1252C)로서 해석되고, 이것의 내용은 기입 마스크 필드(1270)에 의해 제어되는 기입 마스킹이 통합이어야 하는지 제로화이어야 하는지를 구별해 준다.
클래스 B의 메모리 액세스 없음(1205) 명령어 템플릿들의 경우에, 베타 필드(1254)의 일부는 RL 필드(1257A)로서 해석되고, 이것의 내용은 상이한 증강 연산 유형들 중 어느 것이 실행되어야 하는지를 구별해주는 한편[예컨대, 라운드(1257A.1) 및 벡터 길이(VSIZE)(1257A.2)는 제각기 메모리 액세스 없음, 기입 마스크 제어, 부분 라운드 제어형 연산(1212) 명령어 템플릿 및 메모리 액세스 없음, 기입 마스크 제어, VSIZE형 연산(1217) 명령어 템플릿에 대해 특정됨], 베타 필드(1254)의 나머지는 특정된 유형의 연산들 중 어느 것이 실행되어야 하는지를 구별해 준다. 메모리 액세스 없음(1205) 명령어 템플릿들에서, 스케일링 필드(1260), 변위 필드(1262A), 및 변위 스케일링 필드(1262B)는 존재하지 않는다.
메모리 액세스 없음, 기입 마스크 제어, 부분 라운드 제어형 연산(1210) 명령어 템플릿에서, 베타 필드(1254)의 나머지는 라운드 연산 필드(1259A)로서 해석되고, 예외 이벤트 보고는 디스에이블링된다(주어진 명령어는 어떠한 종류의 부동 소수점 예외 플래그도 보고하지 않고, 어떠한 부동 소수점 예외 핸들러도 일으키지 않는다).
라운드 연산 제어 필드(1259A)는 -라운드 연산 제어 필드(1258)처럼, 이것의 내용은 한 그룹의 라운드 연산들 중 어느 것을 실행할지를 구별해 준다(예컨대, 라운드 업(Round-up), 라운드 다운(Round-down), 제로를 향한 라운드(Round-towards-zero) 및 최근접한 것으로의 라운드(Round-to-nearest)). 따라서, 라운드 연산 제어 필드(1259A)는 명령어당 기준으로 라운딩 모드의 변경을 허용한다. 프로세서가 라운딩 모드들을 특정하기 위한 제어 레지스터를 포함하는 본 발명의 실시예에서, 라운드 연산 제어 필드(1250)의 내용은 해당 레지스터 값을 오버라이딩한다.
메모리 액세스 없음, 기입 마스크 제어, VSIZE형 연산(1217) 명령어 템플릿에서, 베타 필드(1254)의 나머지는 벡터 길이 필드(1259B)로서 해석되고, 이것의 내용은 다수의 데이터 벡터 길이 중 어느 것이 실행되어야 하는지를 구별해 준다(예컨대, 128, 256, 또는 512 바이트).
클래스 B의 메모리 액세스(1220) 명령어 템플릿의 경우에, 베타 필드(1254)의 일부는 브로드캐스트 필드(1257B)로서 해석되고, 이것의 내용은 브로드캐스트 유형 데이터 조작 연산이 실행되어야 하는지의 여부를 구별해 주는한편, 베타 필드(1254)의 나머지는 벡터 길이 필드(1259B)로서 해석된다. 메모리 액세스(1220) 명령어 템플릿들은 스케일링 필드(1260), 및 선택 사항으로 변위 필드(1262A) 또는 변위 스케일링 필드(1262B)를 포함한다.
일반적 벡터 친화적 명령어 포맷(1200)에 대하여, 풀 opcode 필드(1274)는 포맷 필드(1240), 베이스 연산 필드(1242), 및 데이터 성분 폭 필드(1264)를 포함하는 것으로 도시되어 있다. 풀 opcode 필드(1274)가 이들 필드 모두를 포함하는 일 실시예가 도시되어 있지만, 풀 opcode 필드(1274)는 이들 필드 전부를 지원하지 않는 실시예들에서 이들 필드 전부보다 적은 것을 포함한다. 풀 opcode 필드(1274)는 연산 코드(opcode)를 제공한다.
증강 연산 필드(1250), 데이터 성분 폭 필드(1264), 및 기입 마스크 필드(1270)는 이들의 특징들이 일반적 벡터 친화적 명령어 포맷으로 명령어당 기준으로 특정되도록 허용한다.
기입 마스크 필드와 데이터 성분 폭 필드의 조합은 이것들이 마스크가 상이한 데이터 성분 폭들에 기초하여 적용되게 허용한다는 점에서 타입화된 명령어들(typed instructions)을 발생한다.
클래스 A 및 클래스 B 내에서 발견되는 다양한 명령어 템플릿들은 상이한 상황들에서 유익하다. 본 발명의 몇몇 실시예들에서, 상이한 프로세서들 또는 프로세서 내의 상이한 코어들은 오직 클래스 A, 오직 클래스 B, 또는 클래스 둘 모두를 지원할 수 있다. 예를 들어, 범용 컴퓨팅을 위해 의도되는 고성능 범용 비순차적 코어는 오직 클래스 B를 지원할 수 있고, 그래픽 및/또는 과학 분야(처리량) 컴퓨팅에 대해 주로 의도되는 코어는 오직 클래스 A를 지원할 수 있고, 클래스 둘 모두를 위해 의도되는 코어는 둘 모두를 지원할 수 있다(물론, 둘 모두의 클래스로부터의 템플릿들 및 명령어들의 일부 혼합을 갖지만 둘 모두의 클래스로부터의 템플릿들 및 명령어들 전부를 갖지는 않는 코어도 본 발명의 범위 내에 있다). 또한, 단일 프로세서가 다중 코어를 포함할 수 있는데, 여기서 코어들 전부는 동일한 클래스를 지원하거나 상이한 코어들이 상이한 클래스를 지원한다. 예를 들어, 별개의 그래픽 및 범용 코어들을 갖는 프로세서에서, 그래픽 및/또는 과학 분야 컴퓨팅에 대해 주로 의도된 그래픽 코어들 중 하나가 오직 클래스 A를 지원할 수 있는한편, 범용 코어들 중 하나 이상이 오직 클래스 B를 지원하는 범용 컴퓨팅을 위해 의도된 비순차적 실행 및 레지스터 리네이밍을 갖는 고성능 범용 코어들일 수 있다. 별개의 그래픽 코어를 갖지 않는 또 다른 프로세서는 클래스 A 및 클래스 B 모두를 지원하는 하나 이상의 범용 순차적(in-order) 또는 비순차적(out-of-order) 코어들을 포함할 수 있다. 물론, 한 클래스로부터의 특징들은 또한 본 발명의 상이한 실시예들에서 다른 클래스에서 구현될 수 있다. 고급 언어로 작성된 프로그램들은 다음을 포함하여, 다양한 상이한 실행가능 형태들로 주어질 (예로, JIT(just in time)로 컴파일링되거나 정적으로 컴파일링될) 것이다: 1) 실행을 위해 타깃 프로세서에 의해 지원되는 클래스(들)의 명령어들만을 갖는 형태; 또는 2) 모든 클래스들의 명령어들의 다양한 조합들을 이용하여 작성되는 대안 루틴들을 갖고 또한 현재 코드를 실행하고 있는 프로세서에 의해서 지원되는 명령어들에 기초하여 실행할 루틴들을 선택하는 제어 흐름 코드를 갖는 형태.
도 13a-d는 본 발명의 실시예들에 따른 예시적 특정한 벡터 친화적 명령어 포맷을 예시하는 블록도들이다. 도 13은 이것이 필드들의 로케이션, 사이즈, 해석, 및 순서뿐만이 아니라 이런 필드들 중의 몇몇의 값들을 특정한다는 점에서 특정적인 특정의 벡터 친화적 명령어 포맷(1300)을 보여준다. 특정의 벡터 친화적 명령어 포맷(1300)은 x86 명령어 세트를 확장하는 데 사용될 수 있고, 따라서 필드들 중 몇몇은 기존의 x86 명령어 세트 및 이것의 확장(예컨대, AVX)에서 사용되는 것들과 유사하거나 동일하다. 이 포맷은 확장들을 갖는 기존의 x86 명령어 세트의 프리픽스 인코딩 필드, 실제 opcode 바이트 필드, MOD R/M 필드, SIB 필드, 변위 필드, 및 즉치 필드들과의 일관성을 유지한다. 도 13으로부터의 필드들이 매핑하는 도 12로부터의 필드들이 예시된다.
비록 본 발명의 실시예들이 예시적 목적을 위해 일반적 벡터 친화적 명령어 포맷(1200)의 맥락에서 특정의 벡터 친화적 명령어 포맷(1300)을 참조하여 기술되어 있지만, 본 발명은, 주장되는 경우를 제외하고는, 특정의 벡터 친화적 명령어 포맷(1300)으로 제한되지 않는다는 것을 잘 알 것이다. 예를 들어, 일반적 벡터 친화적 명령어 포맷(1200)은 다양한 필드에 대해 다양한 가능한 사이즈를 상정하는 반면, 특정의 벡터 친화적 명령어 포맷(1300)은 특정 사이즈들의 필드들을 가지는 것으로 도시되어 있다. 특정의 예로서, 데이터 성분 폭 필드(1264)가 특정의 벡터 친화적 명령어 포맷(1300)으로 1 비트 필드로서 예시되어 있지만, 본 발명은 이것에만 제한되지 않는다[즉, 일반적 벡터 친화적 명령어 포맷(1200)은 데이터 성분 폭 필드(1264)의 다른 사이즈들을 상정한다].
일반적 벡터 친화적 명령어 포맷(1200)은 도 13a에 예시된 순서로 하기에서 열거되는 하기 필드들을 포함한다.
EVEX 프리픽스(바이트들 0-3)(1302)는 4 바이트 형태로 인코딩된다.
포맷 필드(1240)(EVEX 바이트 0, 비트들 [7:0]) -제1 바이트(EVEX 바이트0)는 포맷 필드(1240)이고, 이것은 0x62(본 발명의 실시예에서 벡터 친화적 명령어 포맷을 구별하는데 사용되는 고유값)를 포함한다.
제2-제4 바이트들(EVEX 바이트들 1-3)은 특정 능력을 제공하는 다수의 비트 필드를 포함한다.
REX 필드(1305)(EVEX 바이트1, 비트들 [7-5]) - EVEX.R 비트 필드(EVEX 바이트 1, 비트 [7] -R), EVEX.X 비트 필드(EVEX 바이트1, 비트 [6] -X), 및 1257 BEX 바이트 1, 비트 [5] -B)로 구성된다. EVEX.R, EVEX.X 및 EVEX.B 비트 필드들은 대응하는 VEX 비트 필드들과 동일 기능성을 제공하고, 또한 1들 보수 형태를 이용하여 인코딩되는데, 즉 ZMM0은 1211B로서 인코딩되고, ZMM15는 0000B로서 인코딩된다. 명령어들의 다른 필드들은 본 기술분야에 알려진 바와 같이 레지스터 인덱스들의 하위 3 비트(rrr, xxx, 및 bbb)를 인코딩하여서, Rrrr, Xxxx, 및 Bbbb가 EVEX.R, EVEX.X, 및 EVEX.B를 더함으로써 형성될 수 있도록 한다.
REX' 필드(1210) - 이것은 REX' 필드(1210)의 제1 부분이고, 확장된 32 레지스터 세트의 상위 16 또는 하위 16 중 어느 하나를 인코딩하는데 사용되는 EVEX.R' 비트 필드(EVEX 바이트 1, 비트 [4] - R')이다. 본 발명의 실시예에서, 비트는, 하기에 표시된 다른 것들과 함께, 그것의 실제적 opcode 바이트가 62인 BOUND 명령어로부터(공지된 x86 32 비트 모드에서) 구별하기 위해 비트 반전 포맷으로 저장되지만, MOD R/M 필드(하기 기술됨)에서 MOD 필드에서의 11의 값을 받아들이지 않는다; 본 발명의 대안 실시예들은 이것 및 반전 포맷으로 된 하기의 다른 표시된 비트들을 저장하지 않는다. 1의 값은 하위 16 레지스터를 인코딩하는 데에 사용된다. 다시 말하면, R'Rrrr는 EVEX.R', EVEX.R, 및 다른 필드들로부터의 다른 RRR을 조합함으로써 형성된다.
opcode 맵 필드(1315)(EVEX 바이트1, 비트 [3:0] -mmmm) - 이것의 내용은 내포된 선두 opcode 바이트(0F, 0F 38, 또는 0F 3)를 인코딩한다.
데이터 성분 폭 필드(1264)(EVEX 바이트 2, 비트 [7]-W)는 표기 EVEX.W에 의해 나타내어진다. EVEX.W는 데이터형의 그래뉼래리티(granularity)(사이즈)(32 비트 데이터 성분들 또는 64 비트 데이터 성분들 중 하나)를 정의하기 위해 이용된다.
EVEX.vvvv(1320)(EVEX 바이트2, 비트들 [6:3]-vvvv) - EVEX.vvvv의 역할은 다음을 포함할 수 있다: 1) EVEX.vvvv는 반전된(1들 보수) 형태로 특정된 제1 소스 레지스터 피연산자를 인코딩하고 또한 2개 이상의 소스 피연산자를 갖는 명령어들에 대해 유효하다; 2) EVEX.vvvv는 소정 벡터 시프트들에 대해 1들 보수 형태로 특정된 목적지 레지스터 피연산자를 인코딩한다; 또는 3) EVEX.vvvv는 어떤 피연산자도 인코딩하지 않으며, 이 필드는 유보되고(1111b)를 포함해야 한다. 따라서, EVEX.vvvv 필드(1320)는 반전된(1들 보수) 형태로 저장되는 제1 소스 레지스터 지정자의 4개의 하위 비트를 인코딩한다. 명령어에 의존하여, 여분의 상이한 EVEX 비트 필드가 지정자 사이즈를 32 레지스터까지 확장하기 위해 이용된다.
EVEX.U 1268 클래스 필드(EVEX 바이트2, 비트 [2]-U) - EVEX.U = 0이라면, 이는 클래스 A 또는 EVEX.U0을 나타내고; EVEX.U = 1이라면, 이는 클래스 B 또는 EVEX.U1을 나타낸다.
프리픽스 인코딩 필드(1325)(EVEX 바이트2, 비트 [1:0]-pp)는 베이스 연산 필드에 대한 부가 비트들을 제공한다. EVEX 프리픽스 포맷에서의 레거시 SSE 명령어들에 대한 지원을 제공하는 것에 더하여, 이것은 또한 SIMD 프리픽스를 콤팩트화하는 이득을 갖는다(SIMD 프리픽스를 표현하기 위한 바이트를 요구하는 것이 아니라, EVEX 프리픽스는 2비트만을 요구한다). 일 실시예에서, 레거시 포맷에서 및 EVEX 프리픽스 포맷 모두에서 SIMD 프리픽스(66H, F2H, F3H)를 이용하는 레거시 SSE 명령어들을 지원하기 위하여, 이들 레거시 SIMD 프리픽스들은 SIMD 프리픽스 인코딩 필드가 되도록 인코딩되고; 실행 시간에 디코더의 PLA에 제공되기 전에 레거시 SIMD 프리픽스 내로 확장된다(그래서 PLA는 변경 없이 이들 레거시 명령어들의 레거시 및 EVEX 포맷 모두를 실행할 수 있다). 더 새로운 명령어들이 opcode 확장으로서 직접적으로 EVEX 프리픽스 인코딩 필드의 내용을 이용할 수 있기는 하지만, 소정 실시예들은 일관성을 위해 유사한 방식으로 확장되고 그러나 상이한 의미들이 이들 레거시 SIMD 프리픽스들에 의해 특정되도록 허용한다. 대안적인 실시예들은 2 비트 SIMD 프리픽스 인코딩들을 지원하도록 PLA를 재설계할 수 있고, 따라서 확장을 요구하지 않는다.
알파 필드(1252)(EVEX 바이트 3, 비트 [7] - EH; EVEX.EH, EVEX.rs, EVEX.RL, EVEX.기입 마스크 제어, 및 EVEX.N이라고도 알려짐; 또한 α로 예시됨) -앞서 설명된 바와 같이, 이 필드는 맥락 특정적이다.
베타 필드(1254)(EVEX 바이트3, 비트들 [6:4]-SSS, EVEX.s2-0, EVEX.r2-0, EVEX.rr1, EVEX.LL0, EVEX.LLB로도 알려짐; 또한 βββ로 예시됨) -앞서 기술된 바와 같이, 이 필드는 맥락 특정적이다.
REX' 필드(1210) - 이것은 REX' 필드의 나머지이고, 확장된 32개의 레지스터 세트의 상위 16 또는 하위 16 중 어느 하나를 인코딩하는 데 이용될 수 있는 EVEX.V' 비트 필드(EVEX 바이트 3, 비트 [3] - V')이다. 이 비트는 비트 반전된 포맷으로 저장된다. 1의 값이 하위 16개의 레지스터를 인코딩하는 데에 이용된다. 다시 말해, V'VVVV는 EVEX.V', EVEX.vvvv를 조합함으로써 형성된다.
기입 마스크 필드(1270)(EVEX 바이트 3, 비트 [2:0]-kkk) -이것의 내용은 앞서 설명된 바와 같이 기입 마스크 레지스터들에서의 레지스터의 인덱스를 특정한다. 본 발명의 실시예에서, 특정 값 EVEX.kkk=000은 어떠한 기입 마스크도 이 특정 명령어에 대해 이용되지 않는 것을 함의하는 특별 거동을 갖는다(이것은 모두 1로 고정 배선된(hardwired) 기입 마스크 또는 마스킹 하드웨어를 우회하는 하드웨어의 이용을 포함하는 다양한 방식으로 구현될 수 있다).
Real opcode 필드(1330)(바이트 4)는 또한 opcode 바이트로서 알려져 있다. opcode의 부분은 이 필드에서 특정된다.
MOD R/M 필드(1340)(바이트 5)는 MOD 필드(1342), Reg 필드(1344), 및 R/M 필드(1346)를 포함한다. 전술한 바와 같이, MOD 필드(1342)의 내용은 메모리 액세스와 메모리 액세스 없음 연산들 사이를 구별한다. Reg 필드(1344)의 역할은 2가지 상황으로 요약될 수 있다: 목적지 레지스터 피연산자 또는 소스 레지스터 피연산자 중 어느 하나를 인코딩하거나, 또는 opcode 확장으로 취급되고 또한 임의의 명령어 피연산자를 인코딩하는데 사용되지는 않는 것. R/M 필드(1346)의 역할은 다음을 포함할 수 있다: 메모리 어드레스를 참조하는 명령어 피연산자를 인코딩하거나, 또는 목적지 레지스터 피연산자 또는 소스 레지스터 피연산자 중 어느 하나를 인코딩하는 것.
SIB(Scale, Index, Base) 바이트(바이트 6) -전술한 바와 같이, 스케일링 필드(1250)의 내용은 메모리 어드레스 발생을 위해 이용된다. SIB.xxx(1354) 및 SIB.bbb(1356) -이들 필드들의 내용들은 레지스터 인덱스들 Xxxx 및 Bbbb에 대하여 앞서 언급하였다.
변위 필드(1262A)(바이트들 7-10) - MOD 필드(1342)가 10을 포함할 때, 바이트들 7-10은 변위 필드(1262A)이고, 이는 레거시 32 비트 변위(disp32)와 동일하게 작업하고 바이트 그래뉼래리티(byte granularity)로 작업한다.
변위 인자 필드(1262B)(바이트 7) - MOD 필드(1342)가 01을 포함할 때, 바이트 7은 변위 인자 필드(1262B)이다. 이 필드의 로케이션은 바이트 그래뉼래리티에서 작업하는 레거시 x86 명령어 세트 8 비트 변위(disp8)의 것과 동일하다. disp8은 부호 확장되기 때문에, 이것은 오직 -128 내지 127 바이트 오프셋들 간에서 어드레싱할 수 있고; 64 바이트 캐시 라인들의 관점에서, disp8은 오직 4개의 실제 유용한 값 -128, -64, 0, 및 64에 설정될 수 있는 8 비트를 이용하며; 더 큰 범위가 종종 필요하기 때문에, disp32가 이용되지만; disp32는 4 바이트를 요구한다. disp8 및 disp32와는 달리, 변위 인자 필드(1262B)는 disp8의 재해석이고; 변위 인자 필드(1262B)를 이용할 때, 변위 인자 필드의 내용과 메모리 피연산자 액세스의 사이즈(N)를 곱한 것에 의해 실제 변위가 결정된다. 이러한 유형의 변위를 disp8*N이라고 한다. 이것은 평균 명령어 길이를 감소시킨다(변위에 대해서 그러나 훨씬 더 큰 범위로 이용되는 단일 바이트). 그러한 압축된 변위는 유효 변위가 메모리 액세스의 그래뉼래리티의 배수이고, 따라서 어드레스 오프셋의 잉여 하위 비트들이 인코딩될 필요가 없다는 가정에 기초한다. 다시 말하면, 변위 인자 필드(1262B)는 레거시 x86 명령어 세트 8 비트 변위를 대체한다. 따라서, 변위 인자 필드(1262B)는 x86 명령어 세트 8 비트 변위와 동일한 방식으로 인코딩되고(그래서 ModRM/SIB 인코딩 규칙들의 어떤 변화도 없음), 유일한 예외는 disp8이 disp8*N에게 오버로드(overload)된다는 것이다. 다시 말해, 인코딩 규칙들 또는 인코딩 길이들에 있어서 어떤 변경도 존재하지 않지만 오직 하드웨어에 의한 변위 값의 해석에 있어서 변경이 존재한다(이는 바이트별 어드레스 오프셋(byte-wise address offset)을 획득하기 위해 메모리 피연산자의 사이즈에 의해 변위를 스케일링할 필요가 있다).
즉치 필드(1272)는 앞서 기술한 바와 같이 연산한다.
풀 opcode 필드
도 13b는 본 발명의 실시예에 따른, 풀 opcode 필드(1274)를 구성하는 특정의 벡터 친화적 명령어 포맷(1300)의 필드들을 예시하는 블록도이다. 특정적으로는, 풀 opcode 필드(1274)는 포맷 필드(1240), 베이스 연산 필드(1242), 및 데이터 성분 폭(W) 필드(1264)를 포함한다. 베이스 연산 필드(1242)는 프리픽스 인코딩 필드(1325), opcode 맵 필드(1315), 및 실제 opcode 필드(1330)를 포함한다.
레지스터 인덱스 필드
도 13c는 본 발명의 실시예에 따른 레지스터 인덱스 필드(1244)를 구성하는 특정적 벡터 친화적 명령어 포맷(1300)의 필드들을 예시하는 블록도이다. 특정적으로는, 레지스터 인덱스 필드(1244)는 REX 필드(1305), REX' 필드(1310), MODR/M.reg 필드(1344), MODR/M.r/m 필드(1346), VVVV 필드(1320), xxx 필드(1354), 및 bbb 필드(1356)를 포함한다.
증강 연산 필드
도 13d는 본 발명의 실시예에 따라 증강 연산 필드(1250)를 구성하는 특정의 벡터 친화적 명령어 포맷(1300)의 필드들을 나타낸 블록도이다. 클래스(U) 필드(1268)가 0을 포함할 때, 이는 EVEX.U0(클래스 A 1268A)을 나타내고(signify); 이것이 1을 포함할 때, 이는 EVEX.U1(클래스 B 1268B)을 나타낸다. U=0이고 MOD 필드(1342)가 11을 포함할 때(메모리 액세스 연산 없음을 나타냄), 알파 필드(1252)(EVEX 바이트 3, 비트 [7] - EH)는 rs 필드(1252A)로서 해석된다. rs 필드(1252A)가 1(라운드 1252A.1)을 포함할 때, 베타 필드(1254)(EVEX 바이트3, 비트 [6:4] - SSS)는 라운드 제어 필드(1254A)로서 해석된다. 라운드 제어 필드(1254A)는 1 비트 SAE 필드(1256) 및 2 비트 라운드 연산 필드(1258)를 포함한다. rs 필드(1252A)가 0을 포함할 때(데이터 변환 1252A.2), 베타 필드(1254)(EVEX 바이트 3, 비트들 [6:4]-SSS)는 3 비트 데이터 변환 필드(1254B)로서 해석된다. U=0이고 MOD 필드(1342)가 00, 01, 또는 10을 포함할 때(메모리 액세스 연산을 나타냄), 알파 필드(1252)(EVEX 바이트 3, 비트 [7] - EH)는 축출 힌트(EH) 필드(1252B)로서 해석되고, 베타 필드(1254)(EVEX 바이트 3, 비트들 [6:4] - SSS)는 3 비트 데이터 조작 필드(1254C)로서 해석된다.
U=1일 때, 알파 필드(1252)(EVEX 바이트 3, 비트 [7] - EH)는 기입 마스크 제어(Z) 필드 1252C로서 해석된다. U=1 이고 MOD 필드(1342)가 11을 포함할 때(메모리 액세스 없음 연산을 나타냄), 베타 필드(1254)(EVEX 바이트 3, 비트 [4]- S0)의 부분은 RL 필드(1257A)로서 해석되고; 이것이 1을 포함할 때(라운드 1257A.1), 베타 필드(1254)(EVEX 바이트 3, 비트 [6-5] - S2- 1)의 나머지는 라운드 연산 필드(1259A)로서 해석되는 한편, RL 필드(1257A)가 0를 포함할 때(VSIZE 1257.A2), 베타 필드(1254)(EVEX 바이트 3, 비트 [6-5] - S2- 1)의 나머지는 벡터 길이 필드(1259B)(EVEX 바이트 3, 비트 [6-5]- L1- 0)로서 해석된다. U=1이고 MOD 필드(1342)가 00, 01, 또는 10을 포함할 때(메모리 액세스 연산을 나타냄), 베타 필드(1254)(EVEX 바이트 3, 비트 [6:4] - SSS)는 벡터 길이 필드(1259B)(EVEX 바이트 3, 비트 [6-5] - L1-0) 및 브로드캐스트 필드(1257B)(EVEX 바이트 3, 비트 [4]- B)로서 해석된다.
도 14는 본 발명의 실시예에 따른 레지스터 아키텍처(1400)의 블록도이다. 예시된 실시예에서, 512 비트 폭을 갖는 32개의 벡터 레지스터(1410)가 있고; 이들 레지스터들은 zmm0 내지 zmm31로서 참조된다. 하위 16 zmm 레지스터들의 하위 256 비트들은 레지스터들 ymm0-16에 오버레잉된다. 하위 16 zmm 레지스터들의 하위 128 비트(ymm 레지스터들의 하위 128 비트)는 레지스터들 xmm0-15에 오버레잉된다. 특정의 벡터 친화적 명령어 포맷(1300)은 아래 표 1에 예시된 바와 같이 이들 오버레잉된 레지스터 파일에 대해 연산한다.
Figure 112017045187030-pct00001
달리 말하면, 벡터 길이 필드(1259B)는 최대 길이와 하나 이상의 다른 더 짧은 길이 중에서 선택하고, 여기서 각각의 그런 더 짧은 길이는 선행하는 길이의 1/2 길이이며; 벡터 길이 필드(1259B)를 갖지 않은 명령어 템플릿들은 최대 벡터 길이로 연산한다. 또한, 일 실시예에서, 특정의 벡터 친화적 명령어 포맷(1300)의 클래스 B 명령어 템플릿들은 패킹된 또는 스칼라 단정도/배정도 부동 소수점 데이터 및 패킹된 또는 스칼라 정수 데이터에 대해 연산한다. 스칼라 연산들은 zmm/ymm/xmm 레지스터에서 최하위 데이터 성분 위치상에서 실행되는 연산들이고; 상위 데이터 성분 위치들은 실시예에 의존하여 이들이 명령어 이전에 있던 것과 동일하게 남겨지거나 또는 제로화된다.
기입 마스크 레지스터들(1415) -예시된 실시예에서, 각각이 그 사이즈가 64 비트인 8개의 기입 마스크 레지스터(k0 내지 k7)가 있다. 대안적 실시예에서, 기입 마스크 레지스터들(1415)은 그 사이즈가 16 비트이다. 전술한 바와 같이, 본 발명의 실시예에서, 벡터 마스크 레지스터(k0)는 기입 마스크로서 이용될 수 없고; 보통은 k0을 표시하는 인코딩이 기입 마스크에 대해 이용될 때, 이것은 0xFFFF의 고정 배선된 기입 마스크를 선택하여, 해당 명령어에 대한 기입 마스킹을 실효적으로 디스에이블링한다.
범용 레지스터들(1425) -예시된 실시예에서, 메모리 피연산자들을 어드레싱하기 위해 기존의 x86 어드레싱 모드와 함께 이용되는 16개의 64 비트 범용 레지스터가 있다. 이들 레지스터들은 명칭 RAX, RBX, RCX, RDX, RBP, RSI, RDI, RSP, 및 R8 내지 R15에 의해 참조된다.
MMX 패킹된 정수 플랫 레지스터 파일(1450)이 그 상에서 에일리어싱(aliasing)되는 스칼라 부동 소수점 스택 레지스터 파일(x87 스택)(1445) - 예시된 실시예에서, x87 스택은 x87 명령어 세트 확장을 사용하여 32/64/80 비트 부동 소수점 데이터에 대해 스칼라 부동 소수점 연산들을 실행하는데 사용되는 8 성분 스택인 한편; MMX 레지스터들은 64 비트 패킹된 정수 데이터에 대한 연산들을 실행할 뿐만 아니라 MMX 레지스터와 XMM 레지스터 사이에 실행되는 몇몇 연산들에 대해 피연산자들을 홀드하는 데에 사용된다.
본 발명의 대안적 실시예들은 더 넓거나 더 좁은 레지스터들을 이용할 수 있다. 부가적으로, 본 발명의 대안적 실시예들은 더 많거나, 더 적거나, 상이한 레지스터 파일들 및 레지스터들을 이용할 수 있다.
도 15a 및 도 15b는 더 특정적이고 예시적인 순차적 코어 아키텍처의 블록도를 예시하는데, 이 코어는 칩 내의 (동일 유형 및/또는 상이한 유형들의 다른 코어들을 포함하는) 여러 개의 로직 블록들 중 하나일 것이다. 로직 블록들은 애플리케이션에 의존하여, 몇몇 고정 기능 로직, 메모리 I/O 인터페이스들, 및 다른 필요한 I/O 로직을 구비한 고 대역폭 상호 접속 네트워크(예를 들어, 링 네트워크)를 통해서 통신한다.
도 15a는 본 발명의 실시예들에 따라 단일 프로세서 코어를, 온 다이 상호 접속 네트워크(1502)에 대한 그 접속과 함께 및 레벨 2(L2) 캐시(1504)의 그 로컬 서브세트와 함께 그린 블록도이다. 일 실시예에서, 명령어 디코더(1500)는 패킹된 데이터 명령어 세트 확장을 갖는 x86 명령어 세트를 지원한다. L1 캐시(1506)는 스칼라 및 벡터 유닛들 내로의 캐시 메모리에 대한 저 대기시간 액세스들을 허용한다. (설계를 단순화하기 위한) 일 실시예에서, 스칼라 유닛(1508) 및 벡터 유닛(1510)은 별개의 레지스터 세트들(제각기, 스칼라 레지스터들(1512) 및 벡터 레지스터들(1514))을 이용하고, 이것들 사이에 전송되는 데이터는 메모리에 기입되고 이후에 레벨 1(L1) 캐시(1506)로부터 리드 백(read back)되지만, 본 발명의 대안적 실시예들은 상이한 접근법을 이용할 수 있다(예를 들어, 단일 레지스터 세트를 이용하거나, 또는 데이터가 기입되고 리드 백되지 않고서 2개의 레지스터 파일 사이에서 전송되도록 허용하는 통신 경로를 포함한다).
L2 캐시(1504)의 로컬 서브세트는 프로세서 코어당 하나씩 개별 로컬 서브세트들로 분할되는 글로벌 L2 캐시의 일부이다. 각각의 프로세서 코어는 L2 캐시(1504)의 그 자신의 로컬 서브세트에 대한 직접 액세스 경로를 갖는다. 프로세서 코어에 의해 판독되는 데이터는 그 L2 캐시 서브세트(1504)에 저장되며, 다른 프로세서 코어들이 그들자신의 로컬 L2 캐시 서브세트들에 액세스하는 것과 병렬로 빠르게 액세스될 수 있다. 프로세서 코어에 의해 기입되는 데이터는 그 자신의 L2 캐시 서브세트(1504)에 저장되고, 필요한 경우 다른 서브세트들로부터 플러싱된다. 링 네트워크는 공유 데이터에 대한 코히런시(coherency)를 보장한다. 링 네트워크는 양방향성이어서, 프로세서 코어들, L2 캐시들 및 다른 로직 블록들과 같은 에이전트들이 칩 내에서 서로 통신하도록 허용한다. 각각의 링 데이터 경로는 방향당 1012 비트의 폭을 갖는다.
도 15b는 본 발명의 실시예들에 따른 도 15a의 프로세서 코어 부분의 확대도이다. 도 15b는 L1 캐시(1504)의 L1 데이터 캐시(1506A) 부분뿐만이 아니라 벡터 유닛(1510) 및 벡터 레지스터들(1514)에 관한 더 상세한 사항을 포함한다. 구체적으로, 벡터 유닛(1510)은 16 폭 VPU(vector processing unit)(16 폭 ALU(1528) 참조)이며, 이것은 정수, 단정도 부동 명령어, 및 배정도 부동 명령어 중 하나 이상을 실행한다. VPU는 스위즐링 유닛(1520)에 의해 레지스터 입력들을 스위즐링하는 것, 수치 변환 유닛들(1522A-B)에 의한 수치 변환, 및 메모리 입력에 대한 복제 유닛(1524)에 의한 복제를 지원한다. 기입 마스크 레지스터들(1526)은 결과적인 벡터 기입들의 예측을 허용한다.
본 발명의 실시예는 상술한 다양한 단계를 포함할 수 있다. 단계들은 범용 또는 특수 목적 프로세서가 단계들을 수행하게하는데 사용될 수 있는 머신 실행 가능 명령어들로 구체화 될 수 있다. 대안적으로, 이러한 단계는 단계를 수행하기 위한 하드 와이어드 로직을 포함하는 특정 하드웨어 컴포넌트 또는 프로그래밍된 컴퓨터 컴포넌트 및 주문형 하드웨어 컴포넌트의 임의의 조합에 의해 수행될 수 있다.
본 발명의 요소들은 또한 컴퓨터(또는 다른 전자 디바이스)가 프로세스를 수행하도록 프로그램할 수 있는 명령어들을 저장한 머신 판독 가능 매체를 포함할 수 있는 컴퓨터 프로그램 제품으로서 제공될 수 있다. 머신 판독 가능 매체는 플로피 디스켓, 광학 디스크, CD-ROM 및 광 자기 디스크, ROM, RAM, EPROM, EEPROM, 마그네틱 또는 광 카드, 전파 매체 또는 다른 유형의 매체/전자적 명령어를 저장하기에 적합한 머신 판독 가능 매체를 포함할 수 있다. 예를 들어, 본 발명은 컴퓨터 프로그램 제품으로서 다운로드될 수 있으며, 이 프로그램은 반송파에서 구현되는 데이터 신호를 통해 또는 통신 링크(예로, 모뎀 또는 네트워크 접속)을 통해 원격 컴퓨터(예를 들어, 서버)로부터 요청 컴퓨터(예로, 클라이언트)에게 전송될 수 있다.
예시적인 실시예는 데이터 성분을 로딩하는 프로세서를 포함하는데, 이 프로세서는 상위 레벨 캐시 및 하나 이상의 레지스터 및 복수의 명령어 처리 단을 포함하는, 상위 레벨 캐시에 결합된 적어도 하나의 프로세서 코어를 포함한다. 단들은 복수의 데이터 성분의 입력을 요청하는 명령어를 디코딩하는 디코더 유닛 - 복수의 데이터 성분 각각의 크기는 프로세서의 캐시 라인 크기보다 작음- 및 상위 레벨 캐시에 복수의 데이터 성분 또는 복수의 데이터 성분에 공간적으로 인접한 데이터 성분들을 로딩하지 않으면서 하나 이상의 레지스터에 복수의 데이터 성분을 로딩하는 실행 유닛을 포함한다.
일부 실시예에서, 복수의 데이터 성분의 로딩은 복수의 데이터 성분을 일시적 버퍼에 수집하고 복수의 데이터 성분을 일시적 버퍼로부터 하나 이상의 레지스터로 로딩하는 것이다.
일부 실시예에서, 복수의 데이터 성분의 로딩은 프로세서의 하위 레벨 캐시에 복수의 데이터 성분을 수집하고, 복수의 데이터 성분을 하위 레벨 캐시로부터 하나 이상의 레지스터에 로딩하는 것이다.
일부 실시예에서, 명령어는 특히 공간 구역성을 고려하지 않고 데이터 성분들의 실행을 위한 것이다. 이들 실시예에서, 명령어는 복수의 데이터 성분의 데이터 성분들 사이의 스트라이드 값을 지정할 수 있다. 스트라이드 값은 프로세서의 캐시 라인 크기보다 클 수 있다. 이들 실시예에서, 명령어는 복수의 데이터 성분 각각의 로케이션들에 대응하는 인덱스를 지정할 수 있다.
예시적인 실시예는 데이터 성분들을 프로세서에 로딩하는 방법을 포함한다. 방법은 명령어를 디코딩하는 단계를 포함하며, 여기서 명령어는 복수의 데이터 성분의 입력을 요구하며, 복수의 데이터 성분 각각의 크기는 프로세서의 캐시 라인 크기보다 작다. 방법은 명령어를 디코딩한 후에, 복수의 데이터 성분에 공간적으로 인접한 데이터 성분들 또는 복수의 데이터 성분을 프로세서의 상위 레벨 캐시에 로딩하지 않고, 실행을 위해 프로세서의 하나 이상의 레지스터에 복수의 데이터 성분을 로딩하는 단계를 추가로 포함한다.
일부 실시예에서, 하나 이상의 레지스터에 복수의 데이터 성분을 로딩하는 단계는 복수의 데이터 성분을 일시적 버퍼에 수집하고 복수의 데이터 성분을 일시적 버퍼로부터 하나 이상의 레지스터에 로딩하는 단계를 포함한다.
일부 실시예에서, 하나 이상의 레지스터에 복수의 데이터 성분을 로딩하는 단계는 프로세서의 하위 레벨 캐시에 복수의 데이터 성분을 수집하고, 하위 레벨 캐시로부터 하나 이상의 레지스터에 복수의 데이터 성분을 로딩하는 단계를 포함한다.
일부 실시예에서, 명령어는 특히 공간 구역성을 고려하지 않고 데이터 성분들의 실행을 위한 것이다. 이들 실시예에서, 명령어는 복수의 데이터 성분의 데이터 성분들 사이의 스트라이드 값을 지정할 수 있다. 스트라이드 값은 프로세서의 캐시 라인 크기보다 클 수 있다. 이들 실시예에서, 명령어는 복수의 데이터 성분 각각의 로케이션들에 대응하는 인덱스를 특정할 수 있다.
예시적인 실시예는 데이터 성분들을 로딩하는 컴퓨터 시스템을 포함한다. 컴퓨터 시스템은 명령어들을 저장하기 위한 메모리 및 프로세서를 포함한다. 프로세서는 상위 레벨 캐시 및 하나 이상의 레지스터 및 복수의 명령어 처리 단을 포함하는, 상위 레벨 캐시에 결합된 적어도 하나의 프로세서 코어를 포함한다. 복수의 명령어 처리 단은 명령어를 디코딩하는 디코더 유닛 - 명령어는 복수의 데이터 성분의 입력을 필요로 하며, 복수의 데이터 성분 각각의 크기는 프로세서의 캐시 라인 크기보다 작음- 및 프로세서 코어의 상위 레벨 캐시에 복수의 데이터 성분 또는 복수의 데이터 성분에 공간적으로 인접한 데이터 성분을 로딩하지 않고 하나 이상의 레지스터에 복수의 데이터 성분을 로딩하도록 구성된 실행 유닛을 포함한다.
일부 실시예에서, 복수의 데이터 성분의 로딩은 복수의 데이터 성분을 일시적 버퍼에 수집하고 복수의 데이터 성분을 하위 레벨 캐시로부터 하나 이상의 레지스터에 로딩하는 것이다.
본 상세한 설명 전체에 걸쳐, 설명의 목적으로, 본 발명의 완전한 이해를 제공하기 위해 수많은 특정 세부 사항이 제시되었다. 그러나, 통상의 기술자에게는 본 발명이 이들 특정 세부 사항들 중 일부 없이 실시될 수 있음이 명백할 것이다. 어떤 경우에는, 공지된 구조 및 기능이 본 발명의 요지를 모호하게 하는 것을 피하기 위해 정교한 세부 사항으로 기술되지 않았다. 따라서, 본 발명의 범위 및 사상은 이하의 청구 범위에 의해 판정되어야 한다.

Claims (20)

  1. 데이터 성분들을 로딩하는 프로세서로서:
    상위 레벨 캐시;
    하나 이상의 레지스터 및 복수의 명령어 처리 단(instruction processing stages)을 포함하는, 상기 상위 레벨 캐시에 결합된 적어도 하나의 프로세서 코어;
    복수의 데이터 성분의 입력을 요구하는 명령어를 디코딩하는 디코더 유닛 - 상기 명령어는 상기 복수의 데이터 성분의 공간 구역성이 없음을 나타내고, 상기 복수의 데이터 성분 각각의 크기는 상기 프로세서의 캐시 라인 크기보다 작음 -; 및
    상기 상위 레벨 캐시에 상기 복수의 데이터 성분에 공간적으로 인접한 데이터 성분들 또는 상기 복수의 데이터 성분을 로딩하지 않고 상기 하나 이상의 레지스터에 상기 복수의 데이터 성분을 로딩하는 실행 유닛
    을 포함하는 프로세서.
  2. 제1항에 있어서, 상기 복수의 데이터 성분의 로딩은,
    일시적 버퍼에 상기 복수의 데이터 성분을 수집하고;
    상기 일시적 버퍼로부터 상기 하나 이상의 레지스터에 상기 복수의 데이터 성분을 로딩하는 것인
    프로세서.
  3. 제1항에 있어서, 상기 복수의 데이터 성분의 로딩은,
    상기 프로세서의 하위 레벨 캐시에 상기 복수의 데이터 성분을 수집하고;
    상기 하위 레벨 캐시로부터 상기 하나 이상의 레지스터에 상기 복수의 데이터 성분을 로딩하는 것인
    프로세서.
  4. 삭제
  5. 제1항에 있어서, 상기 명령어는 복수의 데이터 성분의 데이터 성분들 사이의 스트라이드 값(stride value)을 지정하는
    프로세서.
  6. 제5항에 있어서, 상기 스트라이드 값은 상기 프로세서의 캐시 라인 크기보다 큰
    프로세서.
  7. 제1항에 있어서, 상기 명령어는 상기 복수의 데이터 성분 각각의 로케이션들(locations)에 대응하는 인덱스를 지정하는
    프로세서.
  8. 데이터 성분들을 프로세서에 로딩하는 방법으로서:
    명령어를 디코딩하는 단계 - 상기 명령어는 복수의 데이터 성분의 입력을 요구하며, 상기 명령어는 상기 복수의 데이터 성분의 공간 구역성이 없음을 나타내고, 상기 복수의 데이터 성분 각각의 크기는 상기 프로세서의 캐시 라인 크기보다 작음-; 및
    상기 명령어를 디코딩하는 단계 후에, 상기 프로세서의 상위 레벨 캐시에 상기 복수의 데이터 성분에 공간적으로 인접한 데이터 성분들 또는 상기 복수의 데이터 성분을 로딩하지 않고, 실행을 위해 상기 프로세서의 하나 이상의 레지스터에 상기 복수의 데이터 성분을 로딩하는 단계
    를 포함하는 방법.
  9. 제8항에 있어서, 상기 하나 이상의 레지스터에 상기 복수의 데이터 성분을 로딩하는 단계는,
    일시적 버퍼에 상기 복수의 데이터 성분을 수집하는 단계; 및
    상기 일시적 버퍼로부터 상기 하나 이상의 레지스터에 상기 복수의 데이터 성분을 로딩하는 단계를 포함하는
    방법.
  10. 제8항에 있어서, 상기 하나 이상의 레지스터에 상기 복수의 데이터 성분을 로딩하는 단계는,
    상기 프로세서의 하위 레벨 캐시에 상기 복수의 데이터 성분을 수집하는 단계; 및
    상기 하위 레벨 캐시로부터 상기 하나 이상의 레지스터에 상기 복수의 데이터 성분을 로딩하는 단계를 포함하는
    방법.
  11. 삭제
  12. 제8항에 있어서, 상기 명령어는 상기 복수의 데이터 성분의 데이터 성분들 사이의 스트라이드 값을 지정하는
    방법.
  13. 제12항에 있어서, 상기 스트라이드 값은 상기 프로세서의 캐시 라인 크기보다 큰
    방법.
  14. 제8항에 있어서, 상기 명령어는 상기 복수의 데이터 성분 각각의 로케이션들에 대응하는 인덱스를 지정하는
    방법.
  15. 데이터 성분들을 로딩하는 컴퓨터 시스템으로서:
    명령어들을 저장하기 위한 메모리; 및
    프로세서
    를 포함하고, 상기 프로세서는
    상위 레벨 캐시; 및
    하나 이상의 레지스터 및 복수의 명령어 처리 단을 포함하는, 상기 상위 레벨 캐시에 결합된 적어도 하나의 프로세서 코어;
    명령어를 디코딩하는 디코더 유닛 - 상기 명령어는 복수의 데이터 성분의 입력을 요구하고, 상기 명령어는 상기 복수의 데이터 성분의 공간 구역성이 없음을 나타내고, 상기 복수의 데이터 성분 각각의 크기는 상기 프로세서의 캐시 라인 크기보다 작음-; 및
    상기 프로세서 코어의 상위 레벨 캐시에 상기 복수의 데이터 성분에 공간적으로 인접한 데이터 성분들 또는 상기 복수의 데이터 성분을 로딩하지 않고 상기 하나 이상의 레지스터에 상기 복수의 데이터 성분을 로딩하도록 구성된 실행 유닛을 포함하는
    컴퓨터 시스템.
  16. 제15항에 있어서, 상기 복수의 데이터 성분의 로딩은,
    일시적 버퍼에 상기 복수의 데이터 성분을 수집하고;
    상기 일시적 버퍼로부터 상기 하나 이상의 레지스터에 상기 복수의 데이터 성분을 로딩하는 것인
    컴퓨터 시스템.
  17. 제15항에 있어서, 상기 복수의 데이터 성분의 로딩은,
    상기 컴퓨터 시스템의 하위 레벨 캐시에 상기 복수의 데이터 성분을 수집하고;
    상기 하위 레벨 캐시로부터 상기 하나 이상의 레지스터에 상기 복수의 데이터 성분을 로딩하는 것인
    컴퓨터 시스템.
  18. 삭제
  19. 제15항에 있어서, 상기 명령어는 상기 복수의 데이터 성분의 데이터 성분들 사이의 스트라이드 값을 지정하는
    컴퓨터 시스템.
  20. 제19항에 있어서, 상기 스트라이드 값은 상기 컴퓨터 시스템의 캐시 라인 크기보다 큰
    컴퓨터 시스템.
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