KR20170059477A

KR20170059477A - 3d 좌표들로부터 3d z-곡선 인덱스를 계산하는 머신 레벨 명령어들

Info

Publication number: KR20170059477A
Application number: KR1020177011086A
Authority: KR
Inventors: 아놀드 케리 에반스; 엘무스타파 울드-아메드-발
Original assignee: 인텔 코포레이션
Priority date: 2014-11-14
Filing date: 2015-11-10
Publication date: 2017-05-30
Also published as: CN106796502A; US20160139919A1; JP6773378B2; TW201626331A; TWI603289B; EP3218798A4; JP2018500629A; EP3218798A1; WO2016077335A1

Abstract

일 실시예에서, 프로세서는 3D Z-곡선 인덱스틀 계산하기 위해 32 비트 및 64 비트 머신 레벨 명령어들을 포함한다. 프로세서 디코드 유닛은 3개의 소스 피연산자를 갖는 Z-곡선 오더링 명령어를 디코딩하도록 구성되고, 각각의 피연산자는 제1, 제2, 또는 제3 좌표 중 하나와 연관되고, 프로세서 실행 유닛은 목적지 피연산자에 의해 지정된 로케이션에 3D Z-곡선 인덱스를 출력하기 전에 디코딩된 명령어를 실행하도록 구성된다.

Description

3D 좌표들로부터 3D Z-곡선 인덱스를 계산하는 머신 레벨 명령어들{MACHINE LEVEL INSTRUCTIONS TO COMPUTE A 3D Z-CURVE INDEX FROM 3D COORDINATES}

실시예들은 일반적으로 컴퓨터 프로세서 분야에 관한 것이다. 특히, 3D 좌표들로부터 3D Z-곡선 인덱스를 계산하기 위한 머신 레벨 명령어들을 포함하는 장치에 관한 것이다.

Z-오더 곡선(Z-order curve)은 단위 간격 [0,1]을 도메인으로 하는 연속함수인 공간 채우기 곡선의 유형이다. Z-오더링(예: 모톤 오더링(Morton ordering))은, 희소 및 조밀 행렬 연산들(특히 행렬 승산), 유한 요소 해석, 이미지 해석, 지진 해석, 광선 추적, 및 기타의 것들을 포함하여, 다차원 국부성(multidimensional locality)이 중요한 대규모 데이터 세트들에 대해 상당한 성능 향상을 제공할 수 있다. 그러나, 좌표들로부터의 Z-오더 곡선 인덱스들의 계산은 계산 집약적일 수 있다.

본 실시예의 더 나은 이해는 다음의 도면과 함께 다음의 상세한 설명으로부터 얻어질 수 있다.
도 1a-b는 8x8 행렬에 대한 예시적인 Z-오더 매핑을 도시한다.
도 2a-2b는 실시예에 따른, 하드웨어 Z-곡선 인덱스 구현을 위한 예시적인 다단 로직을 도시한다.
도 3은 실시예에 따른, 32 비트 3D Z-곡선 인덱스 명령어를 구현하기 위한 다단 로직 배열의 블럭도를 보여준다.
도 4는 실시예에 따른, 64 비트 3D Z-곡선 인덱스 명령어를 구현하기 위한 다단 로직 배열의 블럭도를 보여준다.
도 5는 실시예에 따른, 3 개의 좌표로부터 3D Z-곡선 인덱스를 계산하는 명령어에 대한 피연산자들 및 로직의 블럭도이다.
도 6은 실시예에 따른 3D Z-곡선 인덱스 명령어를 처리하기 위한 흐름도이다.
도 7a-b는 실시예에 따른 일반적 벡터 친화적 명령어 포맷 및 이것의 명령어 템플릿들을 도시하는 블럭도들이다.
도 8a-d는 실시예에 따른 예시적 특정 벡터 친화적 명령어 포맷을 도시하는 블럭도들이다.
도 9는 일 실시예에 따른 레지스터 아키텍처의 블럭도이다.
도 10a는 예시적 순차적 페치, 디코딩, 리타이어 파이프라인 및 예시적 레지스터 리네이밍, 비순차적 발행/실행 파이프라인 모두를 도시하는 블럭도이다.
도 10b는 실시예에 포함될 순차적 페치, 디코딩, 리타이어 코어 및 예시적 레지스터 리네이밍의 예시적 실시예, 비순차적 발행/실행 아키텍처 코어 모두를 도시하는 블럭도이다.
도 11a-b는 예시적 순차적 코어 아키텍처의 블럭도이다.
도 12는 실시예에 따른 하나보다 많은 코어, 통합 메모리 제어기, 및 집적 그래픽을 갖는 프로세서의 블럭도이다.
도 13은 예시적 컴퓨팅 시스템의 블럭도를 도시한다.
도 14는 제2 예시적 컴퓨팅 시스템의 블럭도를 도시한다.
도 15는 제3 예시적 컴퓨팅 시스템의 블럭도를 도시한다.
도 16은 실시예에 따른 SoC의 블럭도를 도시한다.
도 17은 소스 명령어 세트에서의 이진 명령어들을 타깃 명령어 세트에서의 이진 명령어들로 변환하는 소프트웨어 명령어 변환기의 사용을 대비하는 블럭도를 도시한다.

이하의 설명에서, 설명의 목적을 위해, 이하에서 설명되는 실시예들의 철저한 이해를 제공하기 위해 다수의 특정 세부 사항들이 설명된다. 그러나, 통상의 기술자에게는 실시예들이 이들 특정 세부 사항들 중 일부가 없더라도 실시될 수 있다는 것이 명백할 것이다. 다른 예들에서, 공지된 구조들 및 디바이스들은 실시예의 기초 원리들을 불명료하게 하는 것을 피하기 위해 블럭도 형태로 도시된다. 일 실시예에서, 인텔 아키텍처(IA)를 확장하는 아키텍처 확장이 설명되지만, 기초 원리는 임의의 특정 ISA에만 한정되지는 않는다.

벡터 및 SIMD 명령어 개요

소정 유형의 애플리케이션들은 대규모 수의 데이터 아이템에 대해 동일한 연산이 수행될 것을 종종 요구한다("데이터 병렬 처리"라고 함). SIMD(Single Instruction Multiple Data)는 프로세서로 하여금 다중 데이터 아이템에 대한 연산을 수행하도록 야기하는 명령어 유형을 가리킨다. SIMD 기술은 레지스터에서의 비트들을 다수의 고정 크기 데이터 성분으로 논리적으로 분할할 수 있는 프로세서에 특히 적합하며, 여기서 각각의 데이터 성분은 별도의 값을 표현한다. 예를 들어, 256 비트 레지스터에서의 비트들은 4 개의 분리된 64 비트 패킹된(packed) 데이터 성분(쿼드 워드(Q) 크기 데이터 성분들), 8 개의 분리된 32 비트 패킹된 데이터(더블 워드(D) 크기 데이터 성분들), 16 개의 분리된 16 비트 패킹된 데이터 성분(워드(W) 크기 데이터 성분들), 또는 32 개의 분리된 8 비트 데이터 성분(바이트(B) 크기 데이터 성분들)으로서 연산 처리를 받게 되는 소스 피연산자로서 특정될 수 있다. 이러한 유형의 데이터는 "패킹된" 데이터 유형 또는 "벡터" 데이터 유형이라고 하며, 이 데이터 유형의 피연산자들은 패킹된 데이터 피연산자들 또는 벡터 피연산자들이라고 한다. 바꾸어 말하면, 패킹된 데이터 아이템 또는 벡터는 패킹된 데이터 성분들의 시퀀스를 지칭하고, 패킹된 데이터 피연산자 또는 벡터 피연산자는 SIMD 명령어(패킹된 데이터 명령어 또는 벡터 명령어로도 알려짐)의 소스 또는 목적지 피연산자이다.

x86, MMX™, 스트리밍 SSE(Streaming SIMD Extensions), SSE2, SSE3, SSE4.1, 및 SSE4.2 명령어들을 포함하는 명령어 세트를 갖는 Intel® Core™ 프로세서들에 의해 채택되는 것과 같은 SIMD 기술은 애플리케이션 성능에 있어서 상당한 향상을 가능하게 하였다. AVX(Advanced Vector Extensions)(AVX1 및 AVX2)로 지칭되고 VEX(Vector Extensions) 코딩 체계를 이용하는 SIMD 확장들의 추가 세트가 공표되었다(예를 들어, Intel^®　64 및 IA-32 Architectures Software Developers Manual, September 2014를 참조하고; 및 Intel^®　Intel® Architecture Instruction Set Extensions Programming Reference, September 2014를 참조하라).

Z-곡선 인덱싱 개요

도 1a는 도시된 8x8 행렬(100)의 각각의 성분에 대한 Z-오더 키 매핑(Z-order key mapping)을 도시한다. 표시된 각각의 성분 내에서, 상위 비트들은 상단에 있고 하위 비트들은 하단에 있다. Z-곡선 오더링의 일 구현은 각각의 차원에서 각각의 최초 인덱스들의 비트들을 인터리빙(예를 들어, 셔플링)함으로써 수행된다. 도시된 행렬(100)의 각각의 성분에 보여진 Z-오더링은 행렬(100)에서의 각각의 성분의 dimension_1(101) 및 dimension_2(102)의 값들의 비트별 인터리빙에 의해 발생된다.

예를 들어, 좌표 [2,3](예: dimension_1 101에서의 이진 010 및 dimension_2 102에서의 이진 011)에 있는 요소의 Z-곡선 인덱스는 각각의 차원의 좌표 비트들을 인터리빙하여 이진 Z-곡선 인덱스는 001101(예: 0x0D)라는 결과를 낳음으로써 결정될 수 있다. 예시적인 Z-곡선 인덱스 값은 좌표 [2,3]에서의 행렬 성분이 예시적인 행렬(100)의 Z-오더 곡선에서의 13번째(제로 인덱스, 10진법 기준) 인덱스임을 나타낸다.

도 1b는 Z-오더에서의 성분의 행렬 성분들을 순차적으로 추적함으로써 생성되는 Z-곡선(200)의 그래픽 도시이다. 예시적인 목적을 위해 간단한 2D Z-곡선 및 연관된 인덱스들이 도 1b에 도시되어 있다. 제한된 비트 길이를 갖는 제한된 수의 좌표에 대해, 미리 계산된 값들로 채워진 룩업 테이블이 좌표 세트에 대한 Z-곡선 인덱스를 신속하게 결정하는데 사용될 수 있다. 이는 좌표의 수와 크기가 증가함에 따라 비실용적일 수 있다. 일 실시예에서, 프로세서는, 대규모 데이터 세트들을 분석할 때 계산적 오버 헤드를 줄이고 애플리케이션 성능을 향상시키도록 3D Z-곡선 인덱스를 계산하기 위해 32 비트 및 64 비트 머신 레벨 명령어들을 포함한다.

3D Z-곡선 인덱스를 계산하기 위한 머신 레벨 명령어들

일 실시예에서, 기계어 명령어들은 프로세서로 하여금 입력 좌표 값들에 대해 비트 조작 연산들을 수행함으로써 3D Z-곡선 인덱스를 계산하도록 야기한다.

아래의 표 1은 예시적인 32 비트 3D Z-곡선 인덱스의 비트 연산들을 보여준다.

표 1에 나와 있듯이, 32 비트 Z-곡선 인덱스 명령어는 각각의 소스 좌표의 10 하위 비트를 32 비트 목적지로 셔플한다. 일 실시예에서, 각각의 소스의 10 하위 비트는 소스당 3 비트 스트라이드 및 소스들 사이의 1 비트 오프셋으로 목적지에 스태거 분포되어, 비트들이 제로 비트에, 이후 지정된 범위 내에서 매 3번째 비트마다에 분포되도록 한다. 예를 들어, src1 비트들은 비트들 0, 3, 6 ... 27에 분포되고; src2 비트들은 비트들 1, 4, 7 ... 28에 분포되고; src3 비트들은 비트들 2, 5, 8, ... 29에 분포된다.

아래 표 2는 64 비트 3D Z-곡선 인덱스 명령어의 비트 연산들을 보여준다.

표 2에서 볼 수 있듯이, 64 비트 Z-곡선 인덱스 명령어는 각각의 소스 좌표의 20 하위 비트를 64 비트 목적지로 셔플한다. 일 실시예에서, 각각의 소스의 20 하위 비트는 소스당 3 비트 스트라이드 및 소스들 사이의 1 비트 오프셋으로 목적지에 스태거 분포되어, 비트들이 제로 비트에, 이후 지정된 범위 내에서 매 3번째 비트마다에 분포되도록 한다. 예를 들어, src1 비트들은 비트들 0, 3, 6 ...57에 분포되고; src2 비트들은 비트들 1, 4, 7 ... 58에 분포되고; src3 비트들은 비트들 2, 5, 8, ... 59에 분포된다.

32 비트 Z-곡선 인덱스를 계산하기 위한 예시적인 하이 레벨 의사 코드가 아래의 표 3에 도시되어 있다. 64 비트 Z-곡선 인덱스를 계산하기 위한 예시적인 하이 레벨 의사 코드는 하기 표 4에 도시되어 있다. 의사 코드는 표 1 및 표 2에 도시된 비트 분포를 수행하는데 사용될 수 있는 예시적인 하이 레벨 로직을 드러낸다.

도 2a-b는 실시예에 따른, 하드웨어 Z-곡선 인덱스 구현을 위한 예시적인 다단 로직을 도시한다. 도 2a는 XOR 게이트(212), 시프터 회로(214), 및 AND 게이트(216)를 포함하는 로직의 단일 단(210)을 도시한다. 소스 입력(202)은 소스 피연산자 또는 이전 로직 단으로부터의 입력일 수 있다. 일 실시예에서, 한 세트의 일시적 레지스터들(예로, temp_A(204), temp_B(206))이 제어 값들을 공급하는데 사용되는데, 여기서 temp_A(204)는 시프터 회로에 시프트 값을 공급하고 temp_B(206)는 데이터가 stage_out(218)을 통해 출력되기 전에 적용될 비트마스크를 공급한다. stage_out(218) 값은 최종 단을 제외하고 각각의 로직 단에 대해 SRC(202)를 공급한다. 최종 단에 대해, stage_out(218)은 소스(예를 들어, SRC(202))로서 제공된 초기 좌표에 대응하는 목적지 출력의 일부이다.

도 2b는 실시예에 따라, 3D Z-곡선 인덱스 명령어를 구현하기 위한 다단 로직 배열의 블럭도를 도시한다. 이러한 실시예에서, 프로세서는 각각의 소스 입력에 대한 로직 연산들을 수행하고 좌표당 성분들을 단일 출력으로 조합하도록 구성된 실행 유닛을 포함한다. 일 실시예에서, 로직의 단일 단(210)의 다중 인스턴스(220)(예를 들어, 32 비트에 대한 220A-E, 64 비트에 대한 220A-F)는 단일 입력 좌표에 대한 3D Z-곡선 인덱스의 일부를 계산하도록 배열된다 동등 어구. 최종 단을 제외한 모두의 stage_out(218)은 후속 단의 소스를 제공한다. 최종 단의 stage_out(218)은 단일 초기 입력 좌표와 연관된 Z-곡선 인덱스의 부분을 제공한다. 일 실시예에서, 제각기 좌표들의 출력은 이후 목적지 레지스터에 출력되기 전에 조합된다.

각각의 Z-곡선 인덱스의 제각기 성분들을 계산하는 연산들은 실행 유닛에서 직렬로 또는 병렬로 수행될 수 있다. 예를 들어, Z-곡선 인덱스를 계산하기 위한 단일 매크로-명령어가 다중의 마이크로-연산들로 디코딩될 수 있으며, 각각의 마이크로 연산은 하나 이상의 실행 유닛이 개별 중간 값들을 조합하기 전에 각각의 소스 좌표에 대한 연산들을 수행하도록 야기한다.

도 3은 실시예에 따라, 32 비트 3D Z-곡선 인덱스 명령어를 구현하기 위한 다단 로직 배열의 블럭도를 도시한다. 일 실시예에서, 도 2a에 도시된 로직(210)의 다중 인스턴스는 도 2b에 보여진 로직 단들(220A-E)에 의해 보여진 바와 같이 결합될 수 있다. 다단 로직은 각각의 좌표에 대해 Z-곡선 인덱스 비트 셔플을 수행하는 데 사용될 수 있다. 제1 로직 단(220A)은 제로 좌측 시프트(304) 및 0x000003ff인 마스크 값(306)을 가지며 32 비트 소스 입력(302)을 받아들인다. 제1 로직 단(220A) 출력(308)은 제2 로직 단(220B)에 대한 소스로서 제공되며, 제2 로직 단은 입력으로서 16 비트 좌측 시프트(314) 및 0xff0000ff인 마스크 값(316)을 받아들인다. 제2 로직 단(220B) 출력(318)은 제3 로직 단(220C)에 대한 소스로서 제공되며, 제3 로직 단은 입력으로서 8 비트 좌측 시프트(324) 및 0x0300f00f인 마스크 값(326)을 받아들인다. 제3 로직 단(220C) 출력(328)은 제4 로직 단(220D)에 대한 소스로서 제공되며, 제4 로직 단은 입력으로서 4 비트 좌측 시프트(334) 및 0x030c30c3인 마스크 값(336)을 받아들인다. 제4 로직 단(220D) 출력(338)은 제5 로직 단(220E)에 대한 소스로서 제공되며, 제5 로직 단은 입력으로서 2 비트 좌측 시프트(344) 및 0x030c30c3인 마스크 값(346)을 받아들인다. 제5 로직 단(220E)의 출력(348)은 시프팅되어 다른 소스 좌표들에 대한 처리 출력과 조합되고 3D Z-곡선 인덱스 결과로서 리턴된다. 각각의 소스 입력은 비슷한 로직 파이프라인을 거친다. 일 실시예에서, 각각의 입력에 대한 마이크로-연산들이 병렬로 수행된다.

도 4는 실시예에 따라, 64 비트 3D Z-곡선 인덱스 명령어를 구현하기 위한 다단 로직 배열의 블럭도를 도시한다. 도 2b에 도시된 각각의 로직 단(220A-F)은 각각의 좌표에 대한 Z-곡선 인덱스 비트 셔플을 수행하는데 사용될 수 있다. 일 실시예에서, 로직 단들은 64 비트 출력을 생성하기 위해 적어도 64 비트의 정확도로 연산들을 수행하도록 구성된다. 제1 로직 단(220A)은 제로 좌측 시프트(404) 및 0x000fffff 인 마스크 값(406)을 가지며 64 비트 소스 입력(402)을 받아들인다. 제1 로직 단(220A) 출력(408)은 제2 로직 단(220B)에 대한 소스로서 제공되며, 제2 로직 단은 입력으로서 32 비트 좌측 시프트(414) 및 0x1f00000000ffff인 마스크 값(416)을 받아들인다. 제2 로직 단(220B) 출력(418)은 제3 로직 단(220C)에 대한 소스로서 제공되며, 제3 로직 단은 입력으로서 16 비트 좌측 시프트(424) 및 0x1f0000ff0000ff인 마스크 값(426)을 받아들인다. 제3 로직 단(220C) 출력(428)은 제4 로직 단(220D)에 대한 소스로서 제공되며, 제4 로직 단은 입력으로서 8 비트 좌측 시프트(434) 및 0x100f00f00f00f00f인 마스크 값(436)을 받아들인다. 제4 로직 단(220D) 출력(438)은 제5 로직 단(220E)에 대한 소스로서 제공되며, 제5 로직 단은 입력으로서 4 비트 좌측 시프트(444) 및 0x10c30c30c30c30c3인 마스크 값(446)을 받아들인다. 제5 로직 단(220E) 출력(448)은 제6 로직 단(220F)에 대한 소스로서 제공되며, 제6 로직 단은 입력으로서 2 비트 좌측 시프트(454) 및 0x1249249249249249인 마스크 값(456)을 받아들인다. 제6 로직 단(220F)의 출력(458)은 시프팅되어 다른 소스 좌표들의 출력과 조합되고 3D Z-곡선 인덱스 결과로서 출력된다. 각각의 소스 입력은 비슷한 로직 파이프라인을 거친다. 일 실시예에서, 각각의 입력에 대한 마이크로-연산들은 병렬로 수행된다.

도 5는 실시예에 따라, 3 개의 좌표로부터 3D Z-곡선 인덱스를 계산하기 위한 명령어에 대한 피연산자들 및 로직의 블럭도이다. 명령어의 실시예는 3개의 소스 피연산자를 포함한다. X 차원과 연관된 제1 소스 피연산자(502), Y 차원과 연관된 제2 소스 피연산자(504), 및 Z 차원과 연관된 제3 소스 피연산자(506)가 있다. 매크로 명령어 레벨에서, 소스 피연산자들은, 실시예에 따라, 제각기 좌표 값을 저장하는 레지스터들, 제각기 좌표 값을 저장하는 메모리 어드레스, 또는 즉시 좌표 값이다. 마이크로 명령어 레벨에서 피연산자들과 연관된 좌표들은 실행 유닛에 의해 처리되기 전에 프로세서 레지스터에 저장된다. 일 실시예에서, 다중화기(예를 들어, mux(508))는 소스 레지스터를 프로세서 실행 유닛에서의 z-오더 로직(510)에 결합시키는데, 이것은 소스 좌표들로부터 Z-오더 인덱스를 계산한다. 32 비트 전치 출력 레지스터 및 최종 결과 레지스터의 예시적인 비트 레이아웃의 표현이 하기 표 5에 보여진다.

위의 표 5는 각각의 소스 입력에 대한 32 비트 전치 출력을 보여준다. 각각의 x, y, 또는 z 값에 대해 표 5는 최하위 비트들이 우측에 및 최상위 비트들이 좌측에 있으면서, 표시된 좌표 값의 단일 비트를 표시한다. 일 실시예에서, SRC1(502)에 의해 표시된 값으로부터 SRC1' 전치 출력 값이 발생되고, SRC2(504)에 의해 표시된 값으로부터 SRC2' 전치 출력 값이 발생되고, SRC3(506)에 의해 표시된 값으로부터 SRC3' 전치 출력 값이 발생된다. 이러한 실시예에서, Z-오더 인덱스는 SRC2' 전치 출력을 1 비트만큼 좌측 시프팅하고, SRC3' 전치 출력을 2 비트만큼 좌측 시프팅하고, 및 시프팅된 전치 출력 값들에 대해 비트별 OR 연산을 수행함으로써 생성된다. 계산된 인덱스는 이후 명령어의 목적지 피연산자(512)에 의해 지정된 DEST 로케이션에 출력된다. 일 실시예에서, 도시된 레지스터들은 SIMD/벡터 레지스터들이고, 명령어들은 벡터 연산들을 수행하기 위한 SIMD 명령어들이다.

도 6은 일 실시예에 따라 3D Z-곡선 인덱스 명령어를 처리하기 위한 흐름도이다. 블럭(602)에 도시된 바와 같이, 명령어 파이프라인은 프로세서가 3D Z-곡선 인덱스를 계산하기 위해 단일 Z-곡선 인덱스 명령어를 페치할 때 시작한다. 명령어는 또한 블럭(602)에 도시된 바와 같이, 제1, 제2, 및 제3 소스 피연산자뿐만 아니라 목적지 피연산자를 갖는다.

블럭(604)에 도시된 바와 같이, 프로세서는 Z-곡선 인덱스 명령어를 디코딩된 명령어로 디코딩한다. 일 실시예에서, 디코딩된 명령어는 단일 연산이다. 일 실시예에서, 디코딩된 명령어는 명령어의 각각의 하위 요소를 수행하기 위한 하나 이상의 논리적 마이크로 연산들을 포함한다. 마이크로 연산은 하드와이어드일 수 있거나 또는 마이크로코드 연산들은 실행 유닛과 같은 프로세서의 컴포넌트들이 명령어를 구현하기 위한 다양한 연산들을 수행하도록 야기할수 있다.

일 실시예에서, 디코딩된 명령어는 블럭(606)에 도시된 바와 같이, 실행 유닛과 같은 프로세서의 컴포넌트들이 소스 피연산자들에 의해 표시된 소스 피연산자 값들을 페치하는 연산을 포함하는 다양한 연산을 수행하도록 야기한다. 다양한 실시예에서, 소스 피연산자들은 레지스터들, 메모리 어드레스들 또는 즉치 값들을 포함할 수 있다. 마이크로 연산들은 메모리로부터 값들을 페치하거나 또는 내부 프로세서 레지스터에 값들을 로드할 수 있다.

블럭(608)에 도시된 바와 같이, 하나 이상의 프로세서 실행 유닛은 소스 좌표 값들의 구성 비트들을 인터리빙함으로써 3D Z-곡선 인덱스를 계산하기 위해 디코딩된 명령어를 실행한다. 일 실시예에서, Z-곡선 인덱스는 각각의 소스 값의 10 하위 비트를 길이가 적어도 30 비트인 Z-곡선 인덱스로 인터리빙함으로써 계산된다. 일 실시예에서, Z-곡선 인덱스는 각각의 소스 값의 20 하위 비트를 길이가 적어도 60 비트인 Z-곡선 인덱스로 인터리빙함으로써 계산된다.

블럭(610)에 도시된 바와 같이, 프로세서는 Z-곡선 인덱스 명령어의 결과를 목적지 피연산자에 의해 표시된 로케이션에 저장한다. 32 비트 명령어의 경우, Z-곡선 인덱스는 32 비트 출력 레지스터에 저장된다. 64 비트 명령어의 경우, Z-곡선 인덱스는 64 비트 출력 레지스터에 저장된다.

본 명세서에서 설명되는 실시예는 3 차원 공간 내의 위치를 정의하는데 사용되는 데카르트 좌표인 X, Y, 및 Z 좌표들을 사용하는 연산들을 지칭한다. 통상의 기술자는 사용된 좌표가 예시적인 것이고 X, Y, 및 Z 좌표들은 일반적으로 Z-곡선 오더링이 적용 가능한 3 차원 공간에서 첫번째, 두번째, 또는 세번째 차원의 위치를 정의하는데 사용되는 임의의 좌표 집합을 지칭한다는 것을 이해할 것이다.

본 명세서에 설명되는 실시예들은 처리 장치 또는 데이터 처리 시스템에서 구현될 수 있다. 전술한 설명에서, 본 명세서에 설명되는 실시예들의 철저한 이해를 제공하기 위해 수많은 특정 세부 사항이 제시되었다. 그러나, 통상의 기술자에게 명백한 바와 같이, 실시예들은 이러한 특정 세부 사항 중 일부가 없이도 실시될 수 있다. 설명된 일부 아키텍처 특징들은 IA(Intel Architecture)의 확장이다. 그러나 기초 원리는 특정 ISA에만 국한되지 않는다.

본 명세서에 설명되는 명령어의 실시예들은 소스 좌표 값 내의 상위 또는 하위 비트들에 대해 연산한다. 본 명세서에 기술되는 바와 같이, 상위 및 하위 비트들은 그런 바이트들이 컴퓨터 메모리에 저장될 때 데이터 워드를 구성하는 바이트들을 해석하는 데 사용된 규칙과는 독립적으로 최상위 및 최하위 비트들로서 정의된다. 다시 말하면, 하위 또는 최하위 비트들은 사용되는 바이트 순서 규칙에 따라 데이터 워드 내에서의 최소 어드레스 또는 최대 어드레스에 저장될 수 있다.

보다 완전한 이해를 돕기 위해, 예시적인 명령어 포맷들, 프로세서 코어 아키텍처들, 프로세서들, 및 컴퓨터 아키텍처들에 대한 개요가 이하에 제공된다.

예시적 명령어 포맷들

본 명세서에 설명되는 명령어(들)의 실시예들은 상이한 포맷들로 구현될 수 있다. 덧붙여, 예시적 시스템들, 아키텍처들, 및 파이프라인들이 아래에 상세하게 설명된다. 명령어(들)의 실시예들은 그러한 시스템들, 아키텍처들, 및 파이프라인들 상에서 실행될 수 있지만, 이들 상세 사항에만 한정되지는 않는다.

벡터 친화적 명령어 포맷(vector friendly instruction format)은 벡터 명령어들에 대해 알맞은 명령어 포맷이다(예를 들어, 벡터 연산들에 특정적인 특정 필드들이 존재한다). 벡터 및 스칼라 연산들 모두가 벡터 친화적 명령어 포맷을 통해 지원되는 실시예들이 설명되지만, 대안적 실시예들은 벡터 친화적 명령어 포맷을 통해 벡터 연산들만을 이용한다.

도 7a-도 7b는 본 발명의 실시예들에 따른 일반적 벡터 친화적 명령어 포맷 및 이것의 명령어 템플릿들을 도시하는 블럭도들이다. 도 7a는 본 발명의 실시예들에 따른 일반적 벡터 친화적 명령어 포맷 및 이것의 클래스 A 명령어 템플릿을 도시하는 블럭도인 한편; 도 7b는 본 발명의 실시예들에 따른 일반적 벡터 친화적 명령어 포맷 및 이것의 클래스 B 명령어 템플릿들을 도시하는 블럭도이다. 구체적으로는, 클래스 A 및 클래스 B 명령어 템플릿들이 그에 대해 정의되는 일반적 벡터 친화적 명령어 포맷(700)이 있는데, 이들 둘 모두는 메모리 액세스 없음(705) 명령어 템플릿들 및 메모리 액세스(720) 명령어 템플릿들을 포함한다. 벡터 친화적 명령어 포맷의 맥락에서 일반적(generic)이라는 용어는 어떠한 특정 명령어 세트에도 결부되지 않은 명령어 포맷을 가리킨다.

벡터 친화적 명령어 포맷이: 32 비트(4 바이트) 또는 64 비트(8 바이트) 데이터 성분 폭들(또는 사이즈들)을 갖는 64 바이트 벡터 피연산자 길이(또는 사이즈)(및 그에 따라, 64 바이트 벡터는 16개의 더블워드 사이즈 성분 또는 대안으로서 8개의 쿼드워드 사이즈 성분으로서 구성됨); 16 비트(2 바이트) 또는 8 비트(1 바이트) 데이터 성분 폭들(또는 사이즈들)을 갖는 64 바이트 벡터 피연산자 길이(또는 사이즈); 32 비트(4 바이트), 64 비트(8 바이트), 16 비트(2 바이트), 또는 8 비트(1 바이트) 데이터 성분 폭들(또는 사이즈들)을 갖는 32 바이트 벡터 피연산자 길이(또는 사이즈); 및 32 비트(4 바이트), 64 비트(8 바이트), 16 비트(2 바이트), 또는 8 비트(1 바이트) 데이터 성분 폭들(또는 사이즈들)을 갖는 16 바이트 벡터 피연산자 길이(또는 사이즈)를 지원하는 본 발명의 실시예들이 기술될 것이다. 그러나, 대안 실시예들이 더 많거나, 더 적거나, 또는 상이한 데이터 성분 폭들(예를 들어, 128 비트(16 바이트) 데이터 성분 폭들)을 갖는 더 많거나, 더 적거나, 및/또는 상이한 벡터 피연산자 사이즈들(예를 들어, 256 바이트 벡터 피연산자들)을 지원할 수 있다.

도 7a의 클래스 A 명령어 템플릿들은 다음을 포함한다: 1) 메모리 액세스 없음(705) 명령어 템플릿들 내에 메모리 액세스 없음, 풀 라운드 제어형 연산(710) 명령어 템플릿 및 메모리 액세스 없음, 데이터 변환형 연산(715) 명령어 템플릿이 보여지고; 및 2) 메모리 액세스(720) 명령어 템플릿들 내에 메모리 액세스, 일시적(725) 명령어 템플릿 및 메모리 액세스, 비일시적(730) 명령어 템플릿이 보여진다. 도 7b의 클래스 B 명령어 템플릿들은 다음을 포함한다: 1) 메모리 액세스 없음(705) 명령어 템플릿들 내에 메모리 액세스 없음, 기입 마스크 제어, 부분 라운드 제어형 연산(712) 명령어 템플릿 및 메모리 액세스 없음, 기입 마스크 제어, vsize형 연산(717) 명령어 템플릿이 보여지고; 및 2) 메모리 액세스(720) 명령어 템플릿들 내에 메모리 액세스, 기입 마스크 제어(727) 명령어 템플릿이 보여진다.

일반적 벡터 친화적 명령어 포맷(700)은 도 7a 및 도 7b에 예시되어 있는 순서로 이하에 열거되는 하기 필드들을 포함한다.

포맷 필드(740) - 이 필드 내의 특정한 값(명령어 포맷 식별자 값)은 벡터 친화적 명령어 포맷, 및 그에 따라 명령어 스트림들에서의 벡터 친화적 명령어 포맷으로의 명령어들의 출현들을 고유하게 식별한다. 이와 같이, 이 필드는 이것이 일반적 벡터 친화적 명령어 포맷만을 갖는 명령어 세트에 대해서는 필요하지 않다는 점에서 선택 사항이다.

베이스 연산 필드(742) -이것의 내용은 상이한 베이스 연산들을 구별해 준다.

레지스터 인덱스 필드(744) -이것의 내용은, 직접적으로 또는 주소 발생을 통해, 이들이 레지스터들에 있든지 메모리에 있든지, 소스 및 목적지 피연산자들의 로케이션들을 특정한다. 이들은 PxQ(예를 들어, 32x512, 16x128, 32x1024, 64x1024) 레지스터 파일로부터 N개의 레지스터를 선택하기 위해 충분한 수의 비트들을 포함한다. 일 실시예에서 N은 최대 3개의 소스 및 1개의 목적지 레지스터일 수 있는 반면, 대안적 실시예들은 더 많거나 더 적은 소스 및 목적지 레지스터들을 지원할 수 있다(예를 들어, 이런 소스들 중 하나가 목적지로서도 행위하는 경우에 최대 2개의 소스를 지원할 수 있고, 이런 소스들 중 하나가 목적지로도 행위하는 경우에 최대 3개의 소스를 지원할 수 있고, 최대 2개의 소스 및 1개의 목적지를 지원할 수 있다).

변경자(modifier) 필드(746) -이것의 내용은 메모리 액세스를 특정하는 일반적 벡터 명령어 포맷으로 된 명령어들의 출현들을 그렇지 않은 것들과 구별해준다; 즉, 메모리 액세스 없음(705) 명령어 템플릿과 메모리 액세스(720) 명령어 템플릿들 간에서 구별해 준다. 메모리 액세스 연산들은 메모리 계층구조에게 판독 및/또는 기입하는 반면(일부 경우들에서 레지스터들에서의 값들을 이용하여 소스 및/또는 목적지 주소들을 특정함), 메모리 액세스 없음 연산들은 그렇게 하지 않는다(예를 들어, 소스 및 목적지들은 레지스터들이다). 일 실시예에서 이 필드는 또한 메모리 어드레스 계산들을 실행하기 위해 3개의 상이한 방식 중에서 선택하지만, 대안적 실시예들은 메모리 어드레스 계산들을 실행하기 위해 더 많은, 더 적은, 또는 상이한 방식들을 지원할 수 있다.

증강 연산 필드(augmentation operation field)(750) - 이것의 내용은 다양한 상이한 연산들 중 어느 것이 베이스 연산에 부가하여 실행되어야 하는지를 구별해 준다. 이 필드는 맥락 특정적(context specific)이다. 본 발명의 실시예에서, 이 필드는 클래스 필드(768), 알파(alpha) 필드(752), 및 베타(beta) 필드(754)로 나누어진다. 증강 연산 필드(750)는 연산들의 공통 그룹들이 2, 3, 또는 4개의 명령어가 아니라 단일 명령어로 실행되는 것을 허용한다.

스케일링 필드(760) - 이것의 내용은 메모리 어드레스 발생을 위한(예를 들어, 2^scale*index+base를 이용하는 주소 발생을 위한) 인덱스 필드의 내용의 스케일링(scaling)을 허용한다.

변위 필드(762A) - 이것의 내용은 (예를 들어, 2^scale*index+base+ displacement를 이용하는 주소 발생을 위한) 메모리 어드레스 발생의 일부로서 이용된다.

변위 인자 필드(Displacement Factor Field)(762B)(변위 인자 필드(762B) 바로 위의 변위 필드(762A)의 병치(juxtaposition)는 어느 하나 또는 다른 것이 이용되는 것을 표시한다는 것을 유의하라) - 이것의 내용은 주소 발생의 일부로서 이용되고, 이것은 메모리 액세스의 사이즈(N)에 의해 스케일링될 변위 인자를 특정하며, 여기서 N은 (예를 들어, 2^scale*index+base+scaled displacement를 이용하는 주소 발생을 위한) 메모리 액세스에서의 바이트들의 수이다. 잉여 하위 비트들(Redundant low-order bits)은 무시되고, 따라서 변위 인자 필드의 내용은 유효 주소를 계산하는 데 이용될 최종 변위를 발생하기 위하여 메모리 피연산자 총 사이즈(N)로 곱해진다. N의 값은 풀 opcode 필드(774)(본 명세서에서 나중에 설명됨) 및 데이터 조작 필드(754C)에 기초하여 실행 시간에 프로세서 하드웨어에 의해 결정된다. 변위 필드(762A) 및 변위 인자 필드(762B)는 이들이 메모리 액세스 없음(705) 명령어 템플릿들에 대해 사용되지 않고 및/또는 상이한 실시예들이 둘 중 하나만을 구현하거나 어느 것도 구현하지 않는다는 점에서 선택 사항이다.

데이터 성분 폭 필드(764) - 이것의 내용은 (일부 실시예들에서 모든 명령어들에 대해; 다른 실시예들에서, 명령어들 중 일부에 대해서만) 다수의 데이터 성분 폭 중 어느 것이 사용될 것인지를 구별해준다. 이 필드는 하나의 데이터 성분 폭만이 지원되고 및/또는 데이터 성분 폭들이 opcode들의 일부 양태를 이용하여 지원되는 경우에 이것이 필요하지 않다는 점에서 선택 사항이다.

기입 마스크 필드(770) -이것의 내용은, 데이터 성분 위치당 기준으로, 목적지 벡터 피연산자에서의 해당 데이터 성분 위치가 베이스 연산 및 증강 연산의 결과를 반영하는지를 제어한다. 클래스 A 명령어 템플릿들은 통합 기입마스킹(merging-writemasking)을 지원하는 한편, 클래스 B 명령어 템플릿들은 통합 및 제로화 기입마스킹(zeroing-writemasking) 모두를 지원한다. 통합할 때, 벡터 마스크들은 목적지에서의 임의의 세트의 성분들이(베이스 연산 및 증강 연산에 의해 특정되는) 임의의 연산의 실행 동안에 갱신들로부터 보호될 수 있도록 허용하고; 다른 일 실시예에서, 대응하는 마스크 비트가 0를 갖는 목적지의 각각의 성분의 구 값을 보존한다. 대조적으로, 제로화할 때, 벡터 마스크들은 목적지에서의 임의의 세트의 성분들이(베이스 연산 및 증강 연산에 의해 특정되는) 임의의 연산의 실행 동안에 제로화될 수 있도록 허용하고; 일 실시예에서, 목적지의 성분은 대응하는 마스크 비트가 0 값을 가질 때 0에 설정된다. 이러한 기능성의 서브세트는 실행되는 연산의 벡터 길이를 제어하는 능력이지만(즉, 성분들의 스팬(span)은 처음부터 마지막 것까지 변경됨), 변경되는 성분들이 연속적이라는 것은 필요하지 않다. 그러므로, 기입 마스크 필드(770)는 로드들, 저장들, 산술 처리, 로직 처리, 기타 등등을 포함하여, 부분적 벡터 연산들을 허용한다. 기입 마스크 필드(770)의 내용이 이용될 기입 마스크를 포함하는 다수의 기입 마스크 레지스터 중 하나를 선택하는 (및 그러므로 기입 마스크 필드(770)의 내용이 실행될 해당 마스킹을 간접적으로 식별하는) 본 발명의 실시예들이 기술되었지만, 대안 실시예들은 그 대신에 또는 추가적으로 마스크 기입 필드(770)의 내용이 실행될 마스킹을 직접적으로 특정하는 것을 허용한다.

즉치 필드(772) -이것의 내용은 즉치의 특정을 허용한다. 이 필드는 이것이 즉치를 지원하지 않는 일반적 벡터 친화적 포맷의 구현에 존재하지 않고 또한 이것이 즉치를 이용하지 않는 명령어들에 존재하지 않는다는 점에서 선택 사항이다.

클래스 필드(768) -이것의 내용은 상이한 명령어들의 클래스 간에서 구별해준다. 도 7a 및 도 7b를 참조하면, 이 필드의 내용은 클래스 A와 클래스 B 명령어들 간에서 선택한다. 도 7a 및 도 7b에서, 모서리가 둥근 정사각형들이 특정 값이 필드에 존재한다는 것을 표시하는데 사용된다[예로, 도 7a 및 도 7b에서 제각기 클래스 필드(768)에 대해 클래스 A(768A) 및 클래스 B(768B)].

클래스 A의 명령어 템플릿들

클래스 A의 메모리 액세스 없음(705) 명령어 템플릿들의 경우에, 알파 필드(752)는 RS 필드(752A)로서 해석되고, 이것의 내용은 상이한 증강 연산 유형들 중 어느 것이 실행되어야 하는지를 구별해주는 한편[예컨대, 라운드(752A.1) 및 데이터 변환(752A.2)은 제각기 메모리 액세스 없음, 라운드 유형 연산(710) 및 메모리 액세스 없음, 데이터 변환형 연산(715) 명령어 템플릿들에 대해 특정됨], 베타 필드(754)는 특정된 유형의 연산들 중 어느 것이 실행되어야 하는지를 구별해 준다. 메모리 액세스 없음(705) 명령어 템플릿들에서, 스케일링 필드(760), 변위 필드(762A), 및 변위 스케일링 필드(762B)는 존재하지 않는다.

메모리 액세스 없음 명령어 템플릿들 - 풀라운드 제어형 연산

메모리 액세스 없음 풀라운드 제어형 연산(710) 명령어 템플릿에서, 베타 필드(754)는 라운드 제어 필드(754A)로서 해석되고, 이것의 내용(들)은 정적 라운딩(static rounding)을 제공한다. 본 발명의 기술된 실시예들에서, 라운드 제어 필드(754A)는 모든 부동 소수점 예외 억제(SAE: suppress all floating point exceptions) 필드(756) 및 라운드 연산 제어 필드(758)를 포함하지만, 대안적 실시예들은 이들 개념들 모두를 동일한 필드로 지원하거나 인코딩할 수 있고 또는 이들 개념들/필드들 중 어느 하나 또는 다른 것만을 가질 수 있다(예를 들어, 라운드 연산 제어 필드(758)만을 가질 수 있다).

SAE 필드(756) -이것의 내용은 예외 이벤트 보고를 디스에이블링할 것인지의 여부를 구별하고; SAE 필드(756)의 내용이 억제가 인에이블링된 것을 표시할 때, 주어진 명령어는 어떠한 종류의 부동 소수점 예외 플래그도 보고하지 않고, 어떠한 부동 소수점 예외 핸들러도 일으키지 않는다.

라운드 연산 제어 필드(758) -이것의 내용은 한 그룹의 라운드 연산들 중 어느 것을 실행할지를 구별해 준다(예컨대, 라운드 업(Round-up), 라운드 다운(Round-down), 제로를 향한 라운드(Round-towards-zero) 및 최근접한 것으로의 라운드(Round-to-nearest)). 따라서, 라운드 연산 제어 필드(758)는 명령어당 기준으로 라운딩 모드의 변경을 허용한다. 프로세서가 라운딩 모드들을 특정하기 위한 제어 레지스터를 포함하는 본 발명의 실시예에서, 라운드 연산 제어 필드(750)의 내용은 해당 레지스터 값을 오버라이딩한다.

메모리 액세스 없음 명령어 템플릿들 - 데이터 변환형 연산

메모리 액세스 없음 데이터 변환형 연산(715) 명령어 템플릿에서, 베타 필드(754)는 데이터 변환 필드(754B)로서 해석되고, 이것의 내용은 다수의 데이터 변환 중 어느 것이 실행되어야 하는지를 구별해 준다(예컨대, 데이터 변환 없음, 스위즐링(swizzle), 브로드캐스트).

클래스 A의 메모리 액세스(720) 명령어 템플릿의 경우에, 알파 필드(752)는 축출 힌트(eviction hint) 필드(752B)로서 해석되고, 이것의 내용은 축출 힌트들 중 어느 것이 사용되어야 하는지를 구별해 주는 한편[도 7a에서, 일시적(752B.1) 및 비일시적(752B.2)이 제각기 메모리 액세스, 일시적(725) 명령어 템플릿 및 메모리 액세스, 비일시적(730) 명령어 템플릿에 대해 특정됨], 베타 필드(754)는 데이터 조작 필드(754C)로서 해석되고, 이것의 내용은 다수의 데이터 조작 연산[프리미티브(primitive)라고도 함] 중 어느 것이 실행되어야 하는지를 구별해 준다[예컨대, 조작 없음; 브로드캐스트; 소스의 업 컨버전(up conversion); 및 목적지의 다운 컨버전(down conversion)]. 메모리 액세스(720) 명령어 템플릿들은 스케일링 필드(760), 및 선택 사항으로 변위 필드(762A) 또는 변위 스케일링 필드(762B)를 포함한다.

벡터 메모리 명령어들은, 컨버전이 지원되면서, 메모리로부터 벡터 로드들을 실행하고 및 메모리에의 벡터 저장들을 실행한다. 정규 벡터 명령어들에 대해 그런 것처럼, 벡터 메모리 명령어들은 데이터 성분마다의 방식으로 메모리로부터/메모리에게 데이터를 전송하는데, 실제로 전송되는 성분들은 기입 마스크로서 선택되는 벡터 마스크의 내용들에 의해 지시된다.

메모리 액세스 명령어 템플릿들 - 일시적

일시적 데이터(temporal data)는 캐싱으로부터 이득을 얻기에 충분하도록 빠르게 재이용될 것 같은 데이터이다. 그러나, 이것은 힌트이고, 상이한 프로세서들은 힌트를 전체로 무시하는 것을 포함하여 상이한 방식들로 이것을 구현할 수 있다.

메모리 액세스 명령어 템플릿들 - 비일시적

비 일시적 데이터는 제1 레벨 캐시에서의 캐싱으로부터 이득을 얻기에 충분하도록 빠르게 재이용될 것 같지 않은 데이터이고, 축출을 위한 우선순위가 주어져야 한다. 그러나, 이것은 힌트이고, 상이한 프로세서들이 힌트를 전체로 무시하는 것을 포함하여 상이한 방식들로 이것을 구현할 수 있다.

클래스 B의 명령어 템플릿들

클래스 B의 명령어 템플릿들의 경우에, 알파 필드(752)는 기입 마스크 제어(Z) 필드(752C)로서 해석되고, 이것의 내용은 기입 마스크 필드(770)에 의해 제어되는 기입 마스킹이 통합이어야 하는지 제로화이어야 하는지를 구별해 준다.

클래스 B의 메모리 액세스 없음(705) 명령어 템플릿들의 경우에, 베타 필드(754)의 일부는 RL 필드(757A)로서 해석되고, 이것의 내용은 상이한 증강 연산 유형들 중 어느 것이 실행되어야 하는지를 구별해주는 한편[예컨대, 라운드(757A.1) 및 벡터 길이(VSIZE)(757A.2)는 제각기 메모리 액세스 없음, 기입 마스크 제어, 부분 라운드 제어형 연산(712) 명령어 템플릿 및 메모리 액세스 없음, 기입 마스크 제어, VSIZE형 연산(717) 명령어 템플릿에 대해 특정됨], 베타 필드(754)의 나머지는 특정된 유형의 연산들 중 어느 것이 실행되어야 하는지를 구별해 준다. 메모리 액세스 없음(705) 명령어 템플릿들에서, 스케일링 필드(760), 변위 필드(762A), 및 변위 스케일링 필드(762B)는 존재하지 않는다.

메모리 액세스 없음, 기입 마스크 제어, 부분 라운드 제어형 연산(710) 명령어 템플릿에서, 베타 필드(754)의 나머지는 라운드 연산 필드(759A)로서 해석되고, 예외 이벤트 보고는 디스에이블링된다(주어진 명령어는 어떠한 종류의 부동 소수점 예외 플래그도 보고하지 않고, 어떠한 부동 소수점 예외 핸들러도 일으키지 않는다).

라운드 연산 제어 필드(759A)는 -라운드 연산 제어 필드(758)처럼, 이것의 내용은 한 그룹의 라운드 연산들 중 어느 것을 실행할지를 구별해 준다(예컨대, 라운드 업(Round-up), 라운드 다운(Round-down), 제로를 향한 라운드(Round-towards-zero) 및 최근접한 것으로의 라운드(Round-to-nearest)). 따라서, 라운드 연산 제어 필드(759A)는 명령어당 기준으로 라운딩 모드의 변경을 허용한다. 프로세서가 라운딩 모드들을 특정하기 위한 제어 레지스터를 포함하는 본 발명의 실시예에서, 라운드 연산 제어 필드(750)의 내용은 해당 레지스터 값을 오버라이딩한다.

메모리 액세스 없음, 기입 마스크 제어, VSIZE형 연산(717) 명령어 템플릿에서, 베타 필드(754)의 나머지는 벡터 길이 필드(759B)로서 해석되고, 이것의 내용은 다수의 데이터 벡터 길이 중 어느 것이 실행되어야 하는지를 구별해 준다(예컨대, 128, 256, 또는 512 바이트).

클래스 B의 메모리 액세스(720) 명령어 템플릿의 경우에, 베타 필드(754)의 일부는 브로드캐스트 필드(757B)로서 해석되고, 이것의 내용은 브로드캐스트 유형 데이터 조작 연산이 실행되어야 하는지의 여부를 구별해 주는한편, 베타 필드(754)의 나머지는 벡터 길이 필드(759B)로서 해석된다. 메모리 액세스(720) 명령어 템플릿들은 스케일링 필드(760), 및 선택 사항으로 변위 필드(762A) 또는 변위 스케일링 필드(762B)를 포함한다.

일반적 벡터 친화적 명령어 포맷(700)에 대하여, 풀 opcode 필드(774)는 포맷 필드(740), 베이스 연산 필드(742), 및 데이터 성분 폭 필드(764)를 포함하는 것으로 도시되어 있다. 풀 opcode 필드(774)가 이들 필드 모두를 포함하는 일 실시예가 도시되어 있지만, 풀 opcode 필드(774)는 이들 필드 전부를 지원하지 않는 실시예들에서 이들 필드 전부보다 적은 것을 포함한다. 풀 opcode 필드(774)는 연산 코드(opcode)를 제공한다.

증강 연산 필드(750), 데이터 성분 폭 필드(764), 및 기입 마스크 필드(770)는 이들의 특징들이 일반적 벡터 친화적 명령어 포맷으로 명령어당 기준으로 특정되도록 허용한다. 기입 마스크 필드와 데이터 성분 폭 필드의 조합은 이것들이 마스크가 상이한 데이터 성분 폭들에 기초하여 적용되게 허용한다는 점에서 타입화된 명령어들(typed instructions)을 발생한다.

클래스 A 및 클래스 B 내에서 발견되는 다양한 명령어 템플릿들은 상이한 상황들에서 유익하다. 본 발명의 몇몇 실시예들에서, 상이한 프로세서들 또는 프로세서 내의 상이한 코어들은 오직 클래스 A, 오직 클래스 B, 또는 클래스 둘 모두를 지원할 수 있다. 예를 들어, 범용 컴퓨팅을 위해 의도되는 고성능 범용 비순차적 코어는 오직 클래스 B를 지원할 수 있고, 그래픽 및/또는 과학 분야(처리량) 컴퓨팅에 대해 주로 의도되는 코어는 오직 클래스 A를 지원할 수 있고, 클래스 둘 모두를 위해 의도되는 코어는 둘 모두를 지원할 수 있다(물론, 둘 모두의 클래스로부터의 템플릿들 및 명령어들의 일부 혼합을 갖지만 둘 모두의 클래스로부터의 템플릿들 및 명령어들 전부를 갖지는 않는 코어도 본 발명의 범위 내에 있다).

단일 프로세서가 다중 코어를 포함할 수 있는데, 여기서 코어들 전부는 동일한 클래스를 지원하거나 상이한 코어들이 상이한 클래스를 지원한다. 예를 들어, 별개의 그래픽 및 범용 코어들을 갖는 프로세서에서, 그래픽 및/또는 과학 분야 컴퓨팅에 대해 주로 의도된 그래픽 코어들 중 하나가 오직 클래스 A를 지원할 수 있는 한편, 범용 코어들 중 하나 이상이 오직 클래스 B를 지원하는 범용 컴퓨팅을 위해 의도된 비순차적 실행 및 레지스터 리네이밍을 갖는 고성능 범용 코어들일 수 있다. 별개의 그래픽 코어를 갖지 않는 또 다른 프로세서는 클래스 A 및 클래스 B 모두를 지원하는 하나 이상의 범용 순차적(in-order) 또는 비순차적(out-of-order) 코어들을 포함할 수 있다.

물론, 한 클래스로부터의 특징들은 또한 본 발명의 상이한 실시예들에서 다른 클래스에서 구현될 수 있다. 고급 언어로 작성된 프로그램들은 다음을 포함하여, 다양한 상이한 실행가능 형태들로 주어질 (예로, JIT(just in time)로 컴파일링되거나 정적으로 컴파일링될) 것이다: 1) 실행을 위해 타깃 프로세서에 의해 지원되는 클래스(들)의 명령어들만을 갖는 형태; 또는 2) 모든 클래스들의 명령어들의 다양한 조합들을 이용하여 작성되는 대안 루틴들을 갖고 또한 현재 코드를 실행하고 있는 프로세서에 의해서 지원되는 명령어들에 기초하여 실행할 루틴들을 선택하는 제어 흐름 코드를 갖는 형태.

예시적 특정한 벡터 친화적 명령어 포맷

도 8은 본 발명의 실시예들에 따른 예시적 특정한 벡터 친화적 명령어 포맷을 예시하는 블럭도이다. 도 8은 이것이 필드들의 로케이션, 사이즈, 해석, 및 순서 뿐만이 아니라 이런 필드들 중의 몇몇의 값들을 특정한다는 점에서 특정적인 특정의 벡터 친화적 명령어 포맷(800)을 보여준다. 특정의 벡터 친화적 명령어 포맷(800)은 x86 명령어 세트를 확장하는 데 사용될 수 있고, 따라서 필드들 중 몇몇은 기존의 x86 명령어 세트 및 이것의 확장(예컨대, AVX)에서 사용되는 것들과 유사하거나 동일하다. 이 포맷은 확장들을 갖는 기존의 x86 명령어 세트의 프리픽스 인코딩 필드, 실제 opcode 바이트 필드, MOD R/M 필드, SIB 필드, 변위 필드, 및 즉치 필드들과의 일관성을 유지한다. 도 8로부터의 필드들이 매핑하는 도 7로부터의 필드들이 예시된다.

비록 본 발명의 실시예들이 예시적 목적을 위해 일반적 벡터 친화적 명령어 포맷(700)의 맥락에서 특정의 벡터 친화적 명령어 포맷(800)을 참조하여 기술되어 있지만, 본 발명은, 주장되는 경우를 제외하고는, 특정의 벡터 친화적 명령어 포맷(800)으로 제한되지 않는다는 것을 잘 알 것이다. 예를 들어, 일반적 벡터 친화적 명령어 포맷(700)은 다양한 필드에 대해 다양한 가능한 사이즈를 상정하는 반면, 특정의 벡터 친화적 명령어 포맷(800)은 특정 사이즈들의 필드들을 가지는 것으로 도시되어 있다. 특정의 예로서, 데이터 성분 폭 필드(764)가 특정의 벡터 친화적 명령어 포맷(800)으로 1 비트 필드로서 예시되어 있지만, 본 발명은 이것에만 제한되지 않는다[즉, 일반적 벡터 친화적 명령어 포맷(700)은 데이터 성분 폭 필드(764)의 다른 사이즈들을 상정한다].

일반적 벡터 친화적 명령어 포맷(700)은 도 8a에 예시된 순서로 하기에서 열거되는 하기 필드들을 포함한다.

EVEX 프리픽스(바이트들 0-3)(802)는 4 바이트 형태로 인코딩된다.

포맷 필드(740)(EVEX 바이트 0, 비트들 [7:0]) -제1 바이트(EVEX 바이트0)는 포맷 필드(740)이고, 이것은 0x62(본 발명의 실시예에서 벡터 친화적 명령어 포맷을 구별하는데 사용되는 고유값)를 포함한다.

제2-제4 바이트들(EVEX 바이트들 1-3)은 특정 능력을 제공하는 다수의 비트 필드를 포함한다.

REX 필드(805)(EVEX 바이트1, 비트들 [7-5]) - EVEX.R 비트 필드(EVEX 바이트 1, 비트 [7] -R), EVEX.X 비트 필드(EVEX 바이트1, 비트 [6] -X), 및 757 BEX 바이트 1, 비트 [5] -B)로 구성된다. EVEX.R, EVEX.X 및 EVEX.B 비트 필드들은 대응하는 VEX 비트 필드들과 동일 기능성을 제공하고, 또한 1들 보수 형태를 이용하여 인코딩되는데, 즉 ZMM0은 1111B로서 인코딩되고, ZMM15는 0000B로서 인코딩된다. 명령어들의 다른 필드들은 본 기술분야에 알려진 바와 같이 레지스터 인덱스들의 하위 3 비트(rrr, xxx, 및 bbb)를 인코딩하여서, Rrrr, Xxxx, 및 Bbbb가 EVEX.R, EVEX.X, 및 EVEX.B를 더함으로써 형성될 수 있도록 한다.

REX' 필드(710) - 이것은 REX' 필드(710)의 제1 부분이고, 확장된 32 레지스터 세트의 상위 16 또는 하위 16 중 어느 하나를 인코딩하는데 사용되는 EVEX.R' 비트 필드(EVEX 바이트 1, 비트 [4] - R')이다. 본 발명의 실시예에서, 비트는, 하기에 표시된 다른 것들과 함께, 그것의 실제적 opcode 바이트가 62인 BOUND 명령어로부터(공지된 x86 32 비트 모드에서) 구별하기 위해 비트 반전 포맷으로 저장되지만, MOD R/M 필드(하기 기술됨)에서 MOD 필드에서의 11의 값을 받아들이지 않는다; 본 발명의 대안 실시예들은 이것 및 반전 포맷으로 된 하기의 다른 표시된 비트들을 저장하지 않는다. 1의 값은 하위 16 레지스터를 인코딩하는 데에 사용된다. 다시 말하면, R'Rrrr는 EVEX.R', EVEX.R, 및 다른 필드들로부터의 다른 RRR을 조합함으로써 형성된다.

opcode 맵 필드(815)(EVEX 바이트1, 비트 [3:0] -mmmm) - 이것의 내용은 내포된 선두 opcode 바이트(0F, 0F 38, 또는 0F 3)를 인코딩한다.

데이터 성분 폭 필드(764)(EVEX 바이트 2, 비트 [7] -W)는 표기 EVEX.W에 의해 나타내어진다. EVEX.W는 데이터형의 그래뉼래리티(granularity)(사이즈)(32 비트 데이터 성분들 또는 64 비트 데이터 성분들 중 하나)를 정의하기 위해 이용된다.

EVEX.vvvv(820)(EVEX 바이트2, 비트들 [6:3]-vvvv) - EVEX.vvvv의 역할은 다음을 포함할 수 있다: 1) EVEX.vvvv는 반전된(1들 보수) 형태로 특정된 제1 소스 레지스터 피연산자를 인코딩하고 또한 2개 이상의 소스 피연산자를 갖는 명령어들에 대해 유효하다; 2) EVEX.vvvv는 소정 벡터 시프트들에 대해 1들 보수 형태로 특정된 목적지 레지스터 피연산자를 인코딩한다; 또는 3) EVEX.vvvv는 어떤 피연산자도 인코딩하지 않으며, 이 필드는 예약되고 및 (1111b)를 포함해야 한다. 따라서, EVEX.vvvv 필드(820)는 반전된(1들 보수) 형태로 저장되는 제1 소스 레지스터 지정자의 4개의 하위 비트를 인코딩한다. 명령어에 의존하여, 여분의 상이한 EVEX 비트 필드가 지정자 사이즈를 32 레지스터까지 확장하기 위해 이용된다.

EVEX.U 768 클래스 필드(EVEX 바이트2, 비트 [2]-U) - EVEX.U = 0이라면, 이는 클래스 A 또는 EVEX.U0을 나타내고; EVEX.U = 1이라면, 이는 클래스 B 또는 EVEX.U1을 나타낸다.

프리픽스 인코딩 필드(825)(EVEX 바이트2, 비트 [1:0]-pp)는 베이스 연산 필드에 대한 부가 비트들을 제공한다. EVEX 프리픽스 포맷에서의 레거시 SSE 명령어들에 대한 지원을 제공하는 것에 더하여, 이것은 또한 SIMD 프리픽스를 콤팩트화하는 이득을 갖는다(SIMD 프리픽스를 표현하기 위한 바이트를 요구하는 것이 아니라, EVEX 프리픽스는 2비트만을 요구한다). 일 실시예에서, 레거시 포맷에서 및 EVEX 프리픽스 포맷 모두에서 SIMD 프리픽스(66H, F2H, F3H)를 이용하는 레거시 SSE 명령어들을 지원하기 위하여, 이들 레거시 SIMD 프리픽스들은 SIMD 프리픽스 인코딩 필드가 되도록 인코딩되고; 실행 시간에 디코더의 PLA에 제공되기 전에 레거시 SIMD 프리픽스 내로 확장된다(그래서 PLA는 변경 없이 이들 레거시 명령어들의 레거시 및 EVEX 포맷 모두를 실행할 수 있다). 더 새로운 명령어들이 opcode 확장으로서 직접적으로 EVEX 프리픽스 인코딩 필드의 내용을 이용할 수 있기는 하지만, 소정 실시예들은 일관성을 위해 유사한 방식으로 확장되고 그러나 상이한 의미들이 이들 레거시 SIMD 프리픽스들에 의해 특정되도록 허용한다. 대안적인 실시예들은 2 비트 SIMD 프리픽스 인코딩들을 지원하도록 PLA를 재설계할 수 있고, 따라서 확장을 요구하지 않는다.

알파 필드(752)(EVEX 바이트 3, 비트 [7] - EH; EVEX.EH, EVEX.rs, EVEX.RL, EVEX.기입 마스크 제어, 및 EVEX.N이라고도 알려짐; 또한 α로 예시됨) -앞서 설명된 바와 같이, 이 필드는 맥락 특정적이다.

베타 필드(754)(EVEX 바이트3, 비트들 [6:4]-SSS, EVEX.s_2-0, EVEX.r_2-0, EVEX.rr1, EVEX.LL0, EVEX.LLB로도 알려짐; 또한 βββ로 예시됨) -앞서 기술된 바와 같이, 이 필드는 맥락 특정적이다.

REX' 필드(710) - 이것은 REX' 필드의 나머지이고, 확장된 32개의 레지스터 세트의 상위 16 또는 하위 16 중 어느 하나를 인코딩하는 데 이용될 수 있는 EVEX.V' 비트 필드(EVEX 바이트 3, 비트 [3] - V')이다. 이 비트는 비트 반전된 포맷으로 저장된다. 1의 값이 하위 16개의 레지스터를 인코딩하는 데에 이용된다. 다시 말해, V'VVVV는 EVEX.V', EVEX.vvvv를 조합함으로써 형성된다.

기입 마스크 필드(770)(EVEX 바이트 3, 비트 [2:0]-kkk) -이것의 내용은 앞서 설명된 바와 같이 기입 마스크 레지스터들에서의 레지스터의 인덱스를 특정한다. 본 발명의 실시예에서, 특정 값 EVEX.kkk=000은 어떠한 기입 마스크도 이 특정 명령어에 대해 이용되지 않는 것을 함의하는 특별 거동을 갖는다(이것은 모두 1로 고정 배선된(hardwired) 기입 마스크 또는 마스킹 하드웨어를 우회하는 하드웨어의 이용을 포함하는 다양한 방식으로 구현될 수 있다).

Real Opcode 필드(830)(바이트 4)는 또한 opcode 바이트로서 알려져 있다. opcode의 부분은 이 필드에서 특정된다.

MOD R/M 필드(840)(바이트 5)는 MOD 필드(842), Reg 필드(844), 및 R/M 필드(846)를 포함한다. 전술한 바와 같이, MOD 필드(842)의 내용은 메모리 액세스와 메모리 액세스 없음 연산들 사이를 구별한다. Reg 필드(844)의 역할은 2가지 상황으로 요약될 수 있다: 목적지 레지스터 피연산자 또는 소스 레지스터 피연산자 중 어느 하나를 인코딩하거나, 또는 opcode 확장으로 취급되고 또한 임의의 명령어 피연산자를 인코딩하는데 사용되지는 않는 것. R/M 필드(846)의 역할은 다음을 포함할 수 있다: 메모리 어드레스를 참조하는 명령어 피연산자를 인코딩하거나, 또는 목적지 레지스터 피연산자 또는 소스 레지스터 피연산자 중 어느 하나를 인코딩하는 것.

SIB(Scale, Index, Base) 바이트(바이트 6) -전술한 바와 같이, 스케일링 필드(750)의 내용은 메모리 어드레스 발생을 위해 이용된다. SIB.xxx(854) 및 SIB.bbb(856) -이들 필드들의 내용들은 레지스터 인덱스들 Xxxx 및 Bbbb에 대하여 앞서 언급하였다.

변위 필드(762A)(바이트들 7-10) - MOD 필드(842)가 10을 포함할 때, 바이트들 7-10은 변위 필드(762A)이고, 이는 레거시 32 비트 변위(disp32)와 동일하게 작업하고 바이트 그래뉼래리티(byte granularity)로 작업한다.

변위 인자 필드(762B)(바이트 7) - MOD 필드(842)가 01을 포함할 때, 바이트 7은 변위 인자 필드(762B)이다. 이 필드의 로케이션은 바이트 그래뉼래리티에서 작업하는 레거시 x86 명령어 세트 8 비트 변위(disp8)의 것과 동일하다. disp8은 부호 확장되기 때문에, 이것은 오직 -128 내지 127 바이트 오프셋들 간에서 어드레싱할 수 있고; 64 바이트 캐시 라인들의 관점에서, disp8은 오직 4개의 실제 유용한 값 -128, -64, 0, 및 64에 설정될 수 있는 8 비트를 이용하며; 더 큰 범위가 종종 필요하기 때문에, disp32가 이용되지만; disp32는 4 바이트를 요구한다. disp8 및 disp32와는 달리, 변위 인자 필드(762B)는 disp8의 재해석이고; 변위 인자 필드(762B)를 이용할 때, 변위 인자 필드의 내용과 메모리 피연산자 액세스의 사이즈(N)를 곱한 것에 의해 실제 변위가 결정된다. 이러한 유형의 변위를 disp8*N이라고 한다. 이것은 평균 명령어 길이를 감소시킨다(변위에 대해서 그러나 훨씬 더 큰 범위로 이용되는 단일 바이트). 그러한 압축된 변위는 유효 변위가 메모리 액세스의 그래뉼래리티의 배수이고, 따라서 주소 오프셋의 잉여 하위 비트들이 인코딩될 필요가 없다는 가정에 기초한다. 다시 말하면, 변위 인자 필드(762B)는 레거시 x86 명령어 세트 8 비트 변위를 대체한다. 따라서, 변위 인자 필드(762B)는 x86 명령어 세트 8 비트 변위와 동일한 방식으로 인코딩되고(그래서 ModRM/SIB 인코딩 규칙들의 어떤 변화도 없음), 유일한 예외는 disp8이 disp8*N에게 오버로드(overload)된다는 것이다. 다시 말해, 인코딩 규칙들 또는 인코딩 길이들에 있어서 어떤 변경도 존재하지 않지만 오직 하드웨어에 의한 변위 값의 해석에 있어서 변경이 존재한다(이는 바이트별 주소 오프셋(byte-wise address offset)을 획득하기 위해 메모리 피연산자의 사이즈에 의해 변위를 스케일링할 필요가 있다).

즉치 필드(772)는 앞서 기술한 바와 같이 연산한다.

풀 opcode 필드

도 8b는 본 발명의 실시예에 따른, 풀 opcode 필드(774)를 구성하는 특정의 벡터 친화적 명령어 포맷(800)의 필드들을 예시하는 블럭도이다. 특정적으로는, 풀 opcode 필드(774)는 포맷 필드(740), 베이스 연산 필드(742), 및 데이터 성분 폭(W) 필드(764)를 포함한다. 베이스 연산 필드(742)는 프리픽스 인코딩 필드(825), opcode 맵 필드(815), 및 실제 opcode 필드(830)를 포함한다.

레지스터 인덱스 필드

도 8c는 본 발명의 실시예에 따른 레지스터 인덱스 필드(744)를 구성하는 특정적 벡터 친화적 명령어 포맷(800)의 필드들을 예시하는 블럭도이다. 특정적으로는, 레지스터 인덱스 필드(744)는 REX 필드(805), REX' 필드(810), MODR/M.reg 필드(844), MODR/M.r/m 필드(846), VVVV 필드(820), xxx 필드(854), 및 bbb 필드(856)를 포함한다.

증강 연산 필드

도 8d는 본 발명의 실시예에 따라 증강 연산 필드(750)를 구성하는 특정의 벡터 친화적 명령어 포맷(800)의 필드들을 나타낸 블럭도이다. 클래스(U) 필드(768)가 0을 포함할 때, 이는 EVEX.U0(클래스 A 768A)을 나타내고(signify); 이것이 1을 포함할 때, 이는 EVEX.U1(클래스 B 768B)을 나타낸다. U=0이고 MOD 필드(842)가 11을 포함할 때(메모리 액세스 연산 없음을 나타냄), 알파 필드(752)(EVEX 바이트3, 비트 [7] - EH)는 rs 필드(752A)로서 해석된다. rs 필드(752A)가 1(라운드 752A.1)을 포함할 때, 베타 필드(754)(EVEX 바이트3, 비트 [6:4] - SSS)는 라운드 제어 필드(754A)로서 해석된다. 라운드 제어 필드(754A)는 1 비트 SAE 필드(756) 및 2 비트 라운드 연산 필드(758)를 포함한다. rs 필드(752A)가 0을 포함할 때(데이터 변환 752A.2), 베타 필드(754)(EVEX 바이트 3, 비트들 [6:4]-SSS)는 3 비트 데이터 변환 필드(754B)로서 해석된다. U=0이고 MOD 필드(842)가 00, 01, 또는 10을 포함할 때(메모리 액세스 연산을 나타냄), 알파 필드(752)(EVEX 바이트 3, 비트 [7] - EH)는 축출 힌트(EH) 필드(752B)로서 해석되고, 베타 필드(754)(EVEX 바이트 3, 비트들 [6:4] - SSS)는 3 비트 데이터 조작 필드(754C)로서 해석된다.

U=1일 때, 알파 필드(752)(EVEX 바이트 3, 비트 [7] - EH)는 기입 마스크 제어(Z) 필드(752C)로서 해석된다. U=1 이고 MOD 필드(842)가 11을 포함할 때(메모리 액세스 연산 없음을 나타냄), 베타 필드(754)(EVEX 바이트 3, 비트 [4]- S₀)의 부분은 RL 필드(757A)로서 해석되고; 이것이 1을 포함할 때(라운드 757A.1), 베타 필드(754)(EVEX 바이트 3, 비트 [6-5] - S_2- ₁)의 나머지는 라운드 연산 필드(759A)로서 해석되는 한편, RL 필드(757A)가 0를 포함할 때(VSIZE 757.A2), 베타 필드(754)(EVEX 바이트 3, 비트 [6-5] - S_2- ₁)의 나머지는 벡터 길이 필드(759B)(EVEX 바이트 3, 비트 [6-5]- L_1- ₀)로서 해석된다. U=1이고 MOD 필드(842)가 00, 01, 또는 10을 포함할 때(메모리 액세스 연산을 나타냄), 베타 필드(754)(EVEX 바이트 3, 비트 [6:4] - SSS)는 벡터 길이 필드(759B)(EVEX 바이트 3, 비트 [6-5] - L_1-0) 및 브로드캐스트 필드(757B)(EVEX 바이트 3, 비트 [4]- B)로서 해석된다.

예시적 레지스터 아키텍처

도 9는 본 발명의 실시예에 따른 레지스터 아키텍처(900)의 블럭도이다. 예시된 실시예에서, 512 비트 폭을 갖는 32개의 벡터 레지스터(910)가 있고; 이들 레지스터들은 zmm0 내지 zmm31로서 참조된다. 하위 16 zmm 레지스터들의 하위 256 비트들은 레지스터들 ymm0-16에 오버레잉된다. 하위 16 zmm 레지스터들의 하위 128 비트(ymm 레지스터들의 하위 128 비트)는 레지스터들 xmm0-15에 오버레잉된다. 특정의 벡터 친화적 명령어 포맷(800)은 아래 표 6에 예시된 바와 같이 이들 오버레잉된 레지스터 파일에 대해 연산한다.

달리 말하면, 벡터 길이 필드(759B)는 최대 길이와 하나 이상의 다른 더 짧은 길이 중에서 선택하고, 여기서 각각의 그런 더 짧은 길이는 선행하는 길이의 1/2 길이이며; 벡터 길이 필드(759B)를 갖지 않은 명령어 템플릿들은 최대 벡터 길이로 연산한다. 또한, 일 실시예에서, 특정의 벡터 친화적 명령어 포맷(800)의 클래스 B 명령어 템플릿들은 패킹된 또는 스칼라 단정도/배정도 부동 소수점 데이터 및 패킹된 또는 스칼라 정수 데이터에 대해 연산한다. 스칼라 연산들은 zmm/ymm/xmm 레지스터에서 최하위 데이터 성분 위치상에서 실행되는 연산들이고; 상위 데이터 성분 위치들은 실시예에 의존하여 이들이 명령어 이전에 있던 것과 동일하게 남겨지거나 또는 제로화된다.

기입 마스크 레지스터들(915) -예시된 실시예에서, 각각이 그 사이즈가 64 비트인 8개의 기입 마스크 레지스터(k0 내지 k7)가 있다. 대안적 실시예에서, 기입 마스크 레지스터들(915)은 그 사이즈가 16 비트이다. 전술한 바와 같이, 본 발명의 실시예에서, 벡터 마스크 레지스터(k0)는 기입 마스크로서 이용될 수 없고; 보통은 k0을 표시하는 인코딩이 기입 마스크에 대해 이용될 때, 이것은 0xFFFF의 고정 배선된 기입 마스크를 선택하여, 해당 명령어에 대한 기입 마스킹을 실효적으로 디스에이블링한다.

범용 레지스터들(925) -예시된 실시예에서, 메모리 피연산자들을 어드레싱하기 위해 기존의 x86 어드레싱 모드와 함께 이용되는 16개의 64 비트 범용 레지스터가 있다. 이들 레지스터들은 명칭 RAX, RBX, RCX, RDX, RBP, RSI, RDI, RSP, 및 R8 내지 R15에 의해 참조된다.

MMX 패킹된 정수 플랫 레지스터 파일(950)이 그 상에서 에일리어싱(aliasing)되는 스칼라 부동 소수점 스택 레지스터 파일(x87 스택)(945) - 예시된 실시예에서, x87 스택은 x87 명령어 세트 확장을 사용하여 32/64/80 비트 부동 소수점 데이터에 대해 스칼라 부동 소수점 연산들을 실행하는데 사용되는 8 성분 스택인 한편; MMX 레지스터들은 64 비트 패킹된 정수 데이터에 대한 연산들을 실행할 뿐만 아니라 MMX 레지스터와 XMM 레지스터 사이에 실행되는 몇몇 연산들에 대해 피연산자들을 홀드하는 데에 사용된다.

본 발명의 대안적 실시예들은 더 넓거나 더 좁은 레지스터들을 이용할 수 있다. 부가적으로, 본 발명의 대안적 실시예들은 더 많거나, 더 적거나, 상이한 레지스터 파일들 및 레지스터들을 이용할 수 있다.

예시적 프로세서 코어 아키텍처들, 프로세서들, 및 컴퓨터 아키텍처들

프로세서 코어들은 상이한 방식으로, 상이한 목적들을 위해, 상이한 프로세서들에서 구현될 수 있다. 예를 들어, 그런 코어들의 구현들은 다음을 포함할 수 있다: 1) 범용 컴퓨팅을 위해 의도된 범용 순차적 코어; 2) 범용 컴퓨팅을 위해 의도된 고성능 범용 비순차적 코어; 3) 그래픽 및/또는 과학 분야(처리량) 컴퓨팅에 대해 주로 의도된 특수 목적 코어. 상이한 프로세서들의 구현들은 다음을 포함할 수 있다: 1) 범용 컴퓨팅을 위해 의도된 하나 이상의 범용 순차적 코어들 및/또는 범용 컴퓨팅을 위해 의도된 하나 이상의 범용 비순차적 코어들을 포함하는 CPU; 및 2) 그래픽 및/또는 과학 분야(처리량)에 대해 주로 의도된 하나 이상의 특수 목적 코어들을 포함하는 코프로세서. 그와 같은 상이한 프로세서들은 상이한 컴퓨터 시스템 아키텍처들로 이끄는데, 이 아키텍처들은 다음을 포함할 수 있다: 1) CPU와 별개의 칩상의 코프로세서; 2) CPU와 동일한 패키지에서의 별개의 다이상의 코프로세서; 3) CPU와 동일한 다이상의 코프로세서(이 경우에, 그러한 코프로세서는 때때로 통합 그래픽 및/또는 과학 분야(처리량) 로직과 같은 특수 목적 로직, 또는 특수 목적 코어들이라고 지칭됨); 및 4) 동일한 다이상에 기술된 CPU(때때로 애플리케이션 코어(들) 또는 애플리케이션 프로세서(들)라고 지칭됨), 전술한 코프로세서, 및 부가적인 기능성을 포함할 수 있는 SoC(system on a chip). 예시적인 코어 아키텍처들이 다음에 설명되고, 후속하여 예시적 프로세서들 및 컴퓨터 아키텍처들의 설명들이 뒤따른다.

예시적 코어 아키텍처들

순차적 및 비순차적 코어 블럭도

도 10a는 본 발명의 실시예들에 따른 예시적 순차적 파이프라인 및 예시적 레지스터 리네이밍, 비순차적 발행/실행 파이프라인 모두를 예시하는 블럭도이다. 도 10b는 본 발명의 실시예들에 따른 프로세서에 포함될 순차적 아키텍처 코어의 예시적 실시예 및 예시적 레지스터 리네이밍, 비순차적 발행/실행 아키텍처 코어 모두를 예시하는 블럭도이다. 도 10a-b의 실선 박스들은 순차적 파이프라인 및 순차적 코어의 예시적 실시예를 예시하는 한편, 점선 박스들의 옵션적 추가는 레지스터 리네이밍, 비순차적 발행/실행 파이프라인 및 코어를 예시한다. 순차적 양태가 비순차적 양태의 서브세트라는 것을 고려하여, 비순차적 양태가 설명될 것이다.

도 10a에서, 프로세서 파이프라인(1000)은 페치 단(1002), 길이 디코딩 단(1004), 디코딩 단(1006), 할당 단(1008), 리네이밍 단(1010), 스케줄링(또한 디스패치 또는 발행으로 알려짐) 단(1012), 레지스터 판독/메모리 판독 단(1014), 실행 단(1016), 라이트 백/메모리 기입 단(1018), 예외 처리 단(1022), 및 커밋 단(1024)을 포함한다.

도 10b는 실행 엔진 유닛(1050)에 결합된 프론트 엔드 유닛(1030)을 포함하는 프로세서 코어(1090)를 보여주며, 실행 엔진 유닛과 프론트 엔드 유닛 둘 모두는 메모리 유닛(1070)에 결합된다. 코어(1090)는 RISC(reduced instruction set computing) 코어, CISC(complex instruction set computing) 코어, VLIW(very long instruction word) 코어, 또는 하이브리드 또는 대안 코어 유형일 수 있다. 또 다른 옵션으로서, 코어(1090)는 예를 들어, 네트워크 또는 통신 코어, 압축 엔진, 코프로세서 코어, 범용 컴퓨팅 그래픽 프로세싱 유닛(general purpose computing graphics processing unit: GPGPU) 코어, 그래픽 코어, 또는 그와 유사한 것과 같은 특수 목적 코어일 수 있다.

프론트 엔드 유닛(1030)은 디코딩 유닛(1040)에 결합되는 명령어 페치 유닛(1038)에 결합되는 명령어 TLB(translation lookaside buffer)(1036)에 결합되는 명령어 캐시 유닛(1034)에 결합되는 분기 예측 유닛(1032)을 포함한다. 디코딩 유닛(1040)(또는 디코더)은 명령어들을 디코딩할 수 있으며, 또한 최초 명령어들로부터 디코딩되거나, 다른 경우에는 이들을 반영하거나, 또는 이들로부터 도출되는 하나 이상의 마이크로 연산들, 마이크로코드 엔트리 포인트들, 마이크로 명령어들, 다른 명령어들, 또는 다른 제어 신호들을 출력으로서 발생할 수 있다. 디코딩 유닛(1040)은 다양한 상이한 메커니즘들을 이용하여 구현될 수 있다. 적절한 메커니즘들의 예들은 룩업 테이블들, 하드웨어 구현들, PLA들(programmable logic arrays), 마이크로코드 ROM들(read only memories), 기타 등등을 포함하지만 이것들에만 한정되지는 않는다. 일 실시예에서, 코어(1090)는 마이크로코드 ROM 또는 소정 매크로 명령어들을 위한 마이크로코드를 (예를 들어 디코딩 유닛(1040)에 또는 다른 경우에는 프론트 엔드 유닛(1030) 내에) 저장하는 다른 매체를 포함한다. 디코딩 유닛(1040)은 실행 엔진 유닛(1050)에서의 리네이밍/할당기 유닛(1052)에 결합된다.

실행 엔진 유닛(1050)은, 리타이어먼트 유닛(1054) 및 하나 이상의 스케줄러 유닛(들)(1056)의 세트에 결합된 리네이밍/할당기 유닛(1052)을 포함한다. 스케줄러 유닛(들)(1056)은 명령어 대기열들(reservations stations), 중앙 명령어 윈도, 기타 등등을 포함하는 임의 개수의 상이한 스케줄러들을 나타낸다. 스케줄러 유닛(들)(1056)은 물리적 레지스터 파일(들) 유닛(들)(1058)에 결합된다. 물리적 레지스터 파일(들) 유닛들(1058)의 각각은 하나 이상의 물리적 레지스터 파일들을 나타내고, 이들 중 상이한 것들은 스칼라 정수, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점, 상태(status)(예로서, 실행될 다음 차례의 명령어의 주소인 명령어 포인터), 기타 등등과 같은 하나 이상의 상이한 데이터 형들을 저장한다. 일 실시예에서, 물리적 레지스터 파일(들) 유닛(1058)은 벡터 레지스터 유닛, 기입 마스크 레지스터 유닛, 및 스칼라 레지스터 유닛을 포함한다. 이들 레지스터 유닛들은 아키텍처 벡터 레지스터, 벡터 마스크 레지스터, 및 범용 레지스터를 제공할 수 있다. 레지스터 리네이밍 및 비순차 실행이 구현될 수 있는 다양한 방식들[예컨대, 리오더 버퍼(들) 및 리타이어먼트 레지스터 파일(들)을 사용하는 것, 미래 파일(future file)(들), 이력 버퍼(들), 및 리타이어먼트 레지스터 파일(들)을 사용하는 것; 레지스터 맵들 및 레지스터들의 풀을 사용하는 것; 기타 등등]을 예시하기 위해, 물리적 레지스터 파일(들) 유닛(들)(1058)이 리타이어먼트 유닛(1054)과 중첩된다. 리타이어먼트 유닛(1054) 및 물리적 레지스터 파일(들) 유닛(들)(1058)은 실행 클러스터(들)(1060)에 결합된다. 실행 클러스터(들)(1060)는 하나 이상의 실행 유닛들(1062)의 세트 및 하나 이상의 메모리 액세스 유닛들(1064)의 세트를 포함한다. 실행 유닛들(1062)은 다양한 유형의 데이터(예로서, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점)에 대해 다양한 연산들(예로서, 시프트, 가산, 감산, 승산)을 실행할 수 있다. 몇몇 실시예들이 특정한 기능들이나 기능들의 세트에 전용되는 다수의 실행 유닛을 포함할 수 있지만, 다른 실시예들은 단 하나의 실행 유닛 또는 모두가 모든 기능들을 실행하는 다중 실행 유닛을 포함할 수 있다. 스케줄러 유닛(들)(1056), 물리적 레지스터 파일(들) 유닛(들)(1058), 및 실행 클러스터(들)(1060)는 가능하게는 복수 개로 도시되어 있는데, 그 이유는 소정 실시예들이 소정 유형의 데이터/연산에 대해 별개의 파이프라인들(예를 들어, 스칼라 정수 파이프라인, 스칼라 부동 소수점/패킹된 정수/패킹된 부동 소수점/벡터 정수/벡터 부동 소수점 파이프라인, 및/또는 메모리 액세스 파이프라인이며 각각은 자신의 스케줄러 유닛, 물리적 레지스터 파일(들)유닛, 및/또는 실행 클러스터를 가지며, 또한 별개의 메모리 액세스 파이프라인의 경우에는 이 파이프라인의 실행 클러스터만이 메모리 액세스 유닛(들)(1064)을 갖는 소정 실시예들이 구현될 수 있음)을 발생할 수 있기 때문이다. 별개의 파이프라인들이 이용되는 경우, 이들 파이프라인들 중 하나 이상은 비순차적 발행/실행일 수 있고 나머지는 순차적일 수 있다는 점도 이해하여야 한다.

메모리 액세스 유닛들(1064)의 세트는 메모리 유닛(1070)에 결합되고, 메모리 유닛은 레벨 2(L2) 캐시 유닛(1076)에 결합되는 데이터 캐시 유닛(1074)에 결합되는 데이터 TLB 유닛(1072)을 포함한다. 하나의 예시적 실시예에서, 메모리 액세스 유닛들(1064)은 로드 유닛, 저장 주소 유닛, 및 저장 데이터 유닛을 포함할 수 있으며, 이들 각각은 메모리 유닛(1070)에서의 데이터 TLB 유닛(1072)에 결합된다. 명령어 캐시 유닛(1034)은 메모리 유닛(1070)에서의 레벨 2(L2) 캐시 유닛(1076)에 추가로 결합된다. L2 캐시 유닛(1076)은 하나 이상의 다른 레벨들의 캐시에 및 결국에는 주 메모리에 결합된다.

예시로서, 예시적 레지스터 리네이밍, 비순차적 발행/실행 코어 아키텍처는 다음과 같이 파이프라인(1000)을 구현할 수 있다: 1) 명령어 페치(1038)는 페치 및 길이 디코딩 단(1002 및 1004)을 실행하고; 2) 디코딩 유닛(1040)은 디코딩 단(1006)을 실행하고; 3) 리네이밍/할당기 유닛(1052)은 할당 단(1008) 및 리네이밍 단(1010)을 실행하고; 4) 스케줄러 유닛(들)(1056)은 스케줄링 단(1012)을 실행하고; 5) 물리적 레지스터 파일(들) 유닛(들)(1058) 및 메모리 유닛(1070)은 레지스터 판독/메모리 판독 단(1014)를 실행하고; 실행 클러스터(1060)는 실행 단(1016)을 실행하고; 6) 메모리 유닛(1070) 및 물리적 레지스터 파일(들) 유닛(들)(1058)은 라이트 백/메모리 기입 단(1018)을 실행하고; 7) 다양한 유닛들이 예외 처리 단(1022)에 수반될 수 있고; 및 8) 리타이어먼트 유닛(1054) 및 물리적 레지스터 파일(들) 유닛(들)(1058)은 커밋 단(1024)을 실행한다.

코어(1090)는, 본 명세서에 설명된 명령어(들)를 포함하여, 하나 이상의 명령어 세트들(예를 들어, x86 명령어 세트(더 새로운 버전들이 추가된 몇몇 확장들을 구비)); 캘리포니아주 서니베일에 소재한 MIPS Technologies의 MIPS 명령어 세트; 캘리포니아주 서니베일에 소재한 ARM Holdings의 ARM 명령어 세트(NEON과 같은 옵션적 부가적인 확장들을 구비)를 지원할 수 있다. 일 실시예에서, 코어(1090)는 패킹된 데이터 명령어 세트 확장(예를 들어, 앞서 설명된 AVX1, AVX2, 및/또는 일반적 벡터 친화적 명령어 포맷(U=0 및/또는 U=1)의 일부 형태)을 지원하는 로직을 포함하며, 그에 의해 많은 멀티미디어 애플리케이션들에 사용되는 연산들이 패킹된 데이터를 이용하여 실행되도록 허용한다.

코어는 멀티스레딩(연산들 또는 스레드들 중의 2개 이상의 병렬 세트를 실행하는 것)을 지원할 수 있고, 시분할 멀티스레딩(time sliced multithreading), (단일 물리적 코어가 물리적 코어가 동시적으로 멀티스레딩할 수 있는 스레드들 각각에 대해 로직적 코어를 제공하는) 동시 멀티스레딩, 또는 이들의 조합(예를 들어, Intel® Hyperthreading 기술과 같은 시분할 페칭 및 디코딩과 그 이후의 동시 멀티스레딩)을 포함하는 다양한 방식으로 멀티스레딩을 그렇게 할 수 있다는 것을 이해하여야 한다.

레지스터 리네이밍이 비순차적 실행의 맥락에서 설명되었지만, 레지스터 리네이밍은 순차적 아키텍처에서 이용될 수도 있다는 점을 이해하여야 한다. 프로세서의 예시된 실시예가 또한 별개의 명령어 및 데이터 캐시 유닛들(1034/1074) 및 공유 L2 캐시 유닛(1076)을 포함하고 있지만, 대안적 실시예들은, 예를 들어 레벨 1(L1) 내부 캐시 또는 다중 레벨의 내부 캐시와 같은, 명령어 및 데이터 모두에 대한 단일 내부 캐시를 가질 수 있다. 일부 실시예들에서, 시스템은 내부 캐시, 및 코어 및/또는 프로세서의 외부에 있는 외부 캐시의 조합을 포함할 수 있다. 대안으로서, 캐시 모두가 코어 및/또는 프로세서의 외부에 있을 수 있다.

특정적이고 예시적인 순차적 코어 아키텍처

도 11a 및 도 11b는 더 특정적이고 예시적인 순차적 코어 아키텍처의 블럭도를 예시하는데, 이 코어는 칩 내의 (동일 유형 및/또는 상이한 유형들의 다른 코어들을 포함하는) 여러 개의 로직 블럭들 중 하나일 것이다. 로직 블럭들은 애플리케이션에 의존하여, 몇몇 고정 기능 로직, 메모리 I/O 인터페이스들, 및 다른 필요한 I/O 로직을 구비한 고 대역폭 인터커넥트 네트워크(예를 들어, 링 네트워크)를 통해서 통신한다.

도 11a는 본 발명의 실시예들에 따라 단일 프로세서 코어를, 온 다이 인터커넥트 네트워크(1102)에 대한 그 접속과 함께 및 레벨 2(L2) 캐시(1104)의 그 로컬 서브세트와 함께 그린 블럭도이다. 일 실시예에서, 명령어 디코더(1100)는 패킹된 데이터 명령어 세트 확장을 갖는 x86 명령어 세트를 지원한다. L1 캐시(1106)는 스칼라 및 벡터 유닛들 내로의 캐시 메모리에 대한 저 대기시간 액세스들을 허용한다. (설계를 단순화하기 위한) 일 실시예에서, 스칼라 유닛(1108) 및 벡터 유닛(1110)은 별개의 레지스터 세트들(제각기, 스칼라 레지스터들(1112) 및 벡터 레지스터들(1114))을 이용하고, 이것들 사이에 전송되는 데이터는 메모리에 기입되고 이후에 레벨 1(L1) 캐시(1106)로부터 리드 백(read back)되지만, 본 발명의 대안적 실시예들은 상이한 접근법을 이용할 수 있다(예를 들어, 단일 레지스터 세트를 이용하거나, 또는 데이터가 기입되고 리드 백되지 않고서 2개의 레지스터 파일 사이에서 전송되도록 허용하는 통신 경로를 포함한다).

L2 캐시(1104)의 로컬 서브세트는 프로세서 코어당 하나씩 개별 로컬 서브세트들로 분할되는 글로벌 L2 캐시의 일부이다. 각각의 프로세서 코어는 L2 캐시(1104)의 그 자신의 로컬 서브세트에 대한 직접 액세스 경로를 갖는다. 프로세서 코어에 의해 판독되는 데이터는 그 L2 캐시 서브세트(1104)에 저장되며, 다른 프로세서 코어들이 그들 자신의 로컬 L2 캐시 서브세트들에 액세스하는 것과 병렬로 빠르게 액세스될 수 있다. 프로세서 코어에 의해 기입되는 데이터는 그 자신의 L2 캐시 서브세트(1104)에 저장되고, 필요한 경우 다른 서브세트들로부터 플러싱된다. 링 네트워크는 공유 데이터에 대한 코히런시(coherency)를 보장한다. 링 네트워크는 양방향성이어서, 프로세서 코어들, L2 캐시들 및 다른 로직 블럭들과 같은 에이전트들이 칩 내에서 서로 통신하도록 허용한다. 각각의 링 데이터 경로는 방향당 1012 비트의 폭을 갖는다.

도 11b는 본 발명의 실시예들에 따른 도 11a의 프로세서 코어 부분의 확대도이다. 도 11b는 L1 캐시(1104)의 L1 데이터 캐시(1106A) 부분뿐만이 아니라 벡터 유닛(1110) 및 벡터 레지스터들(1114)에 관한 더 상세한 사항을 포함한다. 구체적으로, 벡터 유닛(1110)은 16 폭 VPU(vector processing unit)(16 폭 ALU(1128) 참조)이며, 이것은 정수, 단정도 부동 명령어, 및 배정도 부동 명령어 중 하나 이상을 실행한다. VPU는 스위즐링 유닛(1120)에 의해 레지스터 입력들을 스위즐링하는 것, 수치 변환 유닛들(1122A-B)에 의한 수치 변환, 및 메모리 입력에 대한 복제 유닛(1124)에 의한 복제를 지원한다. 기입 마스크 레지스터들(1126)은 결과적인 벡터 기입들의 예측을 허용한다.

통합 메모리 제어기 및 특수 목적 로직을 가진 프로세서

도 12는 본 발명의 실시예들에 따라 둘 이상의 코어를 가질 수 있고, 통합 메모리 제어기를 가질 수 있고, 또한 통합 그래픽을 가질 수 있는 프로세서(1200)의 블럭도이다. 도 12의 실선 박스들은 단일 코어(1202A), 시스템 에이전트(1210), 하나 이상의 버스 제어기 유닛들(1216)의 세트를 구비한 프로세서(1200)를 예시하는 한편, 점선 박스들의 옵션적 추가는 다중 코어(1202A-N), 시스템 에이전트 유닛(1210)에서의 하나 이상의 통합 메모리 제어기 유닛들(1214)의 세트, 및 특수 목적 로직(1208)을 가진 대안 프로세서(1200)를 예시한다.

따라서, 프로세서(1200)의 다양한 구현들은 다음을 포함할 수 있다: 1) 통합된 그래픽 및/또는 과학 분야(처리량) 로직(이것은 하나 이상의 코어들을 포함할 수 있음)인 특수 목적 로직(1208)을 구비한 CPU, 및 하나 이상의 범용 코어들(예를 들어, 범용 순차적 코어들, 범용 비순차적 코어들, 이 둘의 조합)인 코어들(1202A-N); 2) 그래픽 및/또는 과학 분야(처리량) 목적을 위해 주로 의도된 수많은 수의 특수 목적 코어들인 코어들(1202A-N)을 구비한 코프로세서; 및 3) 수많은 범용 순차적 코어들인 코어들(1202A-N)을 구비한 코프로세서. 따라서, 프로세서(1200)는 범용 프로세서, 예를 들어, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU(general purpose graphics processing unit), 고 처리량 MIC(many integrated core) 코프로세서(30개 이상의 코어를 포함함), 임베디드 프로세서인 코프로세서 또는 특수 목적 프로세서, 또는 이와 유사한 것일 수 있다. 프로세서는 하나 이상의 칩들상에 구현될 수 있다. 프로세서(1200)는 예를 들어, BiCMOS, CMOS, 또는 NMOS와 같은 다수의 프로세스 기술 중 어느 하나를 이용하여 하나 이상의 기판들의 일부가 될 수 있고 및/또는 이들 기판상에 구현될 수 있다.

메모리 계층 구조(hierarchy)는 코어들 내에서의 하나 이상의 레벨들의 캐시, 하나 이상의 공유 캐시 유닛들(1206)의 세트, 및 통합 메모리 제어기 유닛들(1214)의 세트에 결합되는 외부 메모리(도시 안됨)를 포함한다. 공유 캐시 유닛들(1206)의 세트는 레벨 2(L2), 레벨 3(L3), 레벨 4(L4), 또는 다른 레벨들의 캐시와 같은 하나 이상의 중간 레벨 캐시들, 최종 레벨 캐시(LLC), 및/또는 이들의 조합을 포함할 수 있다. 일 실시예에서 링 기반 인터커넥트 유닛(1212)이 통합 그래픽 로직(1208), 공유 캐시 유닛들(1206)의 세트, 및 시스템 에이전트 유닛(1210)/통합 메모리 제어기 유닛(들)(1214)을 인터커넥트하지만, 대안 실시예들은 그러한 유닛들을 인터커넥트하기 위해 임의 수의 공지된 기술들을 이용할 수 있다. 일 실시예에서, 하나 이상의 캐시 유닛들(1206)과 코어들(1202A-N) 사이의 코히런시가 유지된다.

몇몇 실시예들에서, 코어들(1202A-N) 중 하나 이상은 멀티스레딩할 수 있다. 시스템 에이전트(1210)는 코어들(1202A-N)을 코디네이팅하고 동작시키는 그런 컴포넌트들을 포함한다. 시스템 에이전트 유닛(1210)은 예를 들어 전력 제어 유닛(PCU; power control unit) 및 디스플레이 유닛을 포함할 수 있다. PCU는 코어들(1202A-N) 및 통합 그래픽 로직(1208)의 전력 상태를 조절하는데 필요한 로직 및 컴포넌트들이거나 이들을 포함할 수 있다. 디스플레이 유닛은 하나 이상의 외부적으로 접속된 디스플레이들을 구동하기 위한 것이다.

코어들(1202A-N)은 아키텍처 명령어 세트의 관점에서 동종 또는 이종일 수 있는데; 즉 코어들(1202A-N) 중 둘 이상은 동일 명령어 세트를 실행할 수 있는 반면, 다른 코어들은 해당 명령어 세트의 서브세트만을 또는 상이한 명령어 세트를 실행할 수 있다.

예시적 컴퓨터 아키텍처들

도 13 내지 도 16은 예시적 컴퓨터 아키텍처들의 블럭도들이다. 랩톱들, 데스크톱들, 핸드헬드 PC들, PDA들(personal digital assistants), 엔지니어링 워크스테이션들, 서버들, 네트워크 디바이스들, 네트워크 허브들, 스위치들, 임베디드 프로세서들, 디지털 신호 프로세서들(DSP들), 그래픽 디바이스들, 비디오 게임 디바이스들, 셋톱박스들, 마이크로 제어기들, 휴대 전화들, 휴대용 미디어 플레이어들, 핸드헬드 디바이스들, 및 다양한 다른 전자 디바이스들에 대해 본 기술 분야에 알려진 다른 시스템 설계들 및 구성들도 적합하다. 일반적으로, 본 명세서에 개시된 바와 같은 프로세서 및/또는 기타 실행 로직을 수용할 수 있는 매우 다양한 시스템들 또는 전자 디바이스들이 일반적으로 적합하다.

이제, 도 13를 참조하면, 본 발명의 실시예에 따른 시스템(1300)의 블럭도가 도시되어 있다. 시스템(1300)은 하나 이상 프로세서들(1310, 1315)을 포함할 수 있고, 이 프로세서들은 제어기 허브(1320)에 결합된다. 일 실시예에서, 제어기 허브(1320)는 그래픽 메모리 제어기 허브(GMCH)(1390) 및 입력/출력 허브(IOH)(1350)(이는 별개의 칩들상에 있을 수 있음)를 포함하고; GMCH(1390)는 메모리(1340) 및 코프로세서(1345)가 그에 결합되는 메모리 및 그래픽 제어기들을 포함하고; IOH(1350)는 GMCH(1390)에게 입력/출력(I/O) 디바이스들(1360)을 결합한다. 대안적으로, 메모리 및 그래픽 제어기들 중 하나 또는 모두는(본 명세서에서 설명되는 바와 같이) 프로세서 내에 통합되고, 메모리(1340) 및 코프로세서(1345)는 프로세서(1310), 및 IOH(1350)와 단일 칩 내에 있는 제어기 허브(1320)에 직접 결합된다.

부가 프로세서들(1315)의 옵션적 속성은 도 13에서 파선들로 표시된다. 각각의 프로세서(1310, 1315)는 본 명세서에서 기술되는 프로세싱 코어들 중 하나 이상을 포함할 수 있고, 프로세서(1200)의 몇몇 버전일 수 있다.

메모리(1340)는, 예를 들어, DRAM(dynamic random access memory), PCM(phase change memory), 또는 이 둘의 조합일 수 있다. 적어도 하나의 실시예에 대해, 제어기 허브(1320)는 FSB(frontside bus)와 같은 멀티 드롭 버스, QPI(QuickPath Interconnect)와 같은 포인트 투 포인트 인터페이스, 또는 유사한 접속부(1395)를 통해 프로세서(들)(1310, 1315)와 통신한다.

일 실시예에서, 코프로세서(1345)는, 예를 들어, 고 처리량 MIC 프로세서, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU, 임베디드 프로세서, 또는 이와 유사한 것과 같은 특수 목적 프로세서이다. 일 실시예에서, 제어기 허브(1320)는 통합 그래픽 가속기를 포함할 수 있다.

아키텍처, 마이크로아키텍처, 열적, 전력 소비 특성들, 및 그와 유사한 것을 포함하는 장점 기준들의 범위를 두고 볼 때 물리적 리소스들(1310, 1315) 사이에는 다양한 차이가 있을 수 있다.

일 실시예에서, 프로세서(1310)는 일반 유형의 데이터 처리 연산들을 제어하는 명령어들을 실행한다. 명령어들 내에는 코프로세서 명령어들이 임베디드될 수 있다. 프로세서(1310)는 이들 코프로세서 명령어들을 소속된 코프로세서(1345)에 의해 실행되어야 하는 유형인 것으로서 인식한다. 따라서, 프로세서(1310)는 코프로세서 버스 또는 다른 인터커넥트상에서 이들 코프로세서 명령어들(또는 코프로세서 명령어들을 표현하는 제어 신호들)을 코프로세서(1345)에게 발행한다. 코프로세서(들)(1345)는 수신된 코프로세서 명령어들을 받아들이고 실행한다.

도 14를 이제 참조하면, 본 발명의 실시예에 따른 제1의 더 특정적이고 예시적인 시스템(1400)의 블럭도가 도시된다. 도 14에 도시된 바와 같이, 멀티프로세서 시스템(1400)은 포인트 투 포인트 인터커넥트 시스템이고, 포인트 투 포인트 인터커넥트(1450)을 통해 결합되는 제1 프로세서(1470) 및 제2 프로세서(1480)를 포함한다. 프로세서들(1470 및 1480)의 각각은 프로세서(1200)의 몇몇 버전일 수 있다. 본 발명의 실시예에서, 프로세서들(1470 및 1480)은 제각기 프로세서들(1310 및 1315)인 반면에, 코프로세서(1438)는 코프로세서(1345)이다. 또 다른 실시예에서, 프로세서들(1470 및 1480)은 제각기 프로세서(1310), 코프로세서(1345)이다.

프로세서들(1470, 1480)은 제각기 통합 메모리 제어기(IMC) 유닛들(1472, 1482)을 포함하는 것으로 도시된다. 프로세서(1470)는 또한 그의 버스 제어기 유닛들의 일부로서 포인트 투 포인트(P-P) 인터페이스들(1476, 1478)을 포함하며; 유사하게 제2 프로세서(1480)는 P-P 인터페이스들(1486, 1488)을 포함한다. 프로세서들(1470, 1480)은 P-P 인터페이스 회로들(1478, 1488)을 이용하여 포인트 투 포인트(P-P) 인터페이스(1450)를 통해 정보를 교환할 수 있다. 도 14에 도시된 바와 같이, IMC들(1472 및 1482)은, 제각기의 프로세서들에게 국지적으로 소속되는 주 메모리의 일부일 수 있는 제각기의 메모리들, 즉 메모리(1432) 및 메모리(1434)에게 프로세서들을 결합한다.

프로세서들(1470, 1480)은 각각이, 포인트 투 포인트 인터페이스 회로들(1476, 1494, 1486, 1498)을 이용하여 개별 P-P 인터페이스들(1452, 1454)을 통해 칩셋(1490)과 정보를 교환할 수 있다. 칩셋(1490)은 옵션으로서 고성능 인터페이스(1439)를 통해 코프로세서(1438)와 정보를 교환할 수 있다. 일 실시예에서, 코프로세서(1438)는 예를 들어, 고 처리량 MIC 프로세서, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU, 임베디드 프로세서, 또는 그와 유사한 것과 같은 특수 목적 프로세서이다.

공유 캐시(도시 안됨)는 어느 한 프로세서에 포함되거나, 또는 양쪽 프로세서의 외부이지만 P-P 인터커넥트를 통해 프로세서들과 접속될 수 있어서, 프로세서가 저전력 모드에 놓이는 경우 어느 한쪽 또는 양쪽 프로세서들의 로컬 캐시 정보가 공유 캐시에 저장될 수 있게된다.

칩셋(1490)은 인터페이스(1496)를 통해 제1 버스(1416)에 결합될 수 있다. 일 실시예에서, 제1 버스(1416)는 주변 컴포넌트 인터커넥트(PCI) 버스, 또는 PCI 고속 버스 또는 또 다른 3세대 I/O 인터커넥트 버스와 같은 버스일 수 있지만, 본 발명의 범위는 이것들에만 한정되지는 않는다.

도 14에 도시된 바와 같이, 다양한 I/O 디바이스들(1414)이 제1 버스(1416)를 제2 버스(1420)에 결합하는 버스 브리지(1418)와 함께 제1 버스(1416)에 결합될 수 있다. 일 실시예에서, 코프로세서들, 고 처리량 MIC 프로세서들, GPGPU들, 가속기들(예를 들어, 그래픽 가속기들 또는 DSP(digital signal processing) 유닛들과 같은 것), FPGA들(field programmable gate arrays), 또는 임의의 다른 프로세서와 같은 하나 이상의 부가 프로세서(들)(1415)가 제1 버스(1416)에 결합된다. 일 실시예에서, 제2 버스(1420)는 LPC(low pin count) 버스일 수 있다. 일 실시예에서, 예를 들어, 키보드 및/또는 마우스(1422), 통신 디바이스들(1427) 및 명령어들/코드 및 데이터(1430)를 포함할 수 있는 디스크 드라이브 또는 다른 대용량 저장 디바이스와 같은 저장 유닛(1428)을 포함하는 다양한 디바이스가 제2 버스(1420)에 결합될 수 있다. 또한, 오디오 I/O(1424)는 제2 버스(1420)에 결합될 수 있다. 다른 아키텍처들도 가능하다는 점에 유의한다. 예를 들어, 도 14의 포인트 투 포인트 아키텍처 대신에, 시스템은 멀티 드롭 버스 또는 다른 그러한 아키텍처를 구현할 수 있다.

이제 도 15을 참조하면, 본 발명의 실시예에 따른 제2의 더 구체적인 예시적 시스템(1500)의 블럭도가 도시되어 있다. 도 14 및 도 15에서의 유사 요소들은 유사 참조 번호들을 지니며, 도 14의 소정 양태들은 도 15의 다른 양태들을 가리지 않기 위해서 도 15에서 생략되었다.

도 15는 프로세서들(1470, 1480)이 제각기 통합된 메모리 및 I/O 제어 로직("CL")(1472 및 1482)을 포함할 수 있는 것을 예시한다. 따라서, CL(1472 및 1482)은 통합 메모리 제어기 유닛들을 포함하고, I/O 제어 로직을 포함한다. 도 15는 메모리들(1432, 1434)이 CL(1472, 1482)에 결합될 뿐만 아니라 I/O 디바이스들(1514)이 또한 제어 로직(1472, 1482)에 결합된다는 것을 예시한다. 레거시 I/O 디바이스들(1515)이 칩셋(1490)에 결합된다.

이제 도 16을 참조하면, 본 발명의 실시예에 따른 SoC(1600)의 블럭도가 도시되어 있다. 도 12에서와 유사한 구성요소들은 유사 참조 번호들을 갖는다. 또한, 점선 박스들은 더욱 진보된 SoC들에 대한 선택 사항적 특징들이다. 도 16에서, 인터커넥트 유닛(들)(1602)이: 하나 이상의 코어들(202A-N)의 세트 및 공유 캐시 유닛(들)(1206)을 포함하는 애플리케이션 프로세서(1610); 시스템 에이전트 유닛(1210); 버스 제어기 유닛(들)(1216); 통합 메모리 제어기 유닛(들)(1214); 통합 그래픽 로직, 이미지 프로세서, 오디오 프로세서, 및 비디오 프로세서를 포함할 수 있는 하나 이상의 코프로세서들(1620)의 세트; 정적 SRAM(static random access memory) 유닛(1630); DMA(direct memory access) 유닛(1632); 및 하나 이상의 외부 디스플레이들에 결합하기 위한 디스플레이 유닛(1640)에 결합된다. 일 실시예에서, 코프로세서(들)(1620)는 특수 목적 프로세서, 예를 들어 네트워크 또는 통신 프로세서, 압축 엔진, GPGPU, 고 처리량 MIC 프로세서, 임베디드 프로세서, 또는 그와 유사한 것을 포함한다.

본 명세서에 개시된 메커니즘들의 실시예들은 하드웨어, 소프트웨어, 펌웨어, 또는 이러한 구현 접근법들의 조합으로 구현될 수 있다. 본 발명의 실시예들은 적어도 하나의 프로세서, (휘발성 및/또는 비휘발성 메모리 및/또는 스토리지 요소들을 포함하는) 스토리지 시스템, 적어도 하나의 입력 디바이스, 및 적어도 하나의 출력 디바이스를 포함하는 프로그램 가능한 시스템상에서 실행되는 컴퓨터 프로그램들 또는 프로그램 코드로서 구현될 수 있다.

도 14에 예시된 코드(1430)와 같은 프로그램 코드는 본 명세서에서 기술되는 기능들을 실행하고 또한 출력 정보를 발생하기 위해 입력 명령어들에게 적용될 수 있다. 출력 정보는 공지 방식으로 하나 이상의 출력 디바이스들에 적용될 수 있다. 본 애플리케이션의 목적을 위해, 처리 시스템은 예를 들어 디지털 신호 프로세서(DSP), 마이크로제어기, 주문형 집적 회로(ASIC), 또는 마이크로프로세서와 같은 프로세서를 갖는 임의의 시스템을 포함한다.

프로그램 코드는 처리 시스템과 통신하기 위해 고급 절차적 또는 객체 지향적 프로그래밍 언어로 구현될 수 있다. 프로그램 코드는 또한 원하는 경우 어셈블리어 또는 기계어로 구현될 수 있다. 사실상, 본 명세서에 설명되는 메커니즘들은 임의의 특정 프로그래밍 언어로 범위가 한정되지는 않는다. 어느 경우든, 언어는 컴파일링되거나 인터프리팅된 언어일 수 있다.

적어도 일 실시예의 하나 이상의 양태들은 프로세서 내에서 다양한 로직을 표현하는 머신 판독 가능 매체상에 저장되는 대표적 명령어들에 의해 구현될 수 있는데, 이 명령어들은 머신에 의해 판독될 때 머신으로 하여금 본 명세서에서 설명되는 기술들을 실행하기 위한 로직을 이루어 내게한다. "IP 코어들"로서 알려진 그러한 표현들은 유형의 머신 판독 가능 매체상에 저장될 수 있으며, 다양한 고객들 또는 제조 설비에 공급되어 로직 또는 프로세서를 실제로 제조하는 제조 머신들 내에 로드될 수 있다.

그러한 머신 판독 가능 저장 매체는 하드 디스크들, 플로피 디스크들, 광 디스크들, CD-ROM(compact disk read-only memory), CD-RW(compact disk rewritable), 및 광자기 디스크들을 포함하는 임의의 다른 유형의 디스크, ROM(read-only memory), DRAM(dynamic random access memory), SRAM(static random access memory)과 같은 RAM(random access memory), EPROM(erasable programmable read-only memory), 플래시 메모리, EEPROM(electrically erasable programmable read-only memory), PCM(phase change memory), 자기 또는 광 카드들, 또는 전자적 명령어들을 저장하기에 적절한 임의의 다른 유형의 매체와 같은 저장 매체를 포함하여, 머신 또는 장치에 의해 제조되거나 형성되는 물품들의 비 일시적이고 유형의 배열들을 포함할 수 있는데, 이것들로만 한정되지는 않는다.

따라서, 본 발명의 실시예들은 명령어들을 포함하거나, 또는 본 명세서에 설명된 구조들, 회로들, 장치들, 프로세서들 및/또는 시스템 특징들을 정의하는 HDL(Hardware Description Language)과 같은 설계 데이터를 포함하는 비 일시적이고 유형의 머신 판독 가능 매체를 또한 포함한다. 이런 실시예들은 프로그램 제품들로도 참조될 수 있다.

에뮬레이션(이진 번역, 코드 모핑 , 기타 등등을 포함)

몇몇 경우들에서, 명령어 변환기가 소스 명령어 세트로부터 타깃 명령어 세트로 명령어를 변환하기 위해 이용될 수 있다. 예를 들어, 명령어 변환기는 코어에 의해 처리될 하나 이상의 다른 명령어들로 명령어를(예를 들어, 정적 이진 변환, 동적 편집을 포함하는 동적 이진 변환을 이용하여) 번역하고, 모핑하고, 에뮬레이팅하고, 또는 다른 방식으로 변환할 수 있다. 명령어 변환기는 소프트웨어, 하드웨어, 펌웨어, 또는 이것들의 조합으로 구현될 수 있다. 명령어 변환기는 온 프로세서(on processor), 오프 프로세서(off processor), 또는 일부는 온 프로세서 및 일부는 오프 프로세서일 수 있다.

도 17은 본 발명의 실시예들에 따라 소스 명령어 세트에서의 이진 명령어들을 타깃 명령어 세트에서의 이진 명령어들로 변환하는 소프트웨어 명령어 변환기의 사용을 대비하는 블럭도이다. 예시된 실시예에서, 명령어 변환기는 소프트웨어 명령어 변환기이지만, 대안적으로 명령어 변환기는 소프트웨어, 펌웨어, 하드웨어, 또는 이것들의 다양한 조합들로 구현될 수 있다. 도 17은 적어도 하나의 x86 명령어 세트 코어를 구비한 프로세서(1716)에 의해 선천적으로 실행될 수 있는 x86 이진 코드(1706)를 발생하기 위해 고급 언어(1702)로 된 프로그램이 x86 컴파일러(1704)를 이용하여 컴파일링될 수 있는 것을 보여준다.

적어도 하나의 x86 명령어 세트 코어를 구비한 프로세서(1716)는, 적어도 하나의 x86 명령어 세트 코어를 구비한 인텔 프로세서와 실질적으로 동일한 결과들을 달성하기 위하여, (1) 인텔 x86 명령어 세트 코어의 명령어 세트의 상당한 부분 또는(2) 적어도 하나의 x86 명령어 세트 코어를 구비한 인텔 프로세서상에서 실행되는 것을 목표로 하는 애플리케이션들 또는 기타의 소프트웨어의 오브젝트 코드 버전들을 호환 가능하게 실행하거나 기타 방식으로 처리함으로써 적어도 하나의 x86 명령어 세트 코어를 구비한 인텔 프로세서와 실질적으로 동일한 기능들을 실행할 수 있는 임의의 프로세서를 나타낸다. x86 컴파일러(1704)는, 추가 연계 처리(linkage processing)를 수반하거나 수반하지 않고서 적어도 하나의 x86 명령어 세트 코어를 구비한 프로세서(1716)상에서 실행될 수 있는 x86 이진 코드(1706)(예를 들어, 오브젝트 코드)를 발생하도록 동작할 수 있는 컴파일러를 나타낸다. 유사하게, 도 17은 적어도 하나의 x86 명령어 세트 코어를 구비하지 않은 프로세서(1714)(예컨대, 미국 캘리포니아주 서니베일 소재의 MIPS Technologies의 MIPS 명령어 세트를 실행하는 및/또는 미국 캘리포니아주 서니베일 소재의 ARM Holdings의 ARM 명령어 세트를 실행하는 코어들을 갖는 프로세서)에 의해 선천적으로 실행될 수 있는 대안의 명령어 세트 이진 코드(1710)를 발생하기 위해 고급 언어(1702)로 된 프로그램이 대안의 명령어 세트 컴파일러(1708)를 사용하여 컴파일링될 수 있는 것을 보여준다.

명령어 변환기(1712)는 x86 이진 코드(1706)를 x86 명령어 세트 코어를 구비하지 않은 프로세서(1714)에 의해 선천적으로 실행될 수 있는 코드로 변환하는데 사용된다. 이 변환된 코드는 대안의 명령어 세트 이진 코드(1710)와 동일할 가능성이 별로 없지만 -그 이유는 이것을 할 수 있는 명령어 변환기를 만들기가 어렵기 때문임 -; 변환된 코드는 일반 연산을 달성할 것이고 대안의 명령어 세트로부터의 명령어들로 구성될 것이다. 따라서, 명령어 변환기(1712)는 에뮬레이션, 시뮬레이션, 또는 임의의 다른 처리를 통해 x86 명령어 세트 프로세서 또는 코어를 구비하지 않은 프로세서 또는 다른 전자 디바이스로 하여금 x86 이진 코드(1706)를 실행하게 허용하는 소프트웨어, 펌웨어, 하드웨어, 또는 이들의 조합을 나타낸다.

앞서의 설명에서, 본 발명은 이것의 특정 예시적인 실시예들을 참조하여 설명되었다. 그러나, 첨부된 청구항들에서 제시된 바와 같은 본 발명의 더 넓은 사상 및 범위로부터 벗어남이 없이 그에 대한 다양한 수정 및 변경들이 행해질 수 있다는 것은 명백할 것이다. 명세서 및 도면은 따라서 제한적 개념이 아닌 예시적인 것으로 간주될 것이다.

본 명세서에서 설명되는 명령어들은, 소정 동작들을 수행하기 위해 구성되거나 미리 결정된 기능성을 가지고 있는, ASIC들과 같은 하드웨어의 특정한 구성을 참조한다. 이러한 전자 장치들은, 하나 이상의 저장 디바이스(비일시적 머신 판독가능 저장 매체), 사용자 입력/출력 디바이스(예를 들어, 키보드, 터치스크린, 및/또는 디스플레이), 및 네트워크 접속과 같은 하나 이상의 다른 컴포넌트에 결합된 하나 이상의 프로세서의 세트를 통상적으로 포함한다. 프로세서들의 세트와 다른 컴포넌트들의 결합은 통상적으로 하나 이상의 버스 및 브리지(버스 제어기로 또한 지칭됨)를 통해 이루어진다. 저장 디바이스, 및 네트워크 트래픽을 운반하는 신호들은 제각기 하나 이상의 머신 판독가능 저장 매체 및 머신 판독가능 통신 매체를 나타낸다. 따라서, 주어진 전자 장치의 저장 디바이스는 통상적으로 해당 전자 장치의 하나 이상의 프로세서의 세트상에서의 실행을 위한 코드 및/또는 데이터를 저장한다.

물론, 본 발명의 실시예 중 하나 이상의 부분은 소프트웨어, 펌웨어 및/또는 하드웨어의 상이한 조합들을 이용하여 구현될 수 있다. 본 상세한 설명 전체에 걸쳐서, 설명의 목적으로, 본 발명의 철저한 이해를 제공하기 위해서 다수의 특정 상세 사항이 제시되었다. 그러나, 본 발명은 이들 특정 상세 사항들 중 일부 없이 실시될 수 있다는 것이 통상의 기술자에게 명백할 것이다. 소정 경우에, 본 발명의 주제를 모호하게 하는 것을 회피하기 위해서 공지된 구조들 및 기능들은 상세하게 설명되지 않았다. 따라서, 본 발명의 범위 및 사상은 이하의 청구항들을 기준으로 판단되어야 한다.

Claims

프로세서로서:
디코딩된 명령어를 생성하기 위해 다중 소스 피연산자를 갖는 명령어를 디코딩하는 디코드 유닛- 각각의 피연산자는 제1, 제2, 및 제3 좌표들 중 하나와 연관됨 -; 및
상기 소스 피연산자들의 비트들을 3 차원 z-곡선 인덱스로 인터리빙하기 위해 상기 디코딩된 명령어를 실행하는 실행 유닛
을 포함하는 프로세서.
제1항에 있어서, 상기 명령어를 페치하는 명령어 페치 유닛을 추가로 포함하며, 상기 명령어는 단일 머신 레벨 명령어인
프로세서.
제1항에 있어서, 상기 z-곡선 인덱스를 목적지 피연산자와 연관된 레지스터에 커밋(commit)하는 레지스터 파일 유닛을 추가로 포함하는
프로세서.
제3항에 있어서, 상기 레지스터 파일 유닛은 추가로 레지스터들의 세트를 저장하고, 상기 레지스터들의 세트는:
제1 소스 피연산자를 저장하는 제1 레지스터;
제2 소스 피연산자를 저장하는 제2 레지스터; 및
제3 소스 피연산자를 저장하는 제3 레지스터를 포함하는
프로세서.
제4항에 있어서,
상기 제1 소스 피연산자는 첫번째 차원 좌표를 표시하고;
상기 제2 소스 피연산자는 두번째 차원 좌표를 표시하고; 및
상기 제3 소스 피연산자는 세번째 차원 좌표를 표시하는
프로세서.
제1항에 있어서, 상기 실행 유닛은 각각의 소스 피연산자의 10 하위 비트를 입력하고 32 비트 결과를 출력하는
프로세서.
제1항에 있어서, 상기 실행 유닛은 각각의 소스 피연산자의 20 하위 비트를 입력하고 64 비트 결과를 출력하는
프로세서.
로직 유닛으로서:
3 차원 z-곡선 인덱스를 계산하기 위해 연산들의 세트에 대한 다중 소스 값을 저장하는 다중 레지스터; 및
상기 다중 레지스터 각각의 하위 비트들을 입력하고 상기 비트들을 인터리빙하여 상기 3차원 z-곡선 인덱스를 계산하는 실행 유닛
을 포함하는 로직 유닛.
제8항에 있어서, 상기 다중 레지스터는:
제1 소스 값을 저장하는 제1 레지스터;
제2 소스 값을 저장하는 제2 레지스터; 및
제3 소스 값을 저장하는 제3 레지스터를 포함하는
로직 유닛.
제9항에 있어서,
상기 제1 소스 값은 첫번째 차원 좌표를 표시하고;
상기 제2 소스 값은 두번째 차원 좌표를 표시하고; 및
상기 제3 소스 값은 세번째 차원 좌표를 표시하는
로직 유닛.
제9항에 있어서, 결과를 저장하는 제4 레지스터를 추가로 포함하는 로직 유닛.
제11항에 있어서, 상기 실행 유닛은 각각의 소스 피연산자의 10 하위 비트를 입력하고 32 비트 결과를 상기 제4 레지스터에 출력하는
로직 유닛.
제11항에 있어서, 상기 실행 유닛은 각각의 소스 피연산자의 20 하위 비트를 입력하고 64 비트 결과를 출력하는
로직 유닛.
제8항에 있어서, 상기 실행 유닛은 단일 명령어에 응답하여 하나 이상의 AND, XOR, 및 시프트 연산들을 통해 z-곡선 인덱스를 계산하는
로직 유닛.
제14항에 있어서, 상기 시프트 연산은 좌측 시프트 연산인
로직 유닛.
처리 시스템으로서:
3차원 z-곡선 인덱스를 계산하기 위해 단일 명령어를 페치하기 위한 수단- 상기 명령어는 3개의 소스 피연산자 및 하나의 목적지 피연산자를 가짐 -;
상기 단일 명령어를 디코딩된 명령어로 디코딩하기 위한 수단;
소스 피연산자 값들을 페치하기 위한 수단; 및
각각의 소스 피연산자 값의 하위 비트들을 인터리빙함으로써 상기 비트들에 기초하여 상기 z-곡선 인덱스를 계산하도록 상기 디코딩된 명령어를 실행하기 위한 수단
을 포함하는 처리 시스템.
제16항에 있어서, 상기 실행하기 위한 수단은 추가로 하나 이상의 AND, XOR, 및 시프트 연산들을 이용하여 상기 z-곡선 인덱스를 계산하는
처리 시스템.
제17항에 있어서, 상기 실행하기 위한 수단은 XOR 로직 게이트, AND 로직 게이트, 및 시프터 회로를 포함하는
처리 시스템.
제16항에 있어서, 상기 목적지 피연산자에 의해 표시된 32 비트 레지스터에 상기 z-곡선 인덱스를 커밋하기 위한 수단을 추가로 포함하고, 상기 실행하기 위한 수단은 추가로 적어도 10 하위 비트에 기초하여 상기 z-곡선 인덱스를 계산하는
처리 시스템.
제16항에 있어서, 상기 목적지 피연산자에 의해 표시된 64 비트 레지스터에 상기 z-곡선 인덱스를 커밋하기 위한 수단을 추가로 포함하며, 상기 실행하기 위한 수단은 추가로 적어도 20 하위 비트에 기초하여 상기 z-곡선 인덱스를 계산하는
처리 시스템.
장치로서:
3 차원 z-곡선 인덱스를 계산하기 위해 단일 명령어를 페치하는 명령어 페치 유닛 - 상기 명령어는 3개의 소스 피연산자 및 하나의 목적지 피연산자를 가지고, 각각의 소스 피연산자는 제1, 제2, 및 제3 좌표들 중 하나와 연관됨 -;
상기 단일 명령어를 디코딩된 명령어로 디코딩하는 디코드 유닛;
상기 디코딩된 명령어에 대한 소스 값들을 저장하는 다중 레지스터를 포함하는 레지스터 파일 유닛; 및
상기 다중 레지스터에 저장된 값들의 하위 비트들을 검색하고 상기 비트들을 인터리빙하여 상기 3차원 z-곡선 인덱스를 계산하는 실행 유닛
을 포함하는 장치.
제21항에 있어서, 상기 실행 유닛은 XOR 로직 게이트, AND 로직 게이트, 및 시프터 회로를 포함하는
장치.
제21항에 있어서, 상기 레지스터 파일 유닛은 추가로 상기 목적지 피연산자와 연관된 레지스터에 상기 z-곡선 인덱스를 커밋하는
장치.
제23항에 있어서, 상기 레지스터 파일 유닛은 추가로 상기 목적지 피연산자에 의해 표시된 32 비트 레지스터에 상기 z-곡선 인덱스를 커밋하고, 상기 실행 유닛은 추가로 적어도 10 하위 비트에 기초하여 상기 z-곡선 인덱스를 계산하는
장치.
제23항에 있어서, 상기 레지스터 파일 유닛은 추가로 상기 목적지 피연산자에 의해 표시된 64 비트 레지스터에 상기 z-곡선 인덱스를 커밋하고, 상기 실행 유닛은 추가로 적어도 20 하위 비트에 기초하여 상기 z-곡선 인덱스를 계산하는
장치.