KR101729424B1

KR101729424B1 - 128-비트 프로세서에서의 skein256 sha3 알고리즘에 대한 명령어 세트

Info

Publication number: KR101729424B1
Application number: KR1020157003934A
Authority: KR
Inventors: 길버트 엠. 울리치; 커크 에스. 얍; 비노드 고팔
Original assignee: 인텔 코포레이션
Priority date: 2012-09-28
Filing date: 2013-06-14
Publication date: 2017-04-21
Also published as: CN104583940A; GB2520862A; KR20150036628A; WO2014051747A1; DE112013003713T5; JP2015532477A; JP6074511B2; US8953785B2; US20140093068A1; GB201501344D0; CN104583940B; GB2520862B

Abstract

일 실시예에 따르면, 프로세서는 제1 SKEIN256 MIX-PERMUTE 연산들을 수행하는 제1 명령어를 수신하는 명령어 디코더를 포함하고, 제1 명령어는 복수의 홀수 워드들을 저장하는 제1 저장 장소와 연관된 제1 피연산자, 복수의 짝수 워드들을 저장하는 제2 저장 장소와 연관된 제2 피연산자, 및 제3 피연산자를 갖는다. 프로세서는, 제1 명령어에 응답하여, 제3 피연산자에 의해 표시된 제3 저장 장소로부터 획득된 제1 회전 값을 사용하여 홀수 워드들 및 짝수 워드들에 기초하여 다수의 라운드의 제1 SKEIN256 MIX-PERMUTE 연산들을 수행하고 새로운 홀수 워드들을 제1 피연산자에 의해 표시된 제1 저장 장소에 저장하는, 명령어 디코더에 결합된 제1 실행 유닛을 더 포함한다.

Description

128-비트 프로세서에서의 SKEIN256 SHA3 알고리즘에 대한 명령어 세트{INSTRUCTION SET FOR SKEIN256 SHA3 ALGORITHM ON A 128-BIT PROCESSOR}

본 발명의 실시예들은 일반적으로 명령어 처리 장치에 관한 것이다. 보다 상세하게는, 본 발명의 실시예들은 SKEIN256 SHA3 보안 해싱 알고리즘을 처리하는 명령어 처리 장치에 관한 것이다.

암호 해시 함수는 암호학의 주역이며, 어디에서나 발견될 수 있다. 암호 해시 함수는, 원래 디지털 서명을 보다 효율적으로 만들기 위해 생성되었지만, 지금은 패스워드 로그인, 보안 웹 접속, 암호화 키 관리, 바이러스 및 멀웨어 스캐닝, 및 현재 사용 중인 거의 모든 암호 프로토콜에서 우리의 정보 기반구조(infrastructure)의 기초를 보호하는 데 사용된다. 해시 함수가 없다면, 인터넷은 그야말로 동작하지 않을 것이다. SKEIN 알고리즘은 SHA3라고 하는 새로운 보안 해싱 표준에 대한 NIST 선택안으로서 선택하기 위한 주요 경쟁자이다.

SKEIN은 3가지 주요 함수들로 이루어져 있다: 1) MIX, 2) PERMUTE, 및 3) 서브키 추가(sub-key addition). MIX 함수는 3가지 수학적 연산들을 이용한다: 도 1a에 도시된 바와 같은, 1) XOR, 2) 회전(rotate), 및 3) 한 쌍의 64-비트 워드들에 대한 전파 가산(propagate addition). 도 1a를 참조하면, 각각의 MIX 함수는 2개의 64-비트 입력들 X0 및 X1을 가산하여, 그 결과의 제1 64 비트(예컨대, Y0)를 생성하고, 가산 결과와 제2 입력의 회전된 버전의 XOR은 결과의 제2 64 비트(예컨대, Y1)를 생성한다. MIX 함수는 128-비트 폭이고, SKEIN256에 대해서는 라운드당 2개의 MIX 함수들을, SKEIN512에 대해서는 라운드당 4개의 MIX 함수들을, 그리고 SKEIN1024에 대해서는 라운드당 8개의 MIX 함수들을 필요로 한다.

SKEIN 알고리즘의 라운드는 256, 512, 또는 1024 비트에 걸친 MIX 함수들과 그에 뒤이은 64-비트 워드들의 PERMUTE이다. 도 1b는 SKEIN256(예컨대, N_w= 4), SKEIN512(예컨대, N_w= 8), 및 SKEIN1024(예컨대, N_w= 16)에 대한 퍼뮤트(permute)를 정의하는 테이블을 나타낸 것이다. 도 2에 도시된 바와 같이, 제1 라운드 이전에 그리고 매 4번째의 라운드 후에 서브키 추가와 함께 72 라운드의 MIX/PERMUTE가 존재한다. 도 3에 도시된 바와 같이, MIX 함수에 대한 회전 값 또는 양은 매 8 라운드마다 반복된다. SKEIN 해시 함수에 관한 추가의 상세한 정보는 2008년 Microsoft Corp.에 의해 출판된 "The Skein Hash Function Family"라는 명칭의 논문에서 찾아볼 수 있다.

유사한 참조 번호들이 유사한 요소들을 나타내고 있는 첨부 도면의 도면들에, 본 발명의 실시예들이 제한이 아닌 예로서 예시되어 있다.
도 1a 및 도 1b 그리고 도 2 및 도 3은 SKEIN 해시 알고리즘의 통상적인 동작들을 나타낸 블록도.
도 4는 본 발명의 일 실시예에 따른 프로세서 또는 프로세서 코어의 실행 파이프라인의 블록도.
도 5 및 도 6 그리고 도 7a 및 도 7b는 본 발명의 특정의 실시예들에 따른 SKEIN 동작들을 나타낸 블록도.
도 8은 본 발명의 일 실시예에 따른 SKEIN 동작들을 수행하는 방법을 나타낸 흐름도.
도 9a는 본 발명의 일 실시예에 따른, 예시적인 AVX(advanced vector extensions) 명령어 포맷(instruction format)을 나타낸 도면.
도 9b는 본 발명의 다른 실시예에 따른, 예시적인 AVX(advanced vector extensions) 명령어 포맷을 나타낸 도면.
도 9c는 본 발명의 다른 실시예에 따른, 예시적인 AVX(advanced vector extensions) 명령어 포맷을 나타낸 도면.
도 10a는 본 발명의 실시예들에 따른, 일반 벡터 친화형 명령어 포맷(generic vector friendly instruction format) 및 그의 클래스 A 명령어 템플릿(class A instruction template)을 나타낸 블록도.
도 10b는 본 발명의 실시예들에 따른, 일반 벡터 친화형 명령어 포맷 및 그의 클래스 B 명령어 템플릿(class B instruction template)을 나타낸 블록도.
도 11a는 본 발명의 일 실시예에 따른, 예시적인 특정 벡터 친화형 명령어 포맷(specific vector friendly instruction format)을 나타낸 블록도.
도 11b는 본 발명의 다른 실시예에 따른, 일반 벡터 친화형 명령어 포맷을 나타낸 블록도.
도 11c는 본 발명의 다른 실시예에 따른, 일반 벡터 친화형 명령어 포맷을 나타낸 블록도.
도 11d는 본 발명의 다른 실시예에 따른, 일반 벡터 친화형 명령어 포맷을 나타낸 블록도.
도 12는 본 발명의 일 실시예에 따른 레지스터 아키텍처의 블록도.
도 13a는 본 발명의 실시예들에 따른, 예시적인 순차 파이프라인(in-order pipeline) 및 예시적인 레지스터 재명명(register renaming), 비순차 발행/실행 파이프라인(out-of-order issue/execution pipeline) 둘 다를 나타낸 블록도.
도 13b는 본 발명의 실시예들에 따른, 프로세서에 포함될 순차 아키텍처 코어(in-order architecture core)의 예시적인 실시예 및 예시적인 레지스터 재명명, 비순차 발행/실행 아키텍처 코어 둘 다를 나타낸 블록도.
도 14a는 본 발명의 일 실시예에 따른 프로세서 코어의 블록도.
도 14b는 본 발명의 다른 실시예에 따른 프로세서 코어의 블록도.
도 15는 본 발명의 실시예들에 따른 프로세서의 블록도.
도 16은 본 발명의 일 실시예에 따른 시스템의 블록도.
도 17은 본 발명의 실시예에 따른, 보다 구체적인 예시적 시스템의 블록도.
도 18은 본 발명의 다른 실시예에 따른, 보다 구체적인 예시적 시스템의 블록도.
도 19는 본 발명의 일 실시예에 따른 SoC의 블록도.
도 20은 본 발명의 실시예들에 따른, 소스 명령어 세트(source instruction set)에서의 바이너리 명령어(binary instruction)들을 목표 명령어 세트(target instruction set)에서의 바이너리 명령어들로 변환하기 위해 소프트웨어 명령어 변환기를 사용하는 것을 대비하는 블록도.

본 발명의 다양한 실시예들 및 양태들이 이하에 논의되는 상세를 참조하여 기술될 것이고, 첨부 도면은 다양한 실시예들을 예시할 것이다. 이하의 설명 및 도면은 본 발명을 예시한 것이고 본 발명을 제한하는 것으로 해석되어서는 안된다. 본 발명의 다양한 실시예들의 완전한 이해를 제공하기 위해 다수의 구체적인 상세들이 기술된다. 그렇지만, 특정의 경우들에서, 본 발명의 실시예들의 간결한 논의를 제공하기 위해 공지된 또는 종래의 상세는 기술되지 않는다.

본 명세서에서 "일 실시예" 또는 "일 실시예"라고 하는 것은 그 실시예와 관련하여 기술된 특정의 특징, 구조 또는 특성이 본 발명의 적어도 일 실시예에 포함될 수 있다는 것을 의미한다. 본 명세서의 여러 곳에서 나오는 "일 실시예에서"라는 문구가 모두 꼭 동일한 실시예를 말하는 것은 아니다.

일부 실시예들에 따르면, 명령어 세트가 SKEIN MIX-PERMUTE 연산들을 효율적인 방식으로 처리하도록 정의된다. 각각의 명령어는 다수의 라운드의 SKEIN 연산들(예컨대, SKEIN256, SKEIN512, 또는 SKEIN1024)을 수행하도록 실행될 수 있다. 본 출원 전체에 걸쳐, 본 발명의 실시예들의 관점에서 SKEIN256이 설명되지만, 그 기법들이 SKEIN512 및 SKEIN1024에 똑같이 적용될 수 있다.

도 4는 본 발명의 일 실시예에 따른 프로세서 또는 프로세서 코어의 실행 파이프라인의 블록도이다. 도 4를 참조하면, 프로세서(100)는 임의의 종류의 명령어 처리 장치들을 나타낼 수 있다. 예를 들어, 프로세서(100)는 범용 프로세서일 수 있다. 프로세서(100)는 다양한 CISC(complex instruction set computing) 프로세서들, 다양한 RISC(reduced instruction set computing) 프로세서들, 다양한 VLIW(very long instruction word) 프로세서들, 이들의 다양한 혼성체(hybrid)들, 또는 다른 유형의 프로세서들 전체 중 임의의 것일 수 있다. 프로세서(100)는 또한 하나 이상의 프로세서 코어들을 나타낼 수 있다.

프로세서 코어들이 상이한 방식들로, 상이한 목적들을 위해, 그리고 상이한 프로세서들에서 구현될 수 있다. 예를 들면, 이러한 코어들의 구현들은 다음과 같은 것들을 포함할 수 있다: 1) 범용 컴퓨팅을 위한 범용 순차 코어; 2) 범용 컴퓨팅을 위한 고성능 범용 비순차 코어; 3) 주로 그래픽 및/또는 과학(처리량) 컴퓨팅을 위한 특수 목적 코어. 상이한 프로세서들의 구현들은 다음과 같은 것들을 포함할 수 있다: 1) 범용 컴퓨팅을 위한 하나 이상의 범용 순차 코어들 및/또는 범용 컴퓨팅을 위한 하나 이상의 범용 비순차 코어들을 포함하는 CPU(central processing unit); 및 2) 주로 그래픽 및/또는 과학(처리량)을 위한 하나 이상의 특수 목적 코어들을 포함하는 코프로세서. 이러한 상이한 프로세서들은 다음과 같은 것들을 포함할 수 있는 상이한 컴퓨터 시스템 아키텍처들로 이어진다: 1) CPU와는 별도의 칩 상의 코프로세서; 2) CPU와 동일한 패키지 내의 별도의 다이 상의 코프로세서; 3) CPU와 동일한 다이 상의 코프로세서(이 경우에, 이러한 코프로세서는 때때로 통합된 그래픽 및/또는 과학(처리량) 로직과 같은 특수 목적 로직이라고 하거나 특수 목적 코어라고 함); 및 4) 동일한 다이 상에 기술된 CPU(때때로 애플리케이션 코어(들) 또는 애플리케이션 프로세서(들)이라고 함), 전술한 코프로세서, 및 부가의 기능을 포함할 수 있는 시스템 온 칩(system on a chip). 예시적인 코어 아키텍처들이 다음에 기술되고, 이어서 예시적인 프로세서들 및 컴퓨터 아키텍처들에 대해 설명한다.

일 실시예에서, 프로세서(100)는, 이것으로 한정되는 것은 아니지만, 명령어 디코더(101) 및 하나 이상의 실행 유닛들(102)을 포함한다. 명령어 디코더(101)는 명령어 페치 유닛(도시 생략)으로부터 명령어들(103)을 수신하고 디코딩하기 위한 것이다. 명령어 디코더(102)는 명령어들을 반영하거나 그로부터 도출되는 하나 이상의 마이크로연산들, 마이크로코드, 진입점들, 마이크로명령어들, 다른 명령어들, 또는 다른 제어 신호들을 발생시키고 출력할 수 있다. 명령어 디코더(102)는 각종의 상이한 메커니즘들을 사용하여 구현될 수 있다. 적당한 메커니즘들의 예들은, 이것으로 한정되는 것은 아니지만, 마이크로코드 ROM(read only memory), 룩업 테이블(look-up table), 하드웨어 구현, PLA(programmable logic array) 등을 포함한다.

실행 유닛(들)(102)은 명령어들에 기초하여 연산들을 수행할 수 있는 산술 로직 유닛, 또는 다른 유형의 로직 유닛을 포함할 수 있다. 명령어 디코더(102)가 명령어들을 디코딩한 결과로서, 실행 유닛(102)은 명령어들을 반영하거나 그로부터 도출되는 하나 이상의 마이크로연산들, 마이크로코드 진입점들, 마이크로명령어들, 다른 명령어들, 또는 다른 제어 신호들을 수신할 수 있다. 실행 유닛(102)은 명령어들이 하나 이상의 소스 피연산자들(SRC)을 나타내는 결과로서 동작가능할 수 있고, 명령어들에 의해 표시된 레지스터 세트의 하나 이상의 목적지 피연산자들(DEST)에 결과를 저장하도록 동작가능 할 수 있다. 실행 유닛(102)은 명령어들 또는 명령어들로부터 도출된 다른 제어 신호들을 실행하고 그에 따라 연산을 수행하는 동작을 하도록 동작가능한 회로 또는 다른 실행 로직(예컨대, 하드웨어 및/또는 펌웨어와 결합된 소프트웨어)을 포함할 수 있다. 실행 유닛(102)은 로직 유닛, ALU(arithmetic logic unit), 산술 유닛, 정수 유닛 등과 같은 임의의 종류의 실행 유닛들을 나타낼 수 있다.

소스 및 목적지 피연산자들 중 일부 또는 전부는 레지스터 세트의 레지스터들 또는 메모리에 저장될 수 있다. 레지스터 세트는, 상태 레지스터, 플래그 레지스터 등과 같은 잠재적으로 다른 레지스터들과 함께, 레지스터 파일의 일부일 수 있다. 레지스터는 데이터를 저장하는 데 사용될 수 있는 저장 장소 또는 디바이스일 수 있다. 레지스터 세트는 종종 실행 유닛(들)을 갖는 다이 상에 물리적으로 위치해 있을 수 있다. 레지스터들은 프로세서의 외부로부터 또는 프로그래머의 관점으로부터 가시적일 수 있다. 예를 들어, 명령어들은 레지스터들에 저장된 피연산자들을 특정할 수 있다. 본 명세서에 기술된 바와 같이 데이터를 저장하고 제공할 수 있는 한, 각종의 상이일 유형의 레지스터들이 적합하다. 레지스터들이 재명명될 수 있거나 그렇지 않을 수 있다. 적당한 레지스터들의 예들은, 이것으로 한정되는 것은 아니지만, 전용 물리 레지스터(dedicated physical register), 레지스터 재명명을 사용하는 동적 할당 물리 레지스터(dynamically allocated physical register), 전용 및 동적 할당 물리 레지스터들의 조합 등을 포함하지만, 이들로 제한되지 않는다. 다른 대안으로서, 소스 및 목적지 피연산자들 중 하나 이상이, 예를 들어, 시스템 메모리 내의 장소와 같은, 레지스터 이외의 저장 장소에 저장될 수 있다.

일 실시예에 따르면, 실행 유닛(102)은, 하나 이상의 레지스터들(104)(예컨대, 적어도 128 비트를 갖는 레지스터들)에 특정된 SKEIN 상태, 워드 입력, 및 회전 값과 같은 데이터(110)를 사용하여, 명령어 디코더(101)에 의해 수신되고 제공된 SIMD(single-instruction-multiple-data) 명령어에 응답하여 다수의 라운드의 SKEIN MIX-PERMUTE 연산들을 수행할 수 있는 하나 이상의 SKEIN 유닛들(106)을 더 포함한다. 일 실시예에서, 레지스터들(104)과 같은 각각이 적어도 128 비트를 갖는 레지스터들의 세트가 MIX-PERMUTE 연산들의 입력들 및/또는 출력들을 저장하는 데 이용된다. 256-비트 SKEIN 상태들이 XMM 레지스터들과 같은 적어도 128 비트를 갖는 한 쌍의 레지스터들에 저장된다.

SKEIN256에 대해, 4개의 64-비트 피연산자들이 있고, 그 다음 라운드에 대해 피연산자 쌍들 (0, 1) 및 (2, 3)이 피연산자 쌍들 (0, 3) 및 (2, 1)로 치환된다:

라운드 1: 0 1 2 3

라운드 2: 0 3 2 1

라운드 3: 0 1 2 3

SKEIN256에 대해, 워드 페어링(words pairing)이 매 2번째의 라운드마다 반복된다. 홀수 라운드들 1, 3, 5, 7 ...에 대해, 피연산자들 0 및 1은 제1 MIX 함수를 위해 페어링되고, 피연산자들 2 및 3은 제2 MIX 함수를 위해 페어링된다. 도 5에 도시된 바와 같이, 짝수 라운드들 0, 2, 4, 6 ...에 대해, 피연산자들 0 및 3은 제1 MIX 함수를 위해 페어링되고, 피연산자들 2 및 1은 제2 MIX 함수를 위해 페어링된다. 도 5를 참조하여, 일 실시예에 따르면, 제1 128-비트 XMM 레지스터(501)는 2개의 64-비트 워드들을 제1 피연산자로서 저장하고, 제2 128-비트 XMM 레지스터(502)는 다른 2개의 64-비트 워드들을 제2 피연산자로서 저장한다. 제3 피연산자로서의 즉치 바이트(immediate byte)(503)는 MIX 함수들에 대한 회전 값을 저장한다. SKEIN 유닛(106)은 그 다음 라운드에 대한 새로운 워드들(504)을 발생시키기 위해 다수의 라운드의 SKEIN MIX-PERMUTE 연산들을 수행하기 위한 것이다. 일 실시예에서, 워드 1 및 워드 3(예컨대, 홀수 워드들)은 XMM 레지스터(501)에 저장되는 반면, 워드 0 및 워드 2(예컨대, 짝수 워드들)은 XMM 레지스터(503)에 저장된다. 피연산자(503)는 도 1a의 회전 값 R_d,i를 나타내고, 여기서 R_d,i는 도 3에 도시된 바와 같은 테이블에 기초하여 결정된다.

일 실시예에 따르면, 홀수 및 짝수 XMM 레지스터들의 비트들[127:64]와 홀수 및 짝수 XMM 레지스터들의 비트들[63:0]에 기초한 SKEIN MIX 함수의 실행은 4개의 내부 64-비트 값들 round1_even_high, round1_odd_high, round1_even low, 및 round1_odd low를 생성한다. 이어서, 제2 쌍의 MIX 함수들이, 제2 세트의 4개의 내부 64-비트 값들 round2_even_high, round2_odd_high, round2_even_low, 및 round2_odd_low를 생성하기 위해, round1_odd_high와 함께 round1_even_low에 대해 그리고 round1_odd_low와 함께 round1_even_high에 대해 수행된다. 이것은, 도 6에 도시된 바와 같이, 라운드 1의 치환(permutation) 및 라운드 2의 MIX 함수를 효과적으로 수행한다.

일 실시예에 따르면, SKEIN256에 대해, 2개의 명령어들 SKEIN256_ODD 및 SKEIN256_EVEN은 다수의 라운드의 SKEIN MIX-PERMUTE 연산들(예컨대, 2번의 라운드의 SKEIN256)을 수행하도록 정의된다. 명령어 SKEIN256_ODD는 2번의 라운드의 SKEIN MIX-PERMUTE 연산들 후에 홀수 워드들 1 및 3의 새로운 값들을 발생시킨다. 명령어 SKEIN256_EVEN는 2번의 라운드의 SKEIN MIX-PERMUTE 연산들 후에 짝수 워드들 0 및 2의 새로운 값들을 발생시킨다.

일 실시예에서, 도 7a에 도시된 바와 같이, 명령어 SKEIN256_ODD는 다음과 같이 정의된다:

SKEIN256_ODD XMM1, XMM2, imm

소스로서, XMM1이 다음과 같이 정의된다:

XMM1 [127:64] = word1

XMM1 [63:0] = word3

소스로서, XMM2가 다음과 같이 정의된다:

XMM2 [127:64] = word0

XMM2 [63:0] = word2

즉치 바이트 imm은 R_d,i를 나타낸다. 목적지로서, 새로운 홀수 워드들 1 및 3은 다음과 같이 XMM1에 의해 표시된 저장 장소에 저장된다:

XMM1 [127:64] = new word1

XMM1 [63:0] = new word3

일 실시예에서, 도 7b에 도시된 바와 같이, 명령어 SKEIN256_EVEN는 다음과 같이 정의된다:

SKEIN256_EVEN XMM1, XMM2, imm

소스로서, XMM1이 다음과 같이 정의된다:

XMM1 [127:64] = word0

XMM1 [63:0] = word2

소스로서, XMM2가 다음과 같이 정의된다:

XMM2 [127:64] = word1

XMM2 [63:0] = word3

즉치 바이트 imm은 R_d _,i를 나타낸다. 목적지로서, 새로운 홀수 워드들 0 및 2는 다음과 같이 XMM1에 의해 표시된 저장 장소에 저장된다:

XMM1 [127:64] = new word0

XMM1 [63:0] = new word2

상기 명령어들을 이용하는 의사 코드의 예가 다음과 같이 나타내어져 있다:

XMM1 [127:64] = word1

XMM1 [63:0] = word3

XMM2 [127:64] = word0

XMM2 [63:0] = word2

Mov XMM3, XMM1 // SKEIN256_EVEN에 대한 홀수 워드들을 유지함

SKEIN256_ODD XMM 1, XMM2, imm // 2번의 라운드 후의 홀수 워드들

SKEIN256_EVEN XMM2, XMM3, imm

3-사이클 파이프라인에서는, 매 4개의 사이클마다 2번의 라운드를 달성할 수 있다. 즉치 피연산자는 MIX 함수들의 회전 값들을 특정한다.

도 8은 일 실시예에 따른 SKEIN MIX-PERMUTE 연산들을 수행하는 방법을 나타낸 흐름도이다. 방법(800)은 도 5의 프로세서(100)에 의해 수행될 수 있다. 도 8을 참조하면, 블록(801)에서, 처리 로직은 SKEIN MIX-PERMUTE 연산들을 수행하기 위한 제1 피연산자, 제2 피연산자, 및 제3 피연산자를 갖는 명령어(예컨대, SKEIN256_EVEN 또는 SKEIN256_ODD)를 수신한다. 블록(802)에서, 처리 로직은 제1 피연산자에 의해 표시된 저장 장소로부터 홀수 워드들을 획득한다. 블록(803)에서, 처리 로직은 제2 피연산자에 의해 표시된 저장 장소로부터 짝수 워드들을 획득한다. 블록(804)에서, 처리 로직은 제3 피연산자에 의해 표시된 저장 장소로부터 획득된 회전 값을 사용하여 홀수 및 짝수 워드들에 기초하여 다수의 라운드의 SKEIN MIX-PERMUTE 연산들을 수행한다. 블록(805)에서, SKEIN MIX-PERMUTE 연산들의 결과들이 제1 피연산자에 의해 표시된 저장 장소에 저장된다.

다른 실시예에 따르면, 피연산자들의 대안의 레이아웃이 또한 구현될 수 있다. 예를 들어, 워드 0 및 워드 1이 하나의 XMM 레지스터에 저장될 수 있다: XMM1 [127:64] = word0; XMM1 [63:0] = word1. 워드 2 및 워드 3이 다른 XMM 레지스터에 저장될 수 있다: XMM2 [127:64] = word2; XMM2 [63:0] = word3. 이것은 (앞서 기술한 바와 같은 홀수-짝수 레이아웃 대신에) 정규 레이아웃(regular layout)이라고 한다. 2의 배수의 라운드들이 수행되면, 치환은 피연산자들이 원래의 레이아웃으로 되돌아가게 한다. 따라서, 명령어 세트는 앞서 기술한 2개 대신에 4번의 라운드를 수행할 수 있다.

1. SKEIN256_ODD, SKEIN256_EVEN (2번의 라운드)

2. SKEIN256_HIGH, SKEIN256_LOW (2번의 라운드, 정규 레이아웃)

3. SKEIN256_ODD, SKEIN256_EVEN (4번의 라운드)

4. SKEIN256_HIGH, SKEIN256_LOW (4번의 라운드, 정규 레이아웃)

즉치 바이트는 도 3의 회전 값들의 테이블에서의 행들의 쌍들에 매핑되는 2-라운드 ISA에 대한 4개의 값들을 접수하는 것으로서 정의될 것이다. 4-라운드 ISA에 대해, 2개의 값들이 즉치 바이트에 특정될 수 있고, 테이블의 상반부 또는 하반부를 선택할 것이다.

추가의 실시예에 따르면, 앞서 기술한 기법들이 또한 SKEIN512에 적용될 수 있다. SKEIN512에서, 4번의 라운드의 완료 후에 서브키가 추가된다. 512-비트 SKEIN 상태 데이터가 XMM 레지스터들과 같은 4개의 128-비트 레지스터들에 저장될 필요가 있다. SKEIN512에 대해, 8개의 64-비트 연산들이 있고, 그 다음 라운드에 대해 피연산자 쌍들 (0, 1), (2, 3), (4, 5), 및 (6, 7)이 피연산자 쌍들 (2, 1), (4, 7), (6, 5), 및 (0, 3)으로 치환된다:

라운드 1: 0, 1, 2, 3, 4, 5, 6, 7

라운드 2: 2, 1, 4, 7, 6, 5, 0, 3

라운드 3: 4, 1, 6, 3, 0, 5, 2, 7

라운드 4: 6, 1, 0, 7, 2, 5, 4, 3

라운드 5: 0, 1, 2, 3, 4, 5, 6, 7

SKEIN512에 대해, 워드 페어링이 매 4번째의 라운드마다 반복된다. 라운드들 간에 피연산자들을 셔플링(shuffle)할 필요가 있는 명령어들을 피하기 위해, XMM 레지스터들에 홀수 피연산자들이 함께 저장되고 짝수 피연산자들이 함께 저장된다. SKEIN512에 대한 치환은 각각의 홀수 워드가 반복된 4-라운드 패턴에서 상이한 짝수 워드와 페어링되게 한다.

홀수 워드들: 1, 3, 5, 7

짝수 라운드1: 0, 2, 4, 6

짝수 라운드2: 2, 0, 6, 4

짝수 라운드3: 4, 6, 0, 2

짝수 라운드4: 6, 4, 2, 0

짝수 라운드5: 0, 2, 4, 6 // 홀수/짝수 페어링이 반복됨

상기 테이블은 4번의 라운드의 SKEIN512 연산들에 대한 홀수/짝수 워드 페어링들을 나타내고 있다. 라운드 1 및 라운드 2에서, SKEIN256에 대해서와 유사한 방식으로 - 제1 라운드에 대해 동일한 레인에서 그리고 제2 라운드에 대해 교차 레인(cross lane)에서 - 홀수 워드들 1 및 3이 짝수 워드들 0 및 2와 페어링된다. 또한 라운드 1 및 라운드 2에서, 동일한 방식으로 홀수 워드들 5 및 7이 짝수 워드들 4 및 6과 페어링된다. 라운드 3 및 라운드 4에서, 제1 라운드에 대해 동일한 레인에서 그리고 제2 라운드에 대해 교차 레인에서 홀수 워드들 1 및 3이 짝수 워드들 4 및 6과 페어링되는 반면, 홀수 워드들 5 및 7이 짝수 워드들 0 및 2와 페어링된다. 이와 같이, 2개의 홀수 워드들 및 2개의 짝수 워드들을 처리하는 명령어들은, 2번의 라운드의 SKEIN에 대해, SKEIN512 및 SKEIN256에 대한(홀수-짝수 레이아웃으로 2번의 라운드를 처리하는 명령어 세트에 대한) 모든 경우들에서 유사하다. 명령어들에서의 주된 차이점은 즉치 피연산자에 의해 특정되는 상이한 라운드들 및 페어링들에 대해 필요한 회전 제어이다.

일 실시예에 따르면, 상기 명령어들을 이용하는 의사 코드의 한 예가 다음과 같이 나타내어져 있다:

XMM1 = word1:word3

XMM2 = word5:word7

XMM3 = word0:word2

XMM4 = word4:word6

// 먼저 (1, 3)과 (0, 2) 그리고 (5, 7)과 (4, 6)의 2 라운드 페어링을 수행함

Mov XMM5, XMM1

SKEIN512_ODD XMM1, XMM3, imm

SKEIN512_EVEN XMM3, XMM5, imm

Mov XMM6, XMM2

SKEIN512_EVEN XMM4, XMM6, imm

SKEIN512_ODD XMM2, XMM4, imm

// 이어서 (1, 3)과 (4, 6) 그리고 (5, 7)과 (0, 2)의 2 라운드 페어링을 수행함

Mov XMM5, XMM1

SKEIN512_ODD XMM 1, XMM4, imm

SKEIN512_EVEN XMM4, XMM5, imm

Mov XMM6, XMM3

SKEIN512_EVEN XMM3, XMM2, imm

SKEIN512_ODD XMM2, XMM6, imm

3-사이클 명령어 파이프라인에 대해, SKEIN512에 대한 수행은 5개의 사이클의 2번의 라운드이다(그 다음 2번의 라운드에 대해 양쪽 짝수 업데이트가 필요함). 128-비트 XMM 레지스터는 2개의 64-비트 피연산자들을 저장한다. 일 실시예에서, 워드 1 및 워드 3이 XMM 레지스터에 저장된다: XMM [127:64] = word1; XMM [63:0] = word3. 이와 유사하게, 워드 0 및 워드 2가 다른 XMM 레지스터에 저장된다: XMM [127:64] = word0; XMM [63:0] = word2. 피연산자 쌍 (5, 7) 및 (4, 6)에 대해서도 마찬가지이다.

이와 유사하게, 일 실시예에 따르면, 2개의 명령어들이 정의된다: SKEIN512_ODD 및 SKEIN512 EVEN. SKEIN512_ODD는 2번의 라운드의 MIX-PERMUTE-MIX-PERMUTE 후에 홀수 워드들에 대한 새로운 값들을 생성한다. SKEIN512_EVEN은 2번의 라운드의 MIX-PERMUTE-MIX-PERMUTE 후에 짝수 워드들에 대한 새로운 값들을 생성한다. 즉치 피연산자는 MIX 함수들에 대한 회전 값들을 특정한다. 명령어 SKEIN512_EVEN에 대해, 짝수 워드들에 대한 제2 치환을 완료하기 위해 목적지 XMM [127:64] = round2_even_low이고 XMM [63:0] = round2_even_high이다. 명령어 SKEIN512_ODD에 대해, 목적지 XMM [127:64] = round2_odd_high이고 XMM [63:0] = round2_odd_low이다. 홀수 워드들은 동일한 워드 레인들에 남아 있는데, 그 이유는 치환을 달성하기 위해 하위 워드들만이 상위 및 하위 워드 레인들을 스와핑하기만 하면 되기 때문이다.

일 실시예에 따르면, 즉치 바이트는 도 3에 나타낸 것과 같은 테이블에서의 행들의 쌍들에 매핑되는 2-라운드 ISA에 대한 4개의 값들을 접수하는 것으로서 정의될 수 있다. 그렇지만, SKEIN256와 달리, 상태들의 상위 256 비트들에 대해 동작하는지 여부에 따라 각각의 라운드에 대한 회전 값들의 상이한 세트가 있다. 또한, 이 ISA를 SKEIN1024로 확장시킬 수 있기를 원할 것이다. 일 실시예에서, 2개의 값들 X∥Y를 갖는 즉치 제어(immediate control)가 정의된다. 일 실시예에서, 각각의 명령어는 다음과 같은 방식으로 도 3의 테이블로부터의 4개의 회전 값들을 이용한다:

d j

2Y 2X

2Y 2X+1

2Y+1 2X

2Y+1 2X+1

따라서, Y 및 X가 0과 3 사이의 값들을 취하도록 치환될 것이다. 일 실시예에 따르면, 가능한 매핑은 X = imm8 [3:2], Y = imm8 [1:0]일 것이다. SKEIN512에 대해, X는 2개의 값들 0 및 1로 특정될 것이다. SKEIN256에 대해, X는 0일 것이고, Y는 처리되고 있는 라운드들에 따라 달라질 것이다.

명령어 세트 또는 명령어 세트 아키텍처(instruction set architecture, ISA)는 프로그래밍에 관련되어 있는 컴퓨터 아키텍처의 일부이고, 네이티브 데이터 유형(native data type), 명령어, 레지스터 아키텍처, 어드레싱 모드, 메모리 아키텍처, 인터럽트 및 예외 처리, 그리고 외부 입력/출력(I/O)을 포함할 수 있다. 명령어라는 용어는, 프로세서의 디코더가 매크로명령어를 디코딩한 결과인 마이크로명령어 또는 마이크로연산(마이크로-op)과 달리, 본 명세서에서 일반적으로 매크로명령어(macro-instruction) - 즉, 실행을 위해 프로세서(또는 명령어를 프로세서에 의해 처리될 하나 이상의 다른 명령어들로 (예컨대, 정적 바이너리 변환, 동적 컴파일을 비롯한 동적 바이너리 변환을 사용하여) 변환하거나, 모핑하거나, 에뮬레이트하거나, 다른 방식으로 변환하는 명령어 변환기)에 제공되는 명령어 - 를 말한다.

ISA는 명령어 세트를 구현하는 프로세서의 내부 설계인 마이크로아키텍처와 구별된다. 상이한 마이크로 아키텍처들을 갖는 프로세서들은 공통의 명령어 세트를 공유할 수 있다. 예를 들어, Intel® Pentium 4 프로세서, Intel® Core 프로세서, 및 미국 캘리포니아주 서니베일 소재의 Advanced Micro Devices, Inc.로부터의 프로세서는 x86 명령어 세트의 거의 동일한 버전(보다 최신의 버전에서 부가된 일부 확장들을 가짐)을 구현하지만, 상이한 내부 설계를 갖는다. 예를 들어, ISA의 동일한 레지스터 아키텍처가 전용 물리 레지스터, 레지스터 재명명 메커니즘(예컨대, RAT(Register Alias Table), ROB(Reorder Buffer) 및 회수 레지스터 파일(retirement register file)의 사용; 다수의 맵들 및 레지스터들의 풀의 사용)을 사용하는 하나 이상의 동적 할당 물리 레지스터 등을 비롯한 공지된 기법들을 사용하여 상이한 마이크로 아키텍처들에서 상이한 방식들로 구현될 수 있다. 달리 언급하지 않는 한, 레지스터 아키텍처, 레지스터 파일, 및 레지스터라는 문구는 본 명세서에서 소프트웨어/프로그래머에게 가시적인 것 그리고 명령어들이 레지스터들을 특정하는 방식을 말하는 데 사용된다. 구체성이 요망되는 경우, 레지스터 아키텍처에서의 레지스터/파일을 나타내기 위해, 논리적, 구조적, 또는 소프트웨어 가시적(software visible)과 같은 형용사가 사용될 것인 반면, 주어진 마이크로 아키텍처에서 레지스터들을 지정하는 데 상이한 형용사가 사용될 것이다(예컨대, 물리 레지스터, 재순서 버퍼(reorder buffer), 회수 레지스터(retirement register), 레지스터 풀(register pool)).

명령어 세트는 하나 이상의 명령어 포맷들을 포함한다. 주어진 명령어 포맷은, 그 중에서도 특히, 수행될 오피코드(opcode) 및 그 연산이 수행될 피연산자(들)를 특정하는 다양한 필드들(비트들의 수, 비트들의 위치)을 정의한다. 일부 명령어 포맷들은 명령어 템플릿(또는 하위 포맷(subformat))의 정의를 통해 추가로 분해된다. 예를 들어, 주어진 명령어 포맷의 명령어 템플릿은 명령어 포맷의 필드들의 상이한 서브세트들(포함된 필드들이 통상적으로 동일한 순서로 있지만, 적어도 일부는, 보다 적은 필드들이 포함되어 있기 때문에, 상이한 비트 위치들을 가짐)을 가지도록 정의될 수 있고 및/또는 주어진 필드가 상이하게 해석되도록 정의될 수 있다. 따라서, ISA의 각각의 명령어가 주어진 명령어 포맷을 사용하여(그리고, 정의되어 있는 경우, 그 명령어 포맷의 명령어 템플릿들 중 주어진 명령어 템플릿으로) 표현되고, 연산 및 피연산자들을 특정하는 필드들을 포함한다. 예를 들어, 예시적인 ADD 명령어는 특정의 오피코드 그리고 그 오피코드를 특정하는 오피코드 필드 및 피연산자들(소스 1/목적지 및 소스 2)을 선택하는 피연산자 필드들을 포함하는 명령어 포맷을 가지며; 명령어 스트림에서의 이 ADD 명령어가 출현하면 특정의 피연산자들을 선택하는 피연산자 필드들 내에 특정의 콘텐츠를 가질 것이다.

과학, 금융, 자동 벡터화 범용(auto-vectorized general purpose), RMS(recognition, mining, and synthesis, 인식, 마이닝 및 합성), 그리고 시각 및 멀티미디어 애플리케이션(예컨대, 2D/3D 그래픽, 영상 처리, 비디오 압축/압축 해제, 음성 인식 알고리즘 및 오디오 조작)은 종종 많은 수의 데이터 항목들에 대해 동일한 연산이 수행되는 것을 필요로 한다("데이터 병렬성(data parallelism)"이라고 함). SIMD(Single Instruction Multiple Data)는 프로세서로 하여금 다수의 데이터 항목들에 대해 연산을 수행하게 하는 유형의 명령어를 말한다. SIMD 기술은 레지스터 내의 비트들을, 각각이 별도의 값을 나타내는 다수의 고정-크기 데이터 요소들로 논리적으로 분할할 수 있는 프로세서에 특히 적합하다. 예를 들어, 256-비트 레지스터 내의 비트들은 4개의 별도의 64-비트 패킹된 데이터 요소들(쿼드워드(Q) 크기 데이터 요소들), 8개의 별도의 32-비트 패킹된 데이터 요소들(더블워드(D) 크기 데이터 요소들), 16개의 별도의 16-비트 패킹된 데이터 요소들(워드(W) 크기 데이터 요소들), 또는 32개의 별도의 8-비트 데이터 요소들(바이트(B) 크기 데이터 요소들)로서 처리될 소스 피연산자로서 특정될 수 있다. 이 유형의 데이터는 패킹된(packed) 데이터 유형 또는 벡터 데이터 유형이라고 하고, 이 데이터 유형의 피연산자들은 패킹된 데이터 피연산자 또는 벡터 피연산자라고 한다. 환언하면, 패킹된 데이터 항목 또는 벡터는 패킹된 데이터 요소들의 시퀀스를 말하고, 패킹된 데이터 피연산자 또는 벡터 피연산자는 SIMD 명령어(패킹된 데이터 명령어 또는 벡터 명령어라고도 함)의 소스 또는 목적지 피연산자이다.

예로서, 일 유형의 SIMD 명령어는 동일한 크기의, 동일한 수의 데이터 요소들을 갖는 그리고 동일한 데이터 요소 순서로 되어 있는 목적지 벡터 피연산자(결과 벡터 피연산자라고도 함)를 발생시키기 위해 2개의 소스 벡터 피연산자들에 대해 수직으로 수행될 단일 벡터 연산을 특정한다. 소스 벡터 피연산자들에 있는 데이터 요소들은 소스 데이터 요소라고 하는 반면, 목적지 벡터 피연산자들에 있는 데이터 요소들은 목적지 또는 결과 데이터 요소라고 한다. 이들 소스 벡터 피연산자는 동일한 크기이고, 동일한 폭의 데이터 요소들을 포함하며, 따라서 동일한 수의 데이터 요소들을 포함한다. 2개의 소스 벡터 피연산자들에서 동일한 비트 위치에 있는 소스 데이터 요소들은 데이터 요소들의 쌍(대응하는 데이터 요소들이라고도 함; 즉, 각각의 소스 피연산자의 데이터 요소 위치 0에 있는 데이터 요소가 대응하고, 각각의 소스 피연산자의 데이터 요소 위치 1에 있는 데이터 요소가 대응하며, 이하 마찬가지임)을 형성한다. 그 SIMD 명령어에 의해 특정된 연산은 소스 데이터 요소들의 이러한 쌍들 각각에 대해 개별적으로 수행되어, 일치하는 수의 결과 데이터 요소들을 발생시키고, 따라서 소스 데이터 요소들의 각각의 쌍은 대응하는 결과 데이터 요소를 갖는다. 연산이 수직이기 때문에 그리고 결과 벡터 피연산자가 동일한 크기이고, 동일한 수의 데이터 요소들을 가지며, 결과 데이터 요소들이 소스 벡터 피연산자들과 동일한 데이터 요소 순서로 저장되기 때문에, 결과 데이터 요소들은 소스 벡터 피연산자들에서의 그의 대응하는 소스 데이터 요소들의 쌍과 동일한 결과 벡터 피연산자의 비트 위치들에 있다. 이 예시적인 유형의 SIMD 명령어에 부가하여, (예컨대, 단지 하나의 또는 3개 이상의 소스 벡터 피연산자들을 갖는, 수평으로 연산되는, 상이한 크기인 결과 벡터 피연산자를 발생시키는, 상이한 크기의 데이터 요소들을 갖는, 그리고/또는 상이한 데이터 요소 순서를 갖는) 각종의 다른 유형의 SIMD 명령어들이 있다. 목적지 벡터 피연산자(또는 목적지 피연산자)라는 용어가, (다른 명령어에 의한 그 동일한 장소의 특정에 의해) 목적지 피연산자가 다른 명령어에 의한 소스 피연산자로서 액세스될 수 있도록, 그 목적지 피연산자를 한 장소(그 명령어에 의해 특정된 레지스터 또는 메모리 주소)에 저장하는 것을 비롯하여, 명령어에 의해 특정된 연산을 수행한 직접적인 결과로서 정의된다는 것을 잘 알 것이다.

x86, MMX, SSE(Streaming SIMD Extensions), SSE2, SSE3, SSE4.1, 및 SSE4.2 명령어들을 포함하는 명령어 세트를 갖는 Intel® Core 프로세서들에 의해 이용되는 것과 같은 SIMD 기술은 애플리케이션 성능의 상당한 개선을 가능하게 해주었다. AVX(Advanced Vector Extensions)(AVX1 및 AVX2)라고 하고 VEX(Vector Extensions) 코딩 방식을 사용하는 부가의 세트의 SIMD 확장들이 발표 및/또는 공표되었다(예컨대, Intel®64 and IA-32 Architectures Software Developers Manual(2011년 10월)을 참조; 그리고 Intel® Advanced Vector Extensions Programming Reference(2011년 6월)를 참조).

본 명세서에 기술된 명령어(들)의 실시예들은 상이한 포맷들로 구현될 수 있다. 그에 부가하여, 예시적인 시스템들, 아키텍처들, 및 파이프라인들이 이하에서 상세히 기술된다. 명령어(들)의 실시예들은 이러한 시스템들, 아키텍처들, 및 파이프라인들에서 실행될 수 있지만, 상세히 기술된 것들로 제한되지 않는다.

VEX 인코딩은 명령어들이 3개 이상의 피연산자들을 가질 수 있게 하고, SIMD 벡터 레지스터들이 128 비트보다 더 길어질 수 있게 한다. VEX 프리픽스의 사용은 3-피연산자(또는 그 이상) 신택스(syntax)를 제공한다. 예를 들어, 이전의 2-피연산자 명령어들은 소스 피연산자를 덮어쓰기하는 A = A + B와 같은 연산들을 수행하였다. VEX 프리픽스의 사용은 피연산자들이 A = B + C와 같이 비파괴적 연산들을 수행할 수 있게 한다.

도 9a는 VEX 프리픽스(2102), 실제 오피코드 필드(2130), Mod R/M 바이트(2140), SIB 바이트(2150), 변위 필드(2162), 및 IMM8(2172)을 포함하는 예시적인 AVX 명령어 포맷을 나타낸 것이다. 도 9b는 도 9a로부터의 어느 필드들이 전체 오피코드 필드(full opcode field)(2174) 및 베이스 연산 필드(base operation field)(2142)를 구성하는지를 나타낸 것이다. 도 9c는 도 9a로부터의 어느 필드들이 레지스터 인덱스 필드(2144)를 구성하는지를 나타낸 것이다.

VEX 프리픽스(바이트들 0-2)(2102)는 3-바이트 형태로 인코딩된다. 제1 바이트는 특정적 C4 바이트 값(C4 명령어 포맷을 구별하기 위해 사용되는 고유한 값)을 포함하는 포맷 필드(2140)(VEX 바이트 0, 비트들 [7:0])이다. 제2 및 제3 바이트들(VEX 바이트들 1 및 2)는 특정의 기능을 제공하는 다수의 비트 필드들을 포함한다. 구체적으로는, REX 필드(2105)(VEX 바이트 1, 비트들 [7-5])는 VEX.R 비트 필드(VEX 바이트 1, 비트 [7] - R), VEX.X 비트 필드(VEX 바이트 1, 비트 [6] - X), 및 VEX.B 비트 필드(VEX 바이트 1, 비트[5] - B)로 이루어져 있다. 명령어들의 다른 필드들은, 본 기술 분야에 공지된 바와 같이, 레지스터 인덱스들의 하위 3 비트를 인코딩하고(rrr, xxx, 및 bbb), 따라서 Rrrr, Xxxx, 및 Bbbb는 VEX.R, VEX.X, 및 VEX.B를 부가함으로써 형성될 수 있다. 오피코드 맵 필드(2115)(VEX 바이트 1, 비트들 [4:0] - mmmmm)는 암시된 선두 오피코드 바이트를 인코딩하는 내용을 포함한다. W 필드(2164)(VEX 바이트 2, 비트 [7] - W)는 표기법 VEX.W로 표현되고, 명령어에 따라 상이한 기능들을 수행한다. VEX.vvvv(2120)(VEX 바이트 2, 비트들 [6:3] - vvvv)의 역할은 다음과 같은 것을 포함할 수 있다: 1) VEX.vvvv는 반전된(1의 보수) 형태로 특정되어 있는 제1 소스 레지스터 피연산자를 인코딩하고 2개 이상의 소스 피연산자들을 갖는 명령어들에 유효하다; 2) VEX.vvvv는 특정의 벡터 시프트들에 대해 1의 보수 형태로 특정되어 있는 목적지 레지스터 피연산자를 인코딩한다; 또는 3) VEX.vvvv는 어떤 피연산자도 인코딩하지 않고, 그 필드는 예약되어 있으며 1111b를 포함하고 있어야 한다. VEX.L 크기 필드(2168)(VEX 바이트 2, 비트 [2]-L) = 0인 경우, 이는 128 비트 벡터를 나타내고; VEX.L = 1인 경우, 이는 256 비트 벡터를 나타낸다. 프리픽스 인코딩 필드(2125)(VEX 바이트 2, 비트들 [1:0] - pp)는 베이스 연산 필드에 대한 부가의 비트들을 제공한다.

실제 오피코드 필드(2130)(바이트 3)는 또한 오피코드 바이트라고도 한다. 오피코드의 일부는 이 필드에 특정되어 있다. MOD R/M 필드(2140)(바이트 4)는 MOD 필드(2142)(비트들 [7-6]), Reg 필드(2144)(비트들 [5-3]), 및 R/M 필드(2146)(비트들 [2-0])를 포함한다. Reg 필드(2144)의 역할은 다음과 같은 것들을 포함할 수 있다: 목적지 레지스터 피연산자 또는 소스 레지스터 피연산자(Rrrr)의 rrr))를 인코딩하는 것, 또는 오피코드 확장으로서 처리되고 임의의 명령어 피연산자를 인코딩하기 위해 사용되지 않는다. R/M 필드(2146)의 역할은 다음과 같은 것들을 포함할 수 있다: 메모리 주소를 참조하는 명령어 피연산자를 인코딩하는 것 또는 목적지 레지스터 피연산자 또는 소스 레지스터 피연산자를 인코딩하는 것.

스케일, 인덱스, 베이스(Scale, Index, Base)(SIB) - 스케일 필드(2150)(바이트 5)의 내용은 메모리 주소 생성을 위해 사용되는 SS(2152)(비트들 [7-6])를 포함한다. SIB.xxx(2154)(비트들 [5-3]) 및 SIB.bbb(2156)(비트들 [2-0])의 내용은 레지스터 인덱스들 Xxxx 및 Bbbb와 관련하여 앞서 언급되었다. 변위 필드(2162) 및 즉치 필드(IMM8)(2172)는 주소 데이터를 포함한다.

벡터 친화형 명령어 포맷은 벡터 명령어들에 적합한 명령어 포맷이다(예컨대, 벡터 연산들에 특유한 특정의 필드들이 있다). 벡터 친화형 명령어 포맷을 통해 벡터 연산 및 스칼라 연산 둘 다가 지원되는 실시예들이 기술되어 있지만, 대안의 실시예들은 벡터 친화형 명령어 포맷으로 된 벡터 연산들만을 사용한다.

도 10a, 도 10b 및 도 10c는 본 발명의 실시예들에 따른, 일반 벡터 친화형 명령어 포맷 및 그의 명령어 템플릿들을 나타낸 블록도들이다. 도 10a는 본 발명의 실시예들에 따른, 일반 벡터 친화형 명령어 포맷 및 그의 클래스 A 명령어 템플릿들을 나타낸 블록도인 반면; 도 10b는 본 발명의 실시예들에 따른, 일반 벡터 친화형 명령어 포맷 및 그의 클래스 B 명령어 템플릿들을 나타낸 블록도이다. 구체적으로는, 클래스 A 및 클래스 B 명령어 템플릿들 - 이들 둘 다는 메모리 액세스 없음(no memory access)(2205) 명령어 템플릿들 및 메모리 액세스(2220) 명령어 템플릿들을 포함함 - 이 정의되어 있는 일반 벡터 친화형 명령어 포맷(2200)이 나타내어져 있다. 벡터 친화형 명령어 포맷의 맥락에서 "일반"이라는 용어는 임의의 특정의 명령어 세트에 연계되어 있지 않은 명령어 포맷을 말한다.

벡터 친화형 명령어 포맷이 다음과 같은 것들: 32 비트(4 바이트) 또는 64 비트(8 바이트) 데이터 요소 폭들(또는 크기들)을 갖는 64 바이트 벡터 피연산자 길이(또는 크기) (따라서, 64 바이트 벡터는 16개의 더블워드-크기 요소들 또는 대안적으로 8개의 쿼드워드-크기 요소들로 이루어져 있음); 16 비트(2 바이트) 또는 8 비트(1 바이트) 데이터 요소 폭들(또는 크기들)을 갖는 64 바이트 벡터 피연산자 길이(또는 크기); 32 비트(4 바이트), 64 비트(8 바이트), 16 비트(2 바이트), 또는 8 비트(1 바이트) 데이터 요소 폭들(또는 크기들)을 갖는 32 바이트 벡터 피연산자 길이(또는 크기); 및 32 비트(4 바이트), 64 비트(8 바이트), 16 비트(2 바이트), 또는 8 비트(1 바이트) 데이터 요소 폭들(또는 크기들)을 갖는 16 바이트 벡터 피연산자 길이(또는 크기)를 지원하는 본 발명의 실시예들이 기술될 것이지만, 대안의 실시예들은 보다 큰, 보다 작은, 또는 상이한 데이터 요소 폭들(예컨대, 128 비트(16 바이트) 데이터 요소 폭들)을 갖는 보다 큰, 보다 작은 및/또는 상이한 벡터 피연산자 크기들(예컨대, 256 바이트 벡터 피연산자들)을 지원할 수 있다.

도 10a에서의 클래스 A 명령어 템플릿들은 다음과 같은 것을 포함하고 있다: 1) 메모리 액세스 없음(2205) 명령어 템플릿들 내에는, 메모리 액세스 없음, 전체 반올림 제어 유형 연산(full round control type operation)(2210) 명령어 템플릿, 및 메모리 액세스 없음, 데이터 변환 유형 연산(2215) 명령어 템플릿이 도시되어 있음; 및 2) 메모리 액세스(2220) 명령어 템플릿들 내에는, 메모리 액세스, 임시(temporal)(2225) 명령어 템플릿 및 메모리 액세스, 비임시(non-temporal)(2230) 명령어 템플릿이 도시되어 있음. 도 10b에서의 클래스 B 명령어 템플릿들은 다음과 같은 것을 포함하고 있다: 1) 메모리 액세스 없음(2205) 명령어 템플릿들 내에는, 메모리 액세스 없음, 기입 마스크 제어(write mask control), 부분 반올림 제어 유형 연산(partial round control type operation)(2212) 명령어 템플릿, 및 메모리 액세스 없음, 기입 마스크 제어, vsize 유형 연산(2217) 명령어 템플릿이 도시되어 있음; 및 2) 메모리 액세스(2220) 명령어 템플릿들 내에는, 메모리 액세스, 기입 마스크 제어(2227) 명령어 템플릿이 도시되어 있음.

일반 벡터 친화형 명령어 포맷(2200)은 도 10a 및 도 10b에 예시되어 있는 순서로 이하에 열거되는 하기의 필드들을 포함하고 있다. 포맷 필드(2240) - 이 필드에 있는 특정의 값(명령어 포맷 식별자 값)은 벡터 친화형 명령어 포맷, 따라서 명령어 스트림들에서의 벡터 친화형 명령어 포맷으로 된 명령어들의 출현을 고유하게 식별한다. 그에 따라, 이 필드는 일반 벡터 친화형 명령어 포맷만을 갖는 명령어 세트에 대해 필요하지 않다는 점에서 선택적이다. 베이스 연산 필드(2242) - 그의 내용은 상이한 베이스 연산들을 구분한다.

레지스터 인덱스 필드(2244) - 그의 내용은, 직접 또는 주소 생성을 통해, 레지스터에 있든 메모리에 있든 간에, 소스 및 목적지 피연산자들의 장소들을 특정한다. 특정들은 PxQ(예컨대, 32x512, 16x128, 32x1024, 64x1024) 레지스터 파일로부터 N개의 레지스터들을 선택하기에 충분한 수의 비트들을 포함한다. 일 실시예에서, N이 3개까지의 소스들 및 하나의 목적지 레지스터일 수 있지만, 대안의 실시예들은 보다 많은 또는 보다 적은 수의 소스 및 목적지 레지스터들을 지원할 수 있다 (예컨대, 이 소스들 중 하나가 또한 목적지로서 역할하는 경우 2개까지의 소스들을 지원할 수 있고, 이 소스들 중 하나가 또한 목적지로서 역할하는 경우 3개까지의 소스들을 지원할 수 있으며, 2개까지의 소스들 및 하나의 목적지를 지원할 수 있다).

수정자(modifier) 필드(2246) - 그의 내용은 메모리 액세스를 특정하는 일반 벡터 명령어 포맷으로 된 명령어들의 출현을 그렇지 않은 것과 구분한다 - 즉, 메모리 액세스 없음(2205) 명령어 템플릿들과 메모리 액세스(2220) 명령어 템플릿들을 구분함 -. 메모리 액세스 연산들은 메모리 계층구조로부터 판독하고 그리고/또는 그에 기입하는 반면(어떤 경우들에서, 레지스터들 내의 값들을 사용하여 소스 및/또는 목적지 주소들을 특정함), 비-메모리 액세스 연산들은 그렇지 않다(예컨대, 소스 및 목적지들이 레지스터들임). 일 실시예에서, 이 필드가 또한 메모리 주소 계산들을 수행하는 3가지 상이한 방식들 중에서 선택을 하지만, 대안의 실시예들은 메모리 주소 계산들을 수행하는 보다 많은, 보다 적은, 또는 상이한 방식들을 지원할 수 있다.

보강 연산 필드(augmentation operation field)(2250) - 그의 내용은 각종의 상이한 연산들 중 어느 것이 베이스 연산에 부가하여 수행되어야 하는지를 구분한다. 이 필드는 컨텍스트 특정적이다(context specific). 본 발명의 일 실시예에서, 이 필드는 클래스 필드(2268), 알파(alpha) 필드(2252), 및 베타(beta) 필드(2254)로 나누어져 있다. 보강 연산 필드(2250)는 2개, 3개 또는 4개의 명령어들보다는 단일 명령어에서 공통된 연산들의 그룹들이 수행될 수 있게 한다. 스케일 필드(2260) - 그의 내용은 메모리 주소 생성을 위해 인덱스 필드의 내용을 스케일링하는 것을 가능하게 한다(예컨대, 2^스케일*인덱스 + 베이스를 사용하는 주소 생성의 경우).

변위 필드(2262A) - 그의 내용은 메모리 주소 생성의 일부로서 사용된다(예컨대, 2^스케일*인덱스 + 베이스 + 변위를 사용하는 주소 생성의 경우). 변위 인자 필드(2262B)(변위 필드(2262A)를 변위 인자 필드(2262B) 바로 위에 병치하는 것은 한쪽 또는 다른쪽이 사용된다는 것을 나타낸다는 것에 유의함) - 그의 내용은 주소 생성의 일부로서 사용되고, 메모리 액세스의 크기(N)로 스케일링되어야 하는 변위 인자를 특정함 - 여기서 N은 메모리 액세스에서의 바이트들의 수이다(예컨대, 2^스케일*인덱스 + 베이스 + 스케일링된 변위를 사용하는 주소 생성의 경우). 중복 하위 비트들(redundant low-order bits)이 무시되고, 따라서 변위 인자 필드의 내용은 메모리 피연산자 총 크기(N)와 곱해져, 유효 주소를 계산하는 데 사용될 최종 변위를 발생시킨다. N의 값은 전체 오피코드 필드(full opcode field)(2274)(본 명세서에 나중에 기술됨) 및 데이터 조작 필드(data manipulation field)(2254C)에 기초하여 런타임 시에 프로세서 하드웨어에 의해 결정된다. 변위 필드(2262A) 및 변위 인자 필드(2262B)는, 이들이 메모리 액세스 없음(2205) 명령어 템플릿들에 대해 사용되지 않고 그리고/또는 상이한 실시예들이 둘 중 하나만을 구현하거나 어느 것도 구현하지 않을 수 있다는 점에서, 선택적이다.

데이터 요소 폭 필드(2264) - 그의 내용은 (일부 실시예들에서, 모든 명령어들에 대해; 다른 실시예들에서, 명령어들 중 일부에 대해서만) 다수의 데이터 요소 폭들 중 어느 것이 사용되어야 하는지를 구분한다. 이 필드는, 단지 하나의 데이터 요소 폭이 지원되고 그리고/또는 데이터 요소 폭들이 오피코드들의 일부 측면들을 사용하여 지원되는 경우에 필요하지 않다는 점에서, 선택적이다.

기입 마스크 필드(2270) - 그의 내용은, 데이터 요소 위치별로, 목적지 벡터 피연산자에서의 데이터 요소 위치가 베이스 연산 및 보강 연산의 결과를 반영하는지를 제어한다. 클래스 A 명령어 템플릿들은 병합-기입 마스킹(merging- writemasking)을 지원하는 반면, 클래스 B 명령어 템플릿들은 병합-기입 마스킹 및 제로화-기입 마스킹(zeroing-writemasking) 둘 다를 지원한다. 병합할 때, 벡터 마스크들은 목적지에 있는 요소들의 임의의 세트가 (베이스 연산 및 보강 연산에 의해 특정되는) 임의의 연산의 실행 동안 업데이트들로부터 보호될 수 있게 하고; 다른 일 실시예에서, 대응하는 마스크 비트가 0을 갖는 경우 목적지의 각각의 요소의 오래된 값을 유지한다. 이와 달리, 제로화할 때, 벡터 마스크들은 목적지에 있는 요소들의 임의의 세트가 (베이스 연산 및 보강 연산에 의해 특정되는) 임의의 연산의 실행 동안 제로화될 수 있게 하고; 일 실시예에서, 대응하는 마스크 비트가 0 값을 가질 때 목적지의 요소는 0으로 설정된다. 이 기능의 서브세트는 수행 중인 연산의 벡터 길이(즉, 첫번째 것부터 마지막 것까지, 수정 중인 요소들의 범위)를 제어할 수 있는 것이지만; 수정되는 요소들이 연속적일 필요는 없다. 이와 같이, 기입 마스크 필드(2270)는 로드, 저장, 산술, 논리 등을 비롯한 부분 벡터 연산을 가능하게 한다. 기입 마스크 필드(2270)의 내용이 사용될 기입 마스크를 포함하는 다수의 기입 마스크 레지스터들 중 하나를 선택하는(따라서, 기입 마스크 필드(2270)의 내용이 수행될 그 마스킹을 간접적으로 식별하는) 본 발명의 실시예들이 기술되어 있지만, 대안의 실시예들은, 그 대신에 또는 그에 부가하여, 기입 마스크 필드(2270)의 내용이 수행될 마스킹을 직접 특정할 수 있게 한다.

즉치 필드(2272) - 그의 내용은 즉치의 특정을 가능하게 한다. 이 필드는, 즉치를 지원하지 않는 일반 벡터 친화형 포맷의 구현예에서 존재하지 않고 즉치를 사용하지 않는 명령어들에 존재하지 않는다는 점에서, 선택적이다. 클래스 필드(2268) - 그의 내용은 상이한 클래스의 명령어들 간을 구분한다. 도 10a 및 도 10b를 참조하면, 이 필드의 내용은 클래스 A 및 클래스 B 명령어들 중에서 선택을 한다. 도 10a 및 도 10b에서, 모서리가 둥근 정사각형들은 특정의 값이 필드에 존재한다는 것을 나타내는 데 사용된다(도 10a 및 도 10b에서, 각각, 클래스 필드(2268)에 대해 클래스 A(2268A) 및 클래스 B(2268B)).

클래스 A의 비-메모리 액세스(2205) 명령어 템플릿들의 경우에, 알파 필드(2252)는 RS 필드(2252A)로서 해석되고, 그의 내용은 상이한 보강 연산 유형들 중 어느 것이 수행되어야 하는지를 구분하는 반면 (예컨대, 반올림(2252A.1) 및 데이터 변환(2252A.2)은, 각각, 메모리 액세스 없음, 반올림 유형 연산(2210) 및 메모리 액세스 없음, 데이터 변환 유형 연산(2215) 명령어 템플릿들에 대해 특정됨), 베타 필드(2254)는 특정된 유형의 연산들 중 어느 것이 수행되어야 하는지를 구분한다. 메모리 액세스 없음(2205) 명령어 템플릿들에서, 스케일 필드(2260), 변위 필드(2262A), 및 변위 스케일 필드(2262B)는 존재하지 않는다.

메모리 액세스 없음 전체 반올림 제어 유형 연산(2210) 명령어 템플릿에서, 베타 필드(2254)는 반올림 제어 필드(2254A)로서 해석되고, 그의 내용(들)은 정적 반올림(static rounding)을 제공한다. 본 발명의 기술된 실시예들에서, 반올림 제어 필드(2254A)는 SAE(suppress all floating point exceptions) 필드(2256) 및 반올림 연산 제어 필드(2258)를 포함하지만, 대안의 실시예들은 이들 개념 둘 다를 동일한 필드에 인코딩하거나 이들 개념/필드 중 한쪽 또는 다른쪽만을 갖는 것을 지원할 수 있다(예컨대, 반올림 연산 제어 필드(2258)만을 가질 수 있음).

SAE 필드(2256) - 그의 내용은 예외 이벤트 보고를 디스에이블시킬지 여부를 구분하며; SAE 필드(2256)의 내용이 억압(suppression)이 인에이블되어 있다는 것을 나타낼 때, 주어진 명령어는 어떤 종류의 부동 소수점 예외 플래그도 보고하지 않으며, 어떤 부동 소수점 예외 처리자(exception handler)도 야기(raise)하지 않는다.

반올림 연산 제어 필드(2258) - 그의 내용은 반올림 연산들의 그룹 중 어느 것을 수행할지를 구분한다(예컨대, Round-up, Round-down, Round-towards-zero 및 Round-to-nearest). 따라서, 반올림 연산 제어 필드(2258)는 명령어별로 반올림 모드를 변경하는 것을 가능하게 한다. 프로세서가 반올림 모드들을 특정하는 제어 레지스터를 포함하는 본 발명의 일 실시예에서, 반올림 연산 제어 필드(2250)의 내용은 그 레지스터 값보다 우선한다

메모리 액세스 없음 데이터 변환 유형 연산(2215) 명령어 템플릿에서, 베타 필드(2254)는 데이터 변환 필드(2254B)로서 해석되고, 그의 내용은 다수의 데이터 변환들 중 어느 것이 수행되어야 하는지를 구분한다(예컨대, 데이터 변환 없음, 스위즐(swizzle), 브로드캐스트(broadcast)).

클래스 A의 메모리 액세스(2220) 명령어 템플릿의 경우에, 알파 필드(2252)는 축출 힌트(eviction hint) 필드(2252B)로서 해석되고, 그의 내용은 축출 힌트들 중 어느 것이 사용되어야 하는지를 구분하는 반면 (도 10a에서, 임시(2252B.1) 및 비임시(2252B.2)가, 각각, 메모리 액세스, 임시(2225) 명령어 템플릿 및 메모리 액세스, 비임시(2230) 명령어 템플릿에 대해 특정됨), 베타 필드(2254)는 데이터 조작 필드(2254C)로서 해석되고, 그의 내용은 다수의 데이터 조작 연산들(프리미티브(primitive)라고도 함) 중 어느 것이 수행되어야 하는지를 구분한다(예컨대, 조작 없음; 브로드캐스트; 소스의 상향 변환(up conversion); 및 목적지의 하향 변환(down conversion)). 메모리 액세스(2220) 명령어 템플릿들은 스케일 필드(2260), 및 선택적으로 변위 필드(2262A) 또는 변위 스케일 필드(2262B)를 포함하고 있다.

벡터 메모리 명령어들은 메모리로부터의 벡터 로드(vector load) 및 메모리로의 벡터 저장(vector store)을 수행하고, 변환 지원을 갖는다. 정규의 벡터 명령어들에서와 같이, 벡터 메모리 명령어들은 데이터 요소별 방식(data element-wise fashion)으로 데이터를 메모리로부터/메모리로 전달하고, 실제로 전달되는 요소들은 기입 마스크로서 선택되는 벡터 마스크의 내용에 의해 결정된다.

임시 데이터는 캐싱으로부터 이득을 볼 정도로 충분히 일찍 재사용될 가능성이 있는 데이터이다. 그렇지만, 이것은 힌트이고, 상이한 프로세서들은 이를, 힌트를 완전히 무시하는 것을 포함하는 상이한 방식들로 구현할 수 있다. 비임시 데이터는 제1 레벨 캐시에 캐싱하는 것으로부터 이득을 볼 정도로 충분히 일찍 재사용될 가능성이 없는 데이터이며, 축출을 위한 우선순위를 부여받아야 한다. 그렇지만, 이것은 힌트이고, 상이한 프로세서들은 이를, 힌트를 완전히 무시하는 것을 포함하는 상이한 방식들로 구현할 수 있다.

클래스 B의 명령어 템플릿들의 경우에, 알파 필드(2252)는 기입 마스크 제어(Z) 필드(2252C)로서 해석되고, 그의 내용은 기입 마스크 필드(2270)에 의해 제어되는 기입 마스킹이 병합인지 제로화인지를 구분한다.

클래스 B의 메모리 액세스 없음(2205) 명령어 템플릿들의 경우에, 베타 필드(2254)의 일부는 RL 필드(2257A)로서 해석되고, 그의 내용은 상이한 보강 연산 유형들 중 어느 것이 수행되어야 하는지를 구분하는 반면 (예컨대, 반올림(2257A.1) 및 벡터 길이(VSIZE)(2257A.2)는, 각각, 메모리 액세스 없음, 기입 마스크 제어, 부분 반올림 제어 유형 연산(2212) 명령어 템플릿 및 메모리 액세스 없음, 기입 마스크 제어, VSIZE 유형 연산(2217) 명령어 템플릿에 대해 특정되어 있음), 베타 필드(2254)의 나머지는 특정된 유형의 연산들 중 어느 것이 수행되어야 하는지를 구분한다. 메모리 액세스 없음(2205) 명령어 템플릿에서, 스케일 필드(2260), 변위 필드(2262A), 및 변위 스케일 필드(2262B)는 존재하지 않는다.

메모리 액세스 없음, 기입 마스크 제어, 부분 반올림 제어 유형 연산(2210) 명령어 템플릿에서, 베타 필드(2254)의 나머지는 반올림 연산 필드(2259A)로서 해석되고, 예외 이벤트 보고가 디스에이블되어 있다 (주어진 명령어는 어떤 종류의 부동 소수점 예외 플래그도 보고하지 않고, 어떤 부동 소수점 예외 처리자도 야기하지 않는다).

반올림 연산 제어 필드(2259A)는, - 반올림 연산 제어 필드(2258)와 같이, 그의 내용은 반올림 연산들의 그룹 중 어느 것을 수행할지를 구분한다(예컨대, Round-up, Round-down, Round-towards-zero 및 Round-to-nearest). 따라서, 반올림 연산 제어 필드(2259A)는 명령어별로 반올림 모드를 변경하는 것을 가능하게 한다. 프로세서가 반올림 모드들을 특정하는 제어 레지스터를 포함하는 본 발명의 일 실시예에서, 반올림 연산 제어 필드(2250)의 내용은 그 레지스터 값보다 우선한다.

메모리 액세스 없음, 기입 마스크 제어, VSIZE 유형 연산(2217) 명령어 템플릿에서, 베타 필드(2254)의 나머지는 벡터 길이 필드(2259B)로서 해석되고, 그의 내용은 다수의 데이터 벡터 길이들 중 어느 것이 수행되어야 하는지를 구분한다(예컨대, 128, 256, 또는 512 바이트).

클래스 B의 메모리 액세스(2220) 명령어 템플릿의 경우에, 베타 필드(2254)의 일부는 브로드캐스트 필드(2257B)로서 해석되고, 그의 내용은 브로드캐스트 유형 데이터 조작 연산이 수행되어야 하는지 여부를 구분하는 반면, 베타 필드(2254)의 나머지는 벡터 길이 필드(2259B)로서 해석된다. 메모리 액세스(2220) 명령어 템플릿들은 스케일 필드(2260), 및 선택적으로 변위 필드(2262A) 또는 변위 스케일 필드(2262B)를 포함하고 있다.

일반 벡터 친화형 명령어 포맷(2200)과 관련하여, 전체 오피코드 필드(2274)는 포맷 필드(2240), 베이스 연산 필드(2242), 및 데이터 요소 폭 필드(2264)를 포함하는 것으로 도시되어 있다. 전체 오피코드 필드(2274)가 이들 필드 모두를 포함하는 일 실시예가 도시되어 있지만, 전체 오피코드 필드(2274)는 이들 필드 전부를 지원하지 않는 실시예에서 이들 필드 전부보다는 적게 포함하고 있다. 전체 오피코드 필드(2274)는 연산 코드를 제공한다.

보강 연산 필드(2250), 데이터 요소 폭 필드(2264), 및 기입 마스크 필드(2270)는 이들 특징이 일반 벡터 친화형 명령어 포맷에서 명령어별로 특정될 수 있게 한다. 기입 마스크 필드 및 데이터 요소 폭 필드의 조합은 상이한 데이터 요소 폭들에 기초하여 마스크가 적용될 수 있게 한다는 점에서 유형 명령어(typed instruction)들을 생성한다.

클래스 A 및 클래스 B 내에서 발견되는 다양한 명령어 템플릿들이 상이한 상황들에서 유익하다. 본 발명의 일부 실시예들에서, 상이한 프로세서들 또는 프로세서 내의 상이한 코어들은 클래스 A만, 클래스 B만, 또는 양쪽 클래스들을 지원할 수 있다. 예를 들어, 범용 컴퓨팅을 위한 고성능 범용 비순차 코어는 클래스 B만을 지원할 수 있고, 주로 그래픽 및/또는 과학(처리량) 컴퓨팅을 위한 코어는 클래스 A만을 지원할 수 있으며, 양쪽을 위한 코어는 둘 다를 지원할 수 있다(물론, 양쪽 클래스들로부터의 템플릿들 및 명령어들 전부는 아니지만 양쪽 클래스들로부터의 템플릿들 및 명령어들의 일부 혼합을 갖는 코어는 본 발명의 범위 내에 속한다). 또한, 단일 프로세서는 다수의 코어들을 포함할 수 있고, 이들 모두가 동일한 클래스를 지원하거나 상이한 코어들이 상이한 클래스들을 지원한다. 예를 들어, 개별적인 그래픽 및 범용 코어들을 갖는 프로세서에서, 주로 그래픽 및/또는 과학 컴퓨팅을 위한 그래픽 코어들 중 하나는 클래스 A만을 지원할 수 있는 반면, 범용 코어들 중 하나 이상은 클래스 B만을 지원하는 범용 컴퓨팅을 위한 비순차 실행 및 레지스터 재명명을 갖는 고성능 범용 코어일 수 있다. 개별적인 그래픽 코어를 갖지 않는 다른 프로세서는 클래스 A 및 클래스 B 둘 다를 지원하는 하나 이상의 범용 순차 또는 비순차 코어들을 포함할 수 있다. 물론, 본 발명의 상이한 실시예들에서, 하나의 클래스로부터의 특징들이 또한 다른 클래스에서 구현될 수 있다. 상위 레벨 언어로 작성된 프로그램이 하기의 것들을 포함하는 각종의 상이한 실행가능 형태들로 될 것이다(예컨대, 적시방식(just in time)(JIT) 컴파일되거나 정적 컴파일된다): 1) 실행을 위해 대상 프로세서에 의해 지원되는 클래스(들)의 명령어들만을 갖는 형태; 또는 2) 모든 클래스들의 명령어들의 상이한 조합들을 사용하여 작성된 대안의 루틴들을 가지며 현재 코드를 실행하고 있는 프로세서에 의해 지원되는 명령어들에 기초하여 실행할 루틴들을 선택하는 제어 흐름 코드를 갖는 형태.

도 11은 본 발명의 실시예들에 따른, 예시적인 특정 벡터 친화형 명령어 포맷을 나타낸 블록도이다. 도 11은 필드들의 장소, 크기, 해석, 및 순서는 물론, 그 필드들 중 일부에 대한 값들을 특정한다는 점에서 특정적인, 특정 벡터 친화형 명령어 포맷(2300)을 나타낸 것이다. 특정 벡터 친화형 명령어 포맷(2300)은 x86 명령어 세트를 확장하는 데 사용될 수 있고, 따라서 그 필드들 중 일부는 기존의 x86 명령어 세트 및 그의 확장(예컨대, AVX)에서 사용되는 것들과 유사하거나 동일하다. 이 포맷은 확장들을 갖는 기존의 x86 명령어 세트의 프리픽스 인코딩 필드, 실제 오피코드 바이트 필드, MOD R/M 필드, SIB 필드, 변위 필드, 및 즉치 필드들과 일관성을 유지하고 있다. 도 11로부터의 필드들이 매핑되는 도 10으로부터의 필드들이 예시되어 있다.

비록 본 발명의 실시예들이 예시를 위해 일반 벡터 친화형 명령어 포맷(2200)의 맥락에서 특정 벡터 친화형 명령어 포맷(2300)을 참조하여 기술되어 있지만, 본 발명이, 청구된 경우를 제외하고는, 특정 벡터 친화형 명령어 포맷(2300)으로 제한되지 않는다는 것을 이해해야 한다. 예를 들어, 일반 벡터 친화형 명령어 포맷(2200)은 다양한 필드들에 대해 각종의 가능한 크기들을 고려하는 반면, 특정 벡터 친화형 명령어 포맷(2300)은 특정의 크기들의 필드들을 갖는 것으로 도시되어 있다. 특정의 예로서, 특정 벡터 친화형 명령어 포맷(2300)에서 데이터 요소 폭 필드(2264)가 1 비트 필드로서 예시되어 있지만, 본 발명이 그것으로 제한되지 않는다(즉, 일반 벡터 친화형 명령어 포맷(2200)은 데이터 요소 폭 필드(2264)의 다른 크기들을 고려한다).

일반 벡터 친화형 명령어 포맷(2200)은 도 11a에 예시되어 있는 순서로 이하에 열거되는 하기의 필드들을 포함하고 있다. EVEX 프리픽스(바이트들 0-3)(2302) - 4-바이트 형태로 인코딩되어 있음. 형식 필드(2240)(EVEX 바이트 0, 비트들 [7:0]) - 제1 바이트(EVEX 바이트 0)는 포맷 필드(2240)이고, 0x62(본 발명의 일 실시예에서 벡터 친화형 명령어 포맷을 구분하는데 사용되는 고유한 값)를 포함한다. 제2 내지 제4 바이트들(EVEX 바이트들 1-3)은 특정의 기능을 제공하는 다수의 비트 필드들을 포함한다.

REX 필드(2305)(EVEX 바이트 1, 비트들 [7-5]) - EVEX.R 비트 필드(EVEX 바이트 1, 비트 [7] - R), EVEX.X 비트 필드(EVEX 바이트 1, 비트 [6] - X), 및 BEX 바이트 1, 비트[5] - B)로 이루어져 있다. EVEX.R, EVEX.X, 및 EVEX.B 비트 필드들은 대응하는 VEX 비트 필드들과 동일한 기능을 제공하고, 1의 보수 형태를 사용하여 인코딩되어 있다, 즉, ZMM0은 1111B로서 인코딩되어 있고, ZMM15는 0000B로서 인코딩되어 있다. 명령어들의 다른 필드들은, 본 기술 분야에 공지된 바와 같이, 레지스터 인덱스들의 하위 3 비트를 인코딩하고(rrr, xxx, 및 bbb), 따라서 Rrrr, Xxxx, 및 Bbbb는 EVEX.R, EVEX.X, 및 EVEX.B를 부가함으로써 형성될 수 있다.

REX' 필드(2210) - 이것은 REX' 필드(2210)의 제1 부분이고, 확장된 32 레지스터 세트(extended 32 register set)의 상위 16 또는 하위 16 중 어느 하나를 인코딩하는 데 사용되는 EVEX.R' 비트 필드(EVEX 바이트 1, 비트 [4] - R')이다. 본 발명의 일 실시예에서, 이 비트는, 이하에 나타내는 다른 것들과 함께, (공지된 x86 32-비트 모드에서) 실제 오피코드 바이트가 62인 BOUND 명령어와 구분하기 위해 비트 반전된 포맷(bit inverted format)으로 저장되지만, (이하에서 기술되는) MOD R/M 필드에 MOD 필드에서의 11의 값을 받지 않으며; 본 발명의 대안의 실시예들은 이것 및 이하에 나타낸 다른 비트들을 반전된 포맷으로 저장하지 않는다. 1의 값은 하위 16 레지스터들을 인코딩하는 데 사용된다. 환언하면, R'Rrrr은 EVEX.R', EVEX.R, 및 다른 필드들로부터의 다른 RRR을 결합함으로써 형성된다.

오피코드 맵 필드(2315)(EVEX 바이트 1, 비트들 [3:0] - mmmm) - 그의 내용은 암시된 선두 오피코드 바이트(0F, 0F 38, 또는 0F 3)를 인코딩한다. 데이터 요소 폭 필드(2264)(EVEX 바이트 2, 비트 [7] - W) - 표기법 EVEX.W로 나타내어져 있다. EVEX.W는 데이터 유형의 입도(크기)(32-비트 데이터 요소들 또는 64-비트 데이터 요소들)를 정의하는 데 사용된다. EVEX.vvvv(2320)(EVEX 바이트 2, 비트들 [6:3] - vvvv) - EVEX.vvvv의 역할은 다음과 같은 것들을 포함할 수 있다: 1) EVEX.vvvv는 반전된(1의 보수) 형태로 특정되어 있는 제1 소스 레지스터 피연산자를 인코딩하고 2개 이상의 소스 피연산자들을 갖는 명령어들에 유효하다; 2) EVEX.vvvv는 특정의 벡터 시프트들에 대해 1의 보수 형태로 특정되어 있는 목적지 레지스터 피연산자를 인코딩한다; 또는 3) EVEX.vvvv는 어떤 피연산자도 인코딩하지 않고, 그 필드는 예약되어 있으며 1111b를 포함하고 있어야 한다. 이와 같이, EVEX.vvvv 필드(2320)는 반전된(1의 보수) 형태로 저장되어 있는 제1 소스 레지스터 특정자(source register specifier)의 하위 4 비트를 인코딩한다. 명령어에 따라, 특정자 크기(specifier size)를 32 레지스터들로 확장하기 위해 추가의 상이한 EVEX 비트 필드가 사용된다. EVEX.U 클래스 필드(2268)(EVEX 바이트 2, 비트 [2] - U) - EVEX.U = 0인 경우, 이는 클래스 A 또는 EVEX.U0을 나타내고; EVEX.U = 1인 경우, 이는 클래스 B 또는 EVEX.U1을 나타낸다.

프리픽스 인코딩 필드(2325)(EVEX 바이트 2, 비트들 [1:0] - pp) - 베이스 연산 필드에 대한 부가의 비트들을 제공한다. EVEX 프리픽스 포맷에서 레거시 SSE 명령어들에 대한 지원을 제공하는 것에 부가하여, 이것은 또한 SIMD 프리픽스를 압축(compact)시키는 이점이 있다(SIMD 프리픽스를 표현하는 데 한 바이트를 필요로 하기보다는, EVEX 프리픽스는 2 비트만을 필요로 한다). 일 실시예에서, 레거시 포맷 및 EVEX 프리픽스 포맷 둘 다에서 SIMD 프리픽스(66H, F2H, F3H)를 사용하는 레거시 SSE 명령어들을 지원하기 위해, 이들 레거시 SIMD 프리픽스들은 SIMD 프리픽스 인코딩 필드에 인코딩되어 있고; 런타임 시에, 디코더의 PLA에 제공되기 전에 레거시 SIMD 프리픽스 내로 확장(expand)된다(따라서 PLA는 수정 없이 이 레거시 명령어들의 레거시 및 EVEX 포맷 둘 다를 실행할 수 있다). 보다 새로운 명령어들이 EVEX 프리픽스 인코딩 필드의 내용을 오피코드 확장으로서 직접 사용할 수 있지만, 특정의 실시예들은 일관성을 위해 유사한 방식으로 확장되지만, 이 레거시 SIMD 프리픽스들에 의해 상이한 의미가 특정될 수 있게 한다. 대안의 실시예는 2 비트 SIMD 프리픽스 인코딩들을 지원하기 위해 PLA를 재설계할 수 있고, 따라서 확장을 필요로 하지 않는다.

알파 필드(2252)(EVEX 바이트 3, 비트 [7] - EH(EVEX.EH라고도 함), EVEX.rs, EVEX.RL, EVEX.write 마스크 제어, 및 EVEX.N(또한 α로 예시되어 있음)) - 앞서 기술된 바와 같이, 이 필드는 컨텍스트 특정적이다. 베타 필드(2254)(EVEX 바이트 3, 비트들 [6:4] - SSS, EVEX.s₂ _-0, EVEX.r₂ _-0,EVEX.rr1, EVEX.LL0, EVEX.LLB라고도 함; 또한 βββ로 예시되어 있음) - 앞서 기술된 바와 같이, 이 필드는 컨텍스트 특정적이다.

REX' 필드(2210) - 이것은 REX' 필드의 나머지이고, 확장된 32 레지스터 세트의 상위 16 또는 하위 16 중 어느 하나를 인코딩하는 데 사용될 수 있는 EVEX.V' 비트 필드(EVEX 바이트 3, 비트 [3] - V')이다. 이 비트는 비트 반전된 포맷으로 저장되어 있다. 1의 값은 하위 16 레지스터들을 인코딩하는 데 사용된다. 환언하면, V'VVVV는 EVEX.V', EVEX.vvvv를 결합하여 형성된다.

기입 마스크 필드(2270)(EVEX 바이트 3, 비트들 [2:0] - kkk) - 그의 내용은, 앞서 기술된 바와 같이, 기입 마스크 레지스터들에서의 레지스터의 인덱스를 특정한다. 본 발명의 일 실시예에서, 특정의 값 EVEX.kkk=000은 특정의 명령어에 대해 어떤 기입 마스크도 사용되지 않는다는 것을 암시하는 특수한 거동을 갖는다 (이것은 모두가 1에 하드와이어되어 있는 기입 마스크 또는 마스킹 하드웨어를 우회하는 하드웨어의 사용을 비롯한 각종의 방식들로 구현될 수 있다).

실제 오피코드 필드(2330)(바이트 4)는 또한 오피코드 바이트라고도 한다. 오피코드의 일부는 이 필드에 특정된다. MOD R/M 필드(2340)(바이트 5)는 MOD 필드(2342), Reg 필드(2344), 및 R/M 필드(2346)를 포함한다. 이전에 기술된 바와 같이, MOD 필드(2342)의 내용은 메모리 액세스 연산과 비메모리 액세스 연산 간을 구분한다. Reg 필드(2344)의 역할은 2가지 상황들로 요약될 수 있다: 목적지 레지스터 피연산자 또는 소스 레지스터 피연산자를 인코딩하는 것, 또는 오피코드 확장으로서 처리되고 임의의 명령어 피연산자를 인코딩하기 위해 사용되지 않는다. R/M 필드(2346)의 역할은 다음과 같은 것들을 포함할 수 있다: 메모리 주소를 참조하는 명령어 피연산자를 인코딩하는 것 또는 목적지 레지스터 피연산자 또는 소스 레지스터 피연산자를 인코딩하는 것.

스케일, 인덱스, 베이스(SIB) 바이트(바이트 6) - 앞서 기술된 바와 같이, 스케일 필드(2250)의 내용은 메모리 주소 생성을 위해 사용된다. SIB.xxx(2354) 및 SIB.bbb(2356) - 이들 필드의 내용은 레지스터 인덱스들 Xxxx 및 Bbbb와 관련하여 앞서 언급되었다. 변위 필드(2262A)(바이트들 7-10) - MOD 필드(2342)가 10을 포함할 때, 바이트들 7-10은 변위 필드(2262A)이고, 이는 레거시 32-비트 변위(disp32)와 동일하게 동작하고 바이트 입도(byte granularity)로 동작한다.

변위 인자 필드(2262B)(바이트 7) - MOD 필드(2342)가 01을 포함할 때, 바이트 7은 변위 인자 필드(2262B)이다. 이 필드의 위치는 바이트 입도로 동작하는 레거시 x86 명령어 세트 8-비트 변위(disp8)의 것과 동일하다. disp8이 부호 확장(sign extended)되기 때문에, 이는 -128 내지 127 바이트 오프셋만을 어드레싱할 수 있고; 64 바이트 캐시 라인들과 관련하여, disp8은 단지 4개의 정말로 유용한 값들 -128, -64, 0, 및 64만으로 설정될 수 있는 8 비트를 사용하며; 보다 큰 범위가 종종 필요하기 때문에, disp32가 사용되지만; disp32는 4 바이트를 필요로 한다. disp8 및 disp32와 달리, 변위 인자 필드(2262B)는 disp8의 재해석이고; 변위 인자 필드(2262B)를 사용할 때, 변위 인자 필드의 내용과 메모리 피연산자 액세스의 크기(N)를 곱한 것에 의해 실제 변위가 결정된다. 이 유형의 변위는 disp8*N이라고 한다. 이것은 평균 명령어 길이를 감소시킨다(단일 바이트가 변위에 대해 사용되지만, 보다 큰 범위를 가짐). 이러한 압축된 변위(compressed displacement)는 유효 변위가 메모리 액세스의 입도의 배수라는 가정에 기초하고 있으며, 따라서 주소 오프셋의 중복적인 하위 비트가 인코딩될 필요가 없다. 환언하면, 변위 인자 필드(2262B)는 레거시 x86 명령어 세트 8-비트 변위를 대체한다. 따라서, 변위 인자 필드(2262B)는 x86 명령어 세트 8-비트 변위와 동일한 방식으로 인코딩되고(따라서 ModRM/SIB 인코딩 규칙들의 변화가 없음), 유일한 예외는 disp8이 disp8*N으로 오버로드(overload)된다는 것이다. 환언하면, 인코딩 규칙들 또는 인코딩 길이들의 변화가 없고 하드웨어에 의한 변위 값의 해석에서만 변화가 있다(이는 바이트 방식 주소 오프셋(byte-wise address offset)을 획득하기 위해 메모리 피연산자의 크기만큼 변위를 스케일링할 것을 필요로 함). 즉치 필드(2272)는 앞서 기술한 바와 같이 동작한다.

도 11b는 본 발명의 일 실시예에 따른, 전체 오피코드 필드(2274)를 구성하는 특정 벡터 친화형 명령어 포맷(2300)의 필드들을 나타낸 블록도이다. 구체적으로는, 전체 오피코드 필드(2274)는 포맷 필드(2240), 베이스 연산 필드(2242), 및 데이터 요소 폭(W) 필드(2264)를 포함한다. 베이스 연산 필드(2242)는 프리픽스 인코딩 필드(2325), 오피코드 맵 필드(2315), 및 실제 오피코드 필드(2330)를 포함한다.

도 11c는 본 발명의 일 실시예에 따른, 레지스터 인덱스 필드(2244)를 구성하는 특정 벡터 친화형 명령어 포맷(2300)의 필드들을 나타낸 블록도이다. 구체적으로는, 레지스터 인덱스 필드(2244)는 REX 필드(2305), REX' 필드(2310), MODR/M.reg 필드(2344), MODR/M.r/m 필드(2346), VVVV 필드(2320), xxx 필드(2354), 및 bbb 필드(2356)를 포함하고 있다.

도 11d는 본 발명의 일 실시예에 따른, 보강 연산 필드(2250)를 구성하는 특정 벡터 친화형 명령어 포맷(2300)의 필드들을 나타낸 블록도이다. 클래스(U) 필드(2268)가 0을 포함할 때, 이는 EVEX.U0(클래스 A(2268A))을 나타내고; 그 필드가 1을 포함할 때, 이는 EVEX.U1[클래스 B(2268B)]을 나타낸다. U=0이고 MOD 필드(2342)가 11(메모리 액세스 없음 연산을 나타냄)을 포함할 때, 알파 필드(2252)(EVEX 바이트 3, 비트 [7] - EH)는 rs 필드(2252A)로서 해석된다. rs 필드(2252A)가 1(반올림(2252A.1))을 포함할 때, 베타 필드(2254)(EVEX 바이트 3, 비트들 [6:4] - SSS)는 반올림 제어 필드(2254A)로서 해석된다. 반올림 제어 필드(2254A)는 1 비트 SAE 필드(2256) 및 2 비트 반올림 연산 필드(2258)를 포함한다. rs 필드(2252A)가 0(데이터 변환(2252A.2))을 포함할 때, 베타 필드(2254)(EVEX 바이트 3, 비트들 [6:4] - SSS)는 3 비트 데이터 변환 필드(2254B)로서 해석된다. U=0이고 MOD 필드(2342)가 00, 01, 또는 10(메모리 액세스 연산을 나타냄)을 포함할 때, 알파 필드(2252)(EVEX 바이트 3, 비트 [7] - EH)는 축출 힌트(EH) 필드(2252B)로서 해석되고, 베타 필드(2254)(EVEX 바이트 3, 비트들 [6:4] - SSS)는 3 비트 데이터 조작 필드(2254C)로서 해석된다.

U=1일 때, 알파 필드(2252)(EVEX 바이트 3, 비트 [7] - EH)는 기입 마스크 제어(Z) 필드(2252C)로서 해석된다. U=1이고 MOD 필드(2342)가 11(메모리 액세스 없음 연산을 나타냄)을 포함할 때, 베타 필드(2254)의 일부(EVEX 바이트 3, 비트 [4]- S₀)는 RL 필드(2257A)로서 해석되고; MOD 필드(2342)가 1(반올림(2257A.1))을 포함할 때, 베타 필드(2254)의 나머지(EVEX 바이트 3, 비트 [6-5]- S_2-1)는 반올림 연산 필드(2259A)로서 해석되는 반면, RL 필드(2257A)가 0(VSIZE(2257.A2))을 포함할 때, 베타 필드(2254)의 나머지(EVEX 바이트 3, 비트 [6-5]- S_2-1)는 벡터 길이 필드(2259B)(EVEX 바이트 3, 비트 [6-5]- L_1-0)로서 해석된다. U=1이고 MOD 필드(2342)가 00, 01, 또는 10(메모리 액세스 연산을 나타냄)을 포함할 때, 베타 필드(2254)(EVEX 바이트 3, 비트들 [6:4] - SSS)는 벡터 길이 필드(2259B)(EVEX 바이트 3, 비트 [6-5]- L_1-0) 및 브로드캐스트 필드(2257B)(EVEX 바이트 3, 비트 [4]- B)로서 해석된다.

도 12는 본 발명의 일 실시예에 따른 레지스터 아키텍처(2400)의 블록도이다. 예시되어 있는 실시예에서, 512 비트 폭인 32개의 벡터 레지스터들(2410)이 있고; 이 레지스터들은 zmm0 내지 zmm31로서 참조된다. 하위 16개 zmm 레지스터들의 하위 256 비트는 레지스터들 ymm0-15 상에 오버레이되어 있다(overlaid). 하위 16개 zmm 레지스터들의 하위 128 비트(ymm 레지스터들의 하위 128 비트)는 레지스터들 xmm0-15 상에 오버레이되어 있다. 특정 벡터 친화형 명령어 포맷(2300)은, 이하의 표들에 예시된 바와 같이, 이들 오버레이된 레지스터 파일에 대해 연산을 행한다.

환언하면, 벡터 길이 필드(2259B)는 최대 길이와 하나 이상의 다른 보다 짧은 길이들 중에서 선택을 하고, 여기서 각각의 이러한 보다 짧은 길이는 이전의 길이의 1/2 길이이며; 벡터 길이 필드(2259B)를 갖지 않는 명령어 템플릿들은 최대 벡터 길이에 대해 연산을 한다. 게다가, 일 실시예에서, 특정 벡터 친화형 명령어 포맷(2300)의 클래스 B 명령어 템플릿들은 패킹된 또는 스칼라 단정도/배정도(single/double-precision) 부동 소수점 데이터 및 패킹된 또는 스칼라 정수 데이터에 대해 연산을 한다. 스칼라 연산은 zmm/ymm/xmm 레지스터 내의 최하위 데이터 요소 위치에 대해 수행되는 연산이고; 상위 데이터 요소 위치들은 실시예에 따라 명령어 이전과 동일한 채로 있거나 제로화된다.

기입 마스크 레지스터들(2415) - 예시되어 있는 실시예에서, 각각이 64 비트 크기인 8개의 기입 마스크 레지스터들(k0 내지 k7)이 있다. 대안의 실시예에서, 기입 마스크 레지스터들(2415)은 크기가 16 비트이다. 전술한 바와 같이, 본 발명의 일 실시예에서, 벡터 마스크 레지스터 k0는 기입 마스크로서 사용될 수 없고; 보통 k0를 나타내는 인코딩이 기입 마스크에 대해 사용될 때, 이는 0xFFFF의 하드와이어된 기입 마스크를 선택하고, 그 명령어에 대한 기입 마스킹을 효과적으로 디스에이블시킨다.

범용 레지스터들(2425) - 예시되어 있는 실시예에서, 메모리 피연산자들을 어드레싱하기 위해 기존의 x86 어드레싱 모드들과 함께 사용되는 16개의 64-비트 범용 레지스터들이 있다. 이들 레지스터는 RAX, RBX, RCX, RDX, RBP, RSI, RDI, RSP, 및 R8 내지 R15라는 이름으로 참조된다.

MMX 패킹된 정수 플랫(flat) 레지스터 파일(2450)이 앨리어싱되어 있는 스칼라 부동 소수점 스택(stack) 레지스터 파일(x87 스택)(2445) - 예시되어 있는 실시예에서, x87 스택은 x87 명령어 세트 확장을 사용하여 32/64/80-비트 부동 소수점 데이터에 대해 스칼라 부동 소수점 연산을 수행하는 데 사용되는 8-요소 스택인 반면; MMX 레지스터들은 64-비트 패킹된 정수 데이터에 대해 연산을 수행하는 것은 물론, MMX 레지스터와 XMM 레지스터 사이에서 수행되는 일부 연산들에 대한 피연산자들을 보유하는 데 사용된다.

본 발명의 대안의 실시예들은 보다 넓은 또는 보다 좁은 레지스터들을 사용할 수 있다. 그에 부가하여, 본 발명의 대안의 실시예들은 보다 많은, 보다 적은, 또는 상이한 레지스터 파일들 및 레지스터들을 사용할 수 있다.

프로세서 코어들이 상이한 방식들로, 상이한 목적들을 위해, 그리고 상이한 프로세서들에서 구현될 수 있다. 예를 들면, 이러한 코어들의 구현들은 다음과 같은 것들을 포함할 수 있다: 1) 범용 컴퓨팅을 위한 범용 순차 코어; 2) 범용 컴퓨팅을 위한 고성능 범용 비순차 코어; 3) 주로 그래픽 및/또는 과학(처리량) 컴퓨팅을 위한 특수 목적 코어. 상이한 프로세서들의 구현들은 다음과 같은 것들을 포함할 수 있다: 1) 범용 컴퓨팅을 위한 하나 이상의 범용 순차 코어들 및/또는 범용 컴퓨팅을 위한 하나 이상의 범용 비순차 코어들을 포함하는 CPU; 및 2) 주로 그래픽 및/또는 과학(처리량)을 위한 하나 이상의 특수 목적 코어들을 포함하는 코프로세서. 이러한 상이한 프로세서들은 다음과 같은 것들을 포함할 수 있는 상이한 컴퓨터 시스템 아키텍처들로 이어진다: 1) CPU와 별도의 칩 상의 코프로세서; 2) CPU와 동일한 패키지 내의 별도의 다이 상의 코프로세서; 3) CPU와 동일한 다이 상의 코프로세서(이 경우에, 이러한 코프로세서는 때때로 통합된 그래픽 및/또는 과학(처리량) 로직과 같은 특수 목적 로직이라고 하거나 특수 목적 코어라고 함); 및 4) 동일한 다이 상에 기술된 CPU(때때로 애플리케이션 코어(들) 또는 애플리케이션 프로세서(들)이라고 함), 전술한 코프로세서, 및 부가의 기능을 포함할 수 있는 시스템 온 칩(system on a chip). 예시적인 코어 아키텍처들이 다음에 기술되고, 이어서 예시적인 프로세서들 및 컴퓨터 아키텍처들에 대해 설명한다.

도 13a는 본 발명의 실시예들에 따른, 예시적인 순차 파이프라인 및 예시적인 레지스터 재명명, 비순차 발행/실행 파이프라인 모두를 나타낸 블록도이다. 도 13b는 본 발명의 실시예들에 따른, 프로세서에 포함될 순차 아키텍처 코어의 예시적인 실시예 및 예시적인 레지스터 재명명, 비순차 발행/실행 아키텍처 코어 모두를 나타낸 블록도이다. 실선 박스들은 순차 파이프라인 및 순차 코어를 나타내는 반면, 파선 박스들의 선택적인 부가는 레지스터 재명명, 비순차 발행/실행 파이프라인 및 코어를 나타낸다. 순차 양태가 비순차 양태의 서브세트인 것을 고려하여, 비순차 양태가 기술될 것이다.

도 13a에서, 프로세서 파이프라인(2500)은 페치(fetch) 스테이지(2502), 길이 디코드 스테이지(2504), 디코드 스테이지(2506), 할당 스테이지(2508), 재명명 스테이지(2510), 스케줄링(디스패치(dispatch) 또는 발행이라고도 함) 스테이지(2512), 레지스터 판독/메모리 판독 스테이지(2514), 실행 스테이지(2516), 라이트 백(write back)/메모리 기입 스테이지(2518), 예외 처리 스테이지(2522), 및 커밋(commit) 스테이지(2524)를 포함한다.

도 13b는 실행 엔진 유닛(2550)에 결합된 프런트 엔드 유닛(front end unit)(2530) - 둘 다는 메모리 유닛(2570)에 결합되어 있음 - 을 포함하는 프로세서 코어(2590)를 나타낸 것이다. 코어(2590)는 RISC(reduced instruction set computing) 코어, CISC(complex instruction set computing) 코어, VLIW(very long instruction word) 코어, 또는 혼성체 또는 대안의 코어 유형일 수 있다. 또 다른 옵션으로서, 코어(2590)는, 예를 들어, 네트워크 또는 통신 코어, 압축 엔진, 코프로세서 코어, GPGPU(general purpose computing graphics processing unit) 코어,그래픽 코어 등과 같은 특수 목적 코어일 수 있다.

프런트 엔드 유닛(2530)은 명령어 캐시 유닛(2534)에 결합된 분기 예측 유닛(2532)을 포함하고, 명령어 캐시 유닛(2534)은 명령어 TLB(translation lookaside buffer)(2536)에 결합되고, 명령어 TLB(2536)는 명령어 페치 유닛(2538)에 결합되고, 및 명령어 페치 유닛(2538)은 디코드 유닛(2540)에 결합된다. 디코드 유닛(2540)(또는 디코더)은 명령어들을 디코딩하고, 원래의 명령어들로부터 디코딩되거나, 원래의 명령어들을 다른 방식으로 반영하거나, 원래의 명령어들로부터 도출되는 하나 이상의 마이크로연산들, 마이크로코드 진입점들, 마이크로명령어들, 기타 명령어들, 또는 기타 제어 신호들을 출력으로서 발생시킬 수 있다. 디코드 유닛(2540)은 각종의 상이한 메커니즘들을 사용하여 구현될 수 있다. 적당한 메커니즘들의 예들은 룩업 테이블(look-up table), 하드웨어 구현, PLA(programmable logic array), 마이크로코드 ROM(read only memory) 등을 포함하지만, 이들로 제한되지 않는다. 일 실시예에서, 코어(2590)는 (예컨대, 디코드 유닛(2540) 내의 또는 그렇지 않고 프런트 엔드 유닛(2530) 내의) 특정의 마이크로명령어들에 대한 마이크로코드를 저장하는 마이크로코드 ROM, 또는 다른 매체를 포함한다. 디코드 유닛(2540)은 실행 엔진 유닛(2550) 내의 재명명/할당기 유닛(2552)에 결합되어 있다.

실행 엔진 유닛(2550)은 회수 유닛(retirement unit)(2554) 및 하나 이상의 스케줄러 유닛(들)의 세트(2556)에 결합되어 있는 재명명/할당기 유닛(2552)을 포함하고 있다. 스케줄러 유닛(들)(2556)은 예약 스테이션(reservations station), 중앙 명령어 윈도우(central instruction window) 등을 포함하는 임의의 수의 상이한 스케줄러들을 나타낸다. 스케줄러 유닛(들)(2556)은 물리 레지스터 파일(들) 유닛(들)(2558)에 결합되어 있다. 물리 레지스터 파일(들) 유닛(들)(2558) 각각은 하나 이상의 물리 레지스터 파일들을 나타내고, 그 중 상이한 물리 레지스터 파일들은 스칼라 정수, 스칼라 부동 소수점, 패킹 정수(packed integer), 패킹 부동 소수점(packed floating point), 벡터 정수, 벡터 부동 소수점, 상태(예컨대, 실행될 다음 명령어의 주소인 명령어 포인터) 등과 같은 하나 이상의 상이한 데이터 유형들을 저장한다.

일 실시예에서, 물리 레지스터 파일(들) 유닛(2558)은 벡터 레지스터 유닛(vector registers unit), 기입 마스크 레지스터 유닛, 및 스칼라 레지스터 유닛(scalar registers unit)을 포함한다. 이들 레지스터 유닛은 아키텍처 벡터 레지스터들, 벡터 마스크 레지스터들, 및 범용 레지스터들을 제공할 수 있다. 레지스터 재명명 및 비순차 실행이 구현될 수 있는 다양한 방식들(예컨대, 재정렬 버퍼(들) 및 회수 레지스터 파일(들)을 사용하는 것; 장래 파일(future file)(들), 이력 버퍼(history buffer)(들), 및 회수 레지스터 파일(들)을 사용하는 것; 레지스터 맵 및 레지스터들의 풀(pool)을 사용하는 것 등)을 나타내기 위해, 물리 레지스터 파일(들) 유닛(들)(2558)이 회수 유닛(2554)과 중복되어 있다(overlapped). 회수 유닛(2554) 및 물리 레지스터 파일(들) 유닛(들)(2558)이 실행 클러스터(들)(2560)에 결합되어 있다.

실행 클러스터(들)(2560)는 하나 이상의 실행 유닛들(2562)의 세트 및 하나 이상의 메모리 액세스 유닛들(2564)의 세트를 포함한다. 실행 유닛들(2562)은 다양한 유형의 데이터(예컨대, 스칼라 부동 소수점, 압축 정수, 압축 부동 소수점, 벡터 정수, 벡터 부동 소수점)에 대해 다양한 연산들(예컨대, 시프트, 덧셈, 뺄셈, 곱셈)을 수행할 수 있다. 일부 실시예들이 특정의 기능들 또는 기능 세트들에 전용된 다수의 실행 유닛들을 포함할 수 있지만, 다른 실시예들은 단지 하나의 실행 유닛 또는 모두가 모든 기능들을 수행하는 다수의 실행 유닛들을 포함할 수 있다.

스케줄러 유닛(들)(2556), 물리 레지스터 파일(들) 유닛(들)(2558), 및 실행 클러스터(들)(2560)가 잠재적으로 복수개일 수 있는 것으로 도시되어 있는데, 그 이유는 특정의 실시예들이 특정의 유형의 데이터/연산에 대해 개별적인 파이프라인(예컨대, 각각이 그 자신의 스케줄러 유닛, 물리 레지스터 파일(들) 유닛, 및/또는 실행 클러스터를 갖는 스칼라 정수 파이프라인, 스칼라 부동 소수점/패킹 정수/패킹 부동 소수점/벡터 정수/벡터 부동 소수점 파이프라인, 및/또는 메모리 액세스 파이프라인; 개별적인 메모리 액세스 파이프라인의 경우에, 이 파이프라인의 실행 클러스터만이 메모리 액세스 유닛(들)(2564)을 갖는 특정의 실시예들이 구현됨)을 생성하기 때문이다. 또한, 개별적인 파이프라인들이 사용되는 경우에, 이들 파이프라인 중 하나 이상은 비순차 발행/실행일 수 있고 나머지는 순차 발행/실행일 수 있다는 것을 잘 알 것이다.

메모리 액세스 유닛들(2564)의 세트는 L2(level 2) 캐시 유닛(2576)에 결합된 데이터 캐시 유닛(2574)에 결합된 데이터 TLB 유닛(2572)을 포함하는, 메모리 유닛(2570)에 결합된다. 일 예시적인 실시예에서, 메모리 액세스 유닛들(2564)은 로드 유닛(load unit), 주소 저장 유닛(store address unit), 및 데이터 저장 유닛(store data unit)을 포함할 수 있고, 이들 각각은 메모리 유닛(2570) 내의 데이터 TLB 유닛(2572)에 결합되어 있다. 명령어 캐시 유닛(2534)은 또한 메모리 유닛(2570) 내의 L2(level 2) 캐시 유닛(2576)에 결합되어 있다. L2 캐시 유닛(2576)은 하나 이상의 다른 레벨의 캐시에 그리고 궁극적으로 주 메모리(main memory)에 결합되어 있다.

예로서, 예시적인 레지스터 재명명, 비순차 발행/실행 코어 아키텍처는 다음과 같이 파이프라인(2500)을 구현할 수 있다: 1) 명령어 페치(2538)는 페치 스테이지(2502) 및 길이 디코딩 스테이지(2504)를 수행함; 2) 디코드 유닛(2540)은 디코드 스테이지(2506)를 수행함; 3) 재명명/할당기 유닛(2552)은 할당 스테이지(2508) 및 재명명 스테이지(2510)를 수행함; 4) 스케줄러 유닛(2556)은 스케줄링 스테이지(2512)를 수행함; 5) 물리 레지스터 파일(들) 유닛(들)(2558) 및 메모리 유닛(2570)은 레지스터 판독/메모리 판독 스테이지(2514)를 수행하고; 실행 클러스터(2560)는 실행 스테이지(2516)를 수행함; 6) 메모리 유닛(2570) 및 물리 레지스터 파일(들) 유닛(들)(2558)은 라이트 백/메모리 기입 스테이지(2518)를 수행함; 7) 다양한 유닛들이 예외 처리 스테이지(2522)에 관여되어 있을 수 있음; 및 8) 회수 유닛(2554) 및 물리 레지스터 파일(들) 유닛(들)(2558)은 커밋 스테이지(2524)를 수행함.

코어(2590)는 하나 이상의 명령어 세트들(예컨대, (보다 최신의 버전에서 추가된 어떤 확장을 갖는) x86 명령어 세트; 미국 캘리포니아주 서니베일 소재의 MIPS Technologies의 MIPS 명령어 세트; 본 명세서에 기술된 명령어(들)를 포함하는 미국 캘리포니아주 서니베일 소재의 ARM Holdings의 (NEON 등의 선택적인 부가의 확장을 갖는) ARM 명령어 세트)을 지원할 수 있다. 일 실시예에서, 코어(2590)는 패킹된 데이터 명령어 세트 확장(예컨대, AVX1, AVX2 및/또는 전술된 일반적 벡터 친화형 명령어 포맷(U=0 및/또는 U=1)의 일부 형식)을 지원하는 논리를 포함하고, 그로써 많은 멀티미디어 애플리케이션들에 의해 사용되는 연산들이 패킹된 데이터를 사용하여 수행될 수 있게 한다.

코어가 (2개 이상의 병렬 연산 또는 스레드 세트들을 실행하는) 멀티스레딩을 지원할 수 있고, 시분할 멀티스레딩(time sliced) 멀티스레딩, 동시 멀티스레딩(simultaneous multithreading)(단일의 물리적 코어가 물리적 코어가 동시에 멀티스레딩하고 있는 스레드들 각각에 대한 논리적 코어를 제공하는 경우), 또는 이들의 조합(예컨대, Intel® 하이퍼스레딩(Hyperthreading) 기술에서와 같은 시분할 페칭 및 디코딩과 그 후의 동시 멀티스레딩)을 포함하는 각종의 방식으로 그렇게 할 수 있다는 것을 잘 알 것이다.

레지스터 재명명이 비순차 실행과 관련하여 기술되어 있지만, 레지스터 재명명이 순차 아키텍처에서 사용될 수 있다는 것을 잘 알 것이다. 프로세서의 예시된 실시예가 또한 개별적인 명령어 캐시 유닛(2534) 및 데이터 캐시 유닛(2574)과 공유 L2 캐시 유닛(2576)을 포함하고 있지만, 대안의 실시예들은, 예를 들어, L1(Level 1) 내부 캐시 또는 다수의 레벨의 내부 캐시와 같이, 명령어들 및 데이터 둘 다에 대한 단일의 내부 캐시를 가질 수 있다. 일부 실시예들에서, 본 시스템은 내부 캐시와 코어 및/또는 프로세서의 외부에 있는 외부 캐시의 조합을 포함할 수 있다. 대안으로서, 모든 캐시가 코어 및/또는 프로세서의 외부에 있을 수 있다.

도 14a 및 도 14b는 보다 구체적인 예시적인 순차 코어 아키텍처의 블록도를 나타낸 것이고, 이 코어는 칩에 있는 몇 개의 논리 블록들(동일한 유형 및/또는 상이한 유형들의 다른 코어들을 포함함) 중 하나일 것이다. 논리 블록들은, 애플리케이션에 따라, 고대역폭 상호접속 네트워크(예컨대, 링 네트워크)를 통해 일부 고정 기능 논리, 메모리 I/O 인터페이스들, 및 다른 필요한 I/O 논리과 통신한다.

도 14a는 본 발명의 실시예들에 따른, 단일 프로세서 코어를, 온다이 상호접속 네트워크(2602)에의 그의 접속 및 레벨 2(L2) 캐시의 그의 로컬 서브세트(2604)과 함께, 나타낸 블록도이다. 일 실시예에서, 명령어 디코더(2600)는 패킹된 데이터 명령어 세트 확장을 갖는 x86 명령어 세트를 지원한다. L1 캐시(2606)는 스칼라 및 벡터 유닛들 내의 캐시 메모리에의 저 지연시간 액세스를 가능하게 한다. 일 실시예에서, (설계를 단순화하기 위해) 스칼라 유닛(2608) 및 벡터 유닛(2610)이 개별적인 레지스터 세트들(각각, 스칼라 레지스터들(2612) 및 벡터 레지스터들(2614))을 사용하고 이들 사이에서 전달되는 데이터가 메모리에 기입된 다음에 L1(level 1) 캐시(2606)로부터 다시 판독되지만, 본 발명의 대안의 실시예들은 상이한 접근 방법을 사용할 수 있다(예컨대, 단일의 레지스터 세트를 사용하거나, 기입 및 다시 판독되는 일 없이 2개의 레지스터 파일들 간에 데이터가 전달될 수 있게 하는 통신 경로를 포함함).

L2 캐시의 로컬 서브세트(2604)은, 프로세서 코어당 하나씩, 개별적인 로컬 서브세트들로 나누어져 있는 전역 L2 캐시의 일부이다. 각각의 프로세서 코어는 L2 캐시의 그 자신의 로컬 서브세트(2604)에의 직접 액세스 경로를 갖는다. 프로세서 코어에 의해 판독된 데이터는 그의 L2 캐시 서브세트(2604)에 저장되고, 그 자신의 로컬 L2 캐시 서브세트들에 액세스하는 다른 프로세서 코어들과 병렬로 빠르게 액세스될 수 있다. 프로세서 코어에 의해 기입된 데이터는 그 자신의 L2 캐시 서브세트(2604)에 저장되고, 필요한 경우, 다른 서브세트들부터 플러시된다(flushed). 링 네트워크는 공유 데이터에 대한 일관성을 보장해준다. 프로세서 코어들, L2 캐시들 및 다른 논리 블록들과 같은 에이전트들이 칩 내에서 서로 통신할 수 있게 하기 위해, 링 네트워크는 양방향이다. 각각의 링 데이터 경로는 방향당 1012 비트 폭이다.

도 14b는 본 발명의 실시예들에 따른, 도 14a에서의 프로세서 코어의 일부의 확대도이다. 도 14b는 L1 캐시(2604)의 L1 데이터 캐시(2606A) 부분은 물론, 벡터 유닛(2610) 및 벡터 레지스터들(2614)에 관한 부가 상세를 포함하고 있다. 구체적으로는, 벡터 유닛(2610)은 정수, 단정도 부동 소수점, 및 배정도 부동 소수점 명령어들 중 하나 이상을 실행하는 16-와이드(16-wide) 벡터 처리 유닛(VPU)(16-와이드 ALU(2628)를 참조)이다. VPU는 스위즐 유닛(swizzle unit)(1120)에 의해 레지스터 입력들을 뒤섞는 것, 숫자 변환 유닛들(2622A 및 2622B)에 의한 숫자 변환, 및 메모리 입력에 대한 복제 유닛(2624)에 의한 복제를 지원한다. 기입 마스크 레지스터들(2626)은 결과적인 벡터 기입들을 프레디케이팅(predicating)하는 것을 허용한다.

도 15는 본 발명의 실시예들에 따른, 2개 이상의 코어를 가질 수 있고, 통합된 메모리 제어기를 가질 수 있고, 통합된 그래픽을 가질 수 있는 프로세서(2700)의 블록도이다. 도 15에서의 실선 박스들은 단일의 코어(2702A), 시스템 에이전트(2710), 및 하나 이상의 버스 제어기 유닛들(2716)의 세트를 갖는 프로세서(2700)를 나타낸 것인 반면, 파선 박스들의 선택적인 부가는 다수의 코어들(2702A 내지 2702N), 시스템 에이전트 유닛(2710) 내의 하나 이상의 통합된 메모리 제어기 유닛(들)(2714)의 세트, 및 특수 목적 논리(2708)을 갖는 대안의 프로세서(2700)를 나타낸 것이다.

따라서, 프로세서(2700)의 상이한 구현들은 다음과 같은 것들을 포함할 수 있다: 1) (하나 이상의 코어들을 포함할 수 있는) 통합된 그래픽 및/또는 과학(처리율) 논리인 특수 목적 논리(2708), 그리고 하나 이상의 범용 코어들(예컨대, 범용 순차 코어들, 범용 비순차 코어들, 이 둘의 조합)인 코어들(2702A 내지 2702N)을 갖는 CPU; 2) 주로 그래픽 및/또는 과학(처리율)을 위한 다수의 특수 목적 코어들인 코어들(2702A 내지 2702N)을 갖는 코프로세서; 및 3) 많은 수의 범용 순차 코어들인 코어들(2702A 내지 2702N)을 갖는 코프로세서. 따라서, 프로세서(2700)는 범용 프로세서, 코프로세서, 또는, 예를 들어, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU(general purpose graphics processing unit), 고처리율 MIC(many integrated core) 코프로세서(30개 이상의 코어들을 포함함), 임베디드 프로세서 등과 같은 특수 목적 프로세서일 수 있다. 프로세서는 하나 이상의 칩들 상에 구현될 수 있다. 프로세서(2700)는, 예를 들어, BiCMOS, CMOS, 또는 NMOS와 같은 다수의 공정 기술들 중 임의의 것을 사용하여 하나 이상의 기판들 상에 구현될 수 있고 그리고/또는 그의 일부일 수 있다.

메모리 계층구조는 코어들 내의 하나 이상의 레벨들의 캐시, 하나 이상의 공유 캐시 유닛들(2706)의 세트, 및 통합된 메모리 제어기 유닛들(2714)의 세트에 결합되어 있는 외부 메모리(도시 생략)를 포함한다. 공유 캐시 유닛들(2706)의 세트는 L2(level 2), L3(level 3), L4(level 4), 또는 기타 레벨들의 캐시 등의 하나 이상의 중간 레벨 캐시들, LLC(last level cache), 및/또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 링 기반 상호접속 유닛(ring based interconnect unit)(2712)은 통합된 그래픽 논리(2708), 공유 캐시 유닛들(2706)의 세트, 및 시스템 에이전트 유닛(2710)/통합된 메모리 제어기 유닛(들)(2714)을 상호접속시키는 반면, 대안의 실시예들은 이러한 유닛들을 상호접속시키는 데 임의의 수의 공지된 기법들을 사용할 수 있다. 일 실시예에서, 하나 이상의 캐시 유닛들(2706)과 코어들(2702A 내지 2702N) 사이에 일관성이 유지된다.

일부 실시예들에서, 코어들(2702A 내지 2702N) 중 하나 이상은 멀티스레딩을 할 수 있다. 시스템 에이전트(2710)는 코어들(2702A 내지 2702N)을 조정하고 동작시키는 그 구성요소들을 포함한다. 시스템 에이전트 유닛(2710)은, 예를 들어, PCU(power control unit) 및 디스플레이 유닛을 포함할 수 있다. PCU는 코어들(2702A 내지 2702N) 및 통합된 그래픽 논리(2708)의 전력 상태를 조절하는 데 필요한 논리 및 구성요소들이거나 이들을 포함할 수 있다. 디스플레이 유닛은 하나 이상의 외부 접속 디스플레이들을 구동하기 위한 것이다.

코어들(2702A 내지 2702N)은 아키텍처 명령어 세트의 관점에서 동종(homogenous)이거나 이종(heterogeneous)일 수 있다; 즉, 코어들(2702A 내지 2702N) 중 2개 이상은 동일한 명령어 세트를 실행할 수 있는 반면, 다른 것들은 그 명령어 세트의 서브세트만 또는 다른 명령어 세트를 실행할 수 있다.

도 16 내지 도 20은 예시적인 컴퓨터 아키텍처들의 블록도들이다. 랩톱, 데스크톱, 핸드헬드 PC, PDA(personal digital assistant), 엔지니어링 워크스테이션, 서버, 네트워크 디바이스, 네트워크 허브, 스위치, 임베디드 프로세서, DSP(digital signal processor), 그래픽 디바이스, 비디오 게임 디바이스, 셋톱 박스, 마이크로 컨트롤러, 셀폰, 휴대용 미디어 플레이어, 핸드헬드 디바이스, 및 다양한 다른 전자 디바이스들에 대한 기술 분야에 공지된 다른 시스템 설계들 및 구성들도 역시 적합하다. 일반적으로, 본 명세서에 개시되어 있는 것과 같은 프로세서 및/또는 기타 실행 논리를 포함할 수 있는 아주 다양한 시스템들 또는 전자 디바이스들이 일반적으로 적합하다.

이제 도 16을 참조하면, 본 발명의 일 실시예에 따른 시스템(2800)의 블록도가 도시되어 있다. 시스템(2800)은 제어기 허브(2820)에 결합되어 있는 하나 이상의 프로세서들(2810, 2815)을 포함할 수 있다. 일 실시예에서, 제어기 허브(2820)는 GMCH(graphics memory controller hub)(2890) 및 IOH(Input/Output Hub)(2850)(개별적인 칩들 상에 있을 수 있음)를 포함하고; GMCH(2890)는 메모리(2840) 및 코프로세서(2845)에 결합되어 있는 메모리 및 그래픽 제어기들을 포함하며; IOH(2850)는 I/O(input/output) 디바이스들(2860)을 GMCH(2890)에 결합시킨다. 다른 대안으로서, 메모리 및 그래픽 제어기들 중 하나 또는 둘 다는 (본 명세서에 기술된 바와 같이) 프로세서 내에 통합되어 있고, 메모리(2840) 및 코프로세서(2845)는 프로세서(2810), 및 IOH(2850)를 갖는 단일 칩 내의 제어기 허브(2820)에 직접 결합되어 있다.

부가의 프로세서들(2815)의 선택적인 특성은 도 16에서 파선들로 나타내어져 있다. 각각의 프로세서(2810, 2815)는 본 명세서에 기술된 처리 코어들 중 하나 이상을 포함할 수 있고, 프로세서(2700)의 어떤 버전일 수 있다.

메모리(2840)는, 예를 들어, DRAM(dynamic random access memory), PCM(phase change memory), 또는 이 둘의 조합일 수 있다. 적어도 일 실시예에서, 제어기 허브(2820)는 FSB(frontside bus)와 같은 멀티-드롭 버스(multi-drop bus), QPI(QuickPath Interconnect)와 같은 점대점 인터페이스, 또는 유사한 접속(2895)을 통해 프로세서(들)(2810, 2815)와 통신한다.

일 실시예에서, 코프로세서(2845)는, 예를 들어, 고처리율 MIC 프로세서, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU, 임베디드 프로세서 등과 같은 특수 목적 프로세서이다. 일 실시예에서, 제어기 허브(2820)는 통합된 그래픽 가속기를 포함할 수 있다.

아키텍처, 마이크로아키텍처, 열, 전력 소모 특성 등을 포함하는 다양한 성능 척도(metric of merit)들의 관점에서 물리적 자원들(2810, 2815) 간에 다양한 차이점들이 있을 수 있다.

일 실시예에서, 프로세서(2810)는 일반 유형의 데이터 처리 동작들을 제어하는 명령어들을 실행한다. 코프로세서 명령어들은 명령어들 내에 삽입되어 있을 수 있다. 프로세서(2810)는 이들 코프로세서 명령어를 부착된(attached) 코프로세서(2845)에 의해 실행되어야만 하는 유형인 것으로 인식한다. 그에 따라, 프로세서(2810)는 이 코프로세서 명령어들(또는 코프로세서 명령어들을 나타내는 제어 신호들)을 코프로세서 버스 또는 다른 상호접속을 통해 코프로세서(2845)로 발행한다. 코프로세서(들)(2845)는 수신된 코프로세서 명령어들을 접수하고 실행한다.

이제 도 17을 참조하면, 본 발명의 일 실시예에 따른, 제1 보다 구체적이고 예시적인 시스템(2900)의 블록도가 도시된다. 도 17에 도시된 바와 같이, 멀티프로세서 시스템(2900)은 점대점 상호접속 시스템이고, 점대점 상호접속(2950)을 통해 결합되어 있는 제1 프로세서(2970) 및 제2 프로세서(2980)를 포함하고 있다. 프로세서들(2970 및 2980) 각각은 프로세서(2700)의 어떤 버전일 수 있다. 본 발명의 일 실시예에서, 프로세서들(2970 및 2980)은, 각각, 프로세서들(2810 및 2815)인 반면, 코프로세서(2938)는 코프로세서(2845)이다. 다른 실시예에서, 프로세서들(2970 및 2980)은, 각각, 프로세서(2810) 및 코프로세서(2845)이다.

프로세서들(2970 및 2980)은, 각각, 통합된 메모리 제어기(integrated memory controller)(IMC) 유닛들(2972 및 2982)을 포함하는 것으로 도시되어 있다. 프로세서(2970)는 또한, 그의 버스 제어기 유닛들의 일부로서, P-P(point-to-point) 인터페이스들(2976 및 2978)을 포함하고; 이와 유사하게, 제2 프로세서(2980)는 P-P 인터페이스들(2986 및 2988)을 포함하고 있다. 프로세서들(2970, 2980)은 P-P(point-to-point) 인터페이스 회로들(2978, 2988)을 사용하여 P-P 인터페이스(2950)를 통해 정보를 교환할 수 있다. 도 17에 도시된 바와 같이, IMC들(2972 및 2982)은 프로세서들을 각자의 메모리들, 즉 각자의 프로세서들에 로컬로 부착되어 있는 주 메모리의 일부분들일 수 있는 메모리(2932) 및 메모리(2934)에 결합시킨다.

프로세서들(2970, 2980) 각각은 점대점 인터페이스 회로들(2976, 2994, 2986, 2998)을 사용하여 개개의 P-P 인터페이스들(2952, 2954)을 통해 칩셋(2990)과 정보를 교환할 수 있다. 칩셋(2990)은 선택적으로 고성능 인터페이스(2939)를 통해 코프로세서(2938)와 정보를 교환할 수 있다. 일 실시예에서, 코프로세서(2938)는, 예를 들어, 고처리율 MIC 프로세서, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU, 임베디드 프로세서 등과 같은 특수 목적 프로세서이다.

공유 캐시(도시 생략)가 어느 하나의 프로세서 내에 또는 양 프로세서들의 외부에 포함되어 있을 수 있지만, P-P 상호접속을 통해 프로세서들과 접속되어 있으며, 따라서 프로세서가 저전력 모드에 있는 경우, 어느 하나의 프로세서 또는 양 프로세서들의 로컬 캐시 정보가 공유 캐시에 저장될 수 있다. 칩셋(2990)은 인터페이스(2996)를 통해 제1 버스(2916)에 결합될 수 있다. 일 실시예에서, 제1 버스(2916)는 PCI(Peripheral Component Interconnect) 버스일 수 있거나, PCI Express 버스 또는 다른 3세대 I/O 상호접속 버스 등의 버스일 수 있지만, 본 발명의 범주가 그것으로 제한되지 않는다.

도 17에 도시된 바와 같이, 제1 버스(2916)를 제2 버스(2920)에 결합시키는 버스 브리지(2918)와 함께, 다양한 I/O 디바이스들(2914)이 제1 버스(2916)에 결합될 수 있다. 일 실시예에서, 코프로세서들, 고처리율 MIC 프로세서들, GPGPU들, 가속기들(예컨대, 그래픽 가속기들 또는 DSP(digital signal processing) 유닛들 등), 필드 프로그램가능 게이트 어레이들, 또는 임의의 다른 프로세서와 같은 하나 이상의 부가의 프로세서(들)(2915)이 제1 버스(2916)에 결합되어 있다. 일 실시예에서, 제2 버스(2920)는 LPC(low pin count) 버스일 수 있다. 일 실시예에서, 예를 들어, 키보드 및/또는 마우스(2922), 통신 디바이스들(2927), 그리고 명령어들/코드 및 데이터(2930)를 포함할 수 있는 디스크 드라이브 또는 기타 대용량 저장 디바이스와 같은 저장 유닛(2928)을 포함하는 다양한 디바이스들이 제2 버스(2920)에 결합될 수 있다. 게다가, 오디오 I/O(2924)가 제2 버스(2920)에 결합될 수 있다. 유의할 점은, 다른 아키텍처들이 가능하다는 것이다. 예를 들어, 도 17의 점대점 아키텍처 대신에, 시스템은 멀티-드롭 버스 또는 다른 이러한 아키텍처를 구현할 수 있다.

이제 도 18을 참조하면, 본 발명의 일 실시예에 따른, 제2 보다 구체적이고 예시적인 시스템(3000)의 블록도가 도시되어 있다. 도 18 및 도 19에서의 유사한 요소들은 유사한 참조 번호들을 지니고 있으며, 도 18의 다른 측면들을 불명료하게 하는 것을 피하기 위해 도 17의 특정의 측면들이 도 18로부터 생략되어 있다. 도 18은 프로세서들(2970, 2980)이, 각각, 통합된 메모리 및 I/O 제어 논리("CL")(2972 및 2982)을 포함할 수 있다는 것을 나타내고 있다. 따라서, CL(2972, 2982)은 통합된 메모리 제어기 유닛들을 포함하고 I/O 제어 논리를 포함한다. 도 18은 메모리들(2932, 2934)이 CL(2972, 2982)에 결합되어 있을 뿐만 아니라 I/O 디바이스들(3014)이 또한 제어 논리(2972, 2982)에 결합되어 있는 것을 나타내고 있다. 레거시 I/O 디바이스들(3015)이 칩셋(2990)에 결합되어 있다.

이제 도 19를 참조하면, 본 발명의 일 실시예에 따른 SoC(3100)의 블록도가 도시되어 있다. 도 15에서의 유사한 요소들은 유사한 참조 번호를 지니고 있다. 또한, 파선 박스들은 보다 진보된 SoC들 상의 선택적인 특징들이다. 도 19에서, 상호접속 유닛(들)(3102)은 하나 이상의 코어들(2702A 내지 2702N)의 세트 및 공유 캐시 유닛(들)(2706)을 포함하는 애플리케이션 프로세서(3110); 시스템 에이전트 유닛(2710); 버스 제어기 유닛(들)(2716); 통합된 메모리 제어기 유닛(들)(2714); 통합된 그래픽 논리, 영상 프로세서, 오디오 프로세서, 및 비디오 프로세서를 포함할 수 있는 하나 이상의 코프로세서들(3120)의 세트; SRAM(static random access memory) 유닛(3130); DMA(direct memory access) 유닛(3132); 및 하나 이상의 외부 디스플레이들에 결합하기 위한 디스플레이 유닛(3140)에 결합되어 있다. 일 실시예에서, 코프로세서(들)(3120)는, 예를 들어, 네트워크 또는 통신 프로세서, 압축 엔진, GPGPU, 고처리율 MIC 프로세서, 임베디드 프로세서 등과 같은 특수 목적 프로세서를 포함한다.

본 명세서에 개시되어 있는 메커니즘들의 실시예들은 하드웨어, 소프트웨어, 펌웨어, 또는 이러한 구현 방식들의 조합으로 구현될 수 있다. 본 발명의 실시예들은 적어도 하나의 프로세서, 저장 시스템(휘발성 및 비휘발성 메모리 및/또는 저장 요소들을 포함함), 적어도 하나의 입력 디바이스, 및 적어도 하나의 출력 디바이스를 포함하는 프로그램가능 시스템들 상에서 실행되는 컴퓨터 프로그램들 또는 프로그램 코드로서 구현될 수 있다.

도 17에 예시되어 있는 코드(2930)와 같은 프로그램 코드는 본 명세서에 기술된 기능들을 수행하여 출력 정보를 발생시키기 위해 입력 명령어들에 적용될 수 있다. 출력 정보가 공지된 방식으로 하나 이상의 출력 디바이스들에 적용될 수 있다. 본 출원의 목적상, 처리 시스템은, 예를 들어; DSP(digital signal processor), 마이크로컨트롤러, ASIC(application specific integrated circuit), 또는 마이크로프로세서 등과 같은 프로세서를 갖는 임의의 시스템을 포함한다.

프로그램 코드는 처리 시스템과 통신하기 위해 고수준의 절차적 또는 객체 지향 프로그래밍 언어로 구현될 수 있다. 프로그램 코드는 또는, 원하는 경우, 어셈블리어 또는 기계어로 구현될 수 있다. 사실, 본 명세서에 기술된 메커니즘들은 범주가 임의의 특정의 프로그래밍 언어로 제한되지 않는다. 어느 경우든지, 이 언어는 컴파일되거나 인터프리트되는 언어일 수 있다.

적어도 일 실시예의 하나 이상의 양태들은 프로세서 내의 다양한 논리를 나타내는 머신 판독가능 매체 상에 저장되어 있는 대표적인 명령어들에 의해 구현될 수 있고, 이 명령어들은, 머신에 의해 판독될 때, 머신으로 하여금 본 명세서에 기술된 기법들을 수행하는 논리를 제조하게 한다. "IP 코어"라고 하는 이러한 표현은 유형의(tangible) 머신 판독가능 매체 상에 저장되고, 논리 또는 프로세서를 실제로 제조하는 제조 머신들에 로드하기 위해, 다양한 고객들 또는 제조 시설들에 공급될 수 있다.

이러한 머신 판독가능 저장 매체는 하드 디스크, 플로피 디스크, 광 디스크, CD-ROM(compact disk read-only memory), CD-RW(compact disk rewritable) 및 광자기 디스크를 포함하는 임의의 다른 유형의 디스크, DRAM(dynamic random access memory), SRAM(static random access memory), EPROM(erasable programmable read-only memory), 플래시 메모리, EEPROM(electrically erasable programmable read-only memory)과 같은 ROM(read-only memory), RAM(random access memory) 등), PCM(phase change memory)을 포함하는 반도체 디바이스, 자기 또는 광 카드, 또는 전자 명령어들을 저장하는 데 적합한 임의의 다른 유형의 매체와 같은 저장 매체를 포함하는, 머신 또는 디바이스에 의해 제조 또는 형성되는 물품들의 비일시적, 유형의(tangible) 구성들을 포함할 수 있지만, 이들로 제한되지 않는다.

그에 따라, 본 발명의 실시예들은 또한 명령어들을 포함하거나, 본 명세서에 기술된 구조들, 회로들, 장치들, 프로세서들 및/또는 시스템 특징들을 정의하는 HDL(Hardware Description Language)과 같은 설계 데이터를 포함하는 비일시적, 유형의 머신 판독가능 매체를 포함한다. 이러한 실시예들은 또한 프로그램 제품이라고 할 수 있다.

어떤 경우들에서, 명령어 변환기는 소스 명령어 세트로부터 목표 명령어 세트로 명령어를 변환하는 데 사용될 수 있다. 예를 들어, 명령어 변환기는 명령어를 코어에 의해 처리될 하나 이상의 다른 명령어들로 변환(예컨대, 정적 바이너리 변환, 동적 컴파일을 포함하는 동적 바이너리 변환을 사용함), 모핑, 에뮬레이트 또는 다른 방식으로 변환할 수 있다. 명령어 변환기는 소프트웨어, 하드웨어, 펌웨어, 또는 이들의 조합으로 구현될 수 있다. 명령어 변환기는 온프로세서(on processor)에, 오프프로세서(off processor)에, 또는 일부는 온프로세서에 일부는 오프프로세서에 있을 수 있다.

도 20은 본 발명의 실시예들에 따른, 소스 명령어 세트에서의 바이너리 명령어들을 목표 명령어 세트에서의 바이너리 명령어들로 변환하기 위해 소프트웨어 명령어 변환기를 사용하는 것을 대비하는 블록도이다. 예시된 실시예에서, 명령어 변환기는 소프트웨어 명령어 변환기이지만, 다른 대안으로서, 명령어 변환기가 소프트웨어, 펌웨어, 하드웨어, 또는 이들의 다양한 조합들로 구현될 수 있다. 도 20은 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(3216)에 의해 기본적으로 실행될 수 있는 x86 바이너리 코드(3206)를 발생시키기 위해 고수준 언어(3202)로 된 프로그램이 x86 컴파일러(3204)를 사용하여 컴파일될 수 있다는 것을 나타낸 것이다. 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(3216)는, 적어도 하나의 x86 명령어 세트 코어를 갖는 Intel 프로세서와 실질적으로 동일한 결과를 달성하기 위해, (1) Intel x86 명령어 세트 코어의 명령어 세트의 상당 부분 또는 (2) 적어도 하나의 x86 명령어 세트 코어를 갖는 Intel 프로세서 상에서 실행되도록 되어 있는 애플리케이션들 또는 다른 소프트웨어의 오브젝트 코드 버전들을 호환가능하게 실행하거나 다른 방식으로 처리함으로써 적어도 하나의 x86 명령어 세트 코어를 갖는 Intel 프로세서와 실질적으로 동일한 기능들을 수행할 수 있는 임의의 프로세서를 나타낸다. x86 컴파일러(3204)는, 부가의 링크(linkage) 처리에 의해 또는 부가의 링크 처리 없이, 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(3216) 상에서 실행될 수 있는 x86 바이너리 코드(3206)(예컨대, 오브젝트 코드)를 발생시키도록 동작가능한 컴파일러를 나타낸다. 이와 유사하게, 도 20은 적어도 하나의 x86 명령어 세트 코어를 갖지 않는 프로세서(3214)(예컨대, 미국 캘리포니아주 서니베일 소재의 MIPS Technologies의 MIPS 명령어 세트를 실행하는 그리고/또는 미국 캘리포니아주 서니베일 소재의 ARM Holdings의 ARM 명령어 세트를 실행하는 코어들을 갖는 프로세서)에 의해 기본적으로 실행될 수 있는 대안의 명령어 세트 바이너리 코드(3210)를 발생시키기 위해 고수준 언어(3202)로 된 프로그램이 대안의 명령어 세트 컴파일러(3208)를 사용하여 컴파일될 수 있다는 것을 나타낸 것이다. 명령어 변환기(3212)는 x86 바이너리 코드(3206)를 x86 명령어 세트 코어를 갖지 않는 프로세서(3214)에 의해 기본적으로 실행될 수 있는 코드로 변환하는 데 사용된다. 이것을 할 수 있는 명령어 변환기를 만드는 것이 어렵기 때문에 변환된 코드가 대안의 명령어 세트 바이너리 코드(3210)와 동일하지 않을 가능성이 있지만; 변환된 코드는 일반적인 연산을 달성할 것이고 대안의 명령어 세트로부터의 명령어들로 이루어져 있을 것이다. 이와 같이, 명령어 변환기(3212)는, 에뮬레이션, 시뮬레이션 또는 임의의 다른 프로세스를 통해, x86 명령어 세트 프로세서 또는 코어를 갖지 않는 프로세서 또는 다른 전자 디바이스가 x86 바이너리 코드(3206)를 실행할 수 있게 하는 소프트웨어, 펌웨어, 하드웨어, 또는 이들의 조합을 나타낸다.

일 실시예에 따르면, 프로세서는 제1 SKEIN256 MIX-PERMUTE 연산들을 수행하는 제1 명령어를 수신하는 명령어 디코더를 포함하고, 제1 명령어는 복수의 홀수 워드들을 저장하는 제1 저장 장소와 연관된 제1 피연산자, 복수의 짝수 워드들을 저장하는 제2 저장 장소와 연관된 제2 피연산자, 및 제3 피연산자를 갖는다. 프로세서는, 제1 명령어에 응답하여, 제3 피연산자에 의해 표시된 제3 저장 장소로부터 획득된 제1 회전 값을 사용하여 홀수 워드들 및 짝수 워드들에 기초하여 다수의 라운드의 제1 SKEIN256 MIX-PERMUTE 연산들을 수행하고 새로운 홀수 워드들을 제1 피연산자에 의해 표시된 제1 저장 장소에 저장하는, 명령어 디코더에 결합된 제1 실행 유닛을 더 포함한다. 제1 및 제2 피연산자들은 128-비트 레지스터이다. 소스로서, 제1 피연산자는 상위 64 비트에 word1를 그리고 하위 64 비트에 word3을 저장한다. 소스로서, 제2 피연산자는 상위 64 비트에 word0을 그리고 하위 64 비트에 word2를 저장한다. 목적지로서, 제1 피연산자는 상위 64 비트에 새로운 word3을 그리고 하위 64 비트에 새로운 word1을 저장한다. 프로세서는, 제4 피연산자, 제5 피연산자, 및 제6 피연산자를 갖는 제2 명령어에 응답하여, 제6 피연산자에 의해 표시된 제6 저장 장소로부터 획득된 제2 회전 값을 사용하여 제4 피연산자에 의해 표시된 제4 저장 장소로부터 획득된 짝수 워드들 및 제5 피연산자에 의해 표시된 제5 저장 장소로부터 획득된 홀수 워드들에 기초하여 다수의 라운드의 제2 SKEIN256 MIX-PERMUTE 연산들을 수행하고 새로운 짝수 워드들을 제4 저장 장소에 저장하는, 명령어 디코더에 결합된 제2 실행 유닛을 더 포함한다. 제4 및 제5 피연산자들은 128-비트 레지스터들이고, 여기서 목적지로서, 제4 피연산자는 새로운 word0을 상위 64 비트에 그리고 새로운 word2를 하위 64 비트에 저장한다.

이전의 상세한 설명의 일부 부분들은 컴퓨터 메모리 내의 데이터 비트들에 대한 연산들의 알고리즘들 및 심볼 표현들의 관점에서 제시되어 있다. 이들 알고리즘 설명 및 표현은 데이터 처리 분야의 통상의 기술자들이 자신의 작업의 내용을 다른 통상의 기술자들에게 가장 효과적으로 전달하기 위해 사용되는 방법들이다. 알고리즘은 여기에서 일반적으로 원하는 결과를 가져오는 자체 일관성있는 연산들의 시퀀스인 것으로 생각된다. 연산들은 물리적 양의 물리적 조작을 필요로 하는 것이다.

그렇지만, 이들 및 유사한 용어 모두가 적절한 물리적 양과 연관되어 있고 이들 양에 적용되는 편리한 명칭들에 불과하다는 것을 염두에 두어야 한다. 달리 구체적으로 언급하지 않는 한, 이상의 논의로부터 명백한 바와 같이, 본 설명 전체에 걸쳐, 이하의 청구범위에 기재된 것들과 같은 용어들을 이용한 논의가 물리적(전자적) 양으로 표현된 데이터를 컴퓨터 시스템의 레지스터들 및 메모리들 내에서 조작하여 컴퓨터 시스템 메모리들 또는 레지스터들 또는 다른 이러한 정보 저장, 전송 또는 디스플레이 디바이스들 내에서 물리적 양으로 유사하게 표현되는 다른 데이터로 변환하는 컴퓨터 시스템 또는 유사한 전자 컴퓨팅 디바이스의 액션(action) 및 프로세스들을 말한다는 것을 잘 알 것이다.

도면들에 도시된 기법들이 하나 이상의 전자 디바이스들에 저장되고 실행되는 코드 및 데이터를 사용하여 구현될 수 있다. 이러한 전자 디바이스들은 비일시적 컴퓨터 판독가능 저장 매체(예컨대, 자기 디스크; 광 디스크; 랜덤 액세스 메모리; 판독 전용 메모리; 플래시 메모리 디바이스; 상변화 메모리) 및 일시적 컴퓨터 판독가능 전송 매체(예컨대, 전기, 광, 음향 또는 다른 형태의 전파 신호들 - 반송파, 적외선 신호, 디지털 신호 등 -)와 같은 컴퓨터 판독가능 매체를 사용하여 코드 및 데이터를 저장하고 (내부적으로 및/또는 네트워크를 통해 다른 전자 디바이스들과) 통신한다.

이전의 도면들에 도시된 프로세스들 또는 방법들은 하드웨어(예컨대, 회로, 전용 로직 등), 펌웨어, 소프트웨어(예컨대, 비일시적 컴퓨터 판독가능 매체 상에 구현됨), 또는 이들의 조합을 포함하는 처리 로직에 의해 수행될 수 있다. 프로세스들 또는 방법들이 일부 순차적 연산들의 관점에서 앞서 기술되어 있지만, 기술된 연산들 중 일부가 상이한 순서로 수행될 수 있다는 것을 잘 알 것이다. 더욱이, 일부 연산들은 순차적으로보다는 병렬로 수행될 수 있다.

이상의 명세서에서, 본 발명의 실시예들이 그의 특정의 예시적인 실시예들을 참조하여 기술되어 있다. 그렇지만, 이하의 청구항들에 기재된 본 발명의 보다 광의의 사상 및 범주를 벗어나지 않고 본 발명에 대해 다양한 수정들이 행해질 수 있다는 것이 명백할 것이다. 그에 따라, 명세서 및 도면들은 제한적인 의미가 아니라 예시적인 의미로 간주되어야 한다.

Claims

마이크로프로세서로서,
SKEIN256 MIX-PERMUTE 연산들을 나타내는 단일 SIMD 명령어로서 제1 명령어를 수신하고 디코딩하는 명령어 디코더 - 상기 제1 명령어는 오피코드(opcode), 복수의 홀수 워드들을 저장하는 제1 저장 장소와 연관된 제1 주소를 표시하는 제1 피연산자, 복수의 짝수 워드들을 저장하는 제2 저장 장소와 연관된 제2 주소를 표시하는 제2 피연산자, 및 제3 저장 장소와 연관된 제3 주소를 표시하는 제3 피연산자를 가짐 -; 및
상기 명령어 디코더로부터 상기 디코딩된 제1 명령어를 수신하고 상기 디코딩된 제1 명령어를 실행하는 제1 실행 유닛
을 포함하고, 상기 제1 명령어의 실행은,
상기 제1 주소로부터 상기 홀수 워드들을 검색하고,
상기 제2 주소로부터 상기 짝수 워드들을 검색하고,
상기 제3 피연산자에 의해 표시된 상기 제3 주소로부터 획득되는 제1 회전 값을 사용하여 상기 짝수 워드들 및 상기 홀수 워드들에 기초하여 복수의 라운드의 상기 SKEIN256 MIX-PERMUTE 연산들을 수행하고,
복수의 새로운 홀수 워드들을 생성하고,
상기 제1 주소에 상기 새로운 홀수 워드들을 저장하는
것을 포함하고,
상기 제1 주소 및 제2 주소로부터 상기 홀수 워드들 및 상기 짝수 워드들을 검색하는 것과, 상기 복수의 라운드의 상기 SKEIN256 MIX-PERMUTE 연산들을 수행하는 것과, 상기 제1 주소에 상기 새로운 홀수 워드들을 저장하는 것은, 단일 SIMD 명령어로서 상기 디코딩된 제1 명령어를 수신하는 것에 응답하여 상기 제1 실행 유닛에 의해 수행되고,
상기 명령어 디코더는 상기 제1 피연산자, 제2 피연산자, 및 제3 피연산자에 각각 대응하는 상기 제1 주소, 제2 주소, 및 제3 주소를 도출하기 위해 상기 오피코드, 상기 제1 피연산자, 상기 제2 피연산자, 및 상기 제3 피연산자를 디코딩하고, 상기 제1 주소, 제2 주소 및 제3 주소의 각각을 상기 제1 실행 유닛에 전달하여 상기 제1 주소, 제2 주소, 및 제3 주소의 각각을 사용하여 상기 디코딩된 제1 명령어를 실행하는, 마이크로프로세서.
제1항에 있어서, 상기 제1 및 제2 피연산자들은 128-비트 레지스터인 마이크로프로세서.
제2항에 있어서, 소스로서, 상기 제1 피연산자는 상위 64 비트에 word1을 그리고 하위 64 비트에 word3을 저장하는 마이크로프로세서.
제2항에 있어서, 소스로서, 상기 제2 피연산자는 상위 64 비트에 word0을 그리고 하위 64 비트에 word2를 저장하는 마이크로프로세서.
제2항에 있어서, 목적지로서, 상기 제1 피연산자는 상위 64 비트에 새로운 word3을 그리고 하위 64 비트에 새로운 word1을 저장하는 마이크로프로세서.
제1항에 있어서, 제4 피연산자, 제5 피연산자, 및 제6 피연산자를 갖는 제2 명령어에 응답하여, 상기 제6 피연산자에 의해 표시된 제6 저장 장소로부터 획득된 제2 회전 값을 사용하여 상기 제4 피연산자에 의해 표시된 제4 저장 장소로부터 획득된 짝수 워드들 및 상기 제5 피연산자에 의해 표시된 제5 저장 장소로부터 획득된 홀수 워드들에 기초하여 복수의 라운드의 제2 SKEIN256 MIX-PERMUTE 연산들을 수행하고 새로운 짝수 워드들을 상기 제4 저장 장소에 저장하는, 상기 명령어 디코더에 결합된 제2 실행 유닛을 더 포함하는 마이크로프로세서.
제6항에 있어서, 상기 제4 및 제5 피연산자들은 128-비트 레지스터이고, 목적지로서, 상기 제4 피연산자는 상위 64 비트에 새로운 word0을 그리고 하위 64 비트에 새로운 word2를 저장하는 마이크로프로세서.
방법으로서,
마이크로프로세서의 명령어 디코더에 의해, SKEIN256 MIX-PERMUTE 연산들을 나타내는 단일 SIMD 명령어로서 제1 명령어를 수신하고 디코딩하는 단계 - 상기 제1 명령어는 오피코드, 복수의 홀수 워드들을 저장하는 제1 저장 장소와 연관된 제1 주소를 표시하는 제1 피연산자, 복수의 짝수 워드들을 저장하는 제2 저장 장소와 연관된 제2 주소를 표시하는 제2 피연산자, 및 제3 저장 장소와 연관된 제3 주소를 표시하는 제3 피연산자를 가짐 -; 및
상기 명령어 디코더로부터 수신된 상기 디코딩된 제1 명령어에 응답하여, 상기 마이크로프로세서의 제1 실행 유닛에 의해 상기 제1 명령어를 실행하는 단계를 포함하고,
상기 제1 명령어를 실행하는 단계는,
상기 제1 주소로부터 상기 홀수 워드들을 검색하는 단계,
상기 제2 주소로부터 상기 짝수 워드들을 검색하는 단계,
상기 제3 피연산자에 의해 표시된 상기 제3 주소로부터 획득되는 제1 회전 값을 사용하여 상기 짝수 워드들 및 상기 홀수 워드들에 기초하여 복수의 라운드의 상기 SKEIN256 MIX-PERMUTE 연산들을 수행하는 단계,
복수의 새로운 홀수 워드들을 생성하는 단계, 및
상기 제1 주소에 상기 새로운 홀수 워드들을 저장하는 단계
를 포함하고,
상기 제1 주소 및 제2 주소로부터 상기 홀수 워드들 및 상기 짝수 워드들을 검색하는 단계와, 상기 복수의 라운드의 상기 SKEIN256 MIX-PERMUTE 연산들을 수행하는 단계와, 상기 제1 주소에 상기 새로운 홀수 워드들을 저장하는 단계는, 단일 SIMD 명령어로서 상기 디코딩된 제1 명령어를 수신하는 것에 응답하여 상기 제1 실행 유닛에 의해 수행되고,
상기 명령어 디코더는 상기 제1 피연산자, 제2 피연산자, 및 제3 피연산자에 각각 대응하는 상기 제1 주소, 제2 주소, 및 제3 주소를 도출하기 위해 상기 오피코드, 상기 제1 피연산자, 상기 제2 피연산자, 및 상기 제3 피연산자를 디코딩하고, 상기 제1 주소, 제2 주소, 및 제3 주소의 각각을 상기 제1 실행 유닛에 전달하여 상기 제1 주소, 제2 주소, 및 제3 주소의 각각을 사용하여 상기 디코딩된 제1 명령어를 실행하는, 방법.
제8항에 있어서, 상기 제1 및 제2 피연산자들은 128-비트 레지스터인 방법.
제9항에 있어서, 소스로서, 상기 제1 피연산자는 상위 64 비트에 word1을 그리고 하위 64 비트에 word3을 저장하는 방법.
제9항에 있어서, 소스로서, 상기 제2 피연산자는 상위 64 비트에 word0을 그리고 하위 64 비트에 word2를 저장하는 방법.
제9항에 있어서, 목적지로서, 상기 제1 피연산자는 상위 64 비트에 새로운 word3을 그리고 하위 64 비트에 새로운 word1을 저장하는 방법.
제8항에 있어서, 상기 마이크로프로세서의 제2 실행 유닛이, 제4 피연산자, 제5 피연산자, 및 제6 피연산자를 갖는 제2 명령어에 응답하여, 상기 제6 피연산자에 의해 표시된 제6 저장 장소로부터 획득된 제2 회전 값을 사용하여 상기 제4 피연산자에 의해 표시된 제4 저장 장소로부터 획득된 짝수 워드들 및 상기 제5 피연산자에 의해 표시된 제5 저장 장소로부터 획득된 홀수 워드들에 기초하여 복수의 라운드의 제2 SKEIN256 MIX-PERMUTE 연산들을 수행하고 새로운 짝수 워드들을 상기 제4 저장 장소에 저장하는 단계를 더 포함하는 방법.
제13항에 있어서, 상기 제4 및 제5 피연산자들은 128-비트 레지스터이고, 목적지로서, 상기 제4 피연산자는 상위 64 비트에 새로운 word0을 그리고 하위 64 비트에 새로운 word2를 저장하는 방법.
데이터 처리 시스템으로서,
상호접속부;
상기 상호접속부에 결합된 동적 랜덤 액세스 메모리(DRAM); 및
상기 상호접속부에 결합된 마이크로프로세서
를 포함하고, 상기 마이크로프로세서는
SKEIN256 MIX-PERMUTE 연산들을 나타내는 단일 SIMD 명령어로서 제1 명령어를 수신하고 디코딩하는 명령어 디코더 - 상기 제1 명령어는 오피코드, 복수의 홀수 워드들을 저장하는 제1 저장 장소와 연관된 제1 주소를 표시하는 제1 피연산자, 복수의 짝수 워드들을 저장하는 제2 저장 장소와 연관된 제2 주소를 표시하는 제2 피연산자, 및 제3 저장 장소와 연관된 제3 주소를 표시하는 제3 피연산자를 가짐 -; 및
상기 명령어 디코더로부터 상기 디코딩된 제1 명령어를 수신하고 상기 디코딩된 제1 명령어를 실행하는 제1 실행 유닛
을 포함하고, 상기 제1 명령어의 실행은,
상기 제1 주소로부터 상기 홀수 워드들을 검색하고,
상기 제2 주소로부터 상기 짝수 워드들을 검색하고,
상기 제3 피연산자에 의해 표시된 상기 제3 주소로부터 획득되는 제1 회전 값을 사용하여 상기 짝수 워드들 및 상기 홀수 워드들에 기초하여 복수의 라운드의 상기 SKEIN256 MIX-PERMUTE 연산들을 수행하고,
복수의 새로운 홀수 워드들을 생성하고,
상기 제1 주소에 상기 새로운 홀수 워드들을 저장하는
것을 포함하고,
상기 제1 주소 및 제2 주소로부터 상기 홀수 워드들 및 상기 짝수 워드들을 검색하는 것과, 상기 복수의 라운드의 상기 SKEIN256 MIX-PERMUTE 연산들을 수행하는 것과, 상기 제1 주소에 상기 새로운 홀수 워드들을 저장하는 것은, 단일 SIMD 명령어로서 상기 디코딩된 제1 명령어를 수신하는 것에 응답하여 상기 제1 실행 유닛에 의해 수행되고,
상기 명령어 디코더는 상기 제1 피연산자, 제2 피연산자, 및 제3 피연산자에 각각 대응하는 상기 제1 주소, 제2 주소, 및 제3 주소를 도출하기 위해 상기 오피코드, 상기 제1 피연산자, 상기 제2 피연산자, 및 상기 제3 피연산자를 디코딩하고, 상기 제1 주소, 제2 주소, 및 제3 주소의 각각을 상기 제1 실행 유닛에 전달하여 상기 제1 주소, 제2 주소, 및 제3 주소의 각각을 사용하여 상기 디코딩된 제1 명령어를 실행하는, 데이터 처리 시스템.
제15항에 있어서, 상기 제1 및 제2 피연산자들은 128-비트 레지스터인 데이터 처리 시스템.
제16항에 있어서, 소스로서, 상기 제1 피연산자는 상위 64 비트에 word1을 그리고 하위 64 비트에 word3을 저장하는 데이터 처리 시스템.
제16항에 있어서, 소스로서, 상기 제2 피연산자는 상위 64 비트에 word0을 그리고 하위 64 비트에 word2를 저장하는 데이터 처리 시스템.
제16항에 있어서, 목적지로서, 상기 제1 피연산자는 상위 64 비트에 새로운 word3을 그리고 하위 64 비트에 새로운 word1을 저장하는 데이터 처리 시스템.
제15항에 있어서, 상기 마이크로프로세서는 제4 피연산자, 제5 피연산자, 및 제6 피연산자를 갖는 제2 명령어에 응답하여, 상기 제6 피연산자에 의해 표시된 제6 저장 장소로부터 획득된 제2 회전 값을 사용하여 상기 제4 피연산자에 의해 표시된 제4 저장 장소로부터 획득된 짝수 워드들 및 상기 제5 피연산자에 의해 표시된 제5 저장 장소로부터 획득된 홀수 워드들에 기초하여 복수의 라운드의 제2 SKEIN256 MIX-PERMUTE 연산들을 수행하고 새로운 짝수 워드들을 상기 제4 저장 장소에 저장하는, 상기 명령어 디코더에 결합된 제2 실행 유닛을 더 포함하는 데이터 처리 시스템.
제20항에 있어서, 상기 제4 및 제5 피연산자들은 128-비트 레지스터이고, 목적지로서, 상기 제4 피연산자는 상위 64 비트에 새로운 word0을 그리고 하위 64 비트에 새로운 word2를 저장하는 데이터 처리 시스템.