KR101854520B1 - 타이트하게 커플링된 이종 컴퓨팅을 위한 하드웨어 프로세서스들 및 방법들 - Google Patents
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Abstract
타이트하게 커플링된 이종 컴퓨팅에 관련된 방법들 및 장치들이 설명된다. 일 실시예에서, 하드웨어 프로세서는 병렬의 복수의 실행 유닛들, 복수의 실행 유닛들의 입력들을 제1 버퍼 및 복수의 메모리 뱅크들의 출력들에 연결하고, 복수의 메모리 뱅크들 및 병렬의 복수의 제2 버퍼들의 입력들을 제1 버퍼, 복수의 메모리 뱅크들, 및 복수의 실행 유닛들의 출력들에 연결하는 스위치, 및 복수의 제2 버퍼들의 출력들에 연결된 입력들을 가진 오프로드 엔진을 포함한다.
Description
본 개시는 일반적으로 전자 공학에 관련되고, 더 구체적으로, 본 개시의 실시예는 타이트하게 커플링된 이종 컴퓨팅을 위한 하드웨어 프로세서와 관련된다.
프로세서, 또는 프로세서들의 세트는 명령어 세트, 예를 들어, 명령어 세트 아키텍처(ISA)로부터의 명령어들을 실행한다. 명령어 세트는 프로그래밍과 관련된 컴퓨터 아키텍처의 일부이고, 일반적으로 원시 데이터 타입들, 명령어들, 레지스터 아키텍처, 어드레싱 모드들, 메모리 아키텍처, 인터럽트, 및 예외처리, 및 외부 입력 및 출력(Input and Output, I/O)을 포함한다.
본 개시는 첨부된 도면들의 도들에 제한적으로가 아니라 예시적으로 도시되고, 도면들에 있어서 유사한 참조번호들은 유사한 요소들을 지시한다.
도 1은 본 개시의 실시예들에 따른 하드웨어 프로세서를 도시한다.
도 2a는 본 개시의 실시예들에 따른 하드웨어 프로세서를 통한 데이터 경로들을 도시한다.
도 2b는 본 개시의 실시예들에 따른 도 2a의 하드웨어 프로세서를 통한 활성 데이터 경로들을 도시한다.
도 3은 본 개시의 실시예들에 따른 데이터 경로를 통한 다중 벡터들 천이를 도시한다.
도 4는 본 개시의 실시예들에 따른 흐름도를 도시한다.
도 5a는 본 개시의 실시예들에 따른 일반 벡터 친화형 명령어 포맷(generic vector friendly instruction format) 및 그것의 클래스 A 명령어 템플릿들을 도시하는 블록도이다.
도 5b는 본 개시의 실시예들에 따른 일반 벡터 친화형 명령어 포맷 및 그것의 클래스 B 명령어 템플릿들을 도시하는 블록도이다.
도 6a는 본 개시의 실시예들에 따른 도 5a 및 도 5b의 일반 벡터 친화형 명령어 포맷들에 대한 필드들을 도시하는 블록도이다.
도 6b는 본 개시의 일 실시예에 따른 전체 오피코드 필드를 구성하는 도 6a의 특정 벡터 친화형 명령어 포맷의 필드들을 도시하는 블록도이다.
도 6c는 본 개시의 일 실시예에 따른 레지스터 인덱스 필드를 구성하는 도 6a의 특정 벡터 친화형 명령어 포맷의 필드들을 도시하는 블록도이다.
도 6d는 본 개시의 일 실시예에 따른 증대 연산 필드(550)를 구성하는 도 6a의 특정 벡터 친화형 명령어 포맷의 필드들을 도시하는 블록도이다.
도 7은 본 개시의 일 실시예에 따른 레지스터 아키텍처의 블록도이다.
도 8a는 본 개시의 실시예들에 따른 예시적인 순차적 파이프라인 및 예시적인 레지스터 리네이밍, 비순차적 발행/실행 파이프라인 둘 모두를 도시하는 블록도이다.
도 8b는 본 개시의 실시예들에 따른 프로세서에 포함될 순차적 아키텍처 코어의 예시적인 실시예 및 예시적인 레지스터 리네이밍, 비순차적 발행/실행 아키텍처 코어 둘 모두를 도시하는 블록도이다.
도 9a는 본 개시의 실시예들에 따른, 단일 프로세서 코어를, 온-다이(on-die) 상호접속 네트워크로의 그것의 접속 및 레벨 2(L2) 캐시의 그것의 로컬 서브세트와 함께 도시하는 블록도이다.
도 9b는 본 개시의 실시예들에 따른 도 9a의 프로세서 코어의 일부의 확대도이다.
도 10은 본 개시의 실시예들에 따른, 하나 초과의 코어를 가질 수 있고, 통합된 메모리 제어기를 가질 수 있고, 통합된 그래픽을 가질 수 있는 프로세서의 블록도이다.
도 11은 본 개시의 일 실시예에 따른 시스템의 블록도이다.
도 12는 본 개시의 실시예에 따른 더 구체적 예시적인 시스템의 블록도이다.
도 13은 본 개시의 실시예에 따른 제2 더 구체적 예시적인 시스템을 도시하는 블록도이다.
도 14는 본 개시의 실시예에 따른 시스템 온 칩(system on a chip, SoC)을 도시하는 블록도이다.
도 15는 본 개시의 실시예들에 따른 소스 명령어 세트 내의 바이너리 명령어들을 타겟 명령어 세트 내의 바이너리 명령어들로 변환하는 소프트웨어 명령어 변환기의 사용을 대조하는 블록도이다.
도 1은 본 개시의 실시예들에 따른 하드웨어 프로세서를 도시한다.
도 2a는 본 개시의 실시예들에 따른 하드웨어 프로세서를 통한 데이터 경로들을 도시한다.
도 2b는 본 개시의 실시예들에 따른 도 2a의 하드웨어 프로세서를 통한 활성 데이터 경로들을 도시한다.
도 3은 본 개시의 실시예들에 따른 데이터 경로를 통한 다중 벡터들 천이를 도시한다.
도 4는 본 개시의 실시예들에 따른 흐름도를 도시한다.
도 5a는 본 개시의 실시예들에 따른 일반 벡터 친화형 명령어 포맷(generic vector friendly instruction format) 및 그것의 클래스 A 명령어 템플릿들을 도시하는 블록도이다.
도 5b는 본 개시의 실시예들에 따른 일반 벡터 친화형 명령어 포맷 및 그것의 클래스 B 명령어 템플릿들을 도시하는 블록도이다.
도 6a는 본 개시의 실시예들에 따른 도 5a 및 도 5b의 일반 벡터 친화형 명령어 포맷들에 대한 필드들을 도시하는 블록도이다.
도 6b는 본 개시의 일 실시예에 따른 전체 오피코드 필드를 구성하는 도 6a의 특정 벡터 친화형 명령어 포맷의 필드들을 도시하는 블록도이다.
도 6c는 본 개시의 일 실시예에 따른 레지스터 인덱스 필드를 구성하는 도 6a의 특정 벡터 친화형 명령어 포맷의 필드들을 도시하는 블록도이다.
도 6d는 본 개시의 일 실시예에 따른 증대 연산 필드(550)를 구성하는 도 6a의 특정 벡터 친화형 명령어 포맷의 필드들을 도시하는 블록도이다.
도 7은 본 개시의 일 실시예에 따른 레지스터 아키텍처의 블록도이다.
도 8a는 본 개시의 실시예들에 따른 예시적인 순차적 파이프라인 및 예시적인 레지스터 리네이밍, 비순차적 발행/실행 파이프라인 둘 모두를 도시하는 블록도이다.
도 8b는 본 개시의 실시예들에 따른 프로세서에 포함될 순차적 아키텍처 코어의 예시적인 실시예 및 예시적인 레지스터 리네이밍, 비순차적 발행/실행 아키텍처 코어 둘 모두를 도시하는 블록도이다.
도 9a는 본 개시의 실시예들에 따른, 단일 프로세서 코어를, 온-다이(on-die) 상호접속 네트워크로의 그것의 접속 및 레벨 2(L2) 캐시의 그것의 로컬 서브세트와 함께 도시하는 블록도이다.
도 9b는 본 개시의 실시예들에 따른 도 9a의 프로세서 코어의 일부의 확대도이다.
도 10은 본 개시의 실시예들에 따른, 하나 초과의 코어를 가질 수 있고, 통합된 메모리 제어기를 가질 수 있고, 통합된 그래픽을 가질 수 있는 프로세서의 블록도이다.
도 11은 본 개시의 일 실시예에 따른 시스템의 블록도이다.
도 12는 본 개시의 실시예에 따른 더 구체적 예시적인 시스템의 블록도이다.
도 13은 본 개시의 실시예에 따른 제2 더 구체적 예시적인 시스템을 도시하는 블록도이다.
도 14는 본 개시의 실시예에 따른 시스템 온 칩(system on a chip, SoC)을 도시하는 블록도이다.
도 15는 본 개시의 실시예들에 따른 소스 명령어 세트 내의 바이너리 명령어들을 타겟 명령어 세트 내의 바이너리 명령어들로 변환하는 소프트웨어 명령어 변환기의 사용을 대조하는 블록도이다.
다음의 설명에서, 다수의 특정 상세 사항들이 설명된다. 그러나, 본 개시의 실시예들은 이러한 상세 사항들 없이도 실시될 수 있다는 것이 이해된다. 다른 경우들에서, 공지된 회로들, 구조들, 및 기술들은 이 설명의 이해를 모호하게 하지 않기 위해 상세히 나타내어지지 않는다.
본 명세서에서 "일 실시예", "실시예", 또는 "예시적인 실시예" 등을 참조하는 것은 기술되는 실시예가 특별한 특징, 구조, 또는 특성을 포함할 수 있음을 지시하지만, 모든 실시예가 반드시 그 특별한 특징, 구조, 또는 특성을 포함하는 것은 아닐 수 있다. 또한, 그러한 문구들이 반드시 동일 실시예를 참조하는 것은 아니다. 또한, 특별한 특징, 구조, 또는 특성이 실시예와 관련하여 설명될 때, 명백히 기술되든지 아니든지 간에, 다른 실시예들과 관련하여 그러한 특징, 구조, 또는 특성에 영향을 주는 것은 통상의 기술자의 지식 내에 있다는 점을 진술한다.
(예를 들어, 하드웨어) 프로세서, 또는 프로세서들의 세트는 명령어 세트, 예를 들어, 명령어 세트 아키텍처(ISA)로부터의 명령어들을 실행한다. 명령어 세트는 프로그래밍과 관련된 컴퓨터 아키텍처의 일부이고, 일반적으로 원시 데이터 타입들, 명령어들, 레지스터 아키텍처, 어드레싱 모드들, 메모리 아키텍처, 인터럽트, 및 예외처리, 및 외부 입력 및 출력(I/O)을 포함한다. 본 명세서에서 명령어라는 용어는 매크로-명령어, 예를 들어, 실행을 위해 프로세서에 제공되는 명령어, 또는 마이크로-명령어, 예를 들어, 매크로-명령어들을 디코딩하는 프로세서의 디코드 유닛(디코더)으로부터 유래하는 명령어를 지칭할 수 있다는 점을 유의해야 한다. 프로세서(예를 들어, 명령어들을 디코딩 및/또는 실행하기 위한 하나 이상의 코어들을 가짐)는 예를 들어, 산술, 논리, 또는 다른 기능들을 수행할 때 데이터에 작용할 수 있다.
특정 기능들은 벡터들(예를 들어, 각각의 요소를 식별하기 위해 대응하는 인덱스를 가진 데이터 요소들(엔트리들)의 어레이 또는 다른 순서화된 리스트), 예를 들어, 다른 벡터들에 연산하는 벡터들에 대한 연산들을 포함할 수 있다. 벡터의 요소는 일반적으로, 예를 들어, 그 자체의 인덱스 값에 의해 식별되는 단일 값을 나타내는 데이터의 별개의 부분을 지칭할 수 있다. 벡터의 요소들은 수들(예를 들어, 정수, 부동 소수점 수, 기타 등등)일 수 있다. 일 실시예에서, 벡터는 단일 수, 예를 들어, 단일 부동 소수점 수를 나타내기 위해 다중 요소들을 포함한다.
프로세서는 (예를 들어, 프로세서 다이와는 분리된) 메모리(예를 들어, 데이터 저장 디바이스)에 데이터를 액세스(예를 들어, 로딩 및/또는 저장)할 수 있다. 메모리는 시스템 메모리, 예를 들어, 랜덤 액세스 메모리(RAM)일 수 있다. 데이터 저장 디바이스는 프로세서 캐시를 포함하지 않을 수 있고/있거나 하드 디스크 드라이브(HDD) 저장소와 같은, 그러나 그에 한정되지 않는, 외부 저장소를 포함하지 않을 수 있다.
프로세서는 오프로드 엔진에 특정 연산(들)(또는 연산(들)의 일부들)을 오프로드할 수 있다. 하드웨어 오프로드 엔진은 프로세서와는 분리되어 있을 수 있거나(예를 들어, 다이에서 떨어져 있음) 또는 프로세서의 일부, 예를 들어, 코어의 일부일 수 있거나 또는 코어로부터 분리되어 있을 수 있다. 오프로드 엔진을 활용할 프로세서(예를 들어, 프로세서 코어)는, 예를 들어, 명령어가 실행될 때, 하드웨어 오프로드 엔진에 데이터가 전송되도록 유발하는 그것의 명령어 세트 내의 명령어를 포함할 수 있다(예를 들어, 특정 오피코드를 가짐). 일 실시예에서, 오프로드 엔진은 예를 들어, 본 명세서에서 논의되는 바와 같이, 그것의 연산들을 제어하는 유한 상태 머신(FSM)을 포함한다. 일 실시예에서, 프로세서 코어(예를 들어, 복수의(예를 들어, 벡터) 실행 유닛들)는 제1 클록 속도로 실행할 수 있고, 오프로드 엔진은 제2, 더 빠른(또는 느린) 클록 속도로 (예를 들어, 동시에) 실행할 수 있다. 일 실시예에서, 오프로드 엔진은 프로세서 클록 속도의 두 배 초과로 작동한다. 일 실시예에서, 오프로드 엔진은 프로세서 클록 속도보다 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 또는 25배 더 빠르게(또는 더 느리게) 작동한다. 오프로드 엔진은 오프로드 엔진을 활용하는 프로세서와는 상이한 타입의 프로세서일 수 있다. 일 실시예에서, 프로세서와 오프로드 엔진은 동일 명령어 세트, 예를 들어, ISA를 이용한다.
일 실시예에서, 프로세서는 도메인-특정적인 문제들을 해결하기 위해 애플리케이션-특정적 오프로드 엔진을 포함한다. 하드웨어만인 그리고 소프트웨어만인 시도와 비교하여, 하이브리드 프로세서 아키텍처의 특정 실시예들은 소프트웨어(예를 들어, 프로세서 상에서 구동하기 위한 펌웨어)의 유연성과 최적화된 하드웨어(예를 들어, 애플리케이션-특정적인 오프로드 엔진)의 효율성 양쪽을 공급할 수 있다. 예를 들어, 공개키 암호화(PKE)의 일 실시예에서, 회로(예를 들어, 콘텐트 프로세싱 모듈(예를 들어, CPM))는 (예를 들어, 프로그램가능) 벡터 프로세서(예를 들어, 모듈러 수학 프로세서(예를 들어, MMP))와 (예를 들어, 큰) 정수 승산기(521bx521b) 오프로드 엔진을 포함할 수 있다. 이 실시예는 예를 들어, 피연산자들 소싱(sourcing)과 결과 드레이닝(draining)이 두 개의 (예를 들어, 펌웨어) 벡터 명령어들의 실행을 포함하도록, 오프로드 엔진의 비동기적 이용 모델을 포함할 수 있다. 명령어들의 그러한 순차적 실행 모델은 오프로드 엔진의 활용을 감소시킬 수 있고, 따라서, 시스템의 전체 처리량을 감소시킬 수 있다. (예를 들어, 고도로) 병렬적 데이터 경로를 가진 그러한 벡터 프로세서와 오프로드 엔진은 또한 데이터 해저드 해결 로직(data hazard resolution logic)의 활용을 포함할 수 있다.
본 개시의 일 실시예에서, 매우 긴 명령어 워드(VLIW) 타입의 명령어를 위한 벡터 프로세서(예를 들어, 벡터 프로세서 아키텍처)는 프로세서 자체 내에서의 그리고 오프로드 엔진으로의 그리고/또는 그로부터의 (예를 들어, 고도로) 병렬적 데이터 이동들, 예를 들어, 프로세서(예를 들어, 코어)에 의해 오프로드 엔진에 데이터가 전송되고/되거나 오프로드 엔진에 의해 프로세서에 데이터가 전송되는 것을 허용한다. VLIW 명령어는 (예를 들어, 실행될 때) 다중(예를 들어, 독특한 또는 상이한) 연산들을 야기할 수 있다. 예를 들어, 하나의 VLIW 명령어는 (예를 들어, 실행될 때) 프로세서의 복수의 실행 유닛들 각각에 하나의 (예를 들어, 상이한) 연산이 실행되도록 야기할 수 있다.
이 개시의 특정 실시예들은 병렬 데이터 연산들을 가능하게 하기 위한 스위치(또는 스위치들) 및 복수의 실행 유닛들을 포함한다. 스위치는 매트릭스(예를 들어, 크로스바) 스위치일 수 있다. 매트릭스 스위치는 일반적으로, 복수의 입력들과 복수의 출력들 사이의 개별적 스위치들의 집합을 지칭할 수 있다. 스위치는, 다른 동시적 접속들이 다른 입력을 다른 출력들에 접속하는 것을 방지하지 않도록 하는 논블록킹 스위치일 수 있다. 단일 입력이 다중 출력들에 접속될 수 있다.
일 실시예에서, (예를 들어, 파이프라인의 제1 명령어로부터의) 데이터가 그 데이터에 (예를 들어, 파이프라인의 제2 명령어에 의한) 연산을 수행할 것이 필요하면, (예를 들어, 제1 명령어로부터의) 데이터의 이용불가능은 (예를 들어, 제2 명령어에 의한) 연산의 실행에서의 지연을 야기할 수 있다. 그러한 경우에, 데이터가 이용가능할 때까지(예를 들어, 제1 명령어가 실행을 완료하여 그 결과의 데이터가 제2 명령어에 의해 이용될 수 있음), 실행 파이프라인의 일부는 스톨(stall)(예를 들어, 정지)과 같은, 특수 프로세싱을 이용할 수 있다. 이 컨디션이 일반적으로 데이터 해저드로서 지칭될 수 있다.
본 개시의 특정 실시예들은 데이터 해저드 해결 로직을 포함한다. 일 실시예에서, 하드웨어 프로세서는 하나 이상의(예를 들어, 정수) 오프로드 엔진들, (예를 들어, 벡터 프로세서(들)의) 하나 이상의 실행 유닛들, 복수의 메모리 뱅크들, 및 데이터 해저드들을 검출 및/또는 방지하기 위한 능력을 가지고, 임의의 또는 모든 프로세싱 요소들 및 메모리들 간의 데이터 이동을 용이하게 하는 스위치(예를 들어, 데이터 스위칭 로직 및/또는 데이터 해저드 해결 로직을 포함함)를 포함한다. 예를 들어, 데이터 해저드 해결 로직은 (예를 들어, 오른쪽 또는 왼쪽) 시프트 연산들, 예를 들어, 벡터 시프트 연산을 지원하는 벡터-프로세싱 데이터 경로를 제어할 수 있다.
도 1은 본 개시의 실시예들에 따른 하드웨어 프로세서(100)를 도시한다. 도시된 하드웨어 프로세서(100)는 프로세서 코어(102), 오프로드 엔진(104), 메모리(106)에 대한 액세스, 및 스위치(108)를 포함한다. 이러한 컴포넌트들의 임의의 조합이 활용될 수 있다. 별개의 컴포넌트로서 도시되지만, 메모리(106)는 하드웨어 프로세서(100)의 일부일 수 있다. 프로세서 코어는 (예를 들어, 직렬의 그리고/또는 병렬의) 하나 이상의 실행 유닛들을 포함할 수 있다. 오프로드 엔진은, 프로세서 코어가 다른 연산들을 (예를 들어, 동시적으로) 수행할 수 있도록, 예를 들어, 프로세서 코어에 대한 연산들을 수행할 수 있다. 오프로드 엔진은 그것의 연산들이 완료되는 것(예를 들어, 데이터가 이용가능함)을 지시하기 위해 신호를 (예를 들어, 프로세서 코어에) 제공할 수 있다. 오프로드 엔진은 프로세서와는 별개일 수 있다(예를 들어, 다이에서 떨어져 있음). 오프로드 엔진은 메모리에 대한 (예를 들어, 프로세서의 것과는) 별개의 액세스를 가질 수 있고, 예를 들어, 직접 메모리 액세스를 가질 수 있다.
메모리(106)는 임의의 데이터 저장 디바이스일 수 있다. 도시된 메모리(106)는 다중 메모리 뱅크들, 예를 들어, 메모리 뱅크 A, B, F, 및 G를 포함한다. 메모리는 메모리 뱅크들 A-G를 포함할 수 있다. 메모리는 임의의 복수의 메모리 뱅크들을 포함할 수 있다. 예를 들어, 메모리는 2개 이상의 메모리 뱅크들, 3개 이상의 메모리 뱅크들, 4개 이상의 메모리 뱅크들, 5개 이상의 메모리 뱅크들, 기타 등등을 포함할 수 있다. 각각의 메모리 뱅크는 그 자체의 액세스 포트 또는 포트들(예를 들어, 입력 및/또는 출력)을 가질 수 있다. 각각의 메모리 뱅크는 다른 메모리 뱅크들과는 독립적으로 액세스될 수 있고, 예를 들어, 다중 메모리 뱅크들 또는 각각의 메모리 뱅크는 동시에 액세스될 수 있다. 프로세서는 또한 메모리를 포함할 수 있다. 프로세서 및/또는 메모리는 버퍼, 예를 들어, 시프트 레지스터를 포함할 수 있다.
스위치는 특정 입력(들)을 특정 출력(들)에 연결하기 위한 제어 신호를 (예를 들어, 프로세서 코어(102)로부터) 수신할 수 있다. 스위치(108)는 임의의 통신 경로들을 포함할 수 있고, 도면에 도시된 것들로 한정되지 않는다. 스위치는 선택적으로 컴포넌트(들)를 연결할 수 있다. 예를 들어, 스위치(108)는 프로세서 코어, 오프로드 엔진, 메모리, 및 이들의 임의의 조합을 연결할 수 있다. 본 명세서의 단일 방향 화살표가 일방 통신일 필요는 없을 수 있으며, 예를 들어, 그것은 (예를 들어, 그 컴포넌트로의 그리고 그로부터의) 양방 통신를 지시할 수 있다는 것을 유의한다. 통신 경로들의 임의의 또는 모든 조합들이 본 명세서의 실시예들에서 활용될 수 있다. 스위치는 어느 컴포넌트들이 함께 연결되는지(예를 들어, 두 개의 컴포넌트들 사이의 접속의 활성화)를 제어하기 위한 데이터 해저드 해결 로직을 포함할 수 있다. 스위치는 프로세서(예를 들어, 프로세서 코어)에 의해, 예를 들어, 스위치에 전송된 제어 신호 또는 신호들에 의해 제어될 수 있다. 일 실시예에서, 스위치는 프로세서의 컴포넌트 내에, 예를 들어, 프로세서 코어 및/또는 오프로드 엔진 내에 있을 수 있다. 스위치는, 데이터 경로가 데이터 해저드를 허용(예를 들어, 포함)하지 않도록 연결들을 제어(예를 들어, 활성화)할 수 있다. 임의의 데이터 경로는 예를 들어, 출력이 입력으로서 다시 라우트되도록 하기 위해, 스위치에 다시 라우팅될 수 있다.
도 2a는 본 개시의 실시예들에 따른 하드웨어 프로세서(200)를 통한 데이터 경로들을 도시한다. 도 2a의 데이터 흐름은 일반적으로 좌-우로의 방식이다. 설명되는 데이터 경로는 명령어를 페치하기 위한 프로세서의 명령어 페치 유닛(210)을 포함한다. 그 후 페치된 명령어(예를 들어, 마이크로-명령어)는 디코더(212)로 갈 수 있어서, 예를 들어, 디코딩되어 출력으로서 하나 이상의 마이크로-연산들, 마이크로-코드 엔트리 포인트들, 마이크로-명령어들, 다른 명령어들, 또는 다른 제어 신호들을 생성하는데, 이들은 원래 명령어로부터 디코딩되거나, 또는 그것을 달리 반영하거나, 또는 그로부터 도출된다. 그 후 디코딩된 명령어는 벡터 분해 유닛(214)으로 갈 수 있고, 벡터 분해 유닛은 예를 들어, 벡터 명령어(예를 들어, VLIW)를, 프로세서(200)(예를 들어, 노출된 명령어 세트 아키텍처에 투명한 방식으로)의 도시된 데이터 경로에 의해 실행될 수 있는 다중(예를 들어, 더블-쿼드-워드) 서브명령어들로 변환한다. 명령어 페치 유닛(210), 디코더(212), 및 벡터 분해 유닛(214) 중 임의의 것 또는 모두는 옵션적일 수 있다. 또한, 비록 다중 파이프라인 레지스터들(예를 들어, EC/MR 레지스터(216), MR/EX 레지스터(220), EX0/EX1 레지스터(222), 및 EX/WB 레지스터(224))이 도시되지만, 임의의 단일 또는 복수의 파이프라인 레지스터들이 활용될 수 있다. 일 실시예에서는, 어떤 파이프라인 레지스터들도 활용되지 않는다.
도시된 데이터 경로의 나머지는 다음과 같이 레이블링되는 연속적 프로세서 파이프라인 스테이지들을 포함한다: 메모리 판독(MR), 실행0(EX0), 실행1(EX1), 및 메모리 라이트-백(WB). 일 실시예에서, 실행 스테이지들은 프로세서(200)(의 예를 들어, 단일 코어(202)), 예를 들어, 도시된 회로를 갖는 (예를 들어, 코어를 포함하는) 프로세서의 일부이다. 프로세서 코어(202)는, (예를 들어, 직렬의) 다중 실행 스테이지들을 가진 회로, 또는 단일 실행 스테이지로부터 출력된 데이터를 그 단일 실행 스테이지에 입력으로서 리-라우트하는, 예를 들어, 출력(들)이 입력(들)으로서 다시 연결되는 회로를 포함할 수 있다. 일 실시예에서, 스위치(208A)와 스위치(208B)는 동일 스위치일 수 있다. 명령어 페치 유닛(210), 디코더(212), 및 벡터 분해 유닛(214) 중 임의의 것 또는 모두는 하드웨어 프로세서(200) 또는 프로세서 코어(202)의 일부일 수 있다. 단일 프로세서 코어가 특정 도면들에 도시되지만, 하드웨어 프로세서는 복수의 프로세서 코어들을 포함할 수 있다. 일 실시예에서, 에러 정정(예를 들어, 에러 정정 유닛)이 파이프라인에서 예를 들어, 메모리 판독(MR) 전에 발생할 수 있다.
일 실시예에서, MR 스테이지에서의 메모리(예를 들어, RAM) 뱅크들은 라이트 백(WB) 스테이지에서의 동일한 물리적 인스턴스들이다. 설명되는 실시예에서, MR 스테이지에서의 (예를 들어, 선입 선출(FIFO)) 버퍼 A(예를 들어, 입력 버퍼)는 오프로드 엔진(204)의 출력을 수신하는 버퍼와 같다. 일 실시예에서, 오프로드 엔진(204)의 출력을 수신하는 버퍼는 상이한 버퍼이다. 오프로드 엔진(204)은 그것의 출력을 버퍼(218)의 입력에 직접 제공하는 것으로 도시된다. 일 실시예에서, 오프로드 엔진은 파이프라인을 통해 예를 들어, 파이프라인 레지스터(216)의 입력을 통해 그의 출력을 제공한다. 일 실시예에서, 상기 회로 중 임의의 것 또는 일부를 바이패스하기 위해 바이패스가, 예를 들어, 도 2b에의 경로(2)에 이용된, 매트릭스 스위치(208A)와 매트릭스 스위치(208B) 사이의 개별 바이패스가 존재할 수 있다. 일 실시예에서, 매트릭스 스위치(208A)와 매트릭스 스위치(208B) 사이의 회로가, 예를 들어, 데이터를 전방으로 전달하는 것 외에는 그것에 임의의 연산들을 수행하지 않은 채, 예를 들어, ALU2, EX0/EX1 레지스터(222)(존재하는 경우에), 시프터2(존재하는 경우에)를 통해, 바이패스로서 이용될 수 있다.
일 실시예에서, 프로세서는 (예를 들어, 도 2a에 도시된 데이터 경로들을 통해) 제2 (예를 들어, FIFO) 버퍼 또는 버퍼들의 세트(예를 들어, 버퍼 B(226), 버퍼 C(228))에 기입할 것이고, 그와 동시에 (예를 들어, 시간적으로 오버랩하여) 제1 버퍼(예를 들어, 버퍼 A(218))로부터 판독할 것이다. 일 실시예에서, 하드웨어 프로세서는 오프로드 엔진(204)에의 그리고/또는 그로부터의 데이터를 프리-프로세스 및 포스트-프로세스할 수 있다. 공용 키 연산들에서의 이 사용의 일 예는 Karatsuba 승산이며, 여기서 중간 승산 결과들이 함께 스티치될 수 있다. 다른 예는 타원 곡선 압호법(elliptic curve cryptography, ECC) 포인트 부가들과 포인트 더블링에 사용되는 공식이다.
특정 실시예들에서, 프로세서는 복수(예를 들어, 2개)의 (예를 들어, 병렬의 및/또는 직렬의) (예를 들어, 벡터) 실행 유닛들을 포함할 수 있다. 일 실시예에서, (예를 들어, 벡터) 산술 논리 유닛(ALU) 실행 유닛은 시프터 실행 유닛(에 출력을 제공하며)과 직렬이다. 특정 실시예들에서 이것은 병렬 연산들에서 발생할 수 있는 데이터 (예를 들어, 구조적인) 해저드를 회피할 수 있다. 데이터 (예를 들어, 구조적인) 해저드가 또한 메모리(예를 들어, RAM) 뱅크, 예를 들어, 메모리 뱅크들(206)에 발생할 수 있다. 복수의 메모리 뱅크들(예를 들어, 메모리 뱅크 A와 메모리 뱅크 B)이 (예를 들어, 동시에) 활용될 수 있고, 예를 들어, 여기서 오프로드 엔진(204)(예를 들어, 일 실시예의 큰-정수 승산기)은 2개의 입력들(예를 들어, 입력 피연산자들)을 취할 수 있다. 이것은 하나의 메모리 뱅크에 요구되는 동시적 판독 및/또는 기입 없이 병렬적 소싱 및 드레이닝을 허용할 수 있다. 예를 들어, 승산의 Karatsuba 분해는 알고리즘에서 이용가능한 병렬성을 충분히 이용하기 위해 동시에 2개의 메모리 기입들과 3개의 메모리 판독들을 활용할 수 있다. 도시된 데이터 경로는 다른 복수의 메모리 뱅크들(예를 들어, 메모리 뱅크 F와 메모리 뱅크 G)을 포함한다. 일 실시예에서, 복수의 메모리 뱅크들(예를 들어, 그 각각은 다른 메모리 뱅크들의 입력 포트들 및 출력 포트들과는 별개의 그 자신의 입력 포트 및 출력 포트를 가짐)을 활용하는 것은, 더 적은 개수의 메모리 뱅크들에 부가적 포트들을 부가하는 것보다 더 (예를 들어, 면적) 효율적일 수 있다. 특정 실시예들(예를 들어, MMP)에서, 복수의(예를 들어, 모두보다 적은) 메모리 뱅크들(예를 들어, 메모리 뱅크 F와 메모리 뱅크 G)이 백-투-백 승산들을 위한 임시 저장소로서 및/또는 내적을 위한 누산기로서 이용될 수 있다. 일 실시예에서, 메모리 뱅크들의 제1 세트(예를 들어, 메모리 뱅크 F와 메모리 뱅크 G)는 메모리 뱅크들의 제2 세트(예를 들어, 메모리 뱅크 A와 메모리 뱅크 B)에 비해 저장 용량이 더 작다.
소스는 다중 입력 포트들에 라우팅될 수 있다. 본 명세서에 개시된 데이터 경로들은 이전에 언급된 이용 예들을 지원할 수 있을 뿐만 아니라, 메모리(예를 들어, RAM) 뱅크들과 버퍼들 예를 들어, 입력과 출력(예를 들어, FIFO) 버퍼들 간의 직접적 병렬 데이터 이동들도 가능하게 할 수 있다. 일 실시예에서, 프로세서의 데이터 경로는 예를 들어, 다른 연산들과 병렬로, 임시 저장소(예를 들어, 메모리 뱅크들 F와 G)와 주 저장소(예를 들어, 메모리 뱅크들 A와 B) 간에 데이터가 왔다 갔다 이동되게 허용할 수 있다.
일 실시예에서, 예를 들어, 오프로드 엔진의 동시적 소싱 및 드레이닝과 관련된 병렬성을 최대로 이용하기 위해, 프로세서는 다음의 소스-싱크 쌍들 중 하나 또는 둘 모두를 지원하는 데이터 경로(들)를 포함할 수 있다:
소스들(예를 들어, 메모리 뱅크들 A, B, F, 및, G, 및 버퍼 A)의 복수(예를 들어, 5개)의 출력 포트들 중 임의의 것을 복수의 ALU들(예를 들어, 도 2a 내지 2b의 병렬의 ALU1 및 ALU2)의 (예를 들어, 각각의) 입력 포트들(예를 들어, 4개)에, 및
소스들(예를 들어, 메모리 뱅크들 A, B, F, 및, G, 버퍼 A, 및 ALU1 및 ALU2)의 복수(예를 들어, 7개)의 출력 포트들 중 임의의 것을 복수의 싱크들(예를 들어, 메모리 뱅크들 A, B, F, 및, G, 버퍼 B, 및 버퍼 C)의 입력 포트들(예를 들어, 6개)에.
지시된 소스-싱크 쌍들의 병렬 이동들은 스위치(208A)와 스위치(208B)에 의해 연결(예를 들어, 가능하게)될 수 있다. 일 실시예에서, 스위치(들)에는 어느 입력(예를 들어, 포트) 또는 입력들이 어느 출력(예를 들어, 포트) 또는 출력들과 연결되어야 하는지 선택하기 위한 제어 신호(들)가 전송된다. 예를 들어, 명령어가 예를 들어, 어느 연결들이 활성화되어야 하는지 제어하기 위한 제어 신호들을 (예를 들어, 그것의 필드로서) 포함할 수 있다. (예를 들어, 프로세서에 의해 실행될 때) 명령어는 무슨 타입의 연산이 ALU에 의해 입력 데이터에 실행될 것인지를 지시할 수 있다. ALU1과 ALU2는 동시에 상이한 타입들의 연산들을 실행할 수 있다.
예를 들어, 명령어 세트 아키텍처 레벨에서 데이터 경로의 병렬성을 지원하기 위한 일 실시예는, 이 예에서 "dexec"이라고 명명되고 다음의 표 1의 포맷을 갖는 64 비트 VLIW-스타일 명령어를 포함할 수 있다.
| 명령어 필드들 | 설명 |
| dexec ID(4 비트) | dexec 명령어 식별자 |
| 메모리 뱅크들 판독 제어(13 비트) | 메모리 판독 어드레스들 및 길이들을 구성 |
| ALU 입력 소스 라우팅 (6 비트) | 두 개의 ALU들의 4개의 입력 포트들에 대한 5개의 데이터 소스들 간의 맵핑을 구성 |
| ALU와 시프트 모드 제어(14 비트) | ALU들과 시프터들 연산들을 구성 |
| 기입 소스 라우팅(27 비트) | 6개의 데이터 싱크들에 대한 7개의 데이터 소스들 간의 맵핑을 구성 |
이제 도 2b를 참조하여, 다른 명령어의 예가 논의될 것이다. 도 2b는 본 개시의 실시예들에 따른 도 2a의 하드웨어 프로세서(200)를 통한 활성 데이터 경로들을 도시한다. 이 예시적인 "dexec" 명령어(201)는 네 개의 상이한 필드들(메모리 라이트 백, 승산기 버퍼 입력들, 명령어의 명령어의 ALU1 부분, 및 명령어의 ALU2 부분)을 포함한다. 상이한 라인 대시들은 명령어가 스위치들(208A와 208B)을 통해 (예를 들어, 프로세서에 의한 명령어의 실행으로부터) 유발하는 상이한 연결들을 지시한다. 예를 들어, 메모리 라이트 백 필드의 제1 섹션에서, a3[1]=b0[3]은 메모리 뱅크 A 내의 제3 어레이의 제2 요소에 메모리 뱅크 B 내의 제0 어레이의 제4 요소가 기입되는 것을 지칭할 수 있다. 예를 들어, 뱅크 B 내의 제4 요소에서 시작하는 벡터가 메모리 뱅크 A 내의 제2 요소에서 시작하는 메모리 뱅크 A 내에 기입(예를 들어, 복사)될 수 있다. "-"는 필드 내에 값이 없는 것을 지시할 수 있고, 예를 들어, 특정 예에서 그 연산 필드가 활용되지 않음을 지시할 수 있다. 일 실시예에서, 프로세서는 스톨을 (예를 들어, 실행 파이프라인 내에) 포함하지 않는다. 스톨은 무연산(NOP) 명령어, 버블, 등일 수 있다. 스톨은 인트라-벡터 스톨이라고 지칭되고, 예를 들어, 벡터 연산이 예를 들어, 실행 스테이지 0 또는 실행 스테이지 1에서 발생하고 있는 동안의 스톨이라고 지칭할 수 있다.
도 2b에 도시된 명령어는 명령어 내의 그리고/또는 연속적 명령어들 사이의 잠재적 데이터 해저드를 해결하면서 동시에 다중 소스와 데스티네이션 피연산자들에 연산을 행하기 위한 명령어의 예일 수 있다. 상위 레벨에서, 도시된 명령어는 ALU1과 ALU2에 의해 각각 용이하게 되는 두 개의 산술 연산들을 포함하고, 하드웨어 오프로드 엔진(예를 들어, 승산기)에 대한 피연산자들의 큐잉의 하나의 인스턴스와, 네 개의 메모리 뱅크들 A, B, F, 및 G를 타깃으로 하는 데이터 이동 연산들의 세 개의 인스턴스들을 가진다. 이러한 연산들(예를 들어, 순차적)의 예는 다음과 같을 수 있다:
ALU1: 메모리 뱅크 A로부터 소싱된, 벡터 피연산자 a3[5]는 비트 회전을 받고, 출력 피연산자가 그것의 최상위 비트(MSB) 부분에 여분 데이터(예를 들어, 쿼드워드)를 가지고, 출력에 복사된다. ALU1의 출력의 데스티네이션은 이 명령어의 다른 부분들에 표현된다.
ALU2: ALU2는 하드웨어 오프로드 엔진의 (예를 들어, 승산기) 출력으로부터 소싱되는 버퍼 A의 출력인, 단일 피연산자를 소싱한다. 연산은 예를 들어, 부가적 데이터(예를 들어, 쿼드워드)를 MSB 부분에 부가한 후, 이 피연산자를 ALU2의 출력에 복사하는 것일 수 있다. (이 마지막 연산은 "+1"에 의해 지정될 수 있다). 이 예시적인 명령어는 ALU1과 ALU2의 이원 연산자 성능들을 적용하지 않고, 대신 단원 피연산자들의 예에 적용한다. ALU는 이원 및/또는 단원 연산들을 수행할 수 있다.
하드웨어 승산기 오프로드 엔진(예를 들어, 승산기): 승산기는 그것의 피연산자들(예를 들어, 버퍼 B와 버퍼 C로부터의)을 (예를 들어, 위에서 설명한 바와 같은) ALU1의 출력과, 메모리 뱅크 F로부터 소싱된 벡터 피연산자 f[1]로부터 소싱한다.
메모리 복사 연산들(왼쪽에서 오른쪽으로 판독):
(1) a2[1] = b0[3]는 (예를 들어, 벡터) 피연산자 b0[3]을 a2[1]로 복사하는 것이다.
(2) b3[2] = ALU2는 (예를 들어, 위에서 설명한 바와 같이) ALU2의 출력을 메모리 뱅크 B 내의 (예를 들어, 벡터) 피연산자 b3[2]에 복사하는 것이다.
(3) g[0] = ALU2는 또한 (예를 들어, 제2 데스티네이션 피연산자로서의) ALU2의 출력을 메모리 뱅크 G 내의 (예를 들어, 벡터) 피연산자 g[0]에 복사하는 것이다. 특정 실시예들은 메모리 뱅크에 대해 제4 데이터-복사 연산을 허용할 수 있지만, 이 옵션은 본 예시적인 명령어에 사용되지 않는다.
다른 예로서, 하드웨어 프로세서는 오프로드 엔진(예를 들어, 승산기)의 폭(w)보다 큰 메모리 뱅크 A에 저장된 수를 제곱하기 위한 활성 데이터 경로들을 포함할 수 있다. 예를 들어, 메모리 뱅크 A에 저장된 수는 승산기 오프로드 엔진의 크기의 두 배인 벡터일 수 있다. 이 예에서, 단계 1로서, 명령어는 뱅크 A의 어드레스 a로부터 절반 벡터를 승산기 버퍼들 B와 C(예를 들어, 승산 1)에 전송하기 위한 명령어가 수신될 수 있다. 단계 2로서, 명령어는 뱅크 A의 어드레스 a로부터의 절반 벡터+폭(w)을 승산기 버퍼들 B와 C에 전송할 수 있다(예를 들어, 승산 2). 단계 3으로서, 명령어는 뱅크 A로부터의 양쪽 절반 벡터를 승산기 오프로드 엔진에 전송할 수 있고, 이 승산기 오프로드 엔진은 도중에 하나를 시프팅한다(예를 들어, 승산 3). 단계 4로서, 하드웨어 프로세서는 승산기 오프로드 엔진의 출력(예를 들어, 승산 1의 결과)을 메모리 뱅크 B의 어드레스 [b,b+2w]에 저장할 수 있다. 단계 5로서, 하드웨어 프로세서는 승산기 오프로드 엔진의 출력(예를 들어, 승산 2의 결과)을 메모리 뱅크 B의 어드레스 [b+2w, b+4w]에 저장할 수 있다. 단계 6으로서, 하드웨어 프로세서는 어드레스 [b+w, b+3w] 사이의 뱅크 B를 판독할 수 있고, 그 데이터를 승산기 오프로드 엔진의 출력(예를 들어, 승산 3의 결과)에 부가하기 위해 ALU를 통해 데이터를 전송할 수 있고, 그것을 뱅크 B의 어드레스 [b+w, b+3w]에 저장할 수 있다.
단계 5와 6 사이에, 기입 후의 판독이 있고, 로직은 거기서 데이터 해저드를 방지할 수 있다. 단계 6 내에, 동일 명령어 내에서 판독과 기입의 (예를 들어, 완전한) 오버랩이 있을 수 있다. 일 실시예에서, 단계 4와 단계 1은 단일 명령어로 병합되고, 동시에 작동된다. 일 실시예에서, 단계 5와 단계 2는 단일 명령어로 병합되고, 동시에 작동된다. 일 실시예에서, 단계 6과 단계 3은 단일 명령어로 병합되고, 동시에 작동된다. 본 명세서의 특정 실시예들은 파이프라이닝된 프로세서에 데이터 해저드 해결 로직을 제공한다. MMP의 예로서, 기입 후 판독(RAW) 해저드가 적용가능할 수 있고, 이것은 동일 데이터 저장소(예를 들어, 메모리 뱅크)의 오버랩된 어드레스(예를 들어, 어드레스들의 범위)에, 선두 명령어가 기입하는 것이고, 뒤에 오는 명령어가 그로부터 판독하는 것일 때, 두 개의 연속적 벡터 명령어들 사이에 발생할 수 있다. 특정 실시예들에서, 예를 들어, EX0으로부터 EX1 스테이지까지 최하위 비트(들)(LSB)의 포워딩을 수반하는 데이터 경로의 오른쪽-시프트 연산 때문에, 벡터 명령어 실행 중에(intra-vector instruction execution)(예를 들어, 벡터 명령어 실행 중간에) 스톨(예를 들어, NOP)이 삽입되지 않을 것이다. 일 실시예에서, 벡터 연산은 최하위 요소(예를 들어, 쿼드-워드)로부터 최상위 요소(예를 들어, 쿼드-워드)까지일 수 있음으로써, 예를 들어, 오른쪽-시프트 연산을 수행하기 위해, 시프터가 벡터 내의 다음 요소(예를 들어, 쿼드-워드)로부터 LSB를 취한다. 도 2a 내지 도 2b의 데이터 경로에서, 이것은 EX0 스테이지로부터 포워드된 LSB를 취하고 EX0/EX1 파이프라인을 바이패스하는 것에 대응한다. 스톨이 특정 실시예에서 삽입된다면, 예를 들어, 오른쪽 시프트를 수행하는 벡터 연산의 중간에 MR/EX 파이프라인에 삽입된다면, EX1 스테이지는 EX0 스테이지로부터의 유효한 LSB 포워딩의 결여 때문에 전방 진행을 행할 수 없을 것이어서, 예를 들어, 해저드 컨디션이 지속할 데드록을 유발한다.
스톨 삽입시의 전술한 제약 때문에, 예를 들어, 데이터 경로 내의 계류중인 기입들의 어드레스 범위에 대해 명령어의 어드레스 범위를 체크함으로써, 명령어가 벡터 분해 유닛에 발행되기 전에 로우 데이터 해저드 컨디션의(예를 들어, MMP에서의) 검출이 디코더에서 수행될 수 있다. 특정 실시예들에서, 다중 벡터 명령어들로부터 다중, 상이한 메모리 뱅크들로의 데이터 경로에 기입들이 계류 중일 수 있다. 본 개시의 특정 실시예는 인트라-벡터 스톨(예를 들어, NOP 인터럽션)을 활용하지 않고서 데이터 경로에서 해저드를 방지한다. 일 실시예에서, 벡터 명령어는 (예를 들어, 로우) 데이터 해저드를 체크하지 않고서 디코더에 의해 발행된다. 데이터 해저드는 예를 들어, EC/MR 파이프라인 스테이지에서, 메모리 뱅크들로부터의 판독 전에 체크될 수 있다. 체킹은 벡터의 각각의 요소(예를 들어, 워드)에 대해 그것이 특정 스테이지 예를 들어, EC/MR 스테이지에 도달할 때 (예를 들어, 에러 체킹 유닛에 의해) 행해질 수 있다. 체킹은 데이터 경로의 나머지의 계류 중인 기입들 중 어느 것도 판독될 즉시 어드레스(들)가 아님을 체킹하는 것일 수 있다. (예를 들어, 로우) 데이터 해저드가 검출된다면, 프로세서는 거기에 인트라-벡터 스톨(예를 들어, NOP)을 삽입하지 않고 인터-벡터 스톨(예를 들어, NOP)을 삽입할 수 있다. 더 적극적 명령어 스케줄링에서, 일찍 스케줄링되는 트레일링 명령어는, 이전 명령어의 파이프라인이 완료되지 않고 해저드를 유발할 수 있음을 검출할 수 있다. 파이프라인이 많아야 n 사이클이라면, 예를 들어, 거의 오버랩하는 어드레스 범위가 메모리 경계들 및 메모리 랩-어라운드를 포함할 부작용들을 가진 구현들을 필요로 할 수 있는 그 범위들의 체크를 수행하는 것과 대조적으로, n개의 어드레스 비교기들이 해저드를 검출하기 위해 활용될 수 있다.
도 3은 예를 들어, 파이프라인의 스냅샷으로서, 본 개시의 실시예들에 따른 데이터 경로(300)를 통한 다중 벡터들 천이를 도시한다. 데이터 해저드 해결(예를 들어, 로직)은 다음 중 임의의 것 또는 모두를 포함할 수 있다. 일 실시예 (a)에서, 데이터 해저드 해결은, 벡터들이 오른쪽으로 이동함에 따라, 파이프라인 내의 어드레스들을 단지 일만큼씩 증분시키는 것을 포함한다. 따라서, 파이프라인 내에 (예를 들어, 요소) x를 발행할 때, x= m - d < m이라면, 여기서 d는 양의 정수임, 스트라이드 d는 두 벡터들이 전방으로 진행함에 따라 일정하게 유지될 수 있다. 특히, 벡터 x로부터의 판독 어드레스들은 벡터 m으로부터의 기입 어드레스들에서 거리 d만큼 계속 뒤처질 수 있다. 일 실시예 (b)에서, x를 발행할 때, x = m + j + d > m + j라면, 여기서 d가 양의 정수임, 스트라이드 d는 두 벡터들이 전방으로 진행함에 따라 일정하게 유지될 수 있다. 특히, 벡터 x로부터의 판독 어드레스들은 (예를 들어, 항상) 파이프라인에서 활성의 벡터 m으로부터 기입 어드레스 범위의 외부에 있을 수 있다. 일 실시예에서, 어드레스 체크로 인해, 벡터 x는 상기 두 개의 컨디션들 (a)와 (b) 중 하나가 맞고 d ≥ 1이라면(인 경우에만 오직, 예를 들어) 이동할 수 있다. 그 둘 중 어느 것도 적용되지 않는다면, 예를 들어, 결국 (a)가 적용가능하게 되고 d = 1이거나 또는 벡터 M이 없어질 때까지, (예를 들어, 인터-벡터) 스톨(예를 들어, NOP)이 삽입될 수 있다. 일 실시예 (d)에서, 다른 벡터 예를 들어, 벡터 n, 뒤따르는 벡터 m이 있다면, 벡터 x의 전방 진행은 추가적으로 다음을 조건으로 할 수 있다: x < n 또는 x > n + k. 어느 것도 적용 가능하지 않는다면, 예를 들어, 벡터 n이 파이프라인의 꼬리에 위치할 때까지, 벡터 m과 n이 진행하는 것을 허용하기 위해 (예를 들어, 인터-벡터) 스톨(예를 들어, NOP)이 삽입될 수 있다. 그 후, (a), (b), 및 (c)가 반복적으로 벡터 n에 적용가능할 수 있다. 일 실시예 (e)에서, 파이프라인에 벡터 n을 뒤따르는 더 많은 벡터들이 있다면, (d)가 반복적으로 적용 가능할 수 있다. 일 실시예에서, 어드레스 체크는, (j + k + 2)개의 비교기들 중 임의의 것이 m의 어드레스가 판독 중인 x의 어드레스와 동일함을 지시하는지 체크하는 것을 포함할 수 있다.
본 개시의 특정 실시예들은 임의의 범위들을 체크하지 않을 수 있고, 예를 들어, 파이프라인 내의 계류 중인 기입 어드레스들의, 즉시의 단일 판독 어드레스에 대한 동일성만을 체크할 수 있다. 본 개시의 특정 실시예들은 데이터 해저드 해결 로직이, 예를 들어, 동적 벡터 추적 로직을 이용하지 않은 채, 계류중인 기입들이 하나의 벡터 명령어에 속하는지 여부를 체크하지 않도록 해줄 수 있다.
본 개시의 특정 실시예들은, 오프로드 엔진의 100% 또는 약 100% 활용을 달성할 수 있다. 본 명세서의 특정 실시예들은,
예를 들어, 타이트하게 커플링된 균일한 프로세싱(예를 들어, 단일 명령어, 다중 데이터(SIMD) 구현에서와 같이), 또는 단지 하나의 프로세싱 그룹(예를 들어, 앙상블)만이 이종 프로세싱으로 바쁜 반면에 다른 것은 기다리는(예를 들어, 그래픽 프로세싱 유닛(GPGPU) 컴퓨팅시의 범용 컴퓨팅에서와 같이) 매우 느슨하게 커플링된 실행을 제공하는 병렬 프로세싱 아키텍처와 대조적으로, (예를 들어, VLIW) 명령어 세트를 통해 두 개의 상이한 프로세싱 엔진(예를 들어, 프로세서 코어, 또는, 추가적 예로서, 그것의 실행 유닛)에 의해 이종 병렬 프로세싱을 위한 타이트한 커플링을 제공한다. 이와 대조적으로, 본 명세서의 특정 실시예들에서, 예를 들어, SIMD 구조들과는 반대로 VLIW 구조를 갖는 명령어 세트를 이용하여, 소정의 태스크를 수행하기 위해 양쪽 프로세싱 요소들(예를 들어, 하나는 그 시스템 내의 프로세서와는 상이한 속도로 작동하는 오프로드 엔진(또는 다른 프로세서)임)이 명령어 레벨에서 협력한다.
도 4는 개시의 실시예에 따른 흐름도(400)를 도시한다. 흐름도(400)는 제어 신호(402)에 기초하여 스위치에 의해 하드웨어 프로세서의 병렬의 복수의 실행 유닛들의 입력들을 제1 버퍼 및 복수의 메모리 뱅크들의 출력들에 연결하고, 복수의 메모리 뱅크들 및 병렬의 복수의 제2 버퍼들의 입력들을 제1 버퍼, 복수의 메모리 뱅크들, 및 복수의 실행 유닛들의 출력들에 연결하는 것과, 복수의 제2 버퍼들(404)의 출력들로부터 오프로드 엔진의 입력들에 데이터를 제공하는 것을 포함한다. 프로세서는 본 명세서의 흐름도에 따라 작동하는 로직, 예를 들어, 유한 상태 머신을 포함할 수 있다.
일 실시예에서, 하드웨어 프로세서는 병렬의 복수의 (예를 들어, 벡터) 실행 유닛들, 복수의 실행 유닛들의 입력들을 제1 버퍼 및 복수의 메모리 뱅크들의 출력들에 연결하고, 복수의 메모리 뱅크들 및 병렬의 복수의 제2 버퍼들의 입력들을 제1 버퍼, 복수의 메모리 뱅크들, 및 복수의 실행 유닛들의 출력들에 연결하는 스위치, 및 복수의 제2 버퍼들의 출력들에 연결된 입력들을 가진 오프로드 엔진을 포함한다. 오프로드 엔진의 출력은 제1 버퍼의 입력에 연결될 수 있다. 하드웨어 프로세서는 제1 버퍼의 출력으로부터의 판독과 복수의 제2 버퍼들의 입력들로의 기입을 동시에 행하는 데이터 해저드 해결 로직을 더 포함할 수 있다. 데이터 해저드 해결 로직은 (예를 들어, 인트라-벡터) 스톨을 삽입하지 않을 수 있다. 복수의 (예를 들어, 벡터) 실행 유닛들은 제1 클록 속도로 실행할 수 있고, 오프로드 엔진은 제2 더 빠른(또는 느린) 클록 속도로 실행할 수 있다. 실행 유닛은 시프트 레지스터를 포함할 수 있다. 복수의 실행 유닛들은 각각 시프트 레지스터를 포함할 수 있다. 제1 버퍼와 복수의 제2 버퍼들은 선입 선출(FIFO) 버퍼들일 수 있다. 복수의 메모리 뱅크들은 4개 이상의 메모리 뱅크들일 수 있고, 각각의 메모리 뱅크는 다른 메모리 뱅크들의 입력 포트들 및 출력 포트들과는 분리된 입력 포트 및 출력 포트를 포함할 수 있다.
다른 실시예에서, 방법은 제어 신호에 기초하여 스위치에 의해, 하드웨어 프로세서의 병렬의 복수의 실행 유닛들의 입력들을 제1 버퍼 및 복수의 메모리 뱅크들의 출력들에 연결하고, 복수의 메모리 뱅크들 및 병렬의 복수의 제2 버퍼들의 입력들을 제1 버퍼, 복수의 메모리 뱅크들, 및 복수의 실행 유닛들의 출력들에 연결하는 단계; 및 복수의 제2 버퍼들의 출력들로부터 오프로드 엔진의 입력들에 데이터를 제공하는 단계를 포함한다. 방법은 오프로드 엔진의 출력으로부터 제1 버퍼의 입력에 데이터를 제공하는 단계를 더 포함한다. 방법은 제1 버퍼의 출력으로부터의 판독과 복수의 제2 버퍼들의 입력들로의 기입을 동시에 행하는 단계를 더 포함할 수 있다. 방법은 예를 들어, 실행 유닛에 의해 실행될, 스톨을 삽입하는 단계를 포함하지 않을 수 있다. 방법은 복수의 실행 유닛들이 제1 클록 속도로 실행하고, 오프로드 엔진이 제2 더 빠른(또는 느린) 클록 속도로 실행하는 단계를 더 포함할 수 있다. 복수의 실행 유닛들은 각각 시프트 레지스터를 포함할 수 있다. 복수의 메모리 뱅크들은 4개 이상의 메모리 뱅크들이고, 각각의 메모리 뱅크는 다른 메모리 뱅크들의 입력 포트들 및 출력 포트들과는 분리된 입력 포트 및 출력 포트를 포함한다. 제1 버퍼와 복수의 제2 버퍼들은 선입 선출(FIFO) 버퍼들일 수 있다.
또 다른 실시예에서, 하드웨어 프로세서는 명령어를 디코드하는 하드웨어 디코더, 및 명령어를 실행하는 하드웨어 실행 유닛을 포함하고, 상기 명령어는: 제어 신호에 기초하여, 하드웨어 프로세서의 병렬의 복수의 실행 유닛들의 입력들을 제1 버퍼 및 복수의 메모리 뱅크들의 출력들에 연결하고, 복수의 메모리 뱅크들 및 병렬의 복수의 제2 버퍼들의 입력들을 제1 버퍼, 복수의 메모리 뱅크들, 및 복수의 실행 유닛들의 출력들에 연결하고; 복수의 제2 버퍼들의 출력들로부터 오프로드 엔진의 입력들에 데이터를 제공하기 위한 것이다. 오프로드 엔진의 출력은 상기 제1 버퍼의 입력에 연결될 수 있다. 하드웨어 실행 유닛은 제1 버퍼의 출력으로부터의 판독과 복수의 제2 버퍼들의 입력들로의 기입을 동시에 행하기 위한 명령어를 실행할 수 있다. 하드웨어 실행 유닛은 스톨을 삽입하지 않은 채 명령어를 실행할 수 있다. 복수의 실행 유닛들은 제1 클록 속도로 실행할 수 있고, 오프로드 엔진은 더 빠른(또는 느린) 제2 클록 속도로 실행할 수 있다. 복수의 실행 유닛들은 각각 시프트 레지스터를 포함할 수 있다. 제1 버퍼와 복수의 제2 버퍼들은 선입 선출(FIFO) 버퍼들일 수 있다. 복수의 메모리 뱅크들은 4개 이상의 메모리 뱅크들일 수 있고, 각각의 메모리 뱅크는 다른 메모리 뱅크들의 입력 포트들 및 출력 포트들과는 분리된 입력 포트 및 출력 포트를 포함할 수 있다.
또 다른 실시예에서, 하드웨어 장치는 병렬의 복수의 실행 유닛들, 복수의 실행 유닛들의 입력들을 제1 버퍼 및 복수의 메모리 뱅크들의 출력들에 연결하고, 복수의 메모리 뱅크들 및 병렬의 복수의 제2 버퍼들의 입력들을 제1 버퍼, 복수의 메모리 뱅크들, 및 복수의 실행 유닛들의 출력들에 연결하는 수단, 및 복수의 제2 버퍼들의 출력들에 연결된 입력들을 가진 오프로드 엔진을 포함한다.
또 다른 실시예에서, 장치는 하드웨어 프로세서에 의해 실행될 때, 하드웨어 프로세서로 하여금 본 명세서에 개시된 임의의 방법을 수행하게 하는 코드를 저장하는 데이터 저장 디바이스를 포함한다.
명령어 세트는 하나 이상의 명령어 포맷을 포함할 수 있다. 주어진 명령어 포맷은 다양한 필드들(예를 들어, 비트 수, 비트들의 위치)을 정의할 수 있어서, 무엇보다도 특히, 수행될 연산(예를 들어, 오피코드), 및 그 연산이 수행되어야 하는 피연산자(들) 및/또는 다른 데이터 필드(들)(예를 들어, 마스크)을 특정한다. 어떤 명령어 포맷들은 명령어 템플릿들(또는 서브포맷들)의 정의를 통해 추가로 쪼개진다. 예를 들어, 주어진 명령어 포맷의 명령어 템플릿들은 명령어 포맷의 필드들의 상이한 서브세트들을 갖도록 정의될 수 있으며(포함된 필드들은 통상적으로 동일한 순서로 되어 있지만, 적어도 일부는 더 적은 필드들이 포함되기 때문에 상이한 비트 위치들을 가짐), 그리고/또는 상이하게 해석되는 소정의 필드를 갖도록 정의될 수 있다. 따라서, ISA의 각각의 명령어는, 주어진 명령어 포맷을 이용하여 (그리고 정의된다면, 그 명령어 포맷의 명령어 템플릿들 중 소정의 것에서) 표현되고, 연산, 및 피연산자들을 특정하기 위한 필드들을 포함한다. 예를 들어, 예시적인 ADD 명령어는 특정 오피코드, 및 그 오피코드를 특정하는 오피코드 필드 및 피연산자들(소스 1/데스티네이션 및 소스 2)을 선택하는 피연산자 필드들을 포함하는 명령어 포맷을 갖고; 명령어 스트림에서 이러한 ADD 명령어의 출현(occurrence)은 특정 피연산자들을 선택하는 피연산자 필드들에 특정 콘텐츠를 가질 것이다. AVX(Advanced Vector Extensions)(AVX1 및 AVX2)로서 지칭되며 VEX(Vector Extensions) 코딩 스킴을 이용하는 SIMD 확장들의 세트가 릴리즈되고/되거나 공개되었다(예를 들어, Intel® 64 및 IA-32 Architectures Software Developer's Manual, 2015년 4월, 참조; 및 Intel® Architecture Instruction Set Extensions Programming Reference, 2014년 10월, 참조).
예시적인 명령어 포맷들
본 명세서에 설명되는 명령어(들)의 실시예들은 상이한 포맷들로 구현될 수 있다. 부가적으로, 예시적인 시스템들, 아키텍처들, 및 파이프라인들이 아래에 상세하게 설명된다. 명령어(들)의 실시예들은 그러한 시스템들, 아키텍처들, 및 파이프라인들 상에서 실행될 수 있지만, 상세하게 설명되는 것들에 한정되지는 않는다.
일반 벡터 친화형 명령어 포맷
벡터 친화형 명령어 포맷은 벡터 명령어들에 적합한 명령어 포맷이다(예를 들어, 벡터 연산들에 특정적인 특정 필드들이 존재함). 벡터 및 스칼라 연산들 양쪽 모두가 벡터 친화형 명령어 포맷을 통해 지원되는 실시예들이 설명되지만, 대안적인 실시예들은 벡터 친화형 명령어 포맷의 벡터 연산들만을 이용한다.
도 5a 및 도 5b는 본 개시의 실시예들에 따른 일반 벡터 친화형 명령어 포맷 및 그것의 명령어 템플릿들을 도시하는 블록도들이다. 도 5a는 본 개시의 실시예들에 따른 일반 벡터 친화형 명령어 포맷 및 그것의 클래스 A 명령어 템플릿들을 도시하는 블록도인 반면; 도 5b는 본 개시의 실시예들에 따른 일반 벡터 친화형 명령어 포맷 및 그것의 클래스 B 명령어 템플릿들을 도시하는 블록도이다. 구체적으로는, 일반 벡터 친화형 명령어 포맷(500)에 대하여 클래스 A 및 클래스 B 명령어 템플릿들이 정의되고, 양쪽 모두는 메모리 액세스 없음(505) 명령어 템플릿들 및 메모리 액세스(520) 명령어 템플릿들을 포함한다. 벡터 친화형 명령어 포맷의 콘텍스트에서 일반(generic)이라는 용어는 임의의 특정 명령어 세트에 얽매이지 않는 명령어 포맷을 지칭한다.
벡터 친화형 명령어 포맷이 다음의 것을 지원하는 본 개시의 실시예들이 설명될 것이지만: 데이터 요소 폭들(또는 크기들)이 32 비트(4 바이트) 또는 64 비트(8 바이트)인 64 바이트 벡터 피연산자 길이(또는 크기)(따라서, 64 바이트 벡터는 16개의 더블워드-크기의 요소들 또는 대안적으로 8개의 쿼드워드-크기의 요소들로 구성됨); 데이터 요소 폭들(또는 크기들)이 16 비트(2 바이트) 또는 8 비트(1 바이트)인 64 바이트 벡터 피연산자 길이(또는 크기); 데이터 요소 폭들(또는 크기들)이 32 비트(4 바이트), 64 비트(8 바이트), 16 비트(2 바이트) 또는 8 비트(1 바이트)인 32 바이트 벡터 피연산자 길이(또는 크기); 및 데이터 요소 폭들(또는 크기들)이 32 비트(4 바이트), 64 비트(8 바이트), 16 비트(2 바이트) 또는 8 비트(1 바이트)인 16 바이트 벡터 피연산자 길이(또는 크기); 대안적인 실시예들은, 더 크거나, 더 작거나 또는 상이한 데이터 요소 폭들(예를 들어, 128 비트(16 바이트)의 데이터 요소 폭들)을 갖는 더 크거나, 더 작거나 그리고/또는 상이한 벡터 피연산자 크기들(예를 들어, 256 바이트 벡터 피연산자들)을 지원할 수 있다.
하드웨어 프로세서, 예를 들어, 승산기 오프로드 엔진을 가진 MMP 하드웨어 프로세서는 다중-정밀도 연산들을 수행할 수 있다. 하드웨어 프로세서는 128, 256, 512, 1024, 기타 등등 비트의 벡터를 시프트할 수 있어서, 예를 들어, 단일(예를 들어, VLIW) 명령어로 2에 의한 (예를 들어, 매우 큰) 정수의 제산 또는 2에 의한 (예를 들어, 매우 큰) 정수의 승산을 수행한다.
도 5a의 클래스 A 명령어 템플릿들은 다음을 포함한다: 1) 메모리 액세스 없음(505) 명령어 템플릿들 내에, 메모리 액세스 없음, 전체 라운드(full round) 제어 타입 연산(510) 명령어 템플릿 및 메모리 액세스 없음, 데이터 변환 타입 연산(515) 명령어 템플릿이 도시되고; 및 2) 메모리 액세스(520) 명령어 템플릿들 내에, 메모리 액세스, 임시(525) 명령어 탬플릿, 및 메모리 액세스, 비-임시(530) 명령어 템플릿이 도시된다. 도 5b의 클래스 B 명령어 템플릿들은 다음을 포함한다: 1) 메모리 액세스 없음(505) 명령어 템플릿들 내에, 메모리 액세스 없음, 기입 마스크 제어, 부분 라운드(partial round) 제어 타입 연산(512) 명령어 템플릿 및 메모리 액세스 없음, 기입 마스크 제어, vsize 타입 연산(517) 명령어 템플릿; 및 2) 메모리 액세스(520) 명령어 템플릿들 내에, 메모리 액세스, 기입 마스크 제어(527) 명령어 템플릿이 도시된다.
일반 벡터 친화형 명령어 포맷(500)은 도 5a 내지 도 5b에 도시된 순서로 아래에 열거되는 다음의 필드들을 포함한다.
포맷 필드(540) - 이 필드에서의 특정 값(명령어 포맷 식별자 값)은 벡터 친화형 명령어 포맷, 및 그에 따른 명령어 스트림들에서의 벡터 친화형 명령어 포맷의 명령어들의 출현을 고유하게 식별한다. 이와 같이, 이 필드는, 이것이 일반 벡터 친화형 명령어 포맷만을 갖는 명령어 세트를 필요로 하지 않는다는 점에서 옵션적이다.
베이스 연산 필드(base operation field)(542) - 그것의 내용은 상이한 베이스 연산들을 구분한다.
레지스터 인덱스 필드(544) - 그것의 내용은, 직접적으로, 또는 어드레스 발생을 통해, 소스 및 데스티네이션 피연산자들의 로케이션들이 레지스터들 내에 있는지 또는 메모리 내에 있는지를 특정한다. 이들은 PxQ(예를 들어, 32x512, 16x128, 32x1024, 64x1024) 레지스터 파일로부터 N개의 레지스터들을 선택하기에 충분한 비트 수를 포함한다. 일 실시예에서 N은 최대 3개의 소스 및 1개의 데스티네이션 레지스터일 수 있지만, 대안적인 실시예들은 더 많거나 더 적은 소스들 및 데스티네이션 레지스터들을 지원할 수 있다(예를 들어, 이러한 소스들 중 하나가 또한 데스티네이션의 역할을 하는 경우에 최대 2개의 소스들까지 지원할 수 있고, 이러한 소스들 중 하나가 또한 데스티네이션의 역할을 하는 경우에 최대 3개의 소스들을 지원할 수 있고, 최대 2개의 소스들 및 1개의 데스티네이션까지를 지원할 수 있다).
수정자 필드(modifier field)(546) - 그것의 내용은 메모리 액세스를 특정하는 일반 벡터 명령어 포맷의 명령어들의 출현을 그렇지 않은 명령어들과 구분하는데; 즉, 메모리 액세스 없음(505) 명령어 템플릿들과 메모리 액세스(520) 명령어 템플릿들을 구분한다. 메모리 액세스 연산들은(어떤 경우들에서 레지스터들의 값들을 이용하여 소스 및/또는 데스티네이션 어드레스들을 특정하는) 메모리 계층구조에 대해 판독 및/또는 기입하는 반면에, 메모리 액세스 없음 연산들은 그렇게 하지 않는다(예를 들어, 소스, 및 데스티네이션들은 레지스터들임). 일 실시예에서 이 필드는 메모리 어드레스 계산들을 수행하는 세가지 상이한 방식들 사이에서 또한 선택하지만, 대안적인 실시예들은 메모리 어드레스 계산들을 수행하는 더 많거나, 더 적거나 또는 상이한 방식들을 지원할 수 있다.
증대 연산 필드(550) - 그것의 내용은 각종 상이한 연산들 중 어느 연산이 베이스 연산에 부가하여 수행되어야 하는지를 구분한다. 이 필드는 콘텍스트 특정적(context specific)이다. 본 개시의 일 실시예에서, 이 필드는 클래스 필드(568), 알파 필드(552) 및 베타 필드(554)로 분할된다. 증대 연산 필드(550)는 공통 그룹의 연산들이 2개, 3개 또는 4개의 명령어들보다는 단일의 명령어에서 수행되는 것을 허용한다.
스케일 필드(scale field)(560) - 그것의 내용은 메모리 어드레스 발생을 위해(예를 들어, 2scale*index+base를 이용하는 어드레스 발생을 위해) 인덱스 필드의 내용의 스케일링을 허용한다.
변위 필드(Displacement Field)(562A) - 그것의 내용은 메모리 어드레스 발생의 일부로서(예를 들어, 2scale*index+base+displacement)를 이용하는 어드레스 발생을 위해) 이용된다.
변위 인자 필드(Displacement Factor Field)(562B)(변위 인자 필드(562B) 바로 위의 변위 필드(562A)의 병치(juxtaposition)는 어느 한쪽이 이용되는 것을 나타낸다는 점에 유의한다) - 그것의 내용은 어드레스 발생의 일부로서 이용되고; 이것은 메모리 액세스의 크기(N)에 의해 스케일링되는 변위 인자를 특정하는데, 여기서 N은(예를 들어, 2scale*index+base+scaled displacement를 이용하는 어드레스 발생을 위한) 메모리 액세스에서의 바이트 수이다. 잉여 하위 비트들(redundant low-order bits)은 무시되고, 그에 따라 변위 인자 필드의 내용은 유효 어드레스를 계산하는데 이용될 최종 변위를 발생하기 위해서 메모리 피연산자 총 크기(N)로 승산된다. N의 값은 (본 명세서에서 나중에 설명되는) 전체 오피코드 필드(full opcode field)(574) 및 데이터 조작 필드(554C)에 기초하여 런타임 시에 프로세서 하드웨어에 의해 결정된다. 변위 필드(562A) 및 변위 인자 필드(562B)는, 이들이 메모리 액세스 없음(505) 명령어 템플릿들에 대해 이용되지 않고/않거나, 상이한 실시예들은 둘 중 하나만을 구현하거나 어느 것도 구현하지 않을 수 있다는 점에서 옵션적이다.
데이터 요소 폭 필드(564) - 그것의 내용은(어떤 실시예들에서는 모든 명령어들에 대해서; 다른 실시예들에서는 명령어들 중 일부에 대해서만) 복수의 데이터 요소 폭들 중 어느 것이 이용되어야 하는지를 구분한다. 이 필드는, 단 하나의 데이터 요소 폭만 지원되고/되거나 데이터 요소 폭들이 오피코드들의 일부 양태를 이용하여 지원되는 경우에 필요하지 않는다는 점에서 옵션적이다.
기입 마스크 필드(570) - 그것의 내용은, 데이터 요소 위치별로, 데스티네이션 벡터 피연산자에서의 그 데이터 요소 위치가 베이스 연산 및 증대 연산의 결과를 반영하는지를 제어한다. 클래스 A 명령어 템플릿들은 병합-기입마스킹(merging-writemasking)을 지원하는 반면에, 클래스 B 명령어 템플릿들은 병합-기입마스킹 및 제로화-기입마스킹(zeroing-writemasking) 양쪽 모두를 지원한다. 병합할 때에, 벡터 마스크들은, 데스티네이션에서의 임의의 세트의 요소들이 (베이스 연산 및 증대 연산에 의해 특정된) 임의의 연산의 실행 동안 업데이트들로부터 보호될 수 있게 해주고; 다른 일 실시예에서는, 대응하는 마스크 비트가 0을 갖는 경우에 데스티네이션의 각각의 요소의 이전의 값을 보존할 수 있게 해준다. 이에 반해, 제로화할 때에, 벡터 마스크들은 데스티네이션에서의 임의의 세트의 요소들이(베이스 연산 및 증대 연산에 의해 특정된) 임의의 연산의 실행 동안 제로화될 수 있게 하고; 일 실시예에서는, 데스티네이션의 요소는 대응하는 마스크 비트가 0 값을 가질 때에 0으로 설정된다. 이러한 기능성의 서브세트는 수행되는 연산의 벡터 길이를 제어하는 능력이지만(즉, 요소들의 범위(span)는 첫 번째 것으로부터 마지막 것까지 수정됨); 수정되는 요소들이 연속적인 것은 필요하지 않는다. 따라서, 기입 마스크 필드(570)는 로드들, 저장들, 산술, 논리, 기타 등등을 포함한 부분 벡터 연산들을 허용한다. 기입 마스크 필드(570)의 내용이 이용될 기입 마스크를 포함하는 복수의 기입 마스크 레지스터 중 하나를 선택하는(그리고 따라서, 기입 마스크 필드(570)의 내용이 실행될 해당 마스킹을 간접적으로 식별하는) 본 개시의 실시예들이 기술되었지만, 대안적인 실시예들은 그 대신에 또는 추가적으로 마스크 기입 필드(570)의 내용이 실행될 마스킹을 직접적으로 특정하는 것을 허용한다.
즉치 필드(immediate field)(572) - 그것의 내용은 즉치의 지정을 허용한다. 이 필드는, 이것이 즉시를 지원하지 않는 일반 벡터 친화형 포맷의 구현에 존재하지 않으며, 즉시를 이용하지 않는 명령어들에 존재하지 않는다는 점에서 옵션적이다.
클래스 필드(568) - 그것의 내용은 명령어들의 상이한 클래스들을 구분한다. 도 5a 및 도 5b를 참조하면, 이 필드의 내용은 클래스 A 명령어들과 클래스 B 명령어들 사이에서 선택한다. 도 5a 및 도 5b에서, 필드에 특정 값이 존재함을 나타내기 위해서 둥근 코너의 사각형들이 이용된다(예를 들어, 도 5a 및 도 5b 각각에서의 클래스 필드(568)에 대한 클래스 A(568A) 및 클래스 B(568B)).
클래스 A의 명령어 템플릿들
클래스 A의 메모리 액세스 없음(505) 명령어 템플릿들의 경우에, 알파 필드(552)는 RS 필드(552A)로서 해석되고, 그것의 내용은 상이한 증대 연산 타입들 중 어느 것이 수행되어야 하는지를 구분하는 반면에(예를 들어, 라운드(552A.1) 및 데이터 변환(552A.2)은 메모리 액세스 없음, 라운드 타입 연산(510) 및 메모리 액세스 없음, 데이터 변환 타입 연산(515) 명령어 템플릿들에 대해 각각 특정됨), 베타 필드(554)는 특정 타입의 연산들 중 어느 연산이 수행되어야 하는지를 구분한다. 메모리 액세스 없음(505) 명령어 템플릿들에서, 스케일 필드(560), 변위 필드(562A) 및 변위 스케일 필드(562B)는 존재하지 않는다.
메모리 액세스 없음 명령어 템플릿들 - 전체 라운드 제어 타입 연산
메모리 액세스 없음 전체 라운드 제어 타입 연산(510) 명령어 템플릿에서, 베타 필드(554)는 라운드 제어 필드(554A)로서 해석되고, 그것의 내용(들)은 정적 라운딩을 제공한다. 본 개시의 설명되는 실시예들에서 라운드 제어 필드(554A)는 모든 부동 소수점 예외 억제(SAE: suppress all floating point exceptions) 필드(556) 및 라운드 연산 제어 필드(558)를 포함하지만, 대안적인 실시예들은 이들 개념들 양쪽 모두를 동일한 필드로 인코딩하거나, 또는 이들 개념들/필드들 중 어느 한쪽만을 가질 수 있다(예를 들어, 라운드 연산 제어 필드(558)만을 가질 수 있다).
SAE 필드(556) - 그것의 내용은 예외 이벤트 보고를 디스에이블할지 여부를 구분하고; 억제가 인에이블됨을 SAE 필드(556)의 내용이 지시하는 경우, 주어진 명령어는 임의의 종류의 부동 소수점 예외 플래그도 보고하지 않고, 임의의 부동 소수점 예외 핸들러도 발생시키지 않는다.
라운드 연산 제어 필드(558) - 그것의 내용은 라운딩 연산들의 그룹 중 어느 것을 수행할지를 구분한다(예를 들어, 라운드-업(Round-up), 라운드-다운(Round-down), 제로를 향한 라운드(Round-towards-zero) 및 최근접치로의 라운드(Round-to-nearest)). 따라서, 라운드 연산 제어 필드(558)는 명령어별로 라운딩 모드의 변경을 허용한다. 프로세서가 라운딩 모드들을 특정하기 위한 제어 레지스터를 포함하는 본 개시의 일 실시예에서, 라운드 연산 제어 필드(550)의 내용은 그 레지스터 값을 오버라이드한다.
메모리 액세스 없음 명령어 템플릿들 - 데이터 변환 타입 연산
메모리 액세스 없음 데이터 변환 타입 연산(515) 명령어 템플릿에서, 베타 필드(554)는 데이터 변환 필드(554B)로서 해석되고, 그것의 내용은 복수의 데이터 변환들 중 어느 것이 수행되어야 하는지를 구분한다(예를 들어, 데이터 변환 없음, 스위즐(swizzle), 브로드캐스트).
클래스 A의 메모리 액세스(520) 명령어 템플릿의 경우에, 알파 필드(552)는 축출 힌트 필드(eviction hint field)(552B)로서 해석되고, 그것의 내용은 축출 힌트들 중 어느 것이 이용되어야 하는지를 구분하는 반면에(도 5a에서, 메모리 액세스, 임시(525) 명령어 템플릿 및 메모리 액세스, 비임시(530) 명령어 템플릿에 대해 임시(552B.1) 및 비임시(552B.2)가 각각의 특정됨), 베타 필드(554)는 데이터 조작 필드(554C)로서 해석되고, 그것의 내용은(프리미티브(primitives)로도 알려진) 복수의 데이터 조작 연산들 중 어느 연산이 수행되어야 하는지를 구분한다(예를 들어, 조작 없음; 브로드캐스트; 소스의 업 컨버전; 및 데스티네이션의 다운 컨버전). 메모리 액세스(520) 명령어 템플릿들은 스케일 필드(560), 및 옵션으로서 변위 필드(562A) 또는 변위 스케일 필드(562B)를 포함한다.
벡터 메모리 명령어들은 변환의 지원으로 메모리로부터의 벡터 로드들 및 메모리로의 벡터 스토어들을 수행한다. 정규 벡터 명령어들에서와 같이, 벡터 메모리 명령어들은 데이터 요소-관련 방식으로 메모리로부터/로 데이터를 전달하고, 실제로 전달되는 요소들은 기입 마스크로서 선택되는 벡터 마스크의 내용에 의해 지시된다.
메모리 액세스 명령어 템플릿들 - 임시
임시 데이터는 캐싱으로부터 이익을 얻을 정도로 빨리 재이용될 가능성이 있는 데이터이다. 그러나, 이것은 힌트이고, 상이한 프로세서들은 힌트를 완전히 무시하는 것을 비롯한 상이한 방식들로 그것을 구현할 수 있다.
메모리 액세스 명령어 템플릿들 - 비임시
비임시 데이터는 제1 레벨 캐시에서의 캐싱으로부터 이익을 얻을 정도로 빨리 재이용될 가능성이 없는 데이터이고, 축출에 대한 우선순위가 주어져야 한다. 그러나, 이것은 힌트이고, 상이한 프로세서들은 힌트를 완전히 무시하는 것을 비롯한 상이한 방식들로 그것을 구현할 수 있다.
클래스 B의 명령어 템플릿들
클래스 B의 명령어 템플릿들의 경우에, 알파 필드(552)는 기입 마스크 제어(Z) 필드(552C)로서 해석되고, 그것의 내용은 기입 마스크 필드(570)에 의해 제어되는 기입 마스킹이 병합이어야 하는지 또는 제로화여야 하는지를 구분한다.
클래스 B의 메모리 액세스 없음(505) 명령어 템플릿들의 경우에, 베타 필드(554)의 일부는 RL 필드(557A)로서 해석되고, 그것의 내용은 상이한 증대 연산 타입들 중 어느 것이 수행되어야 하는지를 구분하는 반면에(예를 들어, 메모리 액세스 없음, 기입 마스크 제어, 부분 라운드 제어 타입 연산(512) 명령어 템플릿, 및 메모리 액세스 없음, 기입 마스크 제어, VSIZE 타입 연산(517) 명령어 템플릿에 대해 각각의 라운드(557A.1) 및 벡터 길이(VSIZE)(557A.2)가 특정됨), 베타 필드(554)의 나머지는 특정 타입의 연산들 중 어느 연산이 수행되어야 하는지를 구분한다. 메모리 액세스 없음(505) 명령어 템플릿들에서, 스케일 필드(560), 변위 필드(562A) 및 변위 스케일 필드(562B)는 존재하지 않는다.
메모리 액세스 없음, 기입 마스크 제어, 부분 라운드 제어 타입 연산(510) 명령어 템플릿에서, 베타 필드(554)의 나머지는 라운드 연산 필드(559A)로서 해석되고, 예외 이벤트 보고가 디스에이블된다(주어진 명령어는 임의의 종류의 부동 소수점 예외 플래그도 보고하지 않고, 임의의 부동 소수점 예외 핸들러도 발생시키지 않는다).
라운드 연산 제어 필드(559A) - 라운드 연산 제어 필드(558)처럼, 그것의 내용은 라운드 연산들의 그룹 중 어느 것을 수행할지를 구분한다(예를 들어, 라운드-업, 라운드-다운, 제로를 향한 라운드 및 최근접치로의 라운드). 따라서, 라운드 연산 제어 필드(559A)는 명령어별로 라운딩 모드의 변경을 허용한다. 프로세서가 라운딩 모드들을 특정하기 위한 제어 레지스터를 포함하는 본 개시의 일 실시예에서, 라운드 연산 제어 필드(550)의 내용은 그 레지스터 값을 오버라이드한다.
메모리 액세스 없음, 기입 마스크 제어, VSIZE 타입 연산(517) 명령어 템플릿에서, 베타 필드(554)의 나머지는 벡터 길이 필드(559B)로서 해석되고, 그것의 내용은 복수의 데이터 벡터 길이 중 어느 것에 대해 수행되어야 하는지를 구분한다(예를 들어, 128, 256 또는 512 바이트).
클래스 B의 메모리 액세스(520) 명령어 템플릿의 경우에, 베타 필드(554)의 부분은 브로드캐스트 필드(557B)로서 해석되고, 그것의 내용은 브로드캐스트 타입 데이터 조작 연산이 수행되어야 하는지 여부를 구분하는 반면에, 베타 필드(554)의 나머지는 벡터 길이 필드(559B)로서 해석된다. 메모리 액세스(520) 명령어 템플릿들은 스케일 필드(560), 및 옵션으로서 변위 필드(562A) 또는 변위 스케일 필드(562B)를 포함한다.
일반 벡터 친화형 명령어 포맷(500)과 관련하여, 포맷 필드(540), 베이스 연산 필드(542) 및 데이터 요소 폭 필드(564)를 포함하는 전체 오피코드 필드(574)가 도시되어 있다. 전체 오피코드 필드(574)가 이들 필드들 모두를 포함하는 일 실시예가 도시되어 있지만, 이들 모두를 지원하지는 않는 실시예들에서, 전체 오피코드 필드(574)는 이들 필드들 모두보다 적은 필드들을 포함한다. 전체 오피코드 필드(574)는 연산 코드(오피코드)를 제공한다.
증대 연산 필드(550), 데이터 요소 폭 필드(564) 및 기입 마스크 필드(570)는, 이들 피처들이 명령어별로 일반 벡터 친화형 명령어 포맷에서 특정되는 것을 허용한다.
기입 마스크 필드와 데이터 요소 폭 필드의 조합들은, 마스크가 상이한 데이터 요소 폭들에 기초하여 적용되는 것을 그것들이 허용한다는 점에서 타입트 명령어들(typed instructions)을 발생한다.
클래스 A 및 클래스 B 내에서 발견되는 다양한 명령어 템플릿들은 상이한 상황들에서 이롭다. 본 개시의 어떤 실시예들에서, 상이한 프로세서들 또는 프로세서 내의 상이한 코어들은 클래스 A만을, 클래스 B만을, 또는 양쪽 클래스들을 지원할 수 있다. 예를 들어, 범용 컴퓨팅에 대해 의도된 고성능 범용 비순차적 코어는 클래스 B만을 지원할 수 있고, 주로 그래픽스 및/또는 과학(스루풋) 컴퓨팅에 대해 의도된 코어는 클래스 A만을 지원할 수 있고, 양쪽 모두를 위해 의도된 코어는 양쪽 모두를 지원할 수 있다(물론, 양자의 클래스들로부터의 명령어들 및 템플릿들의 소정의 혼합을 갖지만 양자의 클래스들로부터의 명령어들 및 템플릿들 전부를 갖지는 않는 코어는 본 개시의 범위 내에 있다). 또한, 단일 프로세서가 다중 코어를 포함할 수 있는데, 이들 모두는 동일한 클래스를 지원하거나 또는 상이한 코어들이 상이한 클래스를 지원한다. 예를 들어, 별개의 그래픽스 및 범용 코어들을 갖는 프로세서에서, 주로 그래픽스 및/또는 과학 컴퓨팅에 대해 의도된 그래픽스 코어들 중 하나는 클래스 A만을 지원할 수 있는 반면에, 범용 코어들 중 하나 이상은, 클래스 B만을 지원하는, 범용 컴퓨팅에 대해 의도된 비순차적 실행 및 레지스터 리네이밍을 갖는 고성능 범용 코어들일 수 있다. 별개의 그래픽스 코어를 갖지 않는 다른 프로세서는 클래스 A 및 클래스 B 양쪽 모두를 지원하는 하나 이상의 범용 순차적 또는 비순차적 코어를 포함할 수 있다. 물론, 하나의 클래스로부터의 피처들은 본 개시의 상이한 실시예들에 있어서 다른 클래스에서 또한 구현될 수 있다. 고급 언어로 작성된 프로그램은 다음을 포함하는, 다양하고 상이한 실행가능 형식들로(예를 들어, 바로 적시에 컴파일되거나 또는 정적으로 컴파일됨) 놓여질 것이다: 1) 실행을 위한 타깃 프로세서에 의해 지원되는 형태가 클래스(들)의 명령어들만을 갖는 형식; 또는 2) 모든 클래스들의 명령어들의 상이한 조합들을 이용하여 기입되는 선택적 루틴들을 갖고, 현재 코드를 실행하고 있는 프로세서에 의해 지원되는 명령어들에 기초하여 실행할 루틴들을 선택하는 제어 흐름 코드를 갖는다.
예시적인 특정 벡터 친화형 명령어 포맷
도 6은 본 개시의 실시예들에 따른 예시적인 특정 벡터 친화형 명령어 포맷을 도시하는 블록도이다. 도 6은 필드들의 위치, 크기, 해석, 및 순서뿐만 아니라, 이들 필드들 중 일부에 대한 값들을 특정한다는 점에서 특정적인 특정 벡터 친화형 명령어 포맷(600)을 도시한다. 특정 벡터 친화형 명령어 포맷(600)은 x86 명령어 세트를 확장하는데 이용될 수 있고, 따라서 필드들 중 일부는 기존의 x86 명령어 세트 및 그 확장(예를 들어, AVX)에서 이용되는 것들과 유사하거나 동일하다. 이 포맷은 확장들을 갖는 기존의 x86 명령어 세트의 프리픽스 인코딩 필드, 실제 오피코드 바이트 필드(real opcode byte field), MOD R/M 필드, SIB 필드, 변위 필드 및 즉시 필드들과 일관되게 유지된다. 도 5로부터의 필드들이 맵핑되는 도 6으로부터의 필드들이 예시되어 있다.
본 개시의 실시예들은 예시의 목적으로 일반 벡터 친화형 명령어 포맷(500)의 콘텍스트에서 특정 벡터 친화형 명령어 포맷(600)을 참조하여 설명되지만, 본 개시은 청구되는 경우를 제외하고는 특정 벡터 친화형 명령어 포맷(600)에 제한되지는 않는다는 것을 이해해야 한다. 예를 들어, 일반 벡터 친화형 명령어 포맷(500)은 다양한 필드들에 대한 다양한 가능한 크기를 고려하는 반면에, 특정 벡터 친화형 명령어 포맷(600)은 특정 크기의 필드들을 갖는 것으로 도시되어 있다. 특정 예로서, 데이터 요소 폭 필드(564)는 특정 벡터 친화형 명령어 포맷(600)에서는 1 비트 필드로서 예시되어 있지만, 본 개시이 이에 제한되지는 않는다(즉, 일반 벡터 친화형 명령어 포맷(500)은 데이터 요소 폭 필드(564)의 다른 크기들을 고려한다).
일반 벡터 친화형 명령어 포맷(500)은 도 6a에 도시되는 순서대로 아래에 열거되는 다음의 필드들을 포함한다.
EVEX 프리픽스(바이트 0-3)(602) - 4 바이트 형태로 인코딩된다.
포맷 필드(540)(EVEX 바이트 0, 비트 [7:0]) - 제1 바이트(EVEX 바이트 0)는 포맷 필드(540)이고, 0x62(본 개시의 일 실시예에서 벡터 친화형 명령어 포맷을 구분하기 위해 이용되는 고유값)를 포함한다.
제2 내지 제4 바이트(EVEX 바이트 1-3)는 특정 능력을 제공하는 복수의 비트 필드들을 포함한다.
REX 필드(605) (EVEX 바이트 1, [7-5]) - EVEX.R 비트 필드로 구성되고(EVEX 바이트 1, 비트 [7] - R), EVEX.X 비트 필드(EVEX 바이트1, 비트 [6] - X)그리고 557BEX 바이트 1, 비트[5] - B). EVEX.R, EVEX.X, 및 EVEX.B 비트 필드가 대응하는 VEX 비트 필드와 동일 기능을 제공하고 1의 보수 형태를 이용하여 인코딩되고, 즉, ZMM0은 1111B로서 인코딩되고, ZMM15는 0000B로서 인코딩된다. 명령어들의 다른 필드들은 관련 기술분야에 공지된 바와 같이 레지스터 인덱스들의 하위 3 비트를 인코딩하여(rrr, xxx, 및 bbb), EVEX.R, EVEX.X 및 EVEX.B를 추가함으로써 Rrrr, Xxxx, 및 Bbbb가 형성될 수 있다.
REX' 필드(510) - 이것은 REX' 필드(510)의 제1 부분이고, 확장된 32개의 레지스터 세트의 상위 16개 또는 하위 16개를 인코딩하는 데 사용되는 EVEX.R' 비트 필드(EVEX 바이트 1, 비트 [4] - R')이다. 본 개시의 일 실시예에서, 이 비트는, 아래에 표시되는 바와 같은 다른 것들과 함께, (잘 알려진 x86 32-비트 모드에서) BOUND 명령어와 구분하기 위해 비트 반전된 포맷으로 저장되고, 그것의 실제 오피코드 바이트는 62이지만, (후술되는) MOD R/M 필드에서 MOD 필드의 11의 값을 수락하지 않으며; 본 개시의 대안적인 실시예들은 반전된 포맷으로 이것 및 아래에 표시되는 다른 비트들을 저장하지 않는다. 하위 16개의 레지스터를 인코딩하는 데 1의 값이 이용된다. 다시 말해서, R'Rrrr는 다른 필드들로부터의 EVEX.R', EVEX.R, 및 다른 RRR를 결합시킴으로써 형성된다.
오피코드 맵 필드(615)(EVEX 바이트 1, 비트 [3:0] - mmmm) - 그것의 내용은 암시적인 선두 오피코드 바이트(implied leading opcode byte)(0F, 0F 38 또는 0F 3)를 인코딩한다.
데이터 요소 폭 필드(564) (EVEX 바이트 2, 비트 [7] - W) - 표기법 EVEX.W에 의해 표현된다. EVEX.W는 데이터타입(32 비트 데이터 요소 또는 64 비트 데이터 요소)의 입도(사이즈)를 정의하는 데 사용된다.
EVEX.vvvv(620)(EVEX 바이트 2, [6:3] - vvvv) - EVEX.vvvv는 다음을 포함할 수 있다: 1) EVEX.vvvv는 반전된(1의 보수) 형태로 특정되는 제1 소스 레지스터 피연산자를 인코딩하고, 두 개 이상의 소스 피연산자들을 갖는 명령어들에 대해 유효하다; 2) EVEX.vvvv는 특정 벡터 시프트들에 대해 1의 보수 형태로 특정되는 데스티네이션 레지스터 피연산자를 인코딩한다; 또는 3) EVEX.vvvv는 임의의 피연산자도 인코딩하지 않으며, 이 필드는 예약되고, 1111b를 포함해야 한다. 따라서, EVEX.vvvv 필드(620)는 반전된(1의 보수) 형태로 저장되는 제1 소스 레지스터 지정자의 하위 4 비트를 인코딩한다. 명령어에 따라, 추가의 상이한 EVEX 비트 필드가 특정자 크기를 32개의 레지스터로 확장하기 위해 이용된다.
EVEX.U(568) 클래스 필드(EVEX 바이트 2, 비트 [2]-U) - EVEX.U = 0이면, 이것은 클래스 A 또는 EVEX.U0을 지시한다; EVEX.U = 1이면, 이것은 클래스 B 또는 EVEX.U1을 지시한다.
프리픽스 인코딩 필드(625)(EVEX 바이트 2, 비트 [1:0] - pp) - 베이스 연산 필드에 대한 부가적인 비트들을 제공한다. EVEX 프리픽스 포맷의 레거시 SSE 명령어들에 대한 지원을 제공하는 것에 부가하여, 이것은 또한 SIMD 프리픽스를 콤팩트화하는 이득을 갖는다(SIMD 프리픽스를 표현하기 위해 바이트를 요구하는 것이 아니라, EVEX 프리픽스는 2 비트만을 요구함). 일 실시예에서, 레거시 포맷에서 및 EVEX 프리픽스 포맷 모두에서 SIMD 프리픽스(66H, F2H, F3H)를 이용하는 레거시 SSE 명령어들을 지원하기 위하여, 이들 레거시 SIMD 프리픽스들은 SIMD 프리픽스 인코딩 필드가 되도록 인코딩되고; 실행 시간에 디코더의 PLA에 제공되기 전에 레거시 SIMD 프리픽스 내로 확장된다(그래서 PLA는 변경 없이 이들 레거시 명령어들의 레거시 및 EVEX 포맷 모두를 실행할 수 있다). 더 새로운 명령어들이 오피코드 확장으로서 직접 EVEX 프리픽스 인코딩 필드의 내용을 이용할 수 있지만, 특정 실시예들은 일관성에 대해 유사한 방식으로 확장되고, 상이한 의미들이 이들 레거시 SIMD 프리픽스들에 의해 특정되는 것을 허용한다. 대안적인 실시예는 2 비트 SIMD 프리픽스 인코딩들을 지원하도록 PLA를 재설계할 수 있고, 따라서 확장을 요구하지 않는다.
알파 필드(552)(EVEX 바이트 3, 비트 [7] - EH; EVEX.EH, EVEX.rs, EVEX.RL, EVEX.기입 마스크 제어, 및 EVEX.N이라고도 알려짐; 또한 α로 예시됨) - 앞서 설명되는 바와 같이, 이 필드는 콘텍스트 특정적이다.
베타 필드(554)(EVEX 바이트 3, 비트들 [6:4] - SSS, EVEX.s2-0, EVEX.r2-0, EVEX.rr1, EVEX.LL0, EVEX.LLB라고도 함; 또한 βββ로 예시됨) - 앞서 설명되는 바와 같이, 이 필드는 콘텍스트 특정적이다.
REX' 필드(510) - 이것은 REX' 필드의 나머지이고, 확장된 32 레지스터 세트의 상위 16개 또는 하위 16개 중 어느 하나를 인코딩하는 데 이용될 수 있는 EVEX.V' 비트 필드(EVEX 바이트 3, 비트 [3] - V')이다. 이 비트는 비트 반전된 포맷으로 저장된다. 하위 16개의 레지스터를 인코딩하는 데 1의 값이 이용된다. 다시 말하면, V'VVVV는 EVEX.V', EVEX.vvvv를 결합함으로써 형성된다.
기입 마스크 필드(570)(EVEX 바이트 3, 비트 [2:0] - kkk) - 그것의 내용은 이전에 설명되는 바와 같이 기입 마스크 레지스터들에서의 레지스터의 인덱스를 특정한다. 본 개시의 일 실시예에서, 특정값 EVEX.kkk=000은 특정 명령어에 대해 임의의 기입 마스크도 이용되지 않음을 암시하는 특수 거동을 갖는다(이것은 모두 1들로 하드와이어드된 기입 마스크 또는 마스킹 하드웨어를 바이패스하는 하드웨어의 이용을 비롯한 각종 방식들로 구현될 수 있음).
실제 오피코드 필드(630)(바이트 4)는 오피코드 바이트로서 또한 공지된다. 오피코드의 일부는 이 필드에서 특정된다.
MOD R/M 필드(640)(바이트 5)는 MOD 필드(642), Reg 필드(644) 및 R/M 필드(646)를 포함한다. 이전에 설명되는 바와 같이, MOD 필드(642)의 내용은 메모리 액세스 연산들과 메모리 액세스 없음 연산들을 구분한다. Reg 필드(644)의 역할은 두 개의 상황들로 요약될 수 있다: 데스티네이션 레지스터 피연산자 또는 소스 레지스터 피연산자를 인코딩하거나, 또는 오피코드 확장으로 취급되고 임의의 명령어 피연산자를 인코딩하는 데 사용되지 않는다. R/M 필드(646)의 역할은 다음을 포함할 수 있다: 메모리 어드레스를 참조하는 명령어 피연산자를 인코딩하는 것, 또는 데스티네이션 레지스터 피연산자 또는 소스 레지스터 피연산자를 인코딩하는 것.
SIB(Scale, Index, Base) 바이트(바이트 6) - 이전에 설명되는 바와 같이, 스케일 필드(550)의 내용은 메모리 어드레스 발생을 위해 이용된다. SIB.xxx(654)와 SIB.bbb(656) - 이 필드들의 내용은 이전에 레지스터 인덱스 Xxxx와 Bbbb에 관해서 언급되었다.
변위 필드(562A)(바이트 7-10) - MOD 필드(642)가 10을 포함할 때, 바이트 7-10은 변위 필드(562A)이고, 이것은 레거시 32-비트 변위 disp32와 동일하게 작용하며, 바이트 입도로 작용한다.
변위 인자 필드(562B)(바이트 7) - MOD 필드(642)가 01을 포함할 때, 바이트 7은 변위 인자 필드(562B)이다. 이 필드의 위치는 바이트 입도로 작용하는 레거시 x86 명령어 세트 8-비트 변위 disp8의 위치와 동일하다. disp8이 부호 확장되기(sign extended) 때문에, 이것은 단지 -128과 127 바이트 오프셋들 사이를 어드레싱할 수 있고; 64 바이트 캐시 라인들에 관하여, disp8은 4개의 실제 유용한 값들인 -128, - 64, 0, 및 64로만 설정될 수 있는 8 비트를 이용하며; 더 큰 범위가 종종 필요하기 때문에, disp32가 이용되지만; disp32는 4 바이트를 요구한다. disp8 및 disp32에 반해, 변위 인자 필드(562B)는 disp8의 재해석(reinterpretation)이고; 변위 인자 필드(562B)를 이용할 때, 변위 인자 필드의 내용과 메모리 피연산자 액세스의 크기(N)를 승산하는 것에 의해 실제 변위가 결정된다. 이러한 타입의 변위는 disp8*N을 지칭된다. 이것은 평균 명령어 길이를 감소시킨다(훨씬 더 큰 범위를 갖는 변위에 대해 단일의 바이트가 이용됨). 이러한 압축된 변위는, 유효 변위가 메모리 액세스의 입도의 배수이고, 그에 따라 어드레스 오프셋의 잉여 하위 비트들이 인코딩될 필요가 없다는 가정에 기초한다. 다시 말하면, 변위 인자 필드(562B)는 레거시 x86 명령어 세트 8-비트 변위를 대체한다. 따라서, 변위 인자 필드(562B)는 x86 명령어 세트 8 비트 변위와 동일한 방식으로 인코딩되고(따라서, ModRM/SIB 인코딩 규칙들에서의 변화 없음), 유일한 예외는 disp8이 disp8*N으로 오버로드된다는 것이다. 다시 말하면, 인코딩 규칙들 또는 인코딩 길이들에 있어서 임의의 변경도 존재하지 않지만, (바이트-관련 어드레스 오프셋(byte-wise address offset)을 획득하기 위해 메모리 피연산자의 크기에 의해 변위를 스케일링할 필요가 있는) 하드웨어에 의한 변위 값의 해석에서만 변경이 존재한다. 즉시 필드(572)는 이전에 설명되는 바와 같이 작용한다.
전체 오피코드 필드
도 6b는 본 개시의 일 실시예에 따른 전체 오피코드 필드(574)를 구성하는 특정 벡터 친화형 명령어 포맷(600)의 필드들을 도시하는 블록도이다. 구체적으로, 전체 오피코드 필드(574)는 포맷 필드(540), 베이스 연산 필드(542) 및 데이터 요소 폭(W) 필드(564)를 포함한다. 베이스 연산 필드(542)는 프리픽스 인코딩 필드(625), 오피코드 맵 필드(615) 및 실제 오피코드 필드(630)를 포함한다.
레지스터 인덱스 필드
도 6c는 본 개시의 일 실시예에 따른 레지스터 인덱스 필드(544)를 구성하는 특정 벡터 친화형 명령어 포맷(600)의 필드들을 도시하는 블록도이다. 구체적으로, 레지스터 인덱스 필드(544)는 REX 필드(605), REX' 필드(610), MODR/M.reg 필드(644), MODR/M.r/m 필드(646), VVVV 필드(620), xxx 필드(654) 및 bbb 필드(656)를 포함한다.
증대 연산 필드
도 6d는 본 개시의 일 실시예에 따른 증대 연산 필드(550)를 구성하는 특정 벡터 친화형 명령어 포맷(600)의 필드들을 도시하는 블록도이다. 클래스(U) 필드(568)가 0을 포함할 때에는, 이것은 EVEX.U0(클래스 A(568A))을 나타내고; 1을 포함할 때에는, 이것은 EVEX.U1(클래스 B(568B))을 나타낸다. U=0이고 MOD 필드(642)가 11을 포함하면(메모리 액세스 없음 연산을 나타냄), 알파 필드(552)(EVEX 바이트 3, 비트 [7] - EH)는 rs 필드(552A)로서 해석된다. rs 필드(552A)가 1을 포함할 때(라운드(552A.1)), 베타 필드(554)(EVEX 바이트 3, 비트 [6:4] - SSS)는 라운드 제어 필드(554A)로서 해석된다. 라운드 제어 필드(554A)는 1 비트 SAE 필드(556) 및 2 비트 라운드 연산 필드(558)를 포함한다. rs 필드(552A)가 0을 포함할 때(데이터 변환(552A.2)), 베타 필드(554)(EVEX 바이트 3, 비트 [6:4] - SSS)는 3 비트 데이터 변환 필드(554B)로서 해석된다. U=0과 MOD 필드(642)가 00, 01 또는 10을 포함할 때(메모리 액세스 연산을 나타냄), 알파 필드(552)(EVEX 바이트 3, 비트 [7] - EH) 축출 힌트(EH) 필드(552B)로서 해석되고, 베타 필드(554)(EVEX 바이트 3, 비트 [6:4] - SSS)는 3 비트 데이터 조작 필드(554C)로서 해석된다.
U=1일 때, 알파 필드(552)(EVEX 바이트 3, 비트 [7] - EH)는 기입 마스크(Z) 제어 필드(552C)로서 해석된다. U=1이고 MOD 필드(642)가 11을 포함할 때(메모리 액세스 없음 연산을 나타냄), 베타 필드(554)(EVEX 바이트 3, 비트 [4] - S0)의 일부는 RL 필드(557A)로서 해석되고; 이것이 1(라운드(557A.1))을 포함할 때, 베타 필드(554)(EVEX 바이트 3, 비트 [6-5] - S2- 1)의 나머지는 라운드 연산 필드(559A)로서 해석되는 반면에, RL 필드(557A)가 0를 포함할 때(VSIZE(557.A2), 베타 필드(554)(EVEX 바이트 3, 비트 [6-5] - S2- 1)의 나머지는 벡터 길이 필드(559B)(EVEX 바이트 3, 비트 [6-5] - L1- 0)로서 해석된다. U=1이고 MOD 필드(642)가 00, 01, 또는 10을 포함하면(메모리 액세스 연산을 나타냄), 베타 필드(554)(EVEX 바이트 3, 비트 [6:4] - SSS)는 벡터 길이 필드(559B)(EVEX 바이트 3, 비트 [6-5] - L1-0) 및 브로드캐스트 필드(557B)(EVEX 바이트 3, 비트 [4] - B)로서 해석된다.
예시적인 레지스터 아키텍처
도 7은 본 개시의 일 실시예에 따른 레지스터 아키텍처(700)의 블록도이다. 도시된 실시예에서는, 폭이 512 비트인 32개의 벡터 레지스터들(710)이 존재하고; 이들 레지스터들은 zmm0 내지 zmm31로서 참조된다. 하위 16개 zmm 레지스터들의 하위 256 비트들은 레지스터들 ymm0-16에 오버레이된다. 하위 16개의 zmm 레지스터들의 하위 128 비트(ymm 레지스터들의 하위 128 비트)는 레지스터들 xmm0-15에 오버레이된다. 특정 벡터 친화형 명령어 포맷(600)은 아래의 표에 예시된 바와 같이 이들 오버레이된 레지스터 파일에 대해 작용한다.
| 조정가능한 벡터 길이 | 클래스 | 연산들 | 레지스터들 |
| 벡터 길이 필드(559B)를 포함하지 않은 명령어 템플릿들 |
A (도 5a; U=0) | 510, 515, 525, 530 |
zmm 레지스터들 (벡터 길이가 64 바이트임) |
| B (도 5b; U=1) |
512 | zmm 레지스터들 (벡터 길이가 64 바이트임) |
|
| 벡터 길이 필드(559B)를 포함하는 명령어 템플릿들 | B (도 5b; U=1) | 517, 527 | 벡터 길이 필드(559B)에 의존하는 zmm, ymm, 또는 xmm 레지스터들(벡터 길이가 64 바이트, 32 바이트 또는 16 바이트임) |
다시 말하면, 벡터 길이 필드(559B)는 최대 길이와 하나 이상의 다른 더 짧은 길이들 사이에서 선택하는데, 여기서 각각의 이러한 더 짧은 길이는 선행 길이의 1/2 길이이며; 벡터 길이 필드(559B)를 갖지 않는 명령어 템플릿들은 최대 벡터 길이에 대해 작용한다. 또한, 일 실시예에서, 특정 벡터 친화형 명령어 포맷(600)의 클래스 B 명령어 템플릿들은 패킹된 또는 스칼라의 단일/두 배 정밀도 부동 소수점 데이터와 패킹된 또는 스칼라의 정수 데이터에 대해 연산한다. 스칼라 연산들은 zmm/ymm/xmm 레지스터에서의 최하위 데이터 요소 위치에서 수행되는 연산들이고; 상위 데이터 요소 위치들은 실시예에 따라 명령어 이전에 이들이 있었던 것과 동일하게 남겨지거나 또는 제로화된다.
기입 마스크 레지스터들(715) - 도시된 실시예에서, 8개의 기입 마스크 레지스터들(k0 내지 k7)이 있고, 각각은 크기가 64 비트이다. 대안적 실시예에서, 기입 마스크 레지스터들(715)은 그 크기가 16 비트이다. 이전에 설명되는 바와 같이, 본 개시의 일 실시예에서, 벡터 마스크 레지스터 k0은 기입 마스크로서 이용될 수 없고; 통상적으로 k0을 나타내는 인코딩이 기입 마스크에 이용될 때, 이것은 0xFFFF의 하드와이어드 기입 마스크(hardwired write mask)를 선택하여, 그 명령어에 대한 기입 마스킹을 효과적으로 디스에이블한다.
범용 레지스터들(725) - 도시된 실시예에서, 메모리 피연산자들을 어드레스하기 위해 기존의 x86 어드레싱 모드들과 함께 사용되는 16개의 64비트 범용 레지스터들이 존재한다. 이들 레지스터들은 RAX, RBX, RCX, RDX, RBP, RSI, RDI, RSP 및 R8 내지 R15라는 이름들로 참조된다.
MMX 패킹된 정수 플랫 레지스터 파일(750)로 에일리어싱된(aliased) 스칼라 부동 소수점 스택 레지스터 파일(x87 스택)(745) - 도시된 실시예에서, x87 스택은 x87 명령어 세트 확장을 이용하여 32/64/80 비트 부동 소수점 데이터에 대해 스칼라 부동 소수점 연산들을 수행하기 위해 이용되는 8-요소 스택인 반면에; MMX 레지스터들은 MMX 레지스터들과 XMM 레지스터들 사이에 수행되는 일부 연산들을 위한 피연산자들을 유지할 뿐만 아니라 64 비트 패킹된 정수 데이터에 대해 연산들을 수행하기 위해 이용된다.
본 개시의 대안적인 실시예들은 더 넓거나 더 좁은 레지스터들을 이용할 수 있다. 부가적으로, 본 개시의 대안적인 실시예들은 더 많거나, 더 적거나 또는 상이한 레지스터 파일들 및 레지스터들을 이용할 수 있다.
예시적인 코어 아키텍처들, 프로세서들, 및 컴퓨터 아키텍처들
프로세서 코어들은 상이한 방식들로, 상이한 목적들을 위해, 상이한 프로세서들에서 구현될 수 있다. 예를 들어, 그러한 코어들의 구현들은 다음을 포함할 수 있다: 1) 범용 컴퓨팅을 대상으로 하는 범용 순차적 코어; 2) 범용 컴퓨팅을 대상으로 하는 고성능 범용 비순차적 코어; 3) 그래픽 및/또는 과학적(쓰루풋) 컴퓨팅을 주로 대상으로 하는 특수 목적 코어를 포함할 수 있다. 다양한 프로세서의 구현은 다음을 포함할 수 있다: 상이한 프로세서들의 구현들은: 1) 범용 컴퓨팅을 대상으로 하는 하나 이상의 범용 순차적 코어들 및/또는 범용 컴퓨팅을 대상으로 하는 하나 이상의 범용 비순차적 코어들을 포함하는 CPU; 및 2) 그래픽 및/또는 과학적(쓰루풋) 컴퓨팅을 주로 대상으로 하는 하나 이상의 특수 목적 코어들을 포함하는 코프로세서를 포함할 수 있다. 그러한 상이한 프로세서들은 상이한 컴퓨터 시스템 아키텍처들을 초래하고, 이들은 다음을 포함할 수 있다: 1) CPU와는 별개의 칩 상의 코프로세서; 2) CPU와 동일한 패키지에서의 별개의 다이 상의 코프로세서; 3) CPU와 동일한 다이 상의 코프로세서(이 경우, 이러한 코프로세서는 때때로 통합되는 그래픽 및/또는 과학(스루풋) 로직과 같은 특수 목적 로직 또는 특수 목적 코어들로서 지칭됨); 및 4) 부가적인 기능성, 전술한 코프로세서 및 전술한 CPU(때때로 애플리케이션 코어(들) 또는 애플리케이션 프로세서(들)로서 지칭됨)와 동일한 다이 상에 포함될 수 있는 시스템 온 칩. 예시적인 코어 아키텍처들이 다음에 설명되고, 예시적인 프로세서들 및 컴퓨터 아키텍처들의 설명들이 후속된다.
예시적인 코어 아키텍처들
순차적 및 비순차적 코어 블록도
도 8a는 본 개시의 실시예들에 따른, 예시적인 순차적 파이프라인 및 예시적인 레지스터 리네이밍, 비순차적 발행/실행 파이프라인 모두를 도시한 블록도이다. 도 8b는 본 개시의 실시예들에 따라 프로세서에 포함될 순차적 아키텍처 코어 및 예시적인 레지스터 리네이밍, 비순차적 발행/실행 아키텍처 코어 둘 모두의 예시적인 실시예를 도시하는 블록도이다. 도 8a 및 도 8b에서의 실선 박스들은 순차적 파이프라인 및 순차적 코어를 도시하는 반면, 파선 박스들의 선택적인 부가는 레지스터 리네이밍, 비순차적 발행/실행 파이프라인 및 코어를 도시한다. 순차적 양태가 비순차적 양태의 서브세트라는 점을 고려하여, 비순차적 양태가 설명될 것이다.
도 8a에서, 프로세서 파이프라인(800)은 페치 스테이지(802), 길이 디코드 스테이지(804), 디코드 스테이지(806), 할당 스테이지(808), 리네이밍 스테이지(810), 스케줄링(디스패치(dispatch) 또는 발행이라고도 함) 스테이지(812), 레지스터 판독/메모리 판독 스테이지(814), 실행 스테이지(816), 라이트 백(write back)/메모리 기입 스테이지(818), 예외 처리 스테이지(822), 및 커미트(commit) 스테이지(824)를 포함한다.
도 8b는 실행 엔진 유닛(850)에 결합되는 프론트 엔드 유닛(front end unit)(830) - 둘 모두는 메모리 유닛(870)에 결합되어 있음 - 을 포함하는 프로세서 코어(890)를 도시한다. 코어(890)는 RISC(Reduced Instruction Set Computing) 코어, CISC(Complex Instruction Set Computing) 코어, VLIW(Very Long Instruction Word) 코어, 또는 하이브리드 또는 대안적인 코어 타입일 수 있다. 또 다른 옵션으로서, 코어(890)는, 예를 들어, 네트워크 또는 통신 코어, 압축 엔진, 코프로세서 코어, GPGPU(General Purpose computing Graphics Processing Unit) 코어, 그래픽 코어 또는 이와 유사한 것 등의 특수 목적 코어일 수 있다.
프론트 엔드 유닛(830)은 명령어 캐시 유닛(834)에 연결되는 분기 예측 유닛(832)을 포함하고, 명령어 캐시 유닛은 명령어 TLB(Translation Lookaside Buffer)(836)에 연결되고, 명령어 TLB는 명령어 페치 유닛(838)에 연결되고, 명령어 페치 유닛은 디코드 유닛(840)에 연결된다. 디코드 유닛(840)(또는 디코더 또는 디코더 유닛)은 명령어들을 디코딩할 수 있으며, 오리지널 명령어들로부터 디코딩되거나, 또는 그렇지 않으면 이들을 반영하거나, 또는 이들로부터 유도되는, 하나 이상의 마이크로-연산들, 마이크로-코드 엔트리 포인트들, 마이크로명령어들, 다른 명령어들 또는 다른 제어 신호들을 출력으로서 발생할 수 있다. 디코드 유닛(840)은 여러가지 상이한 메커니즘들을 사용하여 구현될 수 있다. 적절한 메커니즘의 예는 룩업 테이블, 하드웨어 구현, 프로그램 가능 로직 어레이들(PLAs), 마이크로코드 판독 전용 메모리들(ROMs), 기타 등등 포함하지만 여기에 한정되지는 않는다. 일 실시예에서, 코어(890)는 (예를 들어, 디코드 유닛(840)에서의 또는 그렇지 않으면 전단 유닛(830)에서의) 특정 매크로 명령들을 위한 마이크로코드를 저장하는 마이크로코드(ROM) 또는 다른 매체를 포함한다. 디코드 유닛(840)은 실행 엔진 유닛(850) 내의 리네임/할당자 유닛(852)에 연결된다.
실행 엔진 유닛(850)은 리타이어먼트 유닛(854) 및 하나 이상의 스케줄러 유닛(들)(856)의 세트에 연결되는 리네임/할당자 유닛(852)을 포함한다. 스케줄러 유닛(들)(856)은 예약 스테이션들, 중앙 명령어 윈도우, 기타 등등을 포함하는 임의의 개수의 상이한 스케줄러들을 나타낸다. 스케줄러 유닛(들)(856)은 물리적 레지스터 파일(들) 유닛(들)(858)에 결합된다. 물리적 레지스터 파일(들) 유닛들(858) 각각은 하나 이상의 물리적 레지스터 파일들을 나타내고, 이들 중 상이한 물리적 레지스터 파일들은 스칼라 정수, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점, 상태(예를 들어, 실행될 다음 명령어의 어드레스인 명령어 포인터) 등과 같은 하나 이상의 상이한 데이터 타입을 저장한다. 일 실시예에서, 물리적 레지스터 파일(들) 유닛(858)은 벡터 레지스터들 유닛, 기입 마스크 레지스터들 유닛, 및 스칼라 레지스터들 유닛을 포함한다. 이러한 레지스터 유닛들은 아키텍처의 벡터 레지스터들, 벡터 마스크 레지스터들, 및 범용 레지스터들을 제공할 수 있다. 물리적 레지스터 파일(들) 유닛(들)(858)은, 레지스터 리네이밍 및 비순차적 실행이(예를 들어, 재배열 버퍼(들) 및 리타이어먼트 레지스터 파일(들)을 사용하여; 미래 파일(들), 이력 버퍼(들) 및 리타이어먼트 레지스터 파일(들)을 사용하여; 레지스터 맵들 및 레지스터들의 풀(pool)을 사용하여 등) 구현될 수 있는 다양한 방식들을 도시하도록 리타이어먼트 유닛(854)에 의해 오버랩된다. 리타이어먼트 유닛(854) 및 물리적 레지스터 파일(들) 유닛(들)(858)은 실행 클러스터(들)(860)에 연결된다. 실행 클러스터(들)(860)는 하나 이상의 실행 유닛들(862)의 세트 및 하나 이상의 메모리 액세스 유닛들(864)의 세트를 포함한다. 실행 유닛들(862)은 다양한 타입의 데이터(예를 들어, 스칼라 부동 소수점, 팩킹된 정수, 팩킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점)에 대해 다양한 연산들(예로서, 시프트, 가산, 감산, 승산)을 수행할 수 있다. 몇몇 실시예들은 특정 펑션들이나 펑션들의 세트들에 전용의 복수의 실행 유닛들을 포함할 수 있지만, 기타 실시예들은 단 하나의 실행 유닛, 또는 모두가 모든 펑션들을 수행하는 복수의 실행 유닛을 포함할 수 있다. 스케줄러 유닛(들)(856), 물리적 레지스터 파일(들) 유닛(들)(858) 및 실행 클러스터(들)(860)는 복수 개일 수 있는 것으로 도시되는데, 그 이유는 특정 실시예들이 특정 타입들의 데이터/연산들에 대해 개별 파이프라인들(예를 들어, 자신들의 스케줄러 유닛, 물리적 레지스터 파일(들) 유닛 및/또는 실행 클러스터를 각각의 갖는 스칼라 정수 파이프라인, 스칼라 부동 소수점/팩킹된 정수/팩킹된 부동 소수점/벡터 정수/벡터 부동 소수점 파이프라인 및/또는 메모리 액세스 파이프라인 - 및 개별 메모리 액세스 파이프라인의 경우, 이러한 파이프라인의 실행 클러스터만이 메모리 액세스 유닛(들)(864)을 갖는 특정 실시예들이 구현됨)을 발생하기 때문이다. 개별 파이프라인들이 사용되는 경우, 이들 파이프라인들 중 하나 이상은 비순차적 발행/실행일 수 있고, 나머지는 순차적일 수 있다는 점도 이해해야 한다.
메모리 액세스 유닛들(864)의 세트는, 레벨 2(L2) 캐시 유닛(876)에 연결되는 데이터 캐시 유닛(874)에 연결되는 데이터 TLB 유닛(872)을 포함하는 메모리 유닛(870)에 연결된다. 예시적인 일 실시예에서, 메모리 액세스 유닛들(864)은 로드 유닛, 저장 어드레스 유닛 및 저장 데이터 유닛을 포함할 수 있으며, 이들 각각은 메모리 유닛(870) 내의 데이터 TLB 유닛(872)에 연결된다. 명령어 캐시 유닛(834)은 메모리 유닛(870) 내의 레벨 2(L2) 캐시 유닛(876)에 더 연결된다. L2 캐시 유닛(876)은 하나 이상의 다른 레벨들의 캐시에 및 궁극적으로 메인 메모리에 연결된다.
예를 들어, 예시적인 레지스터 리네이밍, 비순차적 발행/실행 코어 아키텍처는 다음과 같이 파이프라인(800)을 구현할 수 있다: 1) 명령어 페치(838)는 페치 및 길이 디코딩 스테이지들(802, 804)을 수행하고; 2) 디코드 유닛(840)은 디코드 스테이지(806)를 수행하고; 3) 리네임/할당자 유닛(852)은 할당 스테이지(808) 및 리네이밍 스테이지(810)를 수행하고; 4) 스케줄러 유닛(들)(856)은 스케줄 스테이지(812)를 수행하고; 5) 물리적 레지스터 파일(들) 유닛(들)(858) 및 메모리 유닛(870)은 레지스터 판독/메모리 판독 스테이지(814)를 수행하고; 실행 클러스터(860)는 실행 스테이지(816)를 수행하고; 6) 메모리 유닛(870) 및 물리적 레지스터 파일(들) 유닛(들)(858)은 라이트 백/메모리 기입 스테이지(818)를 수행하고; 7) 다양한 유닛들이 예외 처리 스테이지(822)에 관련될 수 있고; 8) 리타이어먼트 유닛(854) 및 물리적 레지스터 파일(들) 유닛(들)(858)은 커미트 스테이지(824)를 수행한다.
코어(890)는, 본 명세서에서 개시되는 명령어(들)를 포함하는, 하나 이상의 명령어 세트들(예를 들어, (보다 새로운 버전들과 함께 추가된 일부 확장들을 갖는) x86 명령어 세트; 캘리포니아 서니베일의 MIPS Technologies의 MIPS 명령어 세트; 캘리포니아 서니베일의 ARM Holdings의(NEON 등의 선택적 추가 확장들을 갖는) ARM 명령어 세트)을 지원할 수 있다. 일 실시예에서, 코어(890)는 팩킹된 데이터 명령어 세트 확장(예를 들어, AVX1, AVX2)을 지원하는 로직을 포함하며, 따라서 많은 멀티미디어 애플리케이션들에 의해 사용되는 연산들이 팩킹된 데이터를 사용하여 수행되는 것을 허용한다.
코어는(연산들 또는 스레드들의 두 개 이상의 병렬 세트들을 실행하는) 멀티스레딩을 지원할 수 있고, 시분할 멀티스레딩(time sliced multithreading), (이 경우 단일의 물리적 코어가, 그 물리적 코어가 동시에 멀티스레딩할 수 있는 스레드들 각각에 대해 논리적 코어를 제공함) 동시 멀티스레딩, 또는 이들의 조합(예를 들어, Intel® Hyperthreading 기술에서 등의 시분할 페칭 및 디코딩과 그 이후의 동시 멀티스레딩)을 포함하는 다양한 방식으로 멀티스레딩을 지원할 수 있다는 점을 이해해야 한다.
레지스터 리네이밍이 비순차적 실행의 정황에서 설명되었지만, 레지스터 리네이밍은 순차적 아키텍처에서 사용될 수도 있다는 점을 이해해야 한다. 도시된 프로세서의 실시예는 또한 개별 명령어 및 데이터 캐시 유닛들(834/874) 및 공유된 L2 캐시 유닛(876)을 포함하지만, 대안적 실시예들은, 예를 들어, 레벨 1(L1) 내부 캐시 또는 다중 레벨들의 내부 캐시 등, 명령어들, 및 데이터 둘 모두에 대해 단일 내부 캐시를 가질 수 있다. 몇몇 실시예들에서, 시스템은 내부 캐시와, 코어 및/또는 프로세서에 대해 외부에 있는 외부 캐시의 조합을 포함할 수 있다. 대안적으로, 모든 캐시는 코어 및/또는 프로세서에 대해 외부에 있을 수 있다.
특정 예시적인 순차적 코어 아키텍처
도 9a 내지 도 9b는 보다 구체적인 예시적인 순차적 코어 아키텍처의 블록도를 도시한 것이고, 이 코어는 칩에 있는 몇 개의 로직 블록들(동일한 타입 및/또는 상이한 타입들의 다른 코어들을 포함함) 중 하나일 것이다. 로직 블록들은 애플리케이션에 따라서, 일부 고정된 기능 로직, 메모리 I/O 인터페이스들, 및 다른 필요한 I/O 로직과 고 대역폭 상호접속 네트워크(예를 들어, 링 네트워크)를 통해 통신한다.
도 9a는 본 개시의 실시예들에 따른, 단일 프로세서 코어를, 온-다이 상호접속 네트워크(902)로의 그의 접속 및 레벨 2(L2) 캐시의 그의 로컬 서브세트(904)과 함께, 나타낸 블록도이다. 일 실시예에서, 명령어 디코더 유닛(900)은 팩킹된 데이터 명령어 세트 확장을 갖는 x86 명령어 세트를 지원한다. L1 캐시(906)는 스칼라 및 벡터 유닛들 내로의 캐시 메모리에 대한 저-지연(low-latency) 액세스들을 허용한다. (설계를 단순화하기 위해) 본 개시의 일 실시예에서 스칼라 유닛(908) 및 벡터 유닛(910)은 별개의 레지스터 세트들(각각의 스칼라 레지스터들(912) 및 벡터 레지스터들(914))을 이용하고, 이들 사이에 전달되는 데이터는 메모리에 기입된 다음, 레벨 1(L1) 캐시(906)로부터 다시 판독되지만, 본 개시의 대안적인 실시예들은 상이한 접근법을 이용할 수 있다(예를 들어, 단일의 레지스터 세트를 이용하거나, 또는 기입 및 다시 판독되지 않고 2개의 레지스터 파일들 사이에서 데이터가 전달되는 것을 허용하는 통신 경로를 포함함).
L2 캐시(904)의 로컬 서브세트는, 프로세서 코어 당 하나씩인 개별 로컬 서브세트들로 분할되는 글로벌 L2 캐시의 일부이다. 각각의 프로세서 코어는 L2 캐시(904)의 자신의 로컬 서브세트에 대한 직접 액세스 경로를 갖는다. 프로세서 코어에 의해 판독된 데이터는 자신의 L2 캐시 서브세트(904)에 저장되며, 다른 프로세서 코어들이 그들 자신의 로컬 L2 캐시 서브세트들에 액세스하는 것과 병렬로 빠르게 액세스될 수 있다. 프로세서 코어에 의해 기록된 데이터는 자신의 L2 캐시 서브세트(904)에 저장되며, 필요한 경우에는, 다른 서브세트들로부터 제거된다. 링 네트워크는 공유 데이터에 대한 일관성(coherency)를 보장한다. 링 네트워크는 양-방향성이어서, 프로세서 코어들, L2 캐시들 및 다른 논리 블록들 등의 에이전트들이 칩 내에서 상호 통신하는 것을 허용한다. 각각의 링 데이터-경로는 방향 당 1012-비트 폭이다.
도 9b는 본 개시의 실시예들에 따른 도 9a에서의 프로세서 코어의 일부의 확대도이다. 도 9b는 L1 캐시(904)의 L1 데이터 캐시(906A) 부분은 물론, 벡터 유닛(910) 및 벡터 레지스터들(914)에 관한 부가 상세를 포함한다. 구체적으로는, 벡터 유닛(910)은 정수, 단일 정밀도 부동 소수점, 및 배 정밀도 부동 소수점 명령어들 중 하나 이상을 실행하는 16-와이드(16-wide) 벡터 처리 유닛(VPU)(16-와이드 ALU(928)를 참조)이다. VPU는, 스위즐(swizzle) 유닛(920)에 의한 레지스터 입력들의 스위즐링, 수치 변환 유닛들(922A-B)에 의한 수치 변환 및 메모리 입력에 대한 복제 유닛(924)에 의한 복제를 지원한다. 기입 마스크 레지스터들(926)은 결과적인 벡터 기입들을 서술하는 것(predicating)을 허용한다.
도 10은, 본 개시의 실시예들에 따라, 하나 초과의 코어들을 가질 수 있고, 통합 메모리 제어기를 가질 수 있고, 및 통합 그래픽을 가질 수 있는 프로세서(1000)의 블록도이다. 도 10의 실선 박스들은 단일 코어(1002A), 시스템 에이전트(1010), 하나 이상의 버스 제어기 유닛들(1016)의 세트를 갖는 프로세서(1000)를 도시하는 반면에, 옵션인 점선 박스들의 추가는 다중 코어(1002A-N), 시스템 에이전트 유닛(1010) 내의 하나 이상의 통합 메모리 제어기 유닛(들)(1014)의 세트, 및 특수 목적 로직(1008)을 갖는 대안적인 프로세서(1000)를 도시한다.
따라서, 프로세서(1000)의 상이한 구현들은 다음을 포함할 수 있다: 1) 통합 그래픽 및/또는 과학적(쓰루풋) 로직(하나 이상의 코어들을 포함할 수 있음)인 특수 목적 로직(1008) 및 하나 이상의 범용 코어들(예를 들어, 범용 순차적 코어들, 범용 비순차적 코어들, 이 두 가지의 조합)인 코어들(1002A-N)을 갖는 CPU; 2) 그래픽 및/또는 과학적(쓰루풋) 컴퓨팅을 주로 대상으로 하는 복수의 특수 목적 코어들인 코어들(1002A-N)을 갖는 코프로세서; 및 3) 복수의 범용 순차적 코어들인 코어들(1002A-N)을 갖는 코프로세서. 따라서, 프로세서(1000)는 범용 프로세서, 코프로세서, 또는 특수목적 프로세서, 예를 들어, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU(general purpose graphics processing unit), 하이-쓰루풋 MIC(many integrated core) 코프로세서(30개 이상의 코어를 포함함), 임베디드 프로세서, 또는 이와 유사한 것 등일 수 있다. 프로세서는 하나 이상의 칩 상에 구현될 수 있다. 프로세서(1000)는, 예를 들어, BiCMOS, CMOS, 또는 NMOS와같은 복수의 프로세스 기술 중 임의의 것을 이용하여 하나 이상의 기판 상에 구현될 수 있고/있거나 그 일부일 수 있다.
메모리 계층구조는 코어들 내의 하나 이상의 레벨들의 캐시, 하나 이상의 공유 캐시 유닛들(1006)의 세트, 및 통합 메모리 제어기 유닛들(1014)의 세트에 연결되는 외부 메모리(도시되지 않음)를 포함한다. 공유 캐시 유닛들(1006)의 세트는, 예를 들어, 레벨 2(L2), 레벨 3(L3), 레벨 4(L4) 또는 다른 레벨의 캐시 등의 하나 이상의 중간 레벨 캐시들, 최종 레벨 캐시(LLC) 및/또는 이들의 조합들을 포함할 수 있다. 일 실시예에서는 링 기반 상호접속 유닛(1012)이 통합 그래픽 로직(1008), 공유 캐시 유닛들(1006)의 세트 및 시스템 에이전트 유닛(1010)/통합 메모리 제어기 유닛(들)(1014)을 상호접속하지만, 대안 실시예들은 이러한 유닛들을 상호접속하는 임의 수의 공지된 기술들을 이용할 수 있다. 일 실시예에서, 하나 이상의 캐시 유닛들(1006)과 코어들(1002A-N) 사이에는 일관성이 유지된다.
일부 실시예들에서, 코어들(1002A-N) 중 하나 이상은 멀티-쓰레딩이 가능하다. 시스템 에이전트(1010)는 코어들(1002A-N)을 조정 및 조작하는 컴포넌트들을 포함한다. 시스템 에이전트 유닛(1010)은 예를 들어, PCU(Power Control Unit) 및 디스플레이 유닛을 포함할 수 있다. PCU는 코어들(1002A-N) 및 통합 그래픽 로직(1008)의 전력 상태를 조절하는 데 필요한 로직 및 컴포넌트들이거나 이들을 포함할 수 있다. 디스플레이 유닛은 하나 이상의 외부 접속되는 디스플레이들을 구동하기 위한 것이다.
코어들(1002A-N)은 아키텍처 명령어 세트와 관련하여 동종 또는 이종일 수 있다; 즉, 코어들(1002A-N) 중 둘 이상은 동일 명령어 세트를 실행할 수 있는 반면, 다른 코어들은 그 명령어 세트의 서브세트 또는 상이한 명령어 세트만을 실행할 수 있다.
예시적인 컴퓨터 아키텍처들
도 11 내지 도 14는 예시적인 컴퓨터 아키텍처들의 블록도들이다. 랩톱들, 데스크톱들, 핸드헬드 PC들, 퍼스널 디지털 어시스턴트들, 엔지니어링 워크스테이션들, 서버들, 네트워크 장치들, 네트워크 허브들, 스위치들, 임베디드 프로세서들, 디지털 신호 프로세서들(DSPs), 그래픽 장치들, 비디오 게임 장치들, 셋톱박스들, 마이크로 컨트롤러들, 휴대 전화들, 휴대용 미디어 플레이어들, 핸드헬드 장치들, 및 다양한 다른 전자 디바이스들에 대해 이 기술분야에 알려진 다른 시스템 설계들 및 구성들도 적합하다. 일반적으로, 본원에 개시된 바와 같은 프로세서 및/또는 다른 실행 로직을 통합할 수 있는 매우 다양한 시스템들 또는 전자 디바이스들이 일반적으로 적합하다.
이제 도 11을 참조하면, 본 개시의 일 실시예에 따른 시스템(1100)의 블록도가 도시된다. 시스템(1100)은 하나 이상의 프로세서(1110, 1115)을 포함할 수 있고 이것은 제어기 허브(1120)에 결합된다. 일 실시예에서, 제어기 허브(1120)는 GMCH(Graphics Memory Controller Hub)(1190) 및 IOH(Input/Ouput Hub)(1150)(개별 칩들 상에 존재할 수 있음)를 포함하고; GMCH(1190)는 메모리(1140) 및 코프로세서(1145)에 연결되는 메모리 및 그래픽 제어기들을 포함하고; IOH(1150)는 I/O(Input/Output) 디바이스들(1160)을 GMCH(1190)에 연결한다. 대안적으로, 메모리, 및 그래픽제어기들 중 하나 또는 둘 모두는(본 명세서에서 개시되는 바와 같이) 프로세서 내에 통합되고, 메모리(1140) 및 코프로세서(1145)는 프로세서(1110) 및 IOH(1150)와 단일 칩에 있는 제어기 허브(1120)에 직접 연결된다. 메모리(1140)는 예를 들어, 실행될 때 프로세서로 하여금 본 개시의 임의의 방법을 수행하게 하는 코드를 저장하기 위해 스위치 제어 모듈(1140A)(및/또는 데이터 해저드 해결 모듈)을 포함할 수 있다.
추가적인 프로세서들(1115)의 옵션적 속성이 도 11에 파선들로 표시된다. 각각의 프로세서(1110, 1115)는 본 명세서에 개시되는 처리 코어들 중 하나 이상을 포함할 수 있고, 프로세서(1000)의 일부 버전일 수 있다.
메모리(1140)는, 예를 들어, DRAM(Dynamic Random Access Memory), PCM(Phase Change Memory), 또는 이 둘의 조합일 수 있다. 적어도 일 실시예에 대해, 제어기 허브(1120)는 FSB(Front Side Bus), QPI(QuickPath Interconnect) 등의 지점-대-지점 인터페이스, 또는 유사한 접속(1195) 등의 멀티-드롭 버스를 통해 프로세서(들)(1110, 1115)와 통신한다.
일 실시예에서, 코프로세서(1145)는 예를 들어, 하이-스루풋 MIC 프로세서, 네트워크, 또는 통신프로세서, 압축 엔진, 그래픽 프로세서, GPGPU, 임베디드 프로세서 등의 특수 목적 프로세서이다. 일 실시예에서, 제어기 허브(1120)는 통합 그래픽 가속기를 포함할 수 있다.
아키텍처, 마이크로 아키텍처, 열, 전력 소비 특성들 등을 포함하는 장점의 다양한 메트릭들과 관련하여 물리적 리소스들(1110, 1115) 사이에는 다양한 차이점들이 존재할 수 있다.
일 실시예에서, 프로세서(1110)는 일반적인 타입의 데이터 처리 작업들을 제어하는 명령어들을 실행한다. 명령어들 내에는 코프로세서 명령어들이 내장될 수 있다. 프로세서(1110)는 이러한 코프로세서 명령어들을 부속된 코프로세서(1145)에 의해 실행되어야 하는 타입의 것으로 인식한다. 따라서, 프로세서(1110)는 이러한 코프로세서 명령어들(또는 코프로세서 명령어들을 나타내는 제어 신호들)을 코프로세서 버스 또는 다른 상호접속 상에서 코프로세서(1145)에 발행한다. 코프로세서(들)(1145)는 수신되는 코프로세서 명령어들을 수락 및 실행한다.
이제 도 12를 참조하면, 본 개시의 일 실시예에 따른, 제1의 보다 구체적이고 예시적인 시스템(1200)의 블록도가 도시된다. 도 12에 도시된 바와 같이, 멀티프로세서 시스템(1200)은 점대점 상호접속 시스템이고, 점대점 상호접속(1250)을 통해 결합되는 제1 프로세서(1270) 및 제2 프로세서(1280)를 포함한다. 프로세서들(1270, 1280) 각각은 일부 버전의 프로세서(1000)일 수 있다. 본 개시의 일 실시예에서, 프로세서들(1270, 1280)은 각각의 프로세서들(1110, 1115)이고, 코프로세서(1238)는 코프로세서(1145)이다. 기타 실시예에서는, 프로세서들(1270, 1280)이 각각의 프로세서(1110) 및 코프로세서(1145)이다.
프로세서들(1270, 1280)은 각각의 IMC(integrated memory controller) 유닛들(1272, 1282)을 포함하는 것으로 도시된다. 프로세서(1270)는 또한 그의 버스 제어기 유닛들의 일부로서 점대점(Pont-to-Point, P-P) 인터페이스들(1276, 1278)을 포함한다; 유사하게 제2 프로세서(1280)는 P-P 인터페이스들(1286, 1288)을 포함한다. 프로세서들(1270, 1280)은 P-P 인터페이스 회로들(1278, 1288)을 이용하여 점대점(P-P) 인터페이스(1250)를 통해 정보를 교환할 수 있다. 도 12에 도시된 바와 같이, IMC들(1272, 1282)은 프로세서들을 각자의 메모리, 즉, 메모리(1232) 및 메모리(1234)에 연결하며, 이들 메모리는 각 프로세서에 국부적으로 부속되는 메인 메모리의 일부일 수 있다.
프로세서들(1270, 1280)은 점대점 인터페이스 회로들(1276, 1294, 1286, 1298)을 사용하여 개별 P-P 인터페이스들(1252, 1254)을 통해 칩셋(1290)과 정보를 각각의 교환할 수 있다. 칩셋(1290)은 고성능 인터페이스(1239)를 통해 코프로세서(1238)와 정보를 옵션으로서 교환할 수 있다. 일 실시예에서, 코프로세서(1238)는 예를 들어, 하이-쓰루풋 MIC 프로세서, 네트워크, 또는 통신프로세서, 압축 엔진, 그래픽 프로세서, GPGPU, 임베디드 프로세서 등 특수 목적 프로세서이다.
공유된 캐시(도시되지 않음)는 어느 한 프로세서에 포함되거나, 둘 모두의 프로세서의 외부이지만 여전히 P-P 상호접속을 통해 프로세서들과 접속될 수 있어서, 프로세서가 저 전력 모드에 놓이는 경우 어느 한쪽 또는 둘 모두의 프로세서의 로컬 캐시 정보가 공유된 캐시에 저장될 수 있다.
칩셋(1290)은 인터페이스(1296)를 통해 제1 버스(1216)에 연결될 수 있다. 일 실시예에서, 제1 버스(1216)는 주변 컴포넌트 상호접속(PCI) 버스, 또는 PCI 익스프레스 버스 또는 다른 3세대 I/O 상호접속 버스와 같은 버스일 수 있지만, 본 개시의 범위는 이에 한정되지 않는다.
도 12에 도시된 바와 같이, 제1 버스(1216)를 제2 버스(1220)에 결합하는 버스 브리지(1218)와 함께, 다양한 I/O 디바이스들(1214)이 제1 버스(1216)에 연결될 수 있다. 일 실시예에서는, 코프로세서들, 하이-쓰루풋 MIC 프로세서들, GPGPU들, 가속기들(예를 들어, 그래픽 가속기 또는 DSP(Digital Signal Processing) 유닛 등), 필드 프로그래머블 게이트 어레이들 또는 임의의 다른 프로세서 등 하나 이상의 추가적인 프로세서(들)(1215)가 제1 버스(1216)에 연결된다. 일 실시예에서, 제2 버스(1220)는 LPC(Low Pin Count) 버스일 수 있다. 일 실시예에서는, 예를 들어, 키보드 및/또는 마우스(1222), 통신 디바이스들(1227) 및 명령어들/코드 및 데이터(1230)를 포함할 수 있는 디스크 드라이브 또는 기타 대용량 저장 디바이스 등의 저장 유닛(1228)을 포함하는 다양한 디바이스들이 제2 버스(1220)에 연결될 수 있다. 또한, 오디오 I/O(1224)가 제2 버스(1220)에 연결될 수 있다. 다른 아키텍처들도 가능하다는 점에 유의한다. 예를 들어, 도 12의 점대점 아키텍처 대신에, 시스템은 멀티 드롭 버스 또는 다른 그러한 아키텍처를 구현할 수 있다.
이제, 도 13을 참조하면, 본 개시의 일 실시예에 따른 제2의 보다 구체적인 예시적인 시스템(1300)의 블록도가 도시된다. 도 12 및 도 13에서의 유사한 요소들은 유사한 참조 번호들을 가지며, 도 13의 다른 양태들을 모호하게 하는 것을 회피하기 위해서 도 13으로부터 도 12의 특정 양태들이 생략되었다.
도 13은 프로세서들(1270, 1280)이 각각 통합 메모리 및 I/O 제어 로직("CL")(1272, 1282)을 포함할 수 있음을 도시한다. 따라서, CL(1272, 1282)은 통합 메모리 제어기 유닛들을 포함하며, I/O 제어 로직을 포함한다. 도 13은 메모리들(1232, 1234)이 CL(1272, 1282)에 결합되어 있을 뿐만 아니라 I/O 디바이스들(1314)이 또한 제어 로직(1272, 1282)에 결합되어 있는 것을 나타내고 있다. 레거시 I/O 디바이스들(1315)은 칩셋(1290)에 연결된다.
이제 도 14를 참조하면, 본 개시 내용의 일 실시예에 따른 SoC(1400)의 블록도가 도시된다. 도 10에서의 유사한 요소들은 동일한 참조 번호를 갖는다. 또한, 점선 박스는 더욱 향상된 SoC들에 관한 선택적 특징들이다. 도 14에서, 상호접속 유닛(들)(1402)은: 하나 이상의 코어들(202A-N)의 세트 및 공유 캐시 유닛(들)(1006)을 포함하는 애플리케이션 프로세서(1410); 시스템 에이전트 유닛(1010); 버스 제어기 유닛(들)(1016); 통합되는 메모리 제어기 유닛(들)(1014); 통합되는 그래픽 로직, 영상 프로세서, 오디오 프로세서, 및 비디오 프로세서를 포함할 수 있는 하나 이상의 코프로세서들(1420)의 세트; SRAM(static random access memory) 유닛(1430); DMA(direct memory access) 유닛(1432); 및 하나 이상의 외부 디스플레이들에 결합하기 위한 디스플레이 유닛(1440)에 결합된다. 일 실시예에서, 코프로세서(들)(1420)는, 예를 들어, 네트워크, 또는 통신프로세서, 압축 엔진, GPGPU, 하이-쓰루풋 MIC 프로세서, 임베디드 프로세서 등의 특수 목적 프로세서를 포함한다.
본 명세서에 개시되는 (예를 들어, 메커니즘들의) 실시예들은 하드웨어, 소프트웨어, 펌웨어, 또는 이러한구현 접근법들의 조합으로 구현될 수 있다. 본 개시의 실시예들은 적어도 하나의 프로세서, 데이터 저장 시스템(휘발성 및 불휘발성 메모리 및/또는 저장 요소들을 포함함), 적어도 하나의 입력 디바이스, 및 적어도 하나의 출력 디바이스를 포함하는 프로그램 가능한 시스템들에서 실행하는 컴퓨터 프로그램들 또는 프로그램 코드로서 구현될 수 있다.
도 12에 예시된 코드(1230)와 같은 프로그램 코드는 본 명세서에 개시된 기능을 수행하기 위한 명령어를 입력하며 출력 정보를 발생하기 위해 적용될 수 있다. 출력 정보는 공지 방식으로 하나 이상의 출력 디바이스에 적용될 수 있다. 본 명세서의 목적으로, 처리 시스템은 예를 들어, 디지털 신호 프로세서(DSP), 마이크로컨트롤러, 주문형 집적 회로(ASIC) 또는 마이크로프로세서와 같은 프로세서를 갖는 임의의 시스템을 포함한다.
프로그램 코드는 프로세싱 시스템과 통신하기 위해 고레벨 절차 또는 객체 지향 프로그래밍 언어로 구현될 수 있다. 프로그램 코드는, 또한, 요구되는 경우, 어셈블리, 또는 기계언어로 구현될 수 있다. 사실상, 본원에 설명되는 메커니즘들은 임의의 특정 프로그래밍 언어로 범위가 한정되지 않는다. 어느 경우에나, 언어는 컴파일되거나 해석되는 언어일 수 있다.
적어도 일 실시예의 하나 이상의 양태들은 기계에 의해 판독될 기계로 하여금 본 명세서에서 설명되는 기술들을 수행하기 위한 논리를 제조하게 하는, 프로세서 내의 다양한 논리를 표현하는, 기계 판독 가능 매체 상에 저장되는 전형적인 명령어들에 의해 구현될 수 있다. "IP 코어들"로서 알려진 그러한 표현들은 타입의 기계 판독 가능 매체 상에 저장될 수 있으며, 다양한 고객들 또는 제조 설비에 제공되어, 논리, 또는 프로세서를실제로 제조하는 제조 기계들 내에 로딩될 수 있다.
이러한 기계 판독 가능 저장 매체들은 하드 디스크, 플로피 디스크, 광 디스크, 컴팩트 디스크 판독 전용 메모리들(CD-ROMs), 재기입 가능 컴팩트 디스크들(CD-RWs) 및 광자기 디스크를 포함하는 임의의 다른 타입의 디스크, 판독 전용 메모리들(ROMs), 동적 랜덤 액세스 메모리들(DRAMs), 정적 랜덤 액세스 메모리들(SRAMs)와 같은 랜덤 액세스 메모리들(RAMs), 소거 가능하고 프로그래밍 가능한 판독 전용 메모리들(EPROMs), 플래시 메모리, 전기적으로 소거 가능하고 프로그래밍 가능한 판독 전용 메모리들(EEPROMs), 위상 변화 메모리(PCM)와 같은 반도체 디바이스, 자기, 또는 광학카드, 또는 전자 명령어들을 저장하기에 적합한 임의의 다른 타입의 매체와 같은 저장 매체를 포함하는 기계 또는 디바이스로 제조되거나 형성되는 파티클들의 타입 배열들을 포함할 수 있지만, 이에 한정되지 않는다.
따라서, 본 개시의 실시예들은, 또한, 명령어들을 포함하거나, 또는 본 명세서에 개시되는 구조들, 회로들, 장치들, 프로세서들 및/또는 시스템 특징들을 정의하는, HDL(Hardware Description Language) 등의 설계 데이터를 포함하는 비-일시적이고 타입인 머신 판독가능 매체를 포함한다. 이 실시예들은 프로그램 제품들로도 참조될 수 있다.
에뮬레이션(바이너리 변환, 코드 모핑 등을 포함함)
어떤 경우들에는, 명령어 변환기가 소스 명령어 세트로부터 타겟 명령어 세트로 명령어를 변환하는 데 사용될 수 있다. 예를 들어, 명령어 변환기는 코어에 의해 처리될 하나 이상의 다른 명령어들로 명령어를(예를 들어, 정적 바이너리 변환, 동적 컴필레이션을 포함하는 동적 바이너리 변환을 이용하여) 변환하거나, 모프하거나, 에뮬레이트하거나, 또는 다른 방식으로 변환할 수 있다. 명령어 변환기는 소프트웨어, 하드웨어, 펌웨어, 또는 그의 조합으로 구현될 수 있다. 명령어 변환기는 온-프로세서(on processor)에, 오프-프로세서(off processor)에, 또는 일부는 온-프로세서에 일부는 오프-프로세서에 있을 수 있다.
도 15는 본 개시의 실시예들에 따라 소스 명령어 세트 내의 바이너리 명령어들을 타겟 명령어 세트 내의 바이너리 명령어들로 변환하는 소프트웨어 명령어 변환기의 사용을 대조하는 블록도이다. 도시된 실시예에서, 명령어 변환기는 소프트웨어 명령어 변환기이지만, 대안적으로 명령어 변환기가 소프트웨어, 펌웨어, 하드웨어, 또는 이들의 다양한 조합들로 구현될 수 있다. 도 15는 적어도 하나의 x86 명령어 세트 코어(1516)를 갖는 프로세서에 의해 기본적으로 실행될 수 있는 x86 이진 코드(1506)를 발생시키기 위해 고수준 언어(1502)로 된 프로그램이 x86 컴파일러(1504)를 사용하여 컴파일될 수 있다는 것을 나타낸 것이다. 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(1516)는, 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서와 실질적으로 동일한 결과를 달성하기 위해서, (1) 인텔 x86 명령어 세트 코어의 명령어 세트의 상당 부분, 또는 (2) 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서 상에서 실행되는 것을 목적으로 하는 애플리케이션들 또는 다른 소프트웨어의 오브젝트 코드 버전들을 호환가능하게 실행하거나 또는 다른 방식으로 처리함으로써, 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서와 실질적으로 동일한 펑션을 수행할 수 있는 임의의 프로세서를 나타낸다. x86 컴파일러(예를 들어, 1504)는 추가적인 링크 처리(linkage processing)를 갖거나 갖지 않고서 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(1516) 상에서 실행될 수 있는 x86 바이너리 코드(1506)(예를 들어, 오브젝트 코드)를 발생하도록 작동될 수 있는 컴파일러를 나타낸다. 이와 유사하게, 도 15는 적어도 하나의 x86 명령어 세트 코어가 없는 프로세서(1514)(예컨대, 미국 캘리포니아주 서니베일 소재의 MIPS Technologies의 MIPS 명령어 세트를 실행하는 그리고/또는 미국 캘리포니아주 서니베일 소재의 ARM Holdings의 ARM 명령어 세트를 실행하는 코어들을 갖는 프로세서)에 의해 기본적으로 실행될 수 있는 대안의 명령어 세트 이진 코드(1510)를 발생하기 위해 고수준 언어(1502)로 된 프로그램이 대안의 명령어 세트 컴파일러(1508)를 사용하여 컴파일될 수 있다는 것을 나타낸 것이다. 명령어 변환기(1512)는 x86 바이너리 코드(1506)를, x86 명령어 세트 코어(1514)를 갖지 않는 프로세서에 의해 선천적으로 실행될 수 있는 코드로 변환하는 데 사용된다. 이러한 변환된 코드는 대안적인 명령어 세트 바이너리 코드(1510)와 동일할 가능성이 없는데, 그 이유는 이를 행할 수 있는 명령어 변환기를 제조하기 어렵기 때문이다; 그러나, 변환된 코드는 일반적인 작업을 달성할 것이며, 대안적인 명령어 세트로부터의 명령어들로 이루어질 것이다. 따라서, 명령어 변환기(1512)는, 에뮬레이션, 시뮬레이션, 또는 임의의 다른 프로세스를 통해 x86 명령어 세트 프로세서 또는 코어를 갖지 않는 프로세서 또는 다른 전자 디바이스가 x86 바이너리 코드(1506)를 실행하는 것을 허용하는 소프트웨어, 펌웨어, 하드웨어, 또는 이들의 조합을 나타낸다.
Claims (24)
- 하드웨어 프로세서로서,
병렬의 복수의 실행 유닛들;
상기 복수의 실행 유닛들의 입력들을 제1 버퍼의 출력 및 복수의 메모리 뱅크들의 출력들에 연결하고, 상기 복수의 메모리 뱅크들의 입력들 및 복수의 제2 버퍼들의 병렬 입력들을 상기 제1 버퍼의 출력, 상기 복수의 메모리 뱅크들의 출력들, 및 상기 복수의 실행 유닛들의 출력들에 연결하는 스위치; 및
상기 복수의 제2 버퍼들의 출력들에 연결된 입력들을 가진 오프로드 엔진을 포함하는, 하드웨어 프로세서. - 제1항에 있어서, 상기 오프로드 엔진의 출력은 상기 제1 버퍼의 입력에 연결되는, 하드웨어 프로세서.
- 제1항에 있어서, 상기 제1 버퍼의 출력으로부터의 판독과 상기 복수의 제2 버퍼들의 병렬 입력들로의 기입을 동시에 행하는 데이터 해저드 해결 로직 회로(data hazard resolution logic circuitry)를 더 포함하는, 하드웨어 프로세서.
- 제3항에 있어서, 상기 데이터 해저드 해결 로직 회로는 스톨(stall)을 삽입하지 않는 것인, 하드웨어 프로세서.
- 제1항에 있어서, 상기 복수의 실행 유닛들은 제1 클록 속도로 실행하고, 상기 오프로드 엔진은 더 느린 제2 클록 속도로 실행하는, 하드웨어 프로세서.
- 제1항에 있어서, 상기 복수의 실행 유닛들은 각각 시프트 레지스터를 포함하는, 하드웨어 프로세서.
- 제1항에 있어서, 상기 제1 버퍼와 상기 복수의 제2 버퍼들은 선입 선출(FIFO) 버퍼들인, 하드웨어 프로세서.
- 제1항에 있어서, 상기 복수의 메모리 뱅크들은 4개 이상의 메모리 뱅크들이고, 각각의 메모리 뱅크는 다른 메모리 뱅크들의 입력 포트들 및 출력 포트들과는 분리된 입력 포트 및 출력 포트를 포함하는, 하드웨어 프로세서.
- 방법으로서,
제어 신호에 기초하여 스위치에 의해, 하드웨어 프로세서의 병렬의 복수의 실행 유닛들의 입력들을 제1 버퍼의 출력 및 복수의 메모리 뱅크들의 출력들에 연결하고, 상기 복수의 메모리 뱅크들의 입력들 및 복수의 제2 버퍼들의 병렬 입력들을 상기 제1 버퍼의 출력, 상기 복수의 메모리 뱅크들의 출력들, 및 상기 복수의 실행 유닛들의 출력들에 연결하는 단계; 및
상기 복수의 제2 버퍼들의 출력들로부터 오프로드 엔진의 입력들에 데이터를 제공하는 단계를 포함하는, 방법. - 제9항에 있어서, 상기 오프로드 엔진의 출력으로부터 상기 제1 버퍼의 입력에 데이터를 제공하는 단계를 더 포함하는, 방법.
- 제9항에 있어서, 상기 제1 버퍼의 출력으로부터의 판독과 상기 복수의 제2 버퍼들의 병렬 입력들로의 기입을 동시에 행하는 단계를 더 포함하는, 방법.
- 제11항에 있어서, 스톨을 삽입하지 않는 단계를 더 포함하는, 방법.
- 제9항에 있어서, 상기 복수의 실행 유닛들이 제1 클록 속도로 실행하고, 상기 오프로드 엔진이 더 느린 제2 클록 속도로 실행하는 단계를 더 포함하는, 방법.
- 제9항에 있어서, 상기 복수의 실행 유닛들은 각각 시프트 레지스터를 포함하는, 방법.
- 제9항에 있어서, 상기 복수의 메모리 뱅크들은 4개 이상의 메모리 뱅크들이고, 각각의 메모리 뱅크는 다른 메모리 뱅크들의 입력 포트들 및 출력 포트들과는 분리된 입력 포트 및 출력 포트를 포함하는, 방법.
- 제9항에 있어서, 상기 제1 버퍼와 상기 복수의 제2 버퍼들은 선입 선출(FIFO) 버퍼들인, 방법.
- 하드웨어 프로세서로서,
명령어를 디코딩된 명령어로 디코드하는 하드웨어 디코더; 및
하드웨어 실행 유닛을 포함하고, 상기 하드웨어 실행 유닛은:
제어 신호에 기초하여, 하드웨어 프로세서의 병렬의 복수의 실행 유닛들의 입력들을 제1 버퍼의 출력 및 복수의 메모리 뱅크들의 출력들에 연결하고, 상기 복수의 메모리 뱅크들의 입력들 및 복수의 제2 버퍼들의 병렬 입력들을 상기 제1 버퍼의 출력, 상기 복수의 메모리 뱅크들의 출력들, 및 상기 복수의 실행 유닛들의 출력들에 연결하고;
상기 복수의 제2 버퍼들의 출력들로부터 오프로드 엔진의 입력들에 데이터를 제공하기 위해 상기 디코딩된 명령어를 실행하는, 하드웨어 프로세서. - 제17항에 있어서, 상기 오프로드 엔진의 출력은 상기 제1 버퍼의 입력에 연결되는, 하드웨어 프로세서.
- 제17항에 있어서, 상기 하드웨어 실행 유닛은 상기 제1 버퍼의 출력으로부터의 판독과 상기 복수의 제2 버퍼들의 병렬 입력들로의 기입을 동시에 행하기 위한 명령어를 실행하는, 하드웨어 프로세서.
- 제19항에 있어서, 상기 하드웨어 실행 유닛은 스톨을 삽입하지 않은 채 상기 명령어를 실행하는, 하드웨어 프로세서.
- 제17항에 있어서, 상기 복수의 실행 유닛들은 제1 클록 속도로 실행하고, 상기 오프로드 엔진은 더 느린 제2 클록 속도로 실행하는, 하드웨어 프로세서.
- 제17항에 있어서, 상기 복수의 실행 유닛들은 각각 시프트 레지스터를 포함하는, 하드웨어 프로세서.
- 제17항에 있어서, 상기 제1 버퍼와 상기 복수의 제2 버퍼들은 선입 선출(FIFO) 버퍼들인, 하드웨어 프로세서.
- 제17항에 있어서, 상기 복수의 메모리 뱅크들은 4개 이상의 메모리 뱅크들이고, 각각의 메모리 뱅크는 다른 메모리 뱅크들의 입력 포트들 및 출력 포트들과는 분리된 입력 포트 및 출력 포트를 포함하는, 하드웨어 프로세서.
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