TWI805731B - 多線道資料處理電路及系統 - Google Patents

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Abstract

一種多線道資料處理電路，包括多個線道電路模組以及多個暫存器。多個線道電路模組耦接於資料介面的多個線道，且包含第一及第二線道電路模組，其中多個線道電路模組之各個包含第一及一第二處理電路單元。第一及第二線道電路模組之第一處理電路單元係電性耦接。第一及第二線道電路模組之第二處理電路單元係電性耦接。多個暫存器包含第一及一第二資訊暫存器，其中第一資訊暫存器耦接於第一及第二線道電路模組之第一處理電路單元。第二資訊暫存器耦接於第一及第二線道電路模組之第二處理電路單元。

Description

多線道資料處理電路及系統
本發明係關於一種資料處理電路及系統，更特別的是關於一種多線道資料處理電路及系統。
在現今電子產品中，為了滿足較大傳輸頻寬的資料介面的需求，大都採用序列器/解除序列器(SerDes，serializer/deserializer)以及多個線道(lane)的技術方案來實現電子產品內部或外部資料介面及其相關電路。針對序列器/解除序列器以及多個線道的技術方案，電子產品會採用對應的資料處理電路來對資料介面所要傳送或接收的資料進行所需要的處理。
對於某種電子產品，譬如多線道資料處理電路或通訊裝置，設計者可能需要依據產品規格或產品演進的原因而需要設計出在資料介面的傳輸頻寬上有大小不同的多個版本的電子產品。在採用多個線道的技術方案的情景下，設計者可以輕易地基於傳輸頻寬較小的版本的電子產品的資料介面電路而配置數量較多的線道來得出傳輸頻寬較大的版本的電子產品的資料介面電路。
然而，對於相對應的資料處理電路而言，由於線道的總數已增加，設計者需要重新考量要如何將傳輸頻寬較小的版本的電子產品的資料處理電路更新配置或修改成能夠適用於傳輸頻寬較大的版本的電子產品。由於此等配置或修改可能涉及相關晶片中積體電路內部的電路布置等程序，造成電路複雜度 增加的問題，設計者甚至得要重新設計合適的資料處理電路。如此一來，對相關版本的電子產品的開發來說，影響了開發的效率及增加了開發成本。
由上述可見，在採用多個線道的技術方案的情景下，電子產品所採用的對應的資料處理電路在擴展性上仍有待改進。
實施方式提供了一種多線道資料處理電路及系統，其可用於採用多個線道的技術方案之電子裝置，並可據以實現具有複雜度較低的電路架構的資料處理電路來滿足在資料介面的傳輸頻寬上有大小不同的多個版本的電子產品的需要。
實施方式提供一種多線道資料處理電路，包括多個線道電路模組以及多個暫存器。多個線道電路模組耦接於資料介面的多個線道，且包含一第一線道電路模組及一第二線道電路模組，其中多個線道電路模組之各個包含一第一處理電路單元及一第二處理電路單元。第一線道電路模組之第一處理電路單元具有一輸出端以電性耦接於第二線道電路模組之第一處理電路單元。第一線道電路模組之第二處理電路單元具有一輸出端以電性耦接於第二線道電路模組之第二處理電路單元。多個暫存器包含一第一資訊暫存器及一第二資訊暫存器，其中第一資訊暫存器具有一輸入端以電性耦接於第二線道電路模組之第一處理電路單元並且具有一輸出端以電性耦接於第一線道電路模組之第一處理電路單元。第二資訊暫存器具有一輸入端以電性耦接於第二線道電路模組之第二處理電路單元並且具有一輸出端以電性耦接於第一線道電路模組之第二處理電路單元。
於一實施例中，多個線道電路模組更包含一第三線道電路模組，其中第二線道電路模組之第一處理電路單元具有一輸出端以電性耦接於第三線道電路模組之第一處理電路單元，並且第二線道電路模組之第二處理電路單元具有一輸出端以電性耦接於第三線道電路模組之第二處理電路單元。第一資訊暫存器之輸入端透過第三線道電路模組之第一處理電路單元而電性耦接於第二線道電路模組之第一處理電路單元。第二資訊暫存器之輸入端透過第三線道電路模組之第二處理電路單元而電性耦接於第二線道電路模組之第二處理電路單元。
於一實施例中，多個線道電路模組更包含一第四線道電路模組，其中第三線道電路模組之第一處理電路單元具有一輸出端以電性耦接於第四線道電路模組之第一處理電路單元，並且第三線道電路模組之第二處理電路單元具有一輸出端以電性耦接於第四線道電路模組之第二處理電路單元。第一資訊暫存器之輸入端透過第三線道電路模組之第一處理電路單元及第四線道電路模組之第一處理電路單元而電性耦接於第二線道電路模組之第一處理電路單元。第二資訊暫存器之輸入端透過第三線道電路模組之第二處理電路單元及第四線道電路模組之第二處理電路單元而電性耦接於第二線道電路模組之第二處理電路單元。
於一實施例中，多個線道電路模組之各個更包含一控制電路單元，控制電路單元耦接於線道電路模組對應之第一處理電路單元及第二處理電路單元。線道電路模組對應之控制電路單元依據一線道控制訊號選擇性地使線道電路模組對應之第一處理電路單元及第二處理電路單元中之至少一者致能。
於一實施例中，線道控制訊號表示欲執行一第一處理時，多個線道電路模組之控制電路單元使多個線道電路模組之第一處理電路單元致能，使得多個線道電路模組之第一處理電路單元分別耦接於多個線道而利用平行方式以處理多個線道之不同資料組。
實施方式更提供一種多線道資料處理系統，包括：多個實體層電路模組以及一多線道資料處理電路。多個實體層電路模組以並聯方式電性耦接於一資料介面的多個線道。多線道資料處理電路，包含如前述多線道資料處理電路之多個實施例中之至少一個或其組合所述之多個線道電路模組以及多個暫存器，其中多個線道電路模組透過多個實體層電路模組而分別耦接於多個線道。
於一實施例中，其中線道控制訊號表示欲執行一第一處理時，多個線道電路模組之控制電路單元使多個線道電路模組之第一處理電路單元致能，使得多個線道電路模組之第一處理電路單元透過多個實體層電路模組而分別耦接於多個線道而利用平行方式以處理多個線道之不同資料組。
於一實施例中，多個實體層電路模組為傳送器實體層電路。
於一實施例中，多個實體層電路模組為接收器實體層電路。
藉此，上述實施方式提供了一種多線道資料處理電路及系統，其可用於採用多個線道的技術方案之電子裝置，並可據以實現具有複雜度較低的電路架構的資料處理電路來滿足在資料介面的傳輸頻寬上有大小不同的多個版本的電子產品的需要。上述實施方式所提供的多線道資料處理電路及系統除了複雜度較低以外，並具備良好的擴展性，可以改善電子產品的開發效率及有助於降低開發成本。
1、1A、1B、1C:多線道資料處理電路
2、9:電子裝置
10、20、30、40、10C、20C:線道電路模組
91、91C:第一資訊暫存器
92、92C:第二資訊暫存器
93、93C:第三資訊暫存器
101、201、301、401、101C、201C:第一處理電路單元
102、202、302、402、102C、202C:第二處理電路單元
103、203、303、403、103C、203C:第三處理電路單元
111C、211C:控制電路單元
800、850:方塊
801:標頭
803:主體
805:尾部
811:網路層指示值
813:網路層資訊
815:傳輸層指示值
817:埠識別值
901~909:訊號
1000、2000:多線道資料處理系統
1101、1102、2101、2102:實體層電路模組
1201、1202、2201、2202:線道電路模組
1300:系統模組
1400:系統記憶體
LD1、LD2、LD3、LD4:線道
PU1_LD1_R、PU1_LD2_R:輸出結果
PU2_LD1_R、PU2_LD2_R:輸出結果
PU3_LD1_R、PU3_LD2_R:輸出結果
CLK:時脈訊號
SCL1、SCL2:線道控制訊號
〔圖1〕為多線道資料處理電路的一實施例之示意方塊圖。
〔圖2〕為利用圖1的多線道資料處理電路以平行處理資料的一實施例之示意圖。
〔圖3〕為基於圖1之多線道資料處理電路的另一實施例之示意方塊圖。
〔圖4〕為利用圖3的多線道資料處理電路以平行處理資料的一實施例之示意圖。
〔圖5〕為基於圖1之多線道資料處理電路的又一實施例之示意方塊圖。
〔圖6〕為利用圖5的多線道資料處理電路以平行處理資料的一實施例之示意圖。
〔圖7〕為利用基於圖1的多線道資料處理電路來實現多種處理資料的一實施例之示意方塊圖。
〔圖8〕為利用圖7的多線道資料處理電路來處理的協定資料單元的一實施例之示意圖。
〔圖9〕為利用圖7的多線道資料處理電路來實現循環冗餘校驗的一實施例之示意訊號圖。
〔圖10〕為於電子裝置中利用多線道資料處理系統之一實施例之示意方塊圖。
為充分瞭解本發明之目的、特徵及功效，茲藉由下述具體之實施例，並配合所附之圖式，對本發明做詳細說明，說明如後。
以下實施方式提供了一種多線道資料處理電路，其可用於採用多個線道的技術方案之電子裝置。依據實施方式，多線道資料處理電路包括多個線道電路模組以及多個暫存器。多個線道電路模組耦接於資料介面的多個線道，例如N個線道，N為2、3、4或以上。多個線道電路模組包含第一至第N線道電路模組，其中多個線道電路模組之各個包含第一至第M處理電路單元，其中M大於或等於2的整數，M個處理電路單元可以具有不同的處理功能。此外，多個暫存器可以包含第一至第M暫存器；第P個暫存器可以讓N個線道電路模組中第P處理電路單元進行某種資料處理時使用，其中P為1至M中任一整數。在電路配置上，第一至第N線道電路模組中第一處理電路單元可以級聯連接(cascaded)，其中相鄰的兩個第一處理電路單元的一個處理電路單元的輸出端耦接至另一個處理電路單元的輸入端；此外，級聯連接的第一處理電路單元中第一個及最後一個又與對應的第一暫存器耦接。相似地，第一至第N線道電路模組中第P處理電路單元亦可以級聯連接並達成與第一處理電路單元相似的電路配置。
上述實施方式可用於採用多個線道的技術方案之電子裝置，並可據以實現具有複雜度較低的電路架構的資料處理電路來滿足在資料介面的傳輸頻寬上有大小不同的多個版本的電子產品的需要。在採用多個線道的技術方案的情景下，設計者可以基於傳輸頻寬較小的版本的電子產品的資料介面電路而配置數量較多的線道來得出傳輸頻寬較大的版本的電子產品的資料介面電路。上述多線道資料處理電路之架構可以用於實現電子產品內部對應於資料介面電路的資料處理電路。上述多線道資料處理電路之架構也可以用於實現電子產品內部之兩個或以上的元件、模組之間的資料介面電路的資料處理電路。
舉例而言，對於譬如為資料儲存裝置的電子產品而言，一方面可以依據電子產品從資料介面傳送或接收的資料進行所需要的處理來配置上述多線道資料處理電路中第一至第N線道電路模組中各個線道電路模組所需的M個處理電路單元，例如，利用硬體電路進行之處理，如開放式系統互連通訊參考模型(OSI model)中諸如實體層(physical layer)、資料鏈結層(data link)、網路層(network layer)或其他層級的資料處理，或其他任何需要的資料處理；本發明並不受此例限制。另一方面，可以進一步來配置與資料介面的線道總數相對應的多個線道電路模組，並使其中第一至第N線道電路模組中第P處理電路單元進行級聯連接，其中P為1至M中任一整數。再者，將級聯連接的第P處理電路單元中第一個及最後一個配置為與對應的暫存器耦接。藉此，上述多線道資料處理電路可實現於電子產品中。如此一來，上述多線道資料處理電路之架構滿足在資料介面的傳輸頻寬上有大小不同的多個版本的電子產品的電路配置上的需要。上述實施方式所提供的多線道資料處理電路除了複雜度較低以外，並具備良好的擴展性，可以改善電子產品的開發效率及有助於降低開發成本。
以下就上述多線道資料處理電路舉多個實施例說明如下。
如圖1所示，請參考圖1，其為多線道資料處理電路的一實施例之示意方塊圖。如圖1所示，多線道資料處理電路1，包括多個線道電路模組(如10、20)以及多個暫存器(如91、92、93)。多個線道電路模組耦接於資料介面的多個線道如兩個線道LD1、LD2，且包含線道電路模組10及線道電路模組20，其中多個線道電路模組之各個包含第一處理電路單元(如101或201)及第二處理電路單元(如102或202)。此外，多個線道電路模組之各個更可選擇性地包含第三處理電路單元(如103或203)。
上述各線道電路模組的處理電路單元各自具有輸入端及輸出端，本發明之實現對此輸入端及輸出端之數量及配置方式並不作限制。舉例而言，隨著資料處理的需求，可以將處理電路單元配置為具有一個或多個輸入端以接收對應的線道的資料，或接收來自其他處理電路單元的輸出。也可以將處理電路單元可以配置為具有一個或多個輸出端以輸出資料至對應的暫存器，或輸出資料至其他處理電路單元的輸入端，或作為第P處理電路單元之對應線道的輸出之用，其中P為1至M中任一整數。如圖2所示之例子，線道電路模組10之第一處理電路單元101具有一輸出端以電性耦接於線道電路模組20之第一處理電路單元201。線道電路模組10之第二處理電路單元102具有一輸出端以電性耦接於線道電路模組20之第二處理電路單元202。線道電路模組10之第三處理電路單元103具有一輸出端以電性耦接於線道電路模組20之第三處理電路單元203。
多個暫存器包含第一資訊暫存器91及第二資訊暫存器92。第一資訊暫存器91具有一輸入端以電性耦接於線道電路模組20之第一處理電路單元201並且具有一輸出端以電性耦接於線道電路模組10之第一處理電路單元101。第二資訊暫存器92具有一輸入端以電性耦接於線道電路模組20之第二處理電路單元202並且具有一輸出端以電性耦接於線道電路模組10之第二處理電路單元102。多個暫存器更可選擇性地包含第三資訊暫存器93，第三資訊暫存器93具有一輸入端以電性耦接於線道電路模組20之第三處理電路單元203並且具有一輸出端以電性耦接於線道電路模組10之第二處理電路單元102。
請參考圖2，其為利用圖1的多線道資料處理電路以平行處理資料的一實施例之示意圖。如圖2所示，分別利用資料介面的兩個線道LD1、LD2將由PA_PDU0至PA_PDUQ-1代表的Q個資料組分別以平行方式輸入至圖1的多線道 資料處理電路1以平行處理資料，其中Q為大於或等於2的整數。請參考圖1及圖2，資料組PA_PDU0至PA_PDUQ-1中資料組PA_PDU0至PA_PDU1以平行方式輸入至線道電路模組10及線道電路模組20中進行資料處理，接著資料組PA_PDU2至PA_PDU3以平行方式輸入至線道電路模組10及20中進行資料處理，如此類推，最後資料組PA_PDUQ-2至PA_PDUQ-1以平行方式輸入至線道電路模組10及20中進行資料處理。藉此，可以提升資料處理的效率。
請參考圖3，其為基於圖1之多線道資料處理電路的另一實施例之示意方塊圖。如圖3所示，圖3之多線道資料處理電路1A相較於圖1之多個線道電路模組10更包含線道電路模組30，且可應用於採用3個線道的資料介面的電子產品中。
如圖3所示，線道電路模組20之第一處理電路單元201具有一輸出端以電性耦接於線道電路模組30之第一處理電路單元301；線道電路模組20之第二處理電路單元202具有一輸出端以電性耦接於線道電路模組30之第二處理電路單元302。此外，選擇性地，線道電路模組20之第三處理電路單元203具有一輸出端以電性耦接於線道電路模組30之第三處理電路單元303。
如圖3所示，第一資訊暫存器91之輸入端電性耦接於線道電路模組30之第一處理電路單元301；相較於圖1，第一資訊暫存器91之輸入端透過線道電路模組30之第一處理電路單元301而電性耦接於線道電路模組20之第一處理電路單元201。第二資訊暫存器92之輸入端電性耦接於線道電路模組30之第二處理電路單元302；相較於圖1，第二資訊暫存器92之輸入端透過線道電路模組30之第二處理電路單元302而電性耦接於線道電路模組20之第二處理電路單元202。此外，選擇性地，第三資訊暫存器93之輸入端電性耦接於線道電路模組30之第三 處理電路單元303；相較於圖1，第三資訊暫存器93之輸入端透過線道電路模組30之第三處理電路單元303而電性耦接於線道電路模組20之第三處理電路單元203。
請參考圖4，其為利用圖3的多線道資料處理電路以平行處理資料的一實施例之示意圖。圖4表示分別利用資料介面的3個線道LD1、LD2、LD3將由PA_PDU0至PA_PDUQ-1代表的Q個資料組分別以平行方式輸入至圖3的多線道資料處理電路1A以平行處理資料，其中Q為大於或等於3的整數。請參考圖3及圖4，資料組PA_PDU0至PA_PDUQ-1中資料組PA_PDU0至PA_PDU2以平行方式輸入至線道電路模組10、20、30中進行資料處理，接著資料組PA_PDU3至PA_PDU5以平行方式輸入至線道電路模組10、20、30中進行資料處理，如此類推，最後資料組PA_PDUQ-3至PA_PDUQ-1以平行方式輸入至線道電路模組10、20、30中進行資料處理。藉此，可以提升資料處理的效率。
請參考圖5，其為基於圖1之多線道資料處理電路的又一實施例之示意方塊圖。如圖5所示，圖5之多線道資料處理電路1B相較於圖3之多個線道電路模組10更包含線道電路模組40，且可應用於採用4個線道的資料介面的電子產品中。
如圖5所示，線道電路模組30之第一處理電路單元301具有一輸出端以電性耦接於線道電路模組40之第一處理電路單元401，並且線道電路模組30之第二處理電路單元302具有一輸出端以電性耦接於線道電路模組40之第二處理電路單元402。此外，選擇性地，線道電路模組30之第三處理電路單元303具有一輸出端以電性耦接於線道電路模組40之第三處理電路單元403。
如圖5所示，第一資訊暫存器91之輸入端電性耦接於線道電路模組40之第一處理電路單元401；相較於圖1，第一資訊暫存器91之輸入端透過線道電路模組40之第一處理電路單元401及線道電路模組30之第一處理電路單元301而電性耦接於線道電路模組20之第一處理電路單元201。第二資訊暫存器92之輸入端電性耦接於線道電路模組40之第二處理電路單元402；相較於圖1，第二資訊暫存器92之輸入端透過線道電路模組40之第二處理電路單元402及線道電路模組30之第二處理電路單元302而電性耦接於線道電路模組20之第二處理電路單元202。此外，選擇性地，第三資訊暫存器93之輸入端電性耦接於線道電路模組40之第三處理電路單元403；相較於圖1，第三資訊暫存器93之輸入端透過線道電路模組40之第三處理電路單元403及線道電路模組30之第三處理電路單元303而電性耦接於線道電路模組20之第三處理電路單元203。
請參考圖6，其為利用圖5的多線道資料處理電路以平行處理資料的一實施例之示意圖。圖6表示分別利用資料介面的4個線道LD1、LD2、LD3、LD4將由PA_PDU0至PA_PDUQ-1代表的Q個資料組分別以平行方式輸入至圖5的多線道資料處理電路1B以平行處理資料，其中Q為大於或等於4的整數。請參考圖5及圖6，資料組PA_PDU0至PA_PDUQ-1中資料組PA_PDU0至PA_PDU3以平行方式輸入至線道電路模組10、20、30、40中進行資料處理，接著資料組PA_PDU4至PA_PDU7以平行方式輸入至線道電路模組10、20、30、40中進行資料處理，如此類推，最後資料組PA_PDUQ-4至PA_PDUQ-1以平行方式輸入至線道電路模組10、20、30、40中進行資料處理。藉此，可以提升資料處理的效率。
請參考圖7，其為利用基於圖1的多線道資料處理電路來實現多種處理資料的一實施例之示意方塊圖。如圖7所示，多線道資料處理電路1C包括多 個線道電路模組(如10C、20C)以及多個暫存器(如91C、92C、93C)。多個線道電路模組耦接於資料介面的多個線道如兩個線道LD1、LD2，且包含線道電路模組10C及線道電路模組20C，其中多個線道電路模組之各個包含第一處理電路單元(如101C或201C)及第二處理電路單元(如102C或202C)。此外，多個線道電路模組之各個更可選擇性地包含第三處理電路單元(如103C或203C)。
第一處理電路單元(如101C或201C)包含至少兩個輸入端。如圖7所示，第一處理電路單元101C的一輸入端用以接收來自線道LD1的資料，第一處理電路單元101C的另一輸入端用以接收來自第一資訊暫存器91C的輸出。第一處理電路單元201C的一輸入端用以接收來自線道LD2的資料，第一處理電路單元201C的另一輸入端用以接收來自第一處理電路單元101C的輸出資料。第一處理電路單元(如101C或201C)包含至少兩個輸出端。如圖7所示，第一處理電路單元101C的一輸出端用以將第一處理電路單元101C的輸出資料傳至第一處理電路單元201C；第一處理電路單元101C的另一輸出端用以輸出第一處理電路單元101C的輸出結果(如以PU1_LD1_R表示)，以供電子產品後續的電路來使用或處理。第一處理電路單元201C的一輸出端用以將第一處理電路單元201C的輸出資料傳至第一資訊暫存器91C；第一處理電路單元201C的另一輸入端用以輸出第一處理電路單元201C的輸出結果(如以PU1_LD2_R表示)，以供電子產品後續的電路來使用或處理。其他如第二處理電路單元(如102C或202C)或第三處理電路單元(如103C或203C)亦可相似地實現；如圖7所示，第二處理電路單元102C及202C的輸出結果分別以PU2_LD1_R、PU2_LD2_R表示，第三處理電路單元103C及203C的輸出結果分別以PU3_LD1_R、PU3_LD2_R表示。
如圖7所示多線道資料處理電路1C的多個暫存器(如91C、92C、93C)受控於時脈訊號CLK。
如圖7所示，於一實施例中，多個線道電路模組之各個更可包含一控制電路單元(如111C、211C)，控制電路單元耦接於線道電路模組對應之多個處理電路單元。例如，在圖7中，控制電路單元111C耦接於線道電路模組10對應之第一處理電路單元101C、第二處理電路單元102C及第三處理電路單元103C。控制電路單元211C耦接於線道電路模組20C對應之第一處理電路單元201C、第二處理電路單元202C及第三處理電路單元203C。線道電路模組對應之控制電路單元依據一線道控制訊號(如SCL1或SCL2)選擇性地使線道電路模組對應之多固處理電路單元中之至少一者致能或禁能。例如，在圖7中，控制電路單元111C依據線道控制訊號SCL1選擇性地使線道電路模組10C對應之第一處理電路單元101C、第二處理電路單元102C及第三處理電路單元103C中之至少一者致能或禁能。對控制電路單元211C亦可相似地應用於線道電路模組20C中。
在圖7之一實施例中，第一處理電路單元101C、201C係利用循環冗餘校驗(CRC，cyclic redundancy check)電路來實現。循環冗餘校驗是一種根據網路資料訊框、封包或電腦檔案等資料產生簡短固定位數驗證碼的一種雜湊函式，例如用來檢測或校驗資料傳輸或者儲存後可能出現的錯誤。有待傳輸或儲存之資料可利用循環冗餘校驗運算出來檢查碼並且附加到資料後面，然後接收方進行同樣的循環冗餘校驗運算並檢驗檢查碼是否一致從而確定資料是否發生變化。譬如第一處理電路單元101C、201C為實現符合國際標準之CCITT CRC-16的循環冗餘校驗電路。此外，第二處理電路單元(如102C或202C)可以實現為處理另一種資料處理運算，例如是計算資料介面的資料流量或封包、訊框的總計。第三 處理電路單元(如103C或203C)可以實現為處理又一資料處理運算。本發明之實現並不受此等例子限制。
請再參考圖7，於一實施例中，當線道控制訊號(如SCL1或SCL2)表示欲執行一第一處理時，多個線道電路模組(如10C、20C)之控制電路單元(如111C、211C)使多個線道電路模組之第一處理電路單元(如101C、201C)致能，使得多個線道電路模組之第一處理電路單元分別耦接於多個線道(如LD1、LD2)而利用平行方式以處理多個線道之不同資料組。舉例而言，線道控制訊號可以表示使第一處理電路單元致能以及使第二處理電路單元第三處理電路單元禁能。線道控制訊號亦可表示使同一線道所對應的線道電路模組中至少一個處理電路單元致能或禁能的不同組合。例如，線道控制訊號(如SCL1或SCL2)表示欲執行第一處理及第二處理，令時多個線道電路模組之第一及第二處理電路單元進行處理，一方面利用第一處理電路單元進行循環冗餘校驗，並同步利用第二處理電路單元來進行其他資料處理，例如計算資料介面的資料流量或封包、訊框的總計。
請參考圖8，其為利用圖7的多線道資料處理電路來處理的協定資料單元(PDU，protocol data unit)的一實施例之示意圖。如圖8所示，方塊800代表含有資料字元1至9、A、B、C的訊框(frame)或封包。方塊850代表此訊框所對應的多個以16進位碼表示的資料組，如從0x1017至0x1012A及0x04A20，其中最後一個資料組0x04A20為0x1017至0x1012A依據CCITT CRC-16的循環冗餘校驗所產生的檢驗碼。
在此假設方塊850代表此訊框所對應的多個以16進位碼表示的資料組從傳送端傳送至一接收端，於接收端利用圖7的多線道資料處理電路1C來檢證資料的正確性。請參考圖9，其為利用圖7的多線道資料處理電路來實現循環冗 餘校驗的一實施例之示意訊號圖。如圖7、8、9所示，在時脈訊號CLK(以訊號901表示)之下，分別利用資料介面的兩個線道LD1、LD2將由方塊850代表之訊框的多個資料組分別以平行方式輸入至圖7的多線道資料處理電路1C以平行處理資料。方塊850代表之訊框的兩個資料組(如0x10107及0x08284)，如訊號904、907所示，以平行方式輸入至線道電路模組10之第一處理電路單元101C及線道電路模組20之第一處理電路單元201C中進行資料處理，接著兩個資料組(如0x03132及0x03334)以平行方式輸入至第一處理電路單元101C及201C中進行資料處理，如此類推，最後兩個資料組(如0x1012A及0x04A20)以平行方式輸入至第一處理電路單元101C及201C中進行資料處理。如圖9所示，在時脈訊號CLK(以訊號901表示)以下，控制電路單元111C及211C分別依據線道控制訊號SCL1及SCL2輸出訊號902及906至第一處理電路單元101C及201C以選擇性地致能第一處理電路單元101C及201C進行資料處理，其中訊號902及906的高位準代表致能，低位準代表禁能。此外，第一資訊暫存器91C的輸出端及輸入端的資料分別以訊號903及908表示，其中0xFFFF代表第一資訊暫存器91C的輸出端的初始值。第一處理電路單元101C及201C的輸出結果PU1_LD1_R及PU1_LD2_R分別以訊號905及909來表示。如圖7所示，由於循環冗餘校驗之結果為正確，所以第一處理電路單元201C的輸出結果PU1_LD2_R所對應的訊號909於運算的最後輸出表示正確的脈波訊號(如高位準)。然而，本發明之實現並不受此等例子限制。
舉例而言，方塊800的訊框可以為由各種傳輸、網路和/或資料鏈路層處理的資料，但本發明並不以此為限。如圖8所示，方塊800示例性地表示訊框中所包含的資料。例如，方塊800包括標頭801、主體803和尾部805。標頭801包括以下欄位：ESC_DL、SOF、TC、RSD。ESC_DL為用以區分控制符號和資 料符號的特殊代碼。SOF是用以表示此控制符號開始一個新的訊框的代碼。TC定義了資訊流量級別或優先級，例如設為多個不同資訊流量級別中之一者，如以TC0表示。RSD是表示保留的欄位。標頭801更可包括網路層指示值811、網路層資訊813，其中網路層指示值811(例如以L3S表示)例如設為1以表示框訊包含網路層(即L3)資訊，網路層資訊813(例如以DestDeviceID_ENC代表)為目的地裝置的識別碼(ID)或位址，即表示此協定資料單元所欲傳至的裝置。標頭801還包括傳輸層指示值815(例如以L4S表示)，其指示在此協定資料單元內也存在傳輸層(即L4)資訊。關於L4資訊包括埠識別值817(如以DestCPortID_ENC表示)，其確定資料所針對的目的地裝置的哪個埠(port)。關於L4資訊還包括流量控制訊標位元(如以FCT表示)。點對點(end-to-end)連接可以基於DestCPortID_ENC和DestDeviceID_ENC以得到識別。標頭801還可以包括訊息結束位元(如以EOM表示)，其用以表示此訊框是否為傳輸層訊息的最後一個。主體803包含要發送的使用者或應用資料。尾部805除了包含依據CCITT CRC-16的循環冗餘校驗所產生的檢驗碼以外，更可包括以下欄位：ESC_DL、EOF_EVEN、FSN。EOF_EVEN代表這是此訊框最後一個控制符號；FSN表示訊框序列號，其為資料鏈路層傳輸中的序列號。然而，本發明之實現並不受此等例子限制。
在一些實施例中，可以參照如圖3、圖5之電路配置方式將圖7之多線道資料處理電路1C進一步擴充為適合3個線道、4個線道或其他數目線道的之多線道資料處理電路，以將資料頻寬增加，從而符合基於多線道資料處理電路所實現的電子產品的資料頻寬需求。
請參考圖10，其為於電子裝置中利用多線道資料處理系統之一實施例之示意方塊圖。如圖10所示，電子裝置2與電子裝置9通訊或進行資料傳輸， 電子裝置2為基於多線道(如兩個或以上)的資料介面，且包括多線道資料處理系統(如1000或2000)。電子裝置2例如是資料處理電路、通訊裝置、儲存裝置或其他；電子裝置9例如是任何運算裝置，如智慧型手機、穿戴式裝置、平板電腦、筆記型電腦、桌上型電腦、伺服器或其他；資料介面例如是任何合適的資料介面如USB、SATA或其他資料電腦內部或外部的資料介面；此外，電子裝置2與電子裝置9也可以實現為電子系統之部分。此外，如圖10所示，多線道資料處理系統(如1000或2000)包含系統模組1300及系統記憶體1400。舉例而言，電子裝置2可以實現為記憶體裝置如記憶卡或儲存裝置如固態硬碟；電子裝置2也可以實現為網路設備。在一些實施例中，電子裝置2與9也可以實現為電子產品內部之兩個或以上的元件或模組。本發明之實現並不受此等例子限制。
多線道資料處理系統(如1000或2000)包括多個實體層電路模組(如1101、1102；或2101、2102)以及多線道資料處理電路。多線道資料處理電路包含多個線道電路模組(如1201、1202；或2201、2202)以及多個暫存器。多個線道電路模組(如1201、1202；或2201、2202)以及多個暫存器例如為前述多線道資料處理電路之多個實施例(如基於圖1、圖3、圖5或圖7)中之至少一個或其組合所述之多個線道電路模組以及多個暫存器，其中多個線道電路模組透過多個實體層電路模組而分別電性耦接於多個線道。每個線道，例如是用以傳輸差動訊號對來實現。
於一實施例中，當線道控制訊號表示欲執行某一處理時，多個線道電路模組之控制電路單元使多個線道電路模組之與此處理對應的處理電路單元致能，使得多個線道電路模組之與此處理對應的處理電路單元透過多個實體 層電路模組而分別耦接於多個線道而利用平行方式以處理多個線道之不同資料組，例如前述圖2、圖4、圖6或圖9之實施例所述者。
如圖10所示，於一實施例中，多個實體層電路模組(如1101、1102)為傳送器實體層電路。於一實施例中，多個實體層電路模組(如2101、2102)為接收器實體層電路。在圖10中，電子裝置2於傳送器端及接收器端，分別利用兩個線道，然而，本發明之實現並不受此等例子限制。在一些實施例中，電子裝置2可以配置為於傳送器端及接收器端，分別利用第一數目的線道及第二數目的線道，其中第一數目與第二數目可以為不同或相同，且第一數目與第二數目中至少有一者為2或以上；相對應地，可以基於如圖1、圖3、圖5或圖7之多線道資料處理電路之實施例來實現適合於本實施例中電子裝置的資料處理電路。此外，舉例而言，請參考圖7至圖9及其相關之實施例，圖10的實體層電路模組(如2101、2102)可用以實現來處理分別來自至少兩個線道的資料組(如圖8、圖9所示)，並繼而分別傳送至例如基於圖7所實現的線道電路模組(如2201、2202)中以進行如前述實施例之循環冗餘校驗處理，或更可以平行地進行循環冗餘校驗處理及資料流量或封包、訊框的總計之處理。相似地，圖10的線道電路模組(如1201、1202)可用以實現來處理分別來自系統模組1300的至少兩個線道的資料組，並繼而分別將處理後(如循環冗餘校驗處理或其他)的資料傳送至實體層電路模組(如1101、1102)中以傳送至線道。
藉此，上述提供了一種多線道資料處理電路及系統的各種實施例，其可用於採用多個線道的技術方案之電子裝置，並可據以實現具有複雜度較低的電路架構的資料處理電路來滿足在資料介面的傳輸頻寬上有大小不同的多個版本的電子產品的需要。上述實施方式所提供的多線道資料處理電路及系統 除了複雜度較低以外，並具備良好的擴展性，可以改善電子產品的開發效率及有助於降低開發成本。
此外，在上述關於多線道資料處理電路的實施例中，多線道資料處理電路、線道電路模組、處理電路單元、資訊暫存器、控制電路單元中至少一者，係可以利用一個或多個邏輯閘、邏輯電路、數位電路或其他電路，或是以可程式化的積體電路如元件可程式邏輯閘陣列(field programmable gate array，FPGA)或特殊應用積體電路(application specific integrated circuit，ASIC)之類的電路來實現，亦可使用專屬的電路或模組來實現。然而，本發明之實現並不受此等例子所限制。
藉此，上述實施方式提供了一種多線道資料處理電路及系統，其可用於採用多個線道的技術方案之電子裝置，並可據以實現具有複雜度較低的電路架構的資料處理電路來滿足在資料介面的傳輸頻寬上有大小不同的多個版本的電子產品的需要。上述實施方式所提供的多線道資料處理電路及系統除了複雜度較低以外，並具備良好的擴展性，可以改善電子產品的開發效率及有助於降低開發成本。
本發明在上文中已以較佳實施例揭露，然熟習本項技術者應理解的是，實施例僅用於描繪本發明，而不應解讀為限制本發明之範圍。應注意的是，舉凡與實施例等效之變化與置換，均應設為涵蓋於本發明之範疇內。因此，本發明之保護範圍當以申請專利範圍所界定者為準。
1:多線道資料處理電路
10、20:線道電路模組
91:第一資訊暫存器
92:第二資訊暫存器
93:第三資訊暫存器
101、201:第一處理電路單元
102、202:第二處理電路單元
103、203:第三處理電路單元
LD1、LD2:線道

Claims (12)

  1. 一種多線道資料處理電路，包括：多個線道電路模組，分別耦接於資料介面的傳輸方向相同且平行的多個線道，且包含用以耦接多個線道中的一第一線道的一第一線道電路模組及用以耦接多個線道中的一第二線道的一第二線道電路模組，其中多個線道電路模組之各個包含一第一處理電路單元及一第二處理電路單元，其中第一線道電路模組之第一處理電路單元用以耦接第一線道且具有一輸出端以電性耦接於第二線道電路模組之用以耦接第二線道的第一處理電路單元，以及第一線道電路模組之第二處理電路單元用以耦接第一線道且具有一輸出端以電性耦接於第二線道電路模組之用以耦接第二線道的第二處理電路單元；以及多個暫存器，包含一第一資訊暫存器及一第二資訊暫存器，其中第一資訊暫存器具有一輸入端以電性耦接於第二線道電路模組之用以耦接第二線道的第一處理電路單元並且具有一輸出端以電性耦接於第一線道電路模組之用以耦接第一線道的第一處理電路單元；第二資訊暫存器具有一輸入端以電性耦接於第二線道電路模組之用以耦接第二線道的第二處理電路單元並且具有一輸出端以電性耦接於第一線道電路模組之用以耦接第一線道的第二處理電路單元。
  2. 如請求項1所述之多線道資料處理電路，其中多個線道電路模組更包含一第三線道電路模組， 其中第二線道電路模組之第一處理電路單元具有一輸出端以電性耦接於第三線道電路模組之第一處理電路單元，並且第二線道電路模組之第二處理電路單元具有一輸出端以電性耦接於第三線道電路模組之第二處理電路單元；第一資訊暫存器之輸入端透過第三線道電路模組之第一處理電路單元而電性耦接於第二線道電路模組之第一處理電路單元；以及第二資訊暫存器之輸入端透過第三線道電路模組之第二處理電路單元而電性耦接於第二線道電路模組之第二處理電路單元。
  3. 如請求項2所述之多線道資料處理電路，其中多個線道電路模組更包含一第四線道電路模組，其中第三線道電路模組之第一處理電路單元具有一輸出端以電性耦接於第四線道電路模組之第一處理電路單元，並且第三線道電路模組之第二處理電路單元具有一輸出端以電性耦接於第四線道電路模組之第二處理電路單元；第一資訊暫存器之輸入端透過第三線道電路模組之第一處理電路單元及第四線道電路模組之第一處理電路單元而電性耦接於第二線道電路模組之第一處理電路單元；以及第二資訊暫存器之輸入端透過第三線道電路模組之第二處理電路單元及第四線道電路模組之第二處理電路單元而電性耦接於第二線道電路模組之第二處理電路單元。
  4. 如請求項1至3中任一項所述之多線道資料處理電路，其中多個線道電路模組之各個更包含一控制電路單元，控制電路單元耦接於線道電路模組對應之第一處理電路單元及第二處理電路單元；線道電路模組對應之控制電路單元依據一線道控制訊號選擇性地使線道電路模組對應之第一處理電路單元及第二處理電路單元中之至少一者致能。
  5. 如請求項4所述之多線道資料處理電路，其中線道控制訊號表示欲執行一第一處理時，多個線道電路模組之控制電路單元使多個線道電路模組之第一處理電路單元致能，使得多個線道電路模組之第一處理電路單元分別耦接於多個線道而利用平行方式以處理多個線道之不同資料組。
  6. 一種多線道資料處理系統，包括：多個物理層電路模組，以並聯方式電性耦接於一資料介面的多個線道，以及一多線道資料處理電路，包括：多個線道電路模組，透過多個物理層電路模組而分別耦接於傳輸方向相同且平行的多個線道，且包含用以耦接多個線道中的一第一線道的一第一線道電路模組及用以耦接多個線道中的一第二線道的一第二線道電路模組，其中多個線道電路模組之各個包含一第一處理電路單元及一第二處理電路單元，其中第一線道電路模組之第一處理電路單元用以耦接第一線道且具有一輸出端以電性耦接於第二線道電路模組之 用以耦接第二線道的第一處理電路單元，並且第一線道電路模組之第二處理電路單元用以耦接第一線道且具有一輸出端以電性耦接於第二線道電路模組之用以耦接第二線道的第二處理電路單元；以及多個暫存器，包含一第一資訊暫存器及一第二資訊暫存器，其中第一資訊暫存器具有一輸入端以電性耦接於第二線道電路模組之用以耦接第二線道的第一處理電路單元並且具有一輸出端以電性耦接於第一線道電路模組之用以耦接第一線道的第一處理電路單元；第二資訊暫存器具有一輸入端以電性耦接於第二線道電路模組之用以耦接第二線道的第二處理電路單元並且具有一輸出端以電性耦接於第一線道電路模組之用以耦接第一線道的第二處理電路單元。
  7. 如請求項6所述之多線道資料處理系統，其中多個線道電路模組更包含一第三線道電路模組，其中第二線道電路模組之第一處理電路單元具有一輸出端以電性耦接於第三線道電路模組之第一處理電路單元，第二線道電路模組之第二處理電路單元具有一輸出端以電性耦接於第三線道電路模組之第二處理電路單元；第一資訊暫存器之輸入端透過第三線道電路模組之第一處理電路單元而電性耦接於第二線道電路模組之第一處理電路單元；以及 第二資訊暫存器之輸入端透過第三線道電路模組之第二處理電路單元而電性耦接於第二線道電路模組之第二處理電路單元。
  8. 如請求項7所述之多線道資料處理系統，其中多個線道電路模組更包含一第四線道電路模組，其中第三線道電路模組之第一處理電路單元具有一輸出端以電性耦接於第四線道電路模組之第一處理電路單元，並且第三線道電路模組之第二處理電路單元具有一輸出端以電性耦接於第四線道電路模組之第二處理電路單元；第一資訊暫存器之輸入端透過第三線道電路模組之第一處理電路單元及第四線道電路模組之第一處理電路單元而電性耦接於第二線道電路模組之第一處理電路單元；以及第二資訊暫存器之輸入端透過第三線道電路模組之第二處理電路單元及第四線道電路模組之第二處理電路單元而電性耦接於第二線道電路模組之第二處理電路單元。
  9. 如請求項6至8中任一項所述之多線道資料處理系統，其中多個線道電路模組之各個更包含一控制電路單元，控制電路單元耦接於線道電路模組對應之第一處理電路單元及第二處理電路單元；多個線道電路模組之各個所對應之控制電路單元依據一線道控制訊號選擇性地使多個線道電路模組之各個對應之第一處理電路單元及第二處理電路單元中之至少一者致能。
  10. 如請求項9所述之多線道資料處理系統，其中線道控制訊號表示欲執行一第一處理時，多個線道電路模組之控制電路單元使多 個線道電路模組之第一處理電路單元致能，使得多個線道電路模組之第一處理電路單元透過多個物理層電路模組而分別耦接於多個線道而利用平行方式以處理多個線道之不同資料組。
  11. 如請求項9所述之多線道資料處理系統，其中多個物理層電路模組為傳送器物理層電路。
  12. 如請求項9所述之多線道資料處理系統，其中多個物理層電路模組為接收器物理層電路。
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