CN112703488B - 用于半导体封装的串行接口 - Google Patents

Abstract

一种用于串行通信的系统包含：控制器；半导体封装，其包括多个半导体裸片；及串行接口，其经配置以将所述多个半导体裸片连接到所述控制器。所述串行接口包含控制器到封装连接及封装到控制器连接，且所述串行接口经配置以采用使用不含单独时钟信号的差分数据信令的信令协议。

Description

用于半导体封装的串行接口

技术领域

本发明大体上涉及用于使用串行接口改进与半导体封装的通信的系统及方法。

背景技术

一些半导体封装装置包含多个裸片。举例来说，例如NAND快闪封装的快闪存储器封装可包含多个NAND快闪裸片。控制器可用于实现与NAND快闪封装的通信，且将控制器连接到NAND快闪封装可涉及经由多点分支并行总线将多个裸片并联连接到控制器。此可增加用于此连接的控制器引脚上的电容负载，此可降低连接的操作频率且因此降低连接的操作速度。另外，为了维持总线上的信号完整性，可实施裸片内端接(ODT)。增加的电容负载及ODT的使用增加了由控制器驱动为总线所消耗的功率。

实现与NAND快闪封装的通信的其它方法包含使用串行协议，例如MMC(多媒体卡)及SPI(串行外围接口)，但这些限于例如移动电话、平板计算机及相机的消费者装置的快闪存储器中的低速应用。这些协议不适合于高速应用，例如在SSD(固态驱动器)中使用NAND快闪存储器装置。

因此，需要一种消耗较少功率且仍能够以由SSD所需的速度进行操作的NAND快闪装置的接口连接。

发明内容

本文中描述的一或多个实施例解决了至少此问题且使用串行接口。本文中描述的系统及方法提供了控制器与包含一或多个集成电路(IC)封装(例如单独囊封的IC封装)的半导体封装装置之间的经改进通信。IC封装中的一或多者可包含多个裸片。在一些实施例中，实施了串行器/解串器(Ser/Des)技术。举例来说，多个裸片经并联连接到桥接装置的并行接口，且桥接装置经由串行接口实施与控制器的串行连接(例如高速串行连接，例如以每秒约10兆传送量(MT)或更大的速度操作的连接)。控制器在本文中可称为“外部”控制器，且可为例如固态驱动器(SSD)的控制器。因此，通过使用外部串行连接可在保持控制器的引脚计数较低的同时建立高速连接，且外部控制器的每引脚带宽可相对于替代实施方案较高。在一些实施例中，差分信令协议可用于串行连接，从而提供管理除了噪声之外的电磁干扰的经改进能力，且在延长距离内提供连接。信令协议可指定包含嵌入于数据流中的时钟信号，而非使用外部时钟信号，此可避免数据信号与时钟信号之间的偏斜。此外，信令协议可实施低电压协议，且信令协议及其它协议两者都可提供使用比特定替代例更少的功率的经改进功率管理技术，如本文中进一步描述。

在一些实施例中，桥接装置与一或多个IC封装囊封于半导体装置封装中，且半导体装置封装的外部引脚计数因此可保持为低。在一些实施例中，多个IC封装经由多个串行连接相应地连接到控制器，从而提供高速连接。

在一或多个实施例中，根据第一方面，一种用于串行通信的系统包含：控制器；半导体封装，其包括多个半导体裸片；及串行接口，其经配置以将所述多个半导体裸片连接到所述控制器。所述串行接口包含控制器到封装连接及封装到控制器连接，且其中所述串行接口经配置以采用使用不含单独时钟信号的差分数据信令的信令协议。

在一或多个实施例中，根据第二方面，一种半导体封装包含多个快闪存储器裸片及桥接装置。所述桥接装置包含：高速串行接口，其连接到外部控制器；及并行接口，其并联连接到多个半导体裸片。所述高速串行接口经配置以采用使用不含单独时钟信号的差分数据信令的信令协议。

在一或多个实施例中，根据第三方面，一种用于包含封装控制器、串行接口、及并行接口的半导体封装的通信的方法包含：通过所述串行接口从外部控制器接收包括装置身份信息的第一通信，所述第一通信根据不含单独时钟信号的差分数据信令协议进行配置；由所述封装控制器基于所述装置身份信息识别第一半导体裸片。所述方法进一步包含：由所述封装控制器经由所述并行接口将第二通信路由到所述第一半导体裸片；由所述封装控制器经由所述并行接口从所述第一半导体裸片接收第三通信；及由所述封装控制器使用不含单独时钟信号的所述差分数据信令协议经由所述串行接口将基于所述第三通信的第四通信传输到所述外部控制器。

附图说明

图1展示根据本发明的一或多个实施例的实施串行接口的通信系统的框图。

图2A、图2B、图2C、图2D、及图2E展示本发明的实施例的通信系统的不同配置。

图3A、图3B、及图3C展示根据本发明的一或多个实施例的各自串行连接到外部控制器的不同集成电路封装。

图4是展示根据本发明的一或多个实施例的使用串行接口及并行接口的用于半导体封装的通信方法的流程图。

具体实施方式

本文中描述的实施例提供了对用于控制器与半导体封装装置之间的通信的系统或方法的特定改进，包含提供控制器的减小引脚计数、半导体封装的减小引脚计数、较低功率消耗同时仍维持高速连接。本文中描述的实施例中的一或多者实施使用串行器/解串器(Ser/Des)技术来促成半导体封装装置的多个裸片与控制器之间的通信的桥接装置。Ser/Des技术可包含使用以高达、等于、或大于每秒10MT的速度操作的可变速度移位寄存器。速度可根据系统数据处理量要求或系统功率消耗要求改变。举例来说，如果控制器接收高速率的数据传送请求，那么其可增加移位寄存器速度以便维持数据传送性能；相反，如果控制器接收低速率的数据传送请求，那么其可降低移位寄存器速度以便减少所消耗的功率。Ser/Des技术可包含使用差分信令，其中仅采用了数据信号且其中时钟信号由串行器嵌入于数据信号中且由解串器从数据信号恢复。桥接装置可实施本文中描述的特定Ser/Des协议以促成半导体封装装置的多个裸片与控制器之间的通信。在一些实施例中，可省略桥接装置，且实施半导体封装装置的多个裸片与控制器之间的多个串行连接，以实现高速通信(例如，比由到控制器的并行连接所提供的通信速度更高的通信)。

图1展示根据本发明的一或多个实施例的实施串行接口的通信系统100的框图。通信系统100包含控制装置102、桥接装置104、集成电路封装106、集成电路封装108、及引脚P1A到P4A。通信系统100可为存储器系统，例如SSD装置的快闪存储器系统。系统可提供与快闪存储器的高速通信，包含读取及写入过程，且可实施本文中描述的错误校正功能性。

控制装置102可为经配置以管理外部装置与IC封装106及108之间的通信(例如读取/写入请求)的SSD控制器。控制装置102可包含含有芯片上系统(SoC)实施方案的固态磁盘控制器IC、一或多个处理器、RAM、ROM、主机接口、快闪接口、硬件加速器、及错误校正逻辑。在图1中描绘的实施例中，控制装置102包含处理器110(例如一或多个微处理器、专用集成电路(ASIC)、场可编程门阵列(FPGA)等、或其组合)、存储器112、通信管理器114、封装接口116、及错误校正引擎118。存储器112可包含一或多个功能模块，包含用于存取或管理通信管理器114、封装接口116、及错误校正引擎118的逻辑。

通信管理器114可包含用于管理与IC封装106及108的通信的逻辑、硬件、或固件。举例来说，通信管理器114可接收并处理来自试图存取IC封装106、108中的一或多者的外部装置的请求，例如读取请求或写入请求。在一些实施例中，通信管理器114可管理从IC封装106及108接收的报告，且可将对应报告或请求传输到外部装置。通信管理器114可实施用于经由桥接装置104与IC封装106及108通信的一或多个协议。

在一些实施例中，通信管理器114包含使唯一系统地址与装置身份信息相关联的查找表或其它数据结构。举例来说，装置身份信息可包含IC封装的标识符。通信管理器114可接收存取对应于唯一系统地址的存储器的请求，且通信管理器114可产生使用查找表将包含装置身份信息的或基于装置身份信息路由的存取请求传输到桥接装置104的一或多个存取请求(例如读取或写入请求)。在一些实施方案中，装置身份信息指定所指定IC封装的一或多个裸片。在一些实施方案中，装置身份信息省略了指定所指定IC封装的裸片，且桥接装置104经配置以基于包含于存取请求中的信息及例如查找表确定要存取的裸片，如本文中更详细描述。

封装接口116可包含用于实施与桥接装置104通信的Ser/Des协议的逻辑、硬件、或固件。在一些实施例中，本文中关于控制装置102的封装接口116描述的功能性中的任一者可由桥接装置104的控制装置接口124a实施。本文中关于控制装置102的封装接口116描述的功能性中的任一者可连同桥接装置104的控制装置接口124a一起实施。

在一些实施例中，封装接口116实施包含用于使将经由串行接口传输的数据串行化的功能性、及用于将经由串行接口接收的数据解串的功能性的Ser/Des协议。在一些实施例中，Ser/Des协议在发射侧实施有限脉冲响应滤波器(FIR)以预先补偿用于传输的信号且在接收侧实施采用均衡训练阶段的决策反馈均衡器(DFE)，以使对信号长度及信号的传输线特性的自动调整能够将控制器与半导体封装之间使用的任何连接器及印刷电路板迹线考虑在内。

Ser/Des协议可包含可变速度移位寄存器实施方案。Ser/Des协议可以高达、等于、或大于每秒10MT的可变速度操作。Ser/Des协议可提供被合并成‘通路(lane)’的多个高速链路，使得例如4通路高速串行接口可以每秒超过40千兆传送量(GT)操作。在一些实施例中，Ser/Des协议实施编码技术，例如PAM-4编码，且提供以每秒40GT操作的单个SerDes通路。因此，Ser/Des协议可提供以每秒超过160GT操作的4通路PAM-4连接。

在一些实施例中，Ser/Des协议可包含用于数据的串行传输的信令协议。信令协议可提供传输包含经编码时钟信号(例如，嵌入于数据分组的主体中)、或可从数据分组的主体提取的时钟信号的信号。信令协议可包含传输不含单独时钟信号的信号。此可避免数据信号与时钟信号之间的偏斜，且可促成改变串行连接的操作距离，而不会显著影响信号的质量。

在一些实施例中，信令协议可包含差分信令。差分信令可提供电磁干扰(EMI)的经改进处置。举例来说，因为差分信令是基于两个所传输信号之间的差异，所以可在确定信号之间的差异时抵消以相同或类似方式影响两个信号的任何EMI，从而提供对EMI的信号质量降级效应的抵抗性(例如，如相较于采用比较接收到的信号与本地接地的单端式信令的实施例，其中仅接收到的信号可能经受EMI且EMI因此可能难以考虑在内)。可在低电压下采用差分信令，此可帮助减小功率消耗，且可提供可容易地在噪声环境中实施的高共模抑制比(CMRR)。在一些实施例中，信令协议可包含低压差分信令(LVDS)，其可在较长距离内以低功率有效地操作。在一些实施例中，信令协议可包含电流模式逻辑(CML)，其可提供点到点单向信令协议。

在一些实施例中，封装接口116可经由引脚P1A及P2A从桥接装置104接收信号。举例来说，此类信号可为经由引脚P1A及P2A接收的差分信号。封装接口116可处理接收到的信号，或可将接收到的信号传输到通信管理器114以进行处理。封装接口116可经由引脚P3A及P4A将信号传输到桥接装置104。举例来说，此类信号可为经由引脚P3A及P4A发送的差分信号。因此，控制装置102可经由至少4个引脚与桥接装置104介接。在一些实施例中，控制装置102可经由不超过4个引脚与桥接装置104介接。在一些实施例中，控制装置102包含用于从桥接装置104接收信号的至少两个额外引脚、及用于将信号传输到桥接装置104的至少两个额外引脚。因此，在一些实施例中，控制装置102可经由至少8个引脚与桥接装置104介接。在一些实施例中，控制装置102可经由不超过8个引脚与桥接装置104介接。

在一些实施例中，由封装接口116使用的电连接(例如引脚P1A到P4A中的任一者)可支持“热插拔”，且可在控制装置102通电时添加或移除通电IC封装，而不会导致任一装置损坏。

在一些实施例中，桥接装置104实施到控制装置102的光子(例如光纤)连接，其可在两个装置之间提供电隔离。光子连接还可在两个装置之间提供延长的距离。光子连接的实施方案可引入额外延时，且通信协议(例如，如本文中描述)可经配置以容忍命令在可变延时下完成。

在一些实施例中，封装接口116实施允许原始传输时钟被恢复的物理编码子层(PCS)协议。举例来说，PCS可利用例如8B10B、64B65B、64B66B、128B130B、DSQ128的编码方案来确保原始传输时钟可由接收装置恢复。PCS协议可提供将多个串行连接分组在一起以创建通路。PCS协议可提供不同物理层信令方案，例如NRZ或PAM-4以在控制装置102与桥接装置104之间提供较短或较长互连距离。PCS协议还可提供确定特定通道或通路是不活动的(例如，通过检测跨一对差分传输引脚的终端电阻)，且可使对应Ser/Des连接未激活或将其置于睡眠模式或备用状态以节省电力。PCS协议还可支持边带功能以允许由控制装置102传送其它控制及状态消息。

在一些实施例中，PCS协议包含初始化、训练桥接装置104或与桥接装置104进行协议协商，此可尤其提供初始化至少一个新控制装置102、桥接装置104或IC封装106或108，且确保与较旧的此类装置的向后兼容性。在一些实施例中，使用高速串行协议传达将新IC封装在通信系统100中的插入。PCS协议可包含允许将接收均衡功能调谐到高速连接的特定特性的训练模式。举例来说，训练模式可包含改变前驱及后驱FIR分接头及调整接收器中的DFE分接头。

在链路训练之后，由控制装置102实施的通信协议规定控制装置102查询所连接裸片(例如NAND快闪裸片)的数目及/或所连接IC封装的数目。通信协议可规定所述数目由桥接装置104在接收由控制装置102传输的“识别装置”之后报告。在根据通信协议确定连接了多少个裸片之后，控制装置102可实施“唯一系统地址”机制，从而允许命令被导引到特定裸片。地址可在通信协议中的已知位置中以允许容易地进行解码。地址字段还可由“树”拓扑中的互连组件用于唯一地识别复杂拓扑中的单个裸片。在一些实施例中，串行到串行桥接装置104可用于构造复杂高速接口拓扑(例如NAND接口拓扑)。

通信协议可提供将应用于帮助确保命令按正确顺序执行的时间戳字段。此可指示命令被创建的相对时间，使得正确的命令序列可通过接收IC封装或裸片来建立。在一些实施例中，通信协议的发射及接收通道独立地操作且允许裸片或桥接装置发送异步状态命令。

在一些实施例中，通信协议将开放NAND快闪接口(ONFI)或切换模式快闪命令“分组”成在高速串行接口上行进的数据“分组”。“分组”可包含命令或状态消息，且可包含正交换数据的装置的源地址及目的地拓扑地址。分组的有效负载数据可包含实际ONFI/切换命令及读取/写入NAND快闪数据。分组还可包含校验和字段，例如用以指示分组是否含有任何数据错误的循环冗余校验(CRC)字。分组长度可为可变的以适应可变长度快闪命令。通信协议可包含将多个命令合并到一个分组中的同一装置(例如，到同一IC封装或同一裸片)。

通信协议可提供将同时发送到所有IC封装或裸片的全部者或子集的“广播”消息。因此，一个命令可触发多个状态消息。当回复命令时，IC封装或裸片可使用其唯一拓扑地址使得控制装置102了解响应来自哪一装置。

通信协议可规定调整数据传输速率(“波特率”)以节省电力。当存在连接到单个高速连接的少量NAND装置时，则可能无需整个数据带宽。在此情况中，可降低接口的波特率。

在一些实施例中，协议可检测通路倒换(lane reversal)，且自动调换通路使得排序是正确的。有时期望调换高速通路以使PCB路由更容易。

在一些实施例中，当封装接口116在低功率备用状态中停用时，封装接口116支持低功率模式。此可为花费较长时间来执行的经实施中间命令(例如，擦除命令)，或当不存在从控制装置102发送到桥接装置104的数据或存在很少所述数据时。通信协议可规定使封装接口116十分快速地恢复在线使得数据可被交换而不会引发大量启动延时。

由封装接口116实施的通信协议规定检测高速连接的极性，及自动校正所述极性。在一些实施例中，期望调换差分对连接(例如引脚)以使印刷电路板(PCB)路由更容易。通信协议可经配置以自动检测此情况且用接收到的高速数据的逻辑反转来校正此情况。

错误校正引擎118可实施错误校正协议，例如博斯-乔赫里-霍克文黑姆(BCH)、四重顺道编码(QSBC)或低密度奇偶校验(LDPC)编码方案以允许数据错误被控制装置102检测到且校正(例如，来自IC封装106的数据错误，例如来自NAND快闪装置的读取错误)。错误校正引擎118是任选的，且在一些实施方案中，错误校正协议的至少一部分由桥接装置104执行，从而将至少一些错误校正功能性卸载到桥接装置104。因此，桥接装置104可与新的桥接装置调换以更新或改变错误校正协议，而无需调换或修改控制装置102。此还提供较小控制器装置102。在一些实施例中，桥接装置104经配置以实施可重新编程错误校正方法，且错误校正引擎118经配置以将错误校正固件或软件传输到桥接装置104。因此，可升级或改变桥接装置104的错误校正协议，而无需调换桥接装置104。在一些实施例中，错误校正协议可实施帧校验和序列(FCS)，例如循环冗余校验(CRC)以确保数据分组是有效的。错误校正协议还可利用线性反馈移位寄存器(LFSR)实施加扰/解扰功能以使存储于NAND快闪存储器中的数据随机化/减少NAND快闪存储器中的数据读取错误，借此提高数据可靠性。当控制装置102经由封装接口116与IC封装或裸片交换数据时，状态位可用于指示由NAND装置传回的读取数据是否已经进行了错误校正，或数据是否需要数据校正，以促进错误校正协议。

因此，控制装置102规定支持大量IC封装同时抑制控制装置102的引脚计数。此控制装置102的制造成本比替代装置便宜。另外，由控制装置102使用的Ser/Des连接可消耗比替代接口更少的功率。在其中使用可变Ser/Des移位寄存器计时的实施例中，功率消耗可通过在无需高数据传输速率性能时降低时钟速率来进一步减少。而且，在其中Ser/Des连接是自定时的实施例中(用于传输数据的时钟可从所述数据恢复)，可省略在接口上进行DQS训练的过程。此外，可能存在用以在控制装置102与桥接装置104之间进行连接的较少接口信号，且因此，可简化用于安装控制装置102的PCB的设计。此可进一步减小控制装置102的大小。此外，接口信号连接有可能更长，且因此允许创建更大PCB。

替代实施例可使用2.5D硅技术与硅中介层。桥接芯片及多个NAND裸片可经安装在硅中介层技术上。串行连接可在硅中介层上进行。

现在参考桥接装置104，桥接装置104包含处理器120(例如一或多个微处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)等、或其组合)、存储器122、接口124、及错误校正器126。存储器122可包含用于存取接口124及错误校正器126的一或多个功能模块。所述存储器可包含下文更详细描述的缓冲器128。桥接装置104进一步包含引脚，包含引脚P1B到P8B。

桥接装置104可包含用于与控制装置102通信的至少引脚P1B到P4B。因此，桥接装置104可经由至少4个引脚与控制装置102通信。在一些实施例中，桥接装置104可经由不超过4个引脚与控制装置102介接。在采用多个通路连接的一些实施例中，将引脚的数目乘以通路的数目。在一些实施例中，桥接装置104包含用于从控制装置102接收信号的至少两个额外引脚、及用于将信号发射到控制装置102的至少两个额外引脚。因此，在一些实施例中，桥接装置104可经由至少8个引脚与控制装置102介接。在一些实施例中，桥接装置104可经由不超过8个引脚与控制装置102介接。

桥接装置104可包含用于与IC封装106及108并行通信的至少引脚P5B到P8B。因此，桥接装置104可经由至少4个引脚与IC封装106及108并行通信。在一些实施例中，桥接装置104可经由不超过4个引脚与IC封装106及108并行介接。在一些实施例中，桥接装置104包含用于从IC封装106及108接收信号的至少两个额外引脚、及用于将信号发射到IC封装106及108的至少两个额外引脚。因此，在一些实施例中，桥接装置104可经由至少8个引脚与IC封装106及108并行介接。在一些实施例中，桥接装置104可经由不超过8个引脚与IC封装106及108并行介接。

在一些实施例中，桥接装置104经由线接合技术或经由穿硅通孔(TSV)连接到IC封装106及108(例如，连接到IC封装106及108的裸片)。

接口124可包含用于与控制装置102的封装接口116介接的控制装置接口124a、及用于与IC封装106及108介接的封装接口124b。控制装置接口124a可经配置以串行连接到封装接口116(例如，通过至少引脚P1B到P4B)，且可经配置以实施Ser/Des功能性，例如本文中描述的Ser/Des功能性中的任一者。封装接口124b可经配置以并联连接到IC封装106及108(例如，通过至少引脚P5B到P8B，其可规定与IC封装106及108并行地发射差分信号及接收差分信号)。接口124可实施Ser/Des协议、PCS协议、或本文中描述的任何其它通信协议中的任一者，包含上文参考控制装置102及参考控制装置102的封装接口116论述的协议。

在一些实施例中，接口124可包含或可存取使唯一系统地址与目的地IC封装及/或裸片相关联的查找表或其它数据结构。接口124可从控制装置102接收存取对应于唯一系统地址的存储器的请求，且接口124可产生将经由封装接口124b传输到指定IC封装的一或多个存取请求，例如读取或写入请求。在一些实施例中，桥接装置104可将请求并行传输到所有多个目的地IC封装。

错误校正器126可为用于对控制装置102与IC封装106及108之间经由桥接装置104传输的通信实施错误校正的逻辑、硬件、或固件。类似于上文关于错误校正引擎118描述的协议，错误校正器126可实施错误校正协议，例如博斯-乔赫里-霍克文黑姆(BCH)、四重顺道编码(QSBC)或低密度奇偶校验(LDPC)编码方案以允许数据错误被检测到且被校正(例如，来自IC封装106的数据错误，例如来自NAND快闪装置的读取错误)。此规定将至少一些错误校正功能性从控制装置102卸载到桥接装置104，此可允许较小控制装置102。在一些实施方案中，桥接装置104可与新的桥接装置调换以升级或改变错误校正协议，而无需调换或修改控制装置102。在一些实施例中，错误校正器126经配置以实施可重新编程错误校正方法。举例来说，错误校正器126可存取存储在桥接装置104上或可由桥接装置104存取的错误校正固件130，且可使用错误校正固件130实施错误校正协议。在一些实施方案中，控制装置102的错误校正引擎118经配置以将经升级或不同错误校正固件传输到桥接装置104，且桥接装置104可基于所传输的错误校正固件代替或更新错误校正固件130。因此，可在不交换桥接装置104的情况下升级或改变桥接装置104的错误校正协议。在一些实施例中，错误校正协议可实施帧校验和序列(FCS)，例如循环冗余校验(CRC)以确保所传送数据分组是有效的。错误校正协议还可利用线性反馈移位寄存器(LFSR)来实施加扰/解扰功能以使存储于NAND快闪存储器中的数据随机化及减少NAND快闪存储器中的数据读取错误，借此改进数据可靠性。当桥接装置104将数据传输到控制装置102时，错误校正器126可产生指示由IC封装106或108中的至少一者传回的读取数据是否已经进行错误校正或数据是否需要进行数据校正的数据的状态位，以促进错误校正协议。

缓冲器128可由桥接装置104用于实施本地命令缓冲，从而允许控制装置102将大量命令发出到多个裸片，及接着在这些命令由IC封装106及108处理时异步地接收这些命令的结果。因此，可改进控制装置102的每秒输入/输出(IOPS)，这是因为可并行执行大量命令。

现在参考IC封装106，IC封装106包含控制器132及包含裸片136a到裸片136n的多个裸片136。控制器132可包含一或多个处理器(例如一或多个微处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)等、或其组合)及存储用于存取多个裸片136且用于与桥接装置104通信的逻辑的存储器。IC封装106还包含连接到桥接装置104的引脚(例如，桥接装置104的引脚P5B到P8B)的引脚P1C到P4C。引脚P1C及P2C可经配置以桥接装置104接收差分信号，且引脚P3C及P4C可经配置以将差分信号传输到桥接装置104。在一些实施方案中，IC封装106包含用于与桥接装置104通信的额外引脚(例如4个额外引脚或更多)。

IC封装106可为存储器装置，例如NAND快闪存储器装置。在一些实施例中，裸片136可包含一或多个裸片。裸片136可包含或可定义存储器单元阵列。控制器134可包含用于存取存储器单元阵列及用于实施从桥接装置104接收的命令(例如读取或写入命令)的逻辑及电路。控制器132可包含例如输入/输出控制电路、逻辑控件、状态寄存器、地址寄存器、命令寄存器、高电压发生器、列缓冲器、列解码器、数据寄存器、感测放大器、及行地址解码器中的任一者。

IC封装108包含控制器134、包含裸片138a到138n的多个裸片138、及引脚P1D到P4D。IC封装108可类似于IC封装106，且IC封装108的组件可类似于本文中描述的IC封装106的对应组件。在一些实施例中，可从通信系统100省略IC封装108。在一些实施例中，通信系统100可包含除了IC封装106及108之外的IC封装。在一些实施例中，两个或更多个IC封装可直接通信，而不涉及控制装置102(经由例如桥接装置104或另一路径)，例如以协调擦除命令调度使得同时进行的擦除操作不会同时发生，同时发生会导致出现高功率情况。IC封装命令还有可能由不同IC封装在不同时间完成。为了避免使控制装置102轮询命令的状态，IC封装可经配置以在无需由控制装置102提示的情况下发送状态消息。控制装置102可经配置以在报告到达时对其进行处理，而非直接请求状态消息。

图2A到图2B展示根据本发明的实施例的包含不同半导体封装装置的通信系统100的配置。图2A展示其中桥接装置104与IC封装106及108一起经囊封于囊封剂204中的通信系统100。经囊封桥接装置104、IC封装106及108、及囊封剂204构成封装装置202a。控制装置102经由桥接装置104通信地连接到封装装置202a。封装装置202a向由囊封剂204囊封的桥接装置104、IC封装106、及IC封装108提供经改进结构支撑及保护。

图2B展示其中桥接装置104被安置在囊封IC封装106及108的囊封剂204外的通信系统100。经囊封IC封装106及108及囊封剂204构成封装装置202b。控制装置102经由桥接装置104通信地连接到封装装置202a。封装装置202b提供容易地改变、更新、修复或以其它方式维护通信系统100的组件。举例来说，桥接装置104或封装装置202b可容易地用经升级或功能组件进行调换(例如，如果组件发生故障)，而无需调换或更换桥接装置104或封装装置202b中的另一者。

图2C展示其中桥接装置104被安置在封装装置202b外的通信系统100。封装装置202b包含IC封装106、及IC封装108、及囊封IC封装106及IC封装108的囊封剂204。在一些实施例中，封装装置202b是包含并行总线的NAND快闪装置。所描绘通信系统100在封装装置202b内部实施并行总线，且在封装装置202b与桥接装置104之间、及在桥接装置104与控制装置102之间实施串行连接。

图2D展示其中桥接装置104被安置在封装装置202b及封装装置202b'外的通信系统100。图2D中展示的通信系统100类似于图2C中展示的通信系统，但包含额外封装装置。封装装置202b及封装装置202b'并联连接到桥接装置104。

图2E展示其中桥接装置104安置在封装装置202b与封装装置202b'外的通信系统100。图2E中展示的通信系统100类似于图2D中展示的通信系统，但封装装置202b及封装装置202b'串联连接到桥接装置104。

图3A展示根据本发明的一或多个实施例的省略了桥接装置104且包含各自串行连接到控制装置102的IC封装的通信系统100的修改。串行连接可为高速串行连接(例如，每秒实施10MT或更多)。串行连接可使用本文中论述的技术、组件、或协议中的任一者实施。

图3A中展示的控制装置102包含至少引脚P1A到P8A。引脚P1A及P2A可经配置以从IC封装106接收差分信号，且引脚P3A及P4A可经配置以将差分信号传输到IC封装106。控制装置102每所连接IC封装可类似包含至少4个引脚，例如连接到IC封装108的引脚P5A到P8A。在一些实施例中，控制装置102每所连接IC封装包含不超过4个引脚。在一些实施例中，多于4个引脚经连接到每一IC封装(例如，8个引脚或更多经连接到每一IC封装)。在一些实施例中，不超过8个引脚经连接到每一IC封装。因此，可使控制装置102的引脚计数及大小较小，同时提供与IC封装106及108的高速串行通信。

IC封装106可包含包括裸片136a到136n的多个裸片136。在一些实施例中，裸片136中的每一者可具有其自身高速接口，其用在裸片136中或连接到裸片136的Ser/Des接口实施，所述高速接口直接连接到IC封装106的引脚(例如引脚P1C到P4C)作为点到点串行连接。IC封装108可类似地进行配置。举例来说，如图3A中展示，每一IC封装包含可管理与控制装置102的点到点连接且可并联或串联连接到裸片136的控制器。控制器还可包含用于本地错误校正的错误校正器126，如展示。

图3B展示图3A中展示的通信系统100的修改，其中IC封装106及108不包含错误校正功能性，且其中控制装置102使用错误校正引擎118实施错误校正。

图3C展示图3A中展示的通信系统100的另一修改，其中IC封装106的至少两个裸片136各自串联连接到控制装置102。连接可由包含在裸片136上的裸片特定控制器132及132'管理。在一些实施例中，可实施两个以上裸片136，或可实施单个裸片136。在一些实施例中，可实施额外IC封装，其可包含一或多个裸片特定串行连接、或本文中描述的其它配置。

图4展示根据本发明的一或多个实施例的使用串行接口及并行接口的用于半导体封装的通信方法。所述方法包含框410到450，且可使用本文中所描述的通信系统100实施。在框410，封装装置的串行接口可从外部控制器接收包括装置身份信息的第一通信，第一通信根据不含单独时钟信号的差分数据信令协议配置。在框420，封装控制器可基于装置身份信息识别第一半导体裸片。在框430，封装控制器可经由并行接口将第二通信路由到第一半导体裸片。在框440，封装控制器可经由并行接口从第一半导体裸片接收第三通信。在框450，封装控制器可经由使用不含单独时钟信号的差分数据信令协议的串行接口将基于第三通信的第四通信传输到外部控制器。

更详细地，在框410，封装装置的串行接口可从外部控制器接收包括装置身份信息的第一通信，第一通信根据不含单独时钟信号的差分数据信令协议配置。举例来说，通信系统100的桥接装置104可经由控制装置接口124a从控制装置102接收第一通信(例如命令)。控制装置可根据差分数据信令协议配置所述通信，例如根据LVDS协议或CML协议。控制装置102可配置所述通信以包含嵌入式时钟信号(例如，包含于数据分组的主体、或一或多个数据分组的主体中)。桥接装置104可经配置以根据差分数据信令协议接收命令，且可经配置以重构或解码嵌入式时钟信号。在一些实施例中，桥接装置104可实施“地址”机制，从而允许命令被导引到特定裸片。地址可在通信协议中的已知位置中以允许容易的解码。地址字段还可由“树”拓扑中的互连组件使用以唯一地识别复杂拓扑中的单个裸片。地址机制可包含指定作为命令的目的地的针对装置的装置身份信息(例如虚拟地址)。

在框420，封装控制器可基于装置身份信息识别第一半导体裸片。封装控制器可为桥接装置104的控制器，且可包含处理器120、存储器122、及接口124。封装控制器可实施存储在桥接装置104上的错误校正器126。在一些实施例中，接口124可包含或可存取使唯一系统地址及目的地IC封装及/或裸片相关联的查找表或其它数据结构。接口124可接收(例如作为第一通信)存取对应于唯一系统地址的存储器的请求，且接口124可产生将传输到指定IC封装的一或多个存取请求(例如作为第二通信)，例如读取或写入请求。

在框430，封装控制器可经由并行接口将第二通信路由到第一半导体裸片。举例来说，桥接装置104可经由接口124的封装接口124b将读取或写入请求、或一些其它请求传输到指定IC封装。在一些实施例中，装置身份信息可指定包含于多个IC封装中的多个裸片，且桥接装置104可将所述请求并行传输到所有指定IC封装。

在框440，封装控制器可经由并行接口从第一半导体裸片(例如指定半导体裸片)接收第三通信。举例来说，第三通信可为对读取请求的响应，且可包含所请求数据。桥接装置104可经由封装接口124b从包含指定半导体裸片的指定IC封装接收第三通信。在其中桥接装置104将请求并行传输到多个IC封装的一些实施例中，桥接装置104可异步地接收响应(第三通信)，且桥接装置104可将在响应中接收的数据存储于缓冲器128中直到所有或足够数据已经被收集以报告给控制装置102为止。

在框450，封装控制器可经由使用不含单独时钟信号的差分数据信令协议的串行接口将基于第三通信的第四通信传输到外部控制器。第四通信可为第三通信的经处理版本。第四通信可针对差分信令进行配置，且可包含嵌入式时钟信号。在一些实施例中，第四通信包含从安置于相应多个IC封装中的多个裸片接收的分批数据。第四通信可经由控制装置接口124a使用到控制装置102的串行连接传输。因此，桥接装置104可有效使用Ser/Des技术来实施与控制装置102的经改进通信。

虽然已参考本发明的特定实施例描述且说明了本发明，但这些描述及说明不具限制性。所属领域的技术人员应理解，可作出各种改变，且可代替等效物而不背离由所附权利要求书所界定的本发明的真正精神及范围。说明可能不一定按比例绘制。归因于制造工艺及公差，在本发明中的艺术再现与实际设备之间可能存在区别。可存在未具体说明的本发明的其它实施例。说明书及图式应被视为说明性而非限制性。可作出修改以将特定情形、材料、物质组成、方法、或过程调适到本发明的目标、精神及范围。所有此类修改都希望是在本发明所属的权利要求书的范围内。虽然已经参考按特定顺序执行的特定操作描述了本文中揭示的方法，但应理解，可组合、细分、或重新排序这些操作以形成等效方法而不背离本发明的教示。因此，除非本文中明确指示，否则操作的顺序及分组并非限制。

Claims (25)

1.一种用于串行通信的系统，其包括：

控制器；

半导体封装，其包括多个半导体裸片；及

串行接口，其经配置以将所述多个半导体裸片连接到所述控制器，其包括：

控制器到封装连接；及

封装到控制器连接，

其中所述串行接口经配置以通过采用使用包含嵌入式时钟信号的差分数据信令的信令协议以在所述控制器与所述多个半导体裸片之间传送数据，其中所述嵌入式时钟信号的速率经配置为可变的以适应所述数据的可变的传送速率，且其中使用所述串行接口和所述信令协议将所述数据的所述传送速率通过所述控制器通信到所述多个半导体裸片。

2.根据权利要求1所述的系统，其中所述信令协议是LVDS及CML中的一者。

3.根据权利要求1所述的系统，其中使用差分数据信令的所述信令协议实施数据信号与所述嵌入式时钟信号。

4.根据权利要求1所述的系统，其中所述控制器经配置以选择性地设置所述嵌入式时钟信号的所述速率以最小化功率消耗、最大化数据传送性能、或两者。

5.根据权利要求1所述的系统，其中所述串行接口包括桥接装置，所述桥接装置经配置以串行地连接到所述控制器，且经配置以经由至少一个并行总线连接并联连接到所述多个半导体裸片。

6.根据权利要求5所述的系统，其中所述桥接装置经配置以实施错误校正技术。

7.根据权利要求6所述的系统，其中所述桥接装置经配置以基于从所述控制器接收的指令对所述错误校正技术进行重新编程。

8.根据权利要求5所述的系统，其中所述串行接口包含于所述半导体封装中，且所述半导体封装包括囊封所述多个半导体裸片且囊封所述桥接装置的囊封材料。

9.根据权利要求5所述的系统，其中所述半导体封装包括囊封所述多个半导体裸片的囊封材料，且所述桥接装置安置在所述囊封材料外。

10.根据权利要求5所述的系统，其中：

所述控制器到封装连接包括连接到所述控制器的第一引脚及第二引脚，且所述控制器到封装连接经配置以使用所述第一引脚及所述第二引脚将差分信号传输到所述控制器；且

所述封装到控制器连接包括连接到所述控制器的第三引脚及第四引脚，且所述封装到控制器连接经配置以使用所述第三引脚及所述第四引脚从所述控制器接收差分信号。

11.根据权利要求1所述的系统，其中所述串行接口经配置以每通路使用四个引脚实施多个通路，且所述多个通路中的一者包括所述控制器到封装连接及所述封装到控制器连接。

12.根据权利要求1所述的系统，其包括包含所述串行接口的多个串行接口，所述多个串行接口将所述多个半导体裸片分别连接到所述控制器。

13.一种半导体封装，其包括：

多个快闪存储器裸片；及

桥接装置，其包括：

高速串行接口，其连接到外部控制器；及

并行接口，其并联连接到多个半导体裸片，

其中所述串行接口经配置以通过采用使用包含嵌入式时钟信号的差分数据信令的信令协议以在所述外部控制器与所述多个半导体裸片之间传送数据，其中所述嵌入式时钟信号的速率经配置为可变的以适应所述数据的可变的传送速率，且其中使用所述串行接口和所述信令协议将所述数据的所述传送速率通过所述外部控制器通信到所述多个半导体裸片。

14.根据权利要求13所述的半导体封装，其中所述桥接装置经配置以根据所述桥接装置可存取的错误校正固件实施错误校正技术。

15.根据权利要求14所述的半导体封装，其中所述桥接装置经配置以基于从所述控制器接收的指令对所述错误校正固件进行重新编程。

16.根据权利要求13所述的半导体封装，其中所述桥接装置包括控制器，所述控制器经配置以确定包含于经由高速串行接口接收的第一通信中的装置识别，且经配置以作为响应基于所述装置识别经由所述串行接口将第二通信传输到所述多个存储器裸片中的一或多者。

17.一种用于包括封装控制器、串行接口、及并行接口的半导体封装的通信的方法，所述方法包括：

通过所述串行接口从外部控制器接收包括装置身份信息的第一通信，所述第一通信经配置以根据包含嵌入式时钟信号的差分数据信令协议在所述外部控制器与所述半导体封装之间传送数据，其中所述嵌入式时钟信号的速率经配置为可变的以适应所述数据的可变的传送速率，且其中使用所述串行接口和所述差分数据信令协议将所述数据的所述传送速率通过所述外部控制器通信到所述半导体封装；

由所述封装控制器基于所述装置身份信息识别第一半导体裸片；

由所述封装控制器经由所述并行接口将第二通信路由到所述第一半导体裸片；

由所述封装控制器经由所述并行接口从所述第一半导体裸片接收第三通信；及

由所述封装控制器使用包含所述嵌入式时钟信号的所述差分数据信令协议经由所述串行接口将基于所述第三通信的第四通信传输到所述外部控制器。

18.根据权利要求17所述的方法，其中所述第一通信是执行操作的命令，且其中所述第三通信指示所述操作被实施。

19.根据权利要求18所述的方法，其中所述第一通信的所述装置身份信息指定所述第一半导体裸片及第二半导体裸片，且进一步包括：

由所述封装控制器经由所述并行接口从所述第二半导体裸片接收第五通信；及

由所述封装控制器经由所述串行接口基于所述第五通信将第六通信传输到所述外部控制器。

20.根据权利要求19所述的方法，其中所述第六通信与所述第四通信异步地传输。

21.根据权利要求17所述的方法，其进一步包括由所述封装控制器响应于接收所述第三通信产生所述第四通信及将所述第四通信存储于缓冲器中以传输到所述外部控制器。

22.根据权利要求17所述的方法，其进一步包括由所述封装控制器初始化用于与所述外部控制器进行通信的协议。

23.根据权利要求17所述的方法，其中所述第一通信包括所述嵌入式时钟信号。

24.根据权利要求23所述的方法，其进一步包括：

由所述外部控制器配置所述嵌入式时钟信号的速率；及

由所述外部控制器传输包括所述嵌入式时钟信号的所述第一通信。

25.根据权利要求24所述的方法，其进一步包括由所述外部控制器配置所述嵌入式时钟信号的所述速率以最小化功率消耗、最大化数据传送性能、或两者。