KR102516027B1

KR102516027B1 - 헤더 처리 장치, 프로세서 및 전자장치

Info

Publication number: KR102516027B1
Application number: KR1020160091867A
Authority: KR
Inventors: 조운용; 박대건; 이준희
Original assignee: 삼성전자주식회사
Priority date: 2016-07-20
Filing date: 2016-07-20
Publication date: 2023-03-31
Also published as: CN107645487B; KR20180010359A; US20180026748A1; US10193660B2; CN107645487A

Abstract

본 발명의 일 실시예에 따른 헤더 처리 장치는, 수신한 패킷에 포함된 헤더의 에러를 검출하여 헤더 에러 검출 결과를 출력하는 에러 검출부; 상기 헤더의 종류 정보 및 상기 헤더 에러 검출 결과를 기초로 상기 헤더에서 제1 정보 및 제2 정보를 선택하는 제어부; 및 상기 제1 정보 및 상기 제2 정보를 병합하여 상기 헤더와 상이한 포맷을 갖는 공통 포맷의 헤더를 생성하는 재할당부를 포함할 수 있다.

Description

헤더 처리 장치, 프로세서 및 전자장치 {HEADER PROCESSING DEVICE, PROCESSOR AND ELECTRONIC DEVICE}

본 발명은 헤더 처리 장치, 프로세서 및 전자장치에 관한 것이다.

모바일 기기는 다양한 기능과 성능을 갖는 구성요소들이 결합되어 구성되므로, 이들 구성요소들 사이의 인터페이스에 대한 협력이 필요하다. MIPI(Mobile Industry Processor Interface)는 이러한 모바일 기기를 구성하는 각각의 구성요소들 사이의 인터페이스를 규정하기 위해 설립되었다.

MIPI에서 규정된 바에 따르면, 모바일 기기를 구성하는 다양한 구성요소들 사이의 데이터 전달은 다음과 같은 흐름을 갖는다. 우선, 송신측 링크계층은 상위 계층에서 전달받은 데이터를 전송하기 위해 헤더 및 에러 체크 정보를 생성하고 이를 데이터에 첨부한 패킷을 송신측 물리계층을 통해 수신측으로 전송한다. 수신측 링크계층은 송신측에서 전송된 패킷을 수신측 물리계층을 통해 전달받고 패킷에 포함된 헤더와 에러 체크 정보를 기초로 신뢰성있는 데이터를 상위 계층으로 전달한다.

여기서, 헤더는 데이터를 처리하기 위해 필요한 정보와 더불어 해당 정보의 유효성을 검사하기 위한 정보를 포함하는 것으로, 물리계층의 특성에 따라 그 형태가 결정되므로 물리계층의 종류에 따라 헤더의 포맷이 상이할 수 있다.

이 경우, 송신측 링크계층 및 수신측 링크계층은 각각 상이한 포맷을 갖는 헤더를 처리하기 위해 별도의 링크 경로를 구비하여야 하므로, 동일한 기능을 수행하는 모듈을 중복적으로 구비하게 되고 칩 사이즈가 커진다는 단점이 있다.

본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 수신측에서 하나의 링크 경로를 통해 서로 상이한 포맷의 헤더를 처리할 수 있는 헤더 처리 장치, 프로세서 및 전자장치를 제공하는 데 있다.

본 발명의 일 실시예에 따른 헤더 처리 장치는, D-PHY 헤더를 포함하는 제1 패킷 및 C-PHY 헤더를 포함하는 제2 패킷의 헤더 에러를 검출하여 헤더 에러 검출 결과를 출력하는 에러 검출부; 상기 제1 패킷 및 상기 제2 패킷에 포함된 헤더의 종류 정보와 상기 헤더 에러 검출 결과를 기초로 상기 D-PHY 헤더 및 C-PHY 헤더 각각에서 헤더 에러가 검출되지 않은 Data ID 및 패킷 데이터 필드 정보를 선택하는 제어부; 및 상기 제어부에 의해 선택된 Data ID 및 패킷 데이터 필드 정보를 병합하여 공통 포맷의 헤더를 생성하는 재할당부를 포함할 수 있다.

본 발명의 일 실시예에 따른 프로세서는, 제1 헤더를 포함하는 제1 패킷을 수신하는 제1 물리계층; 제2 헤더를 포함하는 제2 패킷을 수신하는 제2 물리계층; 상기 제1 패킷 및 상기 제2 패킷에 각각 포함된 제1 헤더 및 상기 제2 헤더를 제3 헤더로 변환한 후, 상기 제3 헤더의 파싱 및 데이터 인터리빙을 거쳐 출력하는 링크계층; 및 상기 링크계층에 의해 출력된 데이터를 처리하는 코어 프로세서를 포함할 수 있다.

본 발명의 일 실시예에 따른 전자장치는, 제1 헤더를 포함하는 제1 패킷 또는 제2 헤더를 포함하는 제2 패킷을 생성하여 전송하는 적어도 하나의 센서; 및 상기 제1 패킷 및 상기 제2 패킷을 수신하고, 상기 제1 헤더 및 상기 제2 헤더를 제3 헤더로 변환한 후, 상기 제3 헤더를 포함하는 제3 패킷을 처리하는 프로세서를 포함할 수 있다.

본 발명의 일 실시예에 따른 헤더 처리 장치는, 서로 상이한 포맷의 헤더를 새로운 공통 포맷의 헤더로 변환한 후 하나의 링크 경로에서 처리할 수 있도록 한다. 이에 따라, 서로 상이한 포맷의 헤더를 처리하기 위해 별도의 링크 경로를 구비할 필요가 없으며, 동일한 기능을 수행하는 모듈을 중복적으로 구비할 필요가 없어 칩 사이즈를 줄일 수 있다.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.

도 1은 본 발명의 일 실시예에 따른 헤더 처리 장치가 적용될 수 있는 전자 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 헤더 처리 장치가 적용될 수 있는 전자 장치의 일 구현예를 나타내는 도면이다.
도 3은 도 2에 도시된 전자장치의 각 구성요소 사이에서 전송되는 패킷의 구조를 도시하는 도면이다.
도 4는 도 3에 도시된 패킷에 포함될 수 있는 D-PHY 헤더의 구조를 도시하는 도면이다.
도 5는 도 3에 도시된 패킷에 포함될 수 있는 C-PHY 헤더의 구조를 도시하는 도면이다.
도 6은 서로 상이한 포맷을 갖는 헤더를 처리할 수 있는 수신측 링크계층을 도시하는 도면이다.
도 7은 본 발명의 일 실시예에 따른 헤더 처리 장치가 적용된 수신측 링크계층을 도시하는 도면이다.
도 8은 도 7에 도시된 헤더 처리 장치에 의해 변환된 헤더의 구조를 도시하는 도면이다.
도 9는 본 발명의 일 실시예에 따른 헤더 처리 장치를 나타내는 블록도이다.
도 10은 도 9에 도시된 제어부의 상세 구성을 나타내는 블록도이다.
도 11은 도 9에 도시된 재할당부의 상세 구성을 나타내는 블록도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.

도 1은 본 발명의 일 실시예에 따른 헤더 처리 장치가 적용될 수 있는 전자 장치를 나타내는 블록도이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 헤더 처리 장치가 적용될 수 있는 전자 장치(1000)는, 디스플레이 장치(1100), 메모리(1200), 통신 모듈(1300), 센서 모듈(1400), 및 프로세서(1500) 등을 포함할 수 있다. 전자 장치(1000)는 예를 들어 스마트폰, 태블릿 PC, 랩톱 컴퓨터 등의 모바일 기기 외에, 텔레비전, 데스크톱 컴퓨터 등을 포함할 수 있다.

전자 장치(1000)를 구성하는 디스플레이 장치(1100), 메모리(1200), 통신 모듈(1300), 센서 모듈(1400) 및 프로세서(1500) 등의 구성요소는 버스(1600)를 통해 서로 통신을 수행하여 데이터를 전달할 수 있다.

도 2는 본 발명의 일 실시예에 따른 헤더 처리 장치가 적용될 수 있는 전자 장치의 일 구현예를 나타내는 도면이다.

도 2를 참조하면, 전자 장치는 제1 센서모듈(1400), 제2 센서모듈(1400') 및 프로세서(1500)를 포함할 수 있으며, 제1 센서모듈(1400) 및 제2 센서모듈(1400')은 각각 데이터를 생성하여 프로세서(1500)로 전송할 수 있다.

제1 센서모듈(1400) 및 제2 센서모듈(1400')은 각각 제1 센서(1410) 및 제2 센서(1410')에 의해 생성한 데이터를 링크계층(1420, 1420') 및 물리계층(1430, 1430')을 거쳐 프로세서(1500)로 전송할 수 있다.

제1 센서(1410) 및 제2 센서(1410')는 상위 계층을 구성하는 것으로, 예를 들어 이미지 센서일 수 있다. 제1 센서(1410) 및 제2 센서(1410')는 이미지 신호를 생성하여 하위 계층인 링크계층(1420, 1420')으로 제공할 수 있다.

링크계층(1420, 1420')은 상위 계층과 물리 계층을 연결하기 위한 것으로, 상위 계층인 제1 센서(1410) 및 제2 센서(1410')로부터 데이터, 즉, 이미지 신호를 전달받고, 이에 대한 헤더 및 에러 체크 정보(예를 들어, CRC 체크섬)를 생성한 후 데이터에 첨부하여 패킷을 생성할 수 있다.

물리계층(1430, 1430')은 제1 센서모듈(1400) 및 제2 센서모듈(1400')과 전송매체인 버스(1600) 사이의 인터페이스를 제공하기 위한 것으로, MIPI에서는 물리계층으로 D-PHY, C-PHY 및 M-PHY를 규정하고 있다. 여기서, D-PHY 및 C-PHY는 주로 미디어 데이터 송수신을 위해 사용되고, M-PHY는 주로 메모리와의 데이터 송수신을 위해 사용되는 것이다. 도 2에서는 제1 센서모듈(1400)은 C-PHY(1430)를, 제2 센서모듈(1400')은 D-PHY(1430')를 사용하는 경우를 예시하고 있다. 링크계층(1420, 1420')에 의해 생성된 패킷은 물리계층(1430, 1430') 및 버스(1600)를 통해 프로세서(1500)로 전송될 수 있다.

프로세서(1500)는 제1 센서모듈(1400) 및 제2 센서모듈(1400')로부터 전송된 패킷을 수신하고, 패킷에 포함된 헤더와 에러 체크 정보를 이용하여 신뢰성 있는 데이터를 추출한 후 처리할 수 있다.

구체적으로, 프로세서(1500)는 물리계층(1530, 1530'), 링크계층(1520) 및 코어 프로세서(1510)를 포함할 수 있다.

프로세서(1500)는 C-PHY(1430)를 사용하는 제1 센서모듈(1400) 및 D-PHY(1430')를 사용하는 제2 센서모듈(1400')로부터 패킷을 수신하기 위해 물리계층으로 C-PHY(1530) 및 D-PHY(1530')를 모두 포함할 수 있다.

링크계층(1520)은 C-PHY(1530) 및 D-PHY(1530')를 통해 전달받은 패킷에 포함된 헤더와 에러 체크 정보를 이용하여 신뢰성있는 데이터를 추출한 후 상위 계층으로 전달할 수 있다.

코어 프로세서(1510)는 상위 계층을 구성하는 것으로, 링크계층(1520)으로부터 전달받은 데이터를 처리할 수 있다.

도 3은 도 2에 도시된 전자장치의 각 구성요소 사이에서 전송되는 패킷의 구조를 도시하는 도면이다.

도 3을 참조하면, 패킷(P)은 헤더(H), 페이로드(D) 및 에러 체크 정보(E)를 포함할 수 있다.

여기서, 헤더(H)는 상술한 바와 같이 송신측의 링크계층(1420, 1420')에서 생성되는 것으로, 헤더(H)의 포맷은 전송되는 물리계층의 종류에 따라 상이할 수 있다.

예를 들어, 제1 센서모듈(1400)은 C-PHY(1430)를 통해 패킷을 전송하고, 제2 센서모듈(1400')은 D-PHY(1430')를 통해 패킷을 전송하므로, 양 패킷에 포함되는 헤더는 서로 상이한 포맷을 가질 수 있다.

도 4는 도 3에 도시된 패킷에 포함될 수 있는 D-PHY 헤더의 구조를 도시하는 도면이다.

도 4를 참조하면, D-PHY를 통해 전송되는 패킷에 포함되는 D-PHY 헤더(H1)는 8 비트의 Data ID 필드(ID), 16 비트의 패킷 데이터 필드(Packet Data Field)(WC 또는 Pr) 및 8 비트의 ECC(Error Correction Code) 필드(ECC)를 포함하여 4 바이트로 구성될 수 있다. 여기서, 패킷 데이터 필드(WC 또는 Pr)에는 워드 카운트(Word Count) 또는 파라미터 정보가 포함될 수 있다.

예를 들어 D-PHY가 4개의 데이터 레인으로 구성된 경우, D-PHY 헤더(H1)를 구성하는 4 바이트가 1 바이트씩 나뉘어져 각각의 데이터 레인을 통해 수신될 수 있다.

도 5는 도 3에 도시된 패킷에 포함될 수 있는 C-PHY 헤더의 구조를 도시하는 도면이다.

도 5를 참조하면, C-PHY를 통해 전송되는 패킷에 포함되는 C-PHY 헤더(H2)는 8 비트의 Reserved 필드(R), 8 비트의 Data ID 필드(ID), 16 비트의 패킷 데이터 필드(Packet Data Field)(WC 또는 Pr) 및 16 비트의 CRC 체크섬(Cyclic Redundancy Checking Checksum) 필드(CRC)를 포함하는 6 바이트의 단위 헤더가 2N개 중복된 형태로 구성될 수 있다. 여기서, N은 C-PHY를 구성하는 데이터 레인의 개수이다.

예를 들어 C-PHY가 3개의 데이터 레인으로 구성된 경우, C-PHY 헤더는 상술한 6 바이트의 단위 헤더가 6개 중복된 형태로 구성될 수 있으며, 각각의 데이터 레인을 통해 2개의 단위 헤더가 순차로 수신될 수 있다.

도 6은 서로 상이한 포맷을 갖는 헤더를 처리할 수 있는 수신측 링크계층을 도시하는 도면이다.

예를 들어 물리계층이 D-PHY 및 C-PHY를 포함하는 경우, D-PHY 헤더(H1) 및 C-PHY 헤더(H2)는 상술한 바와 같이 서로 상이한 포맷을 가진다. 따라서, 링크계층(1520)은 D-PHY 헤더(H1)를 처리하기 위한 경로 및 C-PHY 헤더(H2)를 처리하기 위한 경로를 별도로 구비하여야 한다.

D-PHY의 경우 1 비트 이하의 에러가 주로 발생하므로 헤더 에러 체크를 위해 ECC를 포함하는 헤더를 사용하고, C-PHY의 경우 2 비트 이상의 에러가 주로 발생하므로 헤더 에러 체크를 위해 복수의 CRC 체크섬을 포함하는 헤더를 사용한다.

이에 따라, D-PHY 헤더를 처리하기 위한 경로는 ECC를 이용하여 헤더 에러를 체크(1522)하도록 구성되고, C-PHY 헤더를 처리하기 위한 경로는 복수의 CRC 체크섬을 이용하여 각 단위 헤더의 에러를 체크한 후 에러가 없는 유효한 단위 헤더 정보를 선택(1522')하도록 구성된다.

그러나, 양 경로에서 헤더 에러 체크를 제외한 나머지 구성, 즉, 레인머징(1521, 1521')과 헤더파싱 및 데이터 인터리빙(1523, 1523')은 서로 동일한 기능을 수행하는 것이다.

도 6에 도시된 바와 같이 링크계층을 구성할 경우 동일한 기능을 수행하는 모듈을 중복적으로 구비하게 되므로 칩 사이즈가 커지게 된다.

도 7은 본 발명의 일 실시예에 따른 헤더 처리 장치가 적용된 수신측 링크계층을 도시하는 도면이다.

도 7을 참조하면, 링크계층(1520)은 하나의 링크 경로를 통해 서로 상이한 포맷의 헤더를 처리할 수 있도록 헤더 처리 장치(900)를 구비한다.

구체적으로, 레인머징(1521)은 물리계층, 즉 D-PHY 및 C-PHY를 구성하는 복수개의 데이터 레인을 통해 전송된 데이터를 머징(merging)하여 헤더 처리 장치(900)로 전달할 수 있다.

헤더 처리 장치(900)는 서로 상이한 포맷의 헤더, 즉 D-PHY 헤더(H1) 및 C-PHY 헤더(H2)를 공통 포맷의 헤더(H3)로 변환하여 출력할 수 있다.

이에 따라, 헤더 파싱 및 데이터 인터리빙(1523)에서 공통 포맷의 헤더(H3)의 파싱(Parsing) 및 데이터 인터리빙을 거쳐 상위 계층인 코어 프로세서(1510)로 출력할 수 있다.

본 발명의 일 실시예에 따르면, 상술한 바와 같이 헤더 처리 장치(900)를 적용함으로써 하나의 링크 경로를 통해 서로 상이한 포맷의 헤더를 갖는 데이터를 처리할 수 있게 된다.

도 8은 도 7에 도시된 헤더 처리 장치에 의해 변환된 헤더의 구조를 도시하는 도면이다.

본 발명의 일 실시예에 따른 헤더 처리 장치(900)는 상술한 구조를 갖는 D-PHY 헤더(H1) 및 C-PHY 헤더(H2)에 공통으로 포함되는 정보인 Data ID(ID) 및 패킷 데이터 필드 정보(WC 또는 Pr)를 선택하여 도 8에 도시된 바와 같은 공통 포맷의 헤더(H3)를 생성할 수 있다.

D-PHY 헤더의 경우, D-PHY 헤더에 포함된 ECC를 이용하여 D-PHY 헤더의 에러를 체크하고, 헤더 에러가 검출되지 않으면 data ID 필드 및 패킷 데이터 필드의 정보를 선택하여 도 8에 도시된 공통 포맷의 헤더(H3)를 생성할 수 있다.

한편, C-PHY 헤더의 경우, C-PHY 헤더에 포함된 2N개의 단위 헤더 각각에 대해 CRC 체크섬을 이용하여 헤더 에러를 체크하고, 적어도 하나의 단위 헤더에 대한 에러가 검출되지 않으면, 해당 단위 헤더의 data ID 필드 및 패킷 데이터 필드의 정보를 선택하여 도 8에 도시된 공통 포맷의 헤더(H3)를 생성할 수 있다.

도 9는 본 발명의 일 실시예에 따른 헤더 처리 장치를 나타내는 블록도이다.

도 9를 참조하면, 본 발명의 일 실시예에 따른 헤더 처리 장치(900)는 서로 상이한 포맷을 갖는 헤더(예를 들어, D-PHY 헤더 및 C-PHY 헤더)를 포함하는 패킷을 수신하고, 패킷에 포함된 헤더에서 제1 정보 및 제2 정보를 추출하여 공통 포맷의 헤더로 변환하기 위한 것으로, 제어부(910), 에러 검출부(920) 및 재할당부(930)를 포함할 수 있다.

제어부(910)는 현재 수신한 패킷에 포함된 헤더의 종류 정보 및 에러 검출부(920)에 의해 출력된 헤더 에러 검출 결과를 기초로 현재 수신한 패킷에서 제1 정보 및 제2 정보를 선택할 수 있다. 여기서, 제어부(910)는 코어 프로세서(1510)로부터 헤더의 종류 정보를 수신할 수 있다.

도 10은 도 9에 도시된 제어부의 상세 구성을 나타내는 블록도이다.

도 10을 참조하면, 제어부(910)는 FSM(Finite State Machine)(911) 및 헤더 선택기(912)를 포함할 수 있다.

FSM(911)은 코어 프로세서(1510)로부터 수신한 헤더의 종류 정보를 기초로 현재 수신한 패킷에 포함된 헤더 및 데이터 중 적어도 일부를 에러 검출부(920) 및 재할당부(930)로 전달할 수 있다.

여기서, 현재 수신한 패킷은 D-PHY 헤더 또는 C-PHY 헤더를 포함할 수 있으며, FSM(711)은 코어 프로세서(1510)로부터 현재 수신한 패킷이 어떤 종류의 헤더를 포함하는지에 대한 헤더의 종류 정보를 수신하고, 이를 기초로 적절한 데이터를 에러 검출부(920) 및 재할당부(930)로 전달할 수 있다.

구체적으로, 현재 수신한 패킷에 포함된 헤더, 즉, Data ID(ID), 패킷 데이터 필드 정보(WC 또는 Pr) 및 ECC/CRC 체크섬은 에러 검출부(920)로 전달될 수 있으며, 이에 따라 에러 검출부(920)에 의해 헤더에 대한 에러 체크가 수행될 수 있다.

또한, Data ID(ID), 패킷 데이터 필드 정보(WC 또는 Pr) 및 페이로드의 데이터(D)는 재할당부(930)로 전달될 수 있으며, 이에 따라 재할당부(930)에 의해 D-PHY 또는 C-PHY 헤더가 공통 포맷의 제3 헤더로 변환된 후 출력될 수 있다.

상술한 바와 같이, FSM(911)은 헤더 종류에 따라 적절한 데이터를 에러 검출부(920) 및 재할당부(930)로 전달되도록 하는 것으로, 이와 동일한 기능을 수행하는 로직으로 대체되어도 무방하다.

또한, 헤더 선택기(912)는 에러 검출부(920)로부터 헤더 에러 검출 결과를 수신하고 이를 기초로 제1 정보 및 제2 정보의 선택 신호를 생성하여 재할당부(930)에 제공할 수 있다. 여기서, 제1 정보는 Data ID(ID)이고, 제2 정보는 패킷 데이터 필드에 실린 워드 카운트(WC)일 수 있다.

D-PHY 헤더의 경우, 헤더 선택기(912)는 에러 검출부(920)에 의해 헤더 에러가 검출되지 않으면 Data ID(ID) 및 워드 카운트(WC)를 선택하는 신호를 생성하여 재할당부(930)로 제공할 수 있다.

한편, C-PHY 헤더의 경우, 헤더 선택기(912)는 C-PHY 헤더에 포함된 2N개의 단위 헤더 중에서 에러 검출부(920)에 의해 헤더 에러가 검출되지 않은 단위 헤더의 Data ID(ID) 및 워드 카운트(WC)를 선택하는 신호를 생성하여 재할당부(930)의 제1 입력부(931) 및 제2 입력부(932)로 제공할 수 있다.

에러 검출부(920)는 D-PHY 헤더 및 C-PHY 헤더를 포함하는 패킷의 헤더 에러를 검출하여 에러 검출 결과를 출력할 수 있다.

이를 위해, 에러 검출부(920)는 ECC 및 CRC 체크섬을 이용해서 헤더 에러를 검출하는 기능을 모두 구비하고, 제어부(910)로부터 전달받은 데이터에 따라 ECC 또는 CRC 체크섬을 이용해서 헤더 에러를 검출할 수 있다.

에러 검출부(920)에 의해 D-PHY 헤더의 에러가 검출되거나, C-PHY 헤더에 포함된 모든 단위 헤더에서 에러가 검출되면, 에러 검출부(920)는 코어 프로세서(1510)로 에러 인터럽트를 걸어줄 수 있다. 이 경우, 후술하는 재할당부(930)의 동작은 수행되지 않는다.

반면, 에러 검출부(920)에 의해 D-PHY 헤더의 에러가 검출되지 않거나, C-PHY 헤더에 포함된 적어도 하나의 단위 헤더에 대한 에러가 검출되지 않으면, 에러 검출부(920)는 에러 검출 결과를 제어부(910)의 헤더 선택기(912)로 전달할 수 있다.

재할당부(930)는 제어부(910)로부터 제공받은 선택 신호에 따라 선택된 제1 정보 및 제2 정보를 병합하여 공통 포맷의 헤더를 생성하고, 이를 포함하는 데이터를 헤더 파싱 및 데이터 인터리빙(1523)으로 출력할 수 있다.

도 11은 도 9에 도시된 재할당부의 상세 구성을 나타내는 블록도이다.

도 11을 참조하면, 재할당부(930)는 제1 입력부(931), 제2 입력부(932), 헤더 머저(933), 페이로드 머저(934) 및 출력부(935)를 포함할 수 있다.

제1 입력부(931)는 적어도 하나의 Data ID(ID)를 입력받고 헤더 선택기(912)로부터 제공받은 선택 신호에 따라 선택된 Data ID(ID)를 헤더 머저(933)로 출력할 수 있다.

제2 입력부(932)는 적어도 하나의 워드 카운트(WC)를 입력받고 헤더 선택기(912)로부터 제공받은 선택 신호에 따라 선택된 워드 카운트(WC)를 헤더 머저(933)로 출력할 수 있다.

여기서, 제1 입력부(931) 및 제2 입력부(932)는 복수개의 입력 신호를 받고 이 중 어느 하나를 선택하여 출력하는 멀티플렉서로 구현될 수 있다.

헤더 머저(933)는 제1 입력부(931) 및 제2 입력부(932)에 의해 각각 출력된 제1 정보 및 제2 정보를 병합하여 공통 포맷의 헤더(H3)를 생성 및 출력할 수 있다.

페이로드 머저(934)는 데이터(D)를 입력받아 병합 및 출력할 수 있다.

출력부(935)는 헤더 머저(933)와 페이로드 머저(934)로부터 각각 출력된 공통 포맷의 헤더(H3)와 데이터(D)를 병합하여 출력할 수 있다.

상술한 실시예에서는 헤더 처리 장치(900)가 프로세서(1500)에 적용된 경우를 예를 들어 설명하였으나, 본 발명이 반드시 이로 제한되는 것은 아니다.

예를 들어, 도 1에 도시된 전자 장치(1000)에 포함된 각각의 구성요소, 즉 디스플레이 장치(1100), 메모리(1200), 통신모듈(1300) 및 센서모듈(1400) 역시 데이터 수신 기능을 구비할 수 있으며, 이 경우 본 발명의 일 실시예에 따른 헤더 처리 장치(900)가 해당 모듈에 적용될 수 있다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

900: 헤더처리장치
910: 제어부
911: FSM
912: 헤더 선택기
920: 에러 검출부
930: 재할당부
931: 제1 입력부
932: 제2 입력부
933: 헤더 머저
934: 페이로드 머저
935: 출력부
1000: 전자장치
1100: 디스플레이 장치
1200: 메모리
1300: 통신 모듈
1400: 센서 모듈
1500: 프로세서
1600: 버스

Claims

수신한 패킷에 포함된 헤더의 에러를 검출하여 헤더 에러 검출 결과를 출력하는 에러 검출부;
상기 헤더의 종류 정보 및 상기 헤더 에러 검출 결과를 기초로 상기 헤더에서 제1 정보 및 제2 정보를 추출하는 제어부; 및
상기 제1 정보 및 상기 제2 정보를 병합하여 공통 포맷의 제3 종류 헤더를 생성하는 재할당부를 포함하고,
상기 헤더의 상기 패킷은 제1 종류 헤더 혹은 제2 종류 헤더를 포함하고,
상기 제1 종류 헤더, 상기 제2 종류 헤더, 및 상기 제3 종류 헤더는 서로 다른 포맷을 갖는 헤더 처리 장치.
제 1 항에 있어서,
상기 에러 검출부는 상기 헤더에 포함된 ECC(Error Correction Code)를 이용하여 상기 헤더의 에러를 검출하는 헤더 처리 장치.
제 2 항에 있어서,
상기 에러 검출부는 상기 헤더의 에러가 검출되면, 상기 헤더 처리 장치가 탑재된 전자 장치의 코어 프로세서로 에러 인터럽트를 발생시키는 헤더 처리 장치.
제 3 항에 있어서,
상기 에러 인터럽트가 발생되면, 상기 재할당부는 상기 공통 포맷의 상기 제3 종류 헤더를 생성하지 않는 헤더 처리 장치.
제 1 항에 있어서,
상기 에러 검출부는 상기 헤더에 포함된 복수의 단위 헤더 각각에 대해 CRC(Cyclic Redundancy Checking) 체크섬을 이용하여 헤더 에러를 검출하는 헤더 처리 장치.
제 5 항에 있어서,
상기 에러 검출부는 상기 헤더에 포함된 모든 단위 헤더에 대해 에러가 검출되면, 상기 헤더 처리 장치가 탑재된 전자 장치의 코어 프로세서로 에러 인터럽트를 발생시키는 헤더 처리 장치.
제 6 항에 있어서,
상기 에러 인터럽트가 발생되면, 상기 재할당부는 상기 공통 포맷의 헤더를 생성하지 않는 헤더 처리 장치.
제 1 항에 있어서, 상기 제어부는,
상기 헤더의 종류 정보를 기초로 상기 패킷에 포함된 헤더 및 데이터 중 적어도 일부를 상기 에러 검출부 및 상기 재할당부로 전달하는 FSM(Finite State Machine); 및
상기 헤더 에러 검출 결과를 기초로 상기 제1 정보 및 제2 정보를 선택하는 신호를 생성하여 상기 재할당부로 제공하는 헤더 선택기를 포함하는 헤더 처리 장치.
제 8 항에 있어서,
상기 헤더 선택기는 상기 헤더에 포함된 ECC를 이용하여 상기 헤더의 에러가 검출되지 않으면 상기 헤더에 포함된 제1 정보 및 제2 정보를 선택하는 신호를 생성하는 헤더 처리 장치.
제 8 항에 있어서,
상기 헤더 선택기는 상기 헤더에 포함된 복수의 단위 헤더 중에서 에러가 검출되지 않은 단위 헤더에 포함된 제1 정보 및 제2 정보를 선택하는 신호를 생성하는 헤더 처리 장치.
제 1 항에 있어서, 상기 재할당부는,
상기 헤더에 포함된 적어도 하나의 제1 정보를 입력받고 상기 제어부에 의해 선택된 제1 정보를 출력하는 제1 입력부;
상기 헤더에 포함된 적어도 하나의 제2 정보를 입력받고 상기 제어부에 의해 선택된 제2 정보를 출력하는 제2 입력부;
상기 제1 입력부 및 제2 입력부에 의해 각각 출력된 제1 정보 및 제2 정보를 병합하여 상기 공통 포맷의 헤더를 생성 및 출력하는 헤더 머저;
상기 패킷에 포함된 데이터를 입력받아 병합 및 출력하는 페이로드 머저; 및
상기 헤더 머저 및 상기 페이로드 머저에 의해 각각 출력된 상기 공통 포맷의 헤더 및 데이터를 병합 및 출력하는 출력부를 포함하는 헤더 처리 장치.
제 1 항에 있어서,
상기 헤더의 종류는 D-PHY 헤더 및 C-PHY 헤더를 포함하는 헤더 처리 장치.
제 12 항에 있어서,
상기 제1 정보는 상기 헤더에 포함된 Data ID이고, 상기 제2 정보는 상기 헤더에 포함된 패킷 데이터 필드 정보인 헤더 처리 장치.
D-PHY 헤더를 포함하는 제1 패킷 및 C-PHY 헤더를 포함하는 제2 패킷의 헤더 에러를 검출하여 헤더 에러 검출 결과를 출력하는 에러 검출부;
상기 제1 패킷 및 상기 제2 패킷에 포함된 헤더의 종류 정보와 상기 헤더 에러 검출 결과를 기초로 상기 D-PHY 헤더 및 C-PHY 헤더 각각에서 헤더 에러가 검출되지 않은 Data ID 및 패킷 데이터 필드 정보를 선택하는 제어부; 및
상기 제어부에 의해 선택된 Data ID 및 패킷 데이터 필드 정보를 병합하여 공통 포맷의 헤더를 생성하는 재할당부를 포함하는 헤더 처리 장치.
제1 헤더를 포함하는 제1 패킷을 수신하는 제1 물리계층;
제2 헤더를 포함하는 제2 패킷을 수신하는 제2 물리계층;
상기 제1 패킷 및 상기 제2 패킷에 각각 포함된 제1 헤더 및 상기 제2 헤더를 제3 헤더로 변환한 후, 상기 제3 헤더의 파싱 및 데이터 인터리빙을 거쳐 출력하는 링크계층; 및
상기 링크계층에 의해 출력된 데이터를 처리하는 코어 프로세서를 포함하는 프로세서.
제 15 항에 있어서, 상기 링크계층은,
상기 제1 헤더 및 상기 제2 헤더를 상기 제3 헤더로 변환하는 헤더 처리 장치를 포함하며,
상기 헤더 처리 장치는,
상기 제1 헤더 및 상기 제2 헤더의 에러를 검출하여 헤더 에러 검출 결과를 출력하는 에러 검출부;
상기 제1 패킷 및 상기 제2 패킷에 포함된 헤더의 종류 정보 및 상기 헤더 에러 검출 결과를 기초로 상기 제1 헤더 및 상기 제2 헤더 각각에서 제1 정보 및 제2 정보를 선택하는 제어부; 및
상기 제1 정보 및 상기 제2 정보를 병합하여 상기 제3 헤더를 생성하는 재할당부를 포함하는 프로세서.
제 16 항에 있어서, 상기 제어부는,
상기 헤더의 종류 정보를 기초로 상기 제1 패킷 및 제2 패킷 각각에 포함된 헤더 및 데이터 중 적어도 일부를 상기 에러 검출부 및 상기 재할당부로 전달하는 FSM(Finite State Machine); 및
상기 헤더 에러 검출 결과를 기초로 상기 제1 정보 및 제2 정보를 선택하는 신호를 생성하여 상기 재할당부로 제공하는 헤더 선택기를 포함하는 프로세서.
제 16 항에 있어서, 상기 재할당부는,
상기 제1 헤더 및 상기 제2 헤더에 포함된 적어도 하나의 제1 정보를 입력받고 상기 제어부에 의해 선택된 제1 정보를 출력하는 제1 입력부;
상기 제1 헤더 및 상기 제2 헤더에 포함된 적어도 하나의 제2 정보를 입력받고 상기 제어부에 의해 선택된 제2 정보를 출력하는 제2 입력부;
상기 제1 입력부 및 제2 입력부에 의해 각각 출력된 제1 정보 및 제2 정보를 병합하여 상기 제3 헤더를 생성 및 출력하는 헤더 머저;
상기 제1 패킷 및 제2 패킷에 포함된 데이터를 입력받아 병합 및 출력하는 페이로드 머저; 및
상기 헤더 머저 및 상기 페이로드 머저에 의해 각각 출력된 상기 제3 헤더 및 데이터를 병합 및 출력하는 출력부를 포함하는 프로세서.
제 16 항에 있어서,
상기 제1 헤더는 D-PHY 헤더이고, 상기 제2 헤더는 C-PHY 헤더인 프로세서.
제1 종류 헤더를 포함하는 제1 패킷 또는 제2 종류 헤더를 포함하는 제2 패킷을 생성하여 전송하는 적어도 하나의 센서; 및
상기 제1 패킷 및 상기 제2 패킷을 수신하고, 상기 제1 종류 헤더 및 상기 제2 종류 헤더를 제3 종류 헤더로 변환한 후, 상기 제3 종류 헤더를 포함하는 제3 패킷을 처리하는 프로세서를 포함하고,
상기 제1 종류 헤더, 상기 제2 종류 헤더, 및 상기 제3 종류 헤더는 서로 다른 포맷을 갖는 전자장치.