CN106209307A - 多颗fpga片间互联方法与系统 - Google Patents

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Abstract

本发明提供一种多颗FPGA片间互联方法与系统，将相互连接的FPGA之间的信号线合并到一起，第一FPGA将并行数据流转换成单比特差分信号数据流数，再发送至互联的第二FPGA，单比特差分信号数据流数中携带有合并在一起信号线的内容和第一FPGA计算得到的第一CRC校验值，第二FPGA将单比特差分信号数据流转换成并行数据流，并根据其携带的合并在一起信号线的内容计算得到第二CRC校验值，当第二CRC校验值与第一CRC校验值一致时，第二FPGA将合并在一起信号线连接至各个功能模块，整个过程中，采用串并转换实现信号的高效传输，另外还采用CRC校验，确保信号传输的准确性与可靠性。

Description

多颗FPGA片间互联方法与系统
技术领域
本发明涉及计算机技术领域，特别是涉及多颗FPGA(Field Programmable GateArray，现场可编程逻辑门阵列)片间互联方法与系统。
背景技术
FPGA一般来说比专用ASIC(Application Specific Integrated Circuit，集成电路)的速度要慢，实现同样的功能比ASIC电路面积要大。但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误和更便宜的造价，因此FPGA非常适用于原型验证。厂商也可能会提供便宜的但是编辑能力差的FPGA。因为这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的FPGA上完成的，然后将设计转移到一个类似于ASIC的芯片上。
由于目前ASIC芯片的功能越做越多，所需的逻辑资源也越来越多，在采用FPGA搭建原型验证系统的时候，往往一颗FPGA已经不够用了，因此需要采用多颗FPGA来搭建一个复杂的原型验证系统，这会涉及到如何在多颗FPGA间传递信息的问题。
TDM(Time Division Multiplexing，时分复用)技术是多颗FPGA间互相传递信息的主流技术，TDM技术利用FPGA验证运行频率较低的特点，利用分时多路复用，可以将数量较少的FPGA之间硬件连线，扩展至足够数量的等效逻辑连线。虽然TDM技术能够实现基本的多颗FPGA间互相传递信息，但是其数据传输过程可靠性低。
发明内容
基于此，有必要针对一般多颗FPGA片间互联方法可靠性低的问题，提供一种可靠性高的多颗FPGA片间互联方法与系统。
一种多颗FPGA片间互联方法，应用于第一FPGA，包括步骤：
将连接至第二FPGA的信号线合并在一起；
获取合并在一起信号线的内容，根据合并在一起信号线的内容，计算第一CRC(Cyclical Redundancy Check，循环冗余码)校验值；
对合并在一起信号线的内容和第一CRC校验值编码，获得编码后的并行数据流；
将并行数据流转换成单比特差分信号数据流；
发送单比特差分信号数据流至第二FPGA，以使第二FPGA根据第一CRC校验值进行校验。
一种多颗FPGA片间互联方法，应用于第二FPGA，包括步骤：
将连接至第一FPGA的信号线合并在一起；
接收第一FPGA发送的单比特差分信号数据流，单比特差分信号数据流携带合并在一起信号线的内容和第一FPGA中根据合并在一起信号线的内容计算的第一CRC校验值；
将单比特差分信号数据流转换成并行数据流；
解析并行数据流，获得合并在一起信号线的内容和第一CRC校验值；
根据合并在一起信号线的内容，计算第二CRC校验值；
当第二CRC校验值与第一CRC校验值一致时，将合并在一起信号线连接至第二FPGA中各个功能模块。
一种多颗FPGA片间互联系统，应用于第一FPGA，包括：
第一合并模块，用于将连接至第二FPGA的信号线合并在一起；
第一计算模块，用于获取合并在一起信号线的内容，根据合并在一起信号线的内容，计算第一CRC校验值；
编码模块，用于对合并在一起信号线的内容和第一CRC校验值编码，获得编码后的并行数据流；
并串转换模块，用于将并行数据流转换成单比特差分信号数据流；
发送模块，用于发送单比特差分信号数据流至第二FPGA，以使第二FPGA根据第一CRC校验值进行校验。
一种多颗FPGA片间互联系统，应用于第二FPGA，包括：
第二合并模块，用于将连接至第一FPGA的信号线合并在一起；
接收模块，用于接收第一FPGA发送的单比特差分信号数据流，单比特差分信号数据流携带合并在一起信号线的内容和第一FPGA中根据合并在一起信号线的内容计算的第一CRC校验值；
串并转换模块，用于将单比特差分信号数据流转换成并行数据流；
解析模块，用于解析并行数据流，获得合并在一起信号线的内容和第一CRC校验值；
第二计算模块，用于根据合并在一起信号线的内容，计算第二CRC校验值；
连接模块，用于当第二CRC校验值与第一CRC校验值一致时，将合并在一起信号线连接至第二FPGA中各个功能模块。
本发明多颗FPGA片间互联方法与系统，将相互连接的FPGA之间的信号线合并到一起，减少FPGA片间互联所需的连线，在互联过程中，第一FPGA将并行数据流转换成单比特差分信号数据流数，再发送至互联的第二FPGA，单比特差分信号数据流数中携带有合并在一起信号线的内容和第一FPGA计算得到的第一CRC校验值，第二FPGA将单比特差分信号数据流转换成并行数据流，并根据其携带的合并在一起信号线的内容计算得到第二CRC校验值，当第二CRC校验值与第一CRC校验值一致时，第二FPGA将合并在一起信号线连接至各个功能模块，整个过程中，采用串并转换实现信号的高效传输，另外还采用CRC校验，确保信号传输的准确性与可靠性。
附图说明
图1为本发明多颗FPGA片间互联方法第一个实施例的流程示意图；
图2为本发明多颗FPGA片间互联方法第二个实施例的流程示意图；
图3为本发明多颗FPGA片间互联方法第三个实施例的流程示意图；
图4为本发明多颗FPGA片间互联方法第四个实施例的流程示意图；
图5为本发明多颗FPGA片间互联系统第一个实施例的结构示意图；
图6为本发明多颗FPGA片间互联系统第二个实施例的结构示意图；
图7为本发明多颗FPGA片间互联系统第三个实施例的结构示意图；
图8为本发明多颗FPGA片间互联系统第四个实施例的结构示意图。
具体实施方式
在实际应用中，待验证的ASIC芯片，经过FPGA工具综合后，可以得出FPGA的资源占用率，主要包括逻辑资源，寄存器资源，存储器资源，时钟资源等。如果某一个或多个资源超过了选定的FPGA所拥有的资源，就需要将ASIC芯片的功能模块划分到多颗FPGA芯片上，划分的目标是使得ASIC芯片的功能模块在各颗FPGA芯片上的资源占用率都不会超出FPGA芯片本身所拥有的资源。理由两颗Virtex-7FPGA(第一FGPA和第二FPGA)，五个功能模块(功能模块A、B、C、D以及E)，其中功能模块A、B、C被划分到第一FPGA，功能模块D、E被划分到第二FPGA。为了使ASIC芯片在功能划分之后依旧能够正常工作，需要对多颗FPGA片间合理且有效的互联。
本发明多颗FPGA片间互联方法与系统的技术方案核心内容为：采用FPGA芯片中集成的串并转换(Serdes)模块硬核资源，以及GMIIPCS(物理编码子层)软核资源。
以某个具体应用实例来说，在第一FPGA中，模块A将要发送的1800比特的信息，封装成以太网帧格式，其中帧前缀采用IEEE(Institute of Electrical and ElectronicsEngineers，电气和电子工程师协会)802.3协议规定的格式：55555555555555d5，数据为需要发送的1800比特信息，校验采用IEEE 802.3协议规定CRC校验机制。GMIIPCS根据接收到的以太网帧进行物理编码，并将编码后的并行数据发送到Serdes模块进行串并转换，转换成单比特的差分信号发送第二FPGA。在第二FPGA中，Serdes模块接收到单比特的差分信号，经过串并转换，转换为并行数据送到GMIIPCS模块进行物理编码的解码，在解码的帧格式中，解出所需的数据信息，同时进行CRC校验，以验证数据传输的正确性，如果CRC校验出错，输出中断信号，上报CPU，表明信号传输出现问题。采用该方案，可以传输的互联线带宽计算公式如下：
B×N/(N+24)
其中，B为Serdes的带宽，N为互联线的字节数，24为传输的开销(包括12字节的帧间隔，8字节的帧前缀，4字节的CRC校验)。假如，Serdes的带宽为1千兆位，互联线为1800比特，则该方案可以传输的带宽为0.9千兆位。
如图1所示，一种多颗FPGA片间互联方法，应用于第一FPGA，包括步骤：
S110：将连接至第二FPGA的信号线合并在一起。
多颗FPGA片间是存在多个信号线连接的，某些情况下还可能存在交叉连接等情况。在这里，为减少FPGA片间互联所需的连线，将第一FPGA与第二FPGA之间的信号线合并在一起。
在实际应用中，我们需要先了解第一FPGA与第二FPGA之间信号线具体的交互情况。以上述实例来说，功能模块A到功能模块D有800比特信号线(signal_AD)，功能模块B到功能模块D有200比特信号线(signal_BD)，功能模块C到功能模块E有200比特信号线(signal_CE)；功能模块D到功能模块A有600比特信号线(signal_DA)，功能模块D到功能模块B有200比特信号线(signal_DB)，功能模块E到功能模块C有200比特信号线(signal_DB)。功能模块间的信号线多少与具体的ASIC芯片有关。在清楚了解第一FPGA与第二FPGA之间信号线具体的交互情况后，将第一FPGA中将连接至第二FPGA的信号线合并在一起，形成单个信号线。
另外，由于功能模块和GMIIPCS(物理编码子层)可能不是同一个时钟频率，所以在实际操作中，在步骤S110之后还需要将合并在一起的信号线写入异步FIFO(First InputFirst Output，先进先出队列)，以进行跨时钟域操作，确保各个模块之间同步，有利于数据传输准确性。
S120：获取合并在一起信号线的内容，根据合并在一起信号线的内容，计算第一CRC校验值。
获取步骤S110合并之后信号线的内容，并且根据该合并在一起信号线的内容，计算第一CRC校验值。这个计算过程是在第一FPGA中完成的，更具体来说，可以由第一FPGA中内置的公共编码器模块来计算第一CRC校验值。
如图2所示，在其中一个实施例中，在步骤S120之前包括步骤：
S112：将合并在一起信号线封装成以太网帧格式，获得以太网帧，以太网帧携带合并在一起信号线的内容。
对信号线进行以太网帧格式封装有利于数据处理的规范化，可以一定程度上提高数据处理的效率。具体来说，该步骤与步骤S120整个过程如下：第一FGPA的公共编码器(BusEncoder)模块在GMIIPCS(物理编码子层)时钟域(125MHz)将信号线封装成IEEE 802.3协议规定的以太网帧格式，并根据合并在一起信号线的内容计算CRC校验值，然后将以太网帧按照GMII(Medium Independent Interface，介质独立接口)接口时序的要求发送到GMIIPCS模块。
S130：对合并在一起信号线的内容和第一CRC校验值编码，获得编码后的并行数据流。
对合并在一起信号线的内容和步骤S120计算获得的第一CRC校验值编码，获得并行数据流，即在该并行数据流中携带了第一FPGA与第二FPGA互联过程中信号线内容以及由第一FPGA计算得到的第一CRC校验值。
如图2所示，在其中一个实施例中，步骤S130包括步骤：
S132：将第一CRC校验值写入以太网帧，获得更新后的以太网帧。
S134：对更新后的以太网帧进行8B或10B编码，获得编码后的并行数据流。
在第一FPGA中GMIIPCS对收到的以太网帧进行8B/10B编码，并将编码后的数据(tx_CodeGroup)发送到GTX收发(Transciver)模块，此时GTX收发模块收到的是编码后的并行数据流。
S140：将并行数据流转换成单比特差分信号数据流。
GTX收发模块是FPGA的硬核资源，主要功能是进行串并转换，第一FPGA中GTX收发模块的将收到的并行数据流转换为单比特差分信号数据流。
S150：发送单比特差分信号数据流至第二FPGA，以使第二FPGA根据第一CRC校验值进行校验。
GTX收发模块将单比特差分信号数据流发送至第二FPGA。具体来说，是通过PCB上的物理走线，第一FPGA的GTX收发模块输出接口连接到第二FPGA的GTX收发模块输入接口，第一FPGA的GTX收发模块输出单比特差分信号数据流至第二FPGA的GTX收发模块。
如图3所示，一种多颗FPGA片间互联方法，应用于第二FPGA，包括步骤：
S310：将连接至第一FPGA的信号线合并在一起。
多颗FPGA片间是存在多个信号线连接的，某些情况下还可能存在交叉连接等情况。在这里，为减少FPGA片间互联所需的连线，将第一FPGA与第二FPGA之间的信号线合并在一起。
S320：接收第一FPGA发送的单比特差分信号数据流，单比特差分信号数据流携带合并在一起信号线的内容和第一FPGA中根据合并在一起信号线的内容计算的第一CRC校验值。
第二FPGA接收第一FPGA发送过来的单比特差分信号数据流，在该单比特差分信号数据流中携带有合并在一起信号线的内容和第一FPGA计算获得的第一CRC校验值。
S330：将单比特差分信号数据流转换成并行数据流。
第二FPGA的GTX收发模块将收到的单比特数据流转换成并行数据流。
S340：解析并行数据流，获得合并在一起信号线的内容和第一CRC校验值。
在并行数据流中携带有合并在一起信号线的内容和和第一CRC校验值，对并行数据流进行解析即可获得这些数据。
具体来说，如图4所示，在其中一个实施例中，步骤S340包括：
S342：对并行数据流进行8B或10B解码，获得解码的以太网帧。
S344：根据解码的以太网帧，获得合并在一起信号线的内容和第一CRC校验值。
第二FPGA的GTX收发模块将并行数据流输出至第二FPGA的GMIIPCS模块中，进行8B或10B解码。
S350：根据合并在一起信号线的内容，计算第二CRC校验值。
第二FPGA中公共编码器模块解析获得的合并在一起信号线的内容，重新计算第二CRC校验值。
S360：当第二CRC校验值与第一CRC校验值一致时，将合并在一起信号线连接至第二FPGA中各个功能模块。
第二FPGA进行CRC校验，判断第二CRC校验值与第一CRC校验值是否一致，当一致时，则证明传输正常，将合并在一起信号线连接至第二FPGA中各个功能模块；当不一致时，则证明传输出现错误，上报中断。非必要的，由于功能模块和GMIIPCS(物理编码子层)可能不是同一个时钟频率，所以在实际操作中，步骤S360具体为：当第二CRC校验值与第一CRC校验值一致时，将合并在一起信号线写入异步FIFO，以进行跨时钟域操作，待跨时钟域操作完成后，将合并在一起信号线连接至第二FPGA中各个功能模块。这样可以确保第二FPGA中各个功能模块之间同步，有利于数据传输准确性。
本发明多颗FPGA片间互联方法，将相互连接的FPGA之间的信号线合并到一起，减少FPGA片间互联所需的连线，在互联过程中，第一FPGA将并行数据流转换成单比特差分信号数据流数，再发送至互联的第二FPGA，单比特差分信号数据流数中携带有合并在一起信号线的内容和第一FPGA计算得到的第一CRC校验值，第二FPGA将单比特差分信号数据流转换成并行数据流，并根据其携带的合并在一起信号线的内容计算得到第二CRC校验值，当第二CRC校验值与第一CRC校验值一致时，第二FPGA将合并在一起信号线连接至各个功能模块，整个过程中，采用串并转换实现信号的高效传输，另外还采用CRC校验，确保信号传输的准确性与可靠性。
如图5所示，一种多颗FPGA片间互联系统，应用于第一FPGA，包括：
第一合并模块510，用于将连接至第二FPGA的信号线合并在一起。
第一计算模块520，用于获取合并在一起信号线的内容，根据合并在一起信号线的内容，计算第一CRC校验值。
编码模块530，用于对合并在一起信号线的内容和第一CRC校验值编码，获得编码后的并行数据流。
并串转换模块540，用于将并行数据流转换成单比特差分信号数据流。
发送模块550，用于发送单比特差分信号数据流至第二FPGA，以使第二FPGA根据第一CRC校验值进行校验。
如图6所示，在其中一个实施例中，多颗FPGA片间互联系统还包括：
封装模块512，用于将合并在一起信号线封装成以太网帧格式，获得以太网帧，以太网帧携带合并在一起信号线的内容。
编码模块530包括：
更新单元532，用于将第一CRC校验值写入以太网帧，获得更新后的以太网帧。
编码单元534，用于对更新后的以太网帧进行8B或10B编码，获得编码后的并行数据流。
如图7所示，一种多颗FPGA片间互联系统，应用于第二FPGA，包括：
第二合并模块710，用于将连接至第一FPGA的信号线合并在一起。
接收模块720，用于接收第一FPGA发送的单比特差分信号数据流，单比特差分信号数据流携带合并在一起信号线的内容和第一FPGA中根据合并在一起信号线的内容计算的第一CRC校验值。
串并转换模块730，用于将单比特差分信号数据流转换成并行数据流。
解析模块740，用于解析并行数据流，获得合并在一起信号线的内容和第一CRC校验值。
第二计算模块750，用于根据合并在一起信号线的内容，计算第二CRC校验值。
连接模块760，用于当第二CRC校验值与第一CRC校验值一致时，将合并在一起信号线连接至第二FPGA中各个功能模块。
本发明多颗FPGA片间互联系统，将相互连接的FPGA之间的信号线合并到一起，减少FPGA片间互联所需的连线，在互联过程中，第一FPGA将并行数据流转换成单比特差分信号数据流数，再发送至互联的第二FPGA，单比特差分信号数据流数中携带有合并在一起信号线的内容和第一FPGA计算得到的第一CRC校验值，第二FPGA将单比特差分信号数据流转换成并行数据流，并根据其携带的合并在一起信号线的内容计算得到第二CRC校验值，当第二CRC校验值与第一CRC校验值一致时，第二FPGA将合并在一起信号线连接至各个功能模块，整个过程中，采用串并转换实现信号的高效传输，另外还采用CRC校验，确保信号传输的准确性与可靠性。
如图8所示，在其中一个实施例中，解析模块740包括：
解码单元742，用于对并行数据流进行8B或10B解码，获得解码的以太网帧。
获取单元744，用于根据解码的以太网帧，获得合并在一起信号线的内容和第一CRC校验值。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种多颗FPGA片间互联方法，应用于第一FPGA，其特征在于，包括步骤：
将连接至第二FPGA的信号线合并在一起；
获取合并在一起信号线的内容，根据所述合并在一起信号线的内容，计算第一CRC校验值；
对所述合并在一起信号线的内容和所述第一CRC校验值编码，获得编码后的并行数据流；
将所述并行数据流转换成单比特差分信号数据流；
发送所述单比特差分信号数据流至所述第二FPGA，以使所述第二FPGA根据所述第一CRC校验值进行校验。
2.根据权利要求1所述的多颗FPGA片间互联方法，其特征在于，所述将连接至第二FPGA的信号线合并在一起的步骤之后还包括：
将所述合并在一起信号线写入异步FIFO，以进行跨时钟域操作。
3.根据权利要求1所述的多颗FPGA片间互联方法，其特征在于，所述获取合并在一起信号线的内容，根据所述合并在一起信号线的内容，计算第一CRC校验值的步骤之前还包括：
将合并在一起信号线封装成以太网帧格式，获得以太网帧，所述以太网帧携带所述合并在一起信号线的内容；
所述对所述合并在一起信号线的内容和所述第一CRC校验值编码，获得编码后的并行数据流的步骤包括：
将所述第一CRC校验值写入所述以太网帧，获得更新后的以太网帧；
对所述更新后的以太网帧进行8B或10B编码，获得编码后的并行数据流。
4.一种多颗FPGA片间互联方法，应用于第二FPGA，其特征在于，包括步骤：
将连接至第一FPGA的信号线合并在一起；
接收所述第一FPGA发送的单比特差分信号数据流，所述单比特差分信号数据流携带合并在一起信号线的内容和所述第一FPGA中根据所述合并在一起信号线的内容计算的第一CRC校验值；
将所述单比特差分信号数据流转换成并行数据流；
解析所述并行数据流，获得所述合并在一起信号线的内容和所述第一CRC校验值；
根据所述合并在一起信号线的内容，计算第二CRC校验值；
当所述第二CRC校验值与所述第一CRC校验值一致时，将所述合并在一起信号线连接至所述第二FPGA中各个功能模块。
5.根据权利要求4所述的多颗FPGA片间互联方法，其特征在于，所述当所述第二CRC校验值与所述第一CRC校验值一致时，将所述合并在一起信号线连接至所述第二FPGA中各个功能模块的步骤包括：
当所述第二CRC校验值与所述第一CRC校验值一致时，将所述合并在一起信号线写入异步FIFO，以进行跨时钟域操作；
待所述跨时钟域操作完成时，将所述合并在一起信号线连接至所述第二FPGA中各个功能模块。
6.根据权利要求4所述的多颗FPGA片间互联方法，其特征在于，所述解析所述并行数据流，获得所述合并在一起信号线的内容和所述第一CRC校验值的步骤包括：
对所述并行数据流进行8B或10B解码，获得解码的以太网帧；
根据所述解码的以太网帧，获得所述合并在一起信号线的内容和所述第一CRC校验值。
7.一种多颗FPGA片间互联系统，应用于第一FPGA，其特征在于，包括：
第一合并模块，用于将连接至第二FPGA的信号线合并在一起；
第一计算模块，用于获取合并在一起信号线的内容，根据所述合并在一起信号线的内容，计算第一CRC校验值；
编码模块，用于对所述合并在一起信号线的内容和所述第一CRC校验值编码，获得编码后的并行数据流；
并串转换模块，用于将所述并行数据流转换成单比特差分信号数据流；
发送模块，用于发送所述单比特差分信号数据流至所述第二FPGA，以使所述第二FPGA根据所述第一CRC校验值进行校验。
8.根据权利要求7所述的多颗FPGA片间互联系统，其特征在于，还包括：
封装模块，用于将合并在一起信号线封装成以太网帧格式，获得以太网帧，所述以太网帧携带所述合并在一起信号线的内容；
所述编码模块包括：
更新单元，用于将所述第一CRC校验值写入所述以太网帧，获得更新后的以太网帧；
编码单元，用于对所述更新后的以太网帧进行8B或10B编码，获得编码后的并行数据流。
9.一种多颗FPGA片间互联系统，应用于第二FPGA，其特征在于，包括：
第二合并模块，用于将连接至第一FPGA的信号线合并在一起；
接收模块，用于接收所述第一FPGA发送的单比特差分信号数据流，所述单比特差分信号数据流携带合并在一起信号线的内容和第一FPGA中根据所述合并在一起信号线的内容计算的第一CRC校验值；
串并转换模块，用于将所述单比特差分信号数据流转换成并行数据流；
解析模块，用于解析所述并行数据流，获得所述合并在一起信号线的内容和所述第一CRC校验值；
第二计算模块，用于根据所述合并在一起信号线的内容，计算第二CRC校验值；
连接模块，用于当所述第二CRC校验值与所述第一CRC校验值一致时，将所述合并在一起信号线连接至所述第二FPGA中各个功能模块。
10.根据权利要求8所述的多颗FPGA片间互联系统，其特征在于，所述解析模块包括：
解码单元，用于对所述并行数据流进行8B或10B解码，获得解码的以太网帧；
获取单元，用于根据所述解码的以太网帧，获得所述合并在一起信号线的内容和所述第一CRC校验值。
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