CN112732611A - 一种基于axi的芯片互联系统 - Google Patents

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Abstract

本发明提供了一种基于AXI的芯片互联系统，包括：物理层连接，采用高速串行总线进行片间物理层通信；数据链路层通信，数据链路层中包括CRC校验单元，用以保证数据传输的完整；还包括链路检测单元，用以检测链路层的稳定性；协议层通信，协议层为上层的用户提供AXI接口和AXI LITE接口。本发明通过高速串行总线实现片间的AXI总线互联，以最少的IO数实现最高的带宽，保证数据传输的可靠性。

Description

一种基于AXI的芯片互联系统
技术领域
本公开涉及电子计算机软件技术领域，尤其涉及一种基于AXI的芯片互联系统。
背景技术
AXI是一种面向高性能、高带宽、低延时的片内总线，但是在原型验证领域，用户设计会被分割开，模块之间需要消耗大量的IO，并行接口对时序要求极高，最终实现的性能将会大大折扣。
发明内容
有鉴于此，本公开实施例提供一种基于AXI的芯片互联系统，通过高速串行总线实现片间的AXI总线互联，以最少的IO数实现最高的带宽，保证数据传输的可靠性。
为了实现上述目的，本发明提供如下技术方案：
一种基于AXI的芯片互联系统，包括：
物理层连接，采用高速串行总线进行片间物理层通信；
数据链路层通信，数据链路层中包括CRC校验单元，用以保证数据传输的完整；还包括链路检测单元，用以检测链路层的稳定性；
协议层通信，协议层为上层的用户提供AXI接口和AXI LITE接口，AXI LITE用以监控状态信息。
进一步地，发送端物理层中包括并串电路，用于输出串行数据，接收端物理层中包括同步电路，用于对高速串行总线进行稳定采样。
进一步地，接收端物理层中还包括串并电路，用于对串行数据进行串并转换后输出。
进一步地，链路检测单元包括bit顺序调整，用于对并行数据进行顺序调整。
进一步地，数据链路层还包括版本管理单元，用以完成后续方案的更新迭代。
进一步地，协议层和AXI接口之间设置FIFO电路，用于对数据进行缓存。
进一步地，发送端的协议层中包括寄存器空间，同时提供寄存器接口，用以对状态信息进行监控并且开放自定义协议接口。
本发明的一种基于AXI的芯片互联系统，其有益效果在于：
(1)以最少的IO数据实现了最高的带宽；
(2)基于高速串行总线实现物理层数据传输，提供高性能传输、高稳定性；
(3)拥有更灵活的硬件互联方案；
(4)可以在链路层上进行封装以支持更多的协议。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本发明实施例中基于AXI的芯片互联系统的结构示意图；
图2为本发明实施例中物理层的逻辑框图；
图3为本发明实施例中链路层结构框图；
图4为本发明实施例中链路层中bit顺序调整的波形图；
图5为本发明实施例中协议层结构框图；
图6为本发明一个实施例结构示意图。
具体实施方式
下面结合附图对本公开实施例进行详细描述。
以下通过特定的具体实例说明本公开的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本公开的其他优点与功效。显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。本公开还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本公开的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
要说明的是，下文描述在所附权利要求书的范围内的实施例的各种方面。应显而易见，本文中所描述的方面可体现于广泛多种形式中，且本文中所描述的任何特定结构及/或功能仅为说明性的。基于本公开，所属领域的技术人员应了解，本文中所描述的一个方面可与任何其它方面独立地实施，且可以各种方式组合这些方面中的两者或两者以上。举例来说，可使用本文中所阐述的任何数目个方面来实施设备及/或实践方法。另外，可使用除了本文中所阐述的方面中的一或多者之外的其它结构及/或功能性实施此设备及/或实践此方法。
还需要说明的是，以下实施例中所提供的图示仅以示意方式说明本公开的基本构想，图式中仅显示与本公开中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
另外，在以下描述中，提供具体细节是为了便于透彻理解实例。然而，所属领域的技术人员将理解，可在没有这些特定细节的情况下实践所述方面。
本公开实施例提供一种基于AXI的芯片互联系统，包括：
物理层连接，采用高速串行总线进行片间物理层通信；
数据链路层通信，数据链路层中包括CRC校验单元，用以保证数据传输的完整；还包括链路检测单元，用以检测链路层的稳定性；
协议层通信，协议层为上层的用户提供AXI接口和AXI LITE接口，AXI LITE用以监控状态信息。
本发明的上述实施方式中，该互联系统的结构如图1所示。由于需要实现片间的AXI总线互联，为了互联结构的简单、降低PCB的走线难度，所以物理层采用高速串行总线的方式实现，以最少的IO数据实现最高的带宽。本系统的主要应用在原型验证上，由于设计过大，需要将设计切割开，放在多个可编程逻辑器件中，所以互联系统不能占用过多的资源，需要以最简单方式实现可靠的链路层传输，所以在链路层只添加基本的CRC校验保证数据的完整性，并添加链路层检测功能。协议层提供对上提供标准的AXI接口，最高支持256的数据突发，并且提供AXI LITE接口用户状态的检测。
如图2所示，图2为物理层的逻辑框图，物理层主要的实现目标是：发送端发送的数据在接收端需要准确无误的接收到。因此物理层有一个重要的关键点：串行数据的采样。由于串行高速总线的速度比较高，时钟和数据的相位很难控制，所以本系统采用一个同步电路，对高速串行总线进行稳定的采样，保证物理层数据的传输。具体地，发送端物理层中包括并串电路，用于输出串行数据，接收端物理层中包括同步电路，用于对高速串行总线进行稳定采样。接收端物理层中还包括串并电路，用于对串行数据进行串并转换后输出。
如图3所示，图3为链路层结构框图。由于为了降低资源的使用，链路层只实现最基本的功能，并行数据的bit顺序调整、数据包解析、数据包组建、CRC计算等，以最简单的电路实现所需要的功能。
如图4所示，图4为bit顺序调整的波形图，由于是串行数据的传输，在串并转换过后，并行数据并不一定是发送端发送的数据顺序，所以需要对并行数据进行顺序调整，当一个调整信号有效时，将会调整一次并行数据的顺序，并和自定义的IDLE码进行比较。
表1：数据包格式
IDLE START DO ... ... DN IDLE CRC[3:0] CRC[7:4]
表1是一个链路层数据包格式，使用此数据包格式进行链路层数据通信，在链路层未链接完成之前或者空闲状态之前，链路层会一直发送IDLE码，用于接收方的数据顺序调整操作，当需要发送数据时，会发送一个START码，用来指示链路层数据包。
进一步地，数据链路层还包括版本管理单元，用以完成后续方案的更新迭代。
如图5所示，图5为协议层结构框图。协议层是在链路层的数据上封装的，主要是为上层的用户提供协议层接口，本次系统提供的是标准的AXI接口，后续可以根据需求添加其他协议接口。图中是chip master的协议层和chip slave的协议层框图。AXI接口链路层不直接相关，在两者之间会通过一个FIFO电路，这样为了做是2个目的，1：为了异步时钟域的处理，2：使用FIFO进行缓存，增加AXI的突发能力，提供系统的性能。
chip master提供了寄存器接口，可以对状态信息的监控和并且开放自定义协议接口，后续可以再次此基础上开发新的协议接口。
图6为本发明一个具体实施例结构图，利用5个IO将2个芯片以AXI接口进行互联，由于互联结构简单，并且互联占用资源少，资源占用少，IO和可编程逻辑器件资源占用少，只需5根IO即可达到gbps以上的线速率，可以进行更多的芯片互联，并且可以访问内存的访问方式直接访问。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (7)

1.一种基于AXI的芯片互联系统，其特征在于，包括：
物理层连接，采用高速串行总线进行片间物理层通信；
数据链路层通信，数据链路层中包括CRC校验单元，用以保证数据传输的完整；还包括链路检测单元，用以检测链路层的稳定性；
协议层通信，协议层为上层的用户提供AXI接口和AXI LITE接口。
2.根据权利要求1所述的基于AXI的芯片互联系统，其特征在于，发送端物理层中包括并串电路，用于输出串行数据，接收端物理层中包括同步电路，用于对高速串行总线进行稳定采样。
3.根据权利要求2所述的基于AXI的芯片互联系统，其特征在于，接收端物理层中还包括串并电路，用于对串行数据进行串并转换后输出。
4.根据权利要求1所述的基于AXI的芯片互联系统，其特征在于，链路检测单元包括bit顺序调整，用于对并行数据进行顺序调整。
5.根据权利要求1所述的基于AXI的芯片互联系统，其特征在于，数据链路层还包括版本管理单元，用以完成后续方案的更新迭代。
6.根据权利要求1所述的基于AXI的芯片互联系统，其特征在于，协议层和AXI接口之间设置FIFO电路，用于对数据进行缓存。
7.根据权利要求1所述的基于AXI的芯片互联系统，其特征在于，发送端的协议层中包括寄存器空间，同时提供寄存器接口，用以对状态信息进行监控并且开放自定义协议接口。
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