CN103986680B - 一种小型化双通道ofdm通信系统及其实现方法 - Google Patents

一种小型化双通道ofdm通信系统及其实现方法 Download PDF

Info

Publication number
CN103986680B
CN103986680B CN201410202765.3A CN201410202765A CN103986680B CN 103986680 B CN103986680 B CN 103986680B CN 201410202765 A CN201410202765 A CN 201410202765A CN 103986680 B CN103986680 B CN 103986680B
Authority
CN
China
Prior art keywords
chip
data
fpga core
dsp
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410202765.3A
Other languages
English (en)
Other versions
CN103986680A (zh
Inventor
王俊
杨彬
张玉玺
马瑞
吕栋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hangzhou Leishi Technology Co ltd
Original Assignee
Beihang University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beihang University filed Critical Beihang University
Priority to CN201410202765.3A priority Critical patent/CN103986680B/zh
Publication of CN103986680A publication Critical patent/CN103986680A/zh
Application granted granted Critical
Publication of CN103986680B publication Critical patent/CN103986680B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Stored Programmes (AREA)

Abstract

一种小型化双通道OFDM通信系统，包括FPGA核心芯片、FPGA核心芯片最小系统外围电路、DSP芯片、DSP芯片最小系统外围电路、ADC采样芯片、DAC变换芯片、千兆网络接口芯片、电平转换芯片和电源芯片；中频信号经过ADC采样芯片转换为数字形式并送入FPGA核心芯片处理为基带信号，基带信号通过EMIF接口传送至DSP芯片做数据处理，处理结果通过千兆网络接口芯片上传到上位机；发送数据通过千兆网络接口芯片下传至DSP芯片中进行处理，产生OFDM基带信号数据，通过EMIF接口传送给FPGA核心芯片，在FPGA核心芯片中实现数字上变频并控制DAC变换芯片生成中频模拟信号；该系统实现方法有七大步骤。

Description

一种小型化双通道OFDM通信系统及其实现方法
技术领域
本发明涉及一种小型化双通道OFDM(Orthogonal Frequency DivisionMultiplexing正交频分复用)通信系统及其实现方法，它是基于软件无线电设计的OFDM通信系统及其硬件实现。属于无线数字通信技术领域。
背景技术
软件无线电是1992年美国首次提出的一种实现无线通信的新的体系结构。它的主要思想是：构造一个具开放性、标准化、模块化的通用硬件平台，把尽可能多的无线通信及个人通信功能用软件实现。与传统无线电系统相比,软件无线电系统结构大不相同。对于传统的模拟无线电系统,其射频部分、上下变频、滤波及基带处理全部采用模拟方式,某个频段、某种调制方式的通信系统都对应于专门的硬件结构。随后发展起来的数字无线电系统是将低频部分采用数字电路,如本振用数字频率合成器、信源编译码和调制解调由专用芯片完成等,而其射频部分和中频部分仍离不开模拟电路。与传统无线电系统相比,软件无线电系统的A/D、D/A变换移到了中频并尽可能地靠近射频端,对整个系统频带进行采样,从中频甚至射频开始就进行数字化处理,即除射频滤波、低噪声放大和功率放大以模拟方式实现外,其余部分包括中频和基带的解调、差错编码、信道均衡等功能均在模数转换后经编程实现。用可编程能力强的DSP器件代替专用的数字电路,使系统硬件结构与功能相对独立,这样就可以基于相对通用的硬件平台,通过软件实现不同的通信功能,并可对工作频率、系统频宽、调制方式、信源编码等进行编程控制,系统灵活性大大增强。
多通道MIMO(Multiple-Input Multiple-Output)技术最早是由Marconi于1908年提出的，它利用多天线来抑制信道衰落。根据收发两端天线数量，相对于普通的SISO(Single-Input Single-Output)系统，MIMO还可以包括SIMO(Single-Input Multiple-Output)系统和MISO(Multiple-Input Single-Output)系统。由于信道容量随着天线通道数量的增大而线性增大。利用MIMO信道成倍地提高无线信道容量，在不增加带宽和天线发送功率的情况下，频谱利用率可以成倍地提高。利用MIMO技术可以提高信道的容量，同时也可以提高信道的可靠性，降低误码率。
OFDM(正交频分复用)技术是MCM(Multi-Carrier Modulation，多载波调制)的一种。其主要思想是：将信道分成若干正交子信道，将高速数据信号转换成并行的低速子数据流，调制到在每个子信道上进行传输。正交信号可以通过在接收端采用相关技术来分开，这样可以减少子信道之间的相互干扰(ICI)。每个子信道上的信号带宽小于信道的相关带宽，因此每个子信道上的可以看成平坦性衰落，从而可以消除符号间干扰。而且由于每个子信道的带宽仅仅是原信道带宽的一小部分，信道均衡变得相对容易。此外，OFDM还易于结合空时编码、分集、干扰抑制及智能天线等技术，最大限度地提高物理层信息传输的可靠性。自从20世纪80年代以来，OFDM已经在数字音频广播、数字视频广播、基于IEEE802.11标准的无线本地局域网(WLAN)中得到应用，其都有效地利用了OFDM技术消除信号多径传播所造成的信道干扰。
多通道MIMO系统在一定程度上可以利用传播中多径分量，能够抗多径衰落，但是对于频率选择性深衰落，多通道MIMO系统依然是无能为力。目前解决多通道MIMO系统中的频率选择性衰落的方案一般是利用OFDM。ODFM由于码率低和加入了时间保护间隔而具有极强的抗多径干扰能力。由于多径时延小于保护间隔，所以系统不受码间干扰的困扰，这就允许单频网络(SFN)可以用于宽带OFDM系统，依靠多通道天线来实现，即采用由大量低功率发射机组成的发射机阵列消除阴影效应，来实现完全覆盖。
针对上面提到的情况以及现实中的需求，本发明人设计了一套基于软件无线电的小型化双通道OFDM通信系统，该系统采用FPGA+DSP架构，外围除了FPGA，DSP工作所需的最小系统电路外，只有一个双通道中频信号的高速AD，两片用于发射中频信号的DA，一个千兆网口芯片和一个负责与其他模块通信的电平转换芯片，所有的控制逻辑及信号处理逻辑在FPGA中编程实现，基带数据处理及协议转换等在DSP中编程实现，这种设计可以大大减小电路的复杂度，提升平台通用性。
发明内容
1、目的：本发明的目的在于提供一种小型化双通道OFDM通信系统及其实现方法，通过硬件编程语言和定点C语言编程实现小型化双通道OFDM通信硬件系统。
2、技术方案：本发明的目的通过以下技术方案来实现。
(1)本发明一种小型化双通道OFDM通信系统，包括：FPGA核心芯片、FPGA核心芯片最小系统外围电路、DSP芯片、DSP芯片最小系统外围电路、ADC(Analog Digital Converter模数转换)采样芯片、DAC(Digital Analog Converter数模转换)变换芯片，千兆网络接口芯片，电平转换芯片、电源芯片。系统的结构框图如图1所示，它们之间的位置连接关系及信号走向是：接收中频信号经过ADC采样芯片—ADS62P49芯片转换为数字形式并送入FPGA核心芯片做信号预处理为基带信号，基带信号数据通过EMIF接口传送至DSP芯片做数据处理，处理结果通过千兆网络接口芯片上传到上位机。发送数据通过千兆网络接口芯片下传至DSP芯片中进行处理，产生OFDM基带信号数据，通过EMIF接口传送给FPGA核心芯片，在FPGA核心芯片中实现数字上变频并控制DAC变换芯片AD9736芯片生成中频模拟信号。
该FPGA核心芯片选择Xilinx公司生产的Virtex-4XC4VSX55，其为本发明的核心控制处理器，负责所有控制及信号处理。FPGA核心芯片在接收到ADC采样芯片传送来的数据后，经过数字下变频后，得到基带数据，并存储在FPGA核心芯片的内存中。同时FPGA核心芯片在得到DSP芯片传送过来的发送数据后，经过数字上变频，得到中频数据也存储在FPGA核心芯片的内存中。
该FPGA核心芯片最小系统外围电路，包括时钟源和程序加载FLASH，它们负责辅助FPGA核心芯片完成处理功能。时钟源为FPGA核心芯片提供正常工作所需的时钟信号；由于FPGA核心芯片是在断电之后程序自动被清除的，所以必须将程序代码固化到一个程序加载FLASH中，每次上电后，程序加载FLASH中的程序自动加载到FPGA核心芯片中以使其正常工作。由于FPGA核心芯片每次上电都要重新加载一次程序，所以要将程序代码固化到程序加载FLASH中。时钟源提供FPGA核心芯片工作的系统时钟，晶体振荡器产生所需要的频率直接传送给FPGA核心芯片。该晶体振荡器是一个单独的元器件，它是作为FPGA核心芯片的时钟源。
该DSP芯片选择德州仪器公司生产的TMS320C6455，其为本发明的核心数据处理器，负责所有通信及数据处理。DSP芯片在读取FPGA核心芯片内存中存储的基带数据后，经过OFDM解调处理后，得到原始信息数据，并存储在DSP芯片外挂的DDR3存储器中，通过其内部的EMAC模块控制千兆网络接口芯片以以太网形式上传到上位机。同时DSP芯片通过千兆网络接口芯片得到上位机待发送的原始信息数据后，经过OFDM调制生成基带数据，并通过EMIF口存储在FPGA核心芯片的内存中。
该DSP芯片最小系统外围电路，包括时钟源，程序加载FLASH，外部DDR2存储器，它们负责辅助DSP芯片完成处理功能。时钟源为FPGA核心芯片提供正常工作所需的时钟信号；由于DSP芯片是在断电之后程序自动被清除的，所以必须将程序代码固化到一个程序加载FLASH中，每次上电后，程序加载FLASH中的程序自动加载到DSP芯片中以使其正常工作。由于DSP芯片每次上电都要重新加载一次程序，所以要将程序代码固化到程序加载FLASH中。由于DSP芯片需要暂存和处理大量数据，所以必须在其外部扩展存储空间。DSP芯片外挂两片DDR2存储器，将大量原始数据和中间处理结果等数据临时存储其中。时钟源提供FPGA核心芯片工作的系统时钟，晶体振荡器产生所需要的频率直接传送给DSP芯片。该晶体振荡器是一个单独的元器件，它是作为DSP芯片的时钟源。
该ADC采样芯片采用一片2路高速模数转换芯片ADS62P49，负责将两路接收中频信号转换为数字信号，并以LVDS接口形式直接传送给FPGA核心芯片。
该DAC变换芯片采用两片1路高速数模转换芯片AD9736，负责将发送数据转换为两路模拟中频信号，由FPGA核心芯片控制，并由锁相环芯片产生高频时钟提供DAC变换芯片工作。
该千兆网络接口芯片选择Marvell公司的88E1111以太网物理层芯片，在DSP芯片的EMAC模块的控制下，与上位机以千兆以太网络形式传输原始信息数据。
该电平转换芯片采用一片16位的电平转换芯片74LVC164245，将FPGA核心芯片的控制信号的3.3V的CMOS电平转换成5V的TTL以驱动外部射频模块。
该电源芯片提供整个系统工作所需的电压。外界给系统输入+28V的隔离电压，通过电源芯片将+28V的隔离电压转换成系统所需要的+5V、+3.3V、+2.5V、+1.8V、+1.5V、+1.25V，来分别提供给FPGA核心芯片(+3.3V、+2.5V、+1.5V)、程序加载FLASH(+3.3V、+1.8V)、DSP核心芯片(+3.3V、+1.5V、+1.25V)、ADC采样芯片(+3.3V、+1.8V)、DAC采样芯片(+3.3V、+1.8V)、千兆网络接口芯片(+3.3V、+2.5V)、时钟提供源(+3.3V)。
(2)本发明是一种小型化双通道OFDM通信系统实现方法，其构建过程概述如下：在接收通道，ADC采样芯片同时采集两路模拟中频信号送入FPGA核心芯片中；在FPGA核心芯片中分别对每路中频信号进行数字下变频，得到接收的基带信号数据；对场基带信号进行数据截位以降低数据量，并送入FPGA核心芯片内RAM进行缓存；DSP芯片读取RAM中的缓存数据，通过OFDM解调获得原始信息数据，将原始信息数据存入DSP芯片外挂的DDR2中；通过DSP芯片的EMAC模块控制网络接口芯片，按照一定的数据包结构通过以太网线发送到上位机，完成OFDM信号的接收。在发送通道，上位机将原始信息包发送到DSP芯片的DDR2中；DSP芯片进行OFDM调制生成OFDM的基带发送数据并存储在FPGA核心芯片的片内RAM；FPGA核心芯片对片内RAM存储的基带数据进行数字上变频将其变换为中频数据；FPGA核心芯片控制两路DAC芯片将中频数据变换为中频模拟信号，在后端模拟电路进行滤波放大驱动射频电路。
综上所述，本发明一种小型化双通道OFDM通信系统实现方法，该方法具体步骤如下：
步骤一：ADC采样芯片同时采集两路模拟中频信号并送入FPGA核心芯片
ADC采样芯片采用德州仪器公司生产的ADS62P49，该芯片在高速信号采样领域具有非常优越的性能。单片ADC具有两路模拟输入；输入差分电压范围可达到±2V；输入阻抗1MΩ；14位量化精度；单通道采样率250MSPS；具有非常灵活的串/并行接口；最低功耗1W，其功能结构图如图2所示。
为实现模拟输入端电阻匹配消除偏置以及单端转差分功能，在ADS62P49每一通道的模拟输入端设置射频传输线变压器；同时为增大输入电路带宽，在输入端进行阻容匹配，其原理图如图3所示。在FPGA核心芯片上编写VHDL程序对一片ADS62P49进行控制，实现2路中频信号的并行采集和处理。
步骤二：在FPGA核心芯片中对输入中频信号进行数字下变频
该步骤由FPGA核心芯片中数字下变频模块完成，数字下变频模块由ADS62P49驱动、模2抽取逻辑、延时校正滤波器、双口RAM模块组成。数字下变频模块采用多相滤波结构，其原理如图4所示，经过二倍奇偶抽取，延时校正后将中频采样数据下变频到基带复数据。ADS62P49驱动将晶振输入的50MHz时钟倍频至160MHz，输出到ADC采样芯片作为采样时钟；ADC采样芯片回送给FPGA核心芯片160MHz时钟，ADS62P49驱动将该时钟分频并锁相，产生160MHz和80MHz的时钟給后级；对于ADC芯片输出的7位LVDS数据，ADS62P49驱动将其转换成14位单端数据。模2抽取逻辑将160MHz的输入数据抽取成80MHz的I、Q两路数据，在每个时钟的上升沿(80MHz)将标志位取反，当标志位为1时对数据取负。延时校正滤波由12阶FIR滤波器实现，采用ISE提供的IP核，滤波系数由Matlab生成，如图5所示；滤波后取I、Q两路高16位拼接成32位基带数据，基带数据波形如图6所示。
步骤三：在FPGA核心芯片中缓存数据，并通知DSP芯片读取基带数据
该步骤由FPGA核心芯片中的数据缓存和EMIF模块完成，数据缓存采用FPGA核心芯片中内置的双口RAM实现，双口RAM模块包含两块16k*32位的双口RAM和寻址控制逻辑。双口RAM以ISE提供的IP核生成，例化两块以便乒乓读写。寻址控制逻辑在写使能信号置位后，将拼接的32位数据写入AD_RAM_1；当AD_RAM_1写满，寻址控制逻辑向后级发送1写满信号并将数据写入AD_RAM_2；当AD_RAM_2写满，寻址控制逻辑向后级发送2写满信号并将数据写入AD_RAM_1；其间若写使能信号复位，则中止数据写入。
EMIF接口逻辑是FPGA与DSP通信的接口。该逻辑以DSP提供的125MHz时钟为时钟源，负责DSP读写FPGA内部RAM时的地址译码、数据传输、中断信号生成。EMIF_A的低14位地址线直接控制AD_RAM、DA_RAM的寻址；EMIF_WE、EMIF_CE(2)和EMIF_A(14)共同控制AD_RAM_1和AD_RAM_2的写使能，EMIF_WE、EMIF_CE(4)控制DA_RAM的写使能。若AD_RAM_1或AD_RAM_2写满，EMIF接口逻辑将GPIO4或GPIO5置高64个时钟周期，以触发DSP芯片读数中断。
步骤四：在DSP芯片中对读取转发FPGA核心芯片中的基带数据
本该步骤中，DSP芯片负责读取、存储、处理、回送FPGA核心芯片处理过的基带数据数据，并监控FPGA核心芯片的工作状态。其软件流程如图7所示。
DSP芯片在上电/复位后首先从Flash加载程序，然后进行初始化配置：通过配置PERLOCK、PERCFG0和PERCFG1，使能GPIO、DDR2和EMIFA。对于PLL的配置，对50MHz晶振输入进行20倍频，则DSP主频1GHz；EMIFA工作时钟取主频的8分频，即125MHz；DDR2控制器的输出时钟取250MHz，由25MHz晶振输入在20倍频后2分频产生。EMIFA配置为同步模式，数据总线宽度32位，读延迟2个时钟周期，写延迟0个时钟周期。DDR2芯片选用2片Micron生产的MT47H64M16，分别存储高、低16位数据，存储容量达256MB；DDR2控制器配置为13位行地址，10位列地址，8个Bank，32位数据线。在配置GPIO时，将GPIO4和GPIO5中断匹配到CPUINT14和CPUINT15，并完成GPIO初始化。最后将DA_RAM中的数据清零。
初始化配置完成后，程序开始轮询式的数据读写操作。DSP芯片首先读取FPGA核心芯片的工作状态寄存器，若状态异常，则提示错误信息，系统进入待机状态；若状态正常，DSP芯片向FPGA核心芯片发出AD_RAM写使能信号，触发32位基带数据先后写入AD_RAM_1、AD_RAM_2。在写使能信号发出后，DSP芯片将不断查询GPIO4的中断状态标志位。当GPIO4的中断标志置位，DSP芯片调用EDMA控制器将AD_RAM_1中的数据读入DDR2，再根据需要从DDR2中读取数据进行处理。数据处理完成后，DSP芯片调用EDMA控制器将数据写入DA_RAM；写满后使能DA_RAM发数，并清除GPIO4的中断标志位。GPIO4中断处理完成后，DSP芯片将不断查询GPIO5的中断标志位，当GPIO5的中断标志置位，DSP芯片调用EDMA控制器将AD_RAM_2中的数据读入DDR2，此后的处理流程与GPIO4中断类似。GPIO5中断处理完成后，DSP芯片控制其内置的EMAC模块，将DDR2中存储的数据通过GMII接口与千兆网络接口芯片88E1111相连接，按照一预定的数据包结构通过以太网线发送到上位机。
步骤五：在DSP芯片中对基带信号进行OFDM调制
在该步骤中，根据IEEE802.11a标准，在DSP芯片中对发射数据进行纠错编译码，比特调制，OFDM symbol调制，其过程如图8所示。纠错译码采用卷积编码和维特比译码技术进行前向误码纠错，卷积编码器采用工业标准的生成多项式，g0＝1338，g1＝1718，其编码速率R＝1/2，如图9所示。
根据通信不同的数据传输速率，采用的正交幅度调制包括BPSK，QPSK，16-QAM或64-QAM等调制方式。首先，把经过信道编码和交织的码序列分成NBPSC(对应于BPSK，QPSK，16-QAM或64-QAM，分别为1，2，4或者6)的大小的组，再分别映射成相应调制方式的复数星座点。映射的方式为格雷星座图映射方式，如图10所示。
OFDM symbol调制分为插入导频序列、IFFT和加入循环前缀。插入导频序列中把经过基带调制的复信号分成一系列的小组，每个小组包含NSD＝48个复数据。把这48个复数据依次调制在标号为0～47的逻辑子载波上，在-21,-7,7,21四个位置插入四个导频序列，导频序列的极性由pn+1控制，pn是一个周期为127的序列，由扰码器产生，其中，扰码寄存器的初始状态为全1，并把扰码器输出的所有1用-1代替，所有0用1代替。采用64点的IFFT，把标号为1～26的数据映射到IFFT输入标号为1～26的位置，而标号为-26～-1的数据依此映射到IFFT输入标号的38～63，IFFT输入其余的27～37和0输入位置都赋0。通过64点IFFT后，通过周期扩展获得期望的长度。对于短训练序列和长训练序列，取IFFT输出标号为32～63的值作为训练序列的0～31标号的值，训练序列标号为32～159的值为两个周期的64点IFFT的值，训练序列标号为160的值为IFFT输出的第0点的值。之后对发送信号进行加窗处理，输出到FPGA核心芯片进行发射。
步骤六：在FPGA核心芯片中对发射基带信号进行数字上变频
该步骤由FPGA核心芯片中数字上变频模块完成，数字上变频模块由双口RAM模块、4倍内插模块、内插滤波器、NCO和AD9736驱动组成，如图11所示。双口RAM模块包括一块16k*32位的双口RAM和寻址控制逻辑，若DA_RAM输出使能置位，寻址控制逻辑从零地址开始读取32位拼接数据，拆分成I、Q两路输送给4倍内插模块。4倍内插模块工作在320MHz，在每个时钟的上升沿做模4计数，若计数至4，则输出来自DA_RAM的数据；否则输出0。内插滤波器采用96阶FIR滤波器实现，滤波系数由Matlab生成，频响特性如图12所示。NCO调用ISE提供的IP核，设置数据宽度16位、相位控制字16位、频率控制字0x6000，则NCO以320MHz时钟产生120MHz的正交信号。I、Q两路信号分别与正交信号相乘后求和，取14位有效数据传输至AD9736驱动。AD9736驱动将DAC变换芯片输入的160MHz时钟变频至80MHz、320MHz供数字上变频模块的各单元使用，并回送160MHz时钟作为DAC变换芯片的数据时钟；前级输入的320MHz中频信号首先按奇偶序数抽取成两路(160MHz)，再转换为DDR LVDS形式，输出到AD9736进行数模转换。
步骤七：FPGA核心芯片控制DAC输出模拟中频信号
该步骤由FPGA控制DAC变换芯片进行数模转换。DAC变换芯片选用AD9736，这是Analog Devices生产的一款14位高速数模转换器，其原理如图13所示，在DDR LVDS模式下，最高转换速率可达1200MSPS。DAC变换芯片的工作电压有3.3V和1.8V两种，数据接口采用DDR LVDS模式。时钟方面，首先用ICS8442将20MHz晶振时钟倍频至320MHz，滤波后作为AD9736的数模转换时钟；AD9736将该时钟二分频，输出给FPGA核心芯片作为数字上变频模块的时钟源；FPGA核心芯片再回送160MHz的数据时钟给AD9736。数模转换完成后，采用变压器ETC-1-13将差分信号转成单端信号，再以变压器ADT-1T-1P将该信号隔离、放大，最后用三阶LC带通网络滤波，其结构如图14所示。由HMC599ST89E放大后从SMA头输出，模拟中频信号如图15所示。
3、优点及功效:本发明的优点及功效在于：该小型化双通道OFDM通信系统及其实现方法采用FPGA+DSP架构，外围除了FPGA核心芯片，DSP芯片工作所需的最小系统电路外，只有一个双通道中频信号的高速AD，两片用于发射中频信号的DA，一个千兆网口芯片和一个负责与其他模块通信的电平转换芯片，所有的控制逻辑及信号处理逻辑在FPGA核心芯片中编程实现，基带数据处理及协议转换等在DSP芯片中编程实现，这种设计可以大大减小电路的复杂度，提升平台通用性。
附图说明
图1系统结构框图
图2 ADS62P49功能框图
图3 ADS62P49模拟输入端原理图
图4数字下变频原理图
图5延时校正滤波器频响特性
图6基带数据波形
图7 DSP芯片软件流程图
图8 OFDM调制流程图
图9卷积编码器原理图
图10比特调制格雷星座图
图11数字上变频原理图
图12基带数据波形
图13 AD9736功能框图
图14 LC带通网络滤波结构
图15输出模拟中频信号
图16实现方法流程图
具体实施方式
下面根据发明内容，结合说明书附图，对本发明一种小型化双通道OFDM通信系统及其实现方法，进行具体说明：
本发明通过硬件编程语言和定点C语言编程实现小型化双通道OFDM通信硬件系统，同时提供该系统实现双通道OFDM的方法。
(1)本发明一种小型化双通道OFDM通信系统，包括：FPGA核心芯片、FPGA核心芯片最小系统外围电路、DSP芯片、DSP芯片最小系统外围电路、ADC(Analog Digital Coverter模数转换)采样芯片、DAC(Digital Analog Coverter数模转换)变换芯片，千兆网络接口芯片，电平转换芯片、电源芯片。它们之间的位置连接关系及信号走向如图1所示，接收中频信号经过ADS62P49芯片转换为数字形式并送入FPGA核心芯片做信号预处理为基带信号，基带信号数据通过EMIF接口传送至DSP芯片做数据处理，处理结果通过千兆网络接口芯片上传到上位机。发送数据通过千兆网络接口芯片下传至DSP芯片中进行处理，产生OFDM基带信号数据，通过EMIF接口传送给FPGA核心芯片，在FPGA核心芯片中实现数字上变频并控制AD9736芯片生成中频模拟信号。
该系统FPGA核心芯片选择Xilinx公司生产的Virtex-4XC4VSX55，其为本发明的核心控制处理器，负责所有控制及信号处理。FPGA核心芯片在接收到ADC采样芯片传送来的数据后，经过数字下变频后得到基带数据，并存储在FPGA核心芯片的内存中。同时FPGA核心芯片在得到DSP芯片传送过来的发送数据后，经过数字上变频，得到中频数据也存储在FPGA核心芯片的内存中。该FPGA核心芯片最小系统外围电路，包括时钟源和程序加载FLASH，它们负责辅助FPGA核心芯片完成处理功能。时钟源为FPGA核心芯片提供正常工作所需的时钟信号；由于FPGA核心芯片是在断电之后程序自动被清除的，所以必须将程序代码固化到一个程序加载FLASH中，每次上电后，程序加载FLASH中的程序自动加载到FPGA核心芯片中以使其正常工作。由于FPGA核心芯片每次上电都要重新加载一次程序，所以要将程序代码固化到程序加载FLASH中。时钟源提供FPGA核心芯片工作的系统时钟，晶体振荡器产生所需要的频率直接传送给FPGA核心芯片。该晶体振荡器是一个单独的元器件，它是作为FPGA核心芯片的时钟源。
该系统DSP芯片选择德州仪器公司生产的TMS320C6455，其为本发明的核心数据处理器，负责所有通信及数据处理。DSP芯片在读取FPGA核心芯片内存中存储的基带数据后，经过OFDM解调处理后，得到原始信息数据，并存储在DSP芯片外挂的DDR3存储器中，通过其内部的EMAC模块控制千兆网络接口芯片以以太网形式上传到上位机。同时DSP芯片通过千兆网络接口芯片得到上位机待发送的原始信息数据后，经过OFDM调制生成基带数据，并通过EMIF口存储在FPGA的内存中。
该DSP芯片最小系统外围电路，包括时钟源，程序加载FLASH，外部DDR2存储器，它们负责辅助DSP芯片完成处理功能。时钟源为FPGA核心芯片提供正常工作所需的时钟信号；由于DSP芯片是在断电之后程序自动被清除的，所以必须将程序代码固化到一个程序加载FLASH中，每次上电后，程序加载FLASH中的程序自动加载到DSP芯片中以使其正常工作。由于DSP芯片每次上电都要重新加载一次程序，所以要将程序代码固化到程序加载FLASH中。由于DSP芯片需要暂存和处理大量数据，所以必须在其外部扩展存储空间。DSP芯片外挂两片DDR2存储器，将大量原始数据和中间处理结果等数据临时存储其中。时钟源提供FPGA核心芯片工作的系统时钟，晶体振荡器产生所需要的频率直接传送给DSP核心芯片。该晶体振荡器是一个单独的元器件，它是作为DSP芯片的时钟源。
ADC采样芯片采用一片2路高速模数转换芯片ADS62P49，负责将两路接收中频信号转换为数字信号，并以LVDS接口形式直接传送给FPGA核心芯片。
该DAC变换芯片采用两片1路高速数模转换芯片AD9736，负责将发送数据转换为两路模拟中频信号，由FPGA核心芯片控制，并由锁相环芯片产生高频时钟提供DAC工作。
该千兆网络接口芯片选择Marvell公司的88E1111以太网物理层芯片，在DSP芯片的EMAC模块的控制下，与上位机以千兆以太网络形式传输原始信息数据。
该电平转换芯片采用一片16位的电平转换芯片74LVC164245，将FPGA核心芯片的控制信号的3.3V的CMOS电平转换成5V的TTL以驱动外部射频模块。
该电源芯片提供整个系统工作所需的电压。外界给系统输入+28V的隔离电压，通过电源芯片将+28V的隔离电压转换成系统所需要的+5V、+3.3V、+2.5V、+1.8V、+1.5V、+1.25V，来分别提供给FPGA核心芯片(+3.3V、+2.5V、+1.5V)、程序加载FLASH(+3.3V、+1.8V)、DSP核心芯片(+3.3V、+1.5V、+1.25V)、ADC采样芯片(+3.3V、+1.8V)、DAC采样芯片(+3.3V、+1.8V)、千兆网络接口芯片(+3.3V、+2.5V)、时钟提供源(+3.3V)。
(2)本发明是一种小型化双通道OFDM通信系统的实现方法，其构建过程概述如下：在接收通道，ADC采样芯片同时采集两路模拟中频信号送入FPGA核心芯片中；在FPGA核心芯片中分别对每路中频信号进行数字下变频，得到接收的基带信号数据；对场基带信号进行数据截位以降低数据量，并送入FPGA核心芯片内RAM进行缓存；DSP芯片读取RAM中的缓存数据，通过OFDM解调获得原始信息数据，将原始信息数据存入DSP芯片外挂的DDR2中；通过DSP芯片的EMAC模块控制网络接口芯片，按照一定的数据包结构通过以太网线发送到上位机，完成OFDM信号的接收。在发送通道，上位机将原始信息包发送到DSP芯片的DDR2中；DSP芯片进行OFDM调制生成OFDM的基带发送数据并存储在FPGA核心芯片的片内RAM；FPGA核心芯片对片内RAM存储的基带数据进行数字上变频将其变换为中频数据；FPGA核心芯片控制两路DAC芯片将中频数据变换为中频模拟信号，在后端模拟电路进行滤波放大驱动射频电路。
综上所述，见图16，本发明一种小型化双通道OFDM通信系统实现方法，该方法具体步骤如下：
步骤一：ADC采样芯片同时采集两路模拟中频信号并送入FPGA核心芯片
ADC采样芯片采用德州仪器公司生产的ADS62P49，该芯片在高速信号采样领域具有非常优越的性能。单片ADCC采样芯片具有两路模拟输入；输入差分电压范围可达到±2V；输入阻抗1MΩ；14位量化精度；单通道采样率250MSPS；具有非常灵活的串/并行接口；最低功耗1W，其功能结构图如图2所示。
为实现模拟输入端电阻匹配消除偏置以及单端转差分功能，在ADS62P49每一通道的模拟输入端设置射频传输线变压器；同时为增大输入电路带宽，在输入端进行阻容匹配，其原理图如图3所示。在FPGA核心芯片上编写VHDL程序对一片ADS62P49进行控制，实现2路中频信号的并行采集和处理。
步骤二：在FPGA核心芯片中对输入中频信号进行数字下变频
该步骤由FPGA核心芯片中数字下变频模块完成，数字下变频模块由ADS62P49驱动、模2抽取逻辑、延时校正滤波器、双口RAM模块组成。数字下变频模块采用多相滤波结构，其原理如图4所示，经过二倍奇偶抽取，延时校正后将中频采样数据下变频到基带复数据。ADS62P49驱动将晶振输入的50MHz时钟倍频至160MHz，输出到ADC采样芯片作为采样时钟；ADC采样芯片回送给FPGA核心芯片160MHz时钟，ADS62P49驱动将该时钟分频并锁相，产生160MHz和80MHz的时钟給后级；对于ADC采样芯片输出的7位LVDS数据，ADS62P49驱动将其转换成14位单端数据。模2抽取逻辑将160MHz的输入数据抽取成80MHz的I、Q两路数据，在每个时钟的上升沿(80MHz)将标志位取反，当标志位为1时对数据取负。延时校正滤波由12阶FIR滤波器实现，采用ISE提供的IP核，滤波系数由Matlab生成，如图5所示；滤波后取I、Q两路高16位拼接成32位基带数据，基带数据波形如图6所示。
步骤三：在FPGA中缓存数据，并通知DSP读取基带数据
该步骤由FPGA核心芯片中的数据缓存和EMIF模块完成，数据缓存采用FPGA核心芯片中内置的双口RAM实现，双口RAM模块包含两块16k*32位的双口RAM和寻址控制逻辑。双口RAM以ISE提供的IP核生成，例化两块以便乒乓读写。寻址控制逻辑在写使能信号置位后，将拼接的32位数据写入AD_RAM_1；当AD_RAM_1写满，寻址控制逻辑向后级发送1写满信号并将数据写入AD_RAM_2；当AD_RAM_2写满，寻址控制逻辑向后级发送2写满信号并将数据写入AD_RAM_1；其间若写使能信号复位，则中止数据写入。
EMIF接口逻辑是FPGA核心芯片与DSP芯片通信的接口。该逻辑以DSP芯片提供的125MHz时钟为时钟源，负责DSP芯片读写FPG核心芯片A内部RAM时的地址译码、数据传输、中断信号生成。EMIF_A的低14位地址线直接控制AD_RAM、DA_RAM的寻址；EMIF_WE、EMIF_CE(2)和EMIF_A(14)共同控制AD_RAM_1和AD_RAM_2的写使能，EMIF_WE、EMIF_CE(4)控制DA_RAM的写使能。若AD_RAM_1或AD_RAM_2写满，EMIF接口逻辑将GPIO4或GPIO5置高64个时钟周期，以触发DSP芯片读数中断。
步骤四：在DSP芯片中对读取转发FPGA核心芯片中的基带数据
本该步骤中，DSP芯片负责读取、存储、处理、回送FPGA核心芯片处理过的基带数据数据，并监控FPGA核心芯片的工作状态。其软件流程如图7所示。
DSP芯片在上电/复位后首先从Flash加载程序，然后进行初始化配置：通过配置PERLOCK、PERCFG0和PERCFG1，使能GPIO、DDR2和EMIFA。对于PLL的配置，对50MHz晶振输入进行20倍频，则DSP主频1GHz；EMIFA工作时钟取主频的8分频，即125MHz；DDR2控制器的输出时钟取250MHz，由25MHz晶振输入在20倍频后2分频产生。EMIFA配置为同步模式，数据总线宽度32位，读延迟2个时钟周期，写延迟0个时钟周期。DDR2芯片选用2片Micron生产的MT47H64M16，分别存储高、低16位数据，存储容量达256MB；DDR2控制器配置为13位行地址，10位列地址，8个Bank，32位数据线。在配置GPIO时，将GPIO4和GPIO5中断匹配到CPUINT14和CPUINT15，并完成GPIO初始化。最后将DA_RAM中的数据清零。
初始化配置完成后，程序开始轮询式的数据读写操作。DSP芯片首先读取FPGA核心芯片的工作状态寄存器，若状态异常，则提示错误信息，系统进入待机状态；若状态正常，DSP芯片向FPGA核心芯片发出AD_RAM写使能信号，触发32位基带数据先后写入AD_RAM_1、AD_RAM_2。在写使能信号发出后，DSP芯片将不断查询GPIO4的中断状态标志位。当GPIO4的中断标志置位，DSP调用EDMA控制器将AD_RAM_1中的数据读入DDR2，再根据需要从DDR2中读取数据进行处理。数据处理完成后，DSP芯片调用EDMA控制器将数据写入DA_RAM；写满后使能DA_RAM发数，并清除GPIO4的中断标志位。GPIO4中断处理完成后，DSP将不断查询GPIO5的中断标志位，当GPIO5的中断标志置位，DSP核心芯片EDMA控制器将AD_RAM_2中的数据读入DDR2，此后的处理流程与GPIO4中断类似。GPIO5中断处理完成后，DSP控制其内置的EMAC模块，将DDR2中存储的数据通过GMII接口与千兆网络接口芯片88E1111相连接，按照一定的数据包结构通过以太网线发送到上位机。
步骤五：在DSP芯片中对基带信号进行OFDM调制
在该步骤中，根据IEEE802.11a标准，在DSP芯片中对发射数据进行纠错编译码，比特调制，OFDM symbol调制，其过程如图8所示。纠错译码采用卷积编码和维特比译码技术进行前向误码纠错，卷积编码器采用工业标准的生成多项式，g0＝1338，g1＝1718，其编码速率R＝1/2，如图9所示。
根据通信不同的数据传输速率，采用的正交幅度调制包括BPSK，QPSK，16-QAM或64-QAM等调制方式。首先，把经过信道编码和交织的码序列分成NBPSC(对应于BPSK，QPSK，16-QAM或64-QAM，分别为1，2，4或者6)的大小的组，再分别映射成相应调制方式的复数星座点。映射的方式为格雷星座图映射方式，如图10所示。
OFDM symbol调制分为插入导频序列、IFFT和加入循环前缀。插入导频序列中把经过基带调制的复信号分成一系列的小组，每个小组包含NSD＝48个复数据。把这48个复数据依次调制在标号为0～47的逻辑子载波上，在-21,-7,7,21四个位置插入四个导频序列，导频序列的极性由pn+1控制，pn是一个周期为127的序列，由扰码器产生，其中，扰码寄存器的初始状态为全1，并把扰码器输出的所有1用-1代替，所有0用1代替。采用64点的IFFT，把标号为1～26的数据映射到IFFT输入标号为1～26的位置，而标号为-26～-1的数据依此映射到IFFT输入标号的38～63，IFFT输入其余的27～37和0输入位置都赋0。通过64点IFFT后，通过周期扩展获得期望的长度。对于短训练序列和长训练序列，取IFFT输出标号为32～63的值作为训练序列的0～31标号的值，训练序列标号为32～159的值为两个周期的64点IFFT的值，训练序列标号为160的值为IFFT输出的第0点的值。之后对发送信号进行加窗处理，输出到FPGA进行发射。
步骤六：在FPGA核心芯片中对发射基带信号进行数字上变频
该步骤由FPGA核心芯片中数字上变频模块完成，数字上变频模块由双口RAM模块、4倍内插模块、内插滤波器、NCO和AD9736驱动组成，如图11所示。双口RAM模块包括一块16k*32位的双口RAM和寻址控制逻辑，若DA_RAM输出使能置位，寻址控制逻辑从零地址开始读取32位拼接数据，拆分成I、Q两路输送给4倍内插模块。4倍内插模块工作在320MHz，在每个时钟的上升沿做模4计数，若计数至4，则输出来自DA_RAM的数据；否则输出0。内插滤波器采用96阶FIR滤波器实现，滤波系数由Matlab生成，频响特性如图12所示。NCO调用ISE提供的IP核，设置数据宽度16位、相位控制字16位、频率控制字0x6000，则NCO以320MHz时钟产生120MHz的正交信号。I、Q两路信号分别与正交信号相乘后求和，取14位有效数据传输至AD9736驱动。AD9736驱动将DAC变换芯片输入的160MHz时钟变频至80MHz、320MHz供数字上变频模块的各单元使用，并回送160MHz时钟作为DAC变换芯片的数据时钟；前级输入的320MHz中频信号首先按奇偶序数抽取成两路(160MHz)，再转换为DDR LVDS形式，输出到AD9736进行数模转换。
步骤七：FPGA核心芯片控制DAC变换芯片输出模拟中频信号
该步骤由FPGA核心芯片控制DAC变换芯片进行数模转换。DAC变换芯片选用AD9736，这是Analog Devices生产的一款14位高速数模转换器，其原理如图13所示，在DDRLVDS模式下，最高转换速率可达1200MSPS。DAC的工作电压有3.3V和1.8V两种，数据接口采用DDR LVDS模式。时钟方面，首先用ICS8442将20MHz晶振时钟倍频至320MHz，滤波后作为AD9736的数模转换时钟；AD9736将该时钟二分频，输出给FPGA核心芯片作为数字上变频模块的时钟源；FPGA核心芯片再回送160MHz的数据时钟给AD9736。数模转换完成后，采用变压器ETC-1-13将差分信号转成单端信号，再以变压器ADT-1T-1P将该信号隔离、放大，最后用三阶LC带通网络滤波，其结构如图14所示。由HMC599ST89E放大后从SMA头输出，模拟中频信号如图15所示。
小型化双通道OFDM通信系统及其实现方法硬件电路的主要器件为：
FPGA核心芯片的选择：
选用Xilinx公司的Virtex-4XC4VSX55
Virtex-4系列是Xilinx公司面向从低密集到高密集设计推出的平台级FPGA核心芯片，该系列FPGA核心芯片基于IP核和专用模块设计，能够为电信、无线电、网络、视频和数字信号处理领域的应用提供完整的解决方案。
Virtex-4XC4VSX55是Virtex-4家族的一员。具有如下主要特点：
1)49152个可配置逻辑单元(5120个slice)；
2)8个DCM(Digital Clock Manager)模块；
3)5760K bits RAM；
4)512个XtrememDSP Slice；
5)640个通用I/O管脚。
此外，Xilinx公司还提供了功能强大的开发平台(ISE)，开发者可通过该平台完成全部设计。
程序加载FLASH芯片的选择：
选用Xilinx公司的XCF16P。
XCF16P容量为16Mbit，其存储容量可以支持多种Xilinx公司的FPGA核心芯片进行上电程序加载。
DSP芯片的选择：
选用TI公司的TMS320C6455
TMS320C6455是德州仪器公司推出的一款面向高端用户的高性能、定点数字信号处理器，它是基于第三代先进VelociTI VLIW(超长指令字)结构开发出来的新产品，在通信，医疗图像，无线传输等方面表现突出，最高工作频率为1.2GHz，拥有9600GMAC的强大运算能力。片内除了高性能的C64x+数字信号处理器内核外，还集成了丰富的外设资源，如用于片级互联的RapidIO接口、千兆以太网控制器、PCI接口、DDR2接口、64位的EMIF接口、I2C接口、McBSP接口、UTOPIA接口、JTAG仿真器接口等。
此外，德州仪器公司提供的DSP芯片集成开发环境(CCS5)，开发者可通过该集成开发环境完成全部设计及调试。
ADC采样芯片的选择：
选用TI公司的ADS62P49
ADS62P49的主要特性如下:
1)采用3.3V模拟电源和1.8V数字电源供电；
2)14位高速模数转换器，最高采样率可达250MSPS；
3)输入阻抗1MΩ，每通道集成二阶模拟滤波器；
4)支持DDR LVDS和并行CMOS两种输出模式
DAC变换芯片的选择：
选用ADI公司的AD9736
AD9736的主要特性如下:
1)采用3.3V和1.8V两种电源供电；
2)14位高速数模转换器，最高转换速率可达1200MSPS；
3)数据接口采用DDR LVDS模式；
4)最大输出幅值200mV
电源芯片的选择：
系统电源采用LM1085和PTH05000用作主要电源芯片。
LM1085具有低压差电压的特点，当输出电流为5A时，压差电压仅为0.5V，瞬态响应快，0.015％线路电压调整，0.1％负载调整，有内部电流限制及发热限制，100％通过发热极限老化测试。
PTH05000是一种非隔离、体积小同时性能很高的电源模块。此系列芯片输入电压5V，通过不同阻值的配置电阻可以得到范围在0.9V～3.6V的输出电压，输出电流最高可达6A，效率最高可达94％。是需要考虑空间、性能及成本的应用场合中非常理想的选择。
千兆网络接口芯片：
千兆网络接口芯片选择Marvell公司的88E1111芯片。该芯片用于1000BASE-T、100BASE-TX和10BASE-T类型的以太网，它是使用标准数字CMOS工艺制造，并且包含所有所需的有源电路来实现物理层功能，以便在标准的CAT-5类非屏蔽双绞线上发送和接收数据。支持用于直接连接到MAC/Switch接口的吉比特介质无关接口(GMII)、精简的GMII(RGMII)、串行吉比特介质无关接口(SGMII)、10比特接口(TBI)、精简的10比特接口(RTBI)。
系统实现结果
应用VHDL硬件描述语言和定点C语言进行编程，将编写好的模块下载至XilinxVirtex-4XC4VSX55和TMS320C6455中。实验过程中，将系统的两路发射通道分别与接收通道相连接进行回环测试，通过ChipScope Pro(Xilinx ISE软件自带的逻辑分析仪)、示波器及PC机进行观察。
在FPGA核心芯片中占用的资源如下：
表1FPGA核心芯片系统资源使用情况
在DSP芯片中主要函数执行指令消耗如下：
表2DSP芯片主要函数指令消耗
本发明一种小型化双通道OFDM通信系统及其实现方法，用VHDL语言和定点C语言实现了中频双通道OFDM通信，并且在实际的实验过程中测试通过，验证了中频双通道OFDM通信的可行性，并且有以下特点：
硬件电路简单，体积较小，为未来系统集成提供了探索和依据。
处理结构采用FPGA+DSP架构，在FPGA核心芯片中实现数字上下变频，在DSP芯片中进行OFDM基带的调制和外部千兆网络通信，充分发挥了系统的并行处理性能。
主要功能通过编程简单，易于修改，使系统具有很大的通用性和灵活性。
完整实现预期的功能，实现简单。
可见，经双通道OFDM通信验证硬件系统具有很高的应用价值，在实际应用中具有很大的通用性和灵活性，有很好的应用前景。

Claims (2)

1.一种小型化双通道OFDM通信系统，其特征在于：它包括：FPGA核心芯片、FPGA核心芯片最小系统外围电路、DSP芯片、DSP芯片最小系统外围电路、ADC采样芯片、DAC变换芯片、千兆网络接口芯片、电平转换芯片和电源芯片；接收中频信号经过ADC采样芯片—即ADS62P49芯片转换为数字形式并送入FPGA核心芯片做信号预处理为基带信号，基带信号数据通过EMIF接口传送至DSP芯片做数据处理，处理结果通过千兆网络接口芯片上传到上位机；发送数据通过千兆网络接口芯片下传至DSP芯片中进行处理，产生OFDM基带信号数据，通过EMIF接口传送给FPGA核心芯片，在FPGA核心芯片中实现数字上变频并控制DAC变换芯片AD9736芯片生成中频模拟信号；
该FPGA核心芯片是Virtex-4XC4VSX55，负责所有控制及信号处理；FPGA核心芯片在接收到ADC采样芯片传送来的数据后，经过数字下变频后，得到基带数据，并存储在FPGA核心芯片的内存中；同时FPGA核心芯片在得到DSP芯片传送过来的发送数据后，经过数字上变频，得到中频数据也存储在FPGA核心芯片的内存中；
该FPGA核心芯片最小系统外围电路，包括时钟源和程序加载FLASH，它们负责辅助FPGA核心芯片完成处理功能；时钟源为FPGA核心芯片提供正常工作所需的时钟信号；由于FPGA核心芯片是在断电之后程序自动被清除的，所以必须将程序代码固化到一个程序加载FLASH中，每次上电后，程序加载FLASH中的程序自动加载到FPGA核心芯片中以使其正常工作；由于FPGA核心芯片每次上电都要重新加载一次程序，所以要将程序代码固化到程序加载FLASH中；时钟源提供FPGA核心芯片工作的系统时钟，晶体振荡器产生所需要的频率直接传送给FPGA核心芯片；该晶体振荡器是一个单独的元器件，它是作为FPGA核心芯片的时钟源；
该DSP芯片是TMS320C6455，负责所有通信及数据处理；DSP芯片在读取FPGA核心芯片内存中存储的基带数据后，经过OFDM解调处理后，得到原始信息数据，并存储在DSP芯片外挂的DDR3存储器中，通过其内部的EMAC模块控制千兆网络接口芯片以以太网形式上传到上位机；同时DSP芯片通过千兆网络接口芯片得到上位机待发送的原始信息数据后，经过OFDM调制生成基带数据，并通过EMIF口存储在FPGA核心芯片的内存中；
该DSP芯片最小系统外围电路，包括时钟源，程序加载FLASH，外部DDR2存储器，它们负责辅助DSP芯片完成处理功能；时钟源为FPGA核心芯片提供正常工作所需的时钟信号；由于DSP芯片是在断电之后程序自动被清除的，所以必须将程序代码固化到一个程序加载FLASH中，每次上电后，程序加载FLASH中的程序自动加载到DSP芯片中以使其正常工作；由于DSP芯片每次上电都要重新加载一次程序，所以要将程序代码固化到程序加载FLASH中；由于DSP芯片需要暂存和处理大量数据，所以必须在其外部扩展存储空间，DSP芯片外挂两片DDR2存储器，将大量原始数据和中间处理结果数据临时存储其中；时钟源提供FPGA核心芯片工作的系统时钟，晶体振荡器产生所需要的频率直接传送给DSP芯片；该晶体振荡器是一个单独的元器件，它是作为DSP芯片的时钟源；
该ADC采样芯片采用一片2路高速模数转换芯片ADS62P49，负责将两路接收中频信号转换为数字信号，并以LVDS接口形式直接传送给FPGA核心芯片；
该DAC变换芯片采用两片1路高速数模转换芯片AD9736，负责将发送数据转换为两路模拟中频信号，由FPGA核心芯片控制，并由锁相环芯片产生高频时钟提供DAC变换芯片工作；
该千兆网络接口芯片是88E1111以太网物理层芯片，在DSP芯片的EMAC模块的控制下，与上位机以千兆以太网络形式传输原始信息数据；
该电平转换芯片采用一片16位的电平转换芯片74LVC164245，将FPGA核心芯片的控制信号的3.3V的CMOS电平转换成5V的TTL以驱动外部射频模块；
该电源芯片提供整个系统工作所需的电压，外界给系统输入+28V的隔离电压，通过电源芯片将+28V的隔离电压转换成系统所需要的+5V、+3.3V、+2.5V、+1.8V、+1.5V、+1.25V，来分别提供给FPGA核心芯片+3.3V、+2.5V、+1.5V、程序加载FLASH+3.3V、+1.8V、DSP核心芯片+3.3V、+1.5V、+1.25V、ADC采样芯片+3.3V、+1.8V、DAC采样芯片+3.3V、+1.8V、千兆网络接口芯片+3.3V、+2.5V、时钟提供源+3.3V。
2.一种小型化双通道OFDM通信系统实现方法，其特征在于：该方法具体步骤如下：
步骤一：ADC采样芯片同时采集两路模拟中频信号并送入FPGA核心芯片
ADC采样芯片是ADS62P49，该芯片在高速信号采样领域具有非常优越的性能；单片ADC具有两路模拟输入；输入差分电压范围可达到±2V；输入阻抗1MΩ；14位量化精度；单通道采样率250MSPS；具有非常灵活的串/并行接口；最低功耗1W；为实现模拟输入端电阻匹配消除偏置以及单端转差分功能，在ADS62P49每一通道的模拟输入端设置射频传输线变压器；同时为增大输入电路带宽，在输入端进行阻容匹配，在FPGA核心芯片上编写VHDL程序对一片ADS62P49进行控制，实现2路中频信号的并行采集和处理；
步骤二：在FPGA核心芯片中对输入中频信号进行数字下变频
该步骤由FPGA核心芯片中数字下变频模块完成，数字下变频模块由ADS62P49驱动、模2抽取逻辑、延时校正滤波器、双口RAM模块组成；数字下变频模块采用多相滤波结构，经过二倍奇偶抽取，延时校正后将中频采样数据下变频到基带复数据；ADS62P49驱动将晶振输入的50MHz时钟倍频至160MHz，输出到ADC芯片作为采样时钟；ADC采样芯片回送给FPGA核心芯片160MHz时钟，ADS62P49驱动将该时钟分频并锁相，产生160MHz和80MHz的时钟給后级；对于ADC采样芯片芯片输出的7位LVDS数据，ADS62P49驱动将其转换成14位单端数据；模2抽取逻辑将160MHz的输入数据抽取成80MHz的I、Q两路数据，在每个时钟的上升沿80MHz将标志位取反，当标志位为1时对数据取负；延时校正滤波由12阶FIR滤波器实现，采用ISE提供的IP核，滤波系数由Matlab生成；滤波后取I、Q两路高16位拼接成32位基带数据；
步骤三：在FPGA核心芯片中缓存数据，并通知DSP芯片读取基带数据
该步骤由FPGA核心芯片中的数据缓存和EMIF模块完成，数据缓存采用FPGA核心芯片中内置的双口RAM实现，双口RAM模块包含两块16k*32位的双口RAM和寻址控制逻辑；双口RAM以ISE提供的IP核生成，例化两块以便乒乓读写；寻址控制逻辑在写使能信号置位后，将拼接的32位数据写入AD_RAM_1；当AD_RAM_1写满，寻址控制逻辑向后级发送1写满信号并将数据写入AD_RAM_2；当AD_RAM_2写满，寻址控制逻辑向后级发送2写满信号并将数据写入AD_RAM_1；其间若写使能信号复位，则中止数据写入；
EMIF接口逻辑是FPGA与DSP通信的接口，该逻辑以DSP提供的125MHz时钟为时钟源，负责DSP读写FPGA内部RAM时的地址译码、数据传输、中断信号生成；EMIF_A的低14位地址线直接控制AD_RAM、DA_RAM的寻址；EMIF_WE、EMIF_CE和EMIF_A共同控制AD_RAM_1和AD_RAM_2的写使能，EMIF_WE、EMIF_CE控制DA_RAM的写使能；若AD_RAM_1或AD_RAM_2写满，EMIF接口逻辑将GPIO4或GPIO5置高64个时钟周期，以触发DSP芯片读数中断；
步骤四：在DSP芯片中对读取转发FPGA核心芯片中的基带数据
本该步骤中，DSP芯片负责读取、存储、处理、回送FPGA核心芯片处理过的基带数据数据，并监控FPGA核心芯片的工作状态；DSP芯片在上电/复位后首先从Flash加载程序，然后进行初始化配置：通过配置PERLOCK、PERCFG0和PERCFG1，使能GPIO、DDR2和EMIFA；对于PLL的配置，对50MHz晶振输入进行20倍频，则DSP主频1GHz；EMIFA工作时钟取主频的8分频，即125MHz；DDR2控制器的输出时钟取250MHz，由25MHz晶振输入在20倍频后2分频产生；EMIFA配置为同步模式，数据总线宽度32位，读延迟2个时钟周期，写延迟0个时钟周期；DDR2芯片选用2片Micron生产的MT47H64M16，分别存储高、低16位数据，存储容量达256MB；DDR2控制器配置为13位行地址，10位列地址，8个Bank，32位数据线；在配置GPIO时，将GPIO4和GPIO5中断匹配到CPUINT14和CPUINT15，并完成GPIO初始化；最后将DA_RAM中的数据清零；
初始化配置完成后，程序开始轮询式的数据读写操作，DSP芯片首先读取FPGA核心芯片的工作状态寄存器，若状态异常，则提示错误信息，系统进入待机状态；若状态正常，DSP芯片向FPGA核心芯片发出AD_RAM写使能信号，触发32位基带数据先后写入AD_RAM_1、AD_RAM_2；在写使能信号发出后，DSP芯片将不断查询GPIO4的中断状态标志位，当GPIO4的中断标志置位，DSP芯片调用EDMA控制器将AD_RAM_1中的数据读入DDR2，再根据需要从DDR2中读取数据进行处理；数据处理完成后，DSP芯片调用EDMA控制器将数据写入DA_RAM；写满后使能DA_RAM发数，并清除GPIO4的中断标志位；GPIO4中断处理完成后，DSP芯片将不断查询GPIO5的中断标志位，当GPIO5的中断标志置位，DSP芯片调用EDMA控制器将AD_RAM_2中的数据读入DDR2，此后的处理流程与GPIO4中断类似；GPIO5中断处理完成后，DSP芯片控制其内置的EMAC模块，将DDR2中存储的数据通过GMII接口与千兆网络接口芯片88E1111相连接，按照一预定的数据包结构通过以太网线发送到上位机；
步骤五：在DSP芯片中对基带信号进行OFDM调制
在该步骤中，根据IEEE802.11a标准，在DSP芯片中对发射数据进行纠错编译码，比特调制，OFDM symbol调制，纠错译码采用卷积编码和维特比译码技术进行前向误码纠错，卷积编码器采用工业标准的生成多项式，g0＝133 8，g1＝171 8，其编码速率R＝1/2；
根据通信不同的数据传输速率，采用的正交幅度调制包括BPSK，QPSK，16-QAM或64-QAM等调制方式；首先，把经过信道编码和交织的码序列分成NBPSC对应于BPSK，QPSK，16-QAM或64-QAM，分别为1，2，4或者6的大小的组，再分别映射成相应调制方式的复数星座点；OFDMsymbol调制分为插入导频序列、IFFT和加入循环前缀；插入导频序列中把经过基带调制的复信号分成一系列的小组，每个小组包含NSD＝48个复数据；把这48个复数据依次调制在标号为0～47的逻辑子载波上，在-21,-7,7,21四个位置插入四个导频序列，导频序列的极性由pn+ 1控制，pn是一个周期为127的序列，由扰码器产生，其中，扰码寄存器的初始状态为全1，并把扰码器输出的所有1用-1代替，所有0用1代替；采用64点的IFFT，把标号为1～26的数据映射到IFFT输入标号为1～26的位置，而标号为-26～-1的数据依此映射到IFFT输入标号的38～63，IFFT输入其余的27～37和0输入位置都赋0；通过64点IFFT后，通过周期扩展获得期望的长度，对于短训练序列和长训练序列，取IFFT输出标号为32～63的值作为训练序列的0～31标号的值，训练序列标号为32～159的值为两个周期的64点IFFT的值，训练序列标号为160的值为IFFT输出的第0点的值，之后对发送信号进行加窗处理，输出到FPGA核心芯片进行发射；
步骤六：在FPGA核心芯片中对发射基带信号进行数字上变频
该步骤由FPGA核心芯片中数字上变频模块完成，数字上变频模块由双口RAM模块、4倍内插模块、内插滤波器、NCO和AD9736驱动组成，双口RAM模块包括一块16k*32位的双口RAM和寻址控制逻辑，若DA_RAM输出使能置位，寻址控制逻辑从零地址开始读取32位拼接数据，拆分成I、Q两路输送给4倍内插模块；4倍内插模块工作在320MHz，在每个时钟的上升沿做模4计数，若计数至4，则输出来自DA_RAM的数据；否则输出0；内插滤波器采用96阶FIR滤波器实现，滤波系数由Matlab生成，NCO调用ISE提供的IP核，设置数据宽度16位、相位控制字16位、频率控制字0x6000，则NCO以320MHz时钟产生120MHz的正交信号；I、Q两路信号分别与正交信号相乘后求和，取14位有效数据传输至AD9736驱动；AD9736驱动将DAC变换芯片输入的160MHz时钟变频至80MHz、320MHz供数字上变频模块的各单元使用，并回送160MHz时钟作为DAC变换芯片的数据时钟；前级输入的320MHz中频信号首先按奇偶序数抽取成两路160MHz，再转换为DDR LVDS形式，输出到AD9736进行数模转换；
步骤七：FPGA核心芯片控制DAC输出模拟中频信号
该步骤由FPGA控制DAC变换芯片进行数模转换；DAC变换芯片选用AD9736，这是AnalogDevices生产的一款14位高速数模转换器，在DDR LVDS模式下，最高转换速率可达1200MSPS；DAC变换芯片的工作电压有3.3V和1.8V两种，数据接口采用DDR LVDS模式；时钟方面，首先用ICS8442将20MHz晶振时钟倍频至320MHz，滤波后作为AD9736的数模转换时钟；AD9736将该时钟二分频，输出给FPGA核心芯片作为数字上变频模块的时钟源；FPGA核心芯片再回送160MHz的数据时钟给AD9736；数模转换完成后，采用变压器ETC-1-13将差分信号转成单端信号，再以变压器ADT-1T-1P将该信号隔离、放大，最后用三阶LC带通网络滤波，由HMC599ST89E放大后从SMA头输出。
CN201410202765.3A 2014-05-14 2014-05-14 一种小型化双通道ofdm通信系统及其实现方法 Active CN103986680B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410202765.3A CN103986680B (zh) 2014-05-14 2014-05-14 一种小型化双通道ofdm通信系统及其实现方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410202765.3A CN103986680B (zh) 2014-05-14 2014-05-14 一种小型化双通道ofdm通信系统及其实现方法

Publications (2)

Publication Number Publication Date
CN103986680A CN103986680A (zh) 2014-08-13
CN103986680B true CN103986680B (zh) 2017-04-05

Family

ID=51278506

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410202765.3A Active CN103986680B (zh) 2014-05-14 2014-05-14 一种小型化双通道ofdm通信系统及其实现方法

Country Status (1)

Country Link
CN (1) CN103986680B (zh)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104333411B (zh) * 2014-11-26 2018-03-16 成都中远信电子科技有限公司 一种用于无人机遥测、遥控和数传系统
CN104393911B (zh) * 2014-11-26 2018-05-22 成都中远信电子科技有限公司 一种用于无人机的地空窄带通信系统及其方法
CN104361374A (zh) * 2014-11-27 2015-02-18 成都龙腾中远信息技术有限公司 一种射频信号的采集与处理系统及其方法
CN104468452B (zh) * 2014-12-06 2018-04-27 许昌学院 一种基于ofdm的数据传输装置
US9654133B2 (en) * 2014-12-17 2017-05-16 Analog Devices, Inc. Microprocessor-assisted calibration for analog-to-digital converter
CN104572572B (zh) * 2015-01-13 2018-05-25 华自科技股份有限公司 一种数据接收装置
CN104883331A (zh) * 2015-04-10 2015-09-02 长春理工大学 基于软件无线电的基带信号处理平台
CN104931588A (zh) * 2015-05-15 2015-09-23 合肥华欣自控设备成套有限公司 基于千兆网通讯多通道超声波并行高速采集硬件系统
WO2016195859A1 (en) * 2015-05-29 2016-12-08 Rf Micro Devices, Inc. Linear power amplifier
CN105119370B (zh) * 2015-07-27 2017-07-25 国网浙江省电力公司杭州供电公司 降低芯片系统功耗的方法、装置及智能变电站调试仪
CN106603200A (zh) * 2016-12-12 2017-04-26 广州慧睿思通信息科技有限公司 基于pcie链路的dsp与fpga芯片高速数据传输装置及方法
CN107612862B (zh) * 2017-09-11 2020-06-09 中国电子科技集团公司第四十一研究所 一种LTE-A Pro的OFDM调制装置及方法
CN107870838A (zh) * 2017-11-17 2018-04-03 郑州云海信息技术有限公司 一种linux下多pattern内存诊断测试的方法
CN108809461A (zh) * 2018-06-14 2018-11-13 北京仪海讯港科技有限公司 无线信道仿真系统
CN108628226A (zh) * 2018-06-28 2018-10-09 苏州勃朗特半导体存储技术有限公司 供电测试专用双通道可编程电源模块
CN109523028B (zh) * 2018-11-28 2023-04-18 山东浪潮科学研究院有限公司 一种实现量子计算测控卡ad和da通道可配置的方法
CN109617556B (zh) * 2018-11-30 2020-08-04 成都德辰博睿科技有限公司 一种多通道数字信号处理方法及装置
CN109435837A (zh) * 2018-12-20 2019-03-08 云南玉溪汇龙科技有限公司 一种电动车引擎声仿真合成器及方法
CN109495174A (zh) * 2018-12-28 2019-03-19 中国电子科技集团公司第三十四研究所 一种基于ofdm调制解调的机载激光通信方法
CN110244304B (zh) * 2019-04-15 2021-04-06 浙江工业大学 一种基于zynq的侧扫声纳信号处理方法
CN110222519B (zh) * 2019-06-05 2021-02-05 郑州信大捷安信息技术股份有限公司 一种可配置通道的数据处理系统及方法
CN110687368B (zh) * 2019-07-16 2022-03-25 深圳智微电子科技有限公司 一种基于ofdm载波信号的变压器状态在线监视方法
CN112305412B (zh) * 2019-12-17 2023-08-11 成都华微电子科技股份有限公司 一种基于数字信号集成电路测试系统的ddr3功能测试平台
CN110764525A (zh) * 2019-12-18 2020-02-07 闽江学院 基于天通一号的无人机飞控系统
CN111131111B (zh) * 2019-12-31 2023-11-14 陕西烽火电子股份有限公司 一种调幅信号数字相干解调系统及方法
CN111641417B (zh) * 2020-06-09 2023-03-31 电子科技大学 一种基于fpga的完成矩阵列置换交织的装置
CN112114596A (zh) * 2020-08-24 2020-12-22 中国科学院长春光学精密机械与物理研究所 嵌入式主动隔振采集控制系统
CN112636730A (zh) * 2020-12-18 2021-04-09 贵州航天计量测试技术研究所 基于高速dac实现的纳秒级基带脉冲调制信号产生装置
CN113093623A (zh) * 2021-04-08 2021-07-09 浙江大辰北斗科技有限公司 一种导航抗干扰方法
CN113296708A (zh) * 2021-06-03 2021-08-24 中北大学 一种具有双flash混合数据并行存储和纠错功能的存储装置
CN113395725B (zh) * 2021-06-16 2022-02-22 南京征途信息技术有限公司 一种可靠的双4g移动数据通信系统及其通信方法
CN114996193B (zh) * 2021-06-28 2024-05-03 河南科家创新科技集团有限公司 一种计算机督导及前端处理器系统
CN114706811B (zh) * 2022-01-19 2023-05-30 中国电子科技集团公司第十研究所 一种功能波形可动态重构的信号处理平台
CN115118291A (zh) * 2022-04-12 2022-09-27 西安交通大学 一种新型模拟源
CN115662492B (zh) * 2022-12-26 2023-04-14 合肥康芯威存储技术有限公司 一种数据存储设备的量产测试方法及装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101706543B (zh) * 2009-12-10 2012-03-14 河海大学常州校区 一种远距离低压电缆测序装置及测序方法
CN101729879B (zh) * 2009-12-15 2011-06-08 山东大学 一种基于mimo-ofdm系统的实时视频传输的实现方法
US9136894B2 (en) * 2012-04-30 2015-09-15 Hewlett-Packard Development Company, L.P. Hybrid platform for a software defined radio

Also Published As

Publication number Publication date
CN103986680A (zh) 2014-08-13

Similar Documents

Publication Publication Date Title
CN103986680B (zh) 一种小型化双通道ofdm通信系统及其实现方法
CN102099800B (zh) 离线任务列表结构
US8218537B1 (en) Dual signaling format switch fabric with multiplex capability
CN102099801B (zh) 实现多个空中接口标准的可重新配置的无线调制解调器子电路
US7193435B2 (en) Programmable application specific integrated circuit for communication and other applications
US20060155969A1 (en) Reconfigurable, expandable semiconductor integrated circuit
US7199732B1 (en) Data converter with reduced component count for padded-protocol interface
CN206442403U (zh) 一种车辆通信实验平台
US8204167B2 (en) Master slave interface
US7945884B1 (en) Backplane routing arrangement with decreased crosstalk
CN103036685A (zh) 基于dp83849c的afdx接口转换器
KR100976728B1 (ko) 다중 안테나를 이용한 고속 무선통신 시스템용 송신 및 수신 장치
Delorme et al. A FPGA partial reconfiguration design approach for cognitive radio based on NoC architecture
CN103078667A (zh) 一种基于超五类线的lvds高速数据传输方法
CN1192562C (zh) 有控制收发机电路的接口的设备、收发机电路和相关方法
CN102111367B (zh) 一种单时钟多速率的ofdm发射装置结构
CN117353758A (zh) 一种基于国产器元件的高性能sdr平台
US7532605B2 (en) MAC-PHY interfacing for wireless devices
WO2006087773A1 (ja) プロトコル変換回路
Fifield et al. Experiences with a platform for frequency agile techniques
KR100681328B1 (ko) 무선 단말 장치 개발을 위한 모뎀 플랫폼 장치
CN103986494B (zh) 通用射频模块及其控制方法
CN112732611A (zh) 一种基于axi的芯片互联系统
CN109639713A (zh) 一种iq数据帧和传输、接收方法
Tang et al. Reconfigurable pipelined coprocessor for multi-mode communication transmission

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20221010

Address after: Building 1, No. 768, Jianghong Road, Changhe Street, Binjiang District, Hangzhou City, Zhejiang Province, 310051

Patentee after: Hangzhou Leishi Technology Co.,Ltd.

Address before: 100191 No. 37, Haidian District, Beijing, Xueyuan Road

Patentee before: BEIHANG University

TR01 Transfer of patent right