WO2006087773A1 - プロトコル変換回路 - Google Patents

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WO2006087773A1
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protocol conversion
circuit
data
data storage
output enable
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PCT/JP2005/002283
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French (fr)
Inventor
Yuki Sakai
Katsuhiro Yoda
Original Assignee
Fujitsu Limited
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Publication date
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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/08—Protocols for interworking; Protocol conversion
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/12—Protocol engines

Definitions

  • the present invention relates to communication protocol conversion in a communication circuit and a bus protocol conversion method at the time of data transfer using a bus. More specifically, for example, in a software defined radio apparatus, a reconfiguration corresponding to various communication methods.
  • the present invention relates to a protocol conversion circuit for adapting various communication methods by changing the configuration of the figureable circuit to dynamic. Background art
  • This software defined radio device has a circuit configuration using, for example, field programmable 'gate' array reconfigurable logic, etc., in order to support various mobile phone communication systems with a single device. It is a wireless device that can dynamically change and absorb differences in communication methods.
  • FIG. 1 is a block diagram showing the configuration of such a software defined radio apparatus.
  • the digital data force accessed by the MAC (Media Access' Controller) 105 in the digital BB (base band) unit 100 is modulated and encoded by the physical layer processing unit (PHY) 106 during transmission.
  • PHY physical layer processing unit
  • the radio signal received by the antenna 103 is AZD converted by the analog BB unit 101 via the analog RF unit 102, and is synchronized, demodulated, error-corrected, etc. by the physical layer processing unit 106.
  • 105 is transferred to the receiving medium.
  • the circuit constituting the physical layer processing unit 106 in the digital BB unit 100 uses a reconfigurable circuit to dynamically cope with various communication methods. By changing, for example, it becomes possible to support various mobile phone systems with a single wireless device.
  • FIG. 2 is an explanatory diagram of network (bus) coupling for various digital processing inside the physical layer processing unit 106 using this reconfigurable circuit. For example, left not shown Data power from the circuit on the side Reconfigurable circuit as needed 109 power 109
  • the configurable circuit 109 is a circuit that can support a plurality of modulation methods, for example, BPS
  • the configuration can be dynamically changed to support communication systems such as K and QPSK.
  • the reconfigurable circuit 109 is, for example, a circuit for error correction.
  • the communication data is digitally processed by some of these reconfigurable circuits as necessary, and passed to the analog BB unit 101 as transmission data, for example.
  • FIG. 3 is an explanatory diagram of a conventional example of a protocol conversion method in such a software defined radio apparatus.
  • the front circuit 111 and the circuit not shown on the left side of the network in the description of FIG. 2 are connected to the rear circuit 112, for example, the reconfigurable circuit 109.
  • the protocol conversion circuit corresponding to the communication protocol dynamically changed by the post-stage circuit 112, that is, the reconfigurable circuit 110a
  • one of the outputs from the three protocol conversion circuits 115 to 115 is sent to the selector 11.
  • Patent Document 1 Japanese Patent Laid-Open No. 6-332847 “Bus Conversion Coupling Circuit”
  • the reconfigurable circuit 109 in FIG. 2 is a circuit for modulation in the pre-stage circuit, and the post-stage a
  • the output is shaped to match the protocol of the reconfigurable circuit 109 on the front stage on the side of the reconfigurable circuit 109 on the front stage. It is also possible to perform. However, when the resources of the reconfigurable circuit are used for such output shaping, there is a problem that the performance of the reconfigurable circuit is remarkably deteriorated.
  • an object of the present invention is to provide a bus protocol conversion circuit that can cope with a dynamic change in a circuit configuration corresponding to a change in a communication system on a subsequent circuit side in one circuit. That is.
  • a protocol conversion circuit that performs protocol conversion, for example, bus protocol or communication protocol conversion, between a preceding circuit and a subsequent circuit includes a data storage unit, an output enable signal generation unit, and an address A designation means is provided.
  • the data storage means stores the input data from the preceding circuit, and the output enable signal generation means is provided with an external force, and performs protocol conversion that can take different values for each time interval specified from the outside.
  • the output enable signal for outputting the data stored in the data storage means to the subsequent circuit is generated using the parameters for the output stage, and the address specifying means is configured to store the data based on the output enable signal.
  • the output data read address is given to the means.
  • the protocol conversion circuit of the present invention performs protocol conversion between two front-end circuits and two back-end circuits corresponding to each front-end circuit, and includes two data storage means, Output signal generation means and output enable signal generation means.
  • the two data storage means respectively store the input data of the two previous circuit forces, and the start signal generation means is provided for each time interval specified by the external force in each of the two data storage means.
  • the output enable signal generation means outputs the data stored in the data storage means to the subsequent circuit using parameters for protocol conversion which are given from the outside and can take different values at the specified time intervals.
  • Output enable signal that is delayed by a predetermined number of clocks as one of the aforementioned parameters from the input time of the real start signal, and is provided to each data storage means. .
  • the protocol conversion circuit of the present invention similarly performs protocol conversion between two front-stage circuits and two rear-stage circuits, and includes the above-described two data storage means, start signal generation means, External force is also given as a protocol conversion parameter for the data stored in the two data storage means, and stored in the two data storage means using the parameters that can take different values at the specified time intervals described above.
  • Output enable signals for outputting data to the corresponding post-stage circuit, each of which is delayed by a predetermined number of clocks as one of the above-mentioned parameters from the input point of the real start signal, as described above.
  • two output enable signal generating means for providing each data storage means with an independent output enable signal.
  • FIG. 4 is a block diagram showing the principle configuration of the protocol conversion circuit of the present invention.
  • the figure shows the principle configuration of a protocol conversion circuit that converts a protocol, for example, a communication protocol or a bus protocol, between a preceding circuit and a subsequent circuit.
  • Protocol converting circuit 1 includes data storage unit 2, output enable signal, and so on.
  • a generation unit 3 and an address specification unit 4 are provided.
  • the data storage unit 2 is, for example, a memory that stores data input from the preceding circuit.
  • the output enable signal generation unit 3 is a parameter for protocol conversion given from the outside, and the external force is stored in the data storage unit 2 using a parameter that can take a different value for each specified time interval.
  • Output enable signal for outputting the output data to the subsequent circuit, and the address specifying unit 4 sets the output data read address to the data storage unit 2 based on the output enable signal.
  • a protocol conversion circuit that converts a protocol, for example, a communication protocol or a bus protocol, between a preceding
  • the protocol conversion circuit 1 is provided in the software defined radio device, and parameters for protocol conversion are given to the central processing unit that controls the entire software defined radio device, or the internal configuration of the software defined radio device It can also be given from the subsequent circuit side. Furthermore, the time interval specified by the external force is one of the parameters for protocol conversion.
  • the output enable signal generation unit when the first input data is stored in the memory constituting the data storage unit 2 for the specified time interval, the output enable signal generation unit.
  • a start signal generation unit that outputs a start signal to the output enable generation unit 3.
  • the output enable generation unit 3 outputs the start signal delayed by a predetermined number of clocks specified by one of the aforementioned parameters.
  • a signal can also be generated.
  • a parameter register for storing protocol conversion parameters corresponding to the protocol conversion mode is further provided, and the output enable signal generation unit sets the parameter corresponding to the change of the protocol conversion mode signal to which external force is also applied.
  • An output enable signal can be generated based on the contents of the register.
  • one of the parameters of the protocol conversion described above is a parameter indicating whether or not the protocol conversion can be performed.
  • the parameter indicates whether or not the protocol conversion is performed, the data input from the preceding circuit is directly passed to the subsequent circuit.
  • a data through part for output can be further provided.
  • a 0 data insertion unit that inserts “0” as data between data output from the data storage unit 2 may be further provided in the subsequent stage of the protocol conversion circuit 1 of the present invention.
  • the protocol conversion circuit that performs protocol conversion includes two data storage units, a start signal generation unit, and an output enable signal generation unit.
  • the two data storage units store the input data from the two previous circuits, respectively, and the start signal generation unit generates the first data for each time interval specified from the outside in each of the two data storage units.
  • the start signal When the start signal is received, the start signal output from each data storage unit is received, and when the start signal is received from both of the two data storage units, the real start signal is output.
  • the generation unit is supplied from the outside, and is an output enable for outputting the data stored in the data storage unit to the subsequent circuit using the parameters for protocol conversion that can take different values at the specified time intervals. Common output enable that is delayed by a predetermined number of clocks as one of the aforementioned parameters from the time of input of the real start signal. It generates No. and gives to the data storage unit.
  • a protocol conversion circuit that performs protocol conversion in the same way between two front-end circuits and two corresponding back-end circuits includes two data storage units, a start signal generation unit, and an output enable signal similar to that described above.
  • Two output enable signals that are generally different output enable signals that are delayed by a predetermined number of clocks as one of the input time force parameters of the real start signal and are given to each data storage unit respectively.
  • a signal generation unit is provided.
  • FIG. 5 and FIG. 6 are explanatory diagrams of the entire bus protocol (communication protocol) conversion method in the present invention.
  • the conversion circuit that converts the bus protocol converts the protocol between the front-stage circuit and the rear-stage circuit using the protocol conversion parameters to which external force is also applied.
  • the bus protocol conversion circuit 10 includes, for example, a pre-stage circuit using five parameters M, N, 0, P, and Q given from the CPU 11 that controls the entire software defined radio device described in FIG.
  • Dedicated hardware or dedicated RCL Reconfigurable Logic, Dynamic Reconfiguration Circuit
  • the subsequent RCL13 is one of the circuit types 13, 13, 13, and 13, for example, as a result of dynamic reconfiguration.
  • the clock signal is given to the bus protocol conversion circuit 10 from the RCL adopted at each time point. Also, from the dedicated HWZRCL12 as the pre-stage circuit, in addition to the data and the clock, a write enable signal (Wen) to the memory and a write address to the memory are given to the conversion circuit 10. There are four circuits of RCL13 force in the RCL 13 in the latter stage, and each circuit can be dynamically reconfigured. Ad
  • the parameter for protocol conversion given from the CPU 11 is stored in the parameter register 15.
  • FIG. 7 is a flowchart of overall processing by the CPU 11 in such a case.
  • the communication method is first set in step S1
  • configuration data indicating, for example, circuit arrangement is received in step S2
  • the bus protocol conversion circuit is received in step S3.
  • the conversion parameters are passed to, and the process ends.
  • the CPU 11 will not send a control signal to the bus protocol conversion circuit. Details of the parameters for the nos protocol conversion described in FIG. 5 will be described in the first embodiment.
  • FIG. FIG. 8 is a configuration block diagram of the bus protocol conversion circuit 10.
  • the bus protocol conversion circuit 10 is given from the preceding circuit, and in FIG. Output circuit for memory output from memory 20 using 5 parameters, output enable signal EN for data output to RCL13 in Figure 5 EN generator 21 for generating data EN, memory 20 corresponding to output of EN generator 21 It has an address counter 22 that gives an address for reading data!
  • the EN generator 21 generates an EN signal corresponding to the start signal given from the memory 20 and using the clock signal CLK-B given from the subsequent circuit side.
  • FIG. 9 is an operation time chart for explaining the five parameters M, N, 0, P, and Q given from the CPU 11 in FIG.
  • parameter O indicates one protocol conversion method, the length of the data frame as the shortest time in which the mode described later is applied, that is, the number of data frame cycles. In this embodiment, such a cycle number always indicates the output-side clock, and in FIG. 8, the cycle number of CLK_B.
  • the data frame is for explaining the present embodiment as a concept similar to a sub-frame that can be included in many frames for one communication.
  • the first data in one data frame is input to the memory 20 from the previous circuit, and the data in the memory 20 is basically transferred from the time when the data is written to the address 0. Similarly, the time until the output starts is expressed in terms of the number of output clock cycles. As will be described later, when the first data is written to the memory 20, it is assumed that it is given from the start signal memory 20 to the EN generator 21.
  • the EN signal here includes two signals: a signal for read control and a signal for data read.
  • the EN signal for read control has passed the number of output side clocks specified by parameter Q. This signal is “H” from the start of the data frame to the end of one data frame, and the data read signal indicates the period of data output during which data is actually output and the data period of data within that period. It is shown.
  • the parameter M indicates the period of output of one data in the EN signal of the data read
  • the parameter P indicates the notched section of the data in the period .
  • the EN signal for read control is “H”
  • the number of data specified by the meter N here the data from 0 to N ⁇ 1 is sent to the subsequent circuit according to the EN signal for data read. Is output.
  • FIGS. 10 and 11 show examples of parameters given to the bus protocol conversion circuit and operation time charts. As shown in FIG. 10, the time chart when the value of parameter M is 5, N is 11, O is 176, P is 2 and Q is 15, is shown in FIG. As described above, the number of cycles in these parameters is all represented by the number of cycles of the output clock. Of these parameters, R and T will be described later. In addition, in Fig. 11, a data write signal indicating the data write period to the memory is also output as the EN signal.
  • FIG. 12 is an explanatory diagram of a start signal generation method in the bus protocol conversion circuit of FIG.
  • a start signal is generated triggered by the time at which data should be written to address 0 of memory 20, for example, dual port RAM (DPRAM), and is given to the start signal power 3 ⁇ 4N generator 21 by the parameter Q.
  • the data output start timing is specified.
  • protocol conversion parameters are given from the CPU side.
  • the CPU controls the configuration change on the subsequent circuit side, and the protocol conversion is dynamically controlled in response to this.
  • FIG. 13 and FIG. 14 are explanatory diagrams of the second embodiment.
  • the second embodiment is an embodiment in which “0” data is inserted when data is output to the succeeding circuit when the data transfer rate is different between the preceding circuit and the succeeding circuit.
  • a 0 data insertion block 25 is added to RCL13, and data transfer rate conversion is performed by inserting "0" data.
  • FIG. 14 is an explanatory diagram of a specific example of this data transfer rate conversion.
  • the figure above shows the input signal to the bus protocol conversion circuit 10, and N data is input in a continuous format (transfer rate NZO) during the O cycle corresponding to the length of the data frame as seen by the output clock.
  • the [0043] shows the output signal to the subsequent circuit, that is, the output signal from the 0 data insertion block, and the data is inserted by inserting "0" data between each of the input data. Including, the output signal is given to the subsequent circuit at twice the data transfer rate (2N / 0).
  • a protocol conversion method within one frame that is, a bus protocol conversion method as a basic method in which mode switching is not performed has been described.
  • a parameter R indicating that the mode is switched within one frame is added as a parameter to which CPU power is applied, and a mode signal indicating that the external switch should also perform mode switching is input. By doing so, the mode shall be switched.
  • a parameter R is given from the CPU 11 to the bus protocol conversion circuit 10 in addition to the five parameters described above, and the six parameters are stored in the parameter register 15. Further, for example, a mode signal is given as a part of input data from the preceding circuit. This mode signal can also be given from the CPU 11.
  • FIG. 16 shows an example of the contents stored in the parameter register in the third embodiment.
  • parameters R and T are stored in addition to the five parameters described above for converting the bus protocol for each mode.
  • This parameter R indicates whether or not the protocol conversion mode should be changed in one frame, for example, in the next data frame. When this value is "1", the mode is changed in one frame. Indicates that a change will be made.
  • the parameter T will be described later.
  • FIG. 17 is a time chart showing a bus protocol conversion method, that is, a mode changing operation.
  • “00” is given as an input mode signal, and the bus protocol conversion is performed according to the stored contents of the parameter register 15 described in FIG. 16.
  • the parameter R for the mode “00” is “1”.
  • the bus protocol conversion circuit is input because it is expected that the mode will be changed in one frame, for example, the next data frame or some other data frame.
  • the mode signal is constantly monitored, and from the point when “01” is input as the input mode signal as shown in FIG. Conversion of the bus protocol is performed using the parameter specified by mode "01" in the parameter register 15.
  • the operation time of mode “00” and mode “01” is the same, but generally the number of data frames in which operation by mode “00” is performed and mode “01” are performed. This is different from the number of data frames in which the above operation is performed.
  • FIG. 18 and FIG. 19 are explanatory diagrams of the fourth embodiment.
  • the fourth embodiment is an embodiment in which data is passed through in the bus protocol conversion circuit when there is no protocol change between the circuit at the front stage and the circuit at the rear stage.
  • whether or not data is to be passed is controlled using the parameter T stored in the parameter register 15 in FIG.
  • the parameter T force stored in the parameter register is 1 "in Fig. 18, the input data is directly output as output data to the succeeding circuit by the selector 27.
  • the input circuit enable is input to the preceding circuit force.
  • a write enable signal Wen to the memory as a signal is also given to the subsequent circuit as an output enable signal by the selector 28. It is not limited here how the output enable signal is used in the subsequent circuit.
  • the output from the selector 28 when the bus protocol is converted is also output to the succeeding circuit. This is the lowest signal enable signal for data read in FIG. 9, for example. Output to the subsequent circuit.
  • FIG. 19 is a block diagram showing the contents of the bus protocol conversion circuit in the fourth embodiment.
  • the input data is output as it is by the selector 28.
  • the write enable signal Wen to the memory is output as it is as an output EN signal to the subsequent circuit by the selector 27.
  • FIG. 20 shows, for example, the situation described in FIG. 8 when data is input to both addresses 0 of two memories 30, 31 (or two memory surfaces of a dual 'port' random 'access' memory).
  • FIG. 5 is an explanatory diagram of a latency adjustment method for adjusting latency by generating a real start signal corresponding to a start signal.
  • each memory 30 and 31 has an address This is notified to the start signal generation control circuit 32 when data is written to address 0.
  • the real start signal 3 ⁇ 4N generator When data is written in address 0 of both memories 30 and 31 in this case, it is sent to the real start signal 3 ⁇ 4N generator.
  • FIG. 21 is an explanatory diagram of a latency adjustment method between a plurality of circuits at the front stage and a plurality of circuits at the rear stage.
  • input data is also given to the memories 30 and 31 for the two previous stage circuit forces, respectively, and data is output from the memories 30 and 31, for example, to two different circuits in the subsequent stage.
  • the memories 30 and 31 they are respectively supplied to the start signal power start signal generation control circuit 32 when data is written to the address 0 thereof.
  • the start signal generation control circuit 32 sends the data described in FIG. 9 to the EN generators 33 and 34 respectively provided in the two bus protocol conversion circuits.
  • a real start signal is output as data specifying the first time of the frame.
  • the EN generators 33 and 34 can use different bus protocol conversion methods, that is, modes, and can output data of different protocols to the two subsequent circuits.
  • FIG. 22 is an explanatory diagram of different latency adjustment methods.
  • the EN generator 35 is shared, and when the real start signal is given from the start signal generation control circuit 32, the EN generator 35 gives the same EN signal to the memories 30 and 31.
  • the same conversion method, that is, the mode, is used, and data is output to each of the two subsequent circuits.
  • FIG. 23 shows a configuration example of a semiconductor integrated circuit that can support two wireless LAN specifications of IEEE802.11a and IEEE802.ib using a reconfigurable circuit.
  • IEEE802.11a uses a frequency in the 5 GHz band and realizes a communication speed of about 20-50 Mbps using the OFDM modulation method.
  • IEEE802.ib uses the 2.4 GHz frequency band and can achieve a speed of 11 Mbps using the direct spreading method.
  • the semiconductor integrated circuit 40 shown in FIG. 23 includes a host system interface 41.
  • the host system interface 41 provides an interface between the processor 11 and the host system.
  • the semiconductor integrated circuit 40 includes a PLL (Phase-Locked Loop) 42 and a frequency divider 43. These are provided for generating an internal clock signal used in the semiconductor integrated circuit 40.
  • PLL Phase-Locked Loop
  • processing macros 51-1 to 51-3 are (dynamic) reconfigurable circuits
  • processing macros 52-1 to 52-5 are user logic
  • processing macros 53-1 to 53-3 are dedicated hardware with parameters. is there.
  • the dynamic reconfigurable circuit 51-1 includes a broadband carrier frequency correction function, which is a part of the IEEE802.11a reception function, or an IEEE802.ib reception function.
  • One of the functions of despreading that is a part is realized in a reconfigurable form according to switching between IEEE802.11a and IEEE802.1b.
  • the dynamic control configurable circuit 51-2 is either a narrowband carrier frequency correction function in the IEEE802.11a reception function or a DBPSK'DQPSK'CCK modulation and spreading function in the IEEE802.ib transmission function. Is realized in a reconfigurable form according to switching between IEEE802.11a and IEEE802.ib.
  • the dynamic control configurable circuit 51-3 is used for the transmission path estimation correction in the IEEE802.11a reception function and the puncture, interleaving, mapping, pilot insertion function in the transmission function, or in the reception function of IEEE802.ib.
  • One of the functions of DBPSK'DQPSK demodulation is realized in a reconfigurable form according to switching between IEEE802.11a and IEEE802.ib.
  • processing that includes many heavy operations such as multiply-accumulate operations in other processes is assigned to the dynamic control configurable circuit 51. All other remaining processing is assigned to user logic 52. Basically, the size of the user logic 52 that is fixed and cannot be changed should be made very small, and the reconfigurable circuit parts such as the dynamic reconfigurable circuit 51 and the FPGA should be used preferentially. desirable.
  • FIG. 1 is a block diagram showing the configuration of a software defined radio apparatus.
  • FIG. 2 is an explanatory diagram of network connection in the physical layer processing unit of FIG. 1.
  • FIG. 3 is a configuration diagram of a conventional protocol conversion method.
  • FIG. 4 is a block diagram showing the principle configuration of the protocol conversion circuit of the present invention.
  • FIG. 5 is a basic explanatory diagram of a nos protocol conversion method (1).
  • FIG. 6 A basic explanatory diagram of a nos protocol conversion method (part 2).
  • FIG. 7 is a basic flowchart of bus protocol conversion control processing by the CPU.
  • FIG. 8 is a configuration block diagram of a bus protocol conversion circuit in the first embodiment.
  • FIG. 9 is an explanatory diagram of parameters for bus protocol conversion.
  • FIG. 10 is a diagram showing a specific example of parameters.
  • FIG. 11 is a time chart of a specific example of the bus protocol conversion operation.
  • FIG. 12 is an explanatory diagram of a start signal generation method in the circuit of FIG.
  • FIG. 13 is an explanatory diagram of a 0 data insertion method in the second embodiment.
  • FIG. 14 is an explanatory diagram of a specific example of 0 data insertion.
  • FIG. 15 is an explanatory diagram of a mode switching method in the third embodiment.
  • FIG. 16 is an example of the contents stored in the parameter register in the third embodiment.
  • FIG. 17 is an operation time chart of mode switching.
  • FIG. 18 is an explanatory diagram of a data through output system in the fourth embodiment.
  • FIG. 19 is an operation explanatory diagram of the bus protocol conversion circuit in the fourth embodiment.
  • FIG. 20 is an explanatory diagram of a start signal generation method in the fifth embodiment.
  • FIG. 21 is an explanatory diagram of a latency adjustment method (part 1).
  • FIG. 22 is an explanatory diagram of a latency adjustment method (part 2).
  • FIG. 23 is a configuration example of a semiconductor integrated circuit capable of supporting two communication methods. Explanation of symbols
  • CPU Central processing unit

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Communication Control (AREA)
  • Bus Control (AREA)

Abstract

前段回路と後段回路との間でプロトコルの変換を行なう回路において、後段回路側での通信方式の変化に対応する回路構成の変化に動的に対応することを目的とし、前段回路からの入力データを記憶するデータ記憶部と、外部から与えられ、外部から指定される時間間隔毎に異なる値をとり得るプロトコル変換用パラメータを用いて、記憶されているデータを後段回路に出力するための出力イネーブル信号を生成する出力イネーブル信号生成部と、その出力イネーブル信号に基づいて、データ記憶部に対して出力データ読出しのアドレスを指定するアドレス指定部とを備える。

Description

明 細 書
プロトコル変換回路
技術分野
[0001] 本発明は通信回路における通信プロトコルの変換や、バスを用いたデータ転送時 におけるバスプロトコルの変換方式に係り、さらに詳しくは例えばソフトウェア無線装 置において、各種の通信方式に対応してリコンフィギユラブル回路の構成をダイナミ ックに変更して、各種の通信方式に対応するためのプロトコル変換回路に関する。 背景技術
[0002] 近年ソフトウェア無線装置（SDR、ソフトウェア 'デファインド'ラジオ）が実用化の段 階に入っている。このソフトウェア無線装置は、例えば各種の携帯電話における通信 方式に 1台の装置で対応するために、例えばフィールド ·プログラマブル 'ゲート'ァレ 一のようなリコンフィギユラブル'ロジックなどを用いて回路構成をダイナミックに変更し 、通信方式の相違を吸収できる無線装置である。
[0003] 図 1はそのようなソフトウェア無線装置の構成ブロック図である。この装置では、デジ タル BB (ベース ·バンド）部 100内の MAC (メディア ·アクセス 'コントローラ） 105によ つてアクセスされたデジタルデータ力 物理層処理部（PHY) 106によって送信時に は変調、および符号化され、アナログ BB部 101によって DZA変換され、アナログ R F (ラジオ'フリケンシ一）部 102を介してアンテナ 103から送信される。アンテナ 103 によって受信された無線信号は、アナログ RF部 102を介してアナログ BB部 101によ つて AZD変換され、物理層処理部 106によって同期、復調、誤り訂正などが行われ 、メディア ·アクセス 'コントローラ 105によって受信側のメディアに転送される。
[0004] このようなソフトウェア無線装置においては、特にデジタル BB部 100の内部の物理 層処理部 106を構成する回路が、リコンフィギユラブル回路を用いて各種の通信方式 に対応して動的に変更されることによって、例えば各種の携帯電話の方式に 1台の 無線装置で対応することが可能となる。
[0005] 図 2はこのリコンフィギユラブル回路を用いた物理層処理部 106の内部の、各種の デジタル処理のためのネットワーク（バス）結合の説明図である。例えば図示しない左 側の回路からのデータ力 必要に応じてリコンフィギユラブル回路 109力 109のい
a d ずれかに対して、セレクタ 108力 108のいずれかを介して入力される。例えばリコ
a d
ンフィギユラブル回路 109は複数の変調方式に対応できる回路であり、例えば BPS
a
Kや QPSKなどの通信方式に対応して、その構成をダイナミックに変更できるもので ある。また例えばリコンフィギユラブル回路 109は、例えばエラー訂正のための回路
b
であり、エラー訂正の各種の方式に対応してその構成を動的に変更できるものとする 。通信データは必要に応じてこれらのリコンフィギユラブル回路のいくつかによってデ ジタル処理され、例えば送信データとしてアナログ BB部 101に渡される。
[0006] 図 3はこのようなソフトウェア無線装置などにおけるプロトコル変換方式の従来例の 説明図である。同図において、前段回路 111、図 2の説明ではネットワークの左側に ある図示しない回路から、後段回路 112、例えばリコンフィギユラブル回路 109に対
a してデータを転送する場合には、後段回路 112、すなわちリコンフィギユラブル回路 1 09によってダイナミックに変更される通信プロトコルに対応したプロトコル変換回路 a
が必要となる。図 3においては、 3つのプロトコル変換回路 115力 115力 Sこれに相
a c
当する。従来においては、後段回路 112側でのプロトコルのダイナミックな変更に応 じて、 3つのプロトコル変換回路 115力ら 115までのいずれかの出力を、セレクタ 11
a c
4を介して後段回路 112に与えることが必要となる。
[0007] このような従来技術においては、後段回路における通信方式に対応する回路構成 の変化に対応して、複数のバスプロトコル変換回路が必要となるという問題点と、例 えば前段回路 111よりも後段回路 112側でデータ処理に必要な時間が長くなること などの、プロトコル変換のために必要な情報は後段回路 112側力も得ることが必要で あり、そのような情報が動的に変化するような場合に、情報を得るための制御が複雑 になるという問題点があった。
[0008] このようなプロトコル変換回路に関する従来技術として次の文献がある。
特許文献 1：特開平 6-332847号 「バス変換結合回路」
[0009] この文献では、異なる形式の 2つのバスの間を接続する装置が開示されており、前 段回路側から、フレームのヘッダに後段の回路側のプロトコルに対応した変換回路 用パラメータが付加された形式でデータが変換回路に送られる技術が開示されてい る。
[0010] し力しながらこの文献の技術においては、前段の回路側で後段回路のバスプロトコ ルを予め知っている必要があるという問題点と、変換用のデータをフレームのヘッダ に付加するために、リソースを無駄にするという問題点がある。また変換用のデータを 含む 1フレームのデータをすベて記憶させておくための大容量のメモリを必要とする という問題点もあった。
[0011] 例えば前段回路側で後段回路側のプロトコル情報を持っている場合には、前段回 路内、例えば図 2のリコンフィギユラブル回路 109が変調のための回路であり、後段 a
回路としてのリコンフィギユラブル回路 109が符号ィ匕のための回路である場合、前段 のリコンフィギュラブノレ回路 109側で後段のリコンフィギュラブノレ回路 109のプロトコ a c ルに合わせるために出力の整形を行うことも可能である。しかしながらこのような出力 整形のためにリコンフィギユラブル回路のリソースを使用する場合には、リコンフィギュ ラブル回路の性能が著しく低下してしまうという問題点があった。
発明の開示
[0012] 本発明の目的は、上述の問題点に鑑み、 1つの回路で後段回路側での通信方式 の変化に対応する回路構成のダイナミックな変化に対応しうるバスプロトコル変換回 路を提供することである。
[0013] 本発明において、前段の回路と後段の回路との間でプロトコル変換、例えばバスプ ロトコルや通信プロトコルの変換を行うプロトコル変換回路は、データ記憶手段、出力 イネ一ブル信号生成手段、およびアドレス指定手段を備える。
[0014] データ記憶手段は前段回路からの入力データを記憶するものであり、出力イネ一 ブル信号生成手段は外部力 与えられ、外部から指定される時間間隔ごとに異なる 値を取りうるプロトコル変換のためのパラメータを用いて、後段の回路にデータ記憶 手段に記憶されているデータを出力するための出カイネーブル信号を生成するもの であり、アドレス指定手段は出カイネーブル信号に基づいて、データ記憶手段に対し て出力データ読出しのアドレスを与えるものである。
[0015] また本発明のプロトコル変換回路は、 2つの前段回路と各前段回路に対応する 2つ の後段回路との間でプロトコル変換を行うものであり、 2つのデータ記憶手段と、スタ ート信号生成手段と、出カイネーブル信号生成手段とを備える。
[0016] 2つのデータ記憶手段は、 2つの前段回路力 の入力データをそれぞれ記憶するも のであり、スタート信号生成手段は、 2つのデータ記憶手段のそれぞれに外部力 指 定される時間間隔ごとに最初のデータが格納される時点で、各データ記憶手段から 出力されるスタート信号を受信し、 2つのデータ記憶手段の両方からこのスタート信号 を受信した時にリアルスタート信号を出力するものである。出カイネーブル信号生成 手段は、外部から与えられ、前述の指定時間間隔ごとに異なる値を取りうるプロトコル 変換のためのパラメータを用いて、データ記憶手段に記憶されているデータを後段 回路に出力するための出カイネーブル信号であって、リアルスタート信号の入力時 点から前述のパラメータの 1つとしての所定のクロック数だけ遅れた出カイネーブル 信号を生成し、各データ記憶手段に与えるものである。
[0017] さらに本発明のプロトコル変換回路は、同様に 2つの前段回路と 2つの後段回路と の間でプロトコル変換を行うものであり、前述の 2つのデータ記憶手段と、スタート信 号生成手段と、 2つのデータ記憶手段に記憶されているデータに対するプロトコル変 換パラメータとして外部力も与えられ、前述の指定時間間隔ごとに異なる値を取りうる ノ ラメータを用いて、 2つのデータ記憶手段に記憶されたデータをそれぞれ対応する 後段回路に出力するための出カイネーブル信号であって、前述と同様に、リアルスタ ート信号の入力時点から前述のパラメータの 1つとしての所定のクロック数だけ遅れ た、それぞれ独立の出カイネーブル信号を各データ記憶手段に与える 2つの出カイ ネーブル信号生成手段とを備えるものである。
[0018] 以上のように、本発明によれば外部、例えばソフトウェア無線装置の全体を制御す る中央処理装置から与えられるデータ転送のためのパラメータを用いて、前段の回 路と後段の回路との間でのプロトコル変換が行われる。
発明を実施するための最良の形態
[0019] 図 4は、本発明のプロトコル変換回路の原理構成ブロック図である。同図は前段の 回路と後段の回路との間でプロトコル、例えば通信プロトコルやバスプロトコルの変換 を行うプロトコル変換回路の原理構成を示し、プロトコル変換回路 1は、データ記憶部 2、出カイネーブル信号生成部 3、およびアドレス指定部 4を備える。 [0020] データ記憶部 2は前段回路から入力されるデータを記憶する、例えばメモリである。 出カイネーブル信号生成部 3は、外部から与えられるプロトコル変換のためのパラメ ータであって、外部力も指定される時間間隔ごとに異なる値を取りうるパラメータを用 いて、データ記憶部 2に記憶されたデータを後段回路に出力するための出力イネ一 ブル信号を生成するものであり、アドレス指定部 4は出カイネーブル信号に基づ 、て データ記憶部 2に対して出力データ読出しのアドレスを与えるものである。
[0021] 本発明においては、プロトコル変換回路 1がソフトウェア無線装置に備えられ、プロ トコル変換のためのパラメータがソフトウェア無線装置全体を制御する中央処理装置 力 与えられることも、あるいはソフトウェア無線装置の内部の後段回路側から与えら れることもできる。さらに前述の外部力 指定される時間間隔がプロトコル変換のパラ メータの 1つであることちでさる。
[0022] 本発明のプロトコル変換回路においては、データ記憶部 2を構成するメモリに、前 述の指定時間間隔にぉ 、て最初の入力データが格納される時点で、出力イネーブ ル信号生成部に対してスタート信号を出力するスタート信号生成部をさらに備え、出 カイネーブル生成部 3がそのスタート信号の入力時点力 前述のパラメータの 1つに よって指定される所定のクロック数だけ遅れた出カイネーブル信号を生成することも できる。
[0023] あるいはプロトコル変換のパラメータを、プロトコル変換のモードに対応して格納す るパラメータレジスタをさらに備え、外部力も与えられるプロトコル変換モード信号の 変化に対応して、出カイネーブル信号生成部がパラメータレジスタの内容に基づい て出カイネーブル信号を生成することもできる。
[0024] さらに前述のプロトコル変換のパラメータの 1つがプロトコル変換の実行の可 Z否を 示すパラメータであり、そのパラメータが実行の否を示す時に、前段回路から入力さ れたデータをそのまま後段回路に出力するデータスルー部をさらに備えることもでき る。
[0025] あるいは本発明のプロトコル変換回路 1の後段に、データ記憶部 2から出力される データの間にデータとして" 0"を挿入する 0データ挿入部をさらに備えることもできる。 本発明において、 2つの前段回路と各前段回路に対応する 2つの後段回路との間 でプロトコル変換を行うプロトコル変換回路は、 2つのデータ記憶部と、スタート信号 生成部と、出カイネーブル信号生成部とを備える。
[0026] 2つのデータ記憶部は 2つの前段回路からの入力データをそれぞれ記憶するもの であり、スタート信号生成部は 2つのデータ記憶部のそれぞれに外部から指定される 時間間隔ごとに最初のデータが格納される時点で各データ記憶部から出力されるス タート信号を受信し、 2つのデータ記憶部の両方からスタート信号を受信した時にリア ルスタート信号を出力するものであり、出カイネーブル信号生成部は外部から与えら れ、前述の指定時間間隔ごとに異なる値を取りうるプロトコル変換のためのパラメータ を用いて、データ記憶部に記憶されているデータを後段回路に出力するための出力 ィネーブル信号であって、リアルスタート信号の入力時点から前述のパラメータの 1つ としての所定のクロック数だけ遅れた共通の出カイネーブル信号を生成し、各データ 記憶部に与えるものである。
[0027] また 2つの前段回路と対応する 2つの後段回路との間で同様にプロトコル変換を行 うプロトコル変換回路は、 2つのデータ記憶部、スタート信号生成部、前述と同様の出 カイネーブル信号であって、リアルスタート信号の入力時点力 パラメータの 1つとし ての所定のクロック数だけ遅れた、一般的に異なる出カイネーブル信号を生成し、各 データ記憶部にそれぞれ与える 2つの出カイネーブル信号生成部を備える。
[0028] 続いて本発明の実施形態についてさらに詳細に説明する。図 5、および図 6は、本 発明におけるバスプロトコル (通信プロトコル)変換方式の全体説明図である。本実施 形態においては、バスプロトコルの変換を行う変換回路は、外部力も与えられるプロト コル変換のためのパラメータを用いて、前段回路と後段回路との間でプロトコルの変 換を行うものである。
[0029] 図 5においてバスプロトコル変換回路 10は、例えば図 1で説明したソフトウェア無線 装置の全体を制御する CPU11から与えられる 5つのパラメータ M、 N、 0、 P、および Qを用いて、前段回路としての専用ハードウェア、または専用 RCL (リコンフィギュラブ ル 'ロジック、動的再構成回路） 12から与えられるデータに対してプロトコル変換を施 し、変換後のデータを後段回路としての RCL13に与えるものである。後段の RCL13 は、例えば動的な再構成の結果として 13、 13、 13、および 13の何れかの回路形
a b c d 式をとるものとし、それぞれの時点で採用される RCLからバスプロトコル変換回路 10 に対してクロック信号が与えられる。また前段回路としての専用 HWZRCL12からは 、データとクロックに加えて、メモリへのライトイネーブル信号 (Wen)、およびメモリへ のライトアドレスが変換回路 10に与えられる。なお後段の RCL 13の内部にもともと R CL13力も 13の 4つの回路が存在し、それぞれの回路が動的に再構成可能なもの a d
としても良い。また CPU11から与えられるプロトコル変換のためのパラメータは、パラ メータレジスタ 15に格納されるものとする。
[0030] 図 6においては、バスプロトコル変換のための 5つのパラメータ力 CPU11からでは なぐ後段回路としての RCL13側力も与えられ、バスプロトコルの変換が行われる。 前述のように前段回路としての専用 HWZRCL12側では、後段回路としての RCL1 3側で採用されるバスプロトコルを一般的に知ることはできないが、このバスプロトコル 力 SRCL 13側からバスプロトコル変換回路 10に与えられ、パラメータレジスタ 15に格 納されることによって、ノ スプロトコル変換回路 10による変換が可能となる。なおここ で変換のためのパラメータのデータ量は小さぐ従来技術としての特許文献 1におけ るように変換用パラメータを含む 1フレームのデータをすベて記憶させておく必要は ない。
[0031] 図 6においては、バスプロトコル変換のための 5つのパラメータは後段回路としての RCL13側力も与えられるものとした力 以下の説明ではこのパラメータは図 5で説明 したように CPU11から与えられるものとして、本発明の実施形態を説明する。図 7は そのような場合の CPU11による全体処理のフローチャートである。同図にお!、て処 理が開始されると、まずステップ S1で通信方式が設定され、ステップ S2で、例えば回 路の配置を示すコンフィグレーションデータが受け取られ、ステップ S3でバスプロトコ ル変換回路に変換のパラメータが渡されて処理を終了する。通信方式やコンフィグレ ーシヨンデータが切り替わらない限り、 CPU11はバスプロトコル変換回路に対して制 御信号を送ることはな 、。なお図 5で説明したノ スプロトコル変換のためのパラメータ の詳細については、次の第 1の実施例において説明する。
[0032] 本実施形態におけるバスプロトコル変換回路の動作を第 1の実施例として図 8から 図 12を用いて説明する。図 8はバスプロトコル変換回路 10の構成ブロック図である。 同図においてバスプロトコル変換回路 10は、前段回路、図 5では専用 HWZRCL1 2力らのクロック信号、ライトイネーブル信号、入力データなどの入力に対応して入力 データを格納するメモリ 20、 CPU11から与えられる 5つのパラメータを用いてメモリ 2 0から後段回路、図 5では RCL13に対してデータ出力を行うための出カイネーブル 信号 ENを生成する ENジェネレータ 21、 ENジェネレータ 21の出力に対応してメモリ 20からのデータ読出しのためのアドレスを与えるアドレスカウンタ 22を備えて!/、る。こ こで ENジェネレータ 21は、メモリ 20から与えられるスタート信号に対応して、また後 段回路側から与えられるクロック信号 CLK—Bを用いて EN信号を生成する。
[0033] 図 9は、図 8において CPU11から与えられる 5つのパラメータ M、 N、 0、 P、および Qを説明するための動作タイムチャートである。まずパラメータ Oは 1つのプロトコル変 換方式、後述するモードが適用される最短時間としてのデータフレームの長さ、すな わちデータフレームのサイクル数を示す。本実施形態ではこのようなサイクル数は常 に出力側クロック、図 8では CLK_Bのサイクル数を示すものとする。なおここでデー タフレームとは、 1つの通信のためのフレームに多数含まれることができるサブフレー ムに類似した概念として、本実施形態を説明するためのものである。
[0034] 次にパラメータ Qは、メモリ 20に前段回路から 1データフレーム内で最初のデータ が入力され、基本的にそのデータがアドレス 0番地に書き込まれる時点から、メモリ 20 内のデータを後段回路に対して出力開始するまでの時間を、同様に出力側クロック のサイクル数で表したものである。なお後述するように、メモリ 20に最初のデータが書 き込まれる時点で、スタート信号カ モリ 20から ENジェネレータ 21に与えられるもの とする。
[0035] EN信号は、ここではリードコントロールのための信号と、データリードのための信号 との 2つを含むものとし、リードコントロール用の EN信号はパラメータ Qによって指定 される出力側クロック数が経過した時点から 1データフレームの最後まで" H"となる信 号であり、データリード信号はその間で実際にデータを出力すべきデータ出力の周 期と、その周期内でのデータのノ リツド期間を示すものである。
[0036] すなわちパラメータ Mはデータリードの EN信号における 1つのデータの出力の周 期を示し、パラメータ Pはその周期内におけるデータのノ リツド区間を示すものである 。そしてリードコントロール用の EN信号が" H"の期間において、データリード用の EN 信号にしたがって、ノ メータ Nによって指定される個数のデータ、ここでは 0から N— 1までのデータが後段回路に対して出力される。
[0037] 図 10、 11はバスプロトコル変換回路に与えられるパラメータ、および動作タイムチヤ ートの例である。図 10に示すようにパラメータ Mの値は 5、 Nは 11、 Oは 176、 Pは 2、 Qは 15の場合のタイムチャートが図 11に示されている。なお前述のように、これらの ノ ラメータにおけるサイクル数は全て出力側クロックのサイクル数によって表されてい る。なおこれらのパラメータのうち、 R、および Tについては後述する。さらに図 11にお いては EN信号としてメモリへのデータ書込み期間を示すデータライト信号も出力さ れている。
[0038] 図 12は図 8のバスプロトコル変換回路におけるスタート信号生成法の説明図である
。メモリ 20、例えばデュアルポートラム（DPRAM)のアドレス 0番地にデータが書き込 まれるべき時点をトリガーとしてスタート信号が生成され、そのスタート信号力 ¾Nジェ ネレータ 21に与えられることによって、パラメータ Qによって指定されるデータ出力開 始タイミングが指定されることになる。
[0039] このように本実施形態では、例えばプロトコル変換用パラメータが CPU側から与え られる。 CPUは後段回路側の構成変化も制御するものであり、これに対応してプロト コル変換も動的に制御されることになる。
[0040] 図 13、および図 14は、第 2の実施例の説明図である。この第 2の実施例は、前段回 路と後段回路との間でデータ転送レートが異なる場合に、後段回路へのデータ出力 時に" 0"データを挿入する実施例である。
[0041] 図 13において図 8で説明したバスプロトコル変換回路 10と後段回路、例えば図 5の
RCL13との間に 0データ挿入ブロック 25が追加され、 "0"データの挿入が行われる ことによってデータ転送レートの変換が行われる。
[0042] 図 14は、このデータ転送レート変換の具体例の説明図である。上の図がバスプロト コル変換回路 10への入力信号を示し、出力側クロックで見たデータフレームの長さ にあたる Oサイクルの間に、 N個のデータが連続した形式 (転送レート NZO)で入力 される。 [0043] 下の図は、後段回路への出力信号、すなわち 0データ挿入ブロックからの出力信号 を示し、入力データのそれぞれの間に" 0"データが挿入されることによって、そのデ ータを含み、 2倍のデータ転送レート (2N/0)で出力信号が後段回路に与えられる ことになる。
[0044] 次に第 3の実施例について図 15から図 17を用いて説明する。第 1、および第 2の 実施例では、例えば 1つのフレーム内でプロトコルの変換方式、すなわちモードの切 り替えが行われない基本方式としてのバスプロトコル変換方式について説明したが、 第 3の実施例においては、例えば CPU力 与えられるバラメータとして、 1つのフレー ム内でモードの切り替えが行われることを示すパラメータ Rを追加し、また外部カもモ ード切り替えを行うべきことを示すモード信号が入力されることによって、モードの切り 替えが行われるものとする。
[0045] 図 15において CPU11からバスプロトコル変換回路 10に対して、前述の 5つのパラ メータに加えてパラメータ Rが与えられ、 6つのパラメータはパラメータレジスタ 15に格 納される。また、例えば前段の回路からの入力データの一部としてモード信号が与え られる。このモード信号は CPU11から与えられることも可能である。
[0046] 図 16は第 3の実施例におけるパラメータレジスタの格納内容の例を示す。ノラメ一 タレジスタ 15内には、モードのそれぞれに対してバスプロトコルの変換を行うための 前述の 5つのパラメータに加えて、パラメータ Rと Tとが格納されている。このパラメ一 タ Rは 1つのフレーム内、例えば次のデータフレームにおいてプロトコル変換モードを 変更すべきか否かを示すものであり、この値が" 1"である場合には 1つのフレーム内 でモードの変更が行われることを示す。パラメータ Tにつ 、ては後述する。
[0047] 図 17は、バスプロトコル変換方式、すなわちモードの変更動作を示すタイムチヤ一 トである。最初に例えば入力モード信号として" 00"が与えられ、図 16で説明したパラ メータレジスタ 15の格納内容にしたがってバスプロトコルの変換が行われる力 この 時モード" 00"に対するパラメータ Rは" 1"となっており、 1つのフレーム内、例えば次 のデータフレーム、あるいは 、くつか先のデータフレームにお!/、てモードの変更が行 われることが予想されるため、バスプロトコル変換回路は入力されるモード信号を常 に監視し、図 17に示されるように入力モード信号として" 01"が入力された時点から、 パラメータレジスタ 15内のモード" 01"によって指定されるパラメータを用いてバスプ ロトコルの変換が行われる。なお図 17ではモード" 00"、モード" 01"の動作が行われ る時間が同じとなっているが、一般的にはモード" 00"による動作が行われるデータフ レーム数と、モード" 01"の動作が行われるデータフレーム数とは異なってくる。
[0048] 図 18、および図 19は、第 4の実施例の説明図である。第 4の実施例は、前段の回 路と後段の回路でプロトコルの変化がない場合に、バスプロトコル変換回路において データをスルーさせる実施例である。この第 4の実施例では、図 16におけるパラメ一 タレジスタ 15に格納されるパラメータ Tを用 、てデータをスルーさせるか否かが制御 される。図 18においてパラメータレジスタに格納されたパラメータ T力 1"である場合 には、セレクタ 27によって入力データはそのまま出力データとして後段回路にスルー で出力される。また前段の回路力 入力される入カイネーブル信号としてのメモリへ のライトイネーブル信号 Wenも、セレクタ 28によって出カイネーブル信号として後段 の回路に与えられる。後段の回路でこの出力イネーブノレ信号がどのように用いられる かについてはここでは限定しない。なおセレクタ 28からは、バスプロトコルの変換が 行われる場合の出カイネーブル信号も後段回路に出力されるものとしている力 これ は例えば図 9で最も下のデータリード用のイネ一ブル信号力 必要に応じて後段回 路に出力されることを示す。
[0049] 図 19は第 4の実施例においてバスプロトコル変換回路の内容を含む構成ブロック 図である。同図においては図 18と同様に、パラメータ Tの値が" 0"の時は、入力デー タがそのままセレクタ 28によって出力される。またメモリへのライトイネ一ブル信号 We nがそのまま出力 EN信号としてセレクタ 27によって後段回路に出力される。
[0050] 続いて第 5の実施例について図 20から図 22を用いて説明する。第 5の実施例は、 メモリへのデータ入力が行われて力 データ出力を行うまでの時間を複数のメモリに 対して調整することによって、レイテンシの調整を行う実施例である。図 20は、例えば 2つのメモリ 30、 31 (あるいはデュアル'ポート'ランダム 'アクセス'メモリの 2つのメモ リ面）のアドレス 0番地の両方にデータが入力された時点において、図 8で説明したス タート信号に相当するリアルスタート信号を生成することによってレイテンシを調整す るレイテンシ調整方式の説明図である。同図において各メモリ 30、 31からは、ァドレ ス 0番地にデータが書き込まれる時点でスタート信号生成制御回路 32に対してそれ が通知される。全てのメモリ、ここではメモリ 30、 31の両方のアドレス 0番地にデータ が書き込まれた時点で、リアルスタート信号力 ¾Nジェネレータに送られることになる。
[0051] 図 21は前段の複数の回路と後段の複数の回路との間におけるレイテンシ調整方式 の説明図である。図 21において、例えば 2つの前段の回路力もそれぞれメモリ 30、 3 1に入力データが与えられ、メモリ 30と 31からそれぞれ、例えば後段の異なる 2つの 回路に対してデータが出力されるものとする。メモリ 30、 31からは、それぞれそのアド レス 0番地にデータが書き込まれる時点で、それぞれスタート信号力スタート信号生 成制御回路 32に与えられる。 2つのメモリからのスタート信号が揃った時点で、スター ト信号生成制御回路 32から 2つのバスプロトコル変換回路内にそれぞれ備えられて いる ENジェネレータ 33、 34に対して、例えば図 9で説明したデータフレームの最初 の時点を指定するデータとしてのリアルスタート信号が出力される。この回路では、 E Nジェネレータ 33と 34が異なるバスプロトコル変換方式、すなわちモードを用いること が可能であり、後段の 2つの回路に対してそれぞれプロトコルの異なるデータを出力 することが可能である。
[0052] 図 22は異なるレイテンシ調整方式の説明図である。同図においては図 21と異なり ENジェネレータ 35が共通化され、スタート信号生成制御回路 32からリアルスタート 信号が与えられた時点で ENジェネレータ 35が同一の EN信号をメモリ 30と 31に与 えることによって、同一の変換方式、すなわちモードが用いられて、後段の 2つの回 路にそれぞれデータの出力が行われる。
[0053] 最後に、本実施例におけるリコンフィギユラブル回路を用いた通信方式変更への対 応について、図 1のソフトウェア無線装置内の物理層処理部 106に相当する半導体 集積回路の構成例を示す図 23を用いて説明する。
[0054] 図 23はリコンフィギユラブル回路を使用して、 IEEE802. 11aと IEEE802. l ibと の 2つの無線 LANの仕様に対応できる半導体集積回路の構成例である。 IEEE802 . 11aでは、 5GHz帯の周波数が使用され、 OFDM変調方式を用いて 20— 50Mbp s程度の通信速度が実現される。 IEEE802. l ibでは、 2. 4GHz帯の周波数が使用 され、直接拡散方式によって 11Mbpsの速度が得られる。 [0055] 図 23に示す半導体集積回路 40は、上位システムインターフェース 41を含む。上位 システムインターフェース 41は、プロセッサ 11と上位システムとのインターフェースを 提供するものである。また半導体集積回路 40は、 PLL (Phase-Locked Loop) 42及び 分周器 43を含む。これらは半導体集積回路 40で使用する内部クロック信号を発生 するために設けられている。
[0056] 図 23に示す半導体集積回路 40には、 3つの処理セット（即ち図 2で説明した 3つの ネットワーク 45)が設けられている。処理マクロ 51—1乃至 51—3は（ダイナミック）リコン フィギユラブル回路であり、処理マクロ 52— 1乃至 52— 5はユーザロジックであり、処理 マクロ 53— 1乃至 53— 3はパラメータ付専用ハードウェアである。
[0057] 図 23に示す例では、ダイナミツクリコンフィギユラブル回路 51— 1は、 IEEE802. 11 aの受信機能の一部である広帯域キャリア周波数補正の機能、又は IEEE802. l ib の受信機能の一部である逆拡散の機能の何れかを、 IEEE802. 11a及び IEEE80 2. l ibの切換えに応じて、再構成可能な形で実現する。ダイナミツクリコンフィギユラ ブル回路 51— 2は、 IEEE802. 11aの受信機能における狭帯域キャリア周波数補正 の機能、又は IEEE802. l ibの送信機能における DBPSK'DQPSK'CCK変調及 び拡散の機能の何れかを、 IEEE802. 11a及び IEEE802. l ibの切換えに応じて 、再構成可能な形で実現する。ダイナミツクリコンフィギユラブル回路 51— 3は、 IEEE 802. 11aの受信機能における伝送路推定補正及び同じく送信機能におけるパンク チユア、インターリーブ、マッピング、パイロット挿入の機能、又は IEEE802. l ibの 受信機能における DBPSK'DQPSK復調の機能の何れかを、 IEEE802. 11a及び IEEE802. l ibの切換えに応じて、再構成可能な形で実現する。
[0058] またユーザロジック 52— 1乃至 52— 5として、トラツキグ補正'シンボル同期'パケット 検出'フレーム同期、シンボル同期パケット検出、広帯域キャリア周波数誤差検出、 残留キャリアサンプリング周波数誤差補正、プリアンブル挿入、 ADCインターフエ一 ス、 DACインターフェース等の機能が実現される。更にパラメータ付専用ハードゥエ ァ 53— 1乃至 53— 3として、帯域制限フィルタ、 FFT、 IFFT、 CCK、デマップ'ディン ターリーブ 'デパンクチヤ、ビタビ、スクランブル畳み込み符号ィ匕等の機能が実現され る。 [0059] 図 23に示すような機能割り当てにおいては、まず基本的にパラメータ付専用ハード ウェア 53で処理可能な機能はパラメータ付専用ハードウェア 53に割り当てる。次に、 それ以外の処理で積和演算等の重い演算を多く含む処理はダイナミツクリコンフィギ ユラブル回路 51に割当てる。その他の残りの処理については、ユーザロジック 52に 割り当てる。基本的には、固定的で変更のできないユーザロジック 52の規模は成る ベく小さくして、ダイナミツクリコンフィギユラブル回路 51や FPGA等の再構成可能な 回路部分を優先的に利用することが望ましい。
図面の簡単な説明
[0060] [図 1]ソフトウェア無線装置の構成ブロック図である。
[図 2]図 1の物理層処理部内のネットワーク結合の説明図である。
[図 3]プロトコル変換方式の従来例の構成図である。
[図 4]本発明のプロトコル変換回路の原理構成ブロック図である。
[図 5]ノ スプロトコル変換方式 (その 1)の基本説明図である。
[図 6]ノ スプロトコル変換方式 (その 2)の基本説明図である。
[図 7]CPUによるバスプロトコル変換制御処理の基本フローチャートである。
[図 8]第 1の実施例におけるバスプロトコル変換回路の構成ブロック図である。
[図 9]バスプロトコル変換のためのパラメータの説明図である。
[図 10]パラメータの具体例を示す図である。
[図 11]バスプロトコル変換動作の具体例のタイムチャートである。
[図 12]図 8の回路におけるスタート信号生成方式の説明図である。
[図 13]第 2の実施例における 0データ挿入方式の説明図である。
[図 14]0データ挿入の具体例の説明図である。
[図 15]第 3の実施例におけるモード切り替え方式の説明図である。
[図 16]第 3の実施例におけるパラメータレジスタの格納内容の例である。
[図 17]モード切り替えの動作タイムチャートである。
[図 18]第 4の実施例におけるデータスルー出力方式の説明図である。
[図 19]第 4の実施例におけるバスプロトコル変換回路の動作説明図である。
[図 20]第 5の実施例におけるスタート信号生成方法の説明図である。 [図 21]レイテンシ調整方式 (その 1)の説明図である。
[図 22]レイテンシ調整方式 (その 2)の説明図である。
[図 23]2つの通信方式に対応できる半導体集積回路の構成例である。 符号の説明
1 プロトコル変換回路
2 データ記憶部
3 出カイネーブル信号生成部
4 アドレス指定部
10 バスプロトコル変換回路
11 中央処理装置（CPU)
12 専用ハードウェア Z動的再構成回路 (専用 HWZRCL)
13 動的再構成回路 (RCL)
20 メモリ
21、 33、 34、 35 ィネーブル信号ジェネレータ
22 アドレスカウンタ
25 0データ挿入ブロック
27、 28 セレクタ
30、 31 メモリ
32 スタート信号生成制御回路

Claims

請求の範囲
[1] 前段の回路と後段の回路との間でプロトコルの変換を行うプロトコル変換回路であ つて、
前段回路からの入力データを記憶するデータ記憶手段と、
外部力 与えられるプロトコル変換のためのパラメータであって、外部から指定され る時間間隔ごとに異なる値を取りうるパラメータを用いて、データ記憶手段に記憶され ているデータを後段回路に出力するための出カイネーブル信号を生成する出力イネ 一ブル信号生成手段と、
該出カイネーブル信号に基づいてデータ記憶手段に対して出力データ読出しのァ ドレスを指定するアドレス指定手段とを備えることを特徴とするプロトコル変換回路。
[2] 前記プロトコル変換回路がソフトウェア無線装置に備えられ、
前記プロトコル変換のためのパラメータ力 S、該ソフトウェア無線装置全体を制御する 中央処理装置から与えられることを特徴とする請求項 1記載のプロトコル変換回路。
[3] 前記プロトコル変換回路がソフトウェア無線装置に備えられ、
前記プロトコル変換のためのパラメータ力 S、該ソフトウェア無線装置内部の前記後段 回路側から与えられることを特徴とする請求項 1記載のプロトコル変換回路。
[4] 前記指定される時間間隔が、前記プロトコル変換のためのパラメータの 1つであるこ とを特徴とする請求項 1記載のプロトコル変換回路。
[5] 前記データ記憶部に前記指定時間間隔において最初の入力データの記憶が開始 される時点で、前記出カイネーブル信号生成手段に対してスタート信号を出力する スタート信号生成手段をさらに備え、
前記出カイネーブル信号生成手段が、該スタート信号の入力時点力 前記パラメ ータの 1つによって指定される所定のクロック数だけ遅れた出カイネーブル信号を生 成することを特徴とする請求項 1記載のプロトコル変換回路。
[6] 前記プロトコル変換のパラメータをプロトコル変換のモードに対応して格納するパラ メータレジスタをさらに備え、
外部力 与えられるプロトコル変換モード信号の変化に対応して、前記出力イネ一 ブル信号生成手段が該パラメータレジスタの格納内容に基づいて出カイネーブル信 号を生成することを特徴とする請求項 1記載のプロトコル変換回路。
[7] 前記プロトコル変換回路の後段に、前記データ記憶手段から出力されるデータの 間にデータとして" 0"を挿入する 0データ挿入手段をさらに備えることを特徴とする請 求項 1記載のプロトコル変換回路。
[8] 前記前記データ転送のためのパラメータの 1つがプロトコル変換の実行の可 Z否を 示すパラメータであり、
該パラメータが実行の否を示す時、前記前段回路カゝら入力されたデータをそのまま 後段回路に出力するデータスルー手段をさらに備えることを特徴とする請求項 1記載 のプロトコル変換回路。
[9] 2つの前段回路と該各前段回路に対応する 2つの後段回路との間でプロトコル変換 を行う回路であって、
2つの前段回路からの入力データをそれぞれ記憶する 2つのデータ記憶手段と、 該 2つのデータ記憶手段に、外部から指定される時間間隔ごとに最初のデータの 記憶が開始される時点で該各データ記憶手段から出力されるスタート信号を受信し、 2つのデータ記憶手段の両方からスタート信号を受信した時にリアルスタート信号を 出力するスタート信号生成手段と、
外部から与えられ、前記指定時間間隔ごとに異なる値を取りうるプロトコル変換のた めのパラメータを用いて、該各データ記憶手段に記憶されているデータを後段回路 に出力するための 2つのデータ記憶手段に対して共通の出カイネーブル信号であつ て、前記リアルスタート信号の入力時点力 前記パラメータの 1つとしての所定のクロ ック数だけ遅れた出カイネーブル信号を生成し、各データ記憶手段に与える出カイ ネーブル信号生成手段とを備えることを特徴とするプロトコル変換回路。
[10] 2つの前段回路と各前段回路に対応する 2つの後段回路との間でプロトコル変換を 行う回路であって、
2つの前段回路からの入力データをそれぞれ記憶する 2つのデータ記憶手段と 該 2つのデータ記憶手段に、外部から指定される時間間隔ごとに最初のデータの 記憶が開始される時点で該各データ記憶手段から出力されるスタート信号を受信し、 2つのデータ記憶手段の両方力 該スタート信号を受信した時にリアルスタート信号 を出力するスタート信号生成手段と、
外部から与えられ、前記指定時間間隔ごとに異なる値を取りうるプロトコル変換のパ ラメータを用いて、該各データ記憶手段に記憶されているデータを後段回路に出力 するための、該 2つのデータ記憶手段に対するそれぞれ独立の出カイネーブル信号 であって、前記リアルスタート信号の入力時点力 前記パラメータの 1つとしての所定 のクロック数だけ遅れた出カイネーブル信号を生成し、各データ記憶手段に与える 2 つの出カイネーブル信号生成手段とを備えることを特徴とするプロトコル変換回路。
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