JP3459935B2 - ディジタル無線通信用復調装置および復調方法 - Google Patents
ディジタル無線通信用復調装置および復調方法Info
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- JP3459935B2 JP3459935B2 JP2000249739A JP2000249739A JP3459935B2 JP 3459935 B2 JP3459935 B2 JP 3459935B2 JP 2000249739 A JP2000249739 A JP 2000249739A JP 2000249739 A JP2000249739 A JP 2000249739A JP 3459935 B2 JP3459935 B2 JP 3459935B2
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Description
【０００１】
【発明の属する技術分野】この発明は、ディジタル無線
通信の復調装置の構成に属する。
通信の復調装置の構成に属する。
【０００２】
【従来の技術】近年、高速の移動体通信のインフラとし
て、マルチメディア移動アクセスシステム（ＭＭＡＣ
（Multimedia Mobile Access Communication System
））が提案されている。ＭＭＡＣは、光ファイバ通信
網に、具体的にはＢＩＳＤＮ（Broadband Integrated S
ervices Digital Network ）にシームレスに接続が可能
な高速無線アクセスシステムであり、このアクセスシス
テムでは、５ＧＨｚ帯の周波数領域、２０〜３０Ｍｂｐ
ｓ程度の伝送レートが用いられる。また、変調方式とし
て、多数のキャリアを使用するＯＦＤＭ（orthogonal f
requency division multiplexing：直交周波数分割多
重）方式が使用される。
て、マルチメディア移動アクセスシステム（ＭＭＡＣ
（Multimedia Mobile Access Communication System
））が提案されている。ＭＭＡＣは、光ファイバ通信
網に、具体的にはＢＩＳＤＮ（Broadband Integrated S
ervices Digital Network ）にシームレスに接続が可能
な高速無線アクセスシステムであり、このアクセスシス
テムでは、５ＧＨｚ帯の周波数領域、２０〜３０Ｍｂｐ
ｓ程度の伝送レートが用いられる。また、変調方式とし
て、多数のキャリアを使用するＯＦＤＭ（orthogonal f
requency division multiplexing：直交周波数分割多
重）方式が使用される。
【０００３】ＯＦＤＭ方式は、互いに異なる周波数で、
直交する多数の搬送波（以下、キャリアと称する）をそ
れぞれ伝送ディジタルデータで変調し、変調信号を周波
数多重するもので、マルチパス干渉の影響を受けにくい
ばかりではなく、周波数利用効率が高いなどの利点を有
する。
直交する多数の搬送波（以下、キャリアと称する）をそ
れぞれ伝送ディジタルデータで変調し、変調信号を周波
数多重するもので、マルチパス干渉の影響を受けにくい
ばかりではなく、周波数利用効率が高いなどの利点を有
する。
【０００４】図１１は、従来のＭＭＡＣ用のＯＦＤＭ復
調部の構成を示すブロック図である。アンテナ１０１に
より受信された中心周波数ｆc のＯＦＤＭ信号は、ロー
ノイズアンプ１０２に入力される。ローノイズアンプ１
０２から出力された信号は、受信ミキサ１０３におい
て、第１局部発振器１０４の発振周波数ｆ11をミックス
され、中間周波数ｆi の信号に変換される。
調部の構成を示すブロック図である。アンテナ１０１に
より受信された中心周波数ｆc のＯＦＤＭ信号は、ロー
ノイズアンプ１０２に入力される。ローノイズアンプ１
０２から出力された信号は、受信ミキサ１０３におい
て、第１局部発振器１０４の発振周波数ｆ11をミックス
され、中間周波数ｆi の信号に変換される。
【０００５】中間周波数ｆi に変換された信号は、直交
検波器１０５において、第２局部発振器１０６の中間周
波数ｆ12により直交検波され、アナログベースバンド信
号Ｉ、Ｑに変換される。アナログベースバンド信号Ｉ、
Ｑは、Ａ／Ｄ変換器１０７において、ディジタルベース
バンド信号Ｉ−Ｄ、Ｑ−Ｄに変換される。ディジタルベ
ースバンド信号Ｉ−Ｄ、Ｑ−Ｄは、ベースバンドディジ
タル復調部１０８においてＯＦＤＭディジタル復調さ
れ、復調データビットとして出力される。
検波器１０５において、第２局部発振器１０６の中間周
波数ｆ12により直交検波され、アナログベースバンド信
号Ｉ、Ｑに変換される。アナログベースバンド信号Ｉ、
Ｑは、Ａ／Ｄ変換器１０７において、ディジタルベース
バンド信号Ｉ−Ｄ、Ｑ−Ｄに変換される。ディジタルベ
ースバンド信号Ｉ−Ｄ、Ｑ−Ｄは、ベースバンドディジ
タル復調部１０８においてＯＦＤＭディジタル復調さ
れ、復調データビットとして出力される。
【０００６】ＯＦＤＭ信号の中心周波数ｆｃとしては例
えば５ＧHz帯が用いられ、Ａ／Ｄ変換器１０７のサンプ
リングクロックの周波数が２０〜４０ＭHzに選ばれる。
以下の説明では、変復調方式としてＯＦＤＭを例にとり
説明を行う。
えば５ＧHz帯が用いられ、Ａ／Ｄ変換器１０７のサンプ
リングクロックの周波数が２０〜４０ＭHzに選ばれる。
以下の説明では、変復調方式としてＯＦＤＭを例にとり
説明を行う。
【０００７】変復調処理は、パケット単位で行われる。
図１２にパケット構成例を示す。入力データはパケット
ＰＫ１，ＰＫ２，・・・・，ＰＫｎが連続したデータ系
列である。各パケットは、プリアンブルＰＲＥと、デー
タ部ＤＴとから構成される。データ部ＤＴは、複数のＯ
ＦＤＭシンボルＤＳ１，ＤＳ２，・・・・，ＤＳｍから
構成される。各ＯＦＤＭシンボルは、１回のＩＦＦＴ
（Inverse Fast Fouriertransform：高速逆フーリエ変
換）の結果とマルチパスによる遅延波を補償するために
付加したガードインターバルから構成される。復調処理
は、１または複数パケット単位で行われるために、各パ
ケットの先頭に存在するプリアンブルＰＲＥを識別し
て、パケットの先頭位置を推定し、時間的同期を取る必
要がある。
図１２にパケット構成例を示す。入力データはパケット
ＰＫ１，ＰＫ２，・・・・，ＰＫｎが連続したデータ系
列である。各パケットは、プリアンブルＰＲＥと、デー
タ部ＤＴとから構成される。データ部ＤＴは、複数のＯ
ＦＤＭシンボルＤＳ１，ＤＳ２，・・・・，ＤＳｍから
構成される。各ＯＦＤＭシンボルは、１回のＩＦＦＴ
（Inverse Fast Fouriertransform：高速逆フーリエ変
換）の結果とマルチパスによる遅延波を補償するために
付加したガードインターバルから構成される。復調処理
は、１または複数パケット単位で行われるために、各パ
ケットの先頭に存在するプリアンブルＰＲＥを識別し
て、パケットの先頭位置を推定し、時間的同期を取る必
要がある。
【０００８】図１３は、ＯＦＤＭベースバンドディジタ
ル復調部１０８の原理的構成を示すブロック図である。
ディジタルベースバンド信号Ｉ−Ｄ，Ｑ−Ｄは、まず、
パケットタイミング同期部１１２に入力される。パケッ
トタイミング同期部１１２は、パケットの最適先頭位置
を推定し、パケット同期タイミングパルスを出力する。
また、入力データはキャリア周波数同期部１１１に入力
され、キャリア周波数の同期をとった後にメモリ１１３
に書き込まれる。
ル復調部１０８の原理的構成を示すブロック図である。
ディジタルベースバンド信号Ｉ−Ｄ，Ｑ−Ｄは、まず、
パケットタイミング同期部１１２に入力される。パケッ
トタイミング同期部１１２は、パケットの最適先頭位置
を推定し、パケット同期タイミングパルスを出力する。
また、入力データはキャリア周波数同期部１１１に入力
され、キャリア周波数の同期をとった後にメモリ１１３
に書き込まれる。
【０００９】パケット内のデータ部分から取り出された
有効ＯＦＤＭシンボルが高速フーリエ変換部（ＦＦＴ：
Fast Fourier transform））１１４に入力される。ここ
で、サブキャリア数をＮＦＦＴとすれば、ＦＦＴ１１４
において、ＮＦＦＴ点の高速フーリエ変換がされ、すな
わちＮＦＦＴ点のパラレル受信データに復調される。パ
ラレル受信データは、並列−直列変換（図示しない）に
おいて、シリアルのサブキャリア受信シンボルデータ列
に変換される。
有効ＯＦＤＭシンボルが高速フーリエ変換部（ＦＦＴ：
Fast Fourier transform））１１４に入力される。ここ
で、サブキャリア数をＮＦＦＴとすれば、ＦＦＴ１１４
において、ＮＦＦＴ点の高速フーリエ変換がされ、すな
わちＮＦＦＴ点のパラレル受信データに復調される。パ
ラレル受信データは、並列−直列変換（図示しない）に
おいて、シリアルのサブキャリア受信シンボルデータ列
に変換される。
【００１０】サブキャリア受信シンボルデータ列に対し
て、等化器１１５で伝送路関数の推定と等化を行い、誤
り訂正符号復号化器１１６において誤り訂正を行い、復
調ビットとして出力される。誤り訂正符号復号器１１６
は、例えばメトリック演算器、メトリックデインタリー
バおよび軟判定ビタビデコーダから構成される。
て、等化器１１５で伝送路関数の推定と等化を行い、誤
り訂正符号復号化器１１６において誤り訂正を行い、復
調ビットとして出力される。誤り訂正符号復号器１１６
は、例えばメトリック演算器、メトリックデインタリー
バおよび軟判定ビタビデコーダから構成される。
【００１１】図１３に示したベースバンド復調部１０８
を実現するための構成の一例および他の例を図１４およ
び図１５にそれぞれ示す。図１４は、各処理を直接ハー
ドウェアで実現した構成である。パケットタイミング同
期部１１２では、ＩチャンネルおよびＱチャンネルのそ
れぞれの入力ディジタルデータとプリアンブルとの相関
演算がなされ、プリアンブル、すなわち、パケットの区
切りが識別される。パケットタイミング同期部１１２
は、プリアンブルを識別する毎にパケット同期タイミン
グパルスを出力する。パケット同期タイミングパルスが
各部にタイミングの基準として供給される。
を実現するための構成の一例および他の例を図１４およ
び図１５にそれぞれ示す。図１４は、各処理を直接ハー
ドウェアで実現した構成である。パケットタイミング同
期部１１２では、ＩチャンネルおよびＱチャンネルのそ
れぞれの入力ディジタルデータとプリアンブルとの相関
演算がなされ、プリアンブル、すなわち、パケットの区
切りが識別される。パケットタイミング同期部１１２
は、プリアンブルを識別する毎にパケット同期タイミン
グパルスを出力する。パケット同期タイミングパルスが
各部にタイミングの基準として供給される。
【００１２】キャリア周波数同期部１１１の出力がメモ
リ１１３に入力される。メモリ１１３から読み出された
データに対して、ＦＦＴ１１４による高速フーリエ変
換、等化器１１５による伝送路等化処理、誤り訂正符号
化器１１６による処理が行われる。多種多様な通信方式
の仕様への迅速な適合、および伝搬路の状況に適応した
最適な仕様変更を考慮すれば各部の処理内容をＣ言語等
の一般的なソフトウェアで容易に変更できることが望ま
しい。しかしながら、２０ＭHz以上のサンプリング周波
数のディジタル信号に対して、図１４に示したような直
列的に実時間処理を行うためには、各処理が専用ハード
ウェアで実現される必要がある。したがって、各部のア
ルゴリズムをＣ言語等のソフトウェアで動作するマイク
ロプロセッサやＤＳＰ（Digital Signal Processor）に
よって処理することは著しく困難となる。
リ１１３に入力される。メモリ１１３から読み出された
データに対して、ＦＦＴ１１４による高速フーリエ変
換、等化器１１５による伝送路等化処理、誤り訂正符号
化器１１６による処理が行われる。多種多様な通信方式
の仕様への迅速な適合、および伝搬路の状況に適応した
最適な仕様変更を考慮すれば各部の処理内容をＣ言語等
の一般的なソフトウェアで容易に変更できることが望ま
しい。しかしながら、２０ＭHz以上のサンプリング周波
数のディジタル信号に対して、図１４に示したような直
列的に実時間処理を行うためには、各処理が専用ハード
ウェアで実現される必要がある。したがって、各部のア
ルゴリズムをＣ言語等のソフトウェアで動作するマイク
ロプロセッサやＤＳＰ（Digital Signal Processor）に
よって処理することは著しく困難となる。
【００１３】図１５は並列処理を行う例である。ＯＦＤ
Ｍ信号を復調するためには、高速なデータレートのディ
ジタル信号を処理する必要がある。ソフトウェアで動作
するマイクロプロセッサやＤＳＰを用いるときには、並
列化によって処理対象の演算量を分割してデータレート
を下げる必要がある。入力されたデータから、パケット
タイミング同期部１１２によってパケット先頭のプリア
ンブルが識別され、パケットの同期をとるためのパケッ
ト同期タイミングパルスが生成される。このパケット同
期タイミングパルスに基づいて、データ分配部１１７が
入力ディジタルデータＩ−ＤおよびＱ−Ｄをパケット単
位に分割して各ＰＥ(Processing Element:演算要素) に
分配する。
Ｍ信号を復調するためには、高速なデータレートのディ
ジタル信号を処理する必要がある。ソフトウェアで動作
するマイクロプロセッサやＤＳＰを用いるときには、並
列化によって処理対象の演算量を分割してデータレート
を下げる必要がある。入力されたデータから、パケット
タイミング同期部１１２によってパケット先頭のプリア
ンブルが識別され、パケットの同期をとるためのパケッ
ト同期タイミングパルスが生成される。このパケット同
期タイミングパルスに基づいて、データ分配部１１７が
入力ディジタルデータＩ−ＤおよびＱ−Ｄをパケット単
位に分割して各ＰＥ(Processing Element:演算要素) に
分配する。
【００１４】データ分配部１１７は、Ｎ個のＰＥ１１８
0 ，１１８1 ，・・・・，１１８N- 1 に対して、１また
は複数のパケットから構成されるデータをＰＥイネーブ
ル信号と共に供給する。例えば、１番目のパケットがＰ
Ｅ１１８0 で処理され、２番目のパケットがＰＥ１１８
1 で処理され、以下、同様にして各パケットが処理され
る。各ＰＥでは復調処理が行われ、処理結果がデータ結
合部１１９へ送られる。データ結合部１１９は、各ＰＥ
で復調された結果を結合して復調ビットとして出力す
る。
0 ，１１８1 ，・・・・，１１８N- 1 に対して、１また
は複数のパケットから構成されるデータをＰＥイネーブ
ル信号と共に供給する。例えば、１番目のパケットがＰ
Ｅ１１８0 で処理され、２番目のパケットがＰＥ１１８
1 で処理され、以下、同様にして各パケットが処理され
る。各ＰＥでは復調処理が行われ、処理結果がデータ結
合部１１９へ送られる。データ結合部１１９は、各ＰＥ
で復調された結果を結合して復調ビットとして出力す
る。
【００１５】図１６は、ＰＥ内部で行われる処理をブロ
ック図として表したものである。各ＰＥは、ＤＳＰ、マ
イクロプロセッサ等のソフトウェアによって動作する構
成とされている。ＰＥ内部の処理が全てソフトウェアに
よって行われる。図１４に示したハードウエアによる実
現例の各構成要素（１１１，１１３，１１４，１１５，
１１６）とそれぞれ対応して同一の機能を有するブロッ
ク（１１１Ｓ，１１３Ｓ，１１４Ｓ，１１５Ｓ，１１６
Ｓ）で表すことができる。図１５の構成では、データ分
配部１１７において、既にパケットの同期が取られてＰ
Ｅに分配されているためにデータの先頭はパケットの先
頭に相当する。したがって、各ＰＥでは、パケットタイ
ミング同期の機能を省略できる。
ック図として表したものである。各ＰＥは、ＤＳＰ、マ
イクロプロセッサ等のソフトウェアによって動作する構
成とされている。ＰＥ内部の処理が全てソフトウェアに
よって行われる。図１４に示したハードウエアによる実
現例の各構成要素（１１１，１１３，１１４，１１５，
１１６）とそれぞれ対応して同一の機能を有するブロッ
ク（１１１Ｓ，１１３Ｓ，１１４Ｓ，１１５Ｓ，１１６
Ｓ）で表すことができる。図１５の構成では、データ分
配部１１７において、既にパケットの同期が取られてＰ
Ｅに分配されているためにデータの先頭はパケットの先
頭に相当する。したがって、各ＰＥでは、パケットタイ
ミング同期の機能を省略できる。
【００１６】しかしながら、２０ＭHz以上のサンプリン
グ周波数で到来するデータに対してプリアンブルとの相
関演算を実時間で処理するために、パケットタイミング
同期部１１２は、専用ハードウェアで構成することが必
要となる。すなわち、パケットタイミング同期部１１２
のアルゴリズムは、ソフトウェアで動作するマイクロプ
ロセッサやＤＳＰで実現することは困難である。
グ周波数で到来するデータに対してプリアンブルとの相
関演算を実時間で処理するために、パケットタイミング
同期部１１２は、専用ハードウェアで構成することが必
要となる。すなわち、パケットタイミング同期部１１２
のアルゴリズムは、ソフトウェアで動作するマイクロプ
ロセッサやＤＳＰで実現することは困難である。
【００１７】
【発明が解決しようとする課題】上述したように、従来
技術においては、ＭＭＡＣ用のＯＦＤＭのような高いサ
ンプリング周波数のデータを処理するためには、全処理
または一部のアルゴリズムを専用ハードウェアで構成す
ることが必要であった。同一の復調装置を多種多様な通
信方式の仕様に効率的に適合させることができれば、仕
様毎に装置設計を行う必要がなくなる。さらに、将来の
移動体通信においてはマルチパス等の劣悪な伝搬環境に
対して最適な変調方式、タイミング同期方式、伝送路等
化方式、誤り訂正方式等を決定し、復調器の方式を柔軟
に変えることが必要となることが予想される。したがっ
て、復調器の方式の主要なアルゴリズムをソフトウェア
で実現することが望まれる。上述した並列化の構成で
は、演算要素（ＰＥ）をソフトウェアで動作するＤＳＰ
で構成できるが、パケットタイミング同期部１１２を専
用ハードウエアで構成する必要がある。ＭＭＡＣ用のＯ
ＦＤＭのみならず、スペクトラム拡散変調方式や一般的
なシングルキャリア変調方式、さらにディジタル無線通
信以外にもディジタル放送においても、パケットを用い
て情報伝送を行う伝送方式であれば、同一の課題が存在
する。
技術においては、ＭＭＡＣ用のＯＦＤＭのような高いサ
ンプリング周波数のデータを処理するためには、全処理
または一部のアルゴリズムを専用ハードウェアで構成す
ることが必要であった。同一の復調装置を多種多様な通
信方式の仕様に効率的に適合させることができれば、仕
様毎に装置設計を行う必要がなくなる。さらに、将来の
移動体通信においてはマルチパス等の劣悪な伝搬環境に
対して最適な変調方式、タイミング同期方式、伝送路等
化方式、誤り訂正方式等を決定し、復調器の方式を柔軟
に変えることが必要となることが予想される。したがっ
て、復調器の方式の主要なアルゴリズムをソフトウェア
で実現することが望まれる。上述した並列化の構成で
は、演算要素（ＰＥ）をソフトウェアで動作するＤＳＰ
で構成できるが、パケットタイミング同期部１１２を専
用ハードウエアで構成する必要がある。ＭＭＡＣ用のＯ
ＦＤＭのみならず、スペクトラム拡散変調方式や一般的
なシングルキャリア変調方式、さらにディジタル無線通
信以外にもディジタル放送においても、パケットを用い
て情報伝送を行う伝送方式であれば、同一の課題が存在
する。
【００１８】また、図１４に示すように、ベースバンド
処理部を専用ハードウエアを実現する一つの手法として
プログラム可能な論理回路ＬＳＩであるＦＰＧＡ(Field
Programmable Gate Array：大規模ＰＬＡ(Programmabl
e Logic Array)）を使用する方法がある。ＦＰＧＡの論
理回路を設計するためには、ＦＰＧＡ論理回路設計用の
ソフトウェアを用いて論理合成と論理回路の配置、およ
び配線が行われる。しかしながら、高速な演算回路を設
計する際にはタイミング制約が厳しく、所望の演算回路
を１回の試行で設計することは困難であり、多数の試行
錯誤を行って設計と実装が行える。したがって、一般的
にＦＰＧＡを用いて短時間で効率的に高速動作の専用ハ
ードウェアを設計することは極めて困難である。
処理部を専用ハードウエアを実現する一つの手法として
プログラム可能な論理回路ＬＳＩであるＦＰＧＡ(Field
Programmable Gate Array：大規模ＰＬＡ(Programmabl
e Logic Array)）を使用する方法がある。ＦＰＧＡの論
理回路を設計するためには、ＦＰＧＡ論理回路設計用の
ソフトウェアを用いて論理合成と論理回路の配置、およ
び配線が行われる。しかしながら、高速な演算回路を設
計する際にはタイミング制約が厳しく、所望の演算回路
を１回の試行で設計することは困難であり、多数の試行
錯誤を行って設計と実装が行える。したがって、一般的
にＦＰＧＡを用いて短時間で効率的に高速動作の専用ハ
ードウェアを設計することは極めて困難である。
【００１９】したがって、この発明のひとつの目的は、
ソフトウェアによって仕様を設定可能な柔軟な構成であ
って、パケットタイミング同期アルゴリズムをもソフト
ウェアで実現することができるディジタル無線通信用復
調装置および復調方法を提供することにある。
ソフトウェアによって仕様を設定可能な柔軟な構成であ
って、パケットタイミング同期アルゴリズムをもソフト
ウェアで実現することができるディジタル無線通信用復
調装置および復調方法を提供することにある。
【００２０】この発明の他の目的は、比較的低速なクロ
ック周波数で動作するプログラム可能な論理回路ＬＳＩ
によって構成することが可能であって、パケットタイミ
ング同期アルゴリズムをも低速なクロック周波数で動作
する構成で実現することができるなディジタル無線通信
用復調装置および復調方法を提供することにある。
ック周波数で動作するプログラム可能な論理回路ＬＳＩ
によって構成することが可能であって、パケットタイミ
ング同期アルゴリズムをも低速なクロック周波数で動作
する構成で実現することができるなディジタル無線通信
用復調装置および復調方法を提供することにある。
【００２１】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、パケットが時間的に連続す
る入力データを復調するディジタル無線通信用復調装置
において、分割された前後のデータ間で重複部分が存在
するように、入力データを順に分割し、分割データを複
数の出力データとして順に出力するデータ分配手段と、
分割データがそれぞれ供給され、１または複数のパケッ
ト単位で処理を行うと共に、入力データからパケットの
位置を推定する複数の演算要素と、複数の演算要素の処
理結果を統合して出力するデータ統合手段とからなり、
演算要素により推定されたパケットの位置がデータ分配
手段に供給され、データ分配手段がパケットの位置に基
づいた位置で、入力データを分割するようにしたディジ
タル無線通信用復調装置である。
ために、請求項１の発明は、パケットが時間的に連続す
る入力データを復調するディジタル無線通信用復調装置
において、分割された前後のデータ間で重複部分が存在
するように、入力データを順に分割し、分割データを複
数の出力データとして順に出力するデータ分配手段と、
分割データがそれぞれ供給され、１または複数のパケッ
ト単位で処理を行うと共に、入力データからパケットの
位置を推定する複数の演算要素と、複数の演算要素の処
理結果を統合して出力するデータ統合手段とからなり、
演算要素により推定されたパケットの位置がデータ分配
手段に供給され、データ分配手段がパケットの位置に基
づいた位置で、入力データを分割するようにしたディジ
タル無線通信用復調装置である。
【００２２】請求項１１の発明は、パケットが時間的に
連続する入力データを復調するディジタル無線通信用復
調方法において、分割された前後のデータ間で重複部分
が存在するように、入力データを順に分割し、分割デー
タを複数の出力データとして順に出力するデータ分配ス
テップと、分割データのそれぞれを受け取り、１または
複数のパケット単位で処理を行うと共に、入力データか
らパケットの位置を推定する処理ステップと、処理ステ
ップの処理結果を統合して出力するデータ統合ステップ
とからなり、処理ステップで推定されたパケットの位置
に基づいた位置で、入力データを分割するようにしたデ
ィジタル無線通信用復調方法である。
連続する入力データを復調するディジタル無線通信用復
調方法において、分割された前後のデータ間で重複部分
が存在するように、入力データを順に分割し、分割デー
タを複数の出力データとして順に出力するデータ分配ス
テップと、分割データのそれぞれを受け取り、１または
複数のパケット単位で処理を行うと共に、入力データか
らパケットの位置を推定する処理ステップと、処理ステ
ップの処理結果を統合して出力するデータ統合ステップ
とからなり、処理ステップで推定されたパケットの位置
に基づいた位置で、入力データを分割するようにしたデ
ィジタル無線通信用復調方法である。
【００２３】請求項１および１１に係る発明では、各演
算要素において、パケットの位置を推定し、推定された
パケットの位置をデータ分配手段にフィードバックす
る。データ分配手段は、フィードバックされたパケット
の位置に基づいてデータの分割を行う。したがって、最
初に位置を推定するのには、比較的長い時間を要する
が、一度、位置推定を行った後では、データ分配手段か
らの分割データの分割位置がパケットの区切りの位置に
近いので、パケットの位置の探索時間を短くできる。
算要素において、パケットの位置を推定し、推定された
パケットの位置をデータ分配手段にフィードバックす
る。データ分配手段は、フィードバックされたパケット
の位置に基づいてデータの分割を行う。したがって、最
初に位置を推定するのには、比較的長い時間を要する
が、一度、位置推定を行った後では、データ分配手段か
らの分割データの分割位置がパケットの区切りの位置に
近いので、パケットの位置の探索時間を短くできる。
【００２４】
【発明の実施の形態】以下、この発明の一実施形態につ
いて図面を参照して説明する。一実施形態は、従来技術
として挙げた図１１のＭＭＡＣ用のＯＦＤＭ復調部の構
成に含まれるベースバンドディジタル復調部１０８に対
してこの発明を適用したものである。また、図１５に示
すような並列処理の構成を基にしている。すなわち、こ
の一実施形態では、並列処理に基づく構成であって、ソ
フトウェアで動作可能なマイクロプロセッサまたは比較
的低いクロック周波数で動作可能なＦＰＧＡで復調処理
を行うようにしたものである。
いて図面を参照して説明する。一実施形態は、従来技術
として挙げた図１１のＭＭＡＣ用のＯＦＤＭ復調部の構
成に含まれるベースバンドディジタル復調部１０８に対
してこの発明を適用したものである。また、図１５に示
すような並列処理の構成を基にしている。すなわち、こ
の一実施形態では、並列処理に基づく構成であって、ソ
フトウェアで動作可能なマイクロプロセッサまたは比較
的低いクロック周波数で動作可能なＦＰＧＡで復調処理
を行うようにしたものである。
【００２５】一実施形態の特徴を要約すると、パケット
タイミングの同期が未だとられていないデータに重複サ
ンプルを付加して複数のＰＥ(Processing Element:演算
要素) に分配して、ＰＥ内部でパケットタイミングの同
期を取り、その情報をデータ分配部にフィードバックす
る。さらにパケットの位置推定精度が高まったら、重複
サンプル数を減少させることによって、データ分配部と
ＰＥ間のデータ転送量を減少させ、ＰＥの処理効率の向
上を実現することにある。
タイミングの同期が未だとられていないデータに重複サ
ンプルを付加して複数のＰＥ(Processing Element:演算
要素) に分配して、ＰＥ内部でパケットタイミングの同
期を取り、その情報をデータ分配部にフィードバックす
る。さらにパケットの位置推定精度が高まったら、重複
サンプル数を減少させることによって、データ分配部と
ＰＥ間のデータ転送量を減少させ、ＰＥの処理効率の向
上を実現することにある。
【００２６】図１は、一実施形態の全体的構成を示す。
データ分配部１は、Ａ／Ｄ変換された入力到来データＩ
−ＤとＱ−Ｄの数パケット分を重複サンプルのあるデー
タに分割して後段のＰＥ２0 〜２N-1 に供給する。但
し、ＰＥ２0 〜２N-1 に供給されるデータに関するパケ
ット同期タイミングは確立されていない。ＰＥ２0 で
は、データ分配部１からＰＥイネーブル信号と共に供給
されたＩ−ＤとＱ−Ｄのデータに対して、データの先頭
からプリアンブルとの相関演算を行い、パケットの位置
を検索して最初のパケットの先頭位置を調べる。
データ分配部１は、Ａ／Ｄ変換された入力到来データＩ
−ＤとＱ−Ｄの数パケット分を重複サンプルのあるデー
タに分割して後段のＰＥ２0 〜２N-1 に供給する。但
し、ＰＥ２0 〜２N-1 に供給されるデータに関するパケ
ット同期タイミングは確立されていない。ＰＥ２0 で
は、データ分配部１からＰＥイネーブル信号と共に供給
されたＩ−ＤとＱ−Ｄのデータに対して、データの先頭
からプリアンブルとの相関演算を行い、パケットの位置
を検索して最初のパケットの先頭位置を調べる。
【００２７】ＰＥ２0 が求めた先頭位置を示す値にマー
ジンを考慮した値を付加したフィードバックデータを、
フィードバック有効信号と共にデータ分配部１に送る。
マージンの量は、必ずパケットデータが納まるように選
定される。フィードバック有効信号は、フィードバック
データが有効な場合にハイレベルとなり、それが無効な
場合にローレベルとなる。データ分配部１は、フィード
バックデータをもとに分配データを切り出す位置を再設
定する。各ＰＥでは復調処理が行われ、処理結果がデー
タ結合部３へ送られる。データ結合部３は、各ＰＥで復
調された結果を結合して復調ビットとして出力する。
ジンを考慮した値を付加したフィードバックデータを、
フィードバック有効信号と共にデータ分配部１に送る。
マージンの量は、必ずパケットデータが納まるように選
定される。フィードバック有効信号は、フィードバック
データが有効な場合にハイレベルとなり、それが無効な
場合にローレベルとなる。データ分配部１は、フィード
バックデータをもとに分配データを切り出す位置を再設
定する。各ＰＥでは復調処理が行われ、処理結果がデー
タ結合部３へ送られる。データ結合部３は、各ＰＥで復
調された結果を結合して復調ビットとして出力する。
【００２８】図２にデータ分配部１の構成を示す。図２
は、データ分配部１の処理の機能に注目して描かれたブ
ロック図である。２ポートメモリ１１には、書き込みア
ドレス発生器１２Ｗと読み出しアドレス発生器１２Ｒか
らアドレスが供給される。書き込み側は、常に書き込み
可能状態である。メモリの読み出し側は、常に読み出し
可能状態である。クロック信号発生器１３は、書き込み
アドレス発生器１２Ｗで使用するクロックｃｌｋｗと、
読み出しアドレス発生器１２Ｒで使用するクロックｃｌ
ｋｒ１およびｃｌｋｒ２を発生する。
は、データ分配部１の処理の機能に注目して描かれたブ
ロック図である。２ポートメモリ１１には、書き込みア
ドレス発生器１２Ｗと読み出しアドレス発生器１２Ｒか
らアドレスが供給される。書き込み側は、常に書き込み
可能状態である。メモリの読み出し側は、常に読み出し
可能状態である。クロック信号発生器１３は、書き込み
アドレス発生器１２Ｗで使用するクロックｃｌｋｗと、
読み出しアドレス発生器１２Ｒで使用するクロックｃｌ
ｋｒ１およびｃｌｋｒ２を発生する。
【００２９】スタート信号がハイレベルとなると、書き
込みアドレス発生器１２ＷとＰＥイネーブル信号発生器
１４が動作を開始し、ＰＥ２0 にデータを分配できるよ
うに、ＰＥ２0 に対するイネーブル信号をハイレベルと
する。ＰＥ２0 にデータ転送後に、読み出しアドレス発
生器１２Ｒへのｃｌｋｒ１とｃｌｋｒ２をスイッチ１５
ａと１５ｂで遮断して読み出しアドレスの発生を停止
し、さらにＰＥイネーブル信号発生器１４がイネーブル
信号をローレベルに設定してＰＥへのデータ転送を停止
し、ＰＥ２0 からのフィードバック有効信号がハイレベ
ルになるまで待機する。
込みアドレス発生器１２ＷとＰＥイネーブル信号発生器
１４が動作を開始し、ＰＥ２0 にデータを分配できるよ
うに、ＰＥ２0 に対するイネーブル信号をハイレベルと
する。ＰＥ２0 にデータ転送後に、読み出しアドレス発
生器１２Ｒへのｃｌｋｒ１とｃｌｋｒ２をスイッチ１５
ａと１５ｂで遮断して読み出しアドレスの発生を停止
し、さらにＰＥイネーブル信号発生器１４がイネーブル
信号をローレベルに設定してＰＥへのデータ転送を停止
し、ＰＥ２0 からのフィードバック有効信号がハイレベ
ルになるまで待機する。
【００３０】ＰＥ２0 でプリアンブルの先頭位置の検索
を完了すると、フィードバック有効信号がハイレベルと
なり、フィードバックデータがＰＥ２0 からデータ分配
部１に対して出力されたら、ＰＥイネーブル信号は、ス
イッチ１５ａおよび１５ｂをオンにし、読み出しアドレ
ス発生器１２Ｒへクロックｃｌｋｒ１とｃｌｋｒ２の供
給を開始する。それによって、読み出しアドレス発生器
１２Ｒが読み出しアドレスの発生を開始し、さらにＰＥ
２1 イネーブル信号をハイレベルに設定してＰＥ２1 へ
のデータ分配を開始する。
を完了すると、フィードバック有効信号がハイレベルと
なり、フィードバックデータがＰＥ２0 からデータ分配
部１に対して出力されたら、ＰＥイネーブル信号は、ス
イッチ１５ａおよび１５ｂをオンにし、読み出しアドレ
ス発生器１２Ｒへクロックｃｌｋｒ１とｃｌｋｒ２の供
給を開始する。それによって、読み出しアドレス発生器
１２Ｒが読み出しアドレスの発生を開始し、さらにＰＥ
２1 イネーブル信号をハイレベルに設定してＰＥ２1 へ
のデータ分配を開始する。
【００３１】一例として、１パケットが１６０サンプル
のプリアンブルと６４０サンプルのデータ部から構成さ
れた、８００サンプルのパケットの使用を仮定する。ま
た、初期に各ＰＥに分配するデータ数を３パケット、す
なわち、２４００サンプルとして重複サンプル数を１パ
ケット、８００サンプルとする。さらに、フィードバッ
クデータが分配部１に供給された後では、重複部分のサ
ンプル数を前後５０サンプルとして合計の重複サンプル
数を１００サンプルとする。
のプリアンブルと６４０サンプルのデータ部から構成さ
れた、８００サンプルのパケットの使用を仮定する。ま
た、初期に各ＰＥに分配するデータ数を３パケット、す
なわち、２４００サンプルとして重複サンプル数を１パ
ケット、８００サンプルとする。さらに、フィードバッ
クデータが分配部１に供給された後では、重複部分のサ
ンプル数を前後５０サンプルとして合計の重複サンプル
数を１００サンプルとする。
【００３２】図３は、データ分配部１の動作のタイミン
グチャートを示す。縦方向が時間軸である。最も左側に
はメモリ１１への書き込みデータ９ａ１，９ａ２，・・
・が示されている。書き込みデータのそれぞれの書き込
みアドレス値が示されている。例えば入力データのパケ
ット９ａ１のデータは、０〜７９９のアドレスに書き込
まれる。
グチャートを示す。縦方向が時間軸である。最も左側に
はメモリ１１への書き込みデータ９ａ１，９ａ２，・・
・が示されている。書き込みデータのそれぞれの書き込
みアドレス値が示されている。例えば入力データのパケ
ット９ａ１のデータは、０〜７９９のアドレスに書き込
まれる。
【００３３】入力パケット９ｂは、実際にパケットの存
在する位置（タイミング）を示す。入力パケット９ｂが
１パケットサイズ、すなわち、８００サンプル毎に区切
って描かれている。分配部１には、パケットの識別機能
が無いため、図３のように、必ずしも実際のパケットの
位置を正しく識別することができない。また、データの
滞りがないように、一例として、読み出しデータ９ｃ
１，９ｃ２，・・・の転送レートを書き込みデータのレ
ートの３／２倍に設定している。すなわち、１６００サ
ンプルの書き込みデータの入力される時間で、２４００
サンプルの読み出しデータが転送される。
在する位置（タイミング）を示す。入力パケット９ｂが
１パケットサイズ、すなわち、８００サンプル毎に区切
って描かれている。分配部１には、パケットの識別機能
が無いため、図３のように、必ずしも実際のパケットの
位置を正しく識別することができない。また、データの
滞りがないように、一例として、読み出しデータ９ｃ
１，９ｃ２，・・・の転送レートを書き込みデータのレ
ートの３／２倍に設定している。すなわち、１６００サ
ンプルの書き込みデータの入力される時間で、２４００
サンプルの読み出しデータが転送される。
【００３４】メモリ１１からの最初の読み出しデータ９
ｃ１をＰＥ２0 に転送する。ＰＥ２ 0 に転送する際にデ
ータが有効であることを認識させるために、データ分配
部１は、イネーブル信号９ｅをハイレベルにする。３パ
ケット分のデータがあれば、その中には必ず２パケット
９ｄ１が含まれているので、２パケットを必ず復調でき
る。但し、パケットの区切りが全く分かっていないの
で、重複するデータは、少なくとも１パケット分の８０
０サンプル必要である。
ｃ１をＰＥ２0 に転送する。ＰＥ２ 0 に転送する際にデ
ータが有効であることを認識させるために、データ分配
部１は、イネーブル信号９ｅをハイレベルにする。３パ
ケット分のデータがあれば、その中には必ず２パケット
９ｄ１が含まれているので、２パケットを必ず復調でき
る。但し、パケットの区切りが全く分かっていないの
で、重複するデータは、少なくとも１パケット分の８０
０サンプル必要である。
【００３５】データ転送後、分配部１では、フィードバ
ックデータが供給されるまでの時間９ｇ待機する。待機
中では、メモリ１１からのデータの読み出しが停止され
る。その間にＰＥ２0 がパケット先頭位置の探索を行
う。但し、データの取りこぼしがないように、待機の間
も分配部１に到来するデータがメモリ１１に書き込まれ
る。図３では、ＰＥ２0 に対するイネーブル信号９ｅお
よびその処理内容９ｆ、ＰＥ２1 に対するイネーブル信
号９ｉおよびその処理内容９ｊ、ＰＥ２2 に対するイネ
ーブル信号９ｋおよびその処理内容９ｌが示されてい
る。各処理内容においては、対応するイネーブル信号が
ハイレベルとなると、データが分配部１から受け取られ
る。そして、受け取ったデータに基づいて、パケット先
頭位置が探索される。通常、最初のデータを受け取った
ＰＥ２0 がパケット先頭位置を探索する時間（待機時間
９ｇ）が最も長くなる。メモリのサイズは、最初の探索
時間に依存する。パケット先頭位置を探索した後に、復
調処理がなされる。
ックデータが供給されるまでの時間９ｇ待機する。待機
中では、メモリ１１からのデータの読み出しが停止され
る。その間にＰＥ２0 がパケット先頭位置の探索を行
う。但し、データの取りこぼしがないように、待機の間
も分配部１に到来するデータがメモリ１１に書き込まれ
る。図３では、ＰＥ２0 に対するイネーブル信号９ｅお
よびその処理内容９ｆ、ＰＥ２1 に対するイネーブル信
号９ｉおよびその処理内容９ｊ、ＰＥ２2 に対するイネ
ーブル信号９ｋおよびその処理内容９ｌが示されてい
る。各処理内容においては、対応するイネーブル信号が
ハイレベルとなると、データが分配部１から受け取られ
る。そして、受け取ったデータに基づいて、パケット先
頭位置が探索される。通常、最初のデータを受け取った
ＰＥ２0 がパケット先頭位置を探索する時間（待機時間
９ｇ）が最も長くなる。メモリのサイズは、最初の探索
時間に依存する。パケット先頭位置を探索した後に、復
調処理がなされる。
【００３６】この一実施形態では、最初の探索時間を最
大２パケット分のサンプル時間と仮定し、メモリのデー
タ容量を６パケット分の４８００サンプルとする。ＰＥ
２0において、パケット先頭位置の探索の後、推定先頭
位置アドレス値９ｈ（フィードバックデータと適宜称す
る。）を分配部１にフィードバックする。一例として、
フィードバックデータ９ｈの値を「５９０」とする。
大２パケット分のサンプル時間と仮定し、メモリのデー
タ容量を６パケット分の４８００サンプルとする。ＰＥ
２0において、パケット先頭位置の探索の後、推定先頭
位置アドレス値９ｈ（フィードバックデータと適宜称す
る。）を分配部１にフィードバックする。一例として、
フィードバックデータ９ｈの値を「５９０」とする。
【００３７】データ分配部１の読み出しアドレス発生器
１２Ｒに対してフィードバックデータが供給される。フ
ィードバックデータ「５９０」と前に読み出したデータ
９ｃ１の３番目のパケットの開始アドレス１６００との
和（すなわち、５９０＋１６００＝２１９０）を読み出
しアドレスと設定し、この読み出しアドレスからデータ
の読み出しを開始し、読み出したデータ９ｃ２をＰＥ２
1 に転送する。
１２Ｒに対してフィードバックデータが供給される。フ
ィードバックデータ「５９０」と前に読み出したデータ
９ｃ１の３番目のパケットの開始アドレス１６００との
和（すなわち、５９０＋１６００＝２１９０）を読み出
しアドレスと設定し、この読み出しアドレスからデータ
の読み出しを開始し、読み出したデータ９ｃ２をＰＥ２
1 に転送する。
【００３８】但し、パケットの先頭位置が既に分かって
いるためにオーバラップするデータのサンプル数を大幅
に削減できる。一実施形態では、重複サンプル数を１０
０とし、読み出しデータを１７００サンプルとしてい
る。ＰＥ２1 においても処理９ｊにおいて復調を行う
が、転送されたデータのほぼ最初にパケット先頭が存在
するために、パケット先頭位置の探索処理は短時間で完
了でき、復調処理を速やかに開始できる。以下同様の方
法でデータの分配の処理が行われる。移動体通信の伝送
路は時変のマルチパスチャンネルであるためにパケット
の最適先頭位置は時々刻々と変化するので、各ＰＥにお
いて、パケット先頭位置の探索処理を行うことが必要で
ある。
いるためにオーバラップするデータのサンプル数を大幅
に削減できる。一実施形態では、重複サンプル数を１０
０とし、読み出しデータを１７００サンプルとしてい
る。ＰＥ２1 においても処理９ｊにおいて復調を行う
が、転送されたデータのほぼ最初にパケット先頭が存在
するために、パケット先頭位置の探索処理は短時間で完
了でき、復調処理を速やかに開始できる。以下同様の方
法でデータの分配の処理が行われる。移動体通信の伝送
路は時変のマルチパスチャンネルであるためにパケット
の最適先頭位置は時々刻々と変化するので、各ＰＥにお
いて、パケット先頭位置の探索処理を行うことが必要で
ある。
【００３９】図４のタイミングチャートを参照して、Ｐ
Ｅ内で行われる処理についてより詳細に説明する。図４
Ａは、最初に供給されたデータ（例えば図３中の９ｃｌ
に相当）に対する処理に関するタイミングを示す。図４
Ｂは、フィードバックデータを受け取った後に供給され
たデータ（例えば図３中の９ｃ２に相当）に対する処理
に関するタイミングを示す。
Ｅ内で行われる処理についてより詳細に説明する。図４
Ａは、最初に供給されたデータ（例えば図３中の９ｃｌ
に相当）に対する処理に関するタイミングを示す。図４
Ｂは、フィードバックデータを受け取った後に供給され
たデータ（例えば図３中の９ｃ２に相当）に対する処理
に関するタイミングを示す。
【００４０】ＰＥ２0 に供給されたデータ１０ａにおい
て、先頭から探索区間１０ｂにおいてプリアンブル１０
ｃを探索する。探索したプリアンブルの先頭アドレス１
０ｄからマージン１０ｅを引いた値をフィードバックデ
ータ１０ｆとして出力する。アドレスは、メモリ１１の
読み出しアドレスである。例えば、プリアンブルの先頭
アドレスを「６４０」とし、マージンを「５０」とすれ
ば、フィードバックデータが「５９０」となる。プリア
ンブルの先頭ではなく、最後のアドレスをフィードバッ
クデータとして使用しても良い。
て、先頭から探索区間１０ｂにおいてプリアンブル１０
ｃを探索する。探索したプリアンブルの先頭アドレス１
０ｄからマージン１０ｅを引いた値をフィードバックデ
ータ１０ｆとして出力する。アドレスは、メモリ１１の
読み出しアドレスである。例えば、プリアンブルの先頭
アドレスを「６４０」とし、マージンを「５０」とすれ
ば、フィードバックデータが「５９０」となる。プリア
ンブルの先頭ではなく、最後のアドレスをフィードバッ
クデータとして使用しても良い。
【００４１】フィードバックデータの出力の後、プリア
ンブルに続く１番目のパケットデータ領域に対して復調
処理１０ｇを行う。復調処理後、探索領域１０ｈにおい
てプリアンブル１０ｉを探索する。探索後に２番目のパ
ケットデータ領域において復調処理１０ｊを行う。この
例ではプリアンブルの探索を行うために、１パケットの
データ部のサンプル数（６４０）以上のサンプル数が必
要とされる。
ンブルに続く１番目のパケットデータ領域に対して復調
処理１０ｇを行う。復調処理後、探索領域１０ｈにおい
てプリアンブル１０ｉを探索する。探索後に２番目のパ
ケットデータ領域において復調処理１０ｊを行う。この
例ではプリアンブルの探索を行うために、１パケットの
データ部のサンプル数（６４０）以上のサンプル数が必
要とされる。
【００４２】図４Ｂに示すように、ＰＥ２1 に供給され
るデータ１０ｋの開始アドレス１０ｌは、３番目のパケ
ットサンプル分のデータブロック（図３中の９ａ３）の
先頭アドレス「１６００」に対してフィードバックデー
タの値「５９０」を加えた値のアドレス「２１９０」か
らデータが読み出される。２つのパケットに対してプリ
アンブルの探索１０ｍおよび１０ｐが行われて、プリア
ンブル１０ｎおよび１０ｑの位置を求められ、各プリア
ンブルに続くデータに対して復調処理１０ｏおよび１０
ｒがそれぞれなされる。
るデータ１０ｋの開始アドレス１０ｌは、３番目のパケ
ットサンプル分のデータブロック（図３中の９ａ３）の
先頭アドレス「１６００」に対してフィードバックデー
タの値「５９０」を加えた値のアドレス「２１９０」か
らデータが読み出される。２つのパケットに対してプリ
アンブルの探索１０ｍおよび１０ｐが行われて、プリア
ンブル１０ｎおよび１０ｑの位置を求められ、各プリア
ンブルに続くデータに対して復調処理１０ｏおよび１０
ｒがそれぞれなされる。
【００４３】なお、各パケットに対してそれぞれプリア
ンブルの位置を探索するのは、マルチパスのような伝搬
環境下の移動体通信時においては、その最適なパケット
先頭位置が刻々と変化するからである。図４Ａおよび図
４Ｂを比較すれば分かるように、最初のプリアンブル探
索までの時間を削減でき、復調処理を速やかに行える。
さらに、分配データ長を短縮化できデータ分配部１とＰ
Ｅ間の転送時間も減少できる。
ンブルの位置を探索するのは、マルチパスのような伝搬
環境下の移動体通信時においては、その最適なパケット
先頭位置が刻々と変化するからである。図４Ａおよび図
４Ｂを比較すれば分かるように、最初のプリアンブル探
索までの時間を削減でき、復調処理を速やかに行える。
さらに、分配データ長を短縮化できデータ分配部１とＰ
Ｅ間の転送時間も減少できる。
【００４４】図５にデータ分配部１のクロック信号発生
器１３の構成を示す。クロック信号発生器１３は、サン
プリングクロック発振器２１、クロック周波数逓倍器２
２およびクロック周波数分周器２３によって構成され
る。サンプリングクロック発振器２１は、Ａ／Ｄ変換器
のサンプリングクロックおよび書き込みアドレス発生器
１２Ｗに供給されるクロックｃｌｋｗを発生する。クロ
ック周波数逓倍器２２は、クロックックｃｌｋｗの周波
数を３／２倍としたクロックｃｌｋｒ１を発生する。ク
ロック周波数分周器２３は、クロッククロックｃｌｋｒ
１を１／８００に分周し、１パケットサンプル（８００
サンプル）周期のクロックｃｌｋｒ２を発生する。これ
らのクロックｃｌｋｒ１およびｃｌｋｒ２が読み出しア
ドレス発生器１２Ｒに供給される。
器１３の構成を示す。クロック信号発生器１３は、サン
プリングクロック発振器２１、クロック周波数逓倍器２
２およびクロック周波数分周器２３によって構成され
る。サンプリングクロック発振器２１は、Ａ／Ｄ変換器
のサンプリングクロックおよび書き込みアドレス発生器
１２Ｗに供給されるクロックｃｌｋｗを発生する。クロ
ック周波数逓倍器２２は、クロックックｃｌｋｗの周波
数を３／２倍としたクロックｃｌｋｒ１を発生する。ク
ロック周波数分周器２３は、クロッククロックｃｌｋｒ
１を１／８００に分周し、１パケットサンプル（８００
サンプル）周期のクロックｃｌｋｒ２を発生する。これ
らのクロックｃｌｋｒ１およびｃｌｋｒ２が読み出しア
ドレス発生器１２Ｒに供給される。
【００４５】図６は、書き込みアドレス発生器１２Ｗの
構成例を示す。ｍｏｄ４８００加算器２４に対する入力
データとして、「１」とレジスタ２５の出力を供給す
る。レジスタ２５がスタート信号でクリアされ、また、
クロックｃｌｋｗで動作する。レジスタ２５に対して
は、加算器２４の出力が供給される。図６の構成は、ｍ
ｏｄ４８００カウンタとして動作する。
構成例を示す。ｍｏｄ４８００加算器２４に対する入力
データとして、「１」とレジスタ２５の出力を供給す
る。レジスタ２５がスタート信号でクリアされ、また、
クロックｃｌｋｗで動作する。レジスタ２５に対して
は、加算器２４の出力が供給される。図６の構成は、ｍ
ｏｄ４８００カウンタとして動作する。
【００４６】図７は、読み出しアドレス発生器１２Ｒの
構成例を示す。ｍｏｄ８００加算器３１とレジスタ３２
によってｍｏｄ８００カウンタが構成され、１パケット
分のデータを読み出す際の読み出しアドレスが生成され
る。ｍｏｄ１００加算器３３とレジスタ３４によってｍ
ｏｄ１００カウンタが構成される。このカウンタの出力
は、ＰＥからフィードバックデータが供給された後の削
減された重複サンプルを読み出す際のアドレスを表す。
これらのカウンタはメモリ読み出しデータクロックのｃ
ｌｋｒ１で動作する。
構成例を示す。ｍｏｄ８００加算器３１とレジスタ３２
によってｍｏｄ８００カウンタが構成され、１パケット
分のデータを読み出す際の読み出しアドレスが生成され
る。ｍｏｄ１００加算器３３とレジスタ３４によってｍ
ｏｄ１００カウンタが構成される。このカウンタの出力
は、ＰＥからフィードバックデータが供給された後の削
減された重複サンプルを読み出す際のアドレスを表す。
これらのカウンタはメモリ読み出しデータクロックのｃ
ｌｋｒ１で動作する。
【００４７】ｍｏｄ３加算器４１とレジスタ４２によっ
てｍｏｄ３カウンタが構成され、カウンタ出力が２のと
きキャリー出力を行う。ｍｏｄ６加算器４３とレジスタ
４４によってｍｏｄ６カウンタが構成される。ｍｏｄ３
カウンタのキャリー出力がマルチプレクサ４５に供給さ
れる。マルチプレクサ４５には、０および１の入力が供
給されており、キャリー出力がハイレベルとなった場合
のみ０を選択してカウンタの値を変化させずに１クロッ
ク分保持する。このとき重複サンプルを読み出すアドレ
スを発生する。これらのｍｏｄ３カウンタおよびｍｏｄ
６カウンタは、読み出しクロックの１／８００のｃｌｋ
ｒ２で動作する。
てｍｏｄ３カウンタが構成され、カウンタ出力が２のと
きキャリー出力を行う。ｍｏｄ６加算器４３とレジスタ
４４によってｍｏｄ６カウンタが構成される。ｍｏｄ３
カウンタのキャリー出力がマルチプレクサ４５に供給さ
れる。マルチプレクサ４５には、０および１の入力が供
給されており、キャリー出力がハイレベルとなった場合
のみ０を選択してカウンタの値を変化させずに１クロッ
ク分保持する。このとき重複サンプルを読み出すアドレ
スを発生する。これらのｍｏｄ３カウンタおよびｍｏｄ
６カウンタは、読み出しクロックの１／８００のｃｌｋ
ｒ２で動作する。
【００４８】フィードバックデータ有効信号がローレベ
ル、すなわち、フィードバックデータがまだ入力されて
いないときは、重複サンプルは８００サンプルである。
このときレジスタ４６の出力が０であり、この信号で制
御されるマルチプレクサ３８が常に０を出力している。
したがって、マルチプレクサ３５は、ｍｏｄ８００加算
器３１とレジスタ３２とから構成されるｍｏｄ８００カ
ウンタの出力を選択し、３×８００＝２４００のデータ
の読み出しが行われる。
ル、すなわち、フィードバックデータがまだ入力されて
いないときは、重複サンプルは８００サンプルである。
このときレジスタ４６の出力が０であり、この信号で制
御されるマルチプレクサ３８が常に０を出力している。
したがって、マルチプレクサ３５は、ｍｏｄ８００加算
器３１とレジスタ３２とから構成されるｍｏｄ８００カ
ウンタの出力を選択し、３×８００＝２４００のデータ
の読み出しが行われる。
【００４９】フィードバックデータ有効信号がハイレベ
ルとなり、レジスタ４６の出力もハイレベルになると、
マルチプレクサ３８は、ｍｏｄ３加算器４１とレジスタ
４２とから構成されるｍｏｄ３カウンタのキャリ出力を
選択してマルチプレクサ３５に対して出力する。このマ
ルチプレクサ３８の出力は、０，０，１，０，０，１・
・・の値である。したがって、マルチプレクサ３５にお
いては、ｍｏｄ８００加算器３１とレジスタ３２とから
構成されるｍｏｄ８００カウンタの出力が２回と、ｍｏ
ｄ１００加算器３３とレジスタ３４とから構成されるｍ
ｏｄ１００カウンタの出力が１回の組み合わせが選択さ
れる。
ルとなり、レジスタ４６の出力もハイレベルになると、
マルチプレクサ３８は、ｍｏｄ３加算器４１とレジスタ
４２とから構成されるｍｏｄ３カウンタのキャリ出力を
選択してマルチプレクサ３５に対して出力する。このマ
ルチプレクサ３８の出力は、０，０，１，０，０，１・
・・の値である。したがって、マルチプレクサ３５にお
いては、ｍｏｄ８００加算器３１とレジスタ３２とから
構成されるｍｏｄ８００カウンタの出力が２回と、ｍｏ
ｄ１００加算器３３とレジスタ３４とから構成されるｍ
ｏｄ１００カウンタの出力が１回の組み合わせが選択さ
れる。
【００５０】一方、ｍｏｄ６カウンタ出力、すなわち、
レジスタ４４の出力に応じて、マルチプレクサ３６が制
御される。マルチプレクサ３６の入力は、読み出しアド
レスの開始アドレスである。制御信号によって、０，８
００，１６００，２４００，３２００，４０００（それ
ぞれ，図３の９ａ１，９ａ２，９ａ３，９ａ４，９ａ
５，９ａ６に相当）のうち１つを選択する。マルチプレ
クサ３６の出力がＰＥからのフィードバックデータを記
憶しているレジスタ４０の出力と加算器３７で加算され
る。加算器３７の出力とマルチプレクサ３５の出力とが
ｍｏｄ４８００の加算器３９で加算される。上述した読
み出しアドレス発生器１２Ｒのクロック信号は、前述し
たように、ＰＥイネーブル信号発生器１４からのクロッ
クゲート制御信号によって制御されている。
レジスタ４４の出力に応じて、マルチプレクサ３６が制
御される。マルチプレクサ３６の入力は、読み出しアド
レスの開始アドレスである。制御信号によって、０，８
００，１６００，２４００，３２００，４０００（それ
ぞれ，図３の９ａ１，９ａ２，９ａ３，９ａ４，９ａ
５，９ａ６に相当）のうち１つを選択する。マルチプレ
クサ３６の出力がＰＥからのフィードバックデータを記
憶しているレジスタ４０の出力と加算器３７で加算され
る。加算器３７の出力とマルチプレクサ３５の出力とが
ｍｏｄ４８００の加算器３９で加算される。上述した読
み出しアドレス発生器１２Ｒのクロック信号は、前述し
たように、ＰＥイネーブル信号発生器１４からのクロッ
クゲート制御信号によって制御されている。
【００５１】図８は、ＰＥイネーブル信号発生器１４の
構成例を示す。フィードバックデータが到来する前に使
用するパルス発生器５１は、１周期２４００クロックあ
たりハイレベルの区間が２４００クロックのパルスを発
生させ、パルス発生器５２は、１周期２４００クロック
あたりのハイレベルの区間が１７００クロックのパルス
を発生させる。スタートパルスが入力されるとパルス発
生器５１が１周期分だけのパルスの発生を開始する。１
周期分のパルスの発生後は停止する。パルス発生器５２
は、フィードバックデータ有効信号が入力された後にデ
ータがＰＥに分配されると同時に動作を開始する。
構成例を示す。フィードバックデータが到来する前に使
用するパルス発生器５１は、１周期２４００クロックあ
たりハイレベルの区間が２４００クロックのパルスを発
生させ、パルス発生器５２は、１周期２４００クロック
あたりのハイレベルの区間が１７００クロックのパルス
を発生させる。スタートパルスが入力されるとパルス発
生器５１が１周期分だけのパルスの発生を開始する。１
周期分のパルスの発生後は停止する。パルス発生器５２
は、フィードバックデータ有効信号が入力された後にデ
ータがＰＥに分配されると同時に動作を開始する。
【００５２】マルチプレクサ５３は、これらの２つのパ
ルス発生器５１および５２の一方を選択する。最初の分
配データに対してはパルス発生器５１の出力を選択す
る。フィードバックデータ有効信号の入力以降はレジス
タ５４で記憶させてパルス発生器５２の出力を常に選択
する。デマルチプレクサ５６によってマルチプレクサ５
３の出力をＰＥ２0 ，ＰＥ２1 ，・・・，ＰＥN-1 に分
配する。デマルチプレクサ５６は、制御信号発生器５５
によって制御される。この制御信号発生器５５は、レジ
スタ５４によって制御され、フィードバックデータ有効
信号が入力される前では、ＰＥ２0 を出力先として選択
する。フィードバック有効信号が入力された後では、２
４００クロック周期毎にＰＥ２1 ，ＰＥ２2 ，ＰＥ
２3 ，・・・・，ＰＥ２N-1 ，ＰＥ２0 の順に出力先を
選択するように選択する制御信号を発生する。
ルス発生器５１および５２の一方を選択する。最初の分
配データに対してはパルス発生器５１の出力を選択す
る。フィードバックデータ有効信号の入力以降はレジス
タ５４で記憶させてパルス発生器５２の出力を常に選択
する。デマルチプレクサ５６によってマルチプレクサ５
３の出力をＰＥ２0 ，ＰＥ２1 ，・・・，ＰＥN-1 に分
配する。デマルチプレクサ５６は、制御信号発生器５５
によって制御される。この制御信号発生器５５は、レジ
スタ５４によって制御され、フィードバックデータ有効
信号が入力される前では、ＰＥ２0 を出力先として選択
する。フィードバック有効信号が入力された後では、２
４００クロック周期毎にＰＥ２1 ，ＰＥ２2 ，ＰＥ
２3 ，・・・・，ＰＥ２N-1 ，ＰＥ２0 の順に出力先を
選択するように選択する制御信号を発生する。
【００５３】図９は、ＰＥ内部で行われる処理をブロッ
ク図として表したものである。復調処理のための機能ブ
ロック（キャリア周波数同期部６１、メモリ６２、ＦＦ
Ｔ６３、等化器６４、誤り訂正符号復号化器６５）は、
従来と同様の機能を有する。各処理部には、データ分配
部１からのＰＥイネーブル信号が供給される。また、Ｐ
Ｅ毎に設けられたパケットタイミング同期部６６によっ
てパケット同期タイミングが検出され、パケット同期タ
イミングが各処理部に対してタイミング基準として供給
される。パケットタイミング同期部６６を含む処理部
は、ソフトウェアで動作する１または複数のマイクロプ
ロセッサまたはＤＳＰで実現される。また、マイクロプ
ロセッサまたはＤＳＰ以外に、比較的低速なＦＰＧＡに
よって実現しても良い。
ク図として表したものである。復調処理のための機能ブ
ロック（キャリア周波数同期部６１、メモリ６２、ＦＦ
Ｔ６３、等化器６４、誤り訂正符号復号化器６５）は、
従来と同様の機能を有する。各処理部には、データ分配
部１からのＰＥイネーブル信号が供給される。また、Ｐ
Ｅ毎に設けられたパケットタイミング同期部６６によっ
てパケット同期タイミングが検出され、パケット同期タ
イミングが各処理部に対してタイミング基準として供給
される。パケットタイミング同期部６６を含む処理部
は、ソフトウェアで動作する１または複数のマイクロプ
ロセッサまたはＤＳＰで実現される。また、マイクロプ
ロセッサまたはＤＳＰ以外に、比較的低速なＦＰＧＡに
よって実現しても良い。
【００５４】データ分配部１からのＰＥイネーブル信号
がハイレベルになると、各部が処理を開始する。分配デ
ータは、一旦メモリ６７に書き込まれた後に、パケット
タイミング同期部６６がパケットの先頭位置を探し出
し、推定先頭位置にマージンを付加した値をフィードバ
ックデータおよび制御信号のフィードバックデータ有効
信号としてデータ分配部１に出力する。また、メモリか
らパケットの先頭から読み出しを行うための読み出しア
ドレスと制御信号をもメモリ６７に供給する。他の処理
部の機能は、従来の構成と同様である。
がハイレベルになると、各部が処理を開始する。分配デ
ータは、一旦メモリ６７に書き込まれた後に、パケット
タイミング同期部６６がパケットの先頭位置を探し出
し、推定先頭位置にマージンを付加した値をフィードバ
ックデータおよび制御信号のフィードバックデータ有効
信号としてデータ分配部１に出力する。また、メモリか
らパケットの先頭から読み出しを行うための読み出しア
ドレスと制御信号をもメモリ６７に供給する。他の処理
部の機能は、従来の構成と同様である。
【００５５】図１０は、この発明をスペクトラム拡散用
復調器を実現するのに適用した場合のＰＥの構成例を示
す。ここでは、直接拡散方式を仮定する。ＰＥイネーブ
ル信号がハイレベルになると各部が処理を開始する。デ
ータは、メモリ７１に一旦書き込まれる。パケットタイ
ミング同期部７２は、上述した一実施形態と同様のもの
である。キャリア周波数同期部７３においてキャリア周
波数の補正が行われ、補正後のデータはメモリ７４に書
き込まれれる。メモリ７４からプリアンブル部を削除し
たデータが読み出され、逆拡散・等化器７５において所
定のスペクトラム拡散の符号を使用した逆拡散処理と等
化処理が行われ、その出力に対して誤り訂正符号復号化
器７６によって復号化がなされて復調ビットとして出力
される。
復調器を実現するのに適用した場合のＰＥの構成例を示
す。ここでは、直接拡散方式を仮定する。ＰＥイネーブ
ル信号がハイレベルになると各部が処理を開始する。デ
ータは、メモリ７１に一旦書き込まれる。パケットタイ
ミング同期部７２は、上述した一実施形態と同様のもの
である。キャリア周波数同期部７３においてキャリア周
波数の補正が行われ、補正後のデータはメモリ７４に書
き込まれれる。メモリ７４からプリアンブル部を削除し
たデータが読み出され、逆拡散・等化器７５において所
定のスペクトラム拡散の符号を使用した逆拡散処理と等
化処理が行われ、その出力に対して誤り訂正符号復号化
器７６によって復号化がなされて復調ビットとして出力
される。
【００５６】上述したこの発明における各ＰＥは、ソフ
トウェアで動作するマイクロプロセッサやＤＳＰによる
実現手法のほか、比較的低いクロック周波数のＦＰＧＡ
を併用する手法、またはＦＰＧＡのみによる手法も可能
である。動作クロック周波数の低いＦＰＧＡを使用する
ことによってＦＰＧＡ内に実装する論理回路の設計が容
易となり、効率よく速やかに設計・実装が可能となる。
さらに、システム全体を１個の大規模な集積回路上に実
現する方法も可能である。また、データ分配部のアルゴ
リズムを専用ハードウェアの代わりに、超高速マイクロ
プロセッサまたはＤＳＰによってソフトウェアで実現す
る手法も可能である。
トウェアで動作するマイクロプロセッサやＤＳＰによる
実現手法のほか、比較的低いクロック周波数のＦＰＧＡ
を併用する手法、またはＦＰＧＡのみによる手法も可能
である。動作クロック周波数の低いＦＰＧＡを使用する
ことによってＦＰＧＡ内に実装する論理回路の設計が容
易となり、効率よく速やかに設計・実装が可能となる。
さらに、システム全体を１個の大規模な集積回路上に実
現する方法も可能である。また、データ分配部のアルゴ
リズムを専用ハードウェアの代わりに、超高速マイクロ
プロセッサまたはＤＳＰによってソフトウェアで実現す
る手法も可能である。
【００５７】なお、上述した一実施形態では、変復調方
式としてＯＦＤＭとスペクトラム拡散を例として挙げた
が、変復調の処理単位がパケットで行われる無線通信方
式であれば、他の変復調方式、たとえば一般的なＱＰＳ
Ｋ(Quadrature Phase ShiftKeying) や１６ＱＡＭ(Quad
rature Amplitude Modulation) 等のシングルキャリア
変調方式等にも適用可能である。さらに、この発明は、
移動体通信に限らず、パケット多重方式を採用するディ
ジタル放送に対しても適用することができる。
式としてＯＦＤＭとスペクトラム拡散を例として挙げた
が、変復調の処理単位がパケットで行われる無線通信方
式であれば、他の変復調方式、たとえば一般的なＱＰＳ
Ｋ(Quadrature Phase ShiftKeying) や１６ＱＡＭ(Quad
rature Amplitude Modulation) 等のシングルキャリア
変調方式等にも適用可能である。さらに、この発明は、
移動体通信に限らず、パケット多重方式を採用するディ
ジタル放送に対しても適用することができる。
【００５８】
【発明の効果】以上説明したように、この発明では、パ
ケットタイミング同期部を含むＰＥを、マイクロプロセ
ッサ、ＤＳＰ、または設計が容易な比較的低速なクロッ
ク周波数で動作するＦＰＧＡで構成することができる。
したがって、同一の復調装置を多種多様な通信方式の仕
様に効率的に適合させることができ、仕様毎に装置設計
を行う必要がなくなる。さらに、伝搬環境に対して最適
な変調方式、タイミング同期方式、伝送路等化方式、誤
り訂正方式等を決定し、復調器の方式を柔軟に変えるこ
とが可能となる。
ケットタイミング同期部を含むＰＥを、マイクロプロセ
ッサ、ＤＳＰ、または設計が容易な比較的低速なクロッ
ク周波数で動作するＦＰＧＡで構成することができる。
したがって、同一の復調装置を多種多様な通信方式の仕
様に効率的に適合させることができ、仕様毎に装置設計
を行う必要がなくなる。さらに、伝搬環境に対して最適
な変調方式、タイミング同期方式、伝送路等化方式、誤
り訂正方式等を決定し、復調器の方式を柔軟に変えるこ
とが可能となる。
【００５９】また、この発明によれば、入力データを分
割して複数のＰＥに順に分割データを供給する際に、最
初の分割データに対してパケットの位置の推定を行い、
推定された位置をデータ分配部にフィードバックするこ
とによって、データ分配部はＰＥに供給するデータの切
り出し位置をパケットの位置に接近させることができ
る。したがって、ＰＥへの供給データの位置例えば先頭
位置がほぼパケットの先頭位置に一致するので、パケッ
ト先頭位置を探索する時間を削減でき、本質的な復調処
理にハードウェア資源をより多く活用できる。このよう
に、この発明によれば、ＰＥの処理効率を向上でき、全
体のハードウェア量を削減できる。さらに、一旦位置を
推定した後では、重複データの量を減少することによっ
て、データ分配部からＰＥへの転送データ量を減少で
き、データの転送時間を低減できる。
割して複数のＰＥに順に分割データを供給する際に、最
初の分割データに対してパケットの位置の推定を行い、
推定された位置をデータ分配部にフィードバックするこ
とによって、データ分配部はＰＥに供給するデータの切
り出し位置をパケットの位置に接近させることができ
る。したがって、ＰＥへの供給データの位置例えば先頭
位置がほぼパケットの先頭位置に一致するので、パケッ
ト先頭位置を探索する時間を削減でき、本質的な復調処
理にハードウェア資源をより多く活用できる。このよう
に、この発明によれば、ＰＥの処理効率を向上でき、全
体のハードウェア量を削減できる。さらに、一旦位置を
推定した後では、重複データの量を減少することによっ
て、データ分配部からＰＥへの転送データ量を減少で
き、データの転送時間を低減できる。
【図１】この発明によるベースバンド処理部の一実施形
態の構成を示すブロック図である。
態の構成を示すブロック図である。
【図２】この発明の一実施形態におけるデータ分配部の
一例の構成を示すブロック図である。
一例の構成を示すブロック図である。
【図３】データ分配部の動作とＰＥの動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
【図４】この発明の一実施形態におけるＰＥの動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図５】この発明の一実施形態におけるクロック発生器
の一例の構成を示すブロック図である。
の一例の構成を示すブロック図である。
【図６】この発明の一実施形態における書き込みアドレ
ス発生器の一例の構成を示すブロック図である。
ス発生器の一例の構成を示すブロック図である。
【図７】この発明の一実施形態における書き込みアドレ
ス発生器の一例の構成を示すブロック図である。
ス発生器の一例の構成を示すブロック図である。
【図８】この発明の一実施形態におけるＰＥイネーブル
信号発生器の一例の構成を示すブロック図である。
信号発生器の一例の構成を示すブロック図である。
【図９】この発明の一実施形態におけるＰＥの一例の構
成を示すブロック図である。
成を示すブロック図である。
【図１０】この発明の一実施形態におけるＰＥの他の例
の構成を示すブロック図である。
の構成を示すブロック図である。
【図１１】この発明を適用可能なＯＦＤＭ通信システム
の復調部の構成を示すブロック図である。
の復調部の構成を示すブロック図である。
【図１２】ＯＦＤＭによる通信システムにおけるパケッ
ト構成例を示す略線図である。
ト構成例を示す略線図である。
【図１３】ＯＦＤＭによる通信システムにおけるベース
バンド復調部の基本的構成を示すブロック図である。
バンド復調部の基本的構成を示すブロック図である。
【図１４】従来のベースバンド復調部の一例の構成を示
すブロック図である。
すブロック図である。
【図１５】従来のベースバンド復調部の一例の構成を示
すブロック図である。
すブロック図である。
【図１６】従来のＰＥ内部の構成を示すブロック図であ
る。
る。
１・・・データ分配部、２0 ，２1 ，・・・，２N-1 ・
・・ＰＥ（演算要素）、３・・・データ結合部、１１・
・・メモリ、１２Ｗ・・・書き込みアドレス発生器、１
２Ｒ・・・読み出しアドレス発生器、１４・・・ＰＥイ
ネーブル信号発生器、６８，７２，１１２・・・パケッ
トタイミング同期部
・・ＰＥ（演算要素）、３・・・データ結合部、１１・
・・メモリ、１２Ｗ・・・書き込みアドレス発生器、１
２Ｒ・・・読み出しアドレス発生器、１４・・・ＰＥイ
ネーブル信号発生器、６８，７２，１１２・・・パケッ
トタイミング同期部
フロントページの続き
(72)発明者 藤瀬 雅行
神奈川県横須賀市光の丘３丁目４番 郵
政省通信総合研究所横須賀無線通信研究
センター内
(56)参考文献 特開2000−151538（ＪＰ，Ａ)
特開2000−201125（ＪＰ，Ａ)
特開 平10−51422（ＪＰ，Ａ)
特開 平11−145930（ＪＰ，Ａ)
特開 平10−243049（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04J 3/00 - 3/06
H04J 11/00
H04J 13/00 - 13/06
H04B 1/69 - 1/713
H04L 27/00 - 27/38
Claims (20)
- 【請求項１】 パケットが時間的に連続する入力データ
を復調するディジタル無線通信用復調装置において、 分割された前後のデータ間で重複部分が存在するよう
に、入力データを順に分割し、分割データを複数の出力
データとして順に出力するデータ分配手段と、 上記分割データがそれぞれ供給され、１または複数のパ
ケット単位で処理を行うと共に、入力データからパケッ
トの位置を推定する複数の演算要素と、 上記複数の演算要素の処理結果を統合して出力するデー
タ統合手段とからなり、 上記演算要素により推定された上記パケットの位置が上
記データ分配手段に供給され、上記データ分配手段が上
記パケットの位置に基づいた位置で、入力データを分割
するようにしたディジタル無線通信用復調装置。 - 【請求項２】 請求項１において、 上記演算要素が上記パケットの位置を推定後、推定値に
マージンを付加した値を上記パケットの位置として上記
データ分配手段に供給するようにしたディジタル無線通
信用復調装置。 - 【請求項３】 請求項１において、 上記データ分配手段は、上記パケットの位置を受け取っ
た後に、上記重複部分のデータ数を減少させるようにし
たディジタル無線通信用復調装置。 - 【請求項４】 請求項１において、 上記演算要素が１または複数のマイクロプロセッサから
構成されたディジタル無線通信用復調装置。 - 【請求項５】 請求項１において、 上記演算要素が１または複数のＤＳＰから構成されたデ
ィジタル無線通信用復調装置。 - 【請求項６】 請求項１において、 上記演算要素が比較的低いクロック周波数で動作する１
または複数の論理をプログラム可能なＬＳＩから構成さ
れたディジタル無線通信用復調装置。 - 【請求項７】 請求項１において、 上記演算要素が１または複数のマイクロプロセッサまた
はＤＳＰと、比較的低いクロック周波数で動作する１ま
たは複数の論理をプログラム可能なＬＳＩとから構成さ
れたディジタル無線通信用復調装置。 - 【請求項８】 請求項１において、 上記演算要素がシングルキャリア変調方式の復調に必要
とされる機能を備えるディジタル無線通信用復調装置。 - 【請求項９】 請求項１において、 上記演算要素がＯＦＤＭ変調方式の復調に必要とされる
機能を備えるディジタル無線通信用復調装置。 - 【請求項１０】 請求項１において、 上記演算要素がスペクトラム拡散変調方式の復調に必要
とされる機能を備えるディジタル無線通信用復調装置。 - 【請求項１１】 パケットが時間的に連続する入力デー
タを復調するディジタル無線通信用復調方法において、 分割された前後のデータ間で重複部分が存在するよう
に、入力データを順に分割し、分割データを複数の出力
データとして順に出力するデータ分配ステップと、 上記分割データのそれぞれを受け取り、１または複数の
パケット単位で処理を行うと共に、入力データからパケ
ットの位置を推定する処理ステップと、 上記処理ステップの処理結果を統合して出力するデータ
統合ステップとからなり、 上記処理ステップで推定された上記パケットの位置に基
づいた位置で、入力データを分割するようにしたディジ
タル無線通信用復調方法。 - 【請求項１２】 請求項１１において、 上記処理ステップが上記パケットの位置を推定後、推定
値にマージンを付加した値を上記パケットの位置とする
ようにしたディジタル無線通信用復調方法。 - 【請求項１３】 請求項１１において、 上記パケットの位置を受け取った後に、上記重複部分の
データ数を減少させるようにしたディジタル無線通信用
復調方法。 - 【請求項１４】 請求項１１において、 上記処理ステップが１または複数のマイクロプロセッサ
によって実行されるディジタル無線通信用復調方法。 - 【請求項１５】 請求項１１において、 上記処理ステップが１または複数のＤＳＰによって実行
されるディジタル無線通信用復調方法。 - 【請求項１６】 請求項１１において、 上記処理ステップが比較的低いクロック周波数で動作す
る１または複数の論理をプログラム可能なＬＳＩによっ
て実行されるディジタル無線通信用復調方法。 - 【請求項１７】 請求項１１において、 上記処理ステップが１または複数のマイクロプロセッサ
またはＤＳＰと、比較的低いクロック周波数で動作する
１または複数の論理をプログラム可能なＬＳＩとによっ
て実行されるディジタル無線通信用復調方法。 - 【請求項１８】 請求項１１において、 上記処理ステップでは、シングルキャリア変調方式の復
調に必要とされる処理が実行されるディジタル無線通信
用復調方法。 - 【請求項１９】 請求項１１において、 上記処理ステップでは、ＯＦＤＭ変調方式の復調に必要
とされる処理が実行されるディジタル無線通信用復調方
法。 - 【請求項２０】 請求項１１において、 上記処理ステップでは、スペクトラム拡散変調方式の復
調に必要とされる処理が実行されるディジタル無線通信
用復調方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000249739A JP3459935B2 (ja) | 2000-08-21 | 2000-08-21 | ディジタル無線通信用復調装置および復調方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000249739A JP3459935B2 (ja) | 2000-08-21 | 2000-08-21 | ディジタル無線通信用復調装置および復調方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002064463A JP2002064463A (ja) | 2002-02-28 |
| JP3459935B2 true JP3459935B2 (ja) | 2003-10-27 |
Family
ID=18739435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000249739A Expired - Lifetime JP3459935B2 (ja) | 2000-08-21 | 2000-08-21 | ディジタル無線通信用復調装置および復調方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3459935B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI112830B (fi) * | 2002-05-24 | 2004-01-15 | Vaisala Oyj | Sondijärjestelmä, sondijärjestelmän vastaanotin sekä signaalinkäsittelymenetelmä sondivastaanottimessa |
| JP2006050190A (ja) * | 2004-08-04 | 2006-02-16 | Matsushita Electric Ind Co Ltd | 受信装置及び送信装置 |
| JP2010021784A (ja) | 2008-07-10 | 2010-01-28 | Sony Corp | 通信装置及び通信校正方法 |
| CN102804609B (zh) * | 2009-06-17 | 2015-04-01 | 相干逻辑公司 | 基于格式结构方法的并行执行 |
| JP7112058B2 (ja) * | 2018-02-21 | 2022-08-03 | 学校法人関西学院 | リアルタイム処理装置及びその作製方法 |
-
2000
- 2000-08-21 JP JP2000249739A patent/JP3459935B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002064463A (ja) | 2002-02-28 |
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