JP3537045B2 - デジタル信号の品質を決定する装置及び方法 - Google Patents
デジタル信号の品質を決定する装置及び方法Info
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- signal
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- H04B—TRANSMISSION
- H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
- H04B10/07—Arrangements for monitoring or testing transmission systems; Arrangements for fault measurement of transmission systems
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- H04L1/00—Arrangements for detecting or preventing errors in the information received
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Description
【０００１】
【発明の属する技術分野】本発明はデジタル信号の品質
を決定する装置及び方法に関し、特に、最も好適な信号
の選択のための手法に関する。
を決定する装置及び方法に関し、特に、最も好適な信号
の選択のための手法に関する。
【０００２】
【従来の技術】配線、ファイバ、無線周波（ＲＦ）また
は赤外線などの、チャネルまたは媒体を介するデータの
伝送の間、伝送データ信号に影響する幾つかの要因が存
在する。本発明は多様な信号処理アプリケーションにお
いて適用可能であり、伝送チャネルには無関係である
が、無線光通信への適用に注目して述べられる。
は赤外線などの、チャネルまたは媒体を介するデータの
伝送の間、伝送データ信号に影響する幾つかの要因が存
在する。本発明は多様な信号処理アプリケーションにお
いて適用可能であり、伝送チャネルには無関係である
が、無線光通信への適用に注目して述べられる。
【０００３】今日、多くの装置及びほとんどのモバイル
・コンピュータが、通信リンクのための無線赤外線機構
を装備している。従来赤外線リンクは、それらが指向性
または無指向性のいずれの送信機及び受信機を使用する
か、及び受信機と送信機との間の妨害のない見通し線経
路に頼るか否かに従い、分類されてきた。現在、有向見
通し線リンク（line-of-sight link：以下ではＬＯＳと
略記する）は、最も広範に使用されている。これらは指
向性送信機及び受信機を使用するので、経路損失は最小
化され、多重路歪みが通常無視できる。赤外線信号を送
信及び受信できるユニットは、トランシーバまたはトラ
ンシーバ・モジュールと呼ばれる。実際の無線赤外線ト
ランシーバ・モジュールは、しばしば１個の受光器（フ
ォトダイオード（ＰＤ）など）及び１個の発光器（発光
ダイオード（ＬＥＤ）など）の使用に制限される。
・コンピュータが、通信リンクのための無線赤外線機構
を装備している。従来赤外線リンクは、それらが指向性
または無指向性のいずれの送信機及び受信機を使用する
か、及び受信機と送信機との間の妨害のない見通し線経
路に頼るか否かに従い、分類されてきた。現在、有向見
通し線リンク（line-of-sight link：以下ではＬＯＳと
略記する）は、最も広範に使用されている。これらは指
向性送信機及び受信機を使用するので、経路損失は最小
化され、多重路歪みが通常無視できる。赤外線信号を送
信及び受信できるユニットは、トランシーバまたはトラ
ンシーバ・モジュールと呼ばれる。実際の無線赤外線ト
ランシーバ・モジュールは、しばしば１個の受光器（フ
ォトダイオード（ＰＤ）など）及び１個の発光器（発光
ダイオード（ＬＥＤ）など）の使用に制限される。
【０００４】赤外線データ通信標準化団体（略してＩｒ
ＤＡ）が、モバイル装置間のデータ通信のために、短距
離２地点間無線赤外線リンクを形成する規格を開発し
た。更に、長い距離及び角度のある範囲でのマルチポイ
ント接続性の可能性を導入する規格"拡張赤外線"（ＡＩ
ｒ）が存在する。ＩｒＤＡ−ＡＩｒ規格の現状は、延長
された伝送距離及び１２０度までの角度範囲（発光／受
光特性）を有する単一のトランシーバ・モジュールと、
物理層機能及び媒体アクセス制御を処理する標準の制御
装置とを意味する。
ＤＡ）が、モバイル装置間のデータ通信のために、短距
離２地点間無線赤外線リンクを形成する規格を開発し
た。更に、長い距離及び角度のある範囲でのマルチポイ
ント接続性の可能性を導入する規格"拡張赤外線"（ＡＩ
ｒ）が存在する。ＩｒＤＡ−ＡＩｒ規格の現状は、延長
された伝送距離及び１２０度までの角度範囲（発光／受
光特性）を有する単一のトランシーバ・モジュールと、
物理層機能及び媒体アクセス制御を処理する標準の制御
装置とを意味する。
【０００５】しかしながら、こうした単一のトランシー
バ・モジュールの感度は、ＬＯＳ条件の損失の下で動作
するには不十分であり、限られた角度範囲は、数台のモ
バイル装置を有する会議用テーブルの状況において、完
全なＬＯＳ接続性を提供するには不十分である。このこ
とは、例えば"ブルートゥース"規格などにもとづく、近
々登場する無線リンクを有するモバイル装置に比較し
て、赤外線通信を使用するモバイル装置の重大な欠点を
表す。赤外線リンクを使用するネットワーク・アクセス
装置は、同様の制約を被ることになる。
バ・モジュールの感度は、ＬＯＳ条件の損失の下で動作
するには不十分であり、限られた角度範囲は、数台のモ
バイル装置を有する会議用テーブルの状況において、完
全なＬＯＳ接続性を提供するには不十分である。このこ
とは、例えば"ブルートゥース"規格などにもとづく、近
々登場する無線リンクを有するモバイル装置に比較し
て、赤外線通信を使用するモバイル装置の重大な欠点を
表す。赤外線リンクを使用するネットワーク・アクセス
装置は、同様の制約を被ることになる。
【０００６】原理的には、異なる方向に向けられたフォ
トダイオード・アレイからの出力信号の重み付けアナロ
グ結合を適用することにより（ダイバーシティ受信）、
角度範囲及び信号品質を改善することが可能である。し
かしながら、３６０度の視野を有するフォトダイオード
・アレイを統合トランシーバ・モジュール内に一体化す
ることは、コストを増加させ、また視野を妥協すること
なしには、モバイル装置内に配置することが困難な大き
なコンポーネント・サイズを招いてしまう。更に、フォ
トダイオードをモバイル装置内の別々の位置に配置し、
それらを伝送線路により接続すると、フォトダイオード
により生成された弱いアナログ信号に干渉する外部雑音
を拾うことになり、これは実現可能でない。
トダイオード・アレイからの出力信号の重み付けアナロ
グ結合を適用することにより（ダイバーシティ受信）、
角度範囲及び信号品質を改善することが可能である。し
かしながら、３６０度の視野を有するフォトダイオード
・アレイを統合トランシーバ・モジュール内に一体化す
ることは、コストを増加させ、また視野を妥協すること
なしには、モバイル装置内に配置することが困難な大き
なコンポーネント・サイズを招いてしまう。更に、フォ
トダイオードをモバイル装置内の別々の位置に配置し、
それらを伝送線路により接続すると、フォトダイオード
により生成された弱いアナログ信号に干渉する外部雑音
を拾うことになり、これは実現可能でない。
【０００７】米国特許第５５６６０２２号は、赤外線通
信システムに関する。このシステムは、自由大気を通じ
て赤外線信号を送受信する複数の赤外線トランシーバを
含む。回路が受信信号の到来方向を決定し、この情報を
位置決め及びそれぞれの赤外線送信機を制御するため
に、専用論理制御装置（ＤＬＣ：dedicated logic cont
roller）に提供する。
信システムに関する。このシステムは、自由大気を通じ
て赤外線信号を送受信する複数の赤外線トランシーバを
含む。回路が受信信号の到来方向を決定し、この情報を
位置決め及びそれぞれの赤外線送信機を制御するため
に、専用論理制御装置（ＤＬＣ：dedicated logic cont
roller）に提供する。
【０００８】M. R. Pakravan及びM. Kavehardによる論
文"Design Considerations for Broadband Indoor Infr
ared Wireless Communication Systems"、Internationa
l Journal of Wireless Information Networks、Vol.
2、No. 4、1995は、受信機方向及び視野がチャネル・パ
ラメータに及ぼす影響について述べている。
文"Design Considerations for Broadband Indoor Infr
ared Wireless Communication Systems"、Internationa
l Journal of Wireless Information Networks、Vol.
2、No. 4、1995は、受信機方向及び視野がチャネル・パ
ラメータに及ぼす影響について述べている。
【０００９】A. P. Tang、P. Tang、J. M. Kahn、Keang
-Po Hoによる論文"Wireless Infrared Communication L
inks using Multi-Beam Transmitters and Imaging Rec
eivers"、the IEEE International Conference on Comm
unications、June 23-27、1996、Dallasでは、赤外線リ
ンク内のイメージング受信機の使用が分析されている。
-Po Hoによる論文"Wireless Infrared Communication L
inks using Multi-Beam Transmitters and Imaging Rec
eivers"、the IEEE International Conference on Comm
unications、June 23-27、1996、Dallasでは、赤外線リ
ンク内のイメージング受信機の使用が分析されている。
【００１０】IEEE Transactions on Communicationsに
提出されたJ. B. Carruthers及びJ.M. Kahn、Universit
y of California、Berkeleyによる研究報告書"Angle Di
versity for Nondirected Wireless Infrared Communic
ation"は、複数要素アングル・ダイバーシティ・システ
ムの実際の問題点について述べている。残念ながら、こ
の報告書は現問題に対する実用的な解決策を提供しな
い。なぜなら、これはアナログ高次信号選択／集中手法
と組み合わされた、非常に複雑で高価な光受信機アレイ
にもとづくからである。
提出されたJ. B. Carruthers及びJ.M. Kahn、Universit
y of California、Berkeleyによる研究報告書"Angle Di
versity for Nondirected Wireless Infrared Communic
ation"は、複数要素アングル・ダイバーシティ・システ
ムの実際の問題点について述べている。残念ながら、こ
の報告書は現問題に対する実用的な解決策を提供しな
い。なぜなら、これはアナログ高次信号選択／集中手法
と組み合わされた、非常に複雑で高価な光受信機アレイ
にもとづくからである。
【００１１】R. T. Valadas、A. R. Tavares、A. M. de
Oliveira Duarteによる論文"AngleDiversity to Comba
t the Ambient Noise in Indoor optical Wireless Com
munication System"、International Journal of Wirel
ess Information Networks、Vol. 4、No. 4、1997は、
幾つかのフォトダイオードのアナログ電流にもとづき、
幾つかの信号対雑音比を予測する理論的なアプローチを
提案する。
Oliveira Duarteによる論文"AngleDiversity to Comba
t the Ambient Noise in Indoor optical Wireless Com
munication System"、International Journal of Wirel
ess Information Networks、Vol. 4、No. 4、1997は、
幾つかのフォトダイオードのアナログ電流にもとづき、
幾つかの信号対雑音比を予測する理論的なアプローチを
提案する。
【００１２】幾つかの前述の文書は、幾つかの理論的な
アプローチ及びシミュレーションについて述べている
が、既知の技術的な問題に対する実用的な解決策を提供
しない。
アプローチ及びシミュレーションについて述べている
が、既知の技術的な問題に対する実用的な解決策を提供
しない。
【００１３】米国特許第５９０３６０５号は、送信デー
タの相関ジッタが所定のジッタ値を越えたことを適応等
価器に知らせるジッタ検出方法及び装置に関連する。ジ
ッタ検出回路が、送信データ記号パルス及びクロック信
号パルスを受信する。次に、ジッタ検出回路が、着信デ
ータ記号パルスの指定エッジ（例えば立下りエッジ）
を、クロック信号パルスの対応する指定エッジ（例えば
立下りエッジ）と比較し、着信データ記号パルスとクロ
ック信号パルスとの間に、オリジナル位相誤差が存在す
るか否かを判断する。
タの相関ジッタが所定のジッタ値を越えたことを適応等
価器に知らせるジッタ検出方法及び装置に関連する。ジ
ッタ検出回路が、送信データ記号パルス及びクロック信
号パルスを受信する。次に、ジッタ検出回路が、着信デ
ータ記号パルスの指定エッジ（例えば立下りエッジ）
を、クロック信号パルスの対応する指定エッジ（例えば
立下りエッジ）と比較し、着信データ記号パルスとクロ
ック信号パルスとの間に、オリジナル位相誤差が存在す
るか否かを判断する。
【００１４】着信データ記号パルスとクロック信号パル
スとの間の位相誤差は、データ記号パルスが受信される
ときだけ意味を成し、役立つことが明らかである。前述
の手法では、伝送チャネルを介して伝送されたデジタル
信号の品質を判断することができない。
スとの間の位相誤差は、データ記号パルスが受信される
ときだけ意味を成し、役立つことが明らかである。前述
の手法では、伝送チャネルを介して伝送されたデジタル
信号の品質を判断することができない。
【００１５】伝送媒体を介するデータ信号の伝送は、位
相及び振幅歪みを引き起こし、更に雑音が追加されるの
で、デジタル信号の品質を決定し、その存在を確実に且
つ迅速に判断する革新的な方法が求められている。
相及び振幅歪みを引き起こし、更に雑音が追加されるの
で、デジタル信号の品質を決定し、その存在を確実に且
つ迅速に判断する革新的な方法が求められている。
【００１６】
【発明が解決しようとする課題】本発明の目的は、従来
技術の欠点を克服することである。
技術の欠点を克服することである。
【００１７】本発明の別の目的は、デジタル信号、好適
には赤外線信号の品質を決定することにより、確実な通
信リンクを達成する方法及び装置を提供することであ
る。
には赤外線信号の品質を決定することにより、確実な通
信リンクを達成する方法及び装置を提供することであ
る。
【００１８】更に本発明の別の目的は、幾つかの受信信
号から、最適な信号を選択することである。
号から、最適な信号を選択することである。
【００１９】更に本発明の別の目的は、データ記号パル
スが雑音性の受信デジタル信号内に存在するか否かを決
定することである。
スが雑音性の受信デジタル信号内に存在するか否かを決
定することである。
【００２０】更に本発明の別の目的は、幾つかの受信信
号から、続く処理のために、少なくとも最適な信号及び
次善の信号を選択することである。
号から、続く処理のために、少なくとも最適な信号及び
次善の信号を選択することである。
【００２１】更に本発明の別の目的は、十分なまたは従
来の構成に比較して優れた接続有効範囲を提供する、受
信機システム及び方法を提供することである。
来の構成に比較して優れた接続有効範囲を提供する、受
信機システム及び方法を提供することである。
【００２２】
【課題を解決するための手段】これらの目的を達成する
本発明が、特許請求の範囲で定義される。そこでは、デ
ジタル信号の品質を決定する装置及び方法が定義され
る。
本発明が、特許請求の範囲で定義される。そこでは、デ
ジタル信号の品質を決定する装置及び方法が定義され
る。
【００２３】こうしたデジタル信号はフレーム形式のデ
ータを表し、各フレームは少なくとも、プリアンブルを
含むヘッダ・フィールドと、データ・フィールドとを含
む。プリアンブルは各受信信号に対して同一である。な
ぜなら、各受信信号は同一の発信源、すなわち同一の送
信機から到来するからである。受信信号が異なる送信機
から発信される場合には、全ての送信信号が同一の標準
化フレーム形式に遵守すると仮定される。
ータを表し、各フレームは少なくとも、プリアンブルを
含むヘッダ・フィールドと、データ・フィールドとを含
む。プリアンブルは各受信信号に対して同一である。な
ぜなら、各受信信号は同一の発信源、すなわち同一の送
信機から到来するからである。受信信号が異なる送信機
から発信される場合には、全ての送信信号が同一の標準
化フレーム形式に遵守すると仮定される。
【００２４】一般に、各入力チャネルの信号品質が、パ
ルスまたは記号を含む着信デジタル信号のプリアンブル
・フェーズの間にモニタされる。信号品質は着信パルス
・ストリームのパルス・ジッタを連続的に測定すること
により決定される。最小のジッタを有する最適な信号が
選択され、クロック及びデータ同期のために使用され
る。更に、最適な２つの信号が続く処理のために選択さ
れ、３チャネルの場合には、最悪信号が廃棄され得る。
赤外線アプリケーションでは、２つの信号の使用が正当
化される。これは主に見通し線操作によるシステムで
は、最大でも２つのトランシーバが有意な信号パワーを
検出するという考えにもとづく。最適な信号は、最低の
誤り率または最高の信号対雑音比を有する信号と見なさ
れ、このことは信号が雑音または他の歪みにより最も影
響を受けていないことを示す。ここで最適な信号は必ず
しも最強の信号でない点に注意する必要がある。
ルスまたは記号を含む着信デジタル信号のプリアンブル
・フェーズの間にモニタされる。信号品質は着信パルス
・ストリームのパルス・ジッタを連続的に測定すること
により決定される。最小のジッタを有する最適な信号が
選択され、クロック及びデータ同期のために使用され
る。更に、最適な２つの信号が続く処理のために選択さ
れ、３チャネルの場合には、最悪信号が廃棄され得る。
赤外線アプリケーションでは、２つの信号の使用が正当
化される。これは主に見通し線操作によるシステムで
は、最大でも２つのトランシーバが有意な信号パワーを
検出するという考えにもとづく。最適な信号は、最低の
誤り率または最高の信号対雑音比を有する信号と見なさ
れ、このことは信号が雑音または他の歪みにより最も影
響を受けていないことを示す。ここで最適な信号は必ず
しも最強の信号でない点に注意する必要がある。
【００２５】ジッタまたはパルス・ジッタは、定義され
た記号パルスと、伝送中に雑音または他の歪みにより影
響を受けたかもしれない受信記号パルスとの間の、パル
ス幅の偏差を意味する。更に、ジッタまたはパルス・ジ
ッタは、パルス・エッジ間の定義期間と、パルス・エッ
ジ間の受信期間との間でのパルス・エッジ（例えば立上
りエッジ）間の期間の偏差を意味し、これは伝送中に雑
音または他の歪みにより影響されたり、或いは受信機が
アクティブであるにも関わらず、送信信号が存在しない
ときに引き起こされたりする。偏差は、デジタル信号の
品質の指標を決定するための基礎を提供するために導出
される。
た記号パルスと、伝送中に雑音または他の歪みにより影
響を受けたかもしれない受信記号パルスとの間の、パル
ス幅の偏差を意味する。更に、ジッタまたはパルス・ジ
ッタは、パルス・エッジ間の定義期間と、パルス・エッ
ジ間の受信期間との間でのパルス・エッジ（例えば立上
りエッジ）間の期間の偏差を意味し、これは伝送中に雑
音または他の歪みにより影響されたり、或いは受信機が
アクティブであるにも関わらず、送信信号が存在しない
ときに引き起こされたりする。偏差は、デジタル信号の
品質の指標を決定するための基礎を提供するために導出
される。
【００２６】基本的に、デジタル信号の品質は、クロッ
ク・サイクルを用いてデジタル信号をサンプリングする
サンプラと、サンプリングされたデジタル信号のパルス
のエッジ位置を検出するエッジ検出器と、エッジ検出器
により検出される少なくとも第１のエッジと第２のエッ
ジとの間のクロック・サイクルを計数するカウンタと、
計数されたクロック・サイクルを予め記憶された基準値
と比較し、偏差値をデジタル信号の瞬間品質の指標とし
て提供する偏差検出器とにより決定される。この偏差値
は次にリワーク・ユニットに供給され、これはデジタル
信号の品質の指標であり、且つデータ記号パルスを含む
送信信号の有無を示す指標でもある、記憶済みの絶対偏
差値を出力する。こうしたリワーク・ユニットは、絶対
値偏差値を記憶ラッチに出力する絶対値リミッタ・ユニ
ットを含み得る。
ク・サイクルを用いてデジタル信号をサンプリングする
サンプラと、サンプリングされたデジタル信号のパルス
のエッジ位置を検出するエッジ検出器と、エッジ検出器
により検出される少なくとも第１のエッジと第２のエッ
ジとの間のクロック・サイクルを計数するカウンタと、
計数されたクロック・サイクルを予め記憶された基準値
と比較し、偏差値をデジタル信号の瞬間品質の指標とし
て提供する偏差検出器とにより決定される。この偏差値
は次にリワーク・ユニットに供給され、これはデジタル
信号の品質の指標であり、且つデータ記号パルスを含む
送信信号の有無を示す指標でもある、記憶済みの絶対偏
差値を出力する。こうしたリワーク・ユニットは、絶対
値偏差値を記憶ラッチに出力する絶対値リミッタ・ユニ
ットを含み得る。
【００２７】記憶済み絶対値偏差値が更に漏洩積分器
（leaky integrator）に供給されると、漏洩積分器が信
号品質を判定するために使用される、または送信信号の
不在を判断するために使用される有意な指標を出力する
利点がもたらされる。
（leaky integrator）に供給されると、漏洩積分器が信
号品質を判定するために使用される、または送信信号の
不在を判断するために使用される有意な指標を出力する
利点がもたらされる。
【００２８】エッジ検出器が、第１のサンプル値及び少
なくとも１つの第２のサンプル値のエッジ検出にもとづ
く場合、エッジ検出器が論理状態遷移を行うだけでな
く、定義済みパルス幅を有するパルスが検出される利点
がある。このことは、非常に短いパルスが除去または廃
棄されることを意味する。
なくとも１つの第２のサンプル値のエッジ検出にもとづ
く場合、エッジ検出器が論理状態遷移を行うだけでな
く、定義済みパルス幅を有するパルスが検出される利点
がある。このことは、非常に短いパルスが除去または廃
棄されることを意味する。
【００２９】カウンタがアップカウンタまたはモジュロ
・カウンタであることが有利である。なぜなら、この時
カウンタは単純な回路により実現されるからである。こ
のことは、正または負の偏差値を出力する偏差検出器に
も当てはまる。
・カウンタであることが有利である。なぜなら、この時
カウンタは単純な回路により実現されるからである。こ
のことは、正または負の偏差値を出力する偏差検出器に
も当てはまる。
【００３０】デジタル信号がパルス変調（好適にはパル
ス位置変調（ＰＰＭ：Pulse Position Modulation））
によりエンコードされるとき、データはベースバンドで
伝送され、従って複雑な変調技術が必要とされない利点
がある。
ス位置変調（ＰＰＭ：Pulse Position Modulation））
によりエンコードされるとき、データはベースバンドで
伝送され、従って複雑な変調技術が必要とされない利点
がある。
【００３１】デジタル信号の品質がプリアンブル内で決
定される場合、特に有利であり、これはオンザフライ
（on-the-fly）と見なされる。なぜなら遅延はほぼ発生
せず、続く処理のために、最適な信号が常に直ちに選択
されるからである。明らかなように、信号品質を決定す
るために、完全なまたは全部のプリアンブルが使用また
は調査される必要はない。デジタル信号のプリアンブル
内の記号の開始が認識された場合、最適な信号の選択は
停止され得る。これは特に最適な信号の選択が、残りの
着信パケットのために保存されることを意味する。プリ
アンブル受信時におけるほぼ０の遅延内での信号品質測
定の結果として、クロック及びデータ同期が極めて確実
となる。
定される場合、特に有利であり、これはオンザフライ
（on-the-fly）と見なされる。なぜなら遅延はほぼ発生
せず、続く処理のために、最適な信号が常に直ちに選択
されるからである。明らかなように、信号品質を決定す
るために、完全なまたは全部のプリアンブルが使用また
は調査される必要はない。デジタル信号のプリアンブル
内の記号の開始が認識された場合、最適な信号の選択は
停止され得る。これは特に最適な信号の選択が、残りの
着信パケットのために保存されることを意味する。プリ
アンブル受信時におけるほぼ０の遅延内での信号品質測
定の結果として、クロック及びデータ同期が極めて確実
となる。
【００３２】デジタル信号の品質を決定する本手法は、
雑音にもとづくデジタル信号に役立つ。従って、雑音の
影響を受ける環境での実用的なアプリケーションは、デ
ータ情報を伝搬しないチャネルを除去することにより、
確実な接続により実現される。
雑音にもとづくデジタル信号に役立つ。従って、雑音の
影響を受ける環境での実用的なアプリケーションは、デ
ータ情報を伝搬しないチャネルを除去することにより、
確実な接続により実現される。
【００３３】本発明は無線光ネットワークにおいて、改
善された接続を提供するもので、特に、モバイル・プラ
ットフォームまたはポータブル装置間のマルチポイント
接続のために好適である。それらには、ラップトップ・
コンピュータやハンドヘルド装置、更にはリピータ・ス
テーション、プリンタまたは周辺装置などの固定アクセ
ス・ポイントが含まれる。典型的なユーザ状況として、
会議室内の複数のステーションを含む円卓会議がある。
善された接続を提供するもので、特に、モバイル・プラ
ットフォームまたはポータブル装置間のマルチポイント
接続のために好適である。それらには、ラップトップ・
コンピュータやハンドヘルド装置、更にはリピータ・ス
テーション、プリンタまたは周辺装置などの固定アクセ
ス・ポイントが含まれる。典型的なユーザ状況として、
会議室内の複数のステーションを含む円卓会議がある。
【００３４】本発明に従う装置を装備した通信装置が、
従来のように正確なアライメントを必要とせず、マルチ
ポイント・ネットワーク・アプリケーションに好適であ
る点が有利である。
従来のように正確なアライメントを必要とせず、マルチ
ポイント・ネットワーク・アプリケーションに好適であ
る点が有利である。
【００３５】本願は、本願と同日出願の別の特許出願"A
PPARATUS AND METHOD FOR DETERMING A PULSE POSITION
FOR A SIGNAL ENCODED BY A PULSE MODULATION"に関連
する。左記の出願では、最適な２つ以上の信号が続く処
理のためにどのように使用されるかが開示される。
PPARATUS AND METHOD FOR DETERMING A PULSE POSITION
FOR A SIGNAL ENCODED BY A PULSE MODULATION"に関連
する。左記の出願では、最適な２つ以上の信号が続く処
理のためにどのように使用されるかが開示される。
【００３６】
【発明の実施の形態】本発明は様々な信号処理アプリケ
ーションに適用可能であるが、ここでは無線光通信、す
なわち赤外線通信へのアプリケーションに注目して述べ
ることにする。本発明の実施例について述べる前に、本
発明に従う幾つかの基礎について述べることにする。
ーションに適用可能であるが、ここでは無線光通信、す
なわち赤外線通信へのアプリケーションに注目して述べ
ることにする。本発明の実施例について述べる前に、本
発明に従う幾つかの基礎について述べることにする。
【００３７】ＰＰＭ−パルス位置変調：パルス位置変調
方式（以下ＰＰＭと略記）が本発明に従い使用される。
他の変調方式も使用可能であり、特に、例えばランレン
グス限定コード（ＲＬＬとも略記される）などのパルス
変調が有利である。ＰＰＭは反復符号化を有する可変デ
ータ転送速度を提供する。Ｌ−スロット・パルス位置変
調は、期間ＴD秒のデータ記号を定義し、続いて記号を
期間ＴD／Ｌ秒のＬ個（例えばＬ＝２、４、８、１６）
の等しいタイムスロット（"チップ"とも呼ばれる）に細
分化することにより達成される。Ｌ−ＰＰＭ方式では、
１記号当たり１タイムスロットまたはチップだけがパル
スを含み、これは論理"１"を示す。他のチップはパルス
を含まず、これは論理"０"を意味する。基礎がＬ＝４と
して定義される場合、結果の変調方式は４スロット・パ
ルス位置変調または４−ＰＰＭと呼ばれる。各４−ＰＰ
Ｍ記号内には４つの固有の位置が存在するので、１つの
チップだけが論理的に"１"であり、他の全てのチップが
論理的に"０"である４つの独立な記号、すなわち、次の
組み合わせ１０００、０１００、００１０、０００１が
存在する。これらの４つの記号だけが、４−ＰＰＭ内で
許可される正当なデータ記号である。各データ記号は、
２ビットの単一のデータ・ビット対、すなわち００、０
１、１０、１１をそれぞれ表す。論理"１"は、送信機が
発光している期間を表し、論理"０"は発光の無いチップ
期間を表す。
方式（以下ＰＰＭと略記）が本発明に従い使用される。
他の変調方式も使用可能であり、特に、例えばランレン
グス限定コード（ＲＬＬとも略記される）などのパルス
変調が有利である。ＰＰＭは反復符号化を有する可変デ
ータ転送速度を提供する。Ｌ−スロット・パルス位置変
調は、期間ＴD秒のデータ記号を定義し、続いて記号を
期間ＴD／Ｌ秒のＬ個（例えばＬ＝２、４、８、１６）
の等しいタイムスロット（"チップ"とも呼ばれる）に細
分化することにより達成される。Ｌ−ＰＰＭ方式では、
１記号当たり１タイムスロットまたはチップだけがパル
スを含み、これは論理"１"を示す。他のチップはパルス
を含まず、これは論理"０"を意味する。基礎がＬ＝４と
して定義される場合、結果の変調方式は４スロット・パ
ルス位置変調または４−ＰＰＭと呼ばれる。各４−ＰＰ
Ｍ記号内には４つの固有の位置が存在するので、１つの
チップだけが論理的に"１"であり、他の全てのチップが
論理的に"０"である４つの独立な記号、すなわち、次の
組み合わせ１０００、０１００、００１０、０００１が
存在する。これらの４つの記号だけが、４−ＰＰＭ内で
許可される正当なデータ記号である。各データ記号は、
２ビットの単一のデータ・ビット対、すなわち００、０
１、１０、１１をそれぞれ表す。論理"１"は、送信機が
発光している期間を表し、論理"０"は発光の無いチップ
期間を表す。
【００３８】プリアンブル：デジタル信号はフレームに
より伝搬されるデータを表し、各フレームは少なくとも
データ・フィールドと、プリアンブルを含むヘッダ・フ
ィールドとを含む。プリアンブルは周期的な記号シーケ
ンスを含み、初期キャリア・センシング、記号クロック
同期、及びフェーズド・ロックド・ループ （ＰＬＬと
も呼ばれる）によるチップ・クロック位相獲得を可能に
する。これは特に、周期的なパルス・シーケンスの伝送
により、プリアンブルがデジタル受信及び処理ユニット
の初期相対同期を獲得するために使用されることを意味
する。受信ステーションは各記号が含むスロット数を把
握し、しばらくの後、パルス・シーケンスの周期を検出
できる。更に、受信ステーションはＰＬＬを用いて、そ
のスロットまたはチップ・クロック位相を調整する。プ
リアンブルは、続く正当な４−ＰＰＭ記号ＰすなわちＰ
＝１０００の複数の（好適には１２８以上の）反復送信
を含む。あらゆる他の組み合わせについても、それが例
えば追加の情報伝送において有用または役立つのであれ
ば、可能である。
より伝搬されるデータを表し、各フレームは少なくとも
データ・フィールドと、プリアンブルを含むヘッダ・フ
ィールドとを含む。プリアンブルは周期的な記号シーケ
ンスを含み、初期キャリア・センシング、記号クロック
同期、及びフェーズド・ロックド・ループ （ＰＬＬと
も呼ばれる）によるチップ・クロック位相獲得を可能に
する。これは特に、周期的なパルス・シーケンスの伝送
により、プリアンブルがデジタル受信及び処理ユニット
の初期相対同期を獲得するために使用されることを意味
する。受信ステーションは各記号が含むスロット数を把
握し、しばらくの後、パルス・シーケンスの周期を検出
できる。更に、受信ステーションはＰＬＬを用いて、そ
のスロットまたはチップ・クロック位相を調整する。プ
リアンブルは、続く正当な４−ＰＰＭ記号ＰすなわちＰ
＝１０００の複数の（好適には１２８以上の）反復送信
を含む。あらゆる他の組み合わせについても、それが例
えば追加の情報伝送において有用または役立つのであれ
ば、可能である。
【００３９】以下では、本発明の実施例について述べ、
図面を通じて、同一の参照番号は同一のまたは同様のパ
ーツを示すために使用される。
図面を通じて、同一の参照番号は同一のまたは同様のパ
ーツを示すために使用される。
【００４０】図１は、３つのトランシーバＴＲ１、ＴＲ
２、ＴＲ３と、それぞれの付随出力信号Ｓ１、Ｓ２、Ｓ
３と、チャネル・セレクタ６０と、同期及び単一チャネ
ル・データ検出のためのユニットそれぞれ６及び７とを
有する構成の概略図である。３つのトランシーバの各々
は、バイナリ量子化信号をチャネル・セレクタ６０に転
送する。チャネル・セレクタ６０は、最適な信号品質指
標を有する１デジタル信号を、同期ユニット６及び単一
チャネル・データ検出器７に転送する。このデジタル信
号は１次チャネル信号（primary channel signal）と呼
ばれ、以下ではＰＣＳと略記される。同期ユニット６
は、第１の制御信号（ＣＴＬ１）及び第１のクロック信
号（ＣＬＫ１）をチャネル・セレクタ６０に供給する。
同期ユニット６は更に、第２の制御信号（ＣＴＬ２）及
び第２のクロック信号（ＣＬＫ２）を単一チャネル・デ
ータ検出器７に供給する。後者は受信データ信号（Ｒ
Ｄ）及び第３のクロック信号（ＣＬＫ３）を出力する。
単一チャネル・データ検出器７は、更に入力として、デ
ータ転送速度の低減率に関する情報を伝搬する制御信号
（ＲＲ）を受信する。同期ユニット６及び単一チャネル
・データ検出器７は、通常、制御装置モジュール８のパ
ーツであり、制御装置モジュール８は更に、受信及び送
信機能を有する。別の実施例では、チャネル・セレクタ
６０、同期ユニット６、及び単一チャネル・データ検出
器７が全て、こうした制御装置モジュール８内で結合さ
れる。次に、チャネル・セレクタ６０及び同期ユニット
６について詳述する。
２、ＴＲ３と、それぞれの付随出力信号Ｓ１、Ｓ２、Ｓ
３と、チャネル・セレクタ６０と、同期及び単一チャネ
ル・データ検出のためのユニットそれぞれ６及び７とを
有する構成の概略図である。３つのトランシーバの各々
は、バイナリ量子化信号をチャネル・セレクタ６０に転
送する。チャネル・セレクタ６０は、最適な信号品質指
標を有する１デジタル信号を、同期ユニット６及び単一
チャネル・データ検出器７に転送する。このデジタル信
号は１次チャネル信号（primary channel signal）と呼
ばれ、以下ではＰＣＳと略記される。同期ユニット６
は、第１の制御信号（ＣＴＬ１）及び第１のクロック信
号（ＣＬＫ１）をチャネル・セレクタ６０に供給する。
同期ユニット６は更に、第２の制御信号（ＣＴＬ２）及
び第２のクロック信号（ＣＬＫ２）を単一チャネル・デ
ータ検出器７に供給する。後者は受信データ信号（Ｒ
Ｄ）及び第３のクロック信号（ＣＬＫ３）を出力する。
単一チャネル・データ検出器７は、更に入力として、デ
ータ転送速度の低減率に関する情報を伝搬する制御信号
（ＲＲ）を受信する。同期ユニット６及び単一チャネル
・データ検出器７は、通常、制御装置モジュール８のパ
ーツであり、制御装置モジュール８は更に、受信及び送
信機能を有する。別の実施例では、チャネル・セレクタ
６０、同期ユニット６、及び単一チャネル・データ検出
器７が全て、こうした制御装置モジュール８内で結合さ
れる。次に、チャネル・セレクタ６０及び同期ユニット
６について詳述する。
【００４１】図２は、図１で導入された同期ユニット６
がデータ同期検出器（ＤＳＤ）、フェーズ・ロックド・
ループ（ＰＬＬ）、発振器（ＯＳＣ）、及びプリアンブ
ル検出器（ＰＤ）を含むことを詳細に示す。同期ユニッ
ト６はＰＣＳを入力として有し、制御信号ＣＴＬ１、Ｃ
ＴＬ２及びクロック信号ＣＬＫ１、ＣＬＫ２を出力す
る。
がデータ同期検出器（ＤＳＤ）、フェーズ・ロックド・
ループ（ＰＬＬ）、発振器（ＯＳＣ）、及びプリアンブ
ル検出器（ＰＤ）を含むことを詳細に示す。同期ユニッ
ト６はＰＣＳを入力として有し、制御信号ＣＴＬ１、Ｃ
ＴＬ２及びクロック信号ＣＬＫ１、ＣＬＫ２を出力す
る。
【００４２】図３は、チャネル・セレクタ６０（または
単にセレクタ６０とも呼ばれる）が、３つのチャネルの
各々に対するジッタ推定器２と、最小値検出器６２と、
ＰＣＳの選択のための１次マルチプレクサ６４とを含む
ことを詳細に示す。３つのジッタ推定器２の各々は、１
バイナリ入力信号Ｓ１、Ｓ２、Ｓ３をそれぞれ受信し、
チャネル品質指標Ｊ１、Ｊ２、Ｊ３をそれぞれ出力す
る。これらのチャネル品質指標Ｊ１、Ｊ２、Ｊ３は、最
小値検出器６２に供給されて、評価され、選択信号Ｍ１
及びＭ２が生成される。そして、これらの選択信号が１
次マルチプレクサ６４の出力において、ＰＣＳを選択す
る。３つのジッタ推定器２は全てクロック信号ＣＬＫ１
により駆動され、最小値検出器６２は、制御信号ＣＴＬ
１及びクロック信号ＣＬＫ１を使用する。次に、ジッタ
推定器２及び最小値検出器６２について述べることにす
る。
単にセレクタ６０とも呼ばれる）が、３つのチャネルの
各々に対するジッタ推定器２と、最小値検出器６２と、
ＰＣＳの選択のための１次マルチプレクサ６４とを含む
ことを詳細に示す。３つのジッタ推定器２の各々は、１
バイナリ入力信号Ｓ１、Ｓ２、Ｓ３をそれぞれ受信し、
チャネル品質指標Ｊ１、Ｊ２、Ｊ３をそれぞれ出力す
る。これらのチャネル品質指標Ｊ１、Ｊ２、Ｊ３は、最
小値検出器６２に供給されて、評価され、選択信号Ｍ１
及びＭ２が生成される。そして、これらの選択信号が１
次マルチプレクサ６４の出力において、ＰＣＳを選択す
る。３つのジッタ推定器２は全てクロック信号ＣＬＫ１
により駆動され、最小値検出器６２は、制御信号ＣＴＬ
１及びクロック信号ＣＬＫ１を使用する。次に、ジッタ
推定器２及び最小値検出器６２について述べることにす
る。
【００４３】図４は、サンプラ１０、エッジ検出器２
０、カウンタ３０、偏差検出器４０、及び漏洩積分器５
０を有するジッタ推定器２の基本ブロックを示す。サン
プラ１０は、クロック信号ＣＬＫの毎サイクルに１度、
バイナリ量子化入力信号であるデジタル信号Ｓを、一様
にサンプリングする。それにより例えば、１２５ｎｓの
公称４−ＰＰＭパルス幅のタイムスパン内に、６個のサ
ンプルが得られることになる。
０、カウンタ３０、偏差検出器４０、及び漏洩積分器５
０を有するジッタ推定器２の基本ブロックを示す。サン
プラ１０は、クロック信号ＣＬＫの毎サイクルに１度、
バイナリ量子化入力信号であるデジタル信号Ｓを、一様
にサンプリングする。それにより例えば、１２５ｎｓの
公称４−ＰＰＭパルス幅のタイムスパン内に、６個のサ
ンプルが得られることになる。
【００４４】クロック信号ＣＬＫはエッジ検出器２０、
カウンタ３０、偏差検出器４０及び漏洩積分器５０にも
供給される。更に、クロック信号ＣＬＫはクロック信号
ＣＬＫ１、すなわち図２に示される同期ユニット６によ
り転送される第１のクロック信号と同一である。サンプ
ラ１０はその出力をエッジ検出器２０に供給し、後者は
クロック信号ＣＬＫの１サイクルの間に、その出力信号
ＣＥの状態変化を提供する。ここでエッジ検出器２０
は、サンプラ１０により提供されるサンプル内の定義さ
れたエッジを識別する。エッジ検出器２０の出力信号Ｃ
Ｅは、カウンタ３０及び漏洩積分器５０に供給される。
定義されたエッジの識別に一致する、エッジ検出器２０
の出力信号ＣＥのあらゆる状態変化が、カウンタ３０の
出力ＥＥＣを値０にリセットする。それ以外では、クロ
ック信号ＣＬＫの完了サイクル毎に、カウンタ３０はそ
の出力を１増分する。偏差検出器４０はカウンタ３０の
出力ＥＥＣを記憶済みの基準値ＥＥＣ0と比較し、瞬間
偏差値ＲＪ＝ＥＥＣ−ＥＥＣ0を決定する。偏差検出器
４０は更に、第１のステップにおいて、その絶対値｜Ｒ
Ｊ｜だけを保存し、第２のステップにおいて、もし｜Ｒ
Ｊ｜が｜ＲＪ｜MAXを越える場合、この絶対値を定義済
み最大値｜ＲＪ｜MAXに制限することにより、瞬間偏差
値ＲＪを処理する。従って、偏差検出器４０の出力ＰＪ
は、｜ＲＪ｜＜｜ＲＪ｜MAXの場合には、ＰＪ＝｜ＲＪ
｜と決定され、｜ＲＪ｜≧｜ＲＪ｜MAXの場合には、Ｐ
Ｊ＝｜ＲＪ｜MAXと決定される。偏差検出器４０により
生成される出力ＰＪは、漏洩積分器５０の入力となり、
その出力Ｊが、サンプラ１０に供給される入力信号Ｓの
信号品質指標を提供する。漏洩積分器５０の出力はま
た、定義済みエッジの検出条件を制御するために、エッ
ジ検出器２０にフィードバックされる。次に、エッジ検
出器２０、偏差検出器４０、及び漏洩積分器５０につい
て詳述する。
カウンタ３０、偏差検出器４０及び漏洩積分器５０にも
供給される。更に、クロック信号ＣＬＫはクロック信号
ＣＬＫ１、すなわち図２に示される同期ユニット６によ
り転送される第１のクロック信号と同一である。サンプ
ラ１０はその出力をエッジ検出器２０に供給し、後者は
クロック信号ＣＬＫの１サイクルの間に、その出力信号
ＣＥの状態変化を提供する。ここでエッジ検出器２０
は、サンプラ１０により提供されるサンプル内の定義さ
れたエッジを識別する。エッジ検出器２０の出力信号Ｃ
Ｅは、カウンタ３０及び漏洩積分器５０に供給される。
定義されたエッジの識別に一致する、エッジ検出器２０
の出力信号ＣＥのあらゆる状態変化が、カウンタ３０の
出力ＥＥＣを値０にリセットする。それ以外では、クロ
ック信号ＣＬＫの完了サイクル毎に、カウンタ３０はそ
の出力を１増分する。偏差検出器４０はカウンタ３０の
出力ＥＥＣを記憶済みの基準値ＥＥＣ0と比較し、瞬間
偏差値ＲＪ＝ＥＥＣ−ＥＥＣ0を決定する。偏差検出器
４０は更に、第１のステップにおいて、その絶対値｜Ｒ
Ｊ｜だけを保存し、第２のステップにおいて、もし｜Ｒ
Ｊ｜が｜ＲＪ｜MAXを越える場合、この絶対値を定義済
み最大値｜ＲＪ｜MAXに制限することにより、瞬間偏差
値ＲＪを処理する。従って、偏差検出器４０の出力ＰＪ
は、｜ＲＪ｜＜｜ＲＪ｜MAXの場合には、ＰＪ＝｜ＲＪ
｜と決定され、｜ＲＪ｜≧｜ＲＪ｜MAXの場合には、Ｐ
Ｊ＝｜ＲＪ｜MAXと決定される。偏差検出器４０により
生成される出力ＰＪは、漏洩積分器５０の入力となり、
その出力Ｊが、サンプラ１０に供給される入力信号Ｓの
信号品質指標を提供する。漏洩積分器５０の出力はま
た、定義済みエッジの検出条件を制御するために、エッ
ジ検出器２０にフィードバックされる。次に、エッジ検
出器２０、偏差検出器４０、及び漏洩積分器５０につい
て詳述する。
【００４５】図５は最小値検出器６２を詳細に示し、こ
れは３つの入力値Ｊ１、Ｊ２、Ｊ３を３つの比較器ＣＰ
１、ＣＰ２、ＣＰ３を用いて比較する。そしてこれらの
比較器は、バイナリ値をそれらの出力Ｏ１、Ｏ２、Ｏ３
にそれぞれ割当てる。これらの出力値から、デジタル論
理回路を用いて、また記憶ラッチＰＬに記憶することに
より、１次マルチプレクサ６４のための選択信号Ｍ１、
Ｍ２が生成される。記憶ラッチは、前に定義されたクロ
ック信号ＣＬＫ１及び制御信号ＣＴＬ１により駆動され
る。比較器ＣＰ１、ＣＰ２、ＣＰ３の出力は、比較器の
正の入力値（＋とラベル付けされる）が、負の入力値
（−とラベル付けされる）よりも大きい場合にだけ、ア
サートされる（すなわち、デジタル論理の真レベルを取
る）。
れは３つの入力値Ｊ１、Ｊ２、Ｊ３を３つの比較器ＣＰ
１、ＣＰ２、ＣＰ３を用いて比較する。そしてこれらの
比較器は、バイナリ値をそれらの出力Ｏ１、Ｏ２、Ｏ３
にそれぞれ割当てる。これらの出力値から、デジタル論
理回路を用いて、また記憶ラッチＰＬに記憶することに
より、１次マルチプレクサ６４のための選択信号Ｍ１、
Ｍ２が生成される。記憶ラッチは、前に定義されたクロ
ック信号ＣＬＫ１及び制御信号ＣＴＬ１により駆動され
る。比較器ＣＰ１、ＣＰ２、ＣＰ３の出力は、比較器の
正の入力値（＋とラベル付けされる）が、負の入力値
（−とラベル付けされる）よりも大きい場合にだけ、ア
サートされる（すなわち、デジタル論理の真レベルを取
る）。
【００４６】図６はジッタ推定器２の構造を示し、これ
は図７で詳細に示されるジッタ検出器２２と、漏洩積分
器５０とを有する。後者は２つの加算器５２、５３、漏
洩率乗算器５４、正値リミッタ５５、クロック式記憶ラ
ッチ５６とを含む。ジッタ推定器２はバイナリ量子化入
力信号Ｓｎ／Ｓを、前に定義されたクロック信号ＣＬＫ
１と一緒に受信し、出力信号ＰＪを漏洩積分器５０に供
給する。ここでクロック信号ＣＬＫ１は、内部的にはＣ
ＬＫとラベル付けされる。漏洩積分器５０は、次の基本
式に従い動作する。すなわち、
は図７で詳細に示されるジッタ検出器２２と、漏洩積分
器５０とを有する。後者は２つの加算器５２、５３、漏
洩率乗算器５４、正値リミッタ５５、クロック式記憶ラ
ッチ５６とを含む。ジッタ推定器２はバイナリ量子化入
力信号Ｓｎ／Ｓを、前に定義されたクロック信号ＣＬＫ
１と一緒に受信し、出力信号ＰＪを漏洩積分器５０に供
給する。ここでクロック信号ＣＬＫ１は、内部的にはＣ
ＬＫとラベル付けされる。漏洩積分器５０は、次の基本
式に従い動作する。すなわち、
【数１】Ｊi+1＝（１−β）×Ｊi＋（β×ΔＪi）＝Ｊi
＋β×（ΔＪi−Ｊi）
＋β×（ΔＪi−Ｊi）
【００４７】ここでＪiは時刻τiにおいて有効な値であ
り、Ｊi+1は時刻τi+1において有効な値である。βは０
＜β≦１の範囲の漏洩率であり、好適には２の累乗の形
式すなわち２-m（ｍ＝０、１、２、．．．）を有する。
ΔＪiは時刻τiにおいて有効な増分値である。初期化時
τ0における値Ｊ0及び値Ｊiは、一般には、正値リミッ
タ５５の最大出力として定義される値にセットされる。
例えば、図６では、正値リミッタの出力ＬＮＪが４に制
限されるように示されるので、Ｊ0＝４である。漏洩積
分器５０の要素間の信号接続は、次の式を通じて定義さ
れる。すなわち、
り、Ｊi+1は時刻τi+1において有効な値である。βは０
＜β≦１の範囲の漏洩率であり、好適には２の累乗の形
式すなわち２-m（ｍ＝０、１、２、．．．）を有する。
ΔＪiは時刻τiにおいて有効な増分値である。初期化時
τ0における値Ｊ0及び値Ｊiは、一般には、正値リミッ
タ５５の最大出力として定義される値にセットされる。
例えば、図６では、正値リミッタの出力ＬＮＪが４に制
限されるように示されるので、Ｊ0＝４である。漏洩積
分器５０の要素間の信号接続は、次の式を通じて定義さ
れる。すなわち、
【数２】Ｊｎ＝Ｊ←ＬＮＪ＝ｆ（ＮＪ）
ここで ＮＪ＝Ｊ＋β×ＰＪＤ
＝Ｊ＋β×（ＰＪ−Ｊ）
【００４８】ｆ（ＮＪ）は正値リミッタ５５の関数を表
し、変数Ｊｎ、Ｊ、ＬＮＪ、ＮＪ及びＰＪＤは、図６に
示される信号レベルである。前記の更新式で使用される
左向き矢印←は、クロックにより誘導される記憶ラッチ
５６の出力更新を示す。記憶ラッチ５６において、クロ
ック信号ＣＬＫがアクティブになるか否かは、そのイネ
ーブル入力ＥＮの状態に依存し、これはジッタ検出器２
２の出力ＣＥに相当する。また、βの選択値、及びジッ
タ推定器２内でラベル付けされた信号変数を表すために
使用される論理ビット数に依存して、正値リミッタ５５
が必要ないかもしれない。この場合、ＬＮＪ＝ｆ（Ｎ
Ｊ）＝ＮＪである。更に、初期化時τ0において、例え
ばＪｎ＝Ｊ←Ｊ0＝４のように、ジッタ推定器２の初期
出力値が、記憶ラッチ５６にロードされるべきである。
漏洩積分器５０の出力Ｊは、ジッタ推定器２の入力信号
Ｓｎ／Ｓの信号品質指標を提供し、ジッタ検出器２２に
もフィードバックされて、定義済みエッジの検出条件を
制御するために使用される。次に、ジッタ検出器２２に
ついて詳述する。
し、変数Ｊｎ、Ｊ、ＬＮＪ、ＮＪ及びＰＪＤは、図６に
示される信号レベルである。前記の更新式で使用される
左向き矢印←は、クロックにより誘導される記憶ラッチ
５６の出力更新を示す。記憶ラッチ５６において、クロ
ック信号ＣＬＫがアクティブになるか否かは、そのイネ
ーブル入力ＥＮの状態に依存し、これはジッタ検出器２
２の出力ＣＥに相当する。また、βの選択値、及びジッ
タ推定器２内でラベル付けされた信号変数を表すために
使用される論理ビット数に依存して、正値リミッタ５５
が必要ないかもしれない。この場合、ＬＮＪ＝ｆ（Ｎ
Ｊ）＝ＮＪである。更に、初期化時τ0において、例え
ばＪｎ＝Ｊ←Ｊ0＝４のように、ジッタ推定器２の初期
出力値が、記憶ラッチ５６にロードされるべきである。
漏洩積分器５０の出力Ｊは、ジッタ推定器２の入力信号
Ｓｎ／Ｓの信号品質指標を提供し、ジッタ検出器２２に
もフィードバックされて、定義済みエッジの検出条件を
制御するために使用される。次に、ジッタ検出器２２に
ついて詳述する。
【００４９】図７は、図６で導入されたジッタ検出器２
２の詳細を示し、その入力はバイナリ量子化信号Ｓ、信
号品質指標Ｊ、及び前に定義されたクロック信号ＣＬＫ
１と同じクロック信号ＣＬＫ、すなわち、図２に示され
る同期ユニット６により転送される第１のクロック信号
である。ジッタ検出器２２の出力ＰＪ及びＣＥは、図６
に示される漏洩積分器５０により使用される。ジッタ検
出器２２はエッジ検出器２０（図８に詳細が示され
る）、カウンタ３０、及び偏差検出器４０から構成され
る。偏差検出器４０は更に、加算器４４、絶対値リミッ
タ４２、及び記憶ラッチ４３を含む。エッジ検出器２０
は、クロック信号ＣＬＫの１サイクルの間に、その出力
信号の状態変化ＣＥを提供し、それにより、入力信号Ｓ
から取得されたサンプル内の定義済みエッジを識別す
る。出力信号ＣＥはカウンタ３０及び記憶ラッチ４３に
も供給される。クロック信号ＣＬＫは、カウンタ３０及
び偏差検出器４０内の記憶ラッチ４３にも供給される。
定義済みエッジの識別に一致する、エッジ検出器２０の
出力信号のあらゆる状態変化が、カウンタ３０の出力Ｅ
ＥＣを値０にリセットする。それ以外では、カウンタ３
０はクロック信号ＣＬＫの完了サイクル毎に、その出力
を１増分する。加算器４４はカウンタ３０の出力すなわ
ちカウントＥＥＣを、記憶済みの基準値ＥＥＣ0と比較
し、瞬間偏差値ＲＪ＝ＥＥＣ−ＥＥＣ0を決定する。正
値リミッタ４２は更に、第１のステップにおいて、その
絶対値｜ＲＪ｜だけを保存し、第２のステップにおい
て、もし絶対値｜ＲＪ｜が｜ＲＪ｜MAXを越える場合、
この絶対値を定義済み最大値｜ＲＪ｜MAXに制限するこ
とにより、瞬間偏差値ＲＪを処理する。従って、正値リ
ミッタ４２の出力ＬＰＪは、｜ＲＪ｜＜｜ＲＪ｜MAXの
場合には、ＬＰＪ＝｜ＲＪ｜と決定され、｜ＲＪ｜≧｜
ＲＪ｜MAXの場合には、ＬＰＪ＝｜ＲＪ｜MAXと決定され
る。偏差検出器４０により生成される出力ＰＪは、記憶
ラッチ４３の出力に等しく、記憶ラッチの入力は、絶対
値リミッタ４２により出力ＬＰＪの形式で提供される。
記憶ラッチ４３において、クロック信号ＣＬＫがアクテ
ィブになるか否かは、そのイネーブル入力ＥＮの状態に
依存し、これはエッジ検出器２０の出力ＣＥに相当す
る。次に、エッジ検出器２０について詳述する。
２の詳細を示し、その入力はバイナリ量子化信号Ｓ、信
号品質指標Ｊ、及び前に定義されたクロック信号ＣＬＫ
１と同じクロック信号ＣＬＫ、すなわち、図２に示され
る同期ユニット６により転送される第１のクロック信号
である。ジッタ検出器２２の出力ＰＪ及びＣＥは、図６
に示される漏洩積分器５０により使用される。ジッタ検
出器２２はエッジ検出器２０（図８に詳細が示され
る）、カウンタ３０、及び偏差検出器４０から構成され
る。偏差検出器４０は更に、加算器４４、絶対値リミッ
タ４２、及び記憶ラッチ４３を含む。エッジ検出器２０
は、クロック信号ＣＬＫの１サイクルの間に、その出力
信号の状態変化ＣＥを提供し、それにより、入力信号Ｓ
から取得されたサンプル内の定義済みエッジを識別す
る。出力信号ＣＥはカウンタ３０及び記憶ラッチ４３に
も供給される。クロック信号ＣＬＫは、カウンタ３０及
び偏差検出器４０内の記憶ラッチ４３にも供給される。
定義済みエッジの識別に一致する、エッジ検出器２０の
出力信号のあらゆる状態変化が、カウンタ３０の出力Ｅ
ＥＣを値０にリセットする。それ以外では、カウンタ３
０はクロック信号ＣＬＫの完了サイクル毎に、その出力
を１増分する。加算器４４はカウンタ３０の出力すなわ
ちカウントＥＥＣを、記憶済みの基準値ＥＥＣ0と比較
し、瞬間偏差値ＲＪ＝ＥＥＣ−ＥＥＣ0を決定する。正
値リミッタ４２は更に、第１のステップにおいて、その
絶対値｜ＲＪ｜だけを保存し、第２のステップにおい
て、もし絶対値｜ＲＪ｜が｜ＲＪ｜MAXを越える場合、
この絶対値を定義済み最大値｜ＲＪ｜MAXに制限するこ
とにより、瞬間偏差値ＲＪを処理する。従って、正値リ
ミッタ４２の出力ＬＰＪは、｜ＲＪ｜＜｜ＲＪ｜MAXの
場合には、ＬＰＪ＝｜ＲＪ｜と決定され、｜ＲＪ｜≧｜
ＲＪ｜MAXの場合には、ＬＰＪ＝｜ＲＪ｜MAXと決定され
る。偏差検出器４０により生成される出力ＰＪは、記憶
ラッチ４３の出力に等しく、記憶ラッチの入力は、絶対
値リミッタ４２により出力ＬＰＪの形式で提供される。
記憶ラッチ４３において、クロック信号ＣＬＫがアクテ
ィブになるか否かは、そのイネーブル入力ＥＮの状態に
依存し、これはエッジ検出器２０の出力ＣＥに相当す
る。次に、エッジ検出器２０について詳述する。
【００５０】図８は、２モードで動作し、出力ＣＥを有
するエッジ検出器２０の回路図を示す。エッジ検出器２
０は出力ＥＤＣを有する比較器ＣＰを含み、これは記憶
済みしきい値ＪＴに応じて、定義済みエッジの検出条件
を制御する。エッジ検出器２０はまた４つの記憶ラッチ
Ｌ１、Ｌ２、Ｌ３、Ｌ４を含み、これらはバイナリ量子
化入力信号Ｓの４つの最も最近のサンプルを保持するた
めに使用される。ここで第１の記憶ラッチＬ１は、サン
プラ１０として機能する。更に別の入力として、信号品
質指標Ｊ及びクロック信号ＣＬＫがあり、ＣＬＫは記憶
ラッチを駆動し、前に定義されたクロック信号ＣＬＫ
１、すなわち、図２で示された同期ユニット６により転
送される第１のクロック信号と同じである。記憶ラッチ
Ｌｎ（ｎ＝１、２、３、４）の記憶済みバイナリ内容
が、バイナリ変数λｎ（ｎ＝１、２、３、４）によりそ
れぞれ表されるとし、記憶ベクトルΓ＝［λ１、λ２、
λ３、λ４］を定義する。ここでλｎ ｛０、１｝、ｎ
＝１、２、３、４である。更に、エッジ検出器２０の出
力ＣＥ、及び比較器ＣＰの出力ＥＤＣの両方が、セット
｛０、１｝からのバイナリ値であるとする。次に、エッ
ジ検出器２０は、ａ）Γ＝［１、１、１、０］且つＥＤ
Ｃ＝０のとき、またはｂ）Γ＝［ｘ、ｘ、１、０］且つ
ＥＤＣ＝１のとき、定義済みエッジの検出を示すＣＥ＝
１を出力する。ここでｘは無指定（don't care）値を意
味する。それ以外の全てのケースでは、ＣＥ＝０であ
り、定義済みエッジが検出されなかったことを示す。こ
こで比較器ＣＰの入力がＪＴ＞Ｊのとき、ＥＤＣ＝１で
あり、それ以外では、ＥＤＣ＝０である。前述のよう
に、２つの異なるエッジ検出モードの使用は、チャネル
品質指標Ｊの分解能を向上させることが判明している。
するエッジ検出器２０の回路図を示す。エッジ検出器２
０は出力ＥＤＣを有する比較器ＣＰを含み、これは記憶
済みしきい値ＪＴに応じて、定義済みエッジの検出条件
を制御する。エッジ検出器２０はまた４つの記憶ラッチ
Ｌ１、Ｌ２、Ｌ３、Ｌ４を含み、これらはバイナリ量子
化入力信号Ｓの４つの最も最近のサンプルを保持するた
めに使用される。ここで第１の記憶ラッチＬ１は、サン
プラ１０として機能する。更に別の入力として、信号品
質指標Ｊ及びクロック信号ＣＬＫがあり、ＣＬＫは記憶
ラッチを駆動し、前に定義されたクロック信号ＣＬＫ
１、すなわち、図２で示された同期ユニット６により転
送される第１のクロック信号と同じである。記憶ラッチ
Ｌｎ（ｎ＝１、２、３、４）の記憶済みバイナリ内容
が、バイナリ変数λｎ（ｎ＝１、２、３、４）によりそ
れぞれ表されるとし、記憶ベクトルΓ＝［λ１、λ２、
λ３、λ４］を定義する。ここでλｎ ｛０、１｝、ｎ
＝１、２、３、４である。更に、エッジ検出器２０の出
力ＣＥ、及び比較器ＣＰの出力ＥＤＣの両方が、セット
｛０、１｝からのバイナリ値であるとする。次に、エッ
ジ検出器２０は、ａ）Γ＝［１、１、１、０］且つＥＤ
Ｃ＝０のとき、またはｂ）Γ＝［ｘ、ｘ、１、０］且つ
ＥＤＣ＝１のとき、定義済みエッジの検出を示すＣＥ＝
１を出力する。ここでｘは無指定（don't care）値を意
味する。それ以外の全てのケースでは、ＣＥ＝０であ
り、定義済みエッジが検出されなかったことを示す。こ
こで比較器ＣＰの入力がＪＴ＞Ｊのとき、ＥＤＣ＝１で
あり、それ以外では、ＥＤＣ＝０である。前述のよう
に、２つの異なるエッジ検出モードの使用は、チャネル
品質指標Ｊの分解能を向上させることが判明している。
【００５１】図９は、３つのトランシーバＴＲ１、ＴＲ
２、ＴＲ３、及び付随する出力信号それぞれＳ１、Ｓ
２、Ｓ３を有する構成を示し、これらの信号が受信機シ
ステム８０に供給される。受信機システム８０は、チャ
ネル・マルチプレクサ７０（ここでは単にセレクタ７０
とも呼ばれる）と、同期のためのユニット６と、デュア
ル・チャネル・データ検出器１００とを有する。３つの
トランシーバの各々は、バイナリ量子化信号をチャネル
・マルチプレクサ７０に転送する。チャネル・マルチプ
レクサ７０は、最適な信号品質指標を有する受信信号と
して特徴付けられ、１次チャネル信号（以下ＰＣＳと略
す）と呼ばれる第１のデジタル信号と、次善の信号品質
指標を有する受信信号として特徴付けられ、ダイバーシ
ティ・チャネル信号（以下ＤＣＳと略す）と呼ばれる第
２のデジタル信号とを、デュアル・チャネル・データ検
出器１００による続く処理のために受け渡す。ＰＣＳ及
びＤＣＳの両方を使用することにより、ＰＣＳだけを使
用する単一チャネル・データ検出器７に比較して、デュ
アル・チャネル・データ検出器１００は一般に、改善さ
れた誤り率性能を達成する。ＰＣＳはまた同期ユニット
６にも接続される。ここで同期ユニット６は、図２に関
連して述べた同期ユニット６と同一である。同期ユニッ
ト６は第１の制御信号（ＣＴＬ１）、及び第１のクロッ
ク信号（ＣＬＫ１）を、チャネル・マルチプレクサ７０
に供給する。同期ユニット６は更に、第２の制御信号
（ＣＴＬ２）及び第２のクロック信号（ＣＬＫ２）を、
デュアル・チャネル・データ検出器１００に供給する。
後者は更に、制御信号ＥＣＦをチャネル・マルチプレク
サ７０から受信する。デュアル・チャネル・データ検出
器１００は、受信データ信号ＲＤ及び第４のクロック信
号ＣＬＫ４を出力する。デュアル・チャネル・データ検
出器１００は更に入力として、データ転送速度の低減率
に関する情報を伝搬する制御信号ＲＲを受信する。同期
ユニット６及びデュアル・チャネル・データ検出器１０
０は、制御装置モジュールのパーツであり、制御装置モ
ジュールは更に、受信及び送信機能を有する。図９に示
される機構の別の実施例では、チャネル・マルチプレク
サ７０、同期ユニット６、及びデュアル・チャネル・デ
ータ検出器１００が全て、こうした制御装置モジュール
内で結合される。次に、チャネル・マルチプレクサ７０
及びデュアル・チャネル・データ検出器１００について
詳述する。
２、ＴＲ３、及び付随する出力信号それぞれＳ１、Ｓ
２、Ｓ３を有する構成を示し、これらの信号が受信機シ
ステム８０に供給される。受信機システム８０は、チャ
ネル・マルチプレクサ７０（ここでは単にセレクタ７０
とも呼ばれる）と、同期のためのユニット６と、デュア
ル・チャネル・データ検出器１００とを有する。３つの
トランシーバの各々は、バイナリ量子化信号をチャネル
・マルチプレクサ７０に転送する。チャネル・マルチプ
レクサ７０は、最適な信号品質指標を有する受信信号と
して特徴付けられ、１次チャネル信号（以下ＰＣＳと略
す）と呼ばれる第１のデジタル信号と、次善の信号品質
指標を有する受信信号として特徴付けられ、ダイバーシ
ティ・チャネル信号（以下ＤＣＳと略す）と呼ばれる第
２のデジタル信号とを、デュアル・チャネル・データ検
出器１００による続く処理のために受け渡す。ＰＣＳ及
びＤＣＳの両方を使用することにより、ＰＣＳだけを使
用する単一チャネル・データ検出器７に比較して、デュ
アル・チャネル・データ検出器１００は一般に、改善さ
れた誤り率性能を達成する。ＰＣＳはまた同期ユニット
６にも接続される。ここで同期ユニット６は、図２に関
連して述べた同期ユニット６と同一である。同期ユニッ
ト６は第１の制御信号（ＣＴＬ１）、及び第１のクロッ
ク信号（ＣＬＫ１）を、チャネル・マルチプレクサ７０
に供給する。同期ユニット６は更に、第２の制御信号
（ＣＴＬ２）及び第２のクロック信号（ＣＬＫ２）を、
デュアル・チャネル・データ検出器１００に供給する。
後者は更に、制御信号ＥＣＦをチャネル・マルチプレク
サ７０から受信する。デュアル・チャネル・データ検出
器１００は、受信データ信号ＲＤ及び第４のクロック信
号ＣＬＫ４を出力する。デュアル・チャネル・データ検
出器１００は更に入力として、データ転送速度の低減率
に関する情報を伝搬する制御信号ＲＲを受信する。同期
ユニット６及びデュアル・チャネル・データ検出器１０
０は、制御装置モジュールのパーツであり、制御装置モ
ジュールは更に、受信及び送信機能を有する。図９に示
される機構の別の実施例では、チャネル・マルチプレク
サ７０、同期ユニット６、及びデュアル・チャネル・デ
ータ検出器１００が全て、こうした制御装置モジュール
内で結合される。次に、チャネル・マルチプレクサ７０
及びデュアル・チャネル・データ検出器１００について
詳述する。
【００５２】図１０は、チャネル・マルチプレクサ７０
が、３つのチャネルの各々に対するジッタ推定器２と、
最小−最大値検出器７２と、ＰＣＳ及びＤＣＳの選択の
ためのダイバーシティ・マルチプレクサ７４とを含むこ
とを詳細に示す。３つのジッタ推定器２の各々は、１バ
イナリ入力信号Ｓ１、Ｓ２、Ｓ３をそれぞれ受信し、チ
ャネル品質指標Ｊ１、Ｊ２、Ｊ３をそれぞれ出力する。
バイナリ入力信号Ｓ１、Ｓ２、Ｓ３は、ダイバーシティ
・マルチプレクサ７４にも接続される。チャネル品質指
標Ｊ１、Ｊ２、Ｊ３は最小−最大値検出器７２により評
価され、それにより、ダイバーシティ・マルチプレクサ
７４の出力において、ＰＣＳを選択する選択信号Ｍ１及
びＭ２と、ＤＣＳを選択する選択信号Ｍ３及びＭ４とが
生成される。３つのジッタ推定器２は全てクロック信号
ＣＬＫ１により駆動され、最小−最大値検出器７２は、
制御信号ＣＴＬ１及びクロック信号ＣＬＫ１を使用す
る。この機構内で使用されるジッタ推定器２は、図６、
図７及び図８に関連して述べたジッタ推定器２と同一で
ある。チャネル・マルチプレクサ７０はチャネル品質比
較器７３により強化され、これが制御信号ＥＣＦを出力
し、クロック信号ＣＬＫ１、制御信号ＣＴＬ１、チャネ
ル品質指標Ｊ１、Ｊ２、Ｊ３、及び選択信号Ｍ１、Ｍ
２、Ｍ３、Ｍ４を受信する。制御信号ＥＣＦはデュアル
・チャネル・データ検出器１００により使用される。次
に、最小−最大値検出器７２、ダイバーシティ・マルチ
プレクサ７４、及び任意のチャネル品質比較器７３につ
いて詳述する。
が、３つのチャネルの各々に対するジッタ推定器２と、
最小−最大値検出器７２と、ＰＣＳ及びＤＣＳの選択の
ためのダイバーシティ・マルチプレクサ７４とを含むこ
とを詳細に示す。３つのジッタ推定器２の各々は、１バ
イナリ入力信号Ｓ１、Ｓ２、Ｓ３をそれぞれ受信し、チ
ャネル品質指標Ｊ１、Ｊ２、Ｊ３をそれぞれ出力する。
バイナリ入力信号Ｓ１、Ｓ２、Ｓ３は、ダイバーシティ
・マルチプレクサ７４にも接続される。チャネル品質指
標Ｊ１、Ｊ２、Ｊ３は最小−最大値検出器７２により評
価され、それにより、ダイバーシティ・マルチプレクサ
７４の出力において、ＰＣＳを選択する選択信号Ｍ１及
びＭ２と、ＤＣＳを選択する選択信号Ｍ３及びＭ４とが
生成される。３つのジッタ推定器２は全てクロック信号
ＣＬＫ１により駆動され、最小−最大値検出器７２は、
制御信号ＣＴＬ１及びクロック信号ＣＬＫ１を使用す
る。この機構内で使用されるジッタ推定器２は、図６、
図７及び図８に関連して述べたジッタ推定器２と同一で
ある。チャネル・マルチプレクサ７０はチャネル品質比
較器７３により強化され、これが制御信号ＥＣＦを出力
し、クロック信号ＣＬＫ１、制御信号ＣＴＬ１、チャネ
ル品質指標Ｊ１、Ｊ２、Ｊ３、及び選択信号Ｍ１、Ｍ
２、Ｍ３、Ｍ４を受信する。制御信号ＥＣＦはデュアル
・チャネル・データ検出器１００により使用される。次
に、最小−最大値検出器７２、ダイバーシティ・マルチ
プレクサ７４、及び任意のチャネル品質比較器７３につ
いて詳述する。
【００５３】図１１は、３つの比較器ＣＰ１、ＣＰ２、
ＣＰ３を用いて、３つの入力値Ｊ１、Ｊ２、Ｊ３を比較
する最小−最大値検出器７２を示す。これらの比較器
は、バイナリ値をそれらの出力それぞれＯ１、Ｏ２、Ｏ
３に割当てる。これらの出力値から、デジタル論理回路
を用い、次に選択信号を記憶ラッチＰＬに記憶すること
により、ダイバーシティ・マルチプレクサ７４のための
選択信号Ｍ１、Ｍ２、Ｍ３、Ｍ４が生成される。ここで
記憶ラッチは、前に定義されたクロック信号ＣＬＫ１及
び制御信号ＣＴＬ１により駆動される。比較器ＣＰ１、
ＣＰ２またはＣＰ３の出力は、比較器の正入力値（＋と
してラベル付けされる）が、その負入力値（−としてラ
ベル付けされる）よりも大きいときだけアサートされる
（すなわちデジタル論理の真レベルを取る）。
ＣＰ３を用いて、３つの入力値Ｊ１、Ｊ２、Ｊ３を比較
する最小−最大値検出器７２を示す。これらの比較器
は、バイナリ値をそれらの出力それぞれＯ１、Ｏ２、Ｏ
３に割当てる。これらの出力値から、デジタル論理回路
を用い、次に選択信号を記憶ラッチＰＬに記憶すること
により、ダイバーシティ・マルチプレクサ７４のための
選択信号Ｍ１、Ｍ２、Ｍ３、Ｍ４が生成される。ここで
記憶ラッチは、前に定義されたクロック信号ＣＬＫ１及
び制御信号ＣＴＬ１により駆動される。比較器ＣＰ１、
ＣＰ２またはＣＰ３の出力は、比較器の正入力値（＋と
してラベル付けされる）が、その負入力値（−としてラ
ベル付けされる）よりも大きいときだけアサートされる
（すなわちデジタル論理の真レベルを取る）。
【００５４】図１２は、入力Ｓ１、Ｓ２、Ｓ３を入力と
するダイバーシティ・マルチプレクサ７４を示し、これ
は選択信号Ｍ１及びＭ２にもとづきＰＣＳを選択する第
１のマルチプレクサ回路ＭＵＸ１と、選択信号Ｍ３及び
Ｍ４にもとづきＤＣＳを選択する第２のマルチプレクサ
回路ＭＵＸ２とを含む。
するダイバーシティ・マルチプレクサ７４を示し、これ
は選択信号Ｍ１及びＭ２にもとづきＰＣＳを選択する第
１のマルチプレクサ回路ＭＵＸ１と、選択信号Ｍ３及び
Ｍ４にもとづきＤＣＳを選択する第２のマルチプレクサ
回路ＭＵＸ２とを含む。
【００５５】図１３は、図９で導入されたデュアル・チ
ャネル・データ検出器１００の基本ブロックを示し、こ
れは入力として提供されるＰＣＳ及びＤＣＳの両方にも
とづき、パルス位置ＤＤＳを決定するデュアル・チャネ
ル記号検出器１０１（以下単にチャネル検出器１０１と
呼ぶ）を含み、更に、パルス位置情報を処理するために
設計された可変転送速度データ検出器１０３を含む。こ
の実施例では、チャネル検出器１０１により決定される
パルス位置が、４−ＰＰＭ記号のパルス位置である。チ
ャネル検出器１０１は、第３のクロック信号ＣＬＫ３を
可変転送速度データ検出器１０３に供給し、またチャネ
ル・マルチプレクサ７０により提供される更に別の入力
ＥＣＦを、２つの異なる検出モードの選択のために受信
する。チャネル検出器１０１及び可変転送速度データ検
出器１０３の両方は、同期ユニット６により提供される
クロック信号ＣＬＫ２及び制御信号ＣＴＬ２を使用す
る。可変転送速度データ検出器１０３は、受信データ信
号ＲＤ及び第４のクロック信号ＣＬＫ４を出力し、更に
別の入力として、データ転送速度低減率に関する情報を
伝搬する制御信号ＲＲを受信する。次に、デュアル・チ
ャネル記号検出器１０１（または単にチャネル検出器１
０１）について詳述する。
ャネル・データ検出器１００の基本ブロックを示し、こ
れは入力として提供されるＰＣＳ及びＤＣＳの両方にも
とづき、パルス位置ＤＤＳを決定するデュアル・チャネ
ル記号検出器１０１（以下単にチャネル検出器１０１と
呼ぶ）を含み、更に、パルス位置情報を処理するために
設計された可変転送速度データ検出器１０３を含む。こ
の実施例では、チャネル検出器１０１により決定される
パルス位置が、４−ＰＰＭ記号のパルス位置である。チ
ャネル検出器１０１は、第３のクロック信号ＣＬＫ３を
可変転送速度データ検出器１０３に供給し、またチャネ
ル・マルチプレクサ７０により提供される更に別の入力
ＥＣＦを、２つの異なる検出モードの選択のために受信
する。チャネル検出器１０１及び可変転送速度データ検
出器１０３の両方は、同期ユニット６により提供される
クロック信号ＣＬＫ２及び制御信号ＣＴＬ２を使用す
る。可変転送速度データ検出器１０３は、受信データ信
号ＲＤ及び第４のクロック信号ＣＬＫ４を出力し、更に
別の入力として、データ転送速度低減率に関する情報を
伝搬する制御信号ＲＲを受信する。次に、デュアル・チ
ャネル記号検出器１０１（または単にチャネル検出器１
０１）について詳述する。
【００５６】図１４は、チャネル品質比較器７３の要素
を示し、ジッタ・マルチプレクサ７６、ジッタ範囲等価
器７５、加算器ＡＤＤ、メモリＲＯＭ、比較器ＣＰ、及
び記憶ラッチＬを含む。記憶ラッチはその出力信号ＥＣ
Ｆをチャネル検出器１０１に転送する。ジッタ・マルチ
プレクサ７６はその入力Ｊ１、Ｊ２、Ｊ３をジッタ推定
器２から受信し、その選択信号Ｍ１、Ｍ２、Ｍ３、Ｍ４
を最小−最大値検出器７２から受信する。ジッタ・マル
チプレクサ７６は、ＰＣＳに含まれるジッタに対応する
１次チャネル・ジッタＰＣＪと、ＤＣＳに含まれるジッ
タに対応するダイバーシティ・チャネル・ジッタＤＣＪ
とを出力する。ＰＣＪの値に依存して、ジッタ範囲等価
器７５がメモリＲＯＭのアドレスＪＲを提供し、これに
応じてＲＯＭがしきい値ＪＲＴを出力する。加算器ＡＤ
Ｄが差ＪＤ＝ＤＣＪ−ＰＣＪを計算し、比較器ＣＰがそ
の入力がＪＲＴ＞ＪＤのとき、その出力をアサートす
る。制御信号ＣＴＬ１の値及びクロック信号ＣＬＫ１に
応じて、記憶ラッチＬが比較器ＣＰのバイナリ出力値を
記憶し、制御信号ＥＣＦを生成する。
を示し、ジッタ・マルチプレクサ７６、ジッタ範囲等価
器７５、加算器ＡＤＤ、メモリＲＯＭ、比較器ＣＰ、及
び記憶ラッチＬを含む。記憶ラッチはその出力信号ＥＣ
Ｆをチャネル検出器１０１に転送する。ジッタ・マルチ
プレクサ７６はその入力Ｊ１、Ｊ２、Ｊ３をジッタ推定
器２から受信し、その選択信号Ｍ１、Ｍ２、Ｍ３、Ｍ４
を最小−最大値検出器７２から受信する。ジッタ・マル
チプレクサ７６は、ＰＣＳに含まれるジッタに対応する
１次チャネル・ジッタＰＣＪと、ＤＣＳに含まれるジッ
タに対応するダイバーシティ・チャネル・ジッタＤＣＪ
とを出力する。ＰＣＪの値に依存して、ジッタ範囲等価
器７５がメモリＲＯＭのアドレスＪＲを提供し、これに
応じてＲＯＭがしきい値ＪＲＴを出力する。加算器ＡＤ
Ｄが差ＪＤ＝ＤＣＪ−ＰＣＪを計算し、比較器ＣＰがそ
の入力がＪＲＴ＞ＪＤのとき、その出力をアサートす
る。制御信号ＣＴＬ１の値及びクロック信号ＣＬＫ１に
応じて、記憶ラッチＬが比較器ＣＰのバイナリ出力値を
記憶し、制御信号ＥＣＦを生成する。
【００５７】図１５は、入力Ｊ１、Ｊ２、Ｊ３を有する
ジッタ・マルチプレクサ７６の概略図を示し、選択信号
Ｍ１及びＭ２にもとづきＰＣＪを選択する第３のマルチ
プレクサ回路ＭＵＸ３と、選択信号Ｍ３及びＭ４にもと
づきＤＣＪを選択する第４のマルチプレクサ回路ＭＵＸ
４とを含む。
ジッタ・マルチプレクサ７６の概略図を示し、選択信号
Ｍ１及びＭ２にもとづきＰＣＪを選択する第３のマルチ
プレクサ回路ＭＵＸ３と、選択信号Ｍ３及びＭ４にもと
づきＤＣＪを選択する第４のマルチプレクサ回路ＭＵＸ
４とを含む。
【００５８】図１６は、ジッタ範囲等価器７５の詳細を
示し、これは３つの比較器ＣＰ１、ＣＰ２、ＣＰ３を用
いることにより、ＰＣＪ入力から、メモリＲＯＭの２つ
のアドレス・ビットＪＲ＝（ａ１、ａ２）を導出する。
これらの比較器はバイナリ値をそれぞれの出力Ｏ１、Ｏ
２、Ｏ３に割当てる。各比較器ＣＰ１、ＣＰ２、ＣＰ３
の出力は、比較器の正入力値（＋とラベル付けされる）
が、それぞれの負入力（−とラベル付けされる）に供給
されるしきい値ＪＴ１、ＪＴ２、ＪＴ３よりも大きい場
合にだけ、アサートされる（すなわちデジタル論理の真
レベルを取る）。
示し、これは３つの比較器ＣＰ１、ＣＰ２、ＣＰ３を用
いることにより、ＰＣＪ入力から、メモリＲＯＭの２つ
のアドレス・ビットＪＲ＝（ａ１、ａ２）を導出する。
これらの比較器はバイナリ値をそれぞれの出力Ｏ１、Ｏ
２、Ｏ３に割当てる。各比較器ＣＰ１、ＣＰ２、ＣＰ３
の出力は、比較器の正入力値（＋とラベル付けされる）
が、それぞれの負入力（−とラベル付けされる）に供給
されるしきい値ＪＴ１、ＪＴ２、ＪＴ３よりも大きい場
合にだけ、アサートされる（すなわちデジタル論理の真
レベルを取る）。
【００５９】図１７は、チャネル検出器１０１の概略図
を示し、これは最適な信号品質指標ＰＣＳを有する第１
のデジタル信号の入力と、次善の信号品質指標ＤＣＳを
有する第２のデジタル信号の入力とにもとづき、その出
力において、ＤＤＳ＝［ｃ１、ｃ２、ｃ３、ｃ４］とし
て示されるパルス位置を決定する。チャネル検出器１０
１は更に、ＰＣＳの少なくとも１記号を記憶する第１の
記憶ユニット１０２と、ＤＣＳの少なくとも１記号を記
憶する第２の記憶ユニット１０４とを含み、これらの両
方の記憶ユニットは前に定義したクロック信号ＣＬＫ２
により駆動される。チャネル検出器１０１は更に、少な
くとも１つの確率テーブル１１０を含む決定ユニット１
１８を含み、これはＰＣＳ及びＤＣＳが受信されると
き、ＰＣＳの少なくとも１記号と、ＤＣＳの少なくとも
１記号とによりアドレス指定されて、決定ユニット１１
８の出力において、ｄ１及びｄ２で示される２ビットを
提供する。そして、これらが４−ＰＰＭ記号マッピング
回路１１９に供給され、次のテーブルに従いパルス位置
ＤＤＳを生成する。
を示し、これは最適な信号品質指標ＰＣＳを有する第１
のデジタル信号の入力と、次善の信号品質指標ＤＣＳを
有する第２のデジタル信号の入力とにもとづき、その出
力において、ＤＤＳ＝［ｃ１、ｃ２、ｃ３、ｃ４］とし
て示されるパルス位置を決定する。チャネル検出器１０
１は更に、ＰＣＳの少なくとも１記号を記憶する第１の
記憶ユニット１０２と、ＤＣＳの少なくとも１記号を記
憶する第２の記憶ユニット１０４とを含み、これらの両
方の記憶ユニットは前に定義したクロック信号ＣＬＫ２
により駆動される。チャネル検出器１０１は更に、少な
くとも１つの確率テーブル１１０を含む決定ユニット１
１８を含み、これはＰＣＳ及びＤＣＳが受信されると
き、ＰＣＳの少なくとも１記号と、ＤＣＳの少なくとも
１記号とによりアドレス指定されて、決定ユニット１１
８の出力において、ｄ１及びｄ２で示される２ビットを
提供する。そして、これらが４−ＰＰＭ記号マッピング
回路１１９に供給され、次のテーブルに従いパルス位置
ＤＤＳを生成する。
【表１】
決定ユニット118の出力 4-PPMのハ゜ルス位置 確率テーフ゛ル110のエントリ
[d1,d2] DDS=[c1,c2,c3,c4] ハ゜ルスのチッフ゜番号
[0,0] [1,0,0,0] 1
[0,1] [0,1,0,0] 2
[1,0] [0,0,1,0] 3
[1,1] [0,0,0,1] 4
【００６０】パルス位置ＤＤＳを表す４ビットｃ１、ｃ
２、ｃ３、ｃ４が、クロック信号ＣＬＫ３により駆動さ
れる記憶ラッチＰＬに記憶される。ここでＣＬＫ３は、
４分周クロック分周器１０５により、前に定義されたク
ロック信号ＣＬＫ２と、前に定義された制御信号ＣＴＬ
２とから導出される。具体的には、クロック信号ＣＬＫ
３と４−ＰＰＭ記号境界との同期を取るために、制御信
号ＣＴＬ２が４分周器１０５のリセット入力ＲＥＳに接
続される。決定ユニット１１８への更に別の入力とし
て、ＥＣＦがチャネル品質比較器７３により提供され、
２つの異なる確率テーブル１１０すなわちＲＯＭ＿０及
びＲＯＭ＿１の間の選択により、異なる検出モードを可
能にする。ここではＥＣＦ＝０の時、検出モードＲＯＭ
＿０がイネーブルされ、ＥＣＦ＝１の時、任意の検出モ
ードＲＯＭ＿１がイネーブルされる。図示のチャネル検
出器１０１は、一般的な単一チャネル・データ検出器７
に比較して、信号対雑音比の点で有効利得を達成する。
２、ｃ３、ｃ４が、クロック信号ＣＬＫ３により駆動さ
れる記憶ラッチＰＬに記憶される。ここでＣＬＫ３は、
４分周クロック分周器１０５により、前に定義されたク
ロック信号ＣＬＫ２と、前に定義された制御信号ＣＴＬ
２とから導出される。具体的には、クロック信号ＣＬＫ
３と４−ＰＰＭ記号境界との同期を取るために、制御信
号ＣＴＬ２が４分周器１０５のリセット入力ＲＥＳに接
続される。決定ユニット１１８への更に別の入力とし
て、ＥＣＦがチャネル品質比較器７３により提供され、
２つの異なる確率テーブル１１０すなわちＲＯＭ＿０及
びＲＯＭ＿１の間の選択により、異なる検出モードを可
能にする。ここではＥＣＦ＝０の時、検出モードＲＯＭ
＿０がイネーブルされ、ＥＣＦ＝１の時、任意の検出モ
ードＲＯＭ＿１がイネーブルされる。図示のチャネル検
出器１０１は、一般的な単一チャネル・データ検出器７
に比較して、信号対雑音比の点で有効利得を達成する。
【００６１】図１８は、決定ユニット１１８の内容の例
を、ＲＯＭ＿０として示される確率テーブル１１０の形
式で表すものである。このテーブルは、制御信号ＥＣＦ
＝０のときの、決定ユニット１１８のアドレス及び内容
を定義する。アドレス・ビットが、図１７に示されるよ
うに、第１の記憶ユニット１０２のラッチＬ１ｐ、Ｌ２
ｐ、Ｌ３ｐ、Ｌ４ｐにより保持されるＰＣＳの４つのサ
ンプルと、第２の記憶ユニット１０４のラッチＬ１ｄ、
Ｌ２ｄ、Ｌ３ｄ、Ｌ４ｄにより保持されるＤＣＳの４つ
のサンプルとから構成され、これらのアドレス・ビット
が図１８のテーブルでは、１０進値で示される。図示の
テーブルにおいて、最下位ビットが最右端の位置に示さ
れる。各アドレス・テーブル・エントリは４−ＰＰＭ記
号を表し、エントリの番号は、前記テーブルにおいて定
義された４−ＰＰＭ記号マッピング規則に従い、パルス
を伝搬する記号チップの位置を定義する。この確率テー
ブルＲＯＭ＿０は、非対称デュアル・チャネル記号検出
器１０１を表す非対称確率テーブル１１０であり、これ
はＰＣＳが常にＤＣＳよりも良品質であることを前提と
して設計されたものである。
を、ＲＯＭ＿０として示される確率テーブル１１０の形
式で表すものである。このテーブルは、制御信号ＥＣＦ
＝０のときの、決定ユニット１１８のアドレス及び内容
を定義する。アドレス・ビットが、図１７に示されるよ
うに、第１の記憶ユニット１０２のラッチＬ１ｐ、Ｌ２
ｐ、Ｌ３ｐ、Ｌ４ｐにより保持されるＰＣＳの４つのサ
ンプルと、第２の記憶ユニット１０４のラッチＬ１ｄ、
Ｌ２ｄ、Ｌ３ｄ、Ｌ４ｄにより保持されるＤＣＳの４つ
のサンプルとから構成され、これらのアドレス・ビット
が図１８のテーブルでは、１０進値で示される。図示の
テーブルにおいて、最下位ビットが最右端の位置に示さ
れる。各アドレス・テーブル・エントリは４−ＰＰＭ記
号を表し、エントリの番号は、前記テーブルにおいて定
義された４−ＰＰＭ記号マッピング規則に従い、パルス
を伝搬する記号チップの位置を定義する。この確率テー
ブルＲＯＭ＿０は、非対称デュアル・チャネル記号検出
器１０１を表す非対称確率テーブル１１０であり、これ
はＰＣＳが常にＤＣＳよりも良品質であることを前提と
して設計されたものである。
【００６２】図１９は、決定ユニット１１８の内容の別
の例を、ＲＯＭ＿１として示される確率テーブル１１０
の形式で表すものである。このテーブルは、制御信号Ｅ
ＣＦ＝１のときの、決定ユニット１１８のアドレス及び
内容を定義する。アドレス・ビットが、図１７に示され
るように、第１の記憶ユニット１０２のラッチＬ１ｐ、
Ｌ２ｐ、Ｌ３ｐ、Ｌ４ｐにより保持されるＰＣＳの４つ
のサンプルと、第２の記憶ユニット１０４のラッチＬ１
ｄ、Ｌ２ｄ、Ｌ３ｄ、Ｌ４ｄにより保持されるＤＣＳの
４つのサンプルとから構成され、これらのアドレス・ビ
ットが図１９のテーブルでは、１０進値で示される。図
示のテーブルにおいて、最下位ビットが最右端の位置に
示される。各アドレス・テーブル・エントリは４−ＰＰ
Ｍ記号を表し、エントリの番号は、前記テーブルにおい
て定義された４−ＰＰＭ記号マッピング規則に従い、パ
ルスを伝搬する記号チップの位置を定義する。この確率
テーブルＲＯＭ＿１は、対称デュアル・チャネル・デー
タ検出器１０１を表す対称確率テーブル１１０であり、
これはＰＣＳ及びＤＣＳが等品質であることを前提とし
て設計されたものである。
の例を、ＲＯＭ＿１として示される確率テーブル１１０
の形式で表すものである。このテーブルは、制御信号Ｅ
ＣＦ＝１のときの、決定ユニット１１８のアドレス及び
内容を定義する。アドレス・ビットが、図１７に示され
るように、第１の記憶ユニット１０２のラッチＬ１ｐ、
Ｌ２ｐ、Ｌ３ｐ、Ｌ４ｐにより保持されるＰＣＳの４つ
のサンプルと、第２の記憶ユニット１０４のラッチＬ１
ｄ、Ｌ２ｄ、Ｌ３ｄ、Ｌ４ｄにより保持されるＤＣＳの
４つのサンプルとから構成され、これらのアドレス・ビ
ットが図１９のテーブルでは、１０進値で示される。図
示のテーブルにおいて、最下位ビットが最右端の位置に
示される。各アドレス・テーブル・エントリは４−ＰＰ
Ｍ記号を表し、エントリの番号は、前記テーブルにおい
て定義された４−ＰＰＭ記号マッピング規則に従い、パ
ルスを伝搬する記号チップの位置を定義する。この確率
テーブルＲＯＭ＿１は、対称デュアル・チャネル・デー
タ検出器１０１を表す対称確率テーブル１１０であり、
これはＰＣＳ及びＤＣＳが等品質であることを前提とし
て設計されたものである。
【００６３】図２０は、図９に示した３つのトランシー
バＴＲ１、ＴＲ２、ＴＲ３、及び付随する出力信号それ
ぞれＳ１、Ｓ２、Ｓ３を有する構成と同じ概略図を示
し、これらの信号が受信機システム８０に供給される。
受信機システム８０は、チャネル・マルチプレクサ７０
と、同期のためのユニット６と、デュアル・チャネル・
データ検出器１００とを有する。但し、図９との違い
は、図２０のデュアル・チャネル・データ検出器１００
は、不当第１記号フラグＩＰＳＦとラベル付けされる第
１の信号ビットと、不当ダイバーシティ記号フラグＩＤ
ＳＦとラベル付けされる第２の信号ビットとを生成し、
出力する点である。次に、これらの追加の信号を生成及
び使用する方法について述べることにする。
バＴＲ１、ＴＲ２、ＴＲ３、及び付随する出力信号それ
ぞれＳ１、Ｓ２、Ｓ３を有する構成と同じ概略図を示
し、これらの信号が受信機システム８０に供給される。
受信機システム８０は、チャネル・マルチプレクサ７０
と、同期のためのユニット６と、デュアル・チャネル・
データ検出器１００とを有する。但し、図９との違い
は、図２０のデュアル・チャネル・データ検出器１００
は、不当第１記号フラグＩＰＳＦとラベル付けされる第
１の信号ビットと、不当ダイバーシティ記号フラグＩＤ
ＳＦとラベル付けされる第２の信号ビットとを生成し、
出力する点である。次に、これらの追加の信号を生成及
び使用する方法について述べることにする。
【００６４】図２１は、図１３に示したデュアル・チャ
ネル・データ検出器１００と同一の基本ブロックを示
し、これは入力として提供されるＰＣＳ及びＤＣＳの両
方にもとづき、パルス位置ＤＤＳを決定するチャネル検
出器１０１を含み、更に、パルス位置を処理するために
設計された可変転送速度データ検出器１０３を含む。但
し、図１３との違いは、図２１のデュアル・チャネル・
データ検出器１００は、ＩＰＳＦとラベル付けされる第
１の信号ビットと、ＩＤＳＦとラベル付けされる第２の
信号ビットとを生成し、出力する点である。次に、これ
らの追加の信号を生成する方法について述べることにす
る。
ネル・データ検出器１００と同一の基本ブロックを示
し、これは入力として提供されるＰＣＳ及びＤＣＳの両
方にもとづき、パルス位置ＤＤＳを決定するチャネル検
出器１０１を含み、更に、パルス位置を処理するために
設計された可変転送速度データ検出器１０３を含む。但
し、図１３との違いは、図２１のデュアル・チャネル・
データ検出器１００は、ＩＰＳＦとラベル付けされる第
１の信号ビットと、ＩＤＳＦとラベル付けされる第２の
信号ビットとを生成し、出力する点である。次に、これ
らの追加の信号を生成する方法について述べることにす
る。
【００６５】図２２は、図１７に示したチャネル検出器
１０１と同一の概略図を示し、これは最適な信号品質指
標ＰＣＳを有する第１のデジタル信号の入力と、次善の
信号品質指標ＤＣＳを有する第２のデジタル信号の入力
とにもとづき、その出力において、ＤＤＳ＝［ｃ１、ｃ
２、ｃ３、ｃ４］として示されるパルス位置を決定す
る。但し、図１７との違いは、決定ユニット１１８が、
図１７に従い導入され、図１８で述べられた少なくとも
１つの確率テーブル１１０を含むだけでなく、第１の指
示ビットｆ１及び第２の指示ビットｆ２をそれぞれ出力
する指示テーブルを含む点である。指示ビットｆ１及び
ｆ２は、それぞれＰＣＳ及びＤＣＳの誤り統計を導出す
るために使用され、導出された誤り統計は、４−ＰＰＭ
／可変転送速度ユニットにおいて、適切なデータ転送速
度低減率ＲＲを決定するために使用される。明瞭化のた
め、指示テーブル及び４−ＰＰＭ／可変転送速度ユニッ
トは、図２２では示されていない。ＰＣＳ及びＤＣＳが
受信される場合に、第１の記憶ユニット１０２内の４つ
のサンプルが不当な４−ＰＰＭ記号を表すとき、第１の
指示ビットｆ１だけがアサートされ（すなわちデジタル
論理の真レベルを取る）、他方、第２の記憶ユニット１
０４内の４つのサンプルが不当な４−ＰＰＭ記号を表す
とき、第２の指示ビットｆ２だけがアサートされる（す
なわちデジタル論理の真レベルを取る）。指示ビットｆ
１及びｆ２の両方は、クロック信号ＣＬＫ３により駆動
される記憶ラッチＰＬに記憶される。ここでクロック信
号ＣＬＫ３は、４分周クロック分周器１０５により、前
に定義されたクロック信号ＣＬＫ２と、前に定義された
制御信号ＣＴＬ２とから導出される。具体的には、クロ
ック信号ＣＬＫ３と４−ＰＰＭ記号境界との同期を取る
ために、制御信号ＣＴＬ２が４分周器１０５のリセット
入力ＲＥＳに接続される。
１０１と同一の概略図を示し、これは最適な信号品質指
標ＰＣＳを有する第１のデジタル信号の入力と、次善の
信号品質指標ＤＣＳを有する第２のデジタル信号の入力
とにもとづき、その出力において、ＤＤＳ＝［ｃ１、ｃ
２、ｃ３、ｃ４］として示されるパルス位置を決定す
る。但し、図１７との違いは、決定ユニット１１８が、
図１７に従い導入され、図１８で述べられた少なくとも
１つの確率テーブル１１０を含むだけでなく、第１の指
示ビットｆ１及び第２の指示ビットｆ２をそれぞれ出力
する指示テーブルを含む点である。指示ビットｆ１及び
ｆ２は、それぞれＰＣＳ及びＤＣＳの誤り統計を導出す
るために使用され、導出された誤り統計は、４−ＰＰＭ
／可変転送速度ユニットにおいて、適切なデータ転送速
度低減率ＲＲを決定するために使用される。明瞭化のた
め、指示テーブル及び４−ＰＰＭ／可変転送速度ユニッ
トは、図２２では示されていない。ＰＣＳ及びＤＣＳが
受信される場合に、第１の記憶ユニット１０２内の４つ
のサンプルが不当な４−ＰＰＭ記号を表すとき、第１の
指示ビットｆ１だけがアサートされ（すなわちデジタル
論理の真レベルを取る）、他方、第２の記憶ユニット１
０４内の４つのサンプルが不当な４−ＰＰＭ記号を表す
とき、第２の指示ビットｆ２だけがアサートされる（す
なわちデジタル論理の真レベルを取る）。指示ビットｆ
１及びｆ２の両方は、クロック信号ＣＬＫ３により駆動
される記憶ラッチＰＬに記憶される。ここでクロック信
号ＣＬＫ３は、４分周クロック分周器１０５により、前
に定義されたクロック信号ＣＬＫ２と、前に定義された
制御信号ＣＴＬ２とから導出される。具体的には、クロ
ック信号ＣＬＫ３と４−ＰＰＭ記号境界との同期を取る
ために、制御信号ＣＴＬ２が４分周器１０５のリセット
入力ＲＥＳに接続される。
【００６６】図２３は、図１７に示したチャネル検出器
１０１と同一の概略図を示し、これは最適な信号品質指
標ＰＣＳを有する第１のデジタル信号の入力と、次善の
信号品質指標ＤＣＳを有する第２のデジタル信号の入力
とにもとづき、その出力において、ＤＤＳ＝［ｃ１、ｃ
２、ｃ３、ｃ４］として示されるパルス位置を決定す
る。但し、図１７との違いは、第１の指示ビットｆ１及
び第２の指示ビットｆ２をそれぞれ生成し、出力する２
つの不当記号検出器１２２を含むことである。ＰＣＳ及
びＤＣＳが受信される場合に、第１の記憶ユニット１０
２内の４つのサンプルが不当な４−ＰＰＭ記号を表すと
き、第１の指示ビットｆ１だけがアサートされ（すなわ
ちデジタル論理の真レベルを取る）、他方、第２の記憶
ユニット１０４内の４つのサンプルが不当な４−ＰＰＭ
記号を表すとき、第２の指示ビットｆ２だけがアサート
される（すなわちデジタル論理の真レベルを取る）。指
示ビットｆ１及びｆ２の両方は、クロック信号ＣＬＫ３
により駆動される記憶ラッチＰＬに記憶される。ここで
クロック信号ＣＬＫ３は、４分周クロック分周器１０５
により、前に定義されたクロック信号ＣＬＫ２と、前に
定義された制御信号ＣＴＬ２とから導出される。具体的
には、クロック信号ＣＬＫ３と４−ＰＰＭ記号境界との
同期を取るために、制御信号ＣＴＬ２が４分周器１０５
のリセット入力ＲＥＳに接続される。前述のように、指
示ビットｆ１及びｆ２が、それぞれＰＣＳ及びＤＣＳの
誤り統計を導出するために使用され、データ転送速度低
減率ＲＲを決定することを可能にする。
１０１と同一の概略図を示し、これは最適な信号品質指
標ＰＣＳを有する第１のデジタル信号の入力と、次善の
信号品質指標ＤＣＳを有する第２のデジタル信号の入力
とにもとづき、その出力において、ＤＤＳ＝［ｃ１、ｃ
２、ｃ３、ｃ４］として示されるパルス位置を決定す
る。但し、図１７との違いは、第１の指示ビットｆ１及
び第２の指示ビットｆ２をそれぞれ生成し、出力する２
つの不当記号検出器１２２を含むことである。ＰＣＳ及
びＤＣＳが受信される場合に、第１の記憶ユニット１０
２内の４つのサンプルが不当な４−ＰＰＭ記号を表すと
き、第１の指示ビットｆ１だけがアサートされ（すなわ
ちデジタル論理の真レベルを取る）、他方、第２の記憶
ユニット１０４内の４つのサンプルが不当な４−ＰＰＭ
記号を表すとき、第２の指示ビットｆ２だけがアサート
される（すなわちデジタル論理の真レベルを取る）。指
示ビットｆ１及びｆ２の両方は、クロック信号ＣＬＫ３
により駆動される記憶ラッチＰＬに記憶される。ここで
クロック信号ＣＬＫ３は、４分周クロック分周器１０５
により、前に定義されたクロック信号ＣＬＫ２と、前に
定義された制御信号ＣＴＬ２とから導出される。具体的
には、クロック信号ＣＬＫ３と４−ＰＰＭ記号境界との
同期を取るために、制御信号ＣＴＬ２が４分周器１０５
のリセット入力ＲＥＳに接続される。前述のように、指
示ビットｆ１及びｆ２が、それぞれＰＣＳ及びＤＣＳの
誤り統計を導出するために使用され、データ転送速度低
減率ＲＲを決定することを可能にする。
【００６７】ここで開示された任意の実施例は、他の１
つのまたは幾つかの前述の実施例と組み合わされてもよ
い。このことは、実施例の１つ以上のフィーチャについ
ても可能である。またここで述べたステップは、所与の
順序で実行される必要はない。これらのステップは、少
なくともある程度までは、他の任意の順序で実行され得
る。
つのまたは幾つかの前述の実施例と組み合わされてもよ
い。このことは、実施例の１つ以上のフィーチャについ
ても可能である。またここで述べたステップは、所与の
順序で実行される必要はない。これらのステップは、少
なくともある程度までは、他の任意の順序で実行され得
る。
【００６８】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００６９】（１）デジタル信号Ｓの品質を決定する装
置２であって、クロック・サイクルＣＬＫを用いて、定
義パルス幅につき、前記デジタル信号Ｓのｎ個（ｎ≧
１）のサンプルをサンプリングするサンプラ１０と、サ
ンプリングされた前記デジタル信号のパルスのエッジを
検出するエッジ検出器２０と、前記エッジ検出器により
検出されたエッジ間の前記クロック・サイクルを計数す
るカウンタ３０と、計数された前記クロック・サイクル
ＥＥＣを記憶済みの基準値ＥＥＣ0と比較し、前記デジ
タル信号Ｓの瞬間品質の指標として、偏差値ＲＪを提供
する偏差検出器４０とを含む装置。 （２）前記偏差値ＲＪに応答して、絶対偏差値ＬＰＪを
生成する絶対値リミッタ・ユニット４２と、前記絶対偏
差値ＰＪを記憶する記憶ラッチ４３とを含む、前記
（１）記載の装置。 （３）前記絶対偏差値ＰＪに応答して、信号品質指標Ｊ
を生成する漏洩積分器５０を含む、前記（１）記載の装
置。 （４）前記漏洩積分器５０が２-m（ｍ≧０）の形式の２
の累乗の値を有する漏洩率βを有し、βが０＜β≦１の
範囲である、前記（３）記載の装置。 （５）前記エッジ検出器２０が第１のサンプル値及び少
なくとも１つの第２のサンプル値にもとづきエッジ検出
を行う、前記（１）記載の装置。 （６）前記カウンタ３０がモジュロＮカウンタであるア
ップカウンタを含み、Ｎが整数である、前記（１）記載
の装置。 （７）偏差検出器４０が正または負の偏差値ＲＪを提供
する比較器４４を含む、前記（１）記載の装置。 （８）前記デジタル信号Ｓがパルス位置変調ＰＰＭを含
むパルス変調によりエンコードされ、前記デジタル信号
Ｓが、プリアンブルを含むヘッダ・フィールドと、デー
タ・フィールドとを少なくとも含むフレームにより伝搬
されるデータを表す、前記（１）記載の装置。 （９）前記デジタル信号Ｓの品質が前記プリアンブル内
で決定可能である、前記（８）記載の装置。 （１０）前記デジタル信号Ｓが４−ＰＰＭ信号の赤外線
信号を含む、前記（１）記載の装置。 （１１）前記デジタル信号Ｓがデータを含まない雑音性
の信号を含む、前記（１）記載の装置。 （１２）複数のチャネルと、前記チャネルのサブセット
を選択する論理（６２、６４；７２、７３、７４）と、
前記チャネルの各々に関連付けられる、前記（１）乃至
（１１）のいずれかに記載の前記装置２とを含むセレク
タ（６０；７０）。 （１３）前記論理（６２、６４）が、最適な信号品質指
標ＰＣＳを有する１デジタル信号を検出する最小値検出
器６２と、前記ＰＣＳを選択する１次マルチプレクサ６
４とを含む、前記（１２）記載のセレクタ６０。 （１４）前記論理（７２、７４）が、最適な信号品質指
標ＰＣＳを有する第１のデジタル信号と、次善の品質指
標ＤＣＳを有する第２のデジタル信号とを検出する最小
−最大値検出器７２と、前記ＰＣＳ及びＤＣＳを選択す
るダイバーシティ・マルチプレクサ７４とを含む、前記
（１２）記載のセレクタ７０。 （１５）前記論理７３が、制御信号ＥＣＦを提供するチ
ャネル品質比較器７３を含む、前記（１４）記載のセレ
クタ７０。 （１６）前記（１４）または（１５）記載のチャネル・
マルチプレクサ７０と、最適な信号品質指標ＰＣＳを有
する前記第１のデジタル信号、及び次善の品質指標ＤＣ
Ｓを有する前記第２のデジタル信号にもとづき、パルス
位置を決定するチャネル検出器１０１とを含む受信機シ
ステム８０であって、前記最適な信号品質指標ＰＣＳを
有する前記第１のデジタル信号の少なくとも１記号を記
憶する第１の記憶ユニット１０２と、前記次善の信号品
質指標ＤＣＳを有する前記第２のデジタル信号の少なく
とも１記号を記憶する第２の記憶ユニット１０４と、前
記第１及び第２のデジタル信号（ＰＣＳ、ＤＣＳ）が受
信される場合に、前記第１のデジタル信号の少なくとも
１記号と、前記第２のデジタル信号の少なくとも１記号
とによりアドレス指定され、前記パルス位置ＤＤＳとし
て定義される値を提供する確率テーブル１１０を含む決
定ユニット１１８とを含む受信機システム。 （１７）デジタル信号Ｓの品質を決定する方法であっ
て、定義パルス幅につき、前記デジタル信号Ｓのｎ個
（ｎ≧１）のサンプルをサンプリングするステップと、
サンプリングされた前記デジタル信号のパルスのエッジ
を検出するステップと、検出された前記エッジ間のクロ
ック・サイクルを計数するステップと、計数された前記
クロック・サイクルＥＥＣを記憶済みの基準値ＥＥＣ0
と比較し、前記デジタル信号Ｓの瞬間品質の指標とし
て、偏差値ＲＪを出力するステップとを含む方法。 （１８）前記偏差値ＲＪを、絶対偏差値ＬＰＪを提供す
る絶対値リミッタ・ユニット４２に供給し、前記絶対偏
差値ＬＰＪを、前記絶対値偏差値ＰＪを出力する記憶ラ
ッチ４３に供給するステップとを含む、前記（１７）記
載の方法。 （１９）前記絶対偏差値ＰＪを、信号品質指標Ｊを出力
する漏洩積分器５０に供給するステップを含む、前記
（１８）記載の方法。 （２０）最適な信号品質指標ＰＣＳを有する第１のデジ
タル信号を検出し、前記ＰＣＳを選択するステップを含
む、前記（１７）記載の方法。 （２１）次善の品質指標ＤＣＳを有する第２のデジタル
信号とを検出し、前記ＰＣＳ及びＤＣＳを選択するステ
ップを含む、前記（２０）記載の方法。 （２２）前記デジタル信号Ｓの品質が、前記デジタル信
号Ｓのプリアンブル内で決定される、前記（１７）記載
の方法。 （２３）前記デジタル信号Ｓの前記プリアンブル内で記
号の開始が認識される場合、前記第１のデジタル信号Ｐ
ＣＳ及び前記第２のデジタル信号ＤＣＳの選択が停止
し、前記第１のデジタル信号ＰＣＳ及び前記第２のデジ
タル信号ＤＣＳの選択が保存される、前記（２１）記載
の方法。 （２４）前記偏差値ＲＪ及び前記信号品質指標Ｊが、少
なくとも２つの、好適には３つのデジタル信号に対して
決定される、前記（１７）記載の方法。 （２５）前記（１７）乃至（２４）のいずれかに記載の
方法と、デジタル信号Ｓに対してパルス位置を決定する
ステップとを含む受信方法であって、前記デジタル信号
Ｓが、少なくとも第１のデジタル信号ＰＣＳ及び第２の
デジタル信号ＤＣＳとして受信されるものにおいて、確
率テーブル１１０を記憶するステップと、前記第１のデ
ジタル信号ＰＣＳの少なくとも１記号を記憶するステッ
プと、前記第２のデジタル信号ＤＣＳの少なくとも１記
号を記憶するステップと、前記第１のデジタル信号ＰＣ
Ｓの少なくとも１記号と、前記第２のデジタル信号ＤＣ
Ｓの少なくとも１記号とにより、前記確率テーブル１１
０をアドレス指定することにより、前記確率テーブル１
１０から前記パルス位置ＤＤＳとして定義される値を提
供するステップとを含む受信方法。
置２であって、クロック・サイクルＣＬＫを用いて、定
義パルス幅につき、前記デジタル信号Ｓのｎ個（ｎ≧
１）のサンプルをサンプリングするサンプラ１０と、サ
ンプリングされた前記デジタル信号のパルスのエッジを
検出するエッジ検出器２０と、前記エッジ検出器により
検出されたエッジ間の前記クロック・サイクルを計数す
るカウンタ３０と、計数された前記クロック・サイクル
ＥＥＣを記憶済みの基準値ＥＥＣ0と比較し、前記デジ
タル信号Ｓの瞬間品質の指標として、偏差値ＲＪを提供
する偏差検出器４０とを含む装置。 （２）前記偏差値ＲＪに応答して、絶対偏差値ＬＰＪを
生成する絶対値リミッタ・ユニット４２と、前記絶対偏
差値ＰＪを記憶する記憶ラッチ４３とを含む、前記
（１）記載の装置。 （３）前記絶対偏差値ＰＪに応答して、信号品質指標Ｊ
を生成する漏洩積分器５０を含む、前記（１）記載の装
置。 （４）前記漏洩積分器５０が２-m（ｍ≧０）の形式の２
の累乗の値を有する漏洩率βを有し、βが０＜β≦１の
範囲である、前記（３）記載の装置。 （５）前記エッジ検出器２０が第１のサンプル値及び少
なくとも１つの第２のサンプル値にもとづきエッジ検出
を行う、前記（１）記載の装置。 （６）前記カウンタ３０がモジュロＮカウンタであるア
ップカウンタを含み、Ｎが整数である、前記（１）記載
の装置。 （７）偏差検出器４０が正または負の偏差値ＲＪを提供
する比較器４４を含む、前記（１）記載の装置。 （８）前記デジタル信号Ｓがパルス位置変調ＰＰＭを含
むパルス変調によりエンコードされ、前記デジタル信号
Ｓが、プリアンブルを含むヘッダ・フィールドと、デー
タ・フィールドとを少なくとも含むフレームにより伝搬
されるデータを表す、前記（１）記載の装置。 （９）前記デジタル信号Ｓの品質が前記プリアンブル内
で決定可能である、前記（８）記載の装置。 （１０）前記デジタル信号Ｓが４−ＰＰＭ信号の赤外線
信号を含む、前記（１）記載の装置。 （１１）前記デジタル信号Ｓがデータを含まない雑音性
の信号を含む、前記（１）記載の装置。 （１２）複数のチャネルと、前記チャネルのサブセット
を選択する論理（６２、６４；７２、７３、７４）と、
前記チャネルの各々に関連付けられる、前記（１）乃至
（１１）のいずれかに記載の前記装置２とを含むセレク
タ（６０；７０）。 （１３）前記論理（６２、６４）が、最適な信号品質指
標ＰＣＳを有する１デジタル信号を検出する最小値検出
器６２と、前記ＰＣＳを選択する１次マルチプレクサ６
４とを含む、前記（１２）記載のセレクタ６０。 （１４）前記論理（７２、７４）が、最適な信号品質指
標ＰＣＳを有する第１のデジタル信号と、次善の品質指
標ＤＣＳを有する第２のデジタル信号とを検出する最小
−最大値検出器７２と、前記ＰＣＳ及びＤＣＳを選択す
るダイバーシティ・マルチプレクサ７４とを含む、前記
（１２）記載のセレクタ７０。 （１５）前記論理７３が、制御信号ＥＣＦを提供するチ
ャネル品質比較器７３を含む、前記（１４）記載のセレ
クタ７０。 （１６）前記（１４）または（１５）記載のチャネル・
マルチプレクサ７０と、最適な信号品質指標ＰＣＳを有
する前記第１のデジタル信号、及び次善の品質指標ＤＣ
Ｓを有する前記第２のデジタル信号にもとづき、パルス
位置を決定するチャネル検出器１０１とを含む受信機シ
ステム８０であって、前記最適な信号品質指標ＰＣＳを
有する前記第１のデジタル信号の少なくとも１記号を記
憶する第１の記憶ユニット１０２と、前記次善の信号品
質指標ＤＣＳを有する前記第２のデジタル信号の少なく
とも１記号を記憶する第２の記憶ユニット１０４と、前
記第１及び第２のデジタル信号（ＰＣＳ、ＤＣＳ）が受
信される場合に、前記第１のデジタル信号の少なくとも
１記号と、前記第２のデジタル信号の少なくとも１記号
とによりアドレス指定され、前記パルス位置ＤＤＳとし
て定義される値を提供する確率テーブル１１０を含む決
定ユニット１１８とを含む受信機システム。 （１７）デジタル信号Ｓの品質を決定する方法であっ
て、定義パルス幅につき、前記デジタル信号Ｓのｎ個
（ｎ≧１）のサンプルをサンプリングするステップと、
サンプリングされた前記デジタル信号のパルスのエッジ
を検出するステップと、検出された前記エッジ間のクロ
ック・サイクルを計数するステップと、計数された前記
クロック・サイクルＥＥＣを記憶済みの基準値ＥＥＣ0
と比較し、前記デジタル信号Ｓの瞬間品質の指標とし
て、偏差値ＲＪを出力するステップとを含む方法。 （１８）前記偏差値ＲＪを、絶対偏差値ＬＰＪを提供す
る絶対値リミッタ・ユニット４２に供給し、前記絶対偏
差値ＬＰＪを、前記絶対値偏差値ＰＪを出力する記憶ラ
ッチ４３に供給するステップとを含む、前記（１７）記
載の方法。 （１９）前記絶対偏差値ＰＪを、信号品質指標Ｊを出力
する漏洩積分器５０に供給するステップを含む、前記
（１８）記載の方法。 （２０）最適な信号品質指標ＰＣＳを有する第１のデジ
タル信号を検出し、前記ＰＣＳを選択するステップを含
む、前記（１７）記載の方法。 （２１）次善の品質指標ＤＣＳを有する第２のデジタル
信号とを検出し、前記ＰＣＳ及びＤＣＳを選択するステ
ップを含む、前記（２０）記載の方法。 （２２）前記デジタル信号Ｓの品質が、前記デジタル信
号Ｓのプリアンブル内で決定される、前記（１７）記載
の方法。 （２３）前記デジタル信号Ｓの前記プリアンブル内で記
号の開始が認識される場合、前記第１のデジタル信号Ｐ
ＣＳ及び前記第２のデジタル信号ＤＣＳの選択が停止
し、前記第１のデジタル信号ＰＣＳ及び前記第２のデジ
タル信号ＤＣＳの選択が保存される、前記（２１）記載
の方法。 （２４）前記偏差値ＲＪ及び前記信号品質指標Ｊが、少
なくとも２つの、好適には３つのデジタル信号に対して
決定される、前記（１７）記載の方法。 （２５）前記（１７）乃至（２４）のいずれかに記載の
方法と、デジタル信号Ｓに対してパルス位置を決定する
ステップとを含む受信方法であって、前記デジタル信号
Ｓが、少なくとも第１のデジタル信号ＰＣＳ及び第２の
デジタル信号ＤＣＳとして受信されるものにおいて、確
率テーブル１１０を記憶するステップと、前記第１のデ
ジタル信号ＰＣＳの少なくとも１記号を記憶するステッ
プと、前記第２のデジタル信号ＤＣＳの少なくとも１記
号を記憶するステップと、前記第１のデジタル信号ＰＣ
Ｓの少なくとも１記号と、前記第２のデジタル信号ＤＣ
Ｓの少なくとも１記号とにより、前記確率テーブル１１
０をアドレス指定することにより、前記確率テーブル１
１０から前記パルス位置ＤＤＳとして定義される値を提
供するステップとを含む受信方法。
【図１】３つのトランシーバと、付随信号と、チャネル
・セレクタと、同期及びデータ検出のためのユニットと
を有する、本発明に従う構成の概略図である。
・セレクタと、同期及びデータ検出のためのユニットと
を有する、本発明に従う構成の概略図である。
【図２】データ同期検出器、フェーズ・ロックド・ルー
プ、発振器、及びプリアンブル検出器を含む同期ユニッ
トのブロック図である。
プ、発振器、及びプリアンブル検出器を含む同期ユニッ
トのブロック図である。
【図３】各チャネルに対するジッタ推定器と、最小値検
出器と、最適な信号品質指標を有する１デジタル信号を
選択する１次マルチプレクサとを含むチャネル・セレク
タの概略図である。
出器と、最適な信号品質指標を有する１デジタル信号を
選択する１次マルチプレクサとを含むチャネル・セレク
タの概略図である。
【図４】サンプラ、エッジ検出器、カウンタ、偏差検出
器、及び漏洩積分器を含むジッタ推定器の主要ブロック
図である。
器、及び漏洩積分器を含むジッタ推定器の主要ブロック
図である。
【図５】３つの値を比較し、１次マルチプレクサのため
に選択信号を生成し、それらを記憶ラッチに記憶する最
小値検出器を示す図である。
に選択信号を生成し、それらを記憶ラッチに記憶する最
小値検出器を示す図である。
【図６】ジッタ検出器と、２つの加算器、漏洩率乗算
器、正値リミッタ、及びクロック式記憶ラッチから成る
漏洩積分器とを含む、ジッタ推定器の要素を示す図であ
る。
器、正値リミッタ、及びクロック式記憶ラッチから成る
漏洩積分器とを含む、ジッタ推定器の要素を示す図であ
る。
【図７】エッジ検出器及びカウンタと、加算器、絶対値
リミッタ、及びクロック式記憶ラッチを含む偏差検出器
とを含み、出力が漏洩積分器に供給されるジッタ検出器
のブロック図である。
リミッタ、及びクロック式記憶ラッチを含む偏差検出器
とを含み、出力が漏洩積分器に供給されるジッタ検出器
のブロック図である。
【図８】エッジ検出制御のための比較器と、入力信号の
４つの最も最近のサンプルを保持する４つのクロック式
記憶ラッチとを含む、デュアル・モード・エッジ検出器
の回路図である。
４つの最も最近のサンプルを保持する４つのクロック式
記憶ラッチとを含む、デュアル・モード・エッジ検出器
の回路図である。
【図９】３つのトランシーバと、付随信号と、第１のデ
ジタル信号及び第２のデジタル信号を選択するチャネル
・マルチプレクサと、同期のためのユニットと、デュア
ル・チャネル・データ検出器とを有する構成の概略図で
ある。
ジタル信号及び第２のデジタル信号を選択するチャネル
・マルチプレクサと、同期のためのユニットと、デュア
ル・チャネル・データ検出器とを有する構成の概略図で
ある。
【図１０】各チャネルに対するジッタ推定器と、最小−
最大値検出器と、ダイバーシティ・マルチプレクサと、
チャネル品質比較器とを含むチャネル・マルチプレクサ
の詳細図である。
最大値検出器と、ダイバーシティ・マルチプレクサと、
チャネル品質比較器とを含むチャネル・マルチプレクサ
の詳細図である。
【図１１】３つの値を比較し、第１のマルチプレクサ回
路及び第２のマルチプレクサ回路のために制御信号を生
成し、それらを記憶ラッチに記憶する最小−最大値検出
器の概略図である。
路及び第２のマルチプレクサ回路のために制御信号を生
成し、それらを記憶ラッチに記憶する最小−最大値検出
器の概略図である。
【図１２】第１のデジタル信号及び第２のデジタル信号
を選択するダイバーシティ・マルチプレクサの概略図で
ある。
を選択するダイバーシティ・マルチプレクサの概略図で
ある。
【図１３】デュアル・チャネル記号検出器及び可変レー
ト・データ検出器を有するデュアル・チャネル・データ
検出器の基本ブロックを示す図である。
ト・データ検出器を有するデュアル・チャネル・データ
検出器の基本ブロックを示す図である。
【図１４】ジッタ・マルチプレクサ、ジッタ範囲等価
器、メモリ・ユニット、加算器、比較器、及びクロック
式記憶ラッチを有するチャネル品質比較器のブロック図
である。
器、メモリ・ユニット、加算器、比較器、及びクロック
式記憶ラッチを有するチャネル品質比較器のブロック図
である。
【図１５】第１及び第２のジッタ値の選択のための第１
及び第２のジッタ・マルチプレクサを示す図である。
及び第２のジッタ・マルチプレクサを示す図である。
【図１６】３つの比較器及びデジタル論理回路を有する
ジッタ範囲等価器の概略図である。
ジッタ範囲等価器の概略図である。
【図１７】第１のデジタル信号の最後の４つのサンプル
を保持する第１の記憶ユニットと、第２のデジタル信号
の最後の４つのサンプルを保持する第２の記憶ユニット
と、確率テーブルを有する決定ユニットと、４除算回路
と、検出パルス位置を保持する記憶ラッチに信号を供給
する論理回路とを有するデュアル・チャネル記号検出
器、または単にチャネル検出器とも呼ばれるユニットの
概略図である。
を保持する第１の記憶ユニットと、第２のデジタル信号
の最後の４つのサンプルを保持する第２の記憶ユニット
と、確率テーブルを有する決定ユニットと、４除算回路
と、検出パルス位置を保持する記憶ラッチに信号を供給
する論理回路とを有するデュアル・チャネル記号検出
器、または単にチャネル検出器とも呼ばれるユニットの
概略図である。
【図１８】４ＰＰＭ記号値を保持する事前計算確率テー
ブルの例を示す図である。
ブルの例を示す図である。
【図１９】４ＰＰＭ記号値を保持する事前計算確率テー
ブルの別の例を示す図である。
ブルの別の例を示す図である。
【図２０】３つのトランシーバと、付随信号と、第１の
デジタル信号及び第２のデジタル信号を選択するチャネ
ル・マルチプレクサと、同期のためのユニットと、デュ
アル・チャネル・データ検出器とを有する構成の別の概
略図である。
デジタル信号及び第２のデジタル信号を選択するチャネ
ル・マルチプレクサと、同期のためのユニットと、デュ
アル・チャネル・データ検出器とを有する構成の別の概
略図である。
【図２１】デュアル・チャネル記号検出器及び可変レー
ト・データ検出器を有するデュアル・チャネル・データ
検出器の基本ブロックを示す図である。
ト・データ検出器を有するデュアル・チャネル・データ
検出器の基本ブロックを示す図である。
【図２２】決定ユニットが、第１のデジタル信号の最後
の４つのサンプルが不当な４ＰＰＭ記号を形成するか否
か、及び第２のデジタル信号の最後の４つのサンプルが
不当な４ＰＰＭ記号を形成するか否かを示す情報の追加
のテーブルを含む、デュアル・チャネル記号検出器の別
の実施例を示す図である。
の４つのサンプルが不当な４ＰＰＭ記号を形成するか否
か、及び第２のデジタル信号の最後の４つのサンプルが
不当な４ＰＰＭ記号を形成するか否かを示す情報の追加
のテーブルを含む、デュアル・チャネル記号検出器の別
の実施例を示す図である。
【図２３】不当な記号検出器が、第１のデジタル信号の
最後の４つのサンプルが不当な４ＰＰＭ記号を形成する
か否か、及び第２のデジタル信号の最後の４つのサンプ
ルが不当な４ＰＰＭ記号を形成するか否かを示す情報を
生成する、デュアル・チャネル記号検出器の別の実施例
を示す図である。
最後の４つのサンプルが不当な４ＰＰＭ記号を形成する
か否か、及び第２のデジタル信号の最後の４つのサンプ
ルが不当な４ＰＰＭ記号を形成するか否かを示す情報を
生成する、デュアル・チャネル記号検出器の別の実施例
を示す図である。
２ ジッタ推定器（ＪＥＣ）
６ 同期ユニット（ＳＹＮＣ）
７ 単一チャネル・データ検出（ＳＣＤＤ）
８ 制御装置モジュール
１０ サンプラ
２０ エッジ検出器（ＥＤ）
２２ ジッタ検出器（ＪＤ）
３０ カウンタ（ＵＣ）
４０ 偏差検出器（ＲＪ）
４２ 絶対値（または正値）リミッタ（ＡＶＬ）
４３、５６ 記憶ラッチ（Ｌ）
４４、５２、５３ 加算器（ＡＤＤ）
５０ 漏洩積分器（ＬＩ）
５４ 漏洩率乗算器
５５ 正値リミッタ（ＰＶＬ）
６０ チャネル・セレクタ（ＣＳ）
６２ 最小値検出器（ＭＪＤ）
６４ １次マルチプレクサ（ＭＵＸ）
７０ チャネル・マルチプレクサ（ＣＭ）
７２ 最小−最大値比較器（Ｍ／ＭＪＤ）
７３ チャネル品質比較器（ＣＱＣ）
７４ ダイバーシティ・マルチプレクサ（Ｐ／ＤＣＭ）
７５ ジッタ範囲等価器（ＪＲＱ）
７６ ジッタ・マルチプレクサ（Ｐ／ＤＪＭ）
８０ 受信機システム
１００ デュアル・チャネル・データ検出器（ＤＣＤ
Ｄ） １０１ デュアル・チャネル記号検出器（ＤＣＳＤ） １０２ 第１の記憶ユニット １０３ 可変転送速度データ検出器（ＶＲＳＤ） １０４ 第２の記憶ユニット １０５ ４分周クロック分周器（Ｘ／４） １１９ ４−ＰＰＭ記号マッピング回路 １２２ 不当記号検出器（ＩＳＤ）
Ｄ） １０１ デュアル・チャネル記号検出器（ＤＣＳＤ） １０２ 第１の記憶ユニット １０３ 可変転送速度データ検出器（ＶＲＳＤ） １０４ 第２の記憶ユニット １０５ ４分周クロック分周器（Ｘ／４） １１９ ４−ＰＰＭ記号マッピング回路 １２２ 不当記号検出器（ＩＳＤ）
フロントページの続き
(72)発明者 グフェラー・フリッツ
スイス、ボンステッテン シィ・エイチ
−8906、リム・ランガチャー 37
(56)参考文献 特開 平５−102953（ＪＰ，Ａ)
特開2001−289892（ＪＰ，Ａ)
特開 平５−75653（ＪＰ，Ａ)
特開 平７−177151（ＪＰ，Ａ)
特開 平５−235910（ＪＰ，Ａ)
特開 昭62−131637（ＪＰ，Ａ)
特開 昭53−15175（ＪＰ，Ａ)
特開 昭59−158657（ＪＰ，Ａ)
特開 昭59−171230（ＪＰ，Ａ)
特開 昭59−171233（ＪＰ，Ａ)
特開 昭62−12216（ＪＰ，Ａ)
欧州特許出願公開289384（ＥＰ，Ａ
１)
国際公開99／039216（ＷＯ，Ａ１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 25/02 302
H04L 25/49
H04B 10/00
Claims (23)
- 【請求項１】デジタル信号Ｓの品質を決定する装置２で
あって、 クロック・サイクルＣＬＫを用いて、定義パルス幅につ
き、前記デジタル信号Ｓのｎ個（ｎ≧１）のサンプルを
サンプリングするサンプラ１０と、 サンプリングされた前記デジタル信号のパルスのエッジ
を検出するエッジ検出器２０と、 前記エッジ検出器により検出されたエッジ間の前記クロ
ック・サイクルを計数するカウンタ３０と、 計数された前記クロック・サイクルＥＥＣを記憶済みの
基準値ＥＥＣ0と比較し、前記デジタル信号Ｓの瞬間品
質の指標として、偏差値ＲＪを提供する偏差検出器４０
と、前記偏差値ＲＪに応答して、絶対偏差値ＬＰＪを生成す
る絶対値リミッタ・ユニット４２と、前記絶対偏差値Ｐ
Ｊを記憶する記憶ラッチ４３と、 を含む装置。 - 【請求項２】前記絶対偏差値ＬＰＪに応答して、信号品
質指標Ｊを生成する漏洩積分器５０を含む、請求項１記
載の装置。 - 【請求項３】前記漏洩積分器５０が２-m（ｍ≧０）の形
式の２の累乗の値を有する漏洩率βを有し、βが０＜β
≦１の範囲である、請求項２記載の装置。 - 【請求項４】前記エッジ検出器２０が第１のサンプル値
及び少なくとも１つの第２のサンプル値にもとづきエッ
ジ検出を行う、請求項１〜３のいずれか１項記載の装
置。 - 【請求項５】前記カウンタ３０がモジュロＮカウンタで
あるアップカウンタを含み、Ｎが整数である、請求項１
〜４のいずれか１項記載の装置。 - 【請求項６】偏差検出器４０が正または負の偏差値ＲＪ
を提供する比較器４４を含む、請求項１〜５のいずれか
１項記載の装置。 - 【請求項７】前記デジタル信号Ｓがパルス位置変調ＰＰ
Ｍを含むパルス変調によりエンコードされ、前記デジタ
ル信号Ｓが、プリアンブルを含むヘッダ・フィールド
と、データ・フィールドとを少なくとも含むフレームに
より伝搬されるデータを表す、請求項１〜６のいずれか
１項記載の装置。 - 【請求項８】前記デジタル信号Ｓの品質が前記プリアン
ブル内で決定可能である、請求項７記載の装置。 - 【請求項９】前記デジタル信号Ｓが４−ＰＰＭ信号の赤
外線信号を含む、請求項１〜６のいずれか１項記載の装
置。 - 【請求項１０】前記デジタル信号Ｓがデータを含まない
雑音性の信号を含む、請求項１〜６のいずれか１項記載
の装置。 - 【請求項１１】複数のチャネルと、 前記チャネルのサブセットを選択する論理（６２、６
４；７２、７３、７４）と、 前記チャネルの各々に関連付けられる、請求項１乃至請
求項１０のいずれかに記載の前記装置２とを含むセレク
タ（６０；７０）。 - 【請求項１２】前記論理（６２、６４）が、最適な信号
品質指標ＰＣＳを有する１デジタル信号を検出する最小
値検出器６２と、前記ＰＣＳを選択する１次マルチプレ
クサ６４とを含む、請求項１１記載のセレクタ６０。 - 【請求項１３】前記論理（７２、７３、７４）が、最適
な信号品質指標ＰＣＳを有する第１のデジタル信号と、
次善の品質指標ＤＣＳを有する第２のデジタル信号とを
検出する最小−最大値検出器７２と、前記ＰＣＳ及びＤ
ＣＳを選択するダイバーシティ・マルチプレクサ７４と
を含む、請求項１１記載のセレクタ７０。 - 【請求項１４】前記論理７３が、制御信号ＥＣＦを提供
するチャネル品質比較器７３を含む、請求項１３記載の
セレクタ７０。 - 【請求項１５】請求項１３または請求項１４記載のセレ
クタ７０と、最適な信号品質指標ＰＣＳを有する前記第
１のデジタル信号、及び次善の品質指標ＤＣＳを有する
前記第２のデジタル信号にもとづき、パルス位置を決定
するチャネル検出器１０１とを含む受信機システム８０
であって、 前記最適な信号品質指標ＰＣＳを有する前記第１のデジ
タル信号の少なくとも１記号を記憶する第１の記憶ユニ
ット１０２と、 前記次善の信号品質指標ＤＣＳを有する前記第２のデジ
タル信号の少なくとも１記号を記憶する第２の記憶ユニ
ット１０４と、 前記第１及び第２のデジタル信号（ＰＣＳ、ＤＣＳ）が
受信される場合に、前記第１のデジタル信号の少なくと
も１記号と、前記第２のデジタル信号の少なくとも１記
号とによりアドレス指定され、前記パルス位置ＤＤＳと
して定義される値を提供する確率テーブル１１０を含む
決定ユニット１１８とを含む受信機システム。 - 【請求項１６】デジタル信号Ｓの品質を決定する方法で
あって、 定義パルス幅につき、前記デジタル信号Ｓのｎ個（ｎ≧
１）のサンプルをサンプリングするステップと、 サンプリングされた前記デジタル信号のパルスのエッジ
を検出するステップと、 検出された前記エッジ間のクロック・サイクルを計数す
るステップと、 計数された前記クロック・サイクルＥＥＣを記憶済みの
基準値ＥＥＣ0と比較し、前記デジタル信号Ｓの瞬間品
質の指標として、偏差値ＲＪを出力するステップと、前記偏差値ＲＪを、絶対偏差値ＬＰＪを提供する絶対値
リミッタ・ユニット４２に供給し、前記絶対偏差値ＬＰ
Ｊを、前記絶対値偏差値ＰＪを出力する記憶ラッチ４３
に供給するステップと、 を含む方法。 - 【請求項１７】前記絶対偏差値ＬＰＪを、信号品質指標
Ｊを出力する漏洩積分器５０に供給するステップを含
む、請求項１６記載の方法。 - 【請求項１８】最適な信号品質指標ＰＣＳを有する第１
のデジタル信号を検出し、前記ＰＣＳを選択するステッ
プを含む、請求項１６または１７記載の方法。 - 【請求項１９】次善の品質指標ＤＣＳを有する第２のデ
ジタル信号をさらに検出し、前記ＰＣＳ及びＤＣＳを選
択するステップを含む、請求項１８記載の方法。 - 【請求項２０】前記デジタル信号Ｓの品質が、前記デジ
タル信号Ｓのプリアンブル内で決定される、請求項１６
〜１９のいずれか１項記載の方法。 - 【請求項２１】前記デジタル信号Ｓの前記プリアンブル
内で記号の開始が認識される場合、前記第１のデジタル
信号ＰＣＳ及び前記第２のデジタル信号ＤＣＳの選択が
停止し、前記第１のデジタル信号ＰＣＳ及び前記第２の
デジタル信号ＤＣＳの選択が保存される、請求項１９ま
たは２０記載の方法。 - 【請求項２２】前記偏差値ＲＪ及び前記信号品質指標Ｊ
が、少なくとも２つの、好適には３つのデジタル信号に
対して決定される、請求項１７記載の方法。 - 【請求項２３】請求項１９乃至請求項２２のいずれかに
記載の方法と、デジタル信号Ｓに対してパルス位置を決
定するステップとを含む受信方法であって、前記デジタ
ル信号Ｓが、少なくとも第１のデジタル信号ＰＣＳ及び
第２のデジタル信号ＤＣＳとして受信されるものにおい
て、 確率テーブル１１０を記憶するステップと、 前記第１のデジタル信号ＰＣＳの少なくとも１記号を記
憶するステップと、 前記第２のデジタル信号ＤＣＳの少なくとも１記号を記
憶するステップと、 前記第１のデジタル信号ＰＣＳの少なくとも１記号と、
前記第２のデジタル信号ＤＣＳの少なくとも１記号とに
より、前記確率テーブル１１０をアドレス指定すること
により、前記確率テーブル１１０から前記パルス位置Ｄ
ＤＳとして定義される値を提供するステップとを含む受
信方法。
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|---|---|---|---|
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| EP00810602 | 2000-07-10 |
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