KR101015187B1

KR101015187B1 - 클럭 비교 분석 회로를 이용한 디에스피 입력 클럭의최적화 방법

Info

Publication number: KR101015187B1
Application number: KR1020030018553A
Authority: KR
Inventors: 신승철
Original assignee: 트랜스퍼시픽 소닉, 엘엘씨
Priority date: 2003-03-25
Filing date: 2003-03-25
Publication date: 2011-02-17
Also published as: EP1611682A4; KR20040083868A; EP1611682A1; US7917794B2; WO2004086621A1; US20070153948A1

Abstract

본 발명은 PLD를 사용하여 PLD 내부의 딜레이 기능과 여러 패턴(Pattern)에서 오는 신호를 PLD에서 선택하게 만들어서 R, L, C 소자의 값, 드라이버에 의한 딜레이, 그리고 클럭이 지나가는 패턴 주변 요소에 의한 특성 변화의 세가지 요소를 가변 가능하게 함으로써 최적의 특성을 얻을 수 있도록 한 DSP 입력 클럭의 최적화 방법에 관한 것으로서, 이러한 본 발명은 각각에 패턴에서 오는 클럭들을 비교하여 가장 좋은 성능을 얻을 수 있는 클럭을 자동으로 선택하게 해주어서 최적의 클럭을 찾기 위한 방법으로서, 이러한 경로를 얻는 방법은 두가지 기능의 수행으로 볼수 있으며, 그 첫 번째 기능은 여러 패턴에서 오는 경로를 전부 하나씩 스캔해서 가장 노이즈 레벨(Noise Level)이 낮은 패턴을 찾도록 하고, 두 번째 기능은 상기 첫 번째에서 찾은 가장 낮은 노이즈 레벨을 갖는 최적의 경로에서 딜레이 오프셋(Delay Offset)을 주어 최대 SNR(Signal to Noise Ratio) 값을 찾도록 하며, 또한 상기 동작을 타이머를 돌려서 일정 시간마다 체크하여 최적의 경로를 찾아 연결함으로써, 주변환경의 변화에도 최적의 특성을 가질 수 있도록 한 클럭 비교 분석 회로를 이용한 DSP 입력 클럭의 최적화 방법에 관한 것이다.

DSP, PLD, SNR, 클럭, 딜레이(delay), 타이머(timer)

Description

클럭 비교 분석 회로를 이용한 디에스피 입력 클럭의 최적화 방법 {Optimizing Method of DSP Input Clock Using Clock Comparing/Analysing Circuit}

도 1 은 본 발명에 의한 클럭 비교 분석 회로를 이용한 DSP 입력 클럭의 최적화를 위한 블럭 구성을 나타낸 도면이고,

도 2는 본 발명에 의한 클럭 비교 분석 회로를 이용한 DSP 입력 클럭의 최적화를 위한 블럭 구성을 나타낸 도면이고,

도 3은 본 발명에 의한 클럭 비교 분석 회로를 이용한 DSP 입력 클럭의 최적화 방법을 나타낸 흐름도이다.

<도면의 주요 부분에 대한 부호의 설명>

100 ..... VCXO 클럭부

210, 420 ..... 드라이버(Driver)

220, 330, 430 ..... DSP(Digital Signal Processor)

310 ..... A/D 컨버터

320, 410 ..... 버퍼(Buffer)

500 ..... PLD 경로 선택부

본 발명은 PLD를 사용하여 PLD 내부의 딜레이 기능과 여러 패턴(Pattern)에서 오는 신호를 PLD에서 선택하게 만들어서 R, L, C 소자의 값, 드라이버에 의한 딜레이, 그리고 클럭이 지나가는 패턴 주변 요소에 의한 특성 변화의 세가지 요소를 가변 가능하게 함으로써 최적의 특성을 얻을 수 있도록 한 DSP 입력 클럭의 최적화 방법에 관한 것으로, 특히 각각에 패턴에서 오는 클럭들을 비교하여 가장 좋은 성능을 얻을 수 있는 클럭을 자동으로 선택하게 해주어서 최적의 클럭을 찾기 위한 방법으로서, 이러한 경로를 얻는 방법은 두가지 기능의 수행으로 볼수 있으며, 그 첫 번째 기능은 여러 패턴에서 오는 경로를 전부 하나씩 스캔해서 가장 노이즈 레벨(Noise Level)이 낮은 패턴을 찾도록 하고, 두 번째 기능은 상기 첫 번째에서 찾은 가장 낮은 노이즈 레벨을 갖는 최적의 경로에서 딜레이 오프셋(Delay Offset)을 주어 최대 SNR(Signal to Noise Ratio) 값을 찾도록 하며, 또한 상기 동작을 타이머를 돌려서 일정 시간마다 체크하여 최적의 경로를 찾아 연결함으로써, 주변환경의 변화에도 최적의 특성을 가질 수 있도록 한 클럭 비교 분석 회로를 이용한 DSP 입력 클럭의 최적화 방법에 관한 것이다.

일반적으로, A/D 또는 D/A 컨버터를 사용하여 이들 디지털 신호를 DSP(Digital Signal Processor)로 처리하는 보드에서는, 한개의 클럭 소스(Clock Source)에서부터 클럭 드라이버(Clock Driver)를 거쳐서 공급되는 여러 개의 클럭이라도 목적지(Destination) 위치까지의 클럭의 패턴 경로에 따라서 서로 다른 위상(Phase)과 특성을 가지게 되는데, 이에 따라 데이터를 래치(Latch)하는 상기 DSP에서는 어떤 특성의 클럭을 사용하느냐에 따라 전체 SNR(Signal to Noise Ratio)이나 성능에 큰 영향을 미치게 된다.

여기서, 종래의 개발시에 클럭의 특성과 딜레이(Delay)를 변화시키는 요소를 크게 셋으로 나눈다면 첫째는 R, L, C 소자의 값, 둘째는 드라이버에 의한 딜레이, 그리고 셋째는 클럭이 지나가는 패턴 주변 요소에 의한 특성 변화일 것이다. 이러한 세가지 요소는 한번 설계되어 PCB가 제작되면 어떠한 경우든 변경하기가 힘들게 된다.

이러한 점에 의하여 개발자는 여러 번의 PCB를 제작함에 의해 비용과 시간을 허비해야 하고 미세한 외부 변화가 있을 때마다 직접 R, L, C 값을 변화시켜 주어야 하는 번거러움이 있었다.

즉, A/D 또는 D/A 컨버터를 사용하고 이들 디지털 신호를 DSP로 처리하는 보드에서는 실제로 보드를 설계하고 완성하는데 클럭에 의한 특성 때문에 원하는 스팩(Spec)이 나올 때까지 클럭의 요소를 바꾸어 시험해야 하는데 PCB는 한번 제작하면 변경할 수 없기 때문에 할 수 없이 여러 개의 PCB를 제작해서 각 요소의 변경이 있을 때마다 시험을 해야 한다.

또한, 상기에서 원하는 스팩의 PCB가 제작되었다 하더라도 제작 환경에 민감 한 변화에 의해 특성의 변화가 생기고 이를 최적화(Optimization)하기 위해 R, L, C의 값을 변경해서 각 보드마다의 미세한 차이를 극복하고 있다.

상기한 바와 같은 이유로 인해 개발자는 여러 번의 PCB를 제작함에 따라 비용과 시간을 낭비하게 되는 문제점이 있었으며, 미세한 외부 변화가 있을 때마다 직접 R, L, C 값을 변화시켜 주어야 하는 문제점이 있었다.

이에 본 발명은 상기와 같은 종래 기술의 제반 문제점을 해결하기 위해서 제안된 것으로서,

본 발명의 목적은 각각에 패턴에서 오는 클럭들을 비교하여 가장 좋은 성능을 얻을 수 있는 클럭을 자동으로 선택하게 해주어서 최적의 클럭을 찾기 위한 방법을 통해 R, L, C 소자의 값, 드라이버에 의한 딜레이, 그리고 클럭이 지나가는 패턴 주변 요소에 의한 특성 변화의 세가지 요소를 가변 가능하게 함으로써, 최적의 특성을 얻을 수 있도록 하고, 또한 상기 동작을 타이머를 돌려서 일정 시간마다 체크하여 최적의 경로를 찾아 연결함으로써, 주변환경의 변화에도 최적의 특성을 가질 수 있도록 한 클럭 비교 분석 회로를 이용한 DSP 입력 클럭의 최적화 방법을 제공하는 데 있다.

상기와 같은 목적을 달성하기 위한 본 발명은,

DSP(Digital Signal Processor) 입력 클럭의 최적화 방법에 있어서,

각각 서로 다른 패턴을 가지는 복수의 경로들의 노이즈 레벨들을 비교하는 단계와,

상기 노이즈 비교 후, 노이즈 레벨이 가장 낮은 경로를 선택하는 단계와,

복수의 딜레이 오프셋을 상기 선택된 경로에 적용하는 단계와,

각각의 딜레이 오프셋에 대한 상기 선택된 경로에서의 SNR(Signal to Noise Rate) 값을 산출하는 단계와,

상기 SNR값을 계산한 후, 최대 SNR에 상응하는 딜레이 오프셋을 선택하는 단계로 구성됨을 그 방법적 구성상의 특징으로 한다.

또한, 상기와 같은 목적을 달성하기 위한 본 발명은,

상기 동작을 타이머를 적용하여 일정 시간마다 체크하여 최적의 경로를 자동으로 찾아 연결하는 단계를 더 포함하여 구성됨을 그 방법적 구성상의 특징으로 한다.

이하, 상기와 같은 기술적 사상에 따른 본 발명의 「클럭 비교 분석 회로를 이용한 DSP 입력 클럭의 최적화 방법」의 바람직한 실시 예를 첨부된 도면에 의거 상세히 설명하면 다음과 같다.

먼저, 본 발명은 환경의 변화 그리고 초기 시험을 위한 테스트 벤치 보드(Test Bench Board) 개발시에 최적화된 상황의 클럭 경로를 찾을 수 있도록 하 고 이를 적용하여 FIX된 PCB를 제작하고 나서도 여러 상황 변화가 발생하면 그에 따른 보상을 적용함으로써, 최적의 상황을 검출(Detect)하고 최적의 SNR을 얻을 수 있도록 한다.

통상적으로, DSP를 사용하고 A/D 컨버터를 사용하는 보드에서 입력 클럭의 특성과 파형의 질은 전체 SNR을 결정짓는데 있어 매우 중요한 요소이다. 클럭에 의해서 래치(Latch)하는 타이밍에 따라서 샘플링 노이즈(Sampling Noise)가 발생하게 되고 이는 양자화 노이즈(Quantizing Noise)와 연결되어 더욱 큰 노이즈 요소로 자리잡게 된다. 그리고 A/D 컨버터로 입력되는 클럭과 DSP로 입력되는 클럭과의 딜레이와 위상이 외부 요소에 따라 전달 경로 중에 변하게 된다면 결국 DSP에서 처리하는 데이터는 엉뚱한 데이터로 인식하게 될 수 있다.

결국 개발자는 고속화된 디지털 데이터들 사이를 어쩔수 없이 통과하게 되는 클럭과 중요 데이터를 최적의 상태로 선택하여 사용하기 위해서 클럭이 지나가는 경로를 바꾸어 가며 실험하게 된다.

따라서, 본 발명에서는 이러한 일을 PLD와 그외 간단한 추가 요소로 꾸미고 CPU를 통하여 경로를 스캔한 값을 비교하여 최적의 경로와 최대 SNR을 얻게 하는 것으로서, 크게 두가지 동작으로 나누어진다.

이를 첨부한 도면을 참조하여 설명하면 다음과 같다.

첨부한 도면 도 1 및 도 2는 본 발명에 의한 클럭 비교 분석 회로를 이용한 DSP 입력 클럭의 최적화를 위한 블럭 구성을 나타낸 도면이다.

먼저, 본 발명에 의한 클럭 비교 분석 회로를 이용한 DSP 입력 클럭의 최적 화를 위한 그 첫 번째는 클럭이 지나가는 여러 경로중 가장 노이즈 레벨(Noise Level)이 낮은 경로를 찾아가는 것이다. 만약 VCXO에서 DSP와 A/D 컨버터로 입력되는 클럭의 경로가 첨부한 도면 도 1에서와 같이 3개의 경로라고 가정하자.

이에 도시된 바와 같은 경우 실제로는 각각 다른 경로로 진행되었다고 가정하고 각각의 경로를 통해서 들어온 클럭은 PLD를 거치게 만들어서 결국 DSP로 입력되게 만들어 놓는다.

또한, 도 2에서와 같은 구성으로 회로를 구성하고 상기한 3가지 경로를 가지고 Rx DSP에서 RSSI(Received Signal Strength Indicator) 값을 읽어 온다. 상기 RSSI 값은 DSP 내의 AGC 이득(Gain)을 말하는 것으로 Gain(x)=Gain(x-1)+Error_out(x)로 표시할 수 있다. 즉 이전단계의 이득에 영향을 받는 함수이다.

여기서, 상기 AGC 값을 가지고 Rx DSP는 일정 레벨로 맞추는 일을 수행하게 되는데, 만약 낮은 레벨의 신호가 들어오면 높은 값의 AGC 값을 가지게 되고, 또한 높은 레벨의 신호가 들어오면 낮은 값의 AGC 값을 가지게 되어 있다. 이를 이용하여 초기 노이즈 레벨을 측정할 수 있는 것이다.

한편, Rx단 입력의 신호가 가장 낮은 노이즈 레벨을 가지게 하려면 앞에서 말한 입력 클럭의 특성이 중요한데, 이를 알아보기 위하여 Rx 입력단을 무신호 입력 상태로 만들고 상기한 도면에서의 3가지 경로의 AGC를 측정하여 가장 AGC 값이 높은 경로를 찾도록 한다.

PLD 내부는 각각의 경로에 대하여 한개씩의 입력 경로(IN Path)와 DSP로의 한개의 출력 경로(OUT Path)를 가지고 측정한 AGC 값에 근거하여 가장 AGC 값이 높 은 쪽으로 경로(Path)을 연결시켜 준다. 이는 AP 상에서 C언어를 가지고 비교 프로그램을 만들어서 손쉽게 구현할 수가 있다.

여기서, 상기 구현된 프로그램을 실행시킨 결과가 아래와 같다면 AGC 값이 제일 높은 경로가 가장 노이즈 레벨이 낮은 경로인 것이고, 3가지 경로를 비교하여 PLD는 가장 노이즈 레벨이 낮은 경로로 연결할 것이다.

Best Path = Path2 (Selected Path is Path1)

AGC value of DSP for Path1 : 741b !!

AGC value of DSP for Path2 : 543c !!

AGC value of DSP for Path3 : 562a !!

실제로 상기의 경로의 노이즈 레벨은 -80dBm에 가까운 정도이다. 이때, 노이즈 레벨이 가장 낮은 경로가 결정되었다면 두 번째 단계로 SNR 값을 증가시키기 위한 딜레이 오프셋(Delay Offset)을 주는 방법을 적용해야 한다.

만약 VCXO의 클럭이 50Mhz라고 하면 20ns의 주기를 가지게 되고 라이징 에지(Rising Edge)의 오프셋(Offset)은 최대 +10ns ~ -10ns가 된다.

한편, PLD에서는 VHDL의 합성 툴 기능에 따라서 피팅(Fitting)하는 방법과 경로를 변화시켜서 딜레이를 줄 수 있는 기능이 있는데, 여기서, 이제 딜레이를 +8ns, +6ns, +4ns, +2ns, 0ns, -2ns, -4ns, -6ns, -8ns의 9가지 단계로 구분하고 PLD 소스에 각 딜레이에 대한 옵션을 주고 9가지 단계를 +8ns ~ -8ns까지 차례대로 적용하면서 DSP에서의 SNR 값을 읽어보면 다음과 같다.

AGC value of DSP for Delay -8ns : 112a !!

AGC value of DSP for Delay -6ns : a95 !!

AGC value of DSP for Delay -4ns : 9fa !!

AGC value of DSP for Delay -2ns : 83c !!

AGC value of DSP for Delay 0ns : d43 !!

AGC value of DSP for Delay +2ns : 142a !!

AGC value of DSP for Delay +4ns : 1e1b !!

AGC value of DSP for Delay +6ns : 343c !!

AGC value of DSP for Delay +8ns : 1b2a !!

여기서, 상기 SNR 값은 신호대 잡음비(Signal to Noise Rate)이므로 첫단계에서 결정된 경로(Path1)의 노이즈 레벨에서 9개의 딜레이 단계를 가진 시그널의 레벨의 비율을 따져보면 된다.

그러나, 상기 AGC 값은 결국 시그널의 레벨을 나타내므로 상기의 9개의 값중 -2ns의 딜레이일 때의 값이 가장 작아서 최대 SNR을 갖는 시그널이 된다.

상기에서와 같이 두가지 단계를 거쳐서 결국은 위에서 실험한 보드는 VCXO에서 드라이버를 거쳐 DSP로 입력되는 클럭 소스가 가장 특성이 좋고 이는 -2ns의 딜레이를 가질 때 SNR이 최적인 값을 가지게 된다는 것을 알 수 있다.

이러한 두가지 단계는 PLD 내부에서는 결국 경로를 설정하는 스위치 역할과 딜레이를 발생시키는 역할을 하게 되고 AP에서는 C언어로 간단하게 구현하여 알아볼 수 있다. 이렇게 까지의 단계를 거쳐서 개발자는 최종 보드의 설계시 위에서 선택한 경로를 통해 설계하면 되는 것이다.

이상에서와 같은 과정을 도면을 참조하여 간단히 정리하면 다음과 같다.

이에 도시된 바와 같이, 경로가 입력(Path Input)(ST11)되면, 상기 입력된 경로의 노이즈를 비교하는 단계(ST12)와, 상기 노이즈 비교 후, 노이즈 레벨이 가장 낮은 경로를 선택하는 단계(ST13)와, 상기 경로 선택 후, 딜레이 오프셋(Delay Offset) 적용을 위한 딜레이를 비교하는 단계(ST14)와, 상기 딜레이 비교 후, 최적의 SNR 값을 산출하는 단계(ST15)와, 상기 SNR 값 산출 후, 최적의 경로 및 딜레이를 결정하는 단계(ST16)로 이루어진다.

상기와 같은 본 발명은 각각에 패턴에서 오는 클럭들을 비교하여 가장 좋은 성능을 얻을 수 있는 클럭을 자동으로 선택하게 해주어서 최적의 클럭을 찾기 위한 방법에 관한 것으로서, 그 첫 번째 기능은 여러 패턴에서 오는 경로를 전부 하나씩 스캔해서 가장 노이즈 레벨(Noise Level)이 낮은 패턴을 찾도록 하고, 두 번째 기능은 상기 첫 번째에서 찾은 가장 낮은 노이즈 레벨을 갖는 최적의 경로에서 딜레이 오프셋(Delay Offset)을 주어 최대 SNR(Signal to Noise Ratio) 값을 찾도록 하는 것이다.

또한, 본 발명은 상기 상술한 바와 같은 보드 설계 초기에 어떤 경로를 결정하고 딜레이는 어떤 값이 적당한가에 대한 결정을 하는 것에 적용할 수 있을 뿐만 아니라, 본 발명의 기술을 적용시 일정 주기마다 상태를 체크하는 타이머를 만들어 놓으면 주기적으로 일정시간마다 상태를 점검해서 최적의 SNR을 갖는 회로로 구현 할 수도 있다.

이는 다른 시각에서 보면 시시각각으로 변하는 외부 환경 및 저해 요소 발생시 이 상태를 피드백(Feed Back)시켜 최적의 상태로 유지시켜 주는 역할을 하게 할 수도 있다. 그리고 만약에 여러 경로에 대한 선택은 DSP만 이용한다면 동일 보드뿐만이 아니고 서로 다른 보드간의 시그널 연결시에도 적용할 수 있다. 만약 백보드에 PLD 부분을 삽입하여 이용한다면 백보드를 지나가는 수많은 시그널 경로 중에서 가장 특성이 좋은 경로를 선택해서 이용할 수도 있다.

즉, 상기 동작을 타이머를 돌려서 일정 시간마다 체크하여 최적의 경로를 찾아 연결함으로써, 주변환경의 변화에도 최적의 특성을 가질 수 있도록 한다.

이상에서 살펴본 바와 같이 본 발명의 상세한 설명에서는 클럭 비교 분석 회로를 이용한 DSP 입력 클럭의 최적화 방법에 대한 구체적인 실시 예에 대하여 설명하도록 하지만, 본 발명은 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며, 후술되는 특허청구범위뿐 아니라 이 특허 청구의 범위와 균등한 것들에 의해 정해져야 한다.

이상에서 상술한 본 발명 "클럭 비교 분석 회로를 이용한 DSP 입력 클럭의 최적화 방법"에 따르면, 여러 패턴에서 오는 경로를 전부 하나씩 스캔해서 가장 노이즈 레벨(Noise Level)이 낮은 패턴을 찾도록 하고, 상기에서 찾은 가장 낮은 노 이즈 레벨을 갖는 최적의 경로에서 딜레이 오프셋(Delay Offset)을 주어 최대 SNR(Signal to Noise Ratio) 값을 찾도록 하고, 또한 상기 동작을 타이머를 돌려서 일정 시간마다 체크하여 최적의 경로를 찾아 연결함으로써, 주변환경의 변화에도 최적의 특성을 가질 수 있는 이점을 가진다.

또한, 상기한 구성을 통해 환경의 변화 그리고 초기 시험을 위한 테스트 벤치 보드 개발시에 최적화된 상황의 클럭 경로를 찾을 수 있으며, 이를 적용하여 FIX된 PCB를 제작 후에도 여러 상황 변화가 발생하면 그에 따른 보상을 적용하여 최적의 상황을 검출하고 최적의 SNR을 얻을 수 있는 이점을 가진다.

또한, 상기한 이점을 통해 개발자는 개발비를 줄일 수 있고, 만약 생산되어진 보드의 외부 환경 변화가 심하다면 그에 대응하게 개발자가 일일이 세팅 해주어야 하는 불편함 없이 지속적으로 가장 특성이 좋은 경로와 SNR을 가질 수 있도록 하는 이점을 가진다.

Claims

디지털 신호 프로세서(DSP) 입력 클럭의 최적화 방법에 있어서,

클럭부와 디지털 신호 프로세서 사이의 복수의 경로들의 노이즈 레벨들을 비교하는 단계이며, 상기 복수의 경로들은 각각의 패턴을 포함하는 단계;

상기 비교하는 단계에 기초하여 노이즈 레벨이 가장 낮은 경로를 선택하는 단계;

복수의 딜레이 오프셋을 선택된 경로에 적용한 후, 상기 선택된 경로에서 각각의 딜레이 오프셋이 적용된 신호대 잡음비(Signal to Noise Rate:SNR) 값을 산출하는 단계;및

SNR값들을 산출한 후, 상기 선택된 경로에서 최대 SNR값에 상응하는 딜레이 오프셋을 선택하는 단계를 포함하는 것을 특징으로 하는 DSP 입력 클럭의 최적화 방법.
제1항에 있어서,

상기 선택된 경로에서 각각의 딜레이 오프셋이 적용된 SNR 값을 산출하는 단계는 상기 선택된 경로의 노이즈 레벨에서 상기 딜레이 오프셋이 적용된 상기 선택된 경로의 시그널 레벨의 비율을 산출하는 것을 특징으로 하는 DSP 입력 클럭의 최적화 방법.
제1항에 있어서,

노이즈 레벨들을 비교하는 단계, 경로를 선택하는 단계, 복수의 딜레이 오프셋을 적용하는 단계, SNR값을 산출하는 단계 및 딜레이 오프셋을 선택하는 단계는 타이머에 따라 주기적으로 수행하는 것을 특징으로 하는 DSP 입력 클럭의 최적화 방법.
클럭부;

디지털 신호 프로세서(DSP);

상기 클럭부와 상기 디지털 신호 프로세서(DSP) 사이의 각각의 패턴을 가지는 복수의 경로들; 및

상기 복수의 경로들의 노이즈 레벨들을 비교하고, 비교에 기초하여 노이즈 레벨이 가장 낮은 경로를 선택하고, 복수의 딜레이 오프셋들을 상기 선택된 경로에 적용하고, 상기 선택된 경로에서 각각의 딜레이 오프셋이 적용된 신호대 잡음비(Signal to Noise Rate:SNR) 값을 산출하고, 상기 선택된 경로에서 최대 SNR값에 상응하는 딜레이 오프셋을 선택하도록 구성된 회로를 포함하는 것을 특징으로 하는 시스템.
제4항에 있어서,

상기 회로는 상기 선택된 경로의 노이즈 레벨에서 상기 딜레이 오프셋이 적용된 상기 선택된 경로의 시그널의 레벨의 비율을 산출함으로써, 상기 선택된 경로에서 각각의 딜레이 오프셋이 적용된 신호대 잡음비(Signal to Noise Rate:SNR) 값을 산출하도록 구성되는 것을 특징으로 하는 시스템.
제4항에 있어서,

상기 회로는 타이머에 따라서 주기적으로 상기 노이즈 레벨들을 비교하고, 상기 경로를 선택하고, 상기 복수의 딜레이 오프셋들을 적용하고, 상기 SNR 값들을 산출하고, 상기 딜레이 오프셋을 선택하도록 구성되는 것을 특징으로 하는 시스템.
제4항에 있어서,

상기 회로는 상기 클럭부와 상기 디지털 신호 프로세서(DSP) 사이에 PLD를 포함하는 것을 특징으로 하는 시스템.
제4항에 있어서,

상기 회로는 상기 DSP에서 실행되는 것을 특징으로 하는 시스템.