KR0164822B1

KR0164822B1 - 지연 타임 조정회로

Info

Publication number: KR0164822B1
Application number: KR1019950016180A
Authority: KR
Inventors: 임우택; 홍성민
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-06-17
Filing date: 1995-06-17
Publication date: 1999-02-01
Also published as: KR970003219A

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야

지연타임 조정회로에 있어 지연타임 조정값을 레지스터에 저장하여 이로부터 출력되는 값에 의해 지연타임 값을 조정함.

2. 발명이 해결하려고 하는 기술적 과제

상기 공정상에서의 문제, 테스트시에 딜레이값의 변화에 따른 테스트 패턴의 변화로부터 정확한 딜레이 값을 얻기 위해 각단의 레지스터를 이용하여 상기 레지스터에 설정되는 값에 따라 딜레이 체인의 값을 조정하여 줌으로써 공정상의 변화와 테스트시에 발생되는 변수에 대해 레지스터의 설정값을 변화시켜 원하는 딜레이 값을 얻을 수 있는 회로를 제공함.

3. 발명의 해결방법의 요지

n비트의 공정상의 변화와 테스트시에 사용되는 딜레이 조정 데이타 값을 보관하고 있는 레지스터부(200)와, 상기 레지스터부(200)의 각 레지스터(RGo∼RGn)에 할당된 값에 따라 지연값이 조절되는 n개의 제1-n딜레이체인(202,204,206,208)으로 구성됨.

4. 발명의 중요한 용도

지연타임 조절회로.

Description

지연 타임 조정회로

제1도는 종래의 지연 타임 조정회로도.

제2도는 본 발명의 실시예에 따른 지연 타임 조정회로도.

본 발명은 지연 타임 조정회로에 관한 것으로, 특히 레지스터의 설정값에 의해 타이밍을 지연을 할 수 있는 지연 타임 조정회로에 관한 것이다.

일반적으로 지연회로는 각종 논리회로의 신호 전달에 따른 타이밍을 조절하기 위해 많이 사용된다. 종래에는 제1도와 같이 입력포트(101)에 들어오는 신호가 저항(R)과 캐패시터(C)를 통해 소정의 딜레이를 갖게 되어 이를 내부회로로 전달된다. 제1도의 도시와 같이 이는 저항(R1∼R7), 캐패시터(C1∼C7)에 의해 소정의 딜레이 값을 갖되, 시뮬레이션을 통하여 그 크기를 알아낼 수 있다. 상기 딜레이 값은 각 입력포트(101)에서 필요한 값에 맞도록 딜레이 체인을 형성시킨다. 이 방법으로 딜레이 체인을 구현할 경우 공정상 변수의 변화로 딜레이 값의 변화가 일어난다. 이로 인하여 설계시에 원하는 지연 타이밍을 얻을 수 없는 문제점이 있었다.

따라서 본 발명의 목적은 상기 공정상에서의 문제, 즉 테스트시에 딜레이값의 변화에 따른 테스트 패턴의 변화로부터 정확한 딜레이 값을 얻기 위해 각단의 레지스터를 이용하되, 상기 레지스터에 설정되는 값에 따라 딜레이 체인의 값을 조정하여 줌으로써 공정상의 변화와 테스트시에 발생되는 변수에 대해 레지스터의 설정값을 변화시켜 원하는 딜레이 값을 얻을 수 있는 회로를 제공함에 있다.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.

제2도는 본 발명에 따른 회로도로서, n비트의 공정상의 변화와 테스트시에 사용되는 딜레이 조정 데이터값을 각 레지스터(RGo-RGn)에 보관하고 있는 레지스터부(200)와, 상기 레지스터부(200)의 각 레지스터(RGo-RGn)에 할당된 값에 따라 지연값이 조절되는 n개의 제1-n 딜레이 체인(202,204,206,208)으로 구성된다.

따라서 본 발명의 구체적인 실시예를 제2도를 참조하여 상세히 설명하면, 본 발명에서는 저항, 캐패시턴스에 의한 딜레이 값은 같은 공정상에서는 같은 값을 갖게 되므로, 저항, 캐패시턴스의 갯수를 조정함으로써 공정상에서 일어나는 변화에 대응할 수 있는데, 이는 레지스터부(200)의 레지스터(RGo-RGn)에 어떤 값을 저장시키는데 따라 입력포트(101)의 신호값에 대한 딜레이 값을 적절히 조정할 수 있다. 이를 위해 n개의 제1-n 딜레이 체인(202,204,206,208)을 형성하고 레지스터부(200)의 각 레지스터(RGo∼RGn)의 비트에 각 딜레이 값을 할당한다. 예를들어, 레지스터(RGo)의 출력값이 1인 경우에는 제1딜레이 체인(202)의 3-스테이트 버퍼(ST1∼ST2)를 온하므로 입력포트(101)의 입력신호가 저항(R1), 캐패시터(C1)를 통해 패스되도록 선택되어 저항(R1), 캐패시터(C1)에 의한 지연이 발생된다. 그러나, 레지스터(RGo)의 출력 비트의 값이 0인 경우에는 상기 3-스테이트 버퍼(ST1,ST2)를 오프시켜 저항(R1), 캐패시터(C1)에 의한 딜레이 패스를 막고, 인버터(N1)를 통해 반전되어 1에 의해 3-스테이트 버퍼(ST₃,ST₄)를 온하여 입력포트(101)의 신호가 다음단으로 그대로 지연없이 전달하게 된다. 상기와 같은 방법으로 각 딜레이 체인에 대해서도 레지스터에 기록된 값에 따라 저항과 캐패시터에 의한 딜레이 패스를 지나도록 하거나 아니면 그대로 통과시켜 전체의 출력 지연타이밍을 조절토록 하고 있다.

따라서 최종적으로 여러단의 딜레이 체인을 지나게 하여 내부 로직으로 들어가는 신호의 딜레이 값을 조정할 수 있도록 한 것이다. 즉, 입력포트(101)로 신호가 입력되고, 상기 신호가 첫번째인 제1딜레이 체인(202)에 입력될때 레지스터(RGo)에 1이 할당되어 있으면 3-스테이트 버퍼(ST1,ST2)를 온시켜 입력포트(101)로 입력되는 신호는 저항(R1), 캐패시터(C1)를 통해 소정지연이 일어나게 한다. 그러나 상기 레지스터(RGo)에 만약 0가 설정되어 있으면 상기 3-스테이트 버퍼(ST1,ST2)를 오프시켜 입력포트(101)로 입력되는 신호를 차단하고, 인버터(N1)에 의해 하이가 되어 3-스테이트 버퍼(ST3,ST4)를 통해 신호가 지연없이 두번째인 제2딜레이 체인(205)으로 직접 인가된다. 따라서 레지스터부(200)의 레지스터(RGo-RGn)의 각부에 어떤 값을 어느 정도 설정하느냐에 따라 내부적으로 지연타이밍을 임의로 선택설정할 수 있으므로 지연조절을 정확히 할 수 있다.

상술한 바와 같이 저항, 캐패시턴스 딜레이 값은 같은 공정상에서는 같은 값을 갖게 되므로 저항, 캐패시턴스 갯수의 조정에 따라 공정상의 변화가 있더라도 레지스터에 설정되는 값에 의해 이에 딜레이 값을 정확히 조정할 수 있도록 하는 이점이 있다.

Claims

지연을 조절하는 회로에 있어서, 상기 지연을 조절하기 위한 1 또는 0의 데이타값을 타이밍 조절값에 대응하여 레지스터(RGo∼RGn)의 각각에 보관하고 있는 레지스터부(200)와, 상기 레지스터부(200)의 상기 각 레지스터(RGo∼RGn)에 할당된 값에 따라 입력포트(101)의 입력이 지연패스를 통과하는냐 또는 그대로 통과시키느냐에 따라 지연값이 조절되는 n개의 제1-n 딜레이 체인(202,204,206,208)으로 구성됨을 특징으로 하는 지연타임 조정회로.
제1항에 있어서, 상기 제1-n 딜레이 체인들(202,204,206,208)중 적어도 하나의 딜레이 체인은 각 레지스터(RGo∼RGn)의 출력단에 직접 2개의 3-스테이트버퍼의 게이트를 접속하거나 또는 인버터를 통해 2개의 3-스테이트버퍼의 게이트를 접속하고, 상기 직접 연결된 2개의 3-스테이트버퍼의 사이에 저항과 캐패시터에 의한 지연회로를 두워 상기 레지스터(RGo∼RGn)의 출력에 따라 인버터를 통해 3-스테이트버퍼의 구동으로 입력신호를 지연할 것인지 지연을 안시킬 것인지를 선택하도록 구성됨을 특징으로 하는 지연타임 조정회로.