KR100199096B1 - 메모리의 어드레스 천이 검출회로 - Google Patents

메모리의 어드레스 천이 검출회로 Download PDF

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Abstract

본 발명은 어드레스 신호의 천이수에 관계없이 일정한 펄스폭을 갖는 어드레스 천이 검출회로(ATDS)를 만들어 출력하도록 구성된 메모리의 어드레스 천이 검출회로(ATD)에 관한 것으로, 그 구성은 다수의 노아회로와, 상기 다수의 노아회로에서 출력하는 각각의 신호를 인가받는 제1낸드회로와, 상기 제1낸드회로에서 출력하는 신호를 반전시키는 제1인버터와, 상기 제1인버터의 출력신호를 소정의 제1시간만큼 지연시키는 제1지연회로와, 상기 제1지연회로의 출력신호를 소정의 제2시간만큼 지연시키는 제2지연회로와, 상기 제2지연회로에서 출력하는 신호를 반전시키는 제2인버터와, 상기 제1지연회로에서 출력하는 신호와 상기 제2인버터에서 출력하는 신호를 각각 제1입력단자와 제2입력단자로 인가받는 제N+1노아회로로 이루어진다. 특히, 상기 제1지연회로는 입력된 신호의 상승시점을 소정의 시간(T1)만큼 지연시키고, 제2지연회로는 입력된 신호의 상승시점 및 하강시점을 각각 소정의 시간(T2) 만큼 지연시켜 출력하도록 구성된다.

Description

메모리의 어드레스 천이 검출회로
제1도는 종래 메모리의 어드레스 천이 검출회로도.
제2도는 상기 제1도에 도시된 회로의 입·출력신호 파형도.
제3도는 본 발명에 따른 메모리의 어드레스 천이 검출회로도.
제4도는 상기 제3도에 도시된 제1지연회로를 도시한 구성회로도.
제5도는 상기 제3도에 도시된 제2지연회로를 도시한 구성회로도.
제6도의 상기 제3도에 도시된 회로의 입·출력신호 파형도.
* 도면의 주요부분에 대한 부호의 설명
111 : 노아회로(NOR) 120 : 낸드회로(NAND)
130 : 인버터 140 : 제1지연회로
150 : 제2지연회로
본 발명은 메모리의 어드레스 천이 검출회로(Address Transition Ditector; ATD)에 관한 것으로, 특히 어드레스 신호의 천이수에 관계없이 일정한 펄스폭을 갖는 어드레스 천이 검출회로(ATDS)를 만들어 출력하도록 구성된 메모리의 어드레스 천이 검출회로에 관한 것이다.
종래 기술에 따른 일반적인 메모리의 어드레스 천이 검출회로는 두 개 혹은 세 개의 입력단자를 갖는 다수 개의 노아회로(NOR ; 11)와, 다수 개의 입·출력신호가 상기 노아회로(11)의 출력단자들과 접속된 낸드회로(NAND ; 20)로 구성되었다.
제1도는 종래 기술에 따른 어드레스 천이 검출회로를 도시한 구성도로서, 이에 도시된 바와 같이, 두 개의 입력단자로 구성된 N개의 노아회로(NOR1-NORN: 11-10+N)와, 상기 N개의 노아회로(11-10+N)와 같은 수(N)의 입력단자를 갖는 낸드회로(20)가 서로 접속되어 이루어졌다.
이와 같이 구성된 어드레스 천이 검출회로의 동작에 대해서 제1도의 구성회로도와 제2도의 입·출력신호 파형도를 참조하여 설명하면 다음과 같다.
제2도의 (a)는 제1노아회로(11)의 제1입력단자(AT1)에 인가되는 신호로서, 소정의 폭 만큼 하이(High)상태가 되는 펄스신호이다. 이때, 상기 제1노아회로(11)의 제1입력단자(AT1)를 제외한 모든 입력단자(AT2-AT2N)에는 로우(Low)신호가 인가된다고 가정한다.
그리고, 제2도의 (b)는 상기 (a)도의 신호와 제2입력단자(AT2)로 인가되는 로우신호가 제1노아회로(11)에서 논리연산된 후, 제1노드(N1)로 출력되는 신호이고, (c)도의 신호는 상기 (b)도의 신호와 상기 제1노아회로(11)를 제외한 모든 노아회로(12-10+N)에서 출력되는 로우신호를 낸드회로(20)가 논리연산된 후, 출력단자(OUT)로 출력되는 출력신호이다.
이때, 상기 (a)도 내지 (c)도에 도시된, 입력신호와 제1노드신호 및 출력신호는 모두 같은 펄스폭을 갖는 신호이다.
이와 같이 종래 어드레스 천이 검출회로(ATD)는 출력신호의 펄스폭이 입력신호의 펄스폭과 밀접한 관련을 갖고 있었다. 그 뿐만 아니라, 종래 어드레스 천이 검출회로(ATD)는 모든 입력단자(AT1-AT2N)를 통해 입력되는 신호의 개수에 따라 그 출력신호의 펄스폭이 큰 영향을 받았다. 즉, 어드레스 신호의 천이수가 적을 때는 펄스폭이 작고, 많을 때는 펄스폭이 큰 신호를 출력하였다.
따라서 종래 어드레스 천이 검출회로(ATD)는 그 출력신호(ATDS)가 일정한 펄스폭을 갖지 못하고 크거나 작은 펄스폭으로 변화되기 때문에, 펄스폭이 작으면 데이터 입·출력 라인(I/O Line) 등의 이퀄라이져(Equalizer)가 제대로 되지않아서 하이(Vcc)에서 문제를 유발시키며, 펄스폭이 크면 속도(Speed)가 느려지는 문제점이 있었다.
이에 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 어드레스 신호의 천이수에 관계없이 일정한 펄스폭을 갖는 어드레스 천이 검출회로(ATDS)를 만들어 출력하는 메모리 어드레스 천이 검출회로(ATD)를 제공하고자 함에 그 목적이 있다.
상기와 같은 목저을 달성하기 위한 본 발명은 다수의 노아회로(NOR1-NORN)와; 상기 다수의 노아회로(NOR1-NORN)에서 출력하는 각각의 신호를 인가받는 제1낸드회로(NAND1)와; 상기 제1낸드회로에서 출력하는 신호를 반전시키는 제1인버터(INV1)와; 상기 제1인버터의 출력신호를 소정의 제1시간만큼 지연시키는 제1지연회로(Delay1)와; 상기 제1지연회로의 출력신호를 소정의 제2시간만큼 지연시키는 제2지연회로(Delay2)와; 상기 제2지연회로에서 출력하는 신호를 반전시키는 제2인버터(INV2)와; 상기 제1지연회로(Delay1)에서 출력하는 신호와 상기 제2인버터(INV2)에서 출력하는 신호를 각각 제1입력단자와 제2입력단자로 인가받아 처리하는 제N+1노아회로(NORN+1)로 구성되는 것을 특징으로 한다.
이때, 상기 제1지연회로(Delay1)는 소정의 신호가 입력되면 그 신호의 상승시점을 소정의 시간(T1)만큼 지연시키고, 제2지연회로(Delay2)는 소정의 신호가 입력되면 그 신호의 상승시점 및 하강시점을 각각 소정의 시간(T2) 만큼 지연시켜 출력하도록 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
제3도는 본 발명의 바람직한 실시예를 블럭을 포함하여 개략적으로 도시한 구성회로도로서, 이에 도시된 바와 같이, 두 개의 입력단자를 통해 인가받는 신호를 논리연산(논리합의 부정 동작)하는 N개의 노아회로(NOR1-NORN또는 111-110+N)와, 상기 노아회로(111-110+N)에서 출력하는 각각의 신호를 인가받아 논리연산(논리곱의 부정 동작)하는 제1낸드회로(NAND1;120)와, 상기 제1낸드회로(120)의 출력신호를 반전시키는 제1인버터(INV1;130)와, 상기 제1인버터(130)에서 출력하는 신호의 상승시점을 제1시간(T1)만큼 지연시키는 제1지연회로(Delay1;140)와, 상기 제1지연회로(140)에서 출력하는 신호의 상승시점과 하강시점을 각각 소정의 제2시간(T2)만큼 지연시키는 제2지연회로(Delay2;150)와, 상기 제2지연회로(150)의 출력신호를 반전시키는 제2인버터(INV2;160)와, 상기 제1지연회로(140)의 출력신호와 상기 제2인버터(160)의 출력신호를 각각 제1입력단자와 제2입력단자로 인가받아 논리연산하는 제N+1노아회로(NORN+1;170)로 구성한다.
그리고, 제4도는 상기 제3도에 도시된 제1지연회로를 도시한 구성회로도로서, 상기 제1인버터(130)의 출력신호를 반전시키는 제3인버터(INV3;141)와; 상기 제3인버터(141)의 출력신호를 소정의 제1저항(R1)를 통해 인가받아 이를 반전시키는 제4인버터(INV4;142)와; 일측단자는 상기 제4인버터(142)의 입력단자와 공통 접속하고 타측단자는 접지단자와 접속된 제1캐패시터(C1)와; 게이트는 상기 제4인버터(142)에서 출력된 신호를 소정의 제2저항(R2)을 통해 인가받고, 드레인은 소정의 전원전압(Vcc)을 인가받으며, 소오스는 접지된 제1트랜지스터(Tr1)와; 제1입력단자는 상기 제3인버터(141)의 입력단자와 공통 접속되고, 제2입력단자는 제2저항(R2)의 출력단자 및 제1트랜지스터(Tr1)의 게이트와 공통 접속된 제2낸드회로(NAND2;143)와; 상기 제2낸드회로(143)의 출력신호를 반전시켜 출력하는 제5인버터(INV5;144)로 구성된다. 이때, 상기 제1트랜지스터(Tr1)는 캐패시터를 구성하는 소자이다.
한편, 제5도는 상기 제3도에 도시된 제2지연회로를 도시한 구성회로도로서, 상기 제1지연회로(140)의 제5인버터(144)에서 출력되는 신호를 인가받아 반전시키는 제6인버터(INV6;151)와; 게이트는 상기 제6인버터(151)에서 출력된 신호를 소정의 제3저항(R3)을 통해 인가받고, 드레인은 소정의 전원전압(Vcc)을 인가받으며, 소오스는 접지된 제2트랜지스터(Tr2)와; 일측단자는 상기 제2트랜지스터(Tr2)의 게이트 및 제3저항(R3)의 출력단자와 공통 접속되고, 타측단자는 접지된 제2캐패시터(C2)와; 입력단자가 상기 제2트랜지스터(Tr2)의 게이트 및 제2캐패시터(C2)의 일측단자와 공통 접속된 것으로, 상기 제3저항(R3)에서 출력되는 신호를 반전시키는 제7인버터(INV7;152)로 구성된다. 이때, 상기 제2트랜지스터(Tr2)는 캐패시터를 구성하는 소자이다.
이하, 첨부된 도면 제3도 내지 제6도를 참조하여 상기와 같이 구성된 어드레스 천이 검출회로(ATD)의 작용과 효과를 설명한다.
제6도의 (a) 내지 (e)는 상기 제3도에 도시된 어드레스 천이 검출회로(ATD)의 입·출력신호 파형도이다. 이때, 입력신호는 제1노아회로(111)의 제1입력단자(AT1)에만 인가되고, 그 입력단자(AT1)를 제외한 모든 입력단자(AT2-AT2N)에는 로우(Low)가 인가된다고 가정한다. 이를 참조하여 설명하면 다음과 같다.
(a)도에 도시된 신호가 제1노아회로(111)의 제1입력단자(AT1)로 인가되는 입력신호라면, (b)도의 신호는 그 입력신호가 제1노아회로(111)와 제1낸드회로(120), 제1인버터(130), 제1지연회로(140)를 연속적으로 통과한 후 제2노드(N20)로 출력되는 신호이고, (c)도의 신호는 상기 (b)도의 신호가 제2지연회로(150)를 통해 제3노드(N30)로 출력되는 신호이며, (d)도는 상기 (c)도의 신호가 제2인버터(160)를 통해 제4노드(N40)로 출력되는 신호이고, (e)도는 상기 (d)도의신호와 (b)도의 신호가 제N+1노아회로(170)를 통해 논리연산된 출력신호(OUT)이다.
특히, 상기 (b)도의 신호는 (a)도의 신호가 제1인버터(130)에 의하여 반전된 후, 그 신호의 상승지점이 제1지연회로에 의하여 소정의 시간(T1)만큼 지연된 신호로서, 항상 (a)도의 신호보다 큰 펄스폭을 갖도록 상기 제1지연회로(140)를 통해 출력되는 신호이다. 그리고, 상기 (c)도의 신호는 (b)도의 신호가 제2지연회로(150)에 의하여 그 하강지점과 상승지점이 소정의 같은 시간(T2)만큼 지연된 신호로서, 그 신호의 펄스폭은 상기 (b)도의 신호와 같다.
이때, 상기 (a)도에 도시된 신호는 종래와 같이 제3도의 제1노드(N10)에서 검출되는 신호이기도 하다.
상술한 바와 같이 본 발명에 따른 어드레스 천이 검출회로는 입력신호의 개수(어드레스 신호의 천이수)에 관계없이 그 출력신호(어드레스 천이 검출회로;ATDS)의 펄스폭을 일정하게 만들 수 있는 장점이 있다. 또한, 제2지연회로를 가변지연회로로 사용하면, 그 출력신호(ATDS)의 펄스폭을 필요한 크기로 조절할 수 있다는 장점이 있다.
따라서, 본 발명은 어드레스 천이 검출회로(ATDS)의 펄스폭이 작거나 크기 때문에 유발되는 문제점, 즉, 데이터 입·출력 라인(I/O Line) 등의 이퀄라이저(Equalizer)가 제대로 되지않는 문제점과, 속도(Speed)가 느려지는 문제점을 해결하게 되는 효과가 발생한다.

Claims (3)

  1. 다수의 노아회로(NOR1-NORN)와; 상기 다수의 노아회로(NOR1-NORN)에서 출력하는 각각의 신호를 인가받는 제1낸드회로(NAND1); 상기 제1낸드회로에서 출력하는 신호를 반전시키는 제1인버터(INV1)와; 상기 제1인버터의 출력신호를 소정의 제1시간만큼 지연시키는 제1지연회로(Delay1)와; 상기 제1지연회로의 출력신호를 소정의 제2시간만큼 지연시키는 제2지연회로(Delays2)와; 상기 제2지연회로에서 출력하는 신호를 반전시키는 제2인버터(INV2)와; 상기 제1지연회로(Delay1)에서 출력하는 신호와 상기 제2인버터(INV2)에서 출력하는 신호를, 각각 제1입력단자와 제2입력단자로 인가받아 처리하는 제N+1노아회로(NORN+1)로 구성되는 것을 특징으로 하는 메모리의 어드레스 천이 검출회로.
  2. 제1항에 있어서, 상기 제1지연회로는 입력된 신호의 상승시점을 소정의 시간(T1) 만큼 지연시켜 출력하도록 구성되는 것을 특징으로 하는 메모리의 어드레스 천이 검출회로.
  3. 제1항에 있어서, 상기 제2지연회로는 입력된 신호의 상승시점 및 하강시점을 각각 소정의 시간(T2)만큼 지연시켜 출력하도록 구성되는 것을 특징으로 하는 메모리의 어드레스 천이 검출회로.
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