KR970012691A - 병렬 테스트로 내부의 어드레스들을 제어하기 위한 스위칭 회로를 가지는 반도체 메모리 장치 - Google Patents

병렬 테스트로 내부의 어드레스들을 제어하기 위한 스위칭 회로를 가지는 반도체 메모리 장치 Download PDF

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Abstract

반도체 메모리 장치는 외부 어드레스 신호를 수신하고 외부 클록과 동기화하여 선정된 버스트 길이동안 내부 어드레스 신호를 발생하기 위한 버스트 카운터(3:3') 및 테스트 모드동안, 상기 내부 어드레스 신호를 수신하고 디코드하는 열 디코더(4)에 입력될 어드레스 신호가 정상 모드와 다르게 각각의 주기에서 가변되게 스위치 되고, 상기 열 디코더로부터 출력될 열 선택선이 각각의 주기에서 가변되게 구성되도록 이루어진 스위칭 회로(21~24,31,32,41,51,61,62,71)를 포함한다. 스위칭 회로는 디코더(13) 및 열 디코더(4) 중 하나에 상기 내부 어드레스 신호의 선정된 하위 순서 비트들(YP0, YP1)을 선택적으로 입력하기 위하여 N형 트랜지스터(31,32)과 함께 제1P형 트랜지스터(21,22), 내부 어드레스 신호의 선정된 상위 순서 비트(YPN-1, YPN)를 열 해독기에 관해 전도 상태 및 비전도 상태중 하나로 선택적으로 놓기 위한 제2P형 트랜지스터(23,24), 선정된 상위 순서 비트들(YPN-1, YPN)의 값을 유지하기 위한 래치 회로(41)를 포함할 것이다. 스위칭 회로 때문에, 다수의 셀들을 위한 병렬 테스트가 효과적으로 수행될 수 있다.

Description

병렬 테스트로 내부의 어드레스들을 제어하기 위한 스위칭 회로를 가지는 반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 제1실시예의 반도체 메모리 장치의 블럭도.

Claims (5)

  1. 다수의 메모리 셀들(6)에 대해 테스트 모드에서 병렬 테스트를 수행하는 기능을, 상기 다수의 메모리 셀에 하나의 데이타를 병렬로 기록하고 상기 다수의 메모리 셀들에서 병렬로 판독된 데이타의 동일성을 검출함으로써, 행하는 반도체 메모리 장치에 있어서, 외부 어드레스 신호를 수신하고 외부 클럭과 동기하여 선정된 버스트 길이동안 내부 어드레스 신호를 발생하는 버스트 카운터(3:3') ; 및 테스트 모드가 선택되고 기록/판독 동작이 일어날때, 상기 내부 어드레스 신호를 수신하고 디코드하는 열 디코더(4)에 입력될 어드레스 신호가 정상 모드와 다르게 각각의 주기에서 가변되게 스위치되고, 상기 열 디코더로부터 출력될 열 선택선이 각각의 주기에서 가변되게 구성되도록 이루어진 스위칭 수단(21~24,31,32,41,51,52,61,62,71) ; 을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 스위칭 수단은 디코더(13) 및 열 디코더(14)중의 하나에 상기 내부 어드레스 신호의 선정된 하위 순위 비트들(YP0, YP1)을 선택적으로 입력하기 위하여 N형 트랜지스터들(31,32)과 함께 있는 제1P형 트랜지스터들(21,22), 내부 어드레스 신호의 선정된 상위 순위 비트들(YPN-1, YPN)을 상기 열 디코더에 관해 전도 상태 및 비전도 상태중의 하나로 선택적으로 놓기 위한 제2P형 트랜지스터들(23,24) 및 상기 선정된 상위 순서 비트들(YPN-1, YPN)의 값을 유지하기 위한 래치 회로(14)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 스위칭 수단은 상기 외부 어드레스 신호가 버스트 카운터(3')의 선정된 비트 위치로 스위치되고 입력되게 하기 위한 선택 트랜지스터들(51,52,61,62,71)을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 외부 어드레스 신호를 수신하고 외부 클록과 동기하여 m+n 비트들(m 및 n은 선정 정수임)의 내부 어드레스 신호를 카운팅하고 출력하기 위한 버스트 카운터(3) ; 상기 내부 어드레스 신호의 상위 순서 m비트들을 수신하고 제1선택을 수행하기 위한 열 디코더(4) ; 다수의 판독/기록 버스 쌍들로 상기 제1선택에 의해 선택된 것과 같은 다수의 비트들의 데이타를 출력하기 위한 선택 플레이트(7) ; 병렬 테스트 모드에서 판독 동작을 위한 상기 다수의 비트들의 동일성을 검출하기 위한 검출 회로(18) ; 정상 모드에서 상기 내부 어드레스 신호의 하위 순서 n 비트들에 의해 다수 비트들의 데이타를 선택하고 병렬 테스트 모드에서 상기 검출 회로(18)의 출력을 선택하기 위한 제2선택 회로(14) ; 및 정상 모드에서는 상기 내부 어드레스 신호의 하위 순서 n 비트들에 의해 상기 다수의 판독/기록 버스 쌍들중 하나에 기록 데이타를 기록하지만 상기 다수의 판독/기록 버스 모두에 기록 데이타를 기록하는 제3선택 회로(15)를 포함하고, 상기 병렬 테스트 모드에서 상기 열 디코더(4)내의 상기 내부 어드레스 신호의 하위 순서 n비트를 입력함으로써 상기 제1선택을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 외부 어드레스 신호를 수신하고 정상 모드에서 외부 클록과 동기하여 m+n 비트들(m 및 n는 선정된 정수임)의 내부 어드레스 신호를 카운팅하고 병렬 테스트 모드에서 단지 상위 m 비트들 만을 카운팅하고 m+n 비트들의 상기 내부 어드레스 신호를 출력하기 위한 버스트 카운터(3) ; 상기 내부 어드레스 신호의 상위 순서 m비트들을 수신하고 제1선택을 수행하기 위한 열 디코더(4) ; 다수의 판독/기록 쌍들로 상기 제1선택에 의해 선택된 것과 같은 다수의 비트들의 데이타를 출력하기 위한 선택 플레이트(7) ; 병렬 테스트 모드에서의 판독 동작동안 상기 다수의 비트들의 동일성을 검출하기 위한 검출 회로(18) ; 정상 모드에서 상기 내부 어드레스 신호들의 하위 순서 n비트들에 의해 다수의 비트들의 데이타를 선택하고 병렬 테스트 모드에서 상기 검출회로(18)의 출력을 선택하기 위한 제2선택 회로(14) ; 정상 모드에서는 상기 내부 어드레스 신호의 하위 순서 n 비트들에 의해 상기 다수의 판독/기록 버스 쌍들중 하나에 기록 데이타를 기록하지만 상기 병렬 테스트 모드에서는 상기 다수의 판독/기록 버스 모두에 기록 데이타를 기록하는 제3선택 회로(15)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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