KR19990016231A - 동기식 반도체 메모리 장치 - Google Patents

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KR19990016231A
KR19990016231A KR1019970038704A KR19970038704A KR19990016231A KR 19990016231 A KR19990016231 A KR 19990016231A KR 1019970038704 A KR1019970038704 A KR 1019970038704A KR 19970038704 A KR19970038704 A KR 19970038704A KR 19990016231 A KR19990016231 A KR 19990016231A
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김광현
노광숙
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윤종용
삼성전자 주식회사
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Abstract

어드레스 발생기, 및 버스트 길이 인식 및 카운팅 회로를 구비하는 동기식 반도체 메모리 장치가 개시되어 있다. 어드레스 발생기는 동기식 반도체 메모리 장치가 동작함에 따라 엑세스되는 데이터의 어드레스의 일부를 발생시킨다. 버스트 길이 인식 및 카운팅 회로는 어드레스 발생기로부터 출력되는 어드레스를 입력하여 동기식 반도체 메모리 장치가 동작함에 따라 엑세스되는 연속적인 데이터의 어드레스들을 발생시킨다. 본 발명에 의하면, 모드 레지스터 설정 회로를 이용하여 칩 회로의 동작 모드, 즉 버스트 길이에 대한 정보를 인식하고 이에 따라 칩 회로가 동작함에 따라 엑세스되는 데이터의 연속적인 어드레스를 발생할 수 있으므로, 칩 회로 내부에 존재하는 비트맵과 에러 감식 메모리 등의 외부 소자와의 어드레스 불일치를 해소할 수 있다. 따라서 테스트 프로그램의 개발 기간을 줄이면서 효과적인 테스트를 구현할 수 있으며 테스트의 비용을 절감시킬 수 있는 효과를 가진다.

Description

동기식 반도체 메모리 장치
본 발명은 동기식 반도체 메모리 장치에 관한 것으로서, 특히 칩 회로 내부에서의 어드레스 발생 방식에 상관없이, 테스트 장치 등의 외부 소자들과의 어드레스 불일치를 자동으로 맞추어 줄 수 있는 동기식 반도체 메모리 장치에 관한 것이다.
범용 다이나믹 렌덤 엑세스 메모리(DRAM: Dynamic Random Access Memory) 장치는 메인 프레임(Main Frame)과 엔지니어링 워크 스테이션(Engineering Work Station) 등의 주기억 장치로서 다수 사용되어 왔다. 그러나 마이크로 프로세서 유니트(MPU: Micro Processor Unit)가 고속화됨에 따라 종래의 범용 DRAM은 그 성능에 적합하지 않게 되었다.
따라서 이러한 상황을 배경으로 마이크로 프로세서 유니트(MPU)와의 속도 차이를 해소하기 위하여 외부 시스템의 클럭(Clock) 신호에 동기하여 동작하도록 구성되어 있는 동기식 다이나믹 렌덤 엑세스 메모리(SDRAM: Synchronous Dynamic Random Access Memory) 장치가 등장하게 되었다. 동기식 다이나믹 렌덤 엑세스 메모리 장치는 외부 시스템의 클럭 신호에 동기하여 동작하는 범용성이 높은 고속 DRAM으로서 향후 주력 기억 소자로서 사용될 전망이다.
동기식 다이나믹 렌덤 엑세스 메모리 장치는 고속화를 실현하기 위하여 고속(Fast) 전송 시에 연속해서 엑세스할 수 있는 데이터의 길이를 임의로 설정할 수 있도록 구성되어 있다. 그러나 현재 테스트 장치들은 동기식 다이나믹 렌덤 엑세스 메모리 장치에 적합하게 설계되어 있지 않고 있다. 따라서 GO/NOGO와 같은 오동작을 판명하는 것은 문제가 없으나 불량의 원인을 파악하기 위하여 에러 감식 메모리(ECR: Error Catch RAM)를 사용하여 테스트를 진행하게 되는 경우에는 정확한 비트맵(Bitmap)이 불가능하게 된다. 왜냐하면 소자의 스펙(Spec)을 만족시키면서 연속해서 데이터를 엑세스(Access)할 때 에러 감식 메모리(ECR)에 불량 어드레스(Fail Address) 전송(Transfer)이 잘못되어 불량 어드레스를 알 수 없게 되는 경우와 불량 어드레스가 바뀌게 되는 경우가 발생할 수 있다.
이상의 내용을 실제적인 예를 들어 설명하면 다음과 같다.
동기식 다이나믹 렌덤 엑세스 메모리(SDRAM) 장치는 연속해서 데이터를 엑세스하는 방법에 있어서 갭리스(Gapless) 인터리브(Interleave) 동작(Operation)과 갭리스(Gapless) 핑퐁(PingPong) 동작의 두 가지가 있다. 갭리스(Gapless) 인터리브(Interleave) 동작은 두 개 이상의 뱅크(Bank)들을 사용하는 동기식 다이나믹 렌덤 엑세스 메모리(SDRAM) 장치에서 하나의 뱅크를 액티브(Active)한 후 프리차지(Precharge) 동작을 수행하기 전에 다음 뱅크를 액티브 하여 데이터를 갭(Gap)이 없이 엑세스할 수 있도록 동작하는 것이다. 갭리스(Gapless) 핑퐁(PingPong) 동작은 두 개 이상의 뱅크(Bank)들을 사용하는 동기식 다이나믹 렌덤 엑세스 메모리(SDRAM) 장치에서 여러 뱅크들을 동시에 모두 액티브 한 후에 뱅크간 데이터를 갭(Gap)이 없이 엑세스할 수 있도록 동작하는 것이다.
두 개 이상의 뱅크들을 사용하는 동기식 다이나믹 렌덤 엑세스 메모리(SDRAM) 장치에서 갭리스(Gapless) 인터리브(Interleave) 동작에 의해서 데이터를 엑세스하는 경우에는, 첫 뱅크를 액티브하고 독출(Read) 명령(Command)이 인가된 후 버스트 길이(BL: Burst length)에 해당되는 개수의 데이터를 독출하는 도중에 다음 뱅크의 액티브 명령과 뱅크 정보 어드레스가 주어진다. 여기서 첫 뱅크의 독출 어드레스와 다음 뱅크의 뱅크 정보 어드레스가 한 사이클 내에 발생되는 것이 불가능하다. 따라서 다음 뱅크의 뱅크 어드레스는 반드시 필요하기 때문에 첫 뱅크의 버스트 길이의 중간 어드레스는 발생시키지 않고 버스트 길이의 첫 어드레스만 발생시켜 동작한다. 이러한 동작에서 버스트 길이의 중간 어드레스는 칩 회로의 내부에서 자동적으로 발생되어 지기 때문에 칩 회로의 테스트에는 문제가 발생하지 않는다. 그러나 에러 감식 메모리(ECR)를 이용하여 불량(Fault)이 발생하는 어드레스를 판별하는 경우에 에러 감식 메모리(ECR) 장치로 버스트 길이의 중간에 해당되는 어드레스를 전송할 수 없기 때문에 버스트 길이의 중간에 해당되는 어드레스에서 불량(Fault)이 발생할 경우에는 이를 감지(Detect)할 수 없게되는 문제가 생긴다.
또한 두 개 이상의 뱅크들을 사용하는 동기식 다이나믹 렌덤 엑세스 메모리(SDRAM) 장치에서 갭리스(Gapless) 핑퐁(PingPong) 동작에 의해서 데이터를 엑세스하는 경우에는, 첫 뱅크를 액티브하고 다음 뱅크를 액티브 한 후에 첫 뱅크의 독출 명령 다음에 다음 뱅크의 뱅크 정보 어드레스가 겹쳐지게 된다. 여기서 뱅크들 사이의 어드레스가 바뀌게 되는 문제가 발생하게 된다. 이러한 문제는 듀얼 뱅크(Dual Bank)의 경우는 간단하지만 뱅크들의 수가 4개 이상으로 증가하게 되면 규칙성이 없이 어드레스가 바뀔 수 있으므로 어느 어드레스에서 불량(Fault)이 발생하는 지를 감지하는 것이 어렵게 된다.
도 1은 종래의 동기식 반도체 메모리 장치에 있어서 엑세스되고 있는 데이터의 어드레스를 발생시키는 회로의 개략적인 블록도를 에러 감식 메모리와 함께 나타내고 있다. 여기서 동기식 반도체 메모리 장치는 여러 개의 뱅크들을 구비하는 경우에 대하여 고려되고 있다.
도 1을 참조하면, 종래의 동기식 반도체 메모리 장치에 있어서 엑세스되고 있는 데이터의 어드레스를 발생시키는 회로는 어드레스 발생기(110), 및 에러 감식 메모리(120)를 구비한다.
어드레스 발생기(110)는 칩 회로의 동작에 따라 엑세스되는 데이터의 어드레스를 발생시킨다.
에러 감시 메모리(120)는 어드레스 발생기(110)로부터 발생되어 지는 어드레스를 입력하여 이들의 불량(Fault) 상태를 감지하기 위한 외부 테스트 장치이다.
칩 회로가 갭리스(Gapless) 인터리브(Interleave) 동작에 의해서 데이터를 엑세스하는 경우에는, 첫 뱅크를 액티브하고 독출(Read) 명령(Command)이 인가된 후 버스트 길이(BL: Burst length)에 해당되는 개수의 데이터를 독출하는 도중에 다음 뱅크의 액티브 명령과 뱅크 정보 어드레스를 발생시키게 된다. 여기서 첫 뱅크의 독출 어드레스와 다음 뱅크의 뱅크 정보 어드레스가 한 사이클 내에 발생되는 것이 불가능하다. 따라서 어드레스 발생기(110)는 첫 뱅크의 버스트 길이의 중간 어드레스는 발생시키지 않고 버스트 길이의 첫 어드레스만 발생시킨다.
갭리스(Gapless) 핑퐁(PingPong) 동작에 의해서 데이터를 엑세스하는 경우에는, 첫 뱅크를 액티브하고 다음 뱅크를 액티브 한 후에 첫 뱅크의 독출 명령 다음에 다음 뱅크의 뱅크 정보 어드레스가 겹쳐져서 어드레스 발생기(110)를 통하여 발생된다.
이와 같이 종래의 동기식 반도체 메모리 장치에 있어서 어드레스 발생기(110)는 독출 명령으로 엑세스되고 있는 연속적인 데이터의 어드레스를 제공하지 않을 뿐만 아니라 즉 버스트 길이의 중간에 해당되는 어드레스를 제공하지 않을 뿐만 아니라, 발생되는 어드레스가 불규칙적인 문제가 발생한다. 따라서 에러 감식 메모리(120)가 어드레스 발생기(110)로부터 발생되는 어드레스들을 입력하여 동기식 반도체 메모리 장치의 동작에 따라 엑세스되는 어드레스의 불량을 테스트할 때 버스트 길이 중간에 해당되는 어드레스에 불량(Fault)이 발생하는 것을 감지할 수가 없거나, 불량(Fault)이 발생한 어드레스를 알 수 없거나, 불량(Fault)이 발생한 어드레스가 바뀌게되는 문제가 발생하게 된다.
따라서 본 발명의 목적은 동기식 반도체 메모리 장치에 있어서 버스트 길이에 해당되는 연속적인 데이터의 어드레스를 외부로 전송할 수 있는 어드레스 발생 회로를 구비하는 동기식 반도체 메모리 장치를 제공하는 데 있다.
도 1은 종래의 반도체 메모리 장치에 있어서 어드레스 발생 회로를 포함한 회로의 블록도이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치에 있어서 어드레스 발생 회로를 포함한 회로의 블록도이다.
도 3은 도 2에 있어서 버스트 길이 인식 및 카운팅 회로의 구체적인 일 실시예에 따른 회로의 블록도이다.
도 4는 도 3에 있어서 모드 레지스터 설정 회로의 구체적인 일 실시예에 따른 회로의 회로도이다.
도 5는 도 4에 있어서 모드 신호 발생기의 구체적인 일 실시예에 따른 회로의 회로도이다.
* 도면의 부호에 대한 자세한 설명
BLS: 버스트 길이 모드 신호, PCNT: 제어 신호,
EDRV: 드라이버 인에이블 신호, ECOM: 비교기 인에이블 신호,
RAi: 로 어드레스, PWCBR: 모드 제어 신호,
VCC: 전원 단자, PVCCH: 프리 차지 신호, MRAi: 모드 설정 어드레스,
CLS: 레이턴시 모드 신호
상기 목적을 달성하기 위하여 본 발명에 따른 동기식 반도체 메모리 장치는 상기 동기식 반도체 메모리 장치가 동작함에 따라 엑세스되는 데이터의 어드레스의 일부를 발생시키는 어드레스 발생기; 및 상기 어드레스 발생기로부터 출력되는 어드레스를 입력하여 상기 동기식 반도체 메모리 장치가 동작함에 따라 엑세스되는 연속적인 데이터의 어드레스들을 발생시키는 버스트 길이 인식 및 카운팅 회로를 구비하는 것을 특징으로 한다.
이어서 첨부한 도면들을 참조하여 본 발명의 구체적인 실시예들에 대하여 자세히 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 동기식 반도체 메모리 장치에 있어서, 엑세스되고 있는 데이터의 어드레스를 발생시키는 회로의 개략적인 블록도를 에러 감식 메모리와 함께 나타내고 있다. 여기서 동기식 반도체 메모리 장치는 여러 개의 뱅크들을 구비하는 경우에 대하여 고려되고 있다.
도 2를 참조하면, 본 발명의 실시예에 따른 동기식 반도체 메모리 장치에 있어서 엑세스되고 있는 데이터의 어드레스를 발생시키는 회로는 어드레스 발생기(210), 버스트 길이 인식 및 카운팅 회로(220), 및 에러 감식 메모리(230)를 구비한다.
어드레스 발생기(210)는 칩 회로의 동작에 따라 엑세스되는 데이터의 어드레스의 일부를 발생시킨다.
버스트 길이 인식 및 카운팅 회로(220)는 어드레스 발생기(210)로부터 출력되는 어드레스를 입력하여 칩 회로가 동작함에 따라 엑세스되는 연속적인 데이터의 어드레스들을 발생시킨다.
에러 감시 메모리(230)는 어드레스 발생기(210)로부터 발생되어 지는 어드레스를 입력하여 이들의 불량(Fault) 상태를 감지하기 위한 외부 테스트 장치이다.
도 3은 도 2에 있어서 버스트 길이 인식 및 카운팅 회로(220)의 구체적인 일 실시예에 따른 회로의 블록도를 나타내고 있다.
도 3을 참조하면, 도 2에 있어서 버스트 길이 인식 및 카운팅 회로(220)의 구체적인 일 실시예에 따른 회로는 모드 레지스터 설정 회로(310), 카운팅 회로(320), 및 제어 신호 발생기(330)를 구비한다.
모드 레지스터 설정 회로(310)는 로 어드레스 스트로우브 신호(RASB), 칼럼 어드레스 스트로우브 신호(CASB), 기입 인에이블 신호(WEB), 및 칩 선택 신호(CSB)에 의해서 인에이블 되어, 입력되는 로 어드레스(RAi) 정보에 따라 모드 신호들(CLS, BLS) 중에서 해당되는 모드 신호를 액티브 시켜 출력한다. 여기서 모드 신호(CLS)는 레이턴시(Latency)에 대한 정보를 가지는 신호이며 모드 신호(BLS)는 버스트 길이(Burst Length)에 대한 정보를 가지는 신호이다.
모드 레지스터 설정 회로(310)는 외부로부터 입력되는 로 어드레스 스트로우브 신호(RASB), 칼럼 어드레스 스트로우브 신호(CASB), 기입 인에이블 신호(WEB), 및 칩 선택 신호(CSB)가 모두 로우('L') 레벨일 경우에만 인에이블 된다.
제어 신호 발생기(330)는 카운팅 회로(320)를 인에이블 시키는 제어 신호를 발생시킨다. 제어 신호 발생기(330)는 드라이버 인에이블 신호(EDRV)와 비교기 인에이블 신호(ECOM)에 따라 액티브 되는 제어 신호(PCNT)를 발생시킨다.
카운팅 회로(320)는 제어 신호 발생기(330)로부터 발생되는 제어 신호(PCNT)에 의해서 인에이블 되어, 모드 레지스터 설정 회로(310)로부터 발생되는 모드 신호들(CSL,BLS) 중에서 모드 신호에(BLS)의 정보를 이용하여, 엑세스되고 있는 데이터의 연속적인 어드레스들을 발생시킨다.
도 4는 도 3에 있어서 모드 레지스터 설정 회로(310)의 구체적인 일실시예에 따른 회로의 회로도를 나타내고 있다.
도 4를 참조하면, 도 3에 있어서 모드 레지스터 설정 회로(310)의 구체적인 일실시예에 따른 회로는 레지스터 회로(410), 및 모드 신호 발생부(430)를 구비한다.
레지스터 회로(410)는 외부로부터 입력되는 로 어드레스 스트로우브 신호(RASB), 칼럼 어드레스 스트로우브 신호(CASB), 기입 인에이블 신호(WEB), 및 칩 선택 신호(CSB)에 의해서 액티브 되는 모드 제어 신호(PWCBR)에 의해서 인에이블 되어, 로 어드레스 신호(RAi)들을 입력하여 저장하고, 이들을 모드 설정 어드레스 신호들(MRAi)로서 출력한다.
레지스터 회로(410)는 인버터(412), 전송 게이트(414), 래치부(416), 프리차지 수단(418), 및 구동부(420)를 구비한다.
인버터(412)는 로 어드레스(RAi)를 입력하여 이를 인버팅 하여 출력한다.
전송 게이트(414)는 모드 제어 신호(PWCBR)에 의해서 제어되어, 인버터(412)로부터의 출력을 전송한다.
래치부(416)는 전송 게이트(414)로부터 출력되는 신호를 입력하여 이를 래치하여 출력한다.
프리 차지 수단(418)은 래치부(416)의 입력단자를 하이('H') 레벨로 프리차지시킨다. 프리 차지 수단(418)은 전원 단자(VCC)와 래치부(416)의 입력 단자 사이에 연결되어 있고, 모드 제어 신호(PWCBR)가 액티브되기 전에 로우('L') 레벨로 액티브 되어 있다가 모드 제어 신호(PWCBR)가 액티브 되면 하이('H') 레벨이 되는 신호에 의해 게이팅되어 있는 PMOS 트랜지스터로써 구성되어 있다.
구동부(420)는 래치부(416)로부터의 출력을 구동하여 이를 모드 설정 어드레스 신호(MRAi)로서 출력한다.
모드 신호 발생부(430)는 레지스터 회로(410)로부터 출력되는 모드 설정 어드레스 신호들(MRAi)을 입력하여 이들을 디코딩(Decoding)하여 모드 신호들(CLS,BLS)중에서 해당되는 모드 신호를 액티브 시켜 출력한다.
도 5는 도 4에 있어서 모드 신호 발생부(430)의 구체적인 일 실시예에 따른 회로의 회로도를 나타내고 있다.
도 5를 참조하면, 도 4에 있어서 모드 신호 발생부(430)의 구체적인 일 실시예에 따른 회로는 NAND 게이트들(432 내지 440), 및 인버터들(442 내지 450)을 구비한다. 여기서 모드 신호 발생기(430)는 레지스터 회로(410)의 출력 데이터(MRAi)의 비트들(MRA4,MRA5,MRA6)을 입력하여 모드 신호(BLS)를 출력하는 부분에 대한 것만을 고려하고 있다.
NAND 게이트(432)는 레지스터 회로(410)의 출력 데이터(MRAi)의 비트들(MRA4,MRA5,MRA6)을 입력하여 이들이 모두 로우('L') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
NAND 게이트(434)는 레지스터 회로(410)의 출력 데이터의 비트(MRA4)가 하이('H') 레벨이고 출력 데이터의 비트들(MRA5,MRA6)이 모두 로우('L') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
NAND 게이트(436)는 레지스터 회로(410)의 출력 데이터의 비트들(MRA4,MRA6)이 모두 하이('H') 레벨이고 출력 데이터의 비트(MRA5)가 로우('L') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
NAND 게이트(438)는 레지스터 회로(410)의 출력 데이터의 비트들(MRA4,MRA5)이 모두 하이('H') 레벨이고 출력 데이터의 비트(MRA6)가 로우('L') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
NAND 게이트(440)는 레지스터 회로(410)의 출력 데이터의 비트들(MRA4,MRA5,MRA6)이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
인버터들(442 내지 450)은 각각 NAND 게이트들(432 내지 440) 중에서 해당되는 NAND 게이트로부터 출력되는 신호를 입력하여 이를 인버팅 하여 모드 신호들(BLS0 내지 BLS4)중에서 해당되는 모드 신호로서 출력한다.
다음의 표는 도 5의 회로에 있어서 레지스터 회로(410)의 출력 데이터의 비트들(MRA4,MRA5,MRA6)의 조합에 따라 출력되는 버스트 길이(BL)의 정보를 가지는 모드 신호들(BLS0 내지 BLS4)에 대한 진리표이다.
MRA4 MRA5 MRA6 BLS0 BLS1 BLS2 BLS3 BLS4
0 0 0 1 0 0 0 0
0 0 1 0 1 0 0 0
0 1 0 0 0 0 0 0
0 1 1 0 0 0 1 0
1 0 0 0 0 0 0 0
1 0 1 0 0 1 0 0
1 1 0 0 0 0 0 0
1 1 1 0 0 0 0 1
도 2 내지 도 5를 참조하면, 칩 회로가 갭리스(Gapless) 인터리브(Interleave) 동작에 의해서 데이터를 엑세스하는 경우에는, 첫 뱅크를 액티브하고 독출(Read) 명령(Command)이 인가된 후 버스트 길이(BL: Burst length)에 해당되는 개수의 데이터를 독출하는 도중에 다음 뱅크의 액티브 명령과 뱅크 정보 어드레스를 발생시키게 된다. 여기서 첫 뱅크의 독출 어드레스와 다음 뱅크의 뱅크 정보 어드레스가 한 사이클 내에 발생되는 것이 불가능하다. 따라서 어드레스 발생기(210)는 첫 뱅크의 버스트 길이의 중간 어드레스는 발생시키지 않고 버스트 길이의 첫 어드레스만 발생시킨다.
갭리스(Gapless) 핑퐁(PingPong) 동작에 의해서 데이터를 엑세스하는 경우에는, 첫 뱅크를 액티브하고 다음 뱅크를 액티브 한 후에 첫 뱅크의 독출 명령 다음에 다음 뱅크의 뱅크 정보 어드레스가 겹쳐져서 어드레스 발생기(210)를 통하여 발생된다.
이와 같이 어드레스 발생기(210)는 독출 명령으로 엑세스되고 있는 연속적인 데이터의 어드레스를 제공하지 않을 뿐만 아니라 즉 버스트 길이의 중간에 해당되는 어드레스를 제공하지 않을 뿐만 아니라, 발생되는 어드레스가 불규칙적이다. 그러나 버스트 길이 인식 및 카운팅 회로(220)는 이러한 어드레스 발생기(210)로부터 발생되는 어드레스와 모드 레지스터 설정 회로(310)로부터 출력되는 버스트 길이(BL)의 정보를 가지고 있는 모드 신호들(BLS0 내지 BLS4)을 입력하여, 이들을 이용하여 칩 회로가 동작함에 따라 엑세스되는 데이터의 연속적인 어드레스들을 발생시킨다. 따라서 에러 감식 메모리(230)가 버스트 길이 인식 및 카운팅 회로(220)로부터 발생되는 어드레스들을 입력하여 칩 회로의 동작에 따라 엑세스되는 어드레스의 불량을 테스트할 때 버스트 길이 중간에 해당되는 어드레스에 불량(Fault)이 발생하는 것을 감지할 수가 있고, 또한 불량(Fault)이 발생한 어드레스를 정확하게 감지 할 수가 있게 된다.
본 발명에 의하면, 모드 레지스터 설정 회로를 이용하여 칩 회로의 동작 모드, 즉 버스트 길이에 대한 정보를 인식하고 이에 따라 칩 회로가 동작함에 따라 엑세스되는 데이터의 연속적인 어드레스를 발생할 수 있으므로, 칩 회로 내부에 존재하는 비트맵과 에러 감식 메모리 등의 외부 소자와의 어드레스 불일치를 해소할 수 있다. 따라서 테스트 프로그램의 개발 기간을 줄이면서 효과적인 테스트를 구현할 수 있으며 테스트의 비용을 절감시킬 수 있는 효과를 가진다.

Claims (8)

  1. 복수의 뱅크들을 구비하는 동기식 반도체 메모리 장치에 있어서,
    상기 동기식 반도체 메모리 장치가 동작함에 따라 엑세스되는 데이터의 어드레스의 일부를 발생시키는 어드레스 발생기; 및
    상기 어드레스 발생기로부터 출력되는 어드레스를 입력하고, 해당되는 버스트 길이를 인식하여, 상기 동기식 반도체 메모리 장치가 동작함에 따라 엑세스되는 연속적인 데이터의 어드레스들을 발생시키는 버스트 길이 인식 및 카운팅 회로를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 버스트 길이 인식 및 카운팅 회로는
    로 어드레스 스트로우브 신호, 칼럼 어드레스 스트로우브 신호, 기입 인에이블 신호 및 칩 선택 신호에 의해서 인에이블 되어, 입력되는 로 어드레스 정보에 따라 복수의 모드 신호들 중에서 해당되는 모드 신호를 액티브 시켜 출력하는 모드 레지스터 설정 회로;
    상기 버스트 길이 인식 및 카운팅 회로를 인에이블 시키는 제어 신호를 발생시키는 제어 신호 발생기; 및
    상기 제어 신호 발생기로부터 발생되는 상기 제어 신호에 의해서 인에이블 되어, 상기 모드 레지스터 설정 회로로부터 발생되는 복수의 모드 신호들 중에서 해당되는 모드 신호에 따라 엑세스되고 있는 데이터의 연속적인 어드레스를 발생시키는 카운팅 회로를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 모드 레지스터 설정 회로는 외부로부터 입력되는 로 어드레스 스트로우브 신호, 칼럼 어드레스 스트로우브 신호, 기입 인에이블 신호 및 칩 선택 신호가 모두 로우 레벨일 경우에만 인에이블 되는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 모드 레지스터 설정 회로는,
    외부로부터 입력되는 로 어드레스 스트로우브 신호, 칼럼 어드레스 스트로우브 신호, 기입 인에이블 신호 및 칩 선택 신호에 의해서 인에이블 되는 모드 제어 신호에 따라 인에이블 되어, 상기 로 어드레스 신호들을 입력하여 저장하고 이들을 모드 설정 어드레스 신호들로서 출력하는 레지스터 회로; 및
    상기 레지스터 회로로부터 출력되는 모드 설정 어드레스 신호들을 입력하여 이들을 디코딩 하여 상기 복수의 모드 신호들 중에서 해당되는 모드 신호들을 액티브 시켜 출력하는 모드 신호 발생부를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 레지스터 회로는,
    상기 로 어드레스를 입력하여 이를 인버팅 하여 출력하는 제 1 인버터;
    상기 모드 제어 신호에 의해서 제어되어, 상기 제 1 인버터로부터의 출력을 전송하는 전송게이트;
    상기 전송게이트로부터 출력되는 신호를 입력하여 이를 래치하여 출력하는 래치부;
    상기 래치부의 입력단자를 하이 레벨로 프리차지시키는 프리 차지 수단; 및
    상기 래치부로부터의 출력을 구동하여 이를 모드 설정 어드레스 신호로서 출력하는 구동부를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 프리 차지 수단은 전원 단자와 상기 래치부의 입력 단자 사이에 연결되어 있고, 상기 모드 제어 신호가 액티브 되기 전에 로우 레벨로 액티브 되어 있다가 상기 모드 제어 신호가 액티브 되면 하이 레벨이 되는 신호에 의해 게이팅 되는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 장치.
  7. 제4항에 있어서, 상기 모드 신호 발생부는 상기 레지스터 회로로부터 출력되는 상기 모드 설정 어드레스 신호 중에서 해당되는 비트들을 입력하여 이들을 디코딩 하여 해당되는 모드 신호를 액티브 시켜 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 모드 신호 발생부에서 발생되는 상기 모드 신호들은 버스트 길이에 해당되는 모드 신호들을 포함하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
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