JPH0963297A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 バーンインテストモードにおいてデータビッ
ト圧縮機能によりデータを書込んだ場合も、隣接するす
べてのビット線に対して電圧ストレスが印加可能な半導
体記憶装置を提供する。 【解決手段】 テストモードにおいて、データビット圧
縮機能によりデータを書込む場合、入力バッファ回路３
１ａ、３１ｂ、３２ａおよび３２ｂは、テストモード指
定信号ＴＥにより制御されるスイッチ回路３１１によ
り、特定の入出力端子に入力された信号ｄｑ０に応じた
信号を共通に受ける状態となる。反転指示信号ＩＮＶが
活性状態の場合、内部データバスＩＯ０、ＺＩＯ０およ
びＩＯ２、ＺＩＯ２に対しては、信号ｄｑ０が反転回路
３０１により反転された信号に応じた相補信号が出力さ
れる。これに対して、内部データバスＩＯ１、ＺＩＯ１
およびＩＯ３、ＺＩＯ３に対しては、信号ｄｑ０に応じ
た相補信号が出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、半導体記憶装置のテスト時間の短縮とテスト
の信頼性の向上を実現するための構成に関する。より特
定的には、この発明は、複数の入出力ピンを有する半導
体記憶装置において、テストモード動作中は特定の入出
力ピンからのデータの書込および読出によって、他の入
出力ピンに対しても同時にデータの入出力が可能な半導
体記憶装置の構成に関する。

【０００２】

【従来の技術】半導体記憶装置の記憶容量の増大と回路
の複雑化に伴って、その出荷直前の段階において、製造
工程中に発生し潜在化している不良要因を有するチップ
が、一定の頻度で存在することは避けられない。

【０００３】すなわち、半導体記憶装置の構成要素であ
るＭＯＳトランジスタのゲート絶縁膜不良、配線間の層
間絶縁膜不良、配線の断線不良、配線間のリーク不良お
よび製造工程時に混入したパーティクルに起因する不良
が潜在化している場合があり、これをそのまま製品とし
て出荷したのでは、いわゆる「初期故障モード」での故
障発生の原因となる。

【０００４】そこで、半導体記憶装置を高温高圧下の条
件下で動作させ、上記初期不良を顕在化させて、出荷前
の不良品を排除する、いわゆる「バーンイン」テストに
よるスクリーニングを行なうことが一般的である。一方
で、この「バーンイン」テスト時間は、単純な書込・読
込サイクルでもメモリ容量に比例して長くなり、テスト
時間の増大はチップコストの上昇に直結する。

【０００５】このため、テストボード上に複数の半導体
記憶装置を配置し、多数の半導体記憶装置を並列にテス
トする構成として、上記テスト時間の増大の抑制が図ら
れる。

【０００６】しかしながら、近年における半導体記憶装
置の一層の大容量化とともに、多ビット化（データ入出
力ピンの数が複数個に増大）している。その結果、１台
のテスターあたりに同時にテストできる半導体記憶装置
の個数が減少し、上記のような並列テスト構成によって
もテスト時間の増大、ひいてはテストコストの増大を招
くようになっている。

【０００７】この対策として、データビット圧縮機能に
よるテストコスト削減方法が提案されている。すなわ
ち、半導体記憶装置の機能として、複数の読出データ間
の比較一致検出を半導体記憶装置内部で行ない、半導体
記憶装置からはその判定信号を特定の入出力端子に出力
される構成とすることで、テスター側から見た入出力端
子数を見かけ上少なくするテストモード動作を可能とす
ることである。このような構成とすることにより、テス
ター１台当りに同時に測定することが可能な半導体記憶
装置数の低下を抑えることが可能となる。

【０００８】図１８は、従来の上記データビット圧縮機
能を有する半導体記憶装置の構成を示す概略ブロック図
である。

【０００９】通常動作モードにおける読出動作において
は、アドレス信号入力端子８を介して与えられる外部ア
ドレス信号Ａ０〜Ａｉに応じて、メモリセルアレイ１５
から選択された特定のメモリセルの記憶データは、セン
スアンプ１４および１６により増幅され、Ｉ／Ｏ回路１
４および１６によって内部データバスに内部読出データ
ｑ０〜ｑ３として出力される。入出力バッファ回路６１
〜６４は、それぞれ外部入出力端子６５〜６８との接続
状態を、以下の２つの状態のいずれかに切換えるスイッ
チ回路９１〜９４を含む。スイッチ回路９１〜９４は、
制御信号発生回路１１により発生されるテストモード指
定信号ＴＥに応じて、通常動作モードにおいては、入出
力バッファ回路６１〜６４と入出力端子６５〜６８をそ
れぞれ個別に接続する。すなわち、図１８中において、
実線で示した側に各スイッチ回路９１〜９４は接続して
いる。

【００１０】したがって、出力バッファ回路６１〜６４
は、４つのメモリセルから読出された内部読出データｑ
０〜ｑ３をそれぞれ受けて、外部読出データＤＱ０〜Ｄ
Ｑ３を生成して、データ入出力端子６５〜６８へそれぞ
れ個別に出力する。

【００１１】通常動作モードにおける、書込動作におい
ては、上記読出動作と逆の動作により、入出力バッファ
回路６１〜６４は、外部入出力端子６５〜６８にそれぞ
れ与えられた外部書込データＤＱ０〜ＤＱ３を受けて、
外部アドレス信号Ａ０〜Ａｉによに選択された４つのメ
モリセルに対して、Ｉ／Ｏ回路１４および１６を介し
て、個別にデータを出力する。

【００１２】一方、制御信号発生回路１１は、外部制御
信号のライトイネーブル信号ＥＸＴ．Ｗ、出力イネーブ
ル信号ＥＸＴ．ＯＥ、行アドレスストローブ信号ＥＸ
Ｔ．ＲＡＳ、列アドレスストローブ信号ＥＸＴ．ＣＡＳ
および外部アドレス信号Ａ０〜Ａｉのうち特定の外部ア
ドレス信号、たとえば、Ａ０とＡ１を受けて、テストモ
ード（たとえば、バーンインモード）が指定されたこと
を検出し、活性なテストモード指定信号ＴＥを出力す
る。

【００１３】スイッチ回路９０〜９４は、テストモード
検出信号ＴＥを受けて、入出力バッファ回路６１〜６４
を、特定の入出力端子、たとえば、入出力端子６５と共
通に接続する。すなわち、図１８において、スイッチ回
路９１〜９４は、点線で示した接続状態となる。

【００１４】したがって、テストモードにおける書込動
作においては、入出力端子６５に与えられた書込データ
が共通に、外部アドレス信号Ａ０〜Ａｉによって選択さ
れた４つのメモリセルに対して、Ｉ／Ｏ回路１４および
１６を介して出力される。

【００１５】テストモードにおける読出動作において
は、外部アドレス信号Ａ０〜Ａｉによって選択された４
つのメモリセルからの内部読出信号ｑ０〜ｑ３は、論理
合成回路４７に入力し、論理合成回路４７は、それらの
信号の一致不一致を判定する。論理合成回路４７は、入
力データの一致不一致の判定結果に応じて判定信号ＴＭ
ｑ０を入出力端子６５に出力する。

【００１６】したがって、テストモード動作時において
は、入出力端子６５のみを介して、データの入出力が行
なわれることになる。つまり、通常動作においては×４
構成であった半導体記憶装置を、×１構成としてテスト
が可能となる。このため、半導体記憶装置の入出力の構
成が多ビット化した場合においても、１台のテスターで
同時に並列テストできる半導体記憶装置数を減少させる
ことがない。

【００１７】

【発明が解決しようとする課題】しかしながら、従来の
データビット圧縮機能を有する半導体記憶装置は、上記
のとおり、特定の入出力端子からのデータを、複数のメ
モリセルに対して共通に書込む構成となっていたので、
以下のような問題点があった。

【００１８】図１９は、従来のデータビット圧縮機能を
有する半導体記憶装置２０１のメモリセルアレイ１５お
よびセンスアンプ＋Ｉ／Ｏ１４および１６部分の構成の
一例を示す回路図である。

【００１９】図１９において、センスアンプ２０、２２
および２４は、センスアンプ２１、２３および２５とビ
ット線対を挟んで両端に配置され、対向するセンスアン
プに接続する各ビット線は、互いに交互に配置されてい
る。すなわち、たとえば、センスアンプ２０に接続され
るビット線対ＢＬ００およびＺＢＬ００の間に、センス
アンプ２１に接続されるビット線対ＢＬ１０およびＺＢ
Ｌ１０の内のビット線ＺＢＬ１０が配置される構成とな
っている。

【００２０】ビット線対ＢＬ００およびＺＢＬ００はＮ
チャネルＭＯＳトランジスタ２６ａおよび２６ｂを介し
て、内部データバスＩＯ０およびＺＩＯ０にそれぞれ接
続される。ビット線対ＢＬ１０およびＺＢＬ１０、ＢＬ
２０およびＺＢＬ２０ならびにＢＬ３０およびＺＢＬ３
０も、同様にして、ＮチャネルＭＯＳトランジスタ２６
ｃおよび２６ｄ、２６ｅおよび２６ｆならびに２６ｇお
よび２６ｈを介して、それぞれ内部データバスＩＯ１お
よびＺＩＯ１、ＩＯ２およびＺＩＯ２ならびにＩＯ３お
よびＺＩＯ３に接続される。

【００２１】ＮチャネルＭＯＳトランジスタ２６ａ〜２
６ｈのゲート電位は、同一のコラム選択信号ＣＳＬ０に
よって制御される。

【００２２】センスアンプ２０は、ビット線対ＢＬ００
およびＺＢＬ００に接続され、センスアンプ制御線Ｓ２
ＮおよびＳ２Ｂから供給される電源電位に応じて、この
ビット線対間の電位差を増幅する。ビット線対ＢＬ１０
およびＺＢＬ１０、ＢＬ２０およびＺＢＬ２０ならびに
ＢＬ３０およびＺＢＬ３０にそれぞれ接続されるセンス
アンプ２１、２２および２３も、同様に、それぞれが接
続されるビット線対間の電位差の増幅を行なう。

【００２３】内部データバスＩＯ０およびＺＩＯ０は、
入出力バッファ回路６１に接続して、内部読出信号ｑ０
を伝達する。同様にして、内部データバスＩＯ１および
ＺＩＯ１、ＩＯ２およびＺＩＯ２ならびにＩＯ３および
ＺＩＯ３は、それぞれ入出力バッファ回路６２、６３お
よび６４に接続して、内部読出信号ｑ１、ｑ２およびｑ
３を伝達する。

【００２４】ワード線ＷＬ０とビット線ＢＬ００との交
点にはメモリセル２８ａが、ビット線ＢＬ１０との交点
にはメモリセル２８ｂが、ビット線ＢＬ２０との交点に
はメモリセル２８ｃが、ビット線ＢＬ３０との交点には
メモリセル２８ｄがそれぞれ接続されている。

【００２５】通常動作モードでの書込動作においては、
外部端子６５〜６８から入力された外部書込データＤＱ
０〜ＤＱ３は、入出力バッファ回路６１〜６４におい
て、それぞれ対応する相補な内部書込信号に変換され、
内部データバスＩＯ０およびＺＩＯ０〜ＩＯ３およびＺ
ＩＯ３に伝達される。外部アドレス信号をＡ０〜Ａｉに
応じて、たとえば、ワード線ＷＬ０が選択され、コラム
選択信号ＣＳＬ０に応じて、内部データバスＩＯ０およ
びＺＩＯ０〜ＩＯ３およびＺＩＯ３が、それぞれ対応す
るビット線対と接続されると、メモリセル２８ａ〜２８
ｄには、外部入出力端子６５〜６８に入力されたデータ
に応じた記憶データが、それぞれ個別に書込まれること
になる。

【００２６】これに対して、データビット圧縮動作時に
おける書込動作においては、たとえば、外部入出力端子
６５に入力されたデータＤＱ０に応じた相補信号が、内
部データバスＩＯ０およびＺＩＯ０〜ＩＯ３およびＺＩ
Ｏ３のすべてに共通に伝達される。たとえば、この書込
データが“Ｌ”である場合、ワード線ＷＬ０およびコラ
ム選択信号ＣＳＬ０によって選択されるメモリセル２８
ａ〜２８ｄにデータを書込む際には、これらのメモリセ
ルに接続するビット線ＢＬ００〜ＢＬ３０は、すべて
“Ｌ”レベルとなる。一方これらのビット線と対をなす
ビット線ＺＢＬ００〜ＺＢＬ３０は、“Ｈ”レベルとな
る。

【００２７】図１９には、上記のように“Ｌ”レベルの
信号をメモリセル２８ａ〜２８ｄに書込む場合のビット
線の電位を示している。ビット線対は、互いに交互に配
置されているため、この場合隣合うビット線、たとえば
ＢＬ００とＢＬ１０はともに“Ｌ”レベルであり、ビッ
ト線ＺＢＬ００とＺＢＬ１０は、ともに“Ｈ”レベルで
ある。

【００２８】バーンインテストモードにおいて、上記の
ようにデータビットを圧縮してデータの書込を行なった
場合、以下のような問題点が発生する。すなわち、バー
ンインテストにおいては、たとえば、潜在化しているビ
ット線間のリーク不良等を顕在化させる必要がある。と
ころが、上記のような配置のビット線対に対して、デー
タビットを圧縮してデータの書込を行なうと、隣合うビ
ット線が互いに同電位となってしまい、これらビット線
間には電圧ストレスが印加されない。したがって、バー
ンインテストを行なっても、これら隣接するビット線間
の潜在化している不良を検出することができず、製品出
荷前に行なうバーンインテストの信頼性が低下してしま
うという問題点があった。

【００２９】したがって、この発明の目的は、バーンイ
ンテスト等においてデータビットを圧縮して書込／読込
動作を行なう場合に隣接するビット線間の電位レベルを
反転させることが可能な半導体記憶装置を提供すること
である。

【００３０】この発明の他の目的は、データビット圧縮
動作中に、使用されていない入出力端子からの信号によ
る誤動作や消費電流の増加を防止することが可能な半導
体記憶装置を提供することである。

【００３１】

【課題を解決するための手段】請求項１記載の半導体記
憶装置は、複数のワード線と、複数のワード線に交差す
る、第１および第２のグループに分配された複数のビッ
ト線対と、ワード線とビット線対とに接続され、行列状
に配置された複数のメモリセルと、外部アドレス信号に
応じて、対応するメモリセルとの間で記憶データの読出
／書込動作を行なうメモリセル選択手段と、外部からの
複数の入力データをそれぞれ並列に受けて、メモリセル
選択手段に出力する複数の入力バッファ手段とを備え、
入力バッファ手段は、ビット線対の第１および第２のグ
ループに対応して、それぞれ第１および第２のグループ
に分配され、第１および前記第２のグループに属する入
力バッファ手段の各々は、からの動作モード指定信号に
応じて、対応する入力データを受ける第１の状態と、入
力バッファ手段のうちの所定の入力バッファ手段に対す
る入力データを共通に受ける第２の状態とを切換える第
１の切換手段を含み、第１のグループに属する入力バッ
ファ手段の各々は、第２の状態となっている場合におい
て、外部からの反転指示信号に応じて、入力データを反
転する第１の反転手段をさらに含む。

【００３２】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、入力バッファ
手段にそれぞれ対応して設置され、メモリセル選択手段
により読出された記憶データを受けて、外部に出力する
複数の出力バッファ手段と、出力バッファ手段により出
力されるべき記憶データを受けて、論理演算を行なって
判定信号を出力する複数の論理演算手段とをさらに備
え、論理演算手段は、読出された記憶データが書込まれ
た記憶データと一致する場合に、判定信号を活性とし、
所定の入力バッファ手段に対応する出力バッファ手段
は、動作モード指定信号に応じて、記憶データを出力す
る状態と、判定信号を出力する状態とを切換える第２の
切換手段を含む。

【００３３】請求項３記載の半導体記憶装置は、複数の
ワード線と、複数のワード線に交差する、第１および第
２のグループに分配された複数のビット線対と、ワード
線とビット線対とに接続され、行列状に配置された複数
のメモリセルと、外部アドレス信号に応じて、対応する
メモリセルとの間で記憶データの読出／書込動作を行な
うメモリセル選択手段と、外部からの複数の入力データ
をそれぞれ並列に受けてメモリセル選択手段に出力す
る、複数のグループに分配された、複数の入力バッファ
手段とを備え、入力バッファ手段のグループの各々は、
ビット線対の第１および第２のグループに対応して、そ
れぞれ第１および第２のサブグループに分配され、第１
および第２のサブグループに属する入力バッファ手段の
各々は、外部からの動作モード指定信号に応じて、対応
する入力データを受ける第１の状態と、入力バッファ手
段のグループごとの所定の入力バッファ手段に対する入
力データを共通に受ける第２の状態とを切換える第１の
切換手段を含み、第１のサブグループに属する入力バッ
ファ手段の各々は、第２の状態となっている場合におい
て、外部からの反転指示信号に応じて、入力データを反
転する第１の反転手段をさらに含む。

【００３４】請求項４記載の半導体記憶装置は、請求項
３記載の半導体記憶装置の構成に加えて、入力バッファ
手段にそれぞれ対応して設置され、メモリセル選択手段
により読出された記憶データを受けて、外部に出力する
複数の出力バッファ手段と、入力バッファ手段のグルー
プに対応する出力バッファ手段により出力されるべき記
憶データを受けて、論理演算を行なって判定信号を出力
する複数の論理演算手段とをさらに備え、論理演算手段
の各々は、読出された記憶データが書込まれた記憶デー
タと一致する場合に、判定信号を活性とし、所定の入力
バッファ手段に対応する出力バッファ手段は、動作モー
ド指定信号に応じて、記憶データを出力する状態と、判
定信号を出力する状態とを切換える第２の切換手段を含
む。

【００３５】請求項５記載の半導体記憶装置は、複数の
ワード線と、複数のワード線に交差する、第１および第
２のグループに分配された複数のビット線対と、ワード
線とビット線対とに接続され、行列状に配置された複数
のメモリセルと、外部アドレス信号に応じて、対応する
メモリセルとの間で記憶データの読出／書込動作を行な
うメモリセル選択手段と、外部からの複数の入力データ
をそれぞれ並列に受けて、メモリセル選択手段に出力す
る複数の入力バッファ手段とを備え、入力バッファ手段
は、ビット線対の第１および第２のグループに対応し
て、それぞれ第１および第２のグループに分配され、第
１および第２のグループに属する入力バッファ手段の各
々は、外部からの動作モード指定信号に応じて、対応す
る入力データを受ける第１の状態と、入力バッファ手段
のうちの所定の入力バッファ手段に対する入力データを
共通に受ける第２の状態とを切換える第１の切換手段を
含み、第１のグループに属する入力バッファ手段の各々
は、第１の外部制御信号に応じて、メモリセル選択手段
への入力データの出力を制御する第１の入力制御手段を
含み、第２のグループに属する入力バッファ手段の各々
は、第２の外部制御信号に応じて、メモリセル選択手段
への入力データの出力を制御する第２の入力制御手段を
含む。

【００３６】請求項６記載の半導体記憶装置は、前記５
記載の半導体記憶装置の構成に加えて、入力バッファ手
段にそれぞれ対応して設置され、メモリセル選択手段に
より読出された記憶データを受けて、外部に出力する複
数の出力バッファ手段と、出力バッファ手段により出力
されるべき記憶データを受けて、論理演算を行なって判
定信号を出力する論理演算手段とをさらに備え、論理演
算手段は、読出された記憶データが書込まれた記憶デー
タと一致する場合に、判定信号を活性とし、所定の入力
バッファ手段に対応する出力バッファ手段は、動作モー
ド指定信号に応じて、記憶データを出力する状態と、判
定信号を出力する状態とを切換える第２の切換手段を含
む。

【００３７】請求項７記載の半導体記憶装置は、複数の
ワード線と、複数のワード線に交差する、第１および第
２のグループに分配された複数のビット線対と、ワード
線とビット線対とに接続され、行列状に配置された複数
のメモリセルと、外部アドレス信号に応じて、対応する
メモリセルとの間で記憶データの読出／書込動作を行な
うメモリセル選択手段と、外部からの複数の入力データ
をそれぞれ並列に受けてメモリセル選択手段に出力す
る、複数のグループに分配された、複数の入力バッファ
手段とを備え、入力バッファ手段のグループの各々は、
ビット線対の第１および第２のグループに対応して、そ
れぞれ第１および第２のサブグループに分配され、第１
および第２のサブグループに属する入力バッファ手段の
各々は、外部からの動作モード指定信号に応じて、対応
する入力データを受ける第１の状態と、入力バッファ手
段のグループごとの所定の入力バッファ手段に対する入
力データを共通に受ける第２の状態とを切換える第１の
切換手段を含み、第１のサブグループに属する入力にバ
ッファ手段の各々は、第１の外部制御信号に応じて、前
記メモリセル選択手段への入力データの出力を制御する
第１の入力制御手段を含み、第２のサブグループに属す
る入力にバッファ手段の各々は、第２の外部制御信号に
応じて、メモリセル選択手段への入力データの出力を制
御する第２の入力制御手段を含む。

【００３８】請求項８記載の半導体記憶装置は、請求項
７記載の半導体記憶装置の構成に加えて、入力バッファ
手段にそれぞれ対応して設置され、メモリセル選択手段
により読出された記憶データを受けて、外部に出力する
複数の出力バッファ手段と、入力バッファ手段のグルー
プに対応する出力バッファ手段により出力されるべき記
憶データを受けて、論理演算を行なって判定信号を出力
する複数の論理演算手段とをさらに備え、論理演算手段
の各々は、読出された記憶データが書込まれた記憶デー
タと一致する場合に判定信号を活性とし、所定の入力バ
ッファ手段に対応する出力バッファ手段は、動作モード
指定信号に応じて、記憶データを出力する状態と、判定
信号を出力する状態とを切換える第２の切換手段を含
む。

【００３９】請求項９記載の半導体記憶装置は、請求項
２、４、６または８記載の半導体記憶装置の構成におい
て、論理演算手段は、第１のグループのビット線対に接
続されたメモリセルから読出された、記憶データを受け
て、外部からの反転指示信号に応じて、記憶データを反
転して出力する第２の反転手段と、第２のグループのビ
ット線対に接続されたメモリセルから読出された記憶デ
ータと、第２の反転手段の出力データを受けて、比較を
行なう比較演算手段とを含み、比較演算手段は、すべて
の入力データが等しい場合に、活性な判定信号を出力す
る。

【００４０】請求項１０記載の半導体記憶装置は、請求
項１から８いずれかに記載の半導体記憶装置の構成にお
いて、メモリセル選択手段は、ビット線対のそれぞれに
対応して、ビット線対間の電位差を検知して増幅する複
数の検知増幅手段を含み、第１のグループに属するビッ
ト線対に対応する検知増幅手段と、第２のグループに属
するビット線対に対応する検知増幅手段は、ビット線対
を挟んで両端に配置され、第１のグループに属するビッ
ト線と、第２のグループに属するビット線が交互に配置
される。

【００４１】請求項１１記載の半導体記憶装置は、請求
項１、３、５または７記載の半導体記憶装置の構成に加
えて、複数の入力データをそれぞれ受ける複数の入力端
子と、入力端子と入力バッファ手段との間にそれぞれ接
続される複数の入力電位制御手段と、第３の外部制御信
号と動作モード指定信号に応じて、第１および第２の内
部入力制御信号を出力する制御信号発生手段をさらに備
え、制御信号発生手段は、動作モード指定信号に応じ
て、前記入力バッファ手段が第１の状態となっている場
合、前記第３の外部制御信号に応じた、第１および第２
の内部入力制御信号を出力し、動作モード指定信号に応
じて、入力バッファ手段が第２の状態となっている場
合、第３の外部制御信号に応じた第１の内部入力制御信
号と、不活性な第２の内部入力制御信号とを出力し、所
定の入力バッファ手段に接続される入力電位制御手段
は、第１の内部入力制御信号に制御されて、入力データ
に対応する電位を出力し、他の入力バッファ手段に接続
される入力電位制御手段は、第２の内部入力制御信号に
制御されて、入力データに対応する電位を出力する。

【００４２】

【発明の実施の形態】

［実施の形態１］図１は、本発明の実施の形態１の半導
体記憶装置１０１の構成を示す概略ブロック図である。

【００４３】図１において、半導体記憶装置１０１は、
外部制御信号入力端子２ないし５を介して与えられる外
部制御信号ＥＸＴ．Ｗ、ＥＸＴ．ＯＥ、ＥＸＴ．ＲＡＳ
およびＥＸＴ．ＣＡＳ受けて、内部制御信号を発生する
制御信号発生回路１１と、メモリセルが行列状に配列さ
れるメモリセルアレイ１５と、アドレス信号入力端子８
を介して与えられる外部アドレス信号Ａ０〜Ａｉを受
け、制御信号発生回路１１の制御の下に内部行アドレス
信号および内部列アドレス信号を発生するアドレスバッ
ファ回路１２と、制御信号発生回路１１の制御の下に活
性化され、アドレスバッファ回路１２から与えられる内
部行アドレス信号をデコードし、メモリセルアレイ１５
の行（ワード線）を選択するロウデコーダ回路１３を含
む。

【００４４】外部制御信号入力端子２へ与えられる信号
ＥＸＴ．Ｗは、データ書込を指定するライトイネーブル
信号である。外部制御信号入力端子３へ与えられる信号
ＥＸＴ．ＯＥは、データ出力を指定する出力イネーブル
信号である。外部制御信号入力端子４へ与えられる信号
ＥＸＴ．ＲＡＳは、半導体記憶装置の内部動作を開始さ
せ、かつ内部動作の活性期間を決定する行アドレススト
ローブ信号である。この信号ＥＸＴ．ＲＡＳの活性時、
ロウデコーダ回路１３等のメモリセルアレイ１５の行を
選択する動作に関連する回路は活性状態とされる。外部
制御信号入力端子５へ与えられる信号ＥＸＴ．ＣＡＳ
は、列アドレスストローブ信号であり、メモリセルアレ
イ１５における列を選択する回路を活性状態とする。

【００４５】制御信号発生回路１１は、外部行ストロー
ブ信号ＥＸＴ．ＲＡＳに応じて、内部行ストローブ信号
ｉｎｔ．ＲＡＳを、外部列ストローブ信号ＥＸＴ．ＣＡ
Ｓに応じて、内部列ストローブ信号ｉｎｔ．ＣＡＳを、
外部ライトイネーブル信号ＥＸＴ．Ｗに応じて、内部ラ
イトイネーブル信号ＷＢＥを、外部出力イネーブル信号
ＥＸＴ．ＯＥに応じて、内部出力イネーブル信号ＯＥＭ
をそれぞれ出力する。

【００４６】半導体記憶装置１０１は、さらに、制御信
号発生回路１１の制御の下に活性化され、アドレスバッ
ファ回路１２からの内部列アドレス信号をデコードし、
メモリセルアレイ１５の列を選択する列選択信号を発生
するコラムデコーダ回路１７と、メモリセルアレイ１５
の選択された行に接続するメモリセルのデータを検知し
増幅するセンスアンプと、コラムデコーダ回路１７から
の列選択信号に応答してメモリセルアレイ１５の選択さ
れた列を内部データバスに接続するＩ／Ｏ回路と、制御
信号発生回路１１の制御の下に、データ読出時、内部デ
ータバスに読出された内部読出データｑ０〜ｑ３から外
部読出データＤＱ０〜ＤＱ３を生成して、データ入出力
端子６５〜６８へ出力する入出力バッファ回路１８ａ、
１８ｂ、１９ａおよび１９ｂを含む。図１においては、
センスアンプとＩ／Ｏ回路は、１つのブロック１４およ
び１６で示す。入出力バッファ回路１８ａ、１８ｂ、１
９ａ、および１９ｂは、読出動作においては、外部出力
イネーブル信号ＥＸＴ．ＯＥに応じて制御信号発生回路
１１で発生される内部出力イネーブル信号ＯＥＭの活性
化（“Ｈ”レベルへの変化）に従って活性状態とされ、
書込動作においては、外部ライトイネーブル信号ＥＸ
Ｔ．Ｗに応じて制御信号発生回路１１で発生される内部
ライトイネーブル信号ＷＢＥの活性化に従って活性状態
とされる。

【００４７】制御信号発生回路１１は、さらに、外部制
御信号ＥＸＴ．Ｗ、ＥＸＴ．ＯＥ、ＥＸＴ．ＲＡＳ、Ｅ
ＸＴ．ＣＡＳおよび外部アドレス信号Ａ０〜Ａｉのうち
の特定の外部アドレス信号、たとえば、Ａ０とＡ１を受
けて、テストモード（たとえば、バーンインモード）が
指定されたことを検出し、テストモード検出信号ＴＥを
活性状態（“Ｈ”レベル状態）とする。

【００４８】図２は、外部制御信号により、テストモー
ドをセットあるいはリセットする動作説明するタイミン
グチャートである。以下の説明においては、「バーンイ
ン」テストについて説明するが、外部制御信号によって
指定される特殊テストモードとしては他の動作モードで
あってもよい。

【００４９】図２を参照して、バーンインテスト動作モ
ードは、３つのサイクルを含む。バーンインテストを設
定するセットサイクルと、実際にバーンインテストが行
なわれるバーンインテストモードと、このバーンインテ
ストをリセットするリセットサイクルである。

【００５０】セットサイクルにおいては、外部制御信号
ＥＸＴ．ＲＡＳの立下がり前に、信号ＥＸＴ．ＣＡＳお
よびＥＸＴ．Ｗがともに活性状態の“Ｌ”レベルとさ
れ、かつ外部アドレスのうち、たとえば、信号Ａ０が通
常動作時に与えられるハイレベル（ＶＩＨ）よりも十分
高い電圧レベルに設定される。すなわち、いわゆる「Ｗ
ＣＢＲ＋スーパーＶ_cc」条件が満たされることにより、
バーンインテストモードがセットされる。

【００５１】バーンインテストモードがセットされた
後、信号ＥＸＴ．ＲＡＳが不活性状態（“Ｈ”レベル状
態）に遷移するのに応じて、制御信号発生回路１１は、
テストモード指定信号ＴＥおよび反転指示信号ＩＮＶを
ともに活性状態（“Ｈ”レベル状態）とする。以後は、
後に説明するようにこのテストモード指定信号ＴＥおよ
び反転指示信号ＩＮＶによって、入出力バッファ回路１
８ａ、１８ｂ、１９ａおよび１９ｂの動作が、テストモ
ード動作に切換えられる。

【００５２】この状態で、バーンインテストモードにお
ける読出書込サイクルが行なわれ、動作不良の検出が行
なわれる。バーンインテストモードの終了においては、
外部制御信号ＥＸＴ．ＲＡＳの立下がり前に信号ＥＸ
Ｔ．Ｗが“Ｈ”レベルかつ信号ＥＸＴ．ＣＡＳが活性状
態の“Ｌ”レベルとされる、いわゆる「ＣＢＲ」条件が
満足されることによりリセット動作が行なわれる。この
条件が満足されることを検知した後、信号ＥＸＴ．ＲＡ
Ｓが非活性状態（“Ｈ”レベル状態）に遷移するのに応
じて、制御信号発生回路１１は、テストモード指定信号
ＴＥおよび反転指示信号ＩＮＶを不活性状態（“Ｌ”レ
ベル状態）とする。

【００５３】以上の説明においては、バーンインテスト
モード中は、テストモード指定信号ＴＥおよび反転指示
信号ＩＮＶがともに活性状態となる構成としたが、たと
えば、バーンインモードセットサイクルにおいて、他の
外部アドレス信号Ａ１のレベルに応じて、反転指示信号
ＩＮＶを活性あるいは不活性状態に指定する構成とする
ことも可能である。

【００５４】図３は、本発明の実施の形態１における半
導体記憶装置１０１の入力バッファ回路の構成を示す回
路図である。

【００５５】入力バッファ回路３１ａ、３１ｂ、３２ａ
および３２ｂは、それぞれ図１における入出力バッファ
回路１８ａ、１８ｂ、１９ａおよび１９ｂに含まれる。
入力バッファ回路３１ａと３１ｂの構成および入力バッ
ファ回路３２ａと３２ｂの構成は、それぞれ同様である
ので、以下では、入力バッファ回路３１ａと３２ａの構
成および動作について説明する。

【００５６】入力バッファ回路３１ａは、反転指示信号
ＩＮＶに応じて、入力信号を反転する反転回路３０１
と、テストモード指定信号ＴＥに応じて、入力データの
経路を切換えるスイッチ回路３１１と、内部ライトイネ
ーブル信号ＷＢＥにより制御され、スイッチ回路３１１
の出力を受けて、内部データバスＩＯ０およびＺＩＯ０
に対して、相補な内部書込データを出力する入力制御回
路３２１とを含む。反転回路３０１は、外部入出力端子
６５に入力された書込データに応じた信号ｄｑ０を入力
として受け、反転指示信号ＩＮＶに制御されて、信号Ｉ
ＮＶが“Ｈ”レベルのときに活性状態となるクロックド
インバータ回路３０３と、信号ｄｑ０を受けるインバー
タ回路３０２と、インバータ回路３０２の出力を受け
て、反転指示信号ＩＮＶにより制御され、信号ＩＮＶが
“Ｌ”レベルのときに活性状態となるクロックドインバ
ータ回路３０４と、反転指示信号ＩＮＶを受けて、クロ
ックドインバータ回路３０３および３０４への制御信号
を出力するインバータ回路３０５とを含む。

【００５７】スイッチ回路３１１は、信号ｄｑ０を受
け、テストモード指定信号ＴＥにより制御されて、信号
ＴＥが“Ｌ”レベルの場合に活性状態となるクロックド
インバータ回路３１２と、反転回路３０１の出力を受け
て、テストモード指定信号ＴＥに制御され、信号ＴＥが
“Ｈ”レベルのときに活性状態となるクロックドインバ
ータ回路３１３と、テストモード指定信号ＴＥを受け
て、クロックドインバータ回路３１２および３１３に制
御信号を出力するインバータ回路３１４とを含む。

【００５８】入力制御回路３２１は、インバータ回路３
２２と、ＮＡＮＤ回路３２３、３２４と、インバータ回
路３２５、３２６と、ＮチャネルＭＯＳトランジスタＱ
１、Ｑ２、Ｑ３およびＱ４を含む。

【００５９】ＮＡＮＤ回路３２３は、内部ライトイネー
ブル信号ＷＢＥとスイッチ回路３１１の出力を受ける。
インバータ回路３２５は、ＮＡＮＤ３２３の出力を受け
る。インバータ回路３２２は、スイッチ回路３１１の出
力を受け、ＮＡＮＤ回路３２４は、内部ライトイネーブ
ル信号ＷＢＥとインバータ回路３２２の出力を受ける。
インバータ回路３２６は、ＮＡＮＤ回路３２４の出力を
受ける。ＮチャネルＭＯＳトランジスタＱ１およびＱ２
は、“Ｈ”レベルに相当する電源電位と、“Ｌ”レベル
に相当する接地電位との間に直列に接続され、Ｎチャネ
ルＭＯＳトランジスタＱ３およびＱ４も、電源電位と接
地電位との間に直列に接続される。ＮチャネルＭＯＳト
ランジスタＱ１およびＱ４のゲートとインバータ回路３
２５の出力が接続される。ＮチャネルＭＯＳトランジス
タＱ２およびＱ３のゲートとインバータ回路３２６の出
力とが接続される。ＮチャネルＭＯＳトランジスタＱ１
およびＱ２の接続点と内部データバスＩＯ０とが接続さ
れ、ＮチャネルＭＯＳトランジスタＱ３およびＱ４の接
続点と内部データバスＺＩＯ０とが接続される。

【００６０】次に、入力バッファ回路３１ａの動作につ
いて説明する。まず通常動作モード、すなわち、テスト
モード指定信号ＴＥが“Ｌ”レベルである場合について
説明する。

【００６１】この場合スイッチ回路３１１において、ク
ロックドインバータ回路３１２は活性状態で入力信号を
反転して出力し、クロックインバータ回路３１３は不活
性状態である。したがって、反転回路３０１の出力と、
入力制御回路３２１との接続は遮断される。

【００６２】信号ＤＱ０が、たとえば、“Ｈ”レベルの
場合、クロックドインバータ回路３１２の出力は、
“Ｌ”レベルとなる。

【００６３】内部ライトイネーブル信号ＷＢＥが不活性
状態（“Ｌ”レベル状態）である間は、スイッチ回路３
１１の出力信号のレベルにかかわらず、ＮＡＮＤ回路３
２３および３２４の出力は、ともに“Ｈ”レベルであ
り、インバータ回路３２５および３２６の出力もともに
“Ｌ”レベルとなる。したがって、ＮチャネルＭＯＳト
ランジスタＱ１〜Ｑ４はすべて遮断状態となり、内部デ
ータバスＩＯ０およびＺＩＯ０はともにハイインピーダ
ンス状態となっている。

【００６４】これに対して、内部ライトイネーブル信号
ＷＥが活性状態（“Ｈ”レベル状態）となると、スイッ
チ回路３１１の出力であるクロックドインバータ回路３
１２の出力信号は、上記のとおり“Ｌ”レベルであるの
で、ＮＡＮＤ回路３２３の出力は“Ｈ”レベルに、ＮＡ
ＮＤ回路３２４の出力は、“Ｌ”レベルとなる。したが
って、インバータ回路３２５の出力は“Ｌ”レベルとな
って、ＮチャネルＭＯＳトランジスタＱ１およびＱ４は
遮断状態である。一方、インバータ回路３２６の出力
は、“Ｈ”レベルであって、ＮチャネルＭＯＳトランジ
スタＱ２およびＱ３は導通状態となる。したがって内部
データバスＩＯ０は“Ｈ”レベルに、内部データバスＺ
ＩＯ０は、“Ｌ”レベルとなる。つまり、信号ｄｑ０が
“Ｈ”レベルであることに対応して、内部データバスＩ
Ｏ０およびＺＩＯ０の電位が変化することになる。

【００６５】次に、テストモード、すなわち、テストモ
ード指定信号ＴＥが活性状態（“Ｈ”レベル状態）であ
る場合の入力バッファ回路３１ａの動作について説明す
る。

【００６６】この場合、スイッチ回路３１１において、
クロックドインバータ回路３１２は不活性状態であり、
クロックドインバータ回路３１３は活性状態となる。し
たがって、反転回路３０１の出力が、入力制御回路３２
１と接続される。

【００６７】反転回路３０１においては、反転指示信号
ＩＮＶが不活性状態（“Ｌ”レベル状態）である場合、
クロックドインバータ回路３０４が活性状態であり、ク
ロックドインバータ回路３０３は不活性状態となる。し
たがって、たとえば、信号ｄｑ０が“Ｈ”レベルである
場合、インバータ回路３０２およびクロックドインバー
タ回路３０４を通過した信号が反転回路３０１の出力と
して出力される。すなわち、反転回路３０１の出力は、
信号ｄｑ０と同じ“Ｈ”レベルである。一方、反転指示
信号ＩＮＶが活性状態（“Ｈ”レベル状態）である場
合、反転回路３０１においては、クロックドインバータ
回路３０３が活性状態であり、クロックドインバータ回
路３０４は不活性状態となる。したがって、反転回路３
０１の出力信号は、信号ｄｑ０がクロックドインバータ
回路３０３によって反転された、“Ｌ”レベルとなる。

【００６８】入力制御回路３２１は、内部ライトイネー
ブル信号ＷＢＥが不活性状態の場合、内部データバスＩ
Ｏ０およびＺＩＯ０をハイインピーダンス状態にし、信
号ＷＢＥが活性状態となると、入力信号のレベルに応じ
て、内部データバスＩＯ０を入力信号と同一のレベル
に、内部データバスＺＩ０をそれと相補なレベルとす
る。したがって、テストモードにおいては、たとえば、
信号ｄｑ０が上記のとおり“Ｈ”レベルである場合、内
部ライトイネーブルＷＢＥが活性状態となると、反転指
示信号ＩＮＶが不活性状態とのとき、内部データバスＩ
Ｏ０およびＺＩＯ０は、それぞれ“Ｈ”レベルおよび
“Ｌ”レベルとなり、信号ＩＮＶが活性状態のときは、
それぞれ“Ｌ”レベルおよび“Ｈ”レベルとなることに
なる。

【００６９】入力バッファ回路３１ｂの構成は、入力バ
ッファ回路３１ａの構成と同様であり、その動作の異な
る点は、通常動作モードにおいては、外部入出力端子６
６に入力された信号に対応する書込信号ｄｑ２のレベル
に応じて内部データバスＩＯ２およびＺＩＯ２のレベル
を変化させる点である。一方、テストモードにおいて
は、スイッチ回路３１１が、信号ｄｑ０を受ける反転回
路３０１の出力を入力制御回路３２１と接続するので、
入力バッファ回路３１ｂは、入力バッファ回路３１ａと
同様に、信号ｄｑ０のレベルおよび反転指示信号ＩＮＶ
に応じて、内部データバスＩＯ２およびＺＩＯ２の電位
レベルを変化させる。

【００７０】入力バッファ回路３２ａの構成も入力バッ
ファ回路３１ａと同様であり、異なる点は反転指示信号
の入力するノードの電位レベルが“Ｌ”レベルに固定さ
れている点である。

【００７１】したがって、入力バッファ回路３２ａは、
通常動作モードにおいては、外部入出力端子６７に入力
されたデータに対応する書込データｄｑ１のレベルに応
じて内部データバスＩＯ１およびＺＩＯ１の電位レベル
を変化させる。一方、テストモードにおいては、反転回
路３０１は、入力された信号と同一レベルの信号を出力
する状態に固定されており、スイッチ回路３１１は反転
回路３０１の出力を入力制御回路３２１と接続するの
で、入力バッファ回路３２ａは、内部ライトイネーブル
信号ＷＢＥが活性状態となると、信号ｄｑ０のレベルに
応じて内部データバスＩＯ１およびＺＩＯ１の電位レベ
ルを変化させる。

【００７２】入力バッファ回路３２ｂの動作も、通常動
作モードにおいて、外部入出力端子６８に入力されたデ
ータに対応した信号ｄｑ３に応じて、内部データバスＩ
Ｏ３およびＺＩＯ３の電位レベル変化させる点以外は、
入力バッファ回路３２ａの動作と同様である。

【００７３】以上説明した入力バッファ回路３１ａ、３
１ｂ、３２ａおよび３２ｂの動作を基に、本発明の実施
の形態１の半導体記憶装置１０１の動作について説明す
る。

【００７４】図４は、通常動作モードにおける半導体記
憶装置１０１への書込動作を示すタイミングチャートで
ある。

【００７５】以下では、外部入出力端子６５〜６８に対
して入力にする書込データは、すべて“Ｌ”レベルであ
るものとする。

【００７６】時刻ｔ１において、外部行ストローブ信号
ＥＸＴ．ＲＡＳが“Ｌ”レベルに立下がった後、時刻ｔ
３において、外部列ストローブ信号ＥＸＴ．ＣＡＳが
“Ｌ”レベルに立下がったことに応じて、時刻ｔ４にお
いて、内部ライトイネーブル信号ＷＢＥが“Ｈ”レベル
へと変化する。

【００７７】このとき、テストモード指定信号ＴＥおよ
び反転指示信号ＩＮＶはともに“Ｌ”レベルであって、
書込信号に対応した信号ｄｑ０〜ｄｑ３はすべて“Ｌ”
レベルである。したがって、内部ライトイネーブル信号
ＷＢＥの立上がりに応じて、時刻ｔ５において、内部デ
ータバスＩＯ０〜ＩＯ３はすべて“Ｌ”レベルへと変化
して、対応するメモリセルへのデータの書込が行なわれ
る。

【００７８】図５は、テストモードにおいてデータビッ
ト圧縮機能により半導体記憶装置１０１へデータの書込
を行なう場合の動作を示すタイミングチャートであり、
図５（ａ）は、反転指示信号ＩＮＶが不活性状態
（“Ｌ”レベル状態）の場合を示し、図５（ｂ）は、反
転指示信号ＩＮＶが活性状態（“Ｈ”レベル状態）であ
る場合を示す。

【００７９】まず、図５（ａ）を参照して、反転指示信
号ＩＮＶが不活性状態である場合の動作について説明す
る。

【００８０】テストモードにおいては、テストモード指
定信号ＴＥは活性状態（“Ｈ”レベル状態）であって、
外部入出力端子６５への入力データが、すべての入力バ
ッファ回路３１ａ、３１ｂ、３２ａおよび３２ｂに入力
される。したがって、時刻ｔ１において外部行ストロー
ブ信号ＥＸＴ．ＲＡＳが“Ｌ”レベルに立下がった後
に、時刻ｔ２において、信号ｄｑ０のみを“Ｌ”レベル
に立下げる。

【００８１】時刻ｔ３において、外部列ストローブ信号
ＥＸＴ．ＣＡＳが、“Ｌ”レベルに立下がったことに応
じて、内部ライトイネーブルＷＢＥが時刻ｔ４において
活性状態（“Ｈ”レベル状態）に変化する。図５（ａ）
においては、この時刻ｔ４において、信号ｄｑ０のみが
“Ｌ”レベルであって、信号ｄｑ１〜ｄｑ３は“Ｈ”レ
ベルのままである。しかし、上記のとおり、テストモー
ドにおいては信号ｄｑ０のみが入力バッファ回路３１
ａ、３１ｂ、３２ａおよび３２ｂに伝達されるので、時
刻ｔ５においては、すべての内部データバスＩＯ０〜Ｉ
Ｏ３の電位レベルは、信号ｄｑ０に応じて、“Ｌ”レベ
ルへと立下がり、これらのデータが対応するメモリセル
に書込まれる。

【００８２】これに対して、図５（ｂ）を参照して、テ
ストモードにおいて反転指示信号ＩＮＶが活性状態
（“Ｈ”レベル状態）である場合の動作について以下に
説明する。

【００８３】この場合も、テストモード指定信号ＴＥは
“Ｈ”レベルであって、外部入出力端子６５からの入力
データに対応する信号ｄｑ０のみが、入力バッファ回路
３１ａ、３１ｂ、３２ａおよび３２ｂに入力される。た
だし、反転指示信号ＩＮＶが“Ｈ”レベルであるため、
時刻ｔ５においては、内部データバスＩＯ１およびＩＯ
３の電位レベルは、信号ｄｑ０のレベルに応じてともに
“Ｌ”レベルとなるのに対し、内部データバスＩＯ０お
よびＩＯ２の電位レベルは、信号ｄｑ０とは反対の
“Ｈ”レベルとなる。

【００８４】図６は、本発明の実施の形態１の半導体記
憶装置１０１におけるメモリセルアレイ１５とセンスア
ンプ＋Ｉ／Ｏ回路１４および１６部分の要部を示す回路
図である。

【００８５】図１９において示した従来例と同様に、本
発明実施の形態においても、センスアンプ２０〜２５
は、ビット線対を挟んで両側に配置され、一方の側のセ
ンスアンプに接続するビット線と他方の側のセンスアン
プに接続するビット線は互いに交互に配置されている。

【００８６】すなわち、センスアンプ２０に接続するビ
ット線対ＢＬ０およびＺＢＬ０の間に、センスアンプ２
１に接続するビット線対ＢＬ１０およびＺＢＬ１０のう
ち、ビット線ＺＢＬ１０が配置される構成となってい
る。

【００８７】センスアンプ２２に接続されるビット線対
ＢＬ２０およびＺＢＬ２０とセンスアンプ２３に接続さ
れるビット線対ＢＬ３０およびＺＢＬ３０についても同
様である。

【００８８】ビット線対ＢＬ００およびＺＢＬ００、ビ
ット線対ＢＬ１０およびＺＢＬ１０、ビット線対ＢＬ２
０およびＺＢＬ２０ならびにビット線対ＢＬ３０および
ＺＢＬ３０は、それぞれ、ＮチャネルＭＯＳトランジス
タ２６ａおよび２６ｂ、２６ｃおよび２６ｄ、２６ｅお
よび２６ｆならびに２６ｇおよび２６ｈを介して、内部
データバスＩＯ０およびＺＩＯ０、ＩＯ１およびＺＩＯ
１、ＩＯ２およびＺＩＯ２ならびにＩＯ３およびＺＩＯ
３に接続されている。ＮチャネルＭＯＳトランジスタ２
６ａ〜２６ｈのゲート電位は、すべて共通にコラム選択
信号ＣＳＬ０によって制御されている。

【００８９】以下では、図５（ｂ）において説明したよ
うに、テストモードにおいて、データビット圧縮機能に
より反転指示信号ＩＮＶを活性状態として、たとえば、
ワード線ＷＬ０およびコラム選択信号ＣＬＳ０によって
選択されるメモリセル２８ａ〜２８ｄに対してデータを
書込む場合について考えることにする。

【００９０】この場合、外部入出力端子６５に与えられ
る入力信号は“Ｌ”レベルで、すべての入力バッファ回
路３１ａ、３１ｂ、３２ａおよび３２ｂにはこの“Ｌ”
レベルの信号が入力する。しかしながら、反転指示信号
ＩＮＶが活性状態であるので、内部データバスＩＯ０お
よびＩＯ２のレベルは“Ｈ”レベルに、内部データバス
ＩＯ１およびＩＯ３のレベルは“Ｌ”レベルとなる。し
たがって、コラム選択信号ＣＳＬ０が活性状態となっ
て、内部データバスＩＯ０およびＺＩＯ０〜ＩＯ３およ
びＺＩＯ３と、ビット線対ＢＬ００およびＺＢＬ００〜
ＢＬ３０およびＺＢＬ３０とが接続されると、たとえ
ば、ビット線対ＢＬ００とＺＢＬ００の電位はそれぞれ
“Ｈ”レベルと“Ｌ”レベルとなり、ビット線対ＢＬ１
０およびＺＢＬ１０の電位はそれぞれ“Ｌ”レベルおよ
び“Ｈ”レベルとなる。この状態を、図１９において示
したビット線対の電位レベルと比較すると、図１９にお
いては、同電位レベルであったビット線ＢＬ００とＢＬ
１０間の電位レベルが反転し、同様にして、ビット線対
ＺＢＬ００とＺＢＬ１０間の電位も反転していることが
分かる。

【００９１】すなわち、本発明の実施の形態１における
入力バッファ回路３１ａ、３１ｂ、３２ａおよび３２ｂ
のような構成とすることで、従来の半導体記憶装置２０
１においては、データビット圧縮モードにおいて互いに
異なる電位レベルとすることができなかったビット線間
においても、逆電位を印加することが可能となり、バー
ンインテストモードにおいてこれらのビット線間に電圧
ストレスを印加することが可能となる。

【００９２】図７は、本発明の実施の形態１の半導体記
憶装置１０１における出力バッファ回路４１ａ、４１
ｂ、４２ａおよび４２ｂの構成を示す回路図である。

【００９３】出力バッファ回路４１ａ、４１ｂ、４２ａ
および４２ｂは、図１において、入出力バッファ回路１
８ａ、１８ｂ、１９ａおよび１９ｂに含まれる。

【００９４】出力バッファ回路４１ａは、内部データバ
スＩＯ０およびＺＩＯ０と接続するプリアンプ回路４０
１と、プリアンプ回路４０１の出力を受けてデータを保
持するラッチ回路４１１と、ラッチ回路４１１の出力
と、論理合成回路４８の出力信号ＴＭｑ０を受けて、テ
ストモード指定信号ＴＥに応じて何れか一方を出力する
スイッチ回路４２１と、スイッチ回路４２１の出力を受
けて、内部出力イネーブル信号ＯＥＭに応じて、外部入
出力端子６５に外部読出信号ＤＱ０を出力する出力制御
回路４３１とを含むプリアンプ回路４０１は、プリアン
プ制御信号ＰＡＥに応じて、内部データバスＩＯ０およ
びＺＩＯ０によって伝達された内部読出信号ＩＯ０、Ｚ
ＩＯ０を増幅して出力する。

【００９５】ラッチ回路４１１は、相互に入力と出力を
接続したインバータ回路４１２および４１３とを含む。
プリアンプ回路４０１の出力は、インバータ回路４１２
に入力すると同時に、論理合成回路４８にも入力する。

【００９６】スイッチ回路４２１は、テストモード指定
信号ＴＥおよびその反転信号ＺＴＥによって制御される
クロックドインバータ回路４２２および４２３を含む。
クロックドインバータ回路４２２は、ラッチ回路４１１
の出力を受けて、テストモード指定信号ＴＥが不活性状
態（“Ｌ”レベル状態）のときに、活性となってその反
転信号を出力する。一方、クロックドインバータ回路４
２３は、論理合成回路４８の出力信号ＴＭｑ０を受ける
インバータ回路４２４の出力を受けて、テストモード指
定信号ＴＥが活性状態の場合に、活性となってその反転
信号を出力する。

【００９７】出力制御回路４３１は、インバータ回路４
３２、ＮＡＮＤ回路４３３、４３４、インバータ回路４
３５、４３６およびＮチャネルＭＯＳトランジスタＱ５
およびＱ６を含む。ＮＡＮＤ回路４３３は、内部出力イ
ネーブル信号ＯＥＭを一方の入力に、クロックドインバ
ータ回路４２２および４２３の出力を他方の入力に受け
る。ＮＡＮＤ回路４３４は、内部出力イネーブル信号Ｏ
ＥＭを一方の入力に、クロックドインバータ回路４２２
および４２３の信号を受けて反転して出力するインバー
タ回路４３２の出力を他方の入力に受ける。インバータ
回路４３５は、ＮＡＮＤ回路４３３の出力を、インバー
タ回路４３６はＮＡＮＤ回路４３４の出力を受ける。Ｎ
チャネルＭＯＳトランジスタＱ５およびＱ６は、“Ｈ”
レベルに相当する電源電位と、“Ｌ”レベルに相当する
接地電位との間に直列に接続され、ＮチャネルＭＯＳト
ランジスタＱ５およびＱ６のゲートは、それぞれ、イン
バータ回路４３５および４３６の出力と接続する。Ｎチ
ャネルＭＯＳトランジスタＱ５およびＱ６の接続点と外
部入出力端子６５とが接続される。

【００９８】出力バッファ回路４１ｂ、４２ａ、４２ｂ
の構成は、基本的に出力バッファ回路４１ａの構成と同
様であり、異なる点は、スイッチ回路４２１において、
ラッチ回路４１１の出力がクロックドインバータ回路４
２２に入力し、論理合成回路４８の出力信号ＴＭｑ０の
代わりに、“Ｌ”レベルに固定された信号がインバータ
回路４２４に入力する構成となっている点である。ラッ
チ回路４１１からの内部読出信号ｑ１〜ｑ３は、それぞ
れ、出力バッファ回路４１ａと同様、論理合成回路４８
に入力する。

【００９９】出力バッファ回路４１ａ、４１ｂ、４２ａ
および４２ｂの動作を以下、簡単に説明する。

【０１００】通常動作モード、すなわち、テストモード
指定信号ＴＥが不活性状態（“Ｌ”レベル状態）である
場合、内部データバスＩＯ０およびＺＩＯ０によって伝
達された読出信号は、プリアンプ回路４０１により増幅
され、内部読出信号ｑ０として出力される。通常動作モ
ードにおいては、テストモード指定信号が不活性状態で
あって、クロックドインバータ回路４２２が活性、クロ
ックドインバータ回路４２３は不活性であるので、ラッ
チ回路４１１からの出力信号は、クロックドインバータ
回路４２２により反転されて、出力制御回路４３１に出
力される。

【０１０１】出力制御回路４３１においては、内部出力
イネーブル信号ＯＥＭが不活性状態（“Ｌ”レベル状
態）であるとき、ＮＡＮＤ回路４３３および４３４の出
力は、スイッチ回路４２１の出力レベルにかかわらずと
もに“Ｈ”レベルであって、これらの出力がインバータ
回路４３５および４３６によって反転された信号によっ
てゲート電位が制御されるＮチャネルＭＯＳトランジス
タＱ５およびＱ６はともに遮断状態となる。したがっ
て、外部入出力端子６５はハイインピーダンス状態とな
る。

【０１０２】一方、内部出力イネーブル信号ＯＥＭが活
性状態（“Ｈ”レベル状態）となると、たとえば、内部
読出信号ｑ０が“Ｈ”レベルである場合、この信号が、
ラッチ回路４１１で反転され、クロックドインバータ回
路４２２で再び反転されたスイッチ回路４２１の出力信
号は、“Ｈ”レベルとなる。したがって、ＮＡＮＤ回路
４３３および４３４の出力は、それぞれ“Ｌ”レベルお
よび“Ｈ”レベルとなる。ＮチャネルＭＯＳトランジス
タＱ５のゲート電位は、ＮＡＮＤ回路４３３の出力信号
の反転信号で制御されるので、このトランジスタは導通
状態となる。一方、ＮチャネルＭＯＳトランジスタＱ６
は、これとは反対に遮断状態となる。したがって、外部
入出力端子６５は、“Ｈ”レベルとなって、内部読出信
号ｑ０のレベルに応じた電位となる。

【０１０３】以上の動作は、出力バッファ回路４１ｂ、
４２ａおよび４２ｂにおいても同様である。

【０１０４】これに対して、テストモードにおいては、
テストモード指定信号が活性状態（“Ｈ”レベル状態）
であって、クロックドインバータ回路４２２は不活性と
なるので、ラッチ回路４１１の出力と出力制御回路４３
１との接続は遮断される。一方、クロックドインバータ
回路４２３は活性となるので、スイッチ回路４２１から
は、論理合成回路４８からの出力信号ＴＭｑ０がインバ
ータ回路４２４およびクロックドインバータ回路４２３
を通過した後の信号が出力される。

【０１０５】したがって、出力制御回路４３１は、内部
出力イネーブル信号が活性状態となると、論理合成回路
４８からの出力信号ＴＭｑ０のレベルに応じて、外部入
出力端子６５の電位を変化させることになる。

【０１０６】これに対して、出力バッファ回路４１ｂ、
４２ａおよび４２ｂにおいては、スイッチ回路４２１中
の活性なクロックドインバータ回路４２３の入力に接続
するインバータ回路４２４への入力は“Ｌ”レベルに固
定されているので、内部出力イネーブル信号ＯＥＭが活
性状態となると、外部入出力端子６６、６７および６８
の電位は、すべて“Ｌ”レベルとなる。

【０１０７】図８は、図７における論理合成回路４８の
構成を示す回路図である。論理合成回路４８は、内部読
出信号ｑ０〜ｑ３をそれぞれ受ける、反転回路５３〜５
６と、反転回路５３〜５６の出力信号をそれぞれ受け
て、比較演算を行なって、判定信号ＴＭｑ０を出力する
比較回路５２とを含む。

【０１０８】反転回路５３は、内部読出信号ｑ０を受け
るインバータ回路５３１と、インバータ回路５３１の出
力を受け、反転指示信号ＩＮＶにより制御されて信号Ｉ
ＮＶが“Ｌ”レベルのときに活性状態となるクロックド
インバータ回路５３２と、内部読出信号ｑ０を受けて、
反転指示信号ＩＮＶで制御され信号ＩＮＶが“Ｈ”レベ
ルのときに活性状態となるクロックドインバータ回路５
３３と、反転指示信号ＩＮＶを受けて、クロックドイン
バータ回路５３２および５３３に制御信号を出力するイ
ンバータ回路５３４とを含む。

【０１０９】反転回路５４は、内部読出信号ｑ２を入力
とする点以外は、反転回路５３と同様の構成である。

【０１１０】反転回路５５は、内部読出信号ｑ１を入力
とすることと、反転指示信号ＩＮＶを受ける入力ノード
の電位が“Ｌ”レベルに固定されていること以外は反転
回路５３と同様の構成である。

【０１１１】反転回路５６は、外部読出信号ｑ３を入力
とすること以外は反転回路５５と同様の構成である。

【０１１２】比較回路５２は、反転回路５３〜５６の出
力を受けるＮＡＮＤ回路５２１と、反転回路５３〜５６
の出力を受けるＮＯＲ回路５２２と、ＮＯＲ回路５２２
の出力を受けるインバータ回路５２３と、ＮＡＮＤ回路
５２１の出力とインバータ回路５２３の出力を受けて、
判定信号ＴＭｑ０を出力するＮＡＮＤ回路５２４を含
む。

【０１１３】以下、図８を参照して、論理合成回路４８
の動作について簡単に説明する。まず、反転指示信号Ｉ
ＮＶが、不活性状態（“Ｌ”レベル状態）である場合、
反転回路５３においては、クロックドインバータ回路５
３２が活性状態に、クロックドインバータ回路５３３が
不活性状態になる。したがって、内部読出信号ｑ０がイ
ンバータ回路５３１で反転され、クロックドインバータ
回路５３２で再び反転された信号、すなわち、内部読出
信号ｑ０と同一レベルの信号が、出力される。他の反転
回路５４〜５６においても入力された内部読出信号ｑ１
〜ｑ３と同一レベルの信号が出力される。

【０１１４】比較回路５２におけるＮＡＮＤ回路５２１
は、反転回路５３〜５６からの信号がすべて論理値１す
なわち、“Ｈ”レベルのときに限って論理値０、すなわ
ち、“Ｌ”レベルの信号を出力する。一方、ＮＯＲ回路
５２２は、反転回路５３〜５６からの出力がすべて論理
値０、すなわち、“Ｌ”レベルのときに限り論理値１、
すなわち、“Ｈ”レベルの信号を出力する。

【０１１５】図９（ａ）は、以上の点を考慮して、反転
指示信号ＩＮＶが“Ｌ”レベルの場合の比較回路５２の
動作をまとめた動作説明図（真理値表）である。

【０１１６】まず、内部読出信号ｑ０〜ｑ３がすべて論
理値０の場合は、ＮＡＮＤ回路５２１の出力は、論理値
１となり、ＮＯＲ回路の出力は論理値１であって、イン
バータ回路５２３の出力は論理値０となる。したがっ
て、ＮＡＮＤ回路５２１とインバータ回路５２３の出力
を受けるＮＡＮＤ回路５２４の出力は、論理値１、すな
わち、“Ｈ”レベルとなる。

【０１１７】これに対して、内部読出信号ｑ０〜ｑ３
が、すべて論理値１の場合は、ＮＡＮＤ回路５２１の出
力は、論理値０であり、ＮＯＲ回路の出力は論理値０で
あって、インバータ回路５２３の出力は論理値１とな
る。したがって、ＮＡＮＤ回路５２４の出力は論理値
１、すなわち“Ｈ”レベルとなる。

【０１１８】一方、内部読出信号ｑ０〜ｑ３が一致しな
い場合は、ＮＡＮＤ回路５２１の出力は、常に論理値１
であり、ＮＯＲ回路５２２の出力は常に論理値０であっ
てインバータ回路５２３の出力は論理値１となる。した
がって、ＮＡＮＤ５２４の出力は、その入力がともに論
理値１であるので、論理値０、すなわち、“Ｌ”レベル
となる。

【０１１９】次に、反転指示信号ＩＮＶが“Ｈ”レベル
の場合の論理合成回路４８の動作について説明する。

【０１２０】反転指示信号ＩＮＶが“Ｈ”の場合、反転
回路５３においては、クロックドインバータ回路５３３
が活性状態となり、クロックドインバータ回路５３２は
不活性状態となる。したがって、反転回路５３の出力
は、内部読出信号ｑ０がクロックドインバータ回路５３
３で反転された信号となる。

【０１２１】同様にして、反転回路５４の出力は、内部
読出信号ｑ２を反転したものとなる。これに対して、反
転回路５５および５６は、内部読出信号ｑ１およびｑ３
をそのまま出力する。

【０１２２】図９（ｂ）は、この場合における比較回路
５２の動作を示す動作説明図（真理値表）である。

【０１２３】反転指示信号ＩＮＶが“Ｌ”レベルの場合
と比べると、内部読出信号ｑ０およびｑ２が反転した信
号が比較回路５２には入力するので、図９（ａ）におい
て内部読出信号ｑ０およびｑ２の論理値を反転させるこ
とにより、図９（ａ）と同一の出力信号ＴＭｑ０が図９
（ｂ）において出力されることになる。

【０１２４】すなわち、（ｑ０、ｑ２、ｑ１、ｑ３）＝
（０、０、１、１）、（１、１、０、０）の場合に、反
転信号ＴＭｑ０は論理値１、すなわち、“Ｈ”レベルと
なり、その他の場合は、論理値０、すなわち、“Ｌ”レ
ベルとなる。

【０１２５】以上の論理合成回路４８の動作をもとにし
て、本発明の第１の実施例における半導体記憶装置１０
１の読出動作について次に説明する。

【０１２６】図１０は、本発明の実施の形態１の半導体
記憶装置１０１の通常動作モードにおける動作を示すタ
イミングチャートである。

【０１２７】図７、図９および図１０を参照して、時刻
ｔ０において外部行ストローブ信号ＥＸＴ．ＲＡＳが
“Ｌ”レベルに立下がった後、時刻ｔ１において外部列
ストローブ信号ＥＸＴ．ＣＡＳが“Ｌ”レベルに立下が
る。プリアンプ制御信号ＰＡＥは、時刻ｔ２において、
活性状態（“Ｈ”レベル）となって、プリアンプ回路４
０１は、対応するメモリセルに記憶されていた記憶デー
タに応じて“Ｌ”レベルとなっている内部データバスＩ
Ｏ０〜ＩＯ３の電位を増幅し、時刻ｔ３において出力す
る。プリアンプ回路４０１から出力された内部読出信号
ｑ０〜ｑ３は、４１ａ、４１ｂ、４２ａおよび４２ｂ中
のラッチ回路４１１にそれぞれ保持される。外部列スト
ローブ信号ＥＸＴ．ＣＡＳが“Ｌ”レベルとなるのに応
じて、時刻ｔ４において、内部出力イネーブル信号ＯＥ
Ｍは、活性状態（“Ｈ”レベル）となる。この内部出力
イネーブル信号に応じて、時刻ｔ５において、出力制御
回路４３１から、外部入出力端子６５〜６８に、外部読
出信号ＤＱ０〜ＤＱ３が出力される。

【０１２８】図１１は、テスト動作モードにおいて、デ
ータビット圧縮機能によりデータを読出す動作を示すタ
イミングチャートである。

【０１２９】図１１においては、反転指示信号ＩＮＶ
は、不活性状態（“Ｌ”レベル状態）であるものとし、
読出が行なわれるメモリセルに対しては、データビット
圧縮機能により、予めすべて“Ｌ”レベルの情報が記憶
されているものとする。

【０１３０】この場合、図１０と同様に、時刻ｔ２にお
いてプリアンプ制御信号ＰＡＥが活性状態となるのに応
じて、内部データバスＩＯ０〜ＩＯ３の電位が増幅され
て、時刻ｔ３において内部読出信号ｑ０〜ｑ３がプリア
ンプ回路４０１から出力される。内部読出信号ｑ０〜ｑ
３は、それぞれラッチ回路４１１においてその値が保持
される。論理合成回路４８は、内部読出信号ｑ０〜ｑ３
を受けて、図９（ａ）に示した動作説明図に対応して判
定信号ＴＭｑ０を出力する。すなわち、内部読出信号ｑ
０〜ｑ３が、予め対応するメモリセルに対して書込まれ
ていた記憶情報に対応する論理値０である場合は、論理
値１、すなわち、“Ｈ”レベルの判定信号ＴＭｑ０が出
力される。

【０１３１】これに対して、内部読出信号ｑ０〜ｑ３
が、予め書込まれていた記憶情報と異なる場合、すなわ
ち、読出信号ｑ０〜ｑ３のうちの少なくとも１つが論理
値１に対応している場合、反転信号ＴＭｑ０は、論理値
０、すなわち、“Ｌ”レベルとなる。

【０１３２】テストモードにおいては、出力バッファ回
路４１ａは、この反転信号ＴＭｑ０を受けて、時刻ｔ４
において、内部ライトイネーブル信号ＯＥＭが活性状態
となるのに応じて、外部入出力端子６５に、この信号Ｔ
Ｍｑ０に応じた外部読出信号ＤＱ０を出力する。

【０１３３】これに対して、他の出力バッファ回路４１
ｂ、４２ａおよび４２ｂは、それぞれ、外部出力端子６
６〜６８に対して、“Ｌ”レベルの外部読出信号ＤＱ１
〜ＤＱ３を出力する。

【０１３４】したがって、テスト動作モードにおいて、
データビット圧縮機能により記憶情報の書込および読出
を行なう場合は、外部入出力端子６５のみからデータの
書込を行ない、読出動作においてこの外部入出力端子６
５から読出されるデータをモニタすることにより、書込
データが正しく読出されているか否かを判定することが
可能となる。

【０１３５】図１２は、テスト動作モードにおいて、反
転指示信号ＩＮＶが活性状態（“Ｈ”レベル状態）であ
って、データビット圧縮機能により記憶データの読出を
行なう場合のタイミングチャートを示す。

【０１３６】この場合も、データの書込においては、外
部入出力端子６５から、“Ｌ”レベルのデータが入力さ
れているものする。

【０１３７】ただし、図３において説明したとおり、反
転指示信号ＩＮＶが活性状態である場合、内部データバ
スＩＯ０およびＩＯ２に対応するメモリセルに対して
は、データが反転されて、“Ｈ”レベルのデータが書込
まれていることになる。

【０１３８】したがって、この場合は正しく読出動作が
行なわれた場合、読出データは（ｑ０、ｑ２、ｑ１、ｑ
３）＝（１、１、０、０）でなければならない。

【０１３９】図１１と同様に、時刻ｔ２において、プリ
アンプ制御信号ＰＡＥが活性状態となったことに応じ
て、内部データバスＩＯ０〜ＩＯ３に読出されたデータ
が、プリアンプ４０１により増幅されて、時刻ｔ３にお
いて、内部読出データｑ０〜ｑ３として出力される。

【０１４０】これらの内部読出信号ｑ０〜ｑ３は、ラッ
チ回路４１１において、保持される。

【０１４１】論理合成回路４８は、内部読出信号ｑ０〜
ｑ３を受けて、図９（ｂ）の動作説明図に応じて、判定
信号ＴＭｑ０を出力する。

【０１４２】したがって、書込データに対して、これら
内部読出信号ｑ０〜ｑ３が、正しく読出されている場合
は、判定信号ＴＭｑ０は、論理値１すなわち、“Ｈ”レ
ベルとなる。

【０１４３】これに対して、読出が正しく行なわれてい
ない場合は、判定信号ＴＭｑ０は、論理値０すなわち、
“Ｌ”レベルとなる。

【０１４４】時刻ｔ４において、内部出力イネーブル信
号ＯＥＭが活性状態となったことに対応して、時刻ｔ５
において、出力バッファ回路４１ａは、外部入出力端子
６５に対して、反転信号ＴＭｑ０に対応する外部読出信
号ＤＱ０を出力する。

【０１４５】他の出力バッファ回路４１ｂ、４２ａおよ
び４２ｂは、それぞれ“Ｌ”レベルの外部読出信号ＤＱ
１〜ＤＱ３を、外部入出力端子６６〜６８に出力する。

【０１４６】したがって、この場合においても、テスト
モードにおいてデータビット圧縮機能によりデータの書
込および読出動作を行なっているときは、外部入出力端
子６５のみに対して、データの入力を行ない、この外部
入出力端子６５から読出されるデータをモニタすること
により、書込まれたデータが正しく読出されているか否
かを判定することが可能となる。

【０１４７】以上説明したとおり、本発明の実施の形態
１の構成によれば、テストモードにおいてデータビット
圧縮機能により読出書込動作を行なう場合は、特定の外
部入出力端子のみからデータの書込および読出を行なう
ことで、動作状態のテストを行なうことが可能である。
したがって、同時に並列テストを行なうことができる半
導体記憶装置数を増加させることが可能で、テスト時間
を短縮させることができる。

【０１４８】さらに、反転指示信号を活性あるいは非活
性状態とすることで、すべての隣接するビット線間に対
して電圧ストレスを印加することが可能となり、ビット
線間に潜在化している不良をバーンインテストにおいて
顕在化させることが可能となる。

【０１４９】すなわち、本実施の形態の構成により、バ
ーンインテスト等のテスト時間の短縮とテスト結果の信
頼性の向上を図ることが可能となる。

【０１５０】なお、以上の説明においては、半導体記憶
装置１０１は×４構成であるものとしたが、入出力端子
の構成はこれに限定されない。たとえば、×１６構成の
場合は４ビットごとを１つのグループとすることで、テ
ストモードにおいてデータビット圧縮機能により読出書
込動作を行なう場合は、外部からは×４構成としてテス
トを行なうことも可能である。

【０１５１】［実施の形態２］実施の形態１において
は、テストモードにおいてデータビット圧縮機能により
データの書込を行なう場合、書込動作に使用していない
外部入出力端子も、データ書込を行なう特定の入出力端
子と同時に、書込データの受付けを可能とする構成とな
っていた。

【０１５２】したがって、テスト動作中において、これ
らデータ書込に使用していない入出力端子の電位レベル
が何らかの原因で中間電位、すなわち、“Ｈ”レベルと
“Ｌ”レベルの中間の電位等になっていた場合、入力バ
ッファ回路を構成するＣＭＯＳ回路にいわゆる貫通電流
等が生じ、誤動作や回路故障を誘発するおそれがあると
いう問題点があった。

【０１５３】実施の形態２においては、図１における外
部入出力端子６５〜６８と、入力バッファ回路３１ａ、
３１ｂ、３２ａおよび３２ｂとの間に、それぞれ、電位
制御回路７１ａ、７１ｂ、７２ａおよび７２ｂが接続さ
れる構成とした点で、実施の形態１と異なる。

【０１５４】さらに、実施の形態２においては、制御信
号発生回路１１は、外部列ストローブ信号ＥＸＴ．ＣＡ
Ｓにおいて、２種類の入力制御信号ＣＡＳＮＷおよびＣ
ＡＳＮＷＴＥを出力する構成となっている。

【０１５５】図１３は、本発明の実施の形態２における
入力電位制御回路７１ａ、７１ｂ、７２ａおよび７２ｂ
の構成を示す回路図である。

【０１５６】入力電位制御回路７１ａは、外部書込信号
ＤＱ０および入力制御信号ＣＡＳＮＷを受けるＮＯＲ回
路７０１と、ＮＯＲ回路７０１の出力を受けるインバー
タ回路７１１と、内部制御信号ＺＤＩＬにより制御され
るトランスミッションゲート回路７２１と、内部制御信
号ＺＤＩＬにより制御されるラッチ回路７３１と、ラッ
チ回路７３１の出力を受け、内部書込信号ｄｑ０を出力
するインバータ回路７４１を含む。

【０１５７】ＮＯＲ回路７０１は、“Ｌ”レベルに相当
する接地電位に共通にソースが接続するＮチャネルＭＯ
ＳトランジスタＱ１３およびＱ１４と、トランジスタＱ
１３およびＱ１４のドレインと共通にドレインが接続す
るＰチャネルＭＯＳトランジスタＱ１２と、ドレインが
トランジスタＱ１２のソースと接続し、ソースが“Ｈ”
レベルに相当する電源電位と接続するＰチャネルＭＯＳ
トランジスタＱ１１とを含む。トランジスタＱ１１およ
びＱ１３のゲートには外部書込信号ＤＱ０が入力する。
トランジスタＱ１２およびＱ１４のゲートには入力制御
信号ＣＡＳＮＷが入力する。ＰチャネルＭＯＳトランジ
スタＱ１２のドレインの電位が、ＮＯＲ回路７０１の出
力としてインバータ回路７１１に入力する。

【０１５８】ＮＯＲ回路７０１は、入力制御信号ＣＡＳ
ＮＷが、活性状態（“Ｌ”レベル状態）である場合は、
外部書込信号ＤＱ０を反転した信号を出力し、入力制御
信号ＣＡＳＮＷが不活性状態（“Ｈ”レベル状態）で
は、常に“Ｌ”レベルの信号を出力する。トランスミッ
ションゲート回路７２１は、信号ＺＤＩＬが活性状態
（“Ｈ”レベル状態）の場合に、ＮＯＲ回路７０１の出
力信号を受けるインバータ回路７１１の出力と、ラッチ
回路７３１との入力を導通状態とする。

【０１５９】ラッチ回路７３１は、インバータ回路７３
２と、インバータ回路７３２と入出力を相互に接続し、
信号ＺＤＩＬにより制御されるクロックドインバータ回
路７３３を含む。クロックドインバータ回路７３３は、
信号ＺＤＩＬが“Ｌ”レベルの場合に、活性状態となる
ので、ラッチ回路７３１は、信号ＺＤＩＬが“Ｌ”レベ
ルの場合にのみ活性状態となる。ラッチ回路７３１の出
力はインバータ回路７４１により反転されて内部書込信
号ｄｑ０として出力される。

【０１６０】他の入力電位制御回路７１ｂ、７２ａおよ
び７２ｂの構成は、入力制御信号ＣＡＳＮＷの代わり
に、入力制御信号ＣＡＳＮＷＴＥにより制御される構成
となっている点以外は、入力電位制御回路７１ａと同様
である。

【０１６１】図１４は、通常動作モードにおける、入力
電位制御回路７１ａ、７１ｂ、７２ａおよび７２ｂの動
作を示すタイミングチャートである。

【０１６２】この場合、外部入出力端子６５〜６８に入
力される書込データは、すべて“Ｌ”レベルであるもの
とする。

【０１６３】通常動作モードにおいては、制御信号発生
回路１１から出力される入力制御信号ＣＡＳＮＷおよび
ＣＡＳＮＷＴＥはともに同一の変化をするものとする。

【０１６４】したがって、時刻ｔ２において、外部列ス
トローブ信号ＥＸＴ．ＣＡＳが“Ｌ”レベルに立下がっ
たことに応じて、入力制御信号ＣＡＳＮＷおよびＣＡＳ
ＮＷＴＥは、ともに時刻ｔ３において“Ｌ”レベルに立
下がる。入力信号ＣＡＳＮＷおよびＣＡＳＮＷＴＥが時
刻ｔ３において“Ｌ”レベルに立下がると、時刻ｔ４に
おいて外部書込信号ＤＱ０〜ＤＱ３に対応した内部書込
信号ｄｑ０〜ｄｑ３が出力される。時刻ｔ５において、
外部列ストローブ信号ＥＸＴ．ＣＳＡの立下がりから、
さらに一定の時間遅延した後に制御信号ＺＤＩＬが
“Ｌ”レベルに立下がると、外部書込信号ＤＱ０〜ＤＱ
３に応じた内部書込信号ｄｑ０〜ｄｑ３がラッチ回路７
３１にラッチされる。

【０１６５】図１５は、テストモードにおいて、データ
ビット圧縮機能によりデータの書込を行なう場合の入力
電位制御回路７１ａ、７１ｂ、７２ａおよび７２ｂの動
作を説明するタイミングチャートである。

【０１６６】図１４における、通常動作モードにおける
動作と異なる点は、テストモードにおいては、入力制御
信号ＣＡＳＮＷＴＥは、常に非活性状態（“Ｈ”レベル
状態）を維持する点である。

【０１６７】したがって、この場合は、信号ＣＡＳＮＷ
ＴＥにより制御される、入力電位制御回路７１ｂ、７２
ａおよび７２ｂにおけるＮＯＲ回路７０１は、外部書込
信号ＤＱ１〜ＤＱ３のレベルにかかわりなく、常に
“Ｌ”レベルの信号を出力することになる。

【０１６８】つまり、内部書込信号ｄｑ１〜ｄｑ３は、
常に“Ｈ”レベルを維持することになる。

【０１６９】これに対して、入力電位制御回路７１ａ
は、入力制御信号ＣＡＳＮＷが時刻ｔ３において、
“Ｌ”レベルに立下がると、時刻ｔ４において、外部書
込信号ＤＱ０に応じた内部書込信号ｄｑ０を出力する。

【０１７０】したがって、テストモードにおいては、デ
ータ書込に使用されない外部入出力端子６６〜６８が、
電気的にフローティング状態であって、たとえば、中間
電位である場合においても、この電位が、内部回路に伝
達されないので、入力バッファ回路を構成するＣＭＯＳ
回路に貫通電流が流れたり、誤動作が生じたりするとい
うことがない。

【０１７１】［実施の形態３］実施の形態１の半導体記
憶装置１０１では、テストモードにおいて、データビッ
ト圧縮機能によりデータの書込を行なう場合、内部デー
タバスＩＯ０およびＺＩＯ０ならびにＩＯ２およびＺＩ
Ｏ２により、データが書込まれるメモリセルに対する書
込信号を、反転指示信号ＩＮＶによって入力データｄｑ
０を反転した信号とすることが可能な構成となってい
た。

【０１７２】実施の形態３においては、内部データバス
ＩＯ０およびＺＩＯ０ならびにＩＯ２およびＺＩＯ２に
よるデータ書込動作と、内部データバスＩＯ１およびＺ
ＩＯ１ならびにＩＯ３およびＺＩＯ３によるデータ書込
動作をそれぞれ異なる内部ライトイネーブル信号によっ
て制御する構成としている点で、実施の形態１と異な
る。

【０１７３】図１６は、本発明の実施の形態３における
入力バッファ回路の要部を示す回路図である。

【０１７４】入力バッファ回路８１ａは、書込データｄ
ｑ０を受けて、内部ライトイネーブル信号ＷＢＥ１に制
御されて、内部データバスＩＯ０およびＺＩＯ０に対応
する相補信号を出力する回路であって、スイッチ回路３
１１と入力制御回路３２１を含む。

【０１７５】スイッチ回路３１１は、クロックドインバ
ータ回路３１２、３１３およびインバータ回路３１４を
含む。クロックドインバータ回路３１２および３１３が
ともに内部書込信号ｄｑ０を受ける点以外は、実施の形
態１におけるスイッチ回路３１１の構成と同様である。
入力制御回路３２１は、内部ライトイネーブル信号ＷＢ
１により制御される点以外は、実施の形態１における入
力制御回路３２１と同様の構成である。

【０１７６】すなわち、テストモード指定信号ＴＥが非
活性状態（“Ｌ”レベル状態）のとき、クロックドイン
バータ回路３１２が活性となり、信号ＴＥが活性状態
（“Ｈ”レベル状態）のとき、クロックドインバータ回
路３１３が活性状態となり、それぞれ書込信号ｄｑ０を
反転して出力する。

【０１７７】入力制御回路３２１は内部ライトイネーブ
ル信号ＷＢＥ１が活性状態（“Ｈ”レベル状態）となっ
たことに応じて、内部データバスＩＯ０およびＺＩＯ０
を書込信号ｄｑ０に応じた相補な電位とする。

【０１７８】入力バッファ回路８２ｂも内部ライトイネ
ーブル信号ＷＢＥ１により制御される。テストモード指
定信号が非活性状態のときは書込信号ｄｑ２に、信号Ｔ
Ｅが活性状態のときは書込信号ｄｑ０にそれぞれ応じた
相補信号を内部データバスＩＯ２およびＺＩＯ２に出力
する点以外は、入力場合回路８１ａと同様の構成であ
る。

【０１７９】入力場合回路８２ａは、内部ライトイネー
ブル信号ＷＢＥ２により制御される。テストモード指定
信号ＴＥが非活性状態のときは信号ｄｑ１に、信号ＴＥ
が活性状態のときは信号ｄｑ０に、それぞれ応じた信号
を内部データバスＩＯ１およびＺＩＯ１に出力する点以
外は、入力バッファ回路８１ａと同様の構成である。

【０１８０】入力バッファ回路８２ｂは、信号ＴＥによ
って切換られる入力信号がｄｑ３とｄｑ０である点、お
よび出力する内部データバスがＩＯ３およびＺＩＯ３で
あること以外は、入力バッファ回路８２ａと同様の構成
である。

【０１８１】図１７は、本発明の実施の形態３における
テストモード時の動作を示すタイミングチャートであ
る。

【０１８２】実施の形態１と異なり、制御信号発生回路
１１は、第１の外部列ストローブ信号ＥＸＴ．ＣＡＳ１
を受けて、それに応じて内部ライトイネーブル信号ＷＢ
Ｅ１を出力し、第２の外部列ストローブ信号ＥＸＴ．Ｃ
ＡＳ２を受けて、それに応じて、第２の内部ライトイネ
ーブル信号ＷＢＥ２を出力する。

【０１８３】以下では、内部データバスＩＯ０およびＺ
ＩＯ０ならびにＩＯ２およびＺＩＯ２によりデータが書
込まれるメモリセルに対しては、“Ｌ”レベルのデータ
が、内部データバスＩＯ１およびＺＩＯ１ならびにＩＯ
３およびＺＩＯ３によりデータが書込まれるメモリセル
に対しては“Ｈ”レベルのデータが書込まれるものとす
る。

【０１８４】時刻ｔ０において外部行ストローブ信号Ｅ
ＸＴ．ＲＡＳが、“Ｌ”レベルに立下がった後、時刻ｔ
２において第１の列ストローブ信号ＥＸＴ．ＣＡＳ１が
“Ｌ”レベルに立下がる。これに応じて、時刻ｔ３にお
いて、第１の内部ライトイネーブル信号ＷＢＥ１が活性
状態（“Ｈ”レベル）となって、入力バッファ回路８１
ａおよび８１ｂが駆動され、外部入出力端子６５に与え
られた書込信号ｄｑ０のレベルに応じて、内部データバ
スＩＯ０およびＩＯ２の電位が時刻ｔ４において“Ｌ”
レベルとなり、対応するメモリセルへデータが書込まれ
る。

【０１８５】時刻ｔ１１において、第２の列ストローブ
信号ＥＸＴ．ＣＡＳ２が“Ｌ”レベルに立下がるのに応
じて、時刻ｔ１２において、第２の内部ライトイネーブ
ル信号ＷＢＥ２が活性状態（“Ｈ”レベル）となる。こ
れに応じて、入力バッファ回路８２ａおよび８２ｂが駆
動され、外部入出力端子６５に与えられる書込信号ｄｑ
０のレベルに応じて、内部データバスＩＯ１およびＺＩ
Ｏ１並びにＩＯ３およびＺＩＯ３の電位が“Ｈ”レベル
となって、対応するメモリセルにデータの書込が行なわ
れる。

【０１８６】以上の動作により、内部データバスＩＯ０
およびＺＩＯ０ならびにＩＯ２およびＺＩＯ２に接続す
るビット線対と、内部データバスＩＯ１およびＺＩＯな
らびにＩＯ３およびＺＩＯ３に接続するビット線対の電
位を反転させることが可能で、テストモードにおいてデ
ータビット圧縮機能によりデータを書込む場合も、隣接
するすべてのビット線に対して電圧ストレスを印加する
ことが可能となる。

【０１８７】したがって、実施の形態１と同様、バーン
インテスト等のテスト時間の短縮とバーンインテスト結
果の信頼性の向上を図ることが可能となる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の半導体記憶装置の構
成を示す概略ブロック図である。

【図２】 本発明の実施の形態１の半導体記憶装置の動
作を示すタイミングチャートである。

【図３】 本発明の実施の形態１の半導体記憶装置にお
ける入力バッファ回路の構成を示す回路図である。

【図４】 本発明の実施の形態１の入力バッファ回路の
通常動作モードの動作を示すタイミングチャートであ
る。

【図５】 本発明の実施の形態１の入力バッファ回路の
テストモードにおける動作を示すタイミングチャートで
あり、図５（ａ）は、反転指示信号が不活性の場合の、
図５（ｂ）は、反転指示信号が活性の場合の動作を示
す。

【図６】 本発明の実施の形態１の半導体記憶装置のメ
モリセルおよびセンスアンプ部の構成を示す回路図であ
る。

【図７】 本発明の実施の形態１の半導体記憶装置にお
ける出力バッファ回路の構成を示す回路図である。

【図８】 本発明の実施の形態１の半導体記憶装置にお
ける論理合成回路の構成を示す回路図である。

【図９】 論理合成回路の動作を示す動作説明図であ
り、図９（ａ）は、反転信号が不活性の場合の、図９
（ｂ）は反転信号が活性の場合の動作を示す。

【図１０】 本発明の実施の形態１の半導体記憶装置の
通常動作の読出動作を示すタイミングチャートである。

【図１１】 実施の形態１の半導体記憶装置のテストモ
ードにおける読出動作を示す第１のタイミングチャート
である。

【図１２】 実施の形態１の半導体記憶装置のテストモ
ードにおける読出動作を示す第２のタイミングチャート
である。

【図１３】 本発明の実施の形態２の半導体記憶装置に
おける入力電位制御回路の構成を示す回路図である。

【図１４】 実施の形態２の入力電位制御回路の通常動
作における動作を示すタイミングチャートである。

【図１５】 実施の形態２の入力電位制御回路のテスト
モードにおける動作を示すタイミングチャートである。

【図１６】 本発明の実施の形態３の半導体記憶装置に
おける入力バッファ回路の構成を示す回路図である。

【図１７】 実施の形態３の半導体記憶装置の動作を示
すタイミングチャートである。

【図１８】 従来のデータビット圧縮機能を有する半導
体記憶装置の構成を示す概略ブロック図である。

【図１９】 従来のデータビット圧縮機能を有する半導
体記憶装置のメモリセルおよびセンスアンプ部を示す回
路図である。

【符号の説明】

２、３、４、５ 外部制御信号入力端子、８ 外部アド
レス信号、１１ 制御信号発生回路、１２ アドレスバ
ッファ回路、１３ ロウデコーダ回路、１４、１６ セ
ンスアンプ＋Ｉ／Ｏ回路、１５ メモリセルアレイ、１
７ コラムデコーダ回路、１８ａ、１８ｂ、１９ａ、１
９ｂ 入出力バッファ回路、２０、２１、２２、２３、
２４、２５ センスアンプ、３１ａ、３１ｂ、３２ａ、
３２ｂ入力バッファ回路、４１ａ、４１ｂ、４２ａ、４
２ｂ 出力バッファ回路、４８論理合成回路、６５、６
６、６７、６８ 入出力端子、７１ａ、７１ｂ、７２
ａ、７２ｂ 入力電位制御回路、８１ａ、８１ｂ、８２
ａ、８２ｂ 入力バッファ回路。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 複数のワード線と、 前記複数のワード線に交差する、第１および第２のグル
   ープに分配された複数のビット線対と、 前記ワード線と前記ビット線対とに接続され、行列状に
   配置された複数のメモリセルと、 外部アドレス信号に応じて、対応するメモリセルとの間
   で記憶データの読出／書込動作を行なうメモリセル選択
   手段と、 外部からの複数の入力データをそれぞれ並列に受けて、
   前記メモリセル選択手段に出力する複数の入力バッファ
   手段とを備え、 前記入力バッファ手段は、 前記ビット線対の前記第１および前記第２のグループに
   対応して、それぞれ第１および第２のグループに分配さ
   れ、 前記第１および前記第２のグループに属する入力バッフ
   ァ手段の各々は、 外部からの動作モード指定信号に応じて、対応する前記
   入力データを受ける第１の状態と、前記入力バッファ手
   段のうちの所定の入力バッファ手段に対する前記入力デ
   ータを共通に受ける第２の状態とを切換える第１の切換
   手段を含み、 前記第１のグループに属する入力バッファ手段の各々
   は、 前記第２の状態となっている場合において、外部からの
   反転指示信号に応じて、前記入力データを反転する第１
   の反転手段をさらに含む、半導体記憶装置。
2. 【請求項２】 前記入力バッファ手段にそれぞれ対応し
   て設置され、前記メモリセル選択手段により読出された
   記憶データを受けて、外部に出力する複数の出力バッフ
   ァ手段と、 前記出力バッファ手段により出力されるべき前記記憶デ
   ータを受けて、論理演算を行なって判定信号を出力する
   論理演算手段とをさらに備え、 前記論理演算手段は、 前記読出された記憶データが書込まれた記憶データと一
   致する場合に、前記判定信号を活性とし、 前記所定の入力バッファ手段に対応する前記出力バッフ
   ァ手段は、 前記動作モード指定信号に応じて、前記記憶データを出
   力する第１の状態と、前記判定信号を出力する第２の状
   態とを切換える第２の切換手段を含む、請求項１記載の
   半導体記憶装置。
3. 【請求項３】 複数のワード線と、 前記複数のワード線に交差する、第１および第２のグル
   ープに分配された複数のビット線対と、 前記ワード線と前記ビット線対とに接続され、行列状に
   配置された複数のメモリセルと、 外部アドレス信号に応じて、対応するメモリセルとの間
   で記憶データの読出／書込動作を行なうメモリセル選択
   手段と、 外部からの複数の入力データをそれぞれ並列に受けて前
   記メモリセル選択手段に出力する、複数のグループに分
   配された、複数の入力バッファ手段とを備え、前記入力
   バッファ手段のグループの各々は、 前記ビット線対の前記第１および前記第２のグループに
   対応して、それぞれ第１および第２のサブグループに分
   配され、 前記第１および前記第２のサブグループに属する入力バ
   ッファ手段の各々は、 外部からの動作モード指定信号に応じて、対応する前記
   入力データを受ける第１の状態と、前記入力バッファ手
   段のグループごとの所定の入力バッファ手段に対する前
   記入力データを共通に受ける第２の状態とを切換える第
   １の切換手段を含み、 前記第１のサブグループに属する入力バッファ手段の各
   々は、 前記第２の状態となっている場合において、外部からの
   反転指示信号に応じて、前記入力データを反転する第１
   の反転手段をさらに含む、半導体記憶装置。
4. 【請求項４】 前記入力バッファ手段にそれぞれ対応し
   て設置され、前記メモリセル選択手段により読出された
   記憶データを受けて、外部に出力する複数の出力バッフ
   ァ手段と、 前記入力バッファ手段のグループに対応する前記出力バ
   ッファ手段により出力されるべき前記記憶データを受け
   て、論理演算を行なって判定信号を出力する複数の論理
   演算手段とをさらに備え、 前記論理演算手段の各々は、 前記読出された記憶データが書込まれた記憶データと一
   致する場合に、前記判定信号を活性とし、 前記所定の入力バッファ手段に対応する前記出力バッフ
   ァ手段は、 前記動作モード指定信号に応じて、前記記憶データを出
   力する状態と、前記判定信号を出力する状態とを切換え
   る第２の切換手段を含む、請求項３記載の半導体記憶装
   置。
5. 【請求項５】 複数のワード線と、 前記複数のワード線に交差する、第１および第２のグル
   ープに分配された複数のビット線対と、 前記ワード線と前記ビット線対とに接続され、行列状に
   配置された複数のメモリセルと、 外部アドレス信号に応じて、対応するメモリセルとの間
   で記憶データの読出／書込動作を行なうメモリセル選択
   手段と、 外部からの複数の入力データをそれぞれ並列に受けて、
   前記メモリセル選択手段に出力する複数の入力バッファ
   手段とを備え、 前記入力バッファ手段は、 前記ビット線対の前記第１および前記第２のグループに
   対応して、それぞれ第１および第２のグループに分配さ
   れ、 前記第１および第２のグループに属する入力バッファ手
   段の各々は、 外部からの動作モード指定信号に応じて、対応する前記
   入力データを受ける第１の状態と、前記入力バッファ手
   段のうちの所定の入力バッファ手段に対する前記入力デ
   ータを共通に受ける第２の状態とを切換える第１の切換
   手段を含み、 前記第１のグループに属する入力バッファ手段の各々
   は、 第１の外部制御信号に応じて、前記メモリセル選択手段
   への前記入力データの出力を制御する第１の入力制御手
   段を含み、 前記第２のグループに属する入力バッファ手段の各々
   は、 第２の外部制御信号に応じて、前記メモリセル選択手段
   への前記入力データの出力を制御する第２の入力制御手
   段を含む、半導体記憶装置。
6. 【請求項６】 前記入力バッファ手段にそれぞれ対応し
   て設置され、前記メモリセル選択手段により読出された
   前記記憶データを受けて、外部に出力する複数の出力バ
   ッファ手段と、 前記出力バッファ手段により出力されるべき前記記憶デ
   ータを受けて、論理演算を行なって判定信号を出力する
   論理演算手段とをさらに備え、 前記論理演算手段は、 前記読出された記憶データが書込まれた記憶データと一
   致する場合に、前記判定信号を活性とし、 前記所定の入力バッファ手段に対応する前記出力バッフ
   ァ手段は、 前記動作モード指定信号に応じて、前記記憶データを出
   力する状態と、前記判定信号を出力する状態とを切換え
   る第２の切換手段を含む、請求項５記載の半導体記憶装
   置。
7. 【請求項７】 複数のワード線と、 前記複数のワード線に交差する、第１および第２のグル
   ープに分配された複数のビット線対と、 前記ワード線と前記ビット線対とに接続され、行列状に
   配置された複数のメモリセルと、 外部アドレス信号に応じて、対応するメモリセルとの間
   で記憶データの読出／書込動作を行なうメモリセル選択
   手段と、 外部からの複数の入力データをそれぞれ並列に受けて前
   記メモリセル選択手段に出力する、複数のグループに分
   配された複数の入力バッファ手段とを備え、 前記入力バッファ手段のグループの各々は、 前記ビット線対の前記第１および前記第２のグループに
   対応して、それぞれ第１および第２のサブグループに分
   配され、 前記第１および第２のサブグループに属する入力バッフ
   ァ手段の各々は、 外部からの動作モード指定信号に応じて、対応する前記
   入力データを受ける第１の状態と、 前記入力バッファ手段のグループごとの所定の入力バッ
   ファ手段に対する前記入力データを共通に受ける第２の
   状態とを切換える第１の切換手段を含み、 前記第１のサブグループに属する入力にバッファ手段の
   各々は、 第１の外部制御信号に応じて、前記メモリセル選択手段
   への前記入力データの出力を制御する第１の入力制御手
   段を含み、 前記第２のサブグループに属する入力にバッファ手段の
   各々は、 第２の外部制御信号に応じて、前記メモリセル選択手段
   への前記入力データの出力を制御する第２の入力制御手
   段を含む、半導体記憶装置。
8. 【請求項８】 前記入力バッファ手段にそれぞれ対応し
   て設置され、前記メモリセル選択手段により読出された
   前記記憶データを受けて、外部に出力する複数の出力バ
   ッファ手段と、 前記入力バッファ手段のグループに対応する前記出力バ
   ッファ手段により出力されるべき前記記憶データを受け
   て、論理演算を行なって判定信号を出力する複数の論理
   演算手段とをさらに備え、 前記論理演算手段の各々は、 前記読出された記憶データが書込まれた記憶データと一
   致する場合に、前記判定信号を活性とし、 前記所定の入力バッファ手段に対応する前記出力バッフ
   ァ手段は、 前記動作モード指定信号に応じて、前記記憶データを出
   力する状態と、前記判定信号を出力する状態とを切換え
   る第２の切換手段を含む、請求項７記載の半導体記憶装
   置。
9. 【請求項９】 前記論理演算手段は、 前記第１のグループのビット線対に接続されたメモリセ
   ルから読出された、前記記憶データを受けて、前記外部
   からの反転指示信号に応じて、前記記憶データを反転し
   て出力する第２の反転手段と、 前記第２のグループのビット線対に接続されたメモリセ
   ルから読出された、前記記憶データと、前記第２の反転
   手段の出力データを受けて、比較を行なう比較演算手段
   とを含み、 前記比較演算手段は、すべての入力データが等しい場合
   に、活性な前記判定信号を出力する、請求項２、４、
   ６、または８記載の半導体記憶装置。
10. 【請求項１０】 前記メモリセル選択手段は前記ビット
    線対のそれぞれに対応して、前記ビット線対間の電位差
    を検知して増幅する複数の検知増幅手段を含み、 前記第１のグループに属するビット線対に対応する前記
    検知増幅手段と、前記第２のグループに属するビット線
    対に対応する前記検知増幅手段は、前記ビット線対を挟
    んで両端に配置され、 前記第１のグループに属するビット線と、前記第２のグ
    ループに属するビット線が交互に配置される、請求項１
    から８のいずれかに記載の半導体記憶装置。
11. 【請求項１１】 前記複数の入力データをそれぞれ受け
    る複数の入力端子と、 前記入力端子と前記入力バッファ手段との間にそれぞれ
    接続される複数の入力電位制御手段と、 第３の外部制御信号と前記動作モード指定信号に応じ
    て、第１および第２の内部入力制御信号を出力する制御
    信号発生手段をさらに備え、 前記制御信号発生手段は、 前記動作モード指定信号に応じて、前記入力バッファ手
    段が前記第１の状態となっている場合、前記第３の外部
    制御信号に応じた、前記第１および前記第２の内部入力
    制御信号を出力し、 前記動作モード指定信号に応じて、前記入力バッファ手
    段が前記第２の状態となっている場合、前記第３の外部
    制御信号に応じた前記第１の内部入力制御信号と、不活
    性な前記第２の内部入力制御信号とを出力し、 前記所定の入力バッファ手段に接続される入力電位制御
    手段は、前記第１の内部入力制御信号に制御されて、前
    記入力データに対応する電位を出力し、 他の前記入力バッファ手段に接続される入力電位制御手
    段は、前記第２の内部入力制御信号に制御されて、前記
    入力データに対応する電位を出力する、請求項１、３、
    ５または７記載の半導体記憶装置。