KR950015399A - 비트 단위 데이타의 입력 및 출력용 반도체 메모리 장치 - Google Patents

비트 단위 데이타의 입력 및 출력용 반도체 메모리 장치 Download PDF

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KR950015399A
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요시노리 마쯔이
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가네꼬 히사시
닛본덴기 가부시끼가이샤
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Abstract

본 발명은 비트 단위의 데이타를 병렬 방식으로 입력 및 출력시키기 위한 다비트 반도체 메모리 장치에 관한 것이다. 다비트 메모리는 상이한 I0비트에 대응하는 혼재된 메모리 셀로 구성된 메모리 셀 어레이, 각각 I0비트에 대응하는 데이타 I0단자, 어드레스를 입력시키기 위한 어드레스 단자, 및 각각 I0비트에 관련되고 메모리 셀 어레이에 접속된 내부 데이타 버스를 구비하고 있다. 또한, 메모리 장치는 테스트 모드로의 엔트리를 나타내는 테스트 모드 엔트리 신호를 발생시키기 위한 테스트 모드 엔트리 신호 발생기, 어드레스 단자에 접속되어 테스트 모드에서 의사 어드레스를 발생시키기 위한 의사 어드레스 발생기, 및 테스트 모드 엔트리 신호에 응답하여 의사 어드레스에 의존하는 내부 데이타 바스들 중 하나의 내부 데이타 바스를 선택하고 선택된 버스를 데이타 I0단자들 중 선정된 데이타 I0단자에 접속시키기 위한 접속 수단을 구비하고 있다.

Description

비트 단위 데이탄의 입력 및 출력용 반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 제1실시예에 따른 다비트 다이나믹 메모리에 대한 개략적인 블록도,
제6도는 테스트 모드 엔트리 신호 발생기에 대한 회로도.

Claims (7)

  1. 상이한 I0비트에 대응하는 혼합된 메모리 셀로 구성된 메모리 셀 어레이 ; 상기 I0비트에 각각 대응하고 제1데이타 입력/출력 단자 및 제2데이타 입력/출력 단자로 분류되며, 상기 메모리 셀 어레이로부터 병렬 방식으로 데이타를 입력 및 출력시키기 위한 다수의 데이타 입력/출력 단자 ; 어드레스를 입력시키기 위한 어드레스 단자 ; 각각 I0비트와 관련되고 상기 메모리 셀 어레이에 접속된 내부 데이타 버스, 테스트 모드로의 엔트리를 나타내는 테스트 모드 엔트리 신호를 발생시키기 위한 테스트 모드 엔트리 신호 발생 수단 ; 상기 어드레스 단자에 접속되어 상기 테스트 모드에서 의사 어드레스를 발생시키기 위한 의사 어드레스 발생 수단 ; 및 상기 테스트 모드 엔트리 신호에 응답하여 상기 의사 어드레스에 의존하여 상기 내부 데이타 버스 중 하나의 내부 데이타 버스를 선택하고 상기 내부 데이타 버스 중 선택된 하나의 내부 데이타 버스를 상기 테스트 모드에서 상기 제1데이타 입력/출력 단자에 접속시키기 위한 접속 수단을 포함하는 것을 특징으로 하는 다비트 메모리 장치.
  2. 제1항에 있어서, 상기 접속 수단이 상기 내부 데이타 버스에 각각 접속되고 상기 의사 어드레스에 응답하여 선택적으로 동작할 수 있는 버퍼, 및 상기 제2데이타 입력/출력 단자를 분리시키고 상기 버퍼들 중 대응하는 버퍼를 상기 테스트모드 엔트리 신호에 응답하여 상기 제1데이타 입력/출력 단자에 접속시키기 위해 상기 제2데이타 입력/출력 단자에 연결된 전송 게이트 회로를 포함하는 것을 특징으로 하는 다비트 메모리 장치.
  3. 제1항에 있어서, 상기 접속 수단은 상기 데이타 입력/출력 단자를 상기 테스트 모드 이외의 모드에서 각각 상기 내부 데이타 버스에 접속시키는 것을 특징으로 하는 다비트 메모리 장치.
  4. 제2항에 있어서, 상기 접속 수단은 상기 버퍼를 상기 테스트 모드 이외의 모드에서 각각 상기 데이타 입력/출력 단자에 접속시키는 것을 특징으로 하는 다비트 메모리 장치.
  5. 제1항에 있어서, 상기 테스트 모드 엔트리 신호 발생기는 통상의 동작 모드에서 사용되지 않은 단자, 및 선정된 임계 전압보다 높은 전압이 상기 단자에 인가될 때에 상기 테스트 모드 엔트리 신호를 발생시키기 위한 회로를 포함하는 것을 특징으로 하는 다비트 메모리 장치.
  6. 제1항에 있어서, 다수의 어드레스 단자를 포함하고, 상기 의사 어드레스 발생 수단은 상기 어드레스 단자들 또는 상기 어드레스 단자들중 선정된 어드레스 단자에 접속되는 것을 특징으로 하는 다비트 메모리 장치.
  7. 제6항에 있어서. 열 및 행 어드레스들은 시분한 방법으로 다비트 메모리 장치에 공급되고, 상기 의사 어드레스 발생 수단은 열 어드레스가 아닌 행 어드레스를 사용하는 상기 어드레스 단자들 중 하나 이상의 어드레스 단자에 접속되어, 의사 어드레스를 발생시키기 위해 상기 어드레스 단자들 중 상기 하나 이상의 어드레스 단자에 공급된 신호를 디코드하는 것을 특징으로 하는 다비트 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940028485A 1993-11-01 1994-11-01 비트 단위 데이타의 입력 및 출력용 반도체 메모리 장치 KR0160325B1 (ko)

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