KR910005321A - 반도체 기억장치 - Google Patents

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KR910005321A
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가즈야스 후지시마
요시오 마쓰다
쓰가사 오오이시
마사끼 쓰구데
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시기 모리야
미쓰비시 뎅끼 가부시끼가이샤
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Abstract

내용 없음

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 이 발명의 제1의 실시예에 의한 반도체 기억장치의 전체의 구성을 표시하는 블록도.
제2도는 이 발명의 제2의 실시예에의한 반도체 기억장치의 주요부의 구성을 표시하는 블록도.
제3도는 이 발명의 제3의 실시예에 의한 반도체 기억장치의 전체의 구성을 표시하는 블록도.

Claims (3)

  1. 메트릭스상으로 배치된 복수의 메모리셀을 포함하고, 복수의 블록으로 분할된 메모리 어레이 상기 복수의 블록에 대응하여 설치되어, 각각이 대응하는 블록의 복수의 메모리 셀을 동시에 테스트하는 복수의 테스트수단 및 상기 복수의 테스트수단에 의한 복수의 테스트결과에 대해 소정의 논리연산을 행하여, 모든 블록에 대해서의 테스트결과를 출력하는 논리수단을 비치한 반도체기억장치.
  2. 복수비트로되는 어구성의 정보를 판독 또는 기록가능한 반도체기억장치에 있어서, 매트릭스 상으로 배치된 복수의 메모리셀을 포함하고, 상기 복수비트에 대응하여 블록으로 분할된 메모리어레이, 상기 복수의 블록에 대응하여 설치되어, 각각이 대응하는 블록내의 복수의 메모리셀을 동시에 테스트하는 복수의 테스트수단 및 상기 복수의 테스트수단에 의한 복수의 테스트결과를 각각 출력하는 복수의 테스트결과 출력수단을 비치한 반도체기억장치.
  3. 복수비트로되는 어구성의 정보를 판독 또는 기록가능한 반도체기억장치에 있어서, 매트릭스 상으로 배치된 복수의 메모리셀을 포함하고, 복수의 블록으로 분할된 메모리어레이 및 상기 복수비트에 대응하여 설치된 복수의 입출력 수단을 비치하고, 상기 각 블록에 포함되는 각 메모리셀은, 상기 복수의 입출력수단의 어느 건가에 접속되어, 상기 복수의 입출력수단에 대응하여 설치되어, 각각이 대응하는 입출력 수단에 접속되는 복수의 메모리셀을 동시에 테스트하는 복수의 테스트수단 및 상기 복수의 입출력수단에 대응하여 설치되어, 상기 복수의 테스트수단에 의한 복수의 테스트결과를 각각 출력하는 복수의 테스트결과를 출력수단을 더욱 비치한 반도체기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900012671A 1989-08-18 1990-08-17 반도체 기억장치 KR940003154B1 (ko)

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