KR910013274A - 이중 포트 dram 및 그 동작 방법 - Google Patents

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Abstract

내용 없음.

Description

이중 포트 DRAM 및 그 동작 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 이중 포트 DRAM의 회로 블럭선도,
제3도는 본 발명의 이중 포트 DRAM을 이용하여 실행된 직렬 판독 사이클의 타이밍 선도,
제4도는 본 발명의 이중 포트 DRAM을 이용하여 실행된 직렬 기록 사이클의 타이밍 선도.

Claims (6)

  1. 이중 포트 DRAM으로서, 제1 및 제2메모리셀 어레이와, 병렬I/O포트와, 직렬 I/O포트와, 제1셋트의 트랜지스터 장치와, 제2셋트의 트랜지스터 장치와, 제3셋트의 트랜지스터 장치를 구비하며, 상기 제1 및 제2메모리셀 어레이 각각은 다수의 워드 라인 및 다수의 메모리셀에 결합된 다수의 비트 라인과, 상기 다수의 비트 라인에 결합된 다수의 감지 증폭기를 구비하며, 상기 제1 셋트의 트랜지스터 장치는, 상기 제1메모리셀 어레이의 상기 다수의 비트 라인 셋트와 상기 제2메모리셀 어레이의 상기 다수의 비트 라인 셋트에 결합되어 상기 제1 및 제2메모리셀 어레이 각각으로부터 상기 다수의 비트 라인중 적어도 하나이상을 선택하며, 상기 제2셋트의 트랜지스터 장치는 상기 제1셋트의 트랜지스터 장치에 의해 선택된 상기 다수의 비트 라인수의 절반을 상기 병렬 I/O포트에 결합시키며, 상기 제3셋트의 트랜지스터 장치는 상기 제1셋트의 트랜지스터 장치에 의해 선택된 상기 다수의 비트 라인수의 절반을 상기 직렬 출력 포트에 결합시키는 이중 포트 DRAM.
  2. 직렬 또는 병렬 모드로 동작된 이중 포트 DRAM으로서, 제1 및 제 2메모리셀 어레이와, 병렬 I/O 포트와, 직렬I/O포트와, 일련의 직렬 랫치와, 일련의 멀티플랙스 장치를 구비하며, 상기 제1 및 제2메모리셀 어레이 각각은 다수의 워드 라인 및 상기 셀에 결합된 다수의 비트 라인과, 상기 다수의 비트 라인중 인접한 라인에 각각 결합되어 다수의 비트 라인쌍을 형성하는 다수의 감지 증폭기를 구비하며, 상기 일련의 직렬 랫치 각각은 상기 제1 및 제2메모리셀 어레이 각각의 상기 다수의 비트 라인쌍중 적어도 2개 이상에 결합되며, 상기 일련의 멀티플렉스 장치는 DRAM이 병렬 모드로 동작될때 상기 제1 및 제2 메모리셀 어레이중 하나로부터의 상기 비트 라인쌍 중 하나를 상기 병렬 I/O 포트에 선택적으로 결합시키거나, 또는 DRAM이 직렬 모드로 동작할때는 상기 제1 및 제2메모리셀 어레이중 하나로부터의 상기비트 라인쌍중 하나를 상기 직렬 랫치에 선택적으로 결합시키는 이중 포트 DRAM.
  3. 이중 포트 DRAM으로서, 제1 및 제2 메모리셀 어레이와, 병렬 I/O포트와, 직렬I/O 포트와, 일련의 직렬 랫치와 다수의 제1트랜지스터 장치와, 다수의 제2트랜지스터 장치를 구비하며, 상기 제1 및 제2메모리셀 어레이는 다수의 비트 라인과 상기 메모리셀에 결합된 다수의 워드 라인 및 상기 비트 라인중 인접한 라인에 결합되어 다수의 비트라인쌍을 형성하는 다수의 감지 증폭기를 구비하며, 상기 일련의 직렬 랫치 각각은 상기 제 1 및 제2메모리셀 어레이 각각의 상기 다수의 비트 라인쌍중 두쌍에 결합되며, 상기 다수의 제1트랜지스터 장치는 상기 제1 및 제 2메모리셀 어레이 각각의 상기 다수의 비트 라인쌍의 상기 두쌍중 하나를 선택적으로 통과시키며, 상기 다수의 제2트랜지스터 장치는 상기 DRAM이 병렬 또는 직렬 방식으로 동작되는지를 표시하는 외부 신호의 함수로서, 상기다수의 제1트랜지스터 장치에 의해 통과된 비트 라인쌍중 하나를 선택적으로 통과시키는 이중 포트 DRAM.
  4. 다수의 워드 라인과 다수의 폴드된 비트 라인쌍을 갖는 제1메모리셀 어레이와, 다수의 워드 라인과 다수의 폴드된 비트 라인쌍을 갖는 제2메모리셀 어레이와, 직렬 I/O포트와, 병렬I/O포트와, 직렬 및 병렬 I/O 포트로의 억세스를 제어하기 위한 다수의 제1멀티플렉스 장치와, 제1 및 제2 메모리셀 어레이 각각의 다수의 폴드된 비트 라인쌍과 다수의 제1멀티플렉스 장치간의 억세스를 제어하기 위한 다수의 제2멀티플렉스 장치를 구비한 이중 포트를 동작시키는 방법으로, 이중 포트 DRAM이 직렬 기록 모드, 직렬 판독 모드, 병렬 기록 모드 또는 병렬 판독 모드로 동작되어지는가를 판단하는 단계와, 상기 제1 및 제2메모리셀 어레이 각각에서 상기 다수의 워드 라인중 하나를 선택하는 단계와, 상기 제1 및 제2메모리셀 어레이중 하나의 상기 다수의 폴드된 비트 라인쌍중 하나가 단지 DRAM이 직렬 기록 모드 또는 직렬 판독 모드로 동작한다면 상기 직렬I/O포트로의 억세스를 갖거나, 또는 DRAM이 병렬 기록 모드 또는 병렬 판독 모드로 동작한다면 상기 병렬I/O 포트로의 억세스를 갖도록 상기 제1멀티플렉스 장치중에서 선택하는 단계와, 상기 제1 및 제2메모리셀 어레이 각각의 상기 다수의 폴드된 비트 라인쌍 중 하나를 상기 다수의 제1 멀티플렉스 장치에 선택적으로 결합시키기 위해 상기 다수의 제2멀티플렉스 장치중에서 선택하는 단계를 구비하는 이중 포트 DRAM 동작 방법.
  5. 제4항에 있어서, 카피 페이지 모드는, 다수의 판독 비트를 발생시키기 위해 제1 메모리셀 어레이에서 선택된 제1워드 라인으로 직렬 판독 모드를 수행하는 단계와, 상기 다수의 판독 비트를 기억시키기 위해 상기 제2메모리셀 어레이에서 선택된 제2워드 라인으로의 직렬 억세스를 수행하는 단계를 실행시킴으로써 두 동작 사이클동안 실행되는 이중 포트 DRAM 동작 방법.
  6. 이중 포트 DRAM 으로서, 다수의 워드 라인과 다수의 폴드된 비트 라인쌍을 갖는 제1메모리셀 어레이와, 다수의 워드 라인과 다수의 폴드된 비트 라인쌍을 갖는 제2메모리셀 어레이와, 직렬 I/O포트와, 병렬 I/O포트와, 직렬 및 병렬 I/O 포트로의 억세스를 제어하기 위한 다수의 제1멀티플렉스 장치와, 제1 및 제2메모리셀 어레이 각각의 다수의 폴드된 비트 라인쌍과 다수의 제1멀티플렉스 장치간의 억세스를 제어하기 위한 다수의 제2멀티플렉스 장치를 구비하는 이중 포트 DRAM.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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