KR880000967A - 듀얼 포오트 반도체 기억 장치 - Google Patents

듀얼 포오트 반도체 기억 장치 Download PDF

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Abstract

내용 없음

Description

듀얼 포오트 반도체 기억 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 듀얼포오트 반도체 기억장치의 실시예를 보인 시스템 회로도. 제2(A)도 내지 2(B)도는 제1도에서 도시된 회로 시스템의 동작을 설명하는 타이밍도.

Claims (7)

  1. 듀얼 포오트 반도체 메모리 장치에 있어서, 로우 어드레스를 디코우더 하기 위한 로우 어드레스를 공급받는 로우 어드레스 디코우더, 컬럼 어드레스를 디코우더 하기위한 컬럼 어드레스를 공급받는 컬럼 어드레스 디코우더, 메모리 셀의 어레이를 포함하는 메모리셀 어레이, 다수의 비트라인들 중 하나 및 다수의 워어드 라인들 중 하나에 연결되어져 있는 각각의 메모리셀, n비트 라인 쌍들로 구성된 상기 비트라인들, 여기에서 n은 정수이며, 상기 로우 어드레스 디코우더의 디코우더된 출력에 응하는 특별한 워어드 라인을 선택하는 상기 로우 어드레스 디코우더, 상기 컬럼 어드레스 디코우더의 디코우더된 출력에 응하는 상기 n비트 라인 쌍들의 적어도 하나의 비트 라인 쌍을 선택하기 위한 상기 n비트 라인 쌍에 연결된 첫번째 전송 게이트 수단들, 상기 첫번째 전송 게이트 수단들을 경유하여 상기 n비트 라인 쌍들에 연결된 데이타 버스들 중의 첫번째 쌍, 각각의 상기 n비트 라인 쌍들에서 두개의 비트 라인들 사이에서의 전위차를 감지하고 증폭하기 위한 센스 증폭기 수단들, 상기 센스 증폭기 수단들에 연결된 두번째 전송 게이트 수단들, 상기 전송 게이트 수단들에 연결된 직렬 액세스 수단들, n/m 비트 라인 쌍 그룹들을 n/m연속 단들에서 상기 센스 증폭기 수단들을 경유하여 상기 직렬 액세스 메모리 수단들에 선택적으로 연결한 상기 두번째 전송 게이트 수단들, 여기에서 m은 n보다 작은 정수이며, 다양한 m비트 쌍들에 의하여 구성되는 각각의 상기 n/m 비트 라인 쌍 그룹들, 상기 직렬 액세스 메모리 수단들에 연결된 세번째 전송 게이트 수단들, 상기 세번째 전송 게이트 수단들을 경유하여 상기 직렬 액세스 메모리 수단들에 연결된 데이타 버스들의 두번째 쌍, 각 비트라인 쌍 그룹에서의 m비트 라인 쌍들을 상기 센스 증폭기 수단들 및 상기 두번째 전송 게이트 수단들을 경유하여 각각의 n/m단에서의 데이타 버스들의 상기 두번째 쌍, 데이타 버스들의 상기 두번째 쌍에 연결된 두번째 부분을 포함하는 듀얼포오트 반도체 메모리 장치.
  2. 청구범위 제1항에 있어서, 상기 직렬 액세스 메모리 수단들은 m직렬 메모리 셀들을 포함하며, 상기 두번째 전송 게이트 수단들 및 상기 센스 증폭기 수단들을 경유하여, 각각의 n/m비트 라인 쌍 그룹들에서의 비트 라인 쌍들 중 하나의 비트 라인 쌍에 연결되어져 있는 각각의 상기 m직렬 메모리 셀들인 듀얼포오트 반도체 기억 소자.
  3. 청구범위 제1항에 있어서, 상기 두번째 전송 게이트 수단들이 n/m 전송 게이트 회로들을 포함하며, 하나의 비트 라인 쌍 그룹에서의 m비트 라인 쌍들을 상기 센스 증폭기 수단들을 경유하여 상기 직렬 액세스 메모리 수단들에 연결하기 위한 m게이트를 포함하는 각각의 상기 n/m 전송 게이트 회로들인 듀얼포오트 반도체 메모리 장치.
  4. 청구범위 제1항에 있어서, 상기 세번째 전송 게이트 수단들이 포인터 레지스터 및, 각 비트 라인쌍 그룹에서의 m비트 라인 쌍들을 각각의 n/m 단들에서의 데이타 버스들의 상기 두번째 쌍에 연결하기 위한 m게이트를 포함하는 전송 게이트 회로를 포함하며, 상기 포인터 레지스터의 출력에 의하여 연속적으로 오픈되어지는 m게이트인 듀얼 포오트 반도체 장치.
  5. 청구범위 제4항에 있어서, 상기 포인터 레지스터가 연속적으로 쉬프트 되어지는 미리 정해진 m비트 데이타를 들여오며, 상기 포인터 레지스터의 m비트 병렬 출력을 공급받는 상기 두번째 전송 게이트의 상기 m게이트들인 듀얼 포오트 반도체 메모리 장치.
  6. 청구범위 1항에 있어서, 쉬프트 클록을 카운트 하기 위한 카운터 및 상기 카운터의 출력에 응하는 n/m전송 제어 신호들을 발생하기 위한 전송 제어 신호 발생기를 더 포함하고, n/m비트 라인 쌍 그룹들 중 하나의 n/m비트 라인 쌍 그룹을 상기 n/m전송 제어 신호들 중의 하나에 응하는 각각의 n/m단들에서의 상기 센스 증폭기 수단들을 경유하여 상기 직렬 액세스 메모리 수단들에 연결한 상기 두번째 전송 게이트 수단들, 각 비트 라인 쌍 그룹에서의 m비트 라인 쌍들을 상기 쉬프트 클록에 응하는 각각의 n/m단들에서의 데이타 버스들의 상기 두번째 쌍에 연속적으로 연결한 상기 세번째 전송 게이트 수단들인 듀얼포오트 반도체 기억 장치.
  7. 청구범위 제6항에 있어서, 상기 두번째 전송 게이트 수단들이 n/m전송 게이트 회로들을 포함하고, 하나의 비트 라인 쌍 그룹에서의 m비트 라인 쌍들을 상기 센스 증폭기 수단들을 경유하여 상기 직렬 액세스 메모리 수단들에 연결하기 위한 m게이트들을 포함하는 각각의 상기 n/m전송 게이트 회로들, 상기 카운터에서 카운트된 치가 m일때마다 상기 n/m전송 게이트 회로들 중에 하나의 n/m전송 게이트 회로를 오픈하기 위한 전송제어 신호를 발생하는 상기 전송 제어 신호 발생기인 듀얼포오트 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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