JP2704607B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】この発明は、簡易キャッシュシス
テム用の半導体記憶装置に関し、特に、キャッシュメモ
リを同一チップ上に集積化した半導体メモリの構成要素
の配置に関するものである。 【０００２】 【従来の技術】コンピュータシステムのコストパフォー
マンスを向上させるために、低速で大容量、したがって
低コストのダイナミックＲＡＭ（ＤＲＡＭ）で構成した
メインメモリと、中央演算処理装置（ＣＰＵ）との間に
高速のバッファとして、小容量の高速メモリを設けるこ
とがよく行なわれている。この高速のバッファはキャッ
シュメモリと呼ばれ、ＣＰＵが必要としそうなデータの
ブロックがメインメモリからコピーされて記憶されてい
る。 【０００３】ＣＰＵがアクセスしようとしたアドレスの
データがキャッシュメモリに存在するときは、ヒットと
呼ばれ、ＣＰＵは高速のキャッシュメモリをアクセスす
る。一方、キャッシュメモリにアクセスしようとしたア
ドレスのデータが存在しないときは、ミスヒットと呼ば
れ、ＣＰＵは、低速のメインメモリにアクセスすると同
時に、そのデータの属するブロックをキャッシュメモリ
に転送する。 【０００４】上記のようなキャッシュシステムは、高価
な高速メモリを必要とするので、コストを重視する小型
のコンピュータシステムでは使用できなかった。そこ
で、従来は、汎用のＤＲＡＭが有しているページモー
ド，スタティックコラムモードを利用し、簡易キャッシ
ュシステムを構成していた。 【０００５】図５の（Ａ），（Ｂ），（Ｃ）は、それぞ
れ、ＤＲＡＭにおける通常の読出しサイクル，ページモ
ードサイクル，スタティックコラムサイクルの動作波形
を示したものである。以下、これら図５（Ａ）〜図５
（Ｃ）を参照して、従来のＤＲＡＭにおける各動作につ
いて説明する。 【０００６】まず、通常読出しサイクルでは、／ＲＡＳ
（Row Address Strobe）の降下エッジで行アドレス（Ro
w Address,ＲＡ）を素子内に取込み、／ＣＡＳ（Column
Address Strobe ）の降下エッジで列アドレス（Column
Address, ＣＡ）を取込み、行，列アドレス（ＲＡ，Ｃ
Ａ）で選択されたメモリセルのデータを出力する。 【０００７】そのため、アクセスタイムとしては／ＲＡ
Ｓの降下エッジからのｔ_RAC （／ＲＡＳアクセスタイ
ム）を要する。サイクルタイムｔｃは素子がアクティブ
な時間と、／ＲＡＳプリチャージ時間ｔ_RTとの和にな
り、標準的な値としては、ｔ_RAC＝１００ｎｓのもので
ｔｃ＝２００ｎｓ程度となっている。 【０００８】一方、ページモードとスタティックコラム
モードとは、同一行上のメモリセルを列アドレス（Ｃ
Ａ）を変化させてアクセスするもので、／ＣＡＳの降下
エッジで列アドレス（ＣＡ）をラッチするか、スタティ
ックＲＡＭ（ＳＲＡＭ）のように、列アドレス（ＣＡ）
の変化のみでアクセスするかが異なっている。 【０００９】アクセスタイムｔ_CAC ，ｔ_AAとしては／Ｒ
ＡＳアクセスタイムｔ_RAC のほぼ１／２の値が得られ、
ｔ_RAC ＝１００ｎｓに対して５０ｎｓ程度となる。サイ
クルタイムも高速になり、ページモードの場合、／ＣＡ
Ｓプリチャージ時間ｔ_CPの値によるが、スタティックコ
ラムモードと同様の５０ｎｓ程度の値が得られている。 【００１０】図４は、ページモードあるいはスタティッ
クコラムモードが可能な従来のＤＲＡＭ素子の基本構成
を示すブロック図である。／ＲＡＳの降下エッジで行ア
ドレスバッファ１に取込まれた行アドレス（ＲＡ）に基
づいて、行デコーダ３が１本のワード線（メモリセルア
レイ５に含まれる）を選択し、そのワード線につながる
複数のメモリセル（メモリセルアレイ５に含まれる）の
情報を複数のビット線（メモリセルアレイ５に含まれ
る）を介してセンスアンプ６で検知・増幅する。 【００１１】この時点で、１行分の情報がセンスアンプ
部６にラッチされており、列アドレス（ＣＡ）で各列の
センスアンプを選択することで、ページモード動作，ス
タティックコラムモード動作が可能になる。 【００１２】ページモード（あるいはスタティックコラ
ムモード）を利用した簡易キャッシュシステムを持つ従
来のメインメモリシステムの概要を図６に示す。図６
は、１Ｍ×１構成のＤＲＡＭ素子２２を８個使って構成
した１Ｍバイトのメモリシステムである。したがって、
アドレス線の本数は、行および列アドレスをマルチプレ
クスする前は２０本（２²⁰＝１０４８５７６＝１Ｍ）で
あり、実際に素子に入力されるときは行および列がマル
チプレクスされてＡ₀ 〜Ａ₉ の１０本となっている。 【００１３】次に、図７に示す波形図をもとに図６の簡
易キャッシュシステムの動作を説明する。まず、ＣＰＵ
２３が必要とするデータのアドレス（２０個）をアドレ
スジェネレータ１７が発生する。２０個のアドレスのう
ち、行アドレス（ＲＡ）に相当する１０個のアドレス
が、前のサイクルで選択された行アドレスを保持してい
るラッチ（以下、ＴＡＧと称す）１８からの保持行アド
レスとコンパレータ１９で比較される。 【００１４】このとき、一致すれば、前のサイクルと同
一行がアクセスされた（ヒットした）ことになり、コン
パレータ１９はＣＨ（Cache Hit ）信号を発生する。Ｃ
Ｈ信号の発生を受けて、ステートマシン２０は／ＲＡＳ
を低レベルに保ったまま／ＣＡＳをトグルするページモ
ード制御を行ない、マルチプレクサ２１がＤＲＡＭ素子
２２に１０個の列アドレス（ＣＡ）を供給する。 【００１５】このようにヒットした場合は、ＤＲＡＭ素
子２２からは高速にｔ_CAC のアクセスタイムで出力デー
タが得られることになる。 【００１６】逆に、コンパレータ１９に入力された行ア
ドレスがＴＡＧ１８の内容と不一致のとき、前のサイク
ルと異なる行がアクセスされた（ミスヒットした）こと
になり、コンパレータ１９はＣＨ信号を発生しない。 【００１７】この場合ステートマシン２０は通常サイク
ルの／ＲＡＳ，／ＣＡＳ制御を行ない、アドレスマルチ
プレクサ２１は行アドレス（ＲＡ），列アドレス（Ｃ
Ａ）の順にマルチプレクスアドレスをＤＲＡＭ素子２２
に供給する。 【００１８】このようにミスヒットした場合は、／ＲＡ
Ｓのプリチャージから始まる通常サイクルに入り、低速
のｔ_RAC のアクセスタイムで出力データが得られること
になるので、ステートマシン２０はウエイト信号を発生
し、ＣＰＵ２３に待機をかける。ミスヒットの場合は、
ＴＡＧ１８に新しい行アドレスが保持されるように構成
される。 【００１９】 【発明が解決しようとする課題】従来の簡易キャッシュ
システムは以上のように、ＤＲＡＭの１行分（１Ｍビッ
ト素子の場合１０２４ビット）が１ブロックとなるよう
に構成されているので、ブロックサイズが不必要に大き
く、ＴＡＧ１８に保持するブロック数（エントリ数）が
不足する（図６のシステムでは１エントリ）ことにな
り、キャッシュのヒット率が低いという問題点があっ
た。 【００２０】なお、その他の従来例として、米国特許第
４，５７７，２９３号に開示されたような簡易キャッシ
ュシステムもあるが、この簡易キャッシュシステムは、
１行分のデータを保持するレジスタをメモリセルアレイ
外に設け、ヒットした場合は直接このレジスタからデー
タを取出すことによりアクセスの高速化を図ったもので
ある。 【００２１】しかしながら、この特許公報に開示された
簡易キャッシュシステムも、外部レジスタはメモリセル
アレイの１行分のデータを保持しするものであり、ブロ
ックサイズが不必要に大きく、図４および図６に示す従
来例と同様に、キャッシュシのヒット率が低いという問
題を生ずる。 【００２２】この発明は、上記のような問題点を解消す
るためになされたもので、ヒット率が高い簡易キャッシ
ュシステムを構成し得るように構成要素が配置された半
導体記憶装置を提供することを目的とする。 【００２３】 【課題を解決するための手段】請求項１に記載の本発明
は、半導体記憶装置であって、メインメモリ、データ出
力線、キャッシュメモリ、スイッチ部、キャッシュメモ
リ用列デコーダ、複数のトランスファゲートおよびブロ
ックデコーダを備える。 【００２４】メインメモリは、複数のメモリセル、複数
のワード線、複数のビット線対および複数のセンスアン
プを有し、複数列単位の複数のブロックに分割されてい
る。 【００２５】複数のメモリセルは、複数行および複数列
に配列され、各々が１つのトランジスタ素子と１つのキ
ャパシタ素子とによって構成され、情報を記憶する。複
数のワード線は、複数行に配置され、それぞれが対応し
た行に配置された複数のメモリセルが接続される。複数
のビット線対は、複数列に配置され、それぞれが対応し
た列に配置された複数のメモリセルが接続され、並行に
配置される。複数のセンスアンプは、複数列に配置さ
れ、対応した列のビット線対に接続され、対応した列の
ビット線対に現れた電位差を感知・増幅する。 【００２６】データ出力線は、データを出力するための
ものである。キャッシュメモリは、メインメモリのビッ
ト線対の一端とデータ出力線との間に配置され、複数列
に配置された複数の記憶素子を有し、メインメモリの各
ブロックにおける複数列と同数の複数列単位の複数のブ
ロックに分割され、メインメモリからブロック単位で読
出された情報をブロック単位で記憶する。 【００２７】スイッチ部は、キャッシュメモリの各列に
配置された記憶素子の情報をデータ出力線に選択的に転
送するための複数のスイッチを有する。 【００２８】キャッシュメモリ用列デコーダは、スイッ
チ部の複数のスイッチの導通・非導通状態を制御する。 【００２９】複数のトランスファゲートは、メインメモ
リの各ブロックとキャッシュメモリの各ブロックとを接
続するようにメインメモリとキャッシュメモリとの間に
各列ごとに１つずつ配置され、メインメモリからブロッ
ク単位で読出された情報をブロック単位でキャッシュメ
モリに転送する。ブロックデコーダは、データ出力線と
キャッシュメモリ用列デコーダとの間に配置され、複数
のトランスファゲートの導通・非導通状態を制御する。 【００３０】ブロックデコーダから複数のトランスファ
ゲートを制御するための制御線は、キャッシュメモリの
隣接するブロック間に位置する境界領域において、デー
タ出力線と直交する方向に配置されていることを特徴と
する。 【００３１】請求項２に記載の本発明は、請求項１に記
載の発明において、キャッシュメモリ用列デコーダから
スイッチ部のスイッチを制御するための制御線は、ブロ
ックデコーダを通過して配置されていることを特徴とす
る。 【００３２】 【作用】請求項１に記載の本発明によれば、メインメモ
リにおいては、複数行および複数列に配列された複数の
メモリセル、複数のワード線、複数のビット線対および
複数のセンスアンプが配置される。キャッシュメモリで
は、複数の記憶素子が複数列に配置される。メインメモ
リおよびキャッシュメモリは、同数の複数列単位の複数
のブロックに分割されている。 【００３３】キャッシュメモリは、メインメモリのビッ
ト線対の一端と、データ出力線との間に配置されてい
る。このように配置されたメインメモリおよびキャッシ
ュメモリの間では、メインメモリからブロック単位で読
出された情報がキャッシュメモリにブロック単位で記憶
される。 【００３４】さらに、キャッシュメモリとはデータ出力
線に対して逆側に、キャッシュメモリ用列デコーダが配
置される。このように配置されたキャッシュメモリ用列
デコーダによって、スイッチ部の導通状態が制御され、
キャッシュメモリの記憶素子からデータ出力線への情報
の転送が制御される。 【００３５】このように配置されたこの発明による半導
体記憶装置においては、メインメモリからブロック単位
で読出された情報がキャッシュメモリにブロック単位で
記憶されるようにしたため、データのエントリ数を増す
ことができ、その結果、キャッシュのヒット率を向上す
ることができる。 【００３６】請求項１に記載の本発明によればさらに、
ブロック単位の情報が、メインメモリとキャッシュメモ
リとの間に各列ごとに１つずつ配置された、複数のトラ
ンスファゲートを介してメインメモリからキャッシュメ
モリに転送される。これらの複数のトランスファゲート
による情報の転送の制御は、データ出力線とキャッシュ
メモリとの間に配置されたブロックデコーダによる複数
のトランスファゲートの導通・非導通制御によって行な
われる。 【００３７】請求項１に記載の本発明によれば、キャッ
シュメモリにおける隣接するブロック間に位置する境界
領域において、データ出力線と直交する方向に、複数の
トランスファゲートを制御するための制御線が配置され
る。この制御線を通ってブロックデコーダからトランス
ファゲートを制御する信号が伝送される。 【００３８】請求項２に記載の本発明によれば、ブロッ
クデコーダを通過して制御線が配置される。この制御線
は、キャッシュメモリ用列デコーダからスイッチ部のス
イッチを制御するためのものである。したがって、この
制御線を通ってスイッチ部の複数のスイッチを制御する
信号が伝送される。 【００３９】 【実施例】図１は、この発明の一実施例の半導体記憶装
置（たとえばＤＲＡＭ素子）を示すブロック図である。
図において、この実施例は以下の点を除いて図４に示す
従来例と同様であり、相当する部分には同一の参照番号
を付し、適宜その説明を省略する。 【００４０】まず、この実施例では、メインメモリであ
るメモリセルアレイ５がそのアドレス空間上で、複数列
単位に複数のブロックに分割されている（図１ではＢ１
〜Ｂ４の４分に分割されている）。 【００４１】このメモリセルアレイ５に関連してトラン
スファゲート９，データレジスタ１０，Ｉ／Ｏ出力スイ
ッチ１１，ブロックデコーダ１２，キャッシュ列デコー
ダ１３が設けられる。 【００４２】スイッチ素子ＳＷ１は、外部から入力され
るＣＨ（キャッシュヒット）信号で制御されるスイッチ
であり、列アドレスバッファ２にラッチされた外部列ア
ドレスをノーマル列デコーダ８と、キャッシュ列デコー
ダ１３とのどちらに入力するかを切換えている。 【００４３】すなわち、スイッチング素子ＳＷ１は、ヒ
ットした場合は外部列アドレスをキャッシュ列デコーダ
１３に供給し、ミスヒットの場合は外部列アドレスをノ
ーマル列デコーダ８に供給する。また、ノーマル列デコ
ーダ８に供給される外部列アドレスは、ブロックデコー
ダ１２にも供給されている。 【００４４】トランスファゲート９は、メモリセルアレ
イ５からブロック単位でデータレジスタ１０に同一行上
のデータを転送する機能を有する。データレジスタ１０
は、トランスファゲート９から転送された情報を複数ブ
ロック分記憶する機能を有し、キャッシュメモリとして
利用されるものである。 【００４５】Ｉ／Ｏスイッチ１１は、データレジスタ１
０に保持された情報を、データ出力線である。Ｉ／Ｏバ
ス１１０に伝達する機能を有するスイッチ部である。ブ
ロックデコーダ１２は、スイッチ素子ＳＷ１を介して供
給される列アドレスに基づいて、トランスファゲート９
を選択する機能を有する。キャッシュ列デコーダ１３
は、スイッチ素子ＳＷ１を介して供給される列アドレス
に基づいて、Ｉ／Ｏスイッチ１１を選択し、データレジ
スタ１０から保持情報を読出す機能を有する。 【００４６】スイッチ素子ＳＷ２は、ＣＨ信号で制御さ
れるスイッチであり、出力バッファ１５への出力データ
を、通常のセンスアンプ６の出力と、データレジスタ１
０の出力とのどちらにするかを切換えている。すなわ
ち、スイッチ素子ＳＷ２は、データがヒットした場合は
Ｉ／Ｏスイッチ１１を介してデータレジスタ１０の読出
し出力を出力バッファ１５に供給し、ミスヒットの場合
はＩ／Ｏスイッチ７を介してセンスアンプ６の出力を出
力バッファ１５へ供給する。 【００４７】図２は、図１におけるセンスアンプ６，メ
モリセルアレイ５，トランスファゲート９，データレジ
スタ１０，Ｉ／Ｏスイッチ１１，ブロックデコーダ１２
およびキャッシュ列デコーダ１３の一部の構成をやや詳
細に示した図である。 【００４８】図示のごとく、メモリセルアレイ５は、複
数対のビット線と複数本のワード線とが直交して配置さ
れ、それぞれの交点にメモリセル１６が設けられる。各
ビット線対の終端には、センスアンプ６が設けられる。 【００４９】トランスファゲート９は、各ビット線対と
各データレジスタ１０との間にそれぞれ設けられてい
る。各トランスファゲート９は、ビット線対の一方のビ
ット線とデータレジスタ１０との間に介挿されるトラン
ジスタ９ａと、他方のビット線とデータレジスタ１０と
の間に介挿されるトランジスタ９ｂとからなる。 【００５０】これらトランスファゲート９は、ブロック
デコーダ１２によってメモリセルアレイ５の各ブロック
ごとに一括的に選択される構成となっている。ブロック
デコーダ１２からトランスファゲート９を制御するため
の制御線Ｌ１は、図２に示されるように、データレジス
タ１０の隣接するブロック間に位置する境界領域に配置
されている。 【００５１】データレジスタ１０は、逆向きに並列接続
された２個のインバータ１０ａ，１０ｂによって構成さ
れている。Ｉ／Ｏスイッチ１１は、各ビット線対ごとに
設けられている。 【００５２】各Ｉ／Ｏスイッチ１１は、ビット線対の一
方のビット線およびＩ／Ｏバス１１０の間に介挿される
スイッチとしてのトランジスタ１１ａと、他方のビット
線およびＩ／Ｏバス１１０の間に介挿されるスイッチと
してのトランジスタ１１ｂとによって構成されている。
各Ｉ／Ｏスイッチ１１は、キャッシュ列デコーダ１３に
よって個別に選択され得るように構成されている。この
選択のための制御線Ｌ２は、図２に示されるようにブロ
ックデコーダ１２を通過して配置されている。 【００５３】図３は、図１に示すＤＲＡＭ素子を用いた
簡易キャッシュシステムを持つメインメモリシステムの
概要を示す図である。この図３のメインメモリシステム
は、図６に示す従来のメインメモリシステムと同じく、
１Ｍ×１構成のＤＲＡＭ素子を８個使って構成した１Ｍ
バイトのメモリシステムである。 【００５４】図６に示す従来のシステムとの相違は、コ
ンパレータ１９からの出力であるＣＨ信号がＤＲＡＭ素
子２２にも入力されている点と、ＤＲＡＭ素子２２のブ
ロック分けの数に対応してＴＡＧ１８，コンパレータ１
９の数が増加している点とである。 【００５５】以下、従来の簡易キャッシュシステムの説
明で使った図５における（Ａ）〜（Ｃ）および図７の波
形図を参照しつつ、本実施例のＤＲＡＭ素子を用いたキ
ャッシュシステムの動作を説明する。 【００５６】まず、ＣＰＵ２３が必要とするデータのア
ドレスをアドレスジェネレータ１７が発生する。２０個
のアドレスのうち行アドレス（ＲＡ）に相当する１０個
のアドレスと、ＤＲＡＭ素子の複数列単位のブロック分
けに相当した複数個（図１に示す例では４ブロックなの
で２個）の列アドレスとが、ＴＡＧ１８に保持されたキ
ャッシュ用アドレスセットとコンパレータ１９で比較さ
れる。 【００５７】なお、ＴＡＧ１８には、各ブロック別に最
も新しいサイクルでアクセスされた行のアドレスの組が
設定されている。 【００５８】さらに、よく使用されるデータは、キャッ
シュメモリの使用効率を高くするため、常にキャッシュ
メモリに記憶させておきたい。それを図１の半導体記憶
装置において実現する場合は、複数のブロックに分割さ
れているデータレジスタ１０の一部のブロック（たとえ
ば１つのブロック）のデータを固定データにすればよ
い。したがって、それに対応して、よく使われるアドレ
スの組をＴＡＧ１８に固定的にセットしておいてもよ
い。 【００５９】コンパレータ１９においてアドレスの一致
が検出されれば、キャッシュにヒットしたことになり、
コンパレータ１９はＣＨ信号を発生する。ＣＨ信号の発
生を受けて、ステートマシン２０は／ＲＡＳを低レベル
に保ったまま／ＣＡＳをトグルし、アドレスマルチプレ
クサ２１が各ＤＲＡＭ素子２２に１０個の列アドレス
（ＣＡ）を供給する。 【００６０】このとき、図１に示したように、各ＤＲＡ
Ｍ素子２２では、ＣＨ信号の入力により列アドレス（Ｃ
Ａ）がスイッチ素子ＳＷ１の働きでキャッシュ列デコー
ダ１３に供給される。応じて、キャッシュ列デコーダ１
３は、列アドレスに対応するＩ／Ｏスイッチ１１をオン
し、列アドレスに対応するデータレジスタ１０の保持情
報をＩ／Ｏバス１１０，スイッチ素子ＳＷ２を介して出
力バッファ１５に出力する。 【００６１】このように、ヒットした場合は、高速にデ
ータレジスタ１０からページモードのごとく、ｔ_CAC の
アクセスタイムで出力データが得られることになる。 【００６２】逆に、コンパレータ１９に入力された行，
列アドレスセットがＴＡＧ１８の内容と不一致のとき
は、ミスヒットしたことになり、コンパレータ１９はＣ
Ｈ信号を発生しない。この場合、ステートマシン２０
は、通常サイクルの／ＲＡＳ，／ＣＡＳ制御を行ない、
アドレスマルチプレクサ２１は、行アドレス（ＲＡ），
列アドレス（ＣＡ）の順にマルチプレクスアドレスを各
ＤＲＡＭ素子２２に供給する。 【００６３】このようにミスヒットした場合は低速のｔ
_RAC のアクセスタイムでデータが出力されるので、ステ
ートマシン２０は、ウエイト信号を発生し、ＣＰＵ２３
に待機をかける。 【００６４】ミスヒットの場合は、そのときにアクセス
されたメモリセルが属するブロックのデータが、ブロッ
クデコーダ１２の出力で導通されるトランスファゲート
９を介してビット線からデータレジスタ１０に一括転送
され、このブロックのデータレジスタ１０の記憶内容が
書替えられる。それとともに、そのブロックに対応する
ＴＡＧ１８には今回アクセスされた新しい行，列アドレ
スセットがセットされる。 【００６５】以上説明したごとく、図１〜図３の実施例
では、キャッシュメモリとしてのデータレジスタ１０に
複数ブロック分のデータが保持されるので、ＴＡＧ１８
へのデータのエントリ数を増すことができ、その結果、
ヒットの確率を向上させることができる。 【００６６】ここで、従来のキャッシュシステムと比較
してみると、従来のキャッシュシステムでは、常にメモ
リセルアレイ５の１行分のデータが１ブロックとして扱
われているため、キャッシュの対象となるデータ長が不
必要に長くなってしまう。通常、メモリセルアレイ５に
は、連続して使われることが多いデータを行方向に近接
して記憶させているため、上記実施例のように１行分を
複数列ごとのブロック単位に分割して取扱うほうがヒッ
トの確率が高くなる。 【００６７】なお、上記実施例では、データレジスタ１
０のみをキャッシュメモリとして利用する構成を説明し
たが、データレジスタ１０のみならずセンスアンプ６も
キャッシュメモリとして併用する（すなわち、従来のペ
ージモード，スタティックコラムモードもキャッシュと
して利用する）ようにしてもよい。このデータレジスタ
１０とセンスアンプ６とをキャッシュメモリとして併用
するシステムの構成を図８に示す。 【００６８】なお、各ＤＲＡＭ素子２２は、図１に示す
ものが用いられる。この図８では、データレジスタ用以
外に直前のサイクルでアクセスされた行アドレス（Ｒ
Ａ）を保持しておくＴＡＧ１８と、この行アドレスと現
在のアドレスとを比較するコンパレータ１９とが追加さ
れている。 【００６９】コンパレータ１９は、データレジスタ１０
にヒットしたときは前述のごとくＣＨ信号を発生し、セ
ンスアンプ６にヒットしたときはＣＨ信号の代わりにＣ
Ｈ２信号を発生する。 【００７０】ＣＨ信号が発生されたときは、前述のごと
く、列アドレスに対応するデータレジスタ１０からデー
タが読出されて出力される。一方、ＣＨ２信号が発生さ
れたときは、ステートマシン２０が各ＤＲＡＭ素子２２
に通常のページモードあるいはスタティックコラムモー
ドを行なわせる。すなわち、この場合、列アドレスに対
応するセンスアンプ６からデータが出力される。 【００７１】なお、図１に示す実施例では、ＣＨ信号が
入力されたときに、無条件にブロックデコーダ１２に列
アドレスの一部を供給し、データレジスタ１０の対応の
ブロックのデータを書替えるようにしていたが、ヒット
した場合にデータレジスタ１０の保持情報を書替えるか
否かを外部装置（たとえばＣＰＵ２３）によって判断さ
せるようにしてもよい。 【００７２】この場合のＤＲＡＭ素子も構成を図９に示
す。図示のごとく、ブロックデコーダ１２とスイッチ素
子ＳＷ１との間にＡＮＤゲート２４が設けられ、このＡ
ＮＤゲート２４の開閉は、ＣＰＵ２３から出力される書
替え許容信号２５によって制御される。すなわち、この
図９の実施例では、ＣＰＵ２３から書替え許容信号２５
が出力されたときのみ、データレジスタ１０の保持情報
の書替えが行なわれる。 【００７３】また、図１の実施例では、外部列アドレス
をＤＲＡＭ素子上に設けられたスイッチ素子ＳＷ１で切
換えるように構成しているが、このようなアドレスの切
換え手段はＤＲＡＭ素子の外部に設けられてもよい。こ
の場合、ノーマル列デコーダ８およびキャッシュ列デコ
ーダ１３には、それぞれ独立に外部から列アドレスが与
えられることになる。 【００７４】 【発明の効果】請求項１に記載の本発明によれば、メイ
ンメモリが複数列単位の複数のブロックに分割されてお
り、メインメモリのビット線対の一端と、データ出力線
との間に、メインメモリの各ブロックの列と同数の複数
列単位の複数のブロックに分割されたキャッシュメモリ
が配置される。 【００７５】このように配置されたキャッシュメモリ
は、メインメモリからブロック単位で読出された情報を
ブロック単位で記憶するため、ブロック単位を不必要に
大きくすることを避け、かつ、データのエントリ数を効
率的に増加することができる。さらに、キャッシュメモ
リとはデータ出力線に対して逆側にキャッシュメモリ用
列デコーダが配置され、そのデコーダによって、キャッ
シュメモリの記憶素子からデータ出力線への情報の転送
が制御できる。 【００７６】このように、構成要素が配置された半導体
記憶装置を用いれば、キャッシュのヒット率が高い簡易
キャッシュシステムを構成する半導体記憶装置を得るこ
とができる。 【００７７】請求項１に記載の本発明によればさらに、
メインメモリからキャッシュメモリへのブロック単位の
情報の転送が、それらの間に各列ごとに１つずつ配置さ
れた、複数のトランスファゲートによって行なわれる。
それらの複数のトランスファゲートは、データ出力線と
キャッシュメモリ用列デコーダとの間に配置されたブロ
ックデコーダによって制御される。このような構成要素
の配置によって、キャッシュのヒット率が高い簡易キャ
ッシュシステムを構成する半導体記憶装置を得ることが
できる。 【００７８】請求項１に記載の本発明によればさらに、
ブロックデコーダから複数のトランスファゲートを制御
するための制御線が、キャッシュメモリの隣接するブロ
ック間に位置する境界領域において、データ出力線と直
交する方向に配置された構成により、キャッシュのヒッ
ト率が高い簡易キャッシュシステムを構成する半導体記
憶装置を得ることができる。 【００７９】請求項２に記載の本発明によれば、キャッ
シュメモリ用列デコーダからスイッチ部のスイッチを制
御するための制御線が、ブロックデコーダを通過して配
置された構成により、キャッシュのヒット率が高い簡易
キャッシュシステムを構成する半導体記憶装置を得るこ
とができる。

【図面の簡単な説明】 【図１】 この発明の一実施例の半導体記憶装置を示す
概略ブロック図である。 【図２】 図１におけるセンスアンプ，メモリセルアレ
イ，トランスファゲート，データレジスタ，Ｉ／Ｏスイ
ッチ，ブロックデコーダおよびキャッシュ列デコーダの
一部をやや詳細に示した図である。 【図３】 図１に示す半導体記憶装置を用いて構成した
簡易キャッシュシステムの構成を示すブロック図であ
る。 【図４】 従来のキャッシュシステムに用いられる半導
体記憶装置を示す図である。 【図５】 従来の半導体記憶装置における通常サイク
ル，ページモードサイクルおよびスタティックコラムモ
ードサイクルの動作を説明するための波形図である。 【図６】 図４に示す従来の半導体記憶装置を用いて構
成した従来の簡易キャッシュシステムを示す図である。 【図７】 簡易キャッシュシステムの動作を説明するた
めの波形図である。 【図８】 データレジスタとセンスアンプとをキャッシ
ュメモリとして利用する図１の半導体記憶装置を用いて
構成した簡易キャッシュシステムを示す図である。 【図９】 この発明の他の実施例を示すブロック図であ
る。 【符号の説明】 ５ メモリセルアレイ、６ センスアンプ、７ Ｉ／Ｏ
スイッチ、９ トランスファゲート、１０ データレジ
スタ、１０ａ，１０ｂ インバータ、１１ Ｉ／Ｏスイ
ッチ、１２ ブロックデコーダ、１１０ Ｉ／Ｏバス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松田 吉雄 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭59−60793（ＪＰ，Ａ) 特開 昭61−74041（ＪＰ，Ａ) 特開 昭62−146490（ＪＰ，Ａ) 特開 昭61−77194（ＪＰ，Ａ) 特開 昭57−198592（ＪＰ，Ａ)

Claims (1)

1. (57)【特許請求の範囲】 １．複数行および複数列に配列され、各々が１つのトラ
   ンジスタ素子と１つのキャパシタ素子とによって構成さ
   れ、情報を記憶する複数のメモリセルと、 複数行に配置され、それぞれが対応した行に配置された
   複数のメモリセルが接続される複数のワード線と、 複数列に配置され、それぞれが対応した列に配置された
   複数のメモリセルが接続される、平行に配置された複数
   のビット線対と、 複数列に配置され、対応した列のビット線対に接続さ
   れ、対応した列のビット線対に現れた電位差を感知・増
   幅する複数のセンスアンプとを有し、複数列単位の複数
   のブロックに分割されたメインメモリ、 データを出力するためのデータ出力線、 前記メインメモリのビット線対の一端と前記データ出力
   線との間に配置され、複数列に配置された複数の記憶素
   子を有し、前記メインメモリの各ブロックにおける複数
   の列と同数の複数列単位の複数のブロックに分割され、
   前記メインメモリからブロック単位で読出された情報を
   ブロック単位で記憶するキャッシュメモリ、 前記キャッシュメモリの各列に配置された記憶素子の情
   報を前記データ出力線に選択的に転送するための複数の
   スイッチを有するスイッチ部、 前記スイッチ部の複数のスイッチの導通・非導通状態を
   制御するキャッシュメモリ用列デコーダ、 前記メインメモリの各ブロックと前記キャッシュメモリ
   の各ブロックとを接続するように前記メインメモリと前
   記キャッシュメモリとの間に各列ごとに１つずつ配置さ
   れ、前記メインメモリからブロック単位で読出された情
   報をブロック単位で前記キャッシュメモリに転送するた
   めの、複数のトランスファゲート、および 前記データ出力線と前記キャッシュメモリ用列デコーダ
   との間に配置され、前記複数のトランスファゲートの導
   通・非導通状態を制御するブロックデコーダとを備え、 前記ブロックデコーダから前記複数のトランスファゲー
   トを制御するための制御線は、前記キャッシュメモリの
   隣接するブロック間に位置する境界領域において、前記
   データ出力線と直交する方向に配置されていることを特
   徴とする、半導体記憶装置。 ２．前記キャッシュメモリ用列デコーダから前記スイッ
   チ部のスイッチを制御するための制御線は、前記ブロッ
   クデコーダを通過して配置されている、請求項１記載の
   半導体記憶装置。