JP3278646B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3278646B2 JP3278646B2 JP33169399A JP33169399A JP3278646B2 JP 3278646 B2 JP3278646 B2 JP 3278646B2 JP 33169399 A JP33169399 A JP 33169399A JP 33169399 A JP33169399 A JP 33169399A JP 3278646 B2 JP3278646 B2 JP 3278646B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- sub
- array
- memory
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特にデータの入出力経路に非常に高速のデータ転送
を要求されるダイナミック型メモリ（ＤＲＡＭ）に関す
る。
り、特にデータの入出力経路に非常に高速のデータ転送
を要求されるダイナミック型メモリ（ＤＲＡＭ）に関す
る。
【０００２】
【従来の技術】一般に、ダイナミック型メモリでは、メ
モリセルアレイを複数のセルアレイ（サブアレイ）に分
割し、そのうちの幾つかを同時に動作させるセルアレイ
分割動作方式が用いられている。この方式は、ロウ系動
作の消費電流の多くを占めるビット線の充放電電流を低
減するためである。サブアレイの分割数は動作速度とも
大きな関係がある。１つのサブアレイの規模が大きい
と、ワード線の容量が大きくなり過ぎてその立上がり速
度や立下がり速度が遅くなり、ビット線の容量が大きく
なり過ぎてビット線対間の電位差が小さくなり、センス
アンプによるビット線電位の増幅動作が遅くなり、メモ
リチップ全体の動作速度が遅くなる。従って、素子の微
細化に伴ってＤＲＡＭの記憶容量が大きくなればなるほ
ど、サブアレイの分割数は増える傾向にある。
モリセルアレイを複数のセルアレイ（サブアレイ）に分
割し、そのうちの幾つかを同時に動作させるセルアレイ
分割動作方式が用いられている。この方式は、ロウ系動
作の消費電流の多くを占めるビット線の充放電電流を低
減するためである。サブアレイの分割数は動作速度とも
大きな関係がある。１つのサブアレイの規模が大きい
と、ワード線の容量が大きくなり過ぎてその立上がり速
度や立下がり速度が遅くなり、ビット線の容量が大きく
なり過ぎてビット線対間の電位差が小さくなり、センス
アンプによるビット線電位の増幅動作が遅くなり、メモ
リチップ全体の動作速度が遅くなる。従って、素子の微
細化に伴ってＤＲＡＭの記憶容量が大きくなればなるほ
ど、サブアレイの分割数は増える傾向にある。
【０００３】一方、コンピュータシステムで大量に使用
されるメモリとしては、低価格で実現可能なＤＲＡＭが
要求されている。また、コンピュータの分野では、マイ
クロプロセッサ（ＭＰＵ）の動作速度のＤＲＡＭの動作
速度との乖離は大きくなる一方であり、両者の間のデー
タ転送速度がシステム全体の性能を左右するボトルネッ
クになっている。これを解消するための様々な改良がな
されており、その代表的なものは、ＭＰＵのサイクルタ
イムとメインメモリのアクセス時間との差を埋めるため
に両者の間に置かれ、ＭＰＵの使用効率の向上を可能と
する高速メモリ（キャッシュメモリ）の採用である。
されるメモリとしては、低価格で実現可能なＤＲＡＭが
要求されている。また、コンピュータの分野では、マイ
クロプロセッサ（ＭＰＵ）の動作速度のＤＲＡＭの動作
速度との乖離は大きくなる一方であり、両者の間のデー
タ転送速度がシステム全体の性能を左右するボトルネッ
クになっている。これを解消するための様々な改良がな
されており、その代表的なものは、ＭＰＵのサイクルタ
イムとメインメモリのアクセス時間との差を埋めるため
に両者の間に置かれ、ＭＰＵの使用効率の向上を可能と
する高速メモリ（キャッシュメモリ）の採用である。
【０００４】キャッシュメモリとして、ＭＰＵからもＤ
ＲＡＭからも独立したＳＲＡＭで構成するもの、ＭＰＵ
チップ上に搭載されるオンチップ・キャッシュ（あるい
は、エンベデッド・メモリ）と称されるＳＲＡＭで構成
するもの（実際は、キャッシュメモリを搭載したＭＰＵ
が、さらに、別チップのＳＲＡＭキャッシュを持つ場合
もある）、ＤＲＡＭチップ上に搭載されるＳＲＡＭセル
で構成するものものがある。
ＲＡＭからも独立したＳＲＡＭで構成するもの、ＭＰＵ
チップ上に搭載されるオンチップ・キャッシュ（あるい
は、エンベデッド・メモリ）と称されるＳＲＡＭで構成
するもの（実際は、キャッシュメモリを搭載したＭＰＵ
が、さらに、別チップのＳＲＡＭキャッシュを持つ場合
もある）、ＤＲＡＭチップ上に搭載されるＳＲＡＭセル
で構成するものものがある。
【０００５】ＤＲＡＭチップ上にＳＲＡＭセルからなる
キャッシュを搭載する点については、1990 Symposium o
n VLSI Circuits, Digest of Technical Papers, pp 79
-80" A Circuit Design of Intelligent CDDRAM with A
utomatic Write back Capability " なる文献に、１ト
ランジスタ・１キャパシタのセルを用いたＤＲＡＭのカ
ラム毎にＳＲＡＭセルを付加し、これをキャッシュメモ
リとして使用する技術が開示されている。また、この文
献には、読み出したいアドレスがキャッシュメモリにな
い（ミスヒット）場合には、その時点でのキャッシュメ
モリの内容を該当するアドレスのＤＲＡＭセルに書き戻
し、その後、アクセスしたいアドレスのＤＲＡＭセルを
読み出す技術についても言及している。このようなキャ
ッシュ搭載型のＤＲＡＭは、キャッシュメモリを搭載し
たＭＰＵと併用することも可能である。
キャッシュを搭載する点については、1990 Symposium o
n VLSI Circuits, Digest of Technical Papers, pp 79
-80" A Circuit Design of Intelligent CDDRAM with A
utomatic Write back Capability " なる文献に、１ト
ランジスタ・１キャパシタのセルを用いたＤＲＡＭのカ
ラム毎にＳＲＡＭセルを付加し、これをキャッシュメモ
リとして使用する技術が開示されている。また、この文
献には、読み出したいアドレスがキャッシュメモリにな
い（ミスヒット）場合には、その時点でのキャッシュメ
モリの内容を該当するアドレスのＤＲＡＭセルに書き戻
し、その後、アクセスしたいアドレスのＤＲＡＭセルを
読み出す技術についても言及している。このようなキャ
ッシュ搭載型のＤＲＡＭは、キャッシュメモリを搭載し
たＭＰＵと併用することも可能である。
【０００６】一方、ＤＲＡＭのビット線センスアンプを
キャッシュメモリとして利用し得る点について本願出願
人の出願に係る特願平３−４１３１６号（特開平４−２
１２７８０号）に述べられており、その具体的な構成例
および制御動作例が本願出願人の出願に係る特願平３−
４１３１５号に述べられている。
キャッシュメモリとして利用し得る点について本願出願
人の出願に係る特願平３−４１３１６号（特開平４−２
１２７８０号）に述べられており、その具体的な構成例
および制御動作例が本願出願人の出願に係る特願平３−
４１３１５号に述べられている。
【０００７】さらに、本願出願人の出願に係る特願平４
−１３１０９５号により、ＤＲＡＭのメモリ領域を複数
のサブアレイに分割して各サブアレイを互いに独立して
動作させ、ビット線センスアンプをキャッシュメモリと
して使うことにより、キャッシュメモリのヒット率を上
昇させ得るＤＲＡＭが提案されている。
−１３１０９５号により、ＤＲＡＭのメモリ領域を複数
のサブアレイに分割して各サブアレイを互いに独立して
動作させ、ビット線センスアンプをキャッシュメモリと
して使うことにより、キャッシュメモリのヒット率を上
昇させ得るＤＲＡＭが提案されている。
【０００８】このＤＲＡＭにおいては、複数のサブアレ
イ毎に、そのセンスアンプが互いに異なるアドレスに対
応するロウから抽出されたデ−タを保持するので、選択
状態にあるロウへデ−タアクセス要求がくる（ヒット）
確率を上昇させることができ、選択状態にあるロウへデ
−タアクセス要求がこない（ミス）確率と上記ヒットの
確率との平均値により決まるデ−タアクセスタイムの平
均値を小さくできる。
イ毎に、そのセンスアンプが互いに異なるアドレスに対
応するロウから抽出されたデ−タを保持するので、選択
状態にあるロウへデ−タアクセス要求がくる（ヒット）
確率を上昇させることができ、選択状態にあるロウへデ
−タアクセス要求がこない（ミス）確率と上記ヒットの
確率との平均値により決まるデ−タアクセスタイムの平
均値を小さくできる。
【０００９】ここで、センスアンプキャッシュ方式を簡
単に説明しておく。いま、ＤＲＡＭがＭＰＵ等からのア
クセスを待機している状態を考える。この時、あるロウ
アドレスのメモリセル群からの読み出しデータをセンス
アンプ群にラッチしておくものとする。
単に説明しておく。いま、ＤＲＡＭがＭＰＵ等からのア
クセスを待機している状態を考える。この時、あるロウ
アドレスのメモリセル群からの読み出しデータをセンス
アンプ群にラッチしておくものとする。
【００１０】もし、上記したようにセンスアンプ群にデ
ータがラッチされているロウアドレスと同じロウアドレ
スのアクセスがあった場合（ヒット時）は、ロウ系の動
作を省略してカラム系の動作のみでデータを出力するこ
とができるようになり、ロウ系の動作分のアクセスタイ
ムを低減することができる。
ータがラッチされているロウアドレスと同じロウアドレ
スのアクセスがあった場合（ヒット時）は、ロウ系の動
作を省略してカラム系の動作のみでデータを出力するこ
とができるようになり、ロウ系の動作分のアクセスタイ
ムを低減することができる。
【００１１】これに対して、センスアンプ群にデータが
ラッチされていないロウアドレスにアクセスがあった場
合（ミス時）は、センスアンプ群のデータをメモリセル
に書き戻した後（または、単にセンスアンプ群のイコラ
イズ動作後）に、新たなロウアドレスのメモリセル群か
らの読み出しデータをセンスアンプ群にラッチしておく
必要がある。このミスの場合には、キャッシュ方式を用
いない場合よりも、アクセスタイムが余計にかかる。
ラッチされていないロウアドレスにアクセスがあった場
合（ミス時）は、センスアンプ群のデータをメモリセル
に書き戻した後（または、単にセンスアンプ群のイコラ
イズ動作後）に、新たなロウアドレスのメモリセル群か
らの読み出しデータをセンスアンプ群にラッチしておく
必要がある。このミスの場合には、キャッシュ方式を用
いない場合よりも、アクセスタイムが余計にかかる。
【００１２】そこで、キャッシュメモリのヒット率が小
さいと、システムの平均的なアクセスタイムが長くなる
危険性があり、ヒット率を上昇させることが、システム
の平均的なアクセスタイムを短くする上で重要である。
さいと、システムの平均的なアクセスタイムが長くなる
危険性があり、ヒット率を上昇させることが、システム
の平均的なアクセスタイムを短くする上で重要である。
【００１３】キャッシュメモリのヒット率を上昇させる
ために、キャッシュメモリの容量を増大させる方法、キ
ャッシュメモリを幾つかのバンクに分ける方法がある。
ために、キャッシュメモリの容量を増大させる方法、キ
ャッシュメモリを幾つかのバンクに分ける方法がある。
【００１４】上記したようにキャッシュメモリの容量を
増大させる方法をセンスアンプキャッシュ方式に適用す
る場合、データをラッチした状態でアクセスを待つセン
スアンプの数を増大させることを意味する。一般に、大
容量メモリは、前述したように各サブアレイのうちの幾
つかを同時に活性化させる部分活性化を行う。その際、
ロウ系の動作をさせないサブアレイに関連したセンスア
ンプは、データを保持させないのが一般的である。しか
し、上記したようなロウ系の動作をさせないサブアレイ
に関連したセンスアンプにもデータを保持させたままに
しておくことにより、アクセスを待機している状態でデ
ータを保持しているセンスアンプ数を増大させ、キャッ
シュメモリの容量を増大させてそのヒット率を上昇させ
ることができる。
増大させる方法をセンスアンプキャッシュ方式に適用す
る場合、データをラッチした状態でアクセスを待つセン
スアンプの数を増大させることを意味する。一般に、大
容量メモリは、前述したように各サブアレイのうちの幾
つかを同時に活性化させる部分活性化を行う。その際、
ロウ系の動作をさせないサブアレイに関連したセンスア
ンプは、データを保持させないのが一般的である。しか
し、上記したようなロウ系の動作をさせないサブアレイ
に関連したセンスアンプにもデータを保持させたままに
しておくことにより、アクセスを待機している状態でデ
ータを保持しているセンスアンプ数を増大させ、キャッ
シュメモリの容量を増大させてそのヒット率を上昇させ
ることができる。
【００１５】また、前記したようにキャッシュメモリを
幾つかのバンクに分ける方法をセンスアンプキャッシュ
方式に適用する場合、センスアンプ群を複数のバンクに
分けることを意味する。汎用のＤＲＡＭでは、通常、複
数のサブアレイに関連したセンスアンプが同じタイミン
グで、センス・ラッチ・イコライズなどの動作を行って
いる。その際、前記したようにロウ系の動作をさせない
サブアレイに関連したセンスアンプは、データを保持し
たまま待機しているようにすることが可能になる。ここ
で、同時に動作するセンスアンプ群をバンクと呼ぶが、
キャッシュメモリのヒット率を上昇させるためのバンク
分けの仕方には、次に述べるようないくつかの条件があ
る。（１）バンク毎に独立のセンスアンプを持つこと。
（２）各バンクのセンスアンプは、他のバンクのロウア
ドレスに関係なく、自己のバンクのデータを保持できる
こと。つまり、ロウ系の動作をしていないバンクのセン
スアンプは、他のバンクのロウアドレスに関係なく、自
己が属するバンクのデータを保持し続けることができる
こと。（３）各バンクは、全ての入／出力パッドに対す
るデータパスを持つこと、つまり、キャッシュメモリに
対するアクセスはある特定のバンクに対して行われる
が、多ビット構成のＤＲＡＭの場合には、上記アクセス
されているバンクから全ての入／出力パッドに同じタイ
ミングでデータを供給する必要があるからである。
幾つかのバンクに分ける方法をセンスアンプキャッシュ
方式に適用する場合、センスアンプ群を複数のバンクに
分けることを意味する。汎用のＤＲＡＭでは、通常、複
数のサブアレイに関連したセンスアンプが同じタイミン
グで、センス・ラッチ・イコライズなどの動作を行って
いる。その際、前記したようにロウ系の動作をさせない
サブアレイに関連したセンスアンプは、データを保持し
たまま待機しているようにすることが可能になる。ここ
で、同時に動作するセンスアンプ群をバンクと呼ぶが、
キャッシュメモリのヒット率を上昇させるためのバンク
分けの仕方には、次に述べるようないくつかの条件があ
る。（１）バンク毎に独立のセンスアンプを持つこと。
（２）各バンクのセンスアンプは、他のバンクのロウア
ドレスに関係なく、自己のバンクのデータを保持できる
こと。つまり、ロウ系の動作をしていないバンクのセン
スアンプは、他のバンクのロウアドレスに関係なく、自
己が属するバンクのデータを保持し続けることができる
こと。（３）各バンクは、全ての入／出力パッドに対す
るデータパスを持つこと、つまり、キャッシュメモリに
対するアクセスはある特定のバンクに対して行われる
が、多ビット構成のＤＲＡＭの場合には、上記アクセス
されているバンクから全ての入／出力パッドに同じタイ
ミングでデータを供給する必要があるからである。
【００１６】一方、メモリのチップ面積を小さくするた
めに、図４に示すように、２つのサブアレイ６１に挟ま
れた領域にセンスアンプ（センス用ＮＭＯＳアンプ、リ
ストア用ＰＭＯＳアンプ）６２を配置し、制御信号Ｘｆ
ｅｒ１、Ｘｆｅｒ２により転送用トランジスタを制御し
て２つのサブアレイ６１を１つのセンスアンプ６２に選
択的に接続することにより２つのサブアレイ６１で１つ
のセンスアンプ６２を時分割的に使用する共有（シェア
ード）センスアンプ方式が知られている。
めに、図４に示すように、２つのサブアレイ６１に挟ま
れた領域にセンスアンプ（センス用ＮＭＯＳアンプ、リ
ストア用ＰＭＯＳアンプ）６２を配置し、制御信号Ｘｆ
ｅｒ１、Ｘｆｅｒ２により転送用トランジスタを制御し
て２つのサブアレイ６１を１つのセンスアンプ６２に選
択的に接続することにより２つのサブアレイ６１で１つ
のセンスアンプ６２を時分割的に使用する共有（シェア
ード）センスアンプ方式が知られている。
【００１７】この方式は、１６Ｍビットなどの大容量メ
モリで実際に採用されており、チップ面積の低減化を図
っている。ここで、共有センスアンプ方式における配置
の効率について、図５および図６に模式的に示すような
２つの配置を考えてみる。
モリで実際に採用されており、チップ面積の低減化を図
っている。ここで、共有センスアンプ方式における配置
の効率について、図５および図６に模式的に示すような
２つの配置を考えてみる。
【００１８】図５に示すようにサブアレイ７１と共有セ
ンスアンプ７２とが並ぶブロックが交互に繰り返す数が
多い共有センスアンプ構成の方が、図６に示すようにサ
ブアレイ７１と共有センスアンプ７２とが並ぶブロック
が交互に繰り返す数が少ない共有センスアンプ構成の繰
り返しよりも配置効率が良いことが分かる。
ンスアンプ７２とが並ぶブロックが交互に繰り返す数が
多い共有センスアンプ構成の方が、図６に示すようにサ
ブアレイ７１と共有センスアンプ７２とが並ぶブロック
が交互に繰り返す数が少ない共有センスアンプ構成の繰
り返しよりも配置効率が良いことが分かる。
【００１９】上記したような共有センスアンプ構成を持
つサブアレイにセンスアンプキャッシュ方式を適用し、
キャッシュメモリの容量を増大させようとすると、図７
に示すような構成になる。つまり、共有センスアンプ構
成を持つサブアレイ７１のうちの半分のサブアレイ
（Ａ、Ｂ、Ｃ）あるいは（ａ、ｂ、ｃ）を活性化させ、
サブアレイ７１の一端側のセンスアンプを除くセンスア
ンプ７２群にデータを保持させることにより、データを
ラッチした状態でアクセスを待つセンスアンプの数を増
大させることが可能になる。
つサブアレイにセンスアンプキャッシュ方式を適用し、
キャッシュメモリの容量を増大させようとすると、図７
に示すような構成になる。つまり、共有センスアンプ構
成を持つサブアレイ７１のうちの半分のサブアレイ
（Ａ、Ｂ、Ｃ）あるいは（ａ、ｂ、ｃ）を活性化させ、
サブアレイ７１の一端側のセンスアンプを除くセンスア
ンプ７２群にデータを保持させることにより、データを
ラッチした状態でアクセスを待つセンスアンプの数を増
大させることが可能になる。
【００２０】しかし、上記したような図７に示すような
共有センスアンプ構成では、バンク分けができないこと
が分かる。即ち、サブアレイＡとａとは別のバンクに分
けることができない。その理由は、前記したようなバン
ク分けの条件の（１）を満たさず、バンク毎に独立のセ
ンスアンプを持つことができないからである。また、サ
ブアレイａとＢとは別のバンクに分けることができな
い。その理由は、サブアレイａとＢとはセンスアンプを
共有しており、やはり、バンク分けの条件の（１）を満
たさない。このことから、帰納的に、図７に示したよう
に共有センスアンプ構成が続いている限り、バンク分け
ができないことが分かる。
共有センスアンプ構成では、バンク分けができないこと
が分かる。即ち、サブアレイＡとａとは別のバンクに分
けることができない。その理由は、前記したようなバン
ク分けの条件の（１）を満たさず、バンク毎に独立のセ
ンスアンプを持つことができないからである。また、サ
ブアレイａとＢとは別のバンクに分けることができな
い。その理由は、サブアレイａとＢとはセンスアンプを
共有しており、やはり、バンク分けの条件の（１）を満
たさない。このことから、帰納的に、図７に示したよう
に共有センスアンプ構成が続いている限り、バンク分け
ができないことが分かる。
【００２１】換言すれば、共有センスアンプ方式を用い
る場合に、バンク分けを行うためには、共有センスアン
プ構成を持つサブアレイを途中で分断しなければならな
くなり、これは共有センスアンプ構成の利点である配置
効率の良さに伴うチップ面積の低減効果が小さくなって
しまうことを意味する。
る場合に、バンク分けを行うためには、共有センスアン
プ構成を持つサブアレイを途中で分断しなければならな
くなり、これは共有センスアンプ構成の利点である配置
効率の良さに伴うチップ面積の低減効果が小さくなって
しまうことを意味する。
【００２２】もし、従来のようにアレイ分割をサブアレ
イと共有センスアンプとの配列方向にのみ行う横方向分
割方式のままで、配置効率の良い共有センスアンプ構成
を持つサブアレイを途中で分断して２個のバンクに分け
ようとすると、図８に示すような構成になる。
イと共有センスアンプとの配列方向にのみ行う横方向分
割方式のままで、配置効率の良い共有センスアンプ構成
を持つサブアレイを途中で分断して２個のバンクに分け
ようとすると、図８に示すような構成になる。
【００２３】図８の構成は、ビット構成に対応するビッ
ト数のデータを入出力するための全ての入出力（Ｉ／
Ｏ）パッド７６をチップのサブアレイ配列方向の一辺に
集め、メモリ実装用の印刷回路基板に垂直状態で表面実
装し得るようにした縦型パッケージ（ＶＳＭＰ）を用い
ることにより、パッケージ内部のリードフレームや回路
基板上の配線を短くしてデータ転送の高速化を図ろうと
する例を示している。
ト数のデータを入出力するための全ての入出力（Ｉ／
Ｏ）パッド７６をチップのサブアレイ配列方向の一辺に
集め、メモリ実装用の印刷回路基板に垂直状態で表面実
装し得るようにした縦型パッケージ（ＶＳＭＰ）を用い
ることにより、パッケージ内部のリードフレームや回路
基板上の配線を短くしてデータ転送の高速化を図ろうと
する例を示している。
【００２４】この場合、各サブアレイ７１毎に接続され
ているデータ線７３は、各サブアレイ７１に対応して設
けられているデータバッファ（ＤＱバッファ）７４に接
続されており、各バンクの各１個のデータバッファ７４
に共通にマルチプレクサ（ＭＰＸ）７５が接続されてお
り、このマルチプレクサ７５は前記Ｉ／Ｏパッド７６と
同数だけ設けられている。
ているデータ線７３は、各サブアレイ７１に対応して設
けられているデータバッファ（ＤＱバッファ）７４に接
続されており、各バンクの各１個のデータバッファ７４
に共通にマルチプレクサ（ＭＰＸ）７５が接続されてお
り、このマルチプレクサ７５は前記Ｉ／Ｏパッド７６と
同数だけ設けられている。
【００２５】しかし、上記した図８の構成では、配置効
率の良い共有センスアンプ構成を続ければ続けるほどサ
ブアレイ７１と共有センスアンプ７２との繰り返し数が
大きくなる。このことは、前述したようにＤＲＡＭの大
容量化に伴ってサブアレイ数が増大する傾向にあること
を考えると、横方向に分けられた各バンクの各サブアレ
イ７１に対応するＤＱバッファ７４とマルチプレクサ７
５とを接続するためのデータパスが長くなり、チップ内
でのデータ転送の高速化を妨げる要因になる。
率の良い共有センスアンプ構成を続ければ続けるほどサ
ブアレイ７１と共有センスアンプ７２との繰り返し数が
大きくなる。このことは、前述したようにＤＲＡＭの大
容量化に伴ってサブアレイ数が増大する傾向にあること
を考えると、横方向に分けられた各バンクの各サブアレ
イ７１に対応するＤＱバッファ７４とマルチプレクサ７
５とを接続するためのデータパスが長くなり、チップ内
でのデータ転送の高速化を妨げる要因になる。
【００２６】以上の説明から、従来のＤＲＡＭは、共有
センスアンプ構成およびセンスアンプキャッシュ方式を
採用する場合に、配置効率の良い共有センスアンプ構成
の下でキャッシュメモリのヒット率を上昇させるために
キャッシュメモリの容量を増大させると共にキャッシュ
メモリを幾つかのバンクに分けようとすると、データパ
スが長くなり、チップ内でのデータ転送の高速化を図る
上で支障が生じるという問題があった。
センスアンプ構成およびセンスアンプキャッシュ方式を
採用する場合に、配置効率の良い共有センスアンプ構成
の下でキャッシュメモリのヒット率を上昇させるために
キャッシュメモリの容量を増大させると共にキャッシュ
メモリを幾つかのバンクに分けようとすると、データパ
スが長くなり、チップ内でのデータ転送の高速化を図る
上で支障が生じるという問題があった。
【００２７】
【発明が解決しようとする課題】上記したように従来の
ＤＲＡＭは、共有センスアンプ構成およびセンスアンプ
キャッシュ方式を小さな面積で実現しようとする場合
に、キャッシュメモリのヒット率の上昇とチップ内での
データ転送の高速化とを両立させることができず、どち
らかを犠牲にせざるを得なかった。
ＤＲＡＭは、共有センスアンプ構成およびセンスアンプ
キャッシュ方式を小さな面積で実現しようとする場合
に、キャッシュメモリのヒット率の上昇とチップ内での
データ転送の高速化とを両立させることができず、どち
らかを犠牲にせざるを得なかった。
【００２８】本発明は上記の問題点を解決すべくなされ
たもので、共有センスアンプ構成およびセンスアンプキ
ャッシュ方式を小さな面積で実現しようとする場合に、
キャッシュメモリのヒット率を上昇させることができ、
チップ内のデータパスを短くしてデータ転送の高速化を
図ることができ、共有センスアンプ構成およびセンスア
ンプキャッシュ方式の各利点を活かした形で共存させ得
る高性能、低価格の半導体装置を提供することを目的と
する。
たもので、共有センスアンプ構成およびセンスアンプキ
ャッシュ方式を小さな面積で実現しようとする場合に、
キャッシュメモリのヒット率を上昇させることができ、
チップ内のデータパスを短くしてデータ転送の高速化を
図ることができ、共有センスアンプ構成およびセンスア
ンプキャッシュ方式の各利点を活かした形で共存させ得
る高性能、低価格の半導体装置を提供することを目的と
する。
【００２９】
【課題を解決するための手段】この発明の半導体装置
は、第１のバンクを構成する第１のメモリブロックおよ
び第２のバンクを構成する第２のメモリブロックが第１
の方向に並んで配置され、前記第１および第２のメモリ
ブロックはそれぞれ、それぞれ行列状に配置されたメモ
リセルのアレイを有し、同一行のメモリセルに接続され
た複数のワード線および同一列のメモリセルに接続され
た複数のビット線を有する複数のサブアレイと、前記各
サブアレイにおいて選択された行のメモリセルから読み
出された電位をセンス増幅するために設けられ、各バン
ク毎に各サブアレイでそれぞれ同じタイミングで動作す
るように制御され、アクセス待機状態のバンクではセン
スデータを保持したままの状態に制御される複数のセン
スアンプとを有し、前記第１および第２のメモリブロッ
クにおいて１つのサブアレイと１つのセンスアンプとが
前記第１の方向に垂直な第２の方向に交互に繰り返さ
れ、前記第２の方向の両端にセンスアンプが位置するよ
うに配置され、さらに、前記第１の方向に平行に形成さ
れ、前記複数のセンスアンプに保持されたデータのうち
選択された列のデータを転送するための複数のデータ線
と、前記第２の方向に平行に配置され、データ線を介し
て対応するサブアレイとの間でデータの入出力が行われ
る複数のデータ入／出力端子とを具備することを特徴と
する。
は、第１のバンクを構成する第１のメモリブロックおよ
び第２のバンクを構成する第２のメモリブロックが第１
の方向に並んで配置され、前記第１および第２のメモリ
ブロックはそれぞれ、それぞれ行列状に配置されたメモ
リセルのアレイを有し、同一行のメモリセルに接続され
た複数のワード線および同一列のメモリセルに接続され
た複数のビット線を有する複数のサブアレイと、前記各
サブアレイにおいて選択された行のメモリセルから読み
出された電位をセンス増幅するために設けられ、各バン
ク毎に各サブアレイでそれぞれ同じタイミングで動作す
るように制御され、アクセス待機状態のバンクではセン
スデータを保持したままの状態に制御される複数のセン
スアンプとを有し、前記第１および第２のメモリブロッ
クにおいて１つのサブアレイと１つのセンスアンプとが
前記第１の方向に垂直な第２の方向に交互に繰り返さ
れ、前記第２の方向の両端にセンスアンプが位置するよ
うに配置され、さらに、前記第１の方向に平行に形成さ
れ、前記複数のセンスアンプに保持されたデータのうち
選択された列のデータを転送するための複数のデータ線
と、前記第２の方向に平行に配置され、データ線を介し
て対応するサブアレイとの間でデータの入出力が行われ
る複数のデータ入／出力端子とを具備することを特徴と
する。
【００３０】この発明によれば、複数の共有センスアン
プ構成のメモリブロックが第１の方向で複数個に分割さ
れて配置されてバンク分割が行われているので、各サブ
アレイのセンスアンプ群をキャッシュメモリとして用い
たセンスアンプキャッシュ方式を採用することができ
る。
プ構成のメモリブロックが第１の方向で複数個に分割さ
れて配置されてバンク分割が行われているので、各サブ
アレイのセンスアンプ群をキャッシュメモリとして用い
たセンスアンプキャッシュ方式を採用することができ
る。
【００３１】この場合、相異なるバンクの各１個のサブ
アレイに対応する複数のデータ線に共通にマルチプクサ
が接続されているので、複数のバンクのデータをマルチ
プクスして各バンク毎のデータを独立に読み出すことが
可能になり、各バンクは全ての入／出力パッド群に対す
るデータパスを持っているので、キャッシュメモリのヒ
ット率を上昇させることが可能になる。
アレイに対応する複数のデータ線に共通にマルチプクサ
が接続されているので、複数のバンクのデータをマルチ
プクスして各バンク毎のデータを独立に読み出すことが
可能になり、各バンクは全ての入／出力パッド群に対す
るデータパスを持っているので、キャッシュメモリのヒ
ット率を上昇させることが可能になる。
【００３２】また、各サブアレイのセンスアンプはそれ
ぞれ同じタイミングで動作（センス・ラッチ・イコライ
ズなど）し、アクセス待機状態のサブアレイのセンスア
ンプがセンスデータを保持したままの状態に制御される
ので、キャッシュメモリの容量を増大させることがで
き、キャッシュメモリのヒット率を上昇させることが可
能になる。
ぞれ同じタイミングで動作（センス・ラッチ・イコライ
ズなど）し、アクセス待機状態のサブアレイのセンスア
ンプがセンスデータを保持したままの状態に制御される
ので、キャッシュメモリの容量を増大させることがで
き、キャッシュメモリのヒット率を上昇させることが可
能になる。
【００３３】また、各サブアレイに対応して設けられて
いるデータ線の全てが第１の方向に平行に形成されてお
り、マルチプクサ群と入／出力端子群とが第２の方向に
平行に配置されている。
いるデータ線の全てが第１の方向に平行に形成されてお
り、マルチプクサ群と入／出力端子群とが第２の方向に
平行に配置されている。
【００３４】このようにデータ線群やマルチプクサ群、
入／出力端子群の配置が工夫されているので、チップ内
のデータパスが短くなり、データ転送の高速化を図るこ
とが可能になる。
入／出力端子群の配置が工夫されているので、チップ内
のデータパスが短くなり、データ転送の高速化を図るこ
とが可能になる。
【００３５】また、１つのサブアレイと１つのセンスア
ンプとが第２の方向に交互に繰り返し、その第２の方向
の両端にセンスアンプが位置するように配置され、２つ
のサブアレイに挟まれたセンスアンプが上記２つのサブ
アレイで時分割的に使用される配置効率の良い共有セン
スアンプ構成が採用されているので、小さな面積で実現
することが可能になる。
ンプとが第２の方向に交互に繰り返し、その第２の方向
の両端にセンスアンプが位置するように配置され、２つ
のサブアレイに挟まれたセンスアンプが上記２つのサブ
アレイで時分割的に使用される配置効率の良い共有セン
スアンプ構成が採用されているので、小さな面積で実現
することが可能になる。
【００３６】つまり、共有センスアンプ構成およびセン
スアンプキャッシュ方式の各利点を活かした形で共存さ
せた高性能、低価格のＤＲＡＭを実現することが可能に
なる。
スアンプキャッシュ方式の各利点を活かした形で共存さ
せた高性能、低価格のＤＲＡＭを実現することが可能に
なる。
【００３７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００３８】図１は、本発明をＤＲＡＭに実施した第１
の実施の形態に係るＤＲＡＭのチップにおけるサブアレ
イ、センスアンプ、データバッファ、マルチプレクサ、
Ｉ／Ｏパッドの配置例を示している。図２は、図１中の
２個のサブアレイ、１個のセンスアンプ、１個のデータ
バッファを取り出してその一例を示している。図１、図
２において、それぞれ共有センスアンプ構成を持つ複数
のメモリブロック１０は、１つのサブアレイ１１と１つ
のセンスアンプ１２とがメモリチップ１の第１の辺Ｘ
（図中では左右方向）に沿って交互に繰り返し、その繰
り返し方向の両端にセンスアンプ１２が位置するように
配置され、２つのサブアレイ１１に挟まれた１つのセン
スアンプ１２が上記２つのサブアレイ１１で時分割的に
使用される。上記２つのサブアレイ１１の各列で１つの
センスアンプ１２を時分割的に使用するための共有セン
スアンプの構成は、例えば図４を参照して前述した通り
である。
の実施の形態に係るＤＲＡＭのチップにおけるサブアレ
イ、センスアンプ、データバッファ、マルチプレクサ、
Ｉ／Ｏパッドの配置例を示している。図２は、図１中の
２個のサブアレイ、１個のセンスアンプ、１個のデータ
バッファを取り出してその一例を示している。図１、図
２において、それぞれ共有センスアンプ構成を持つ複数
のメモリブロック１０は、１つのサブアレイ１１と１つ
のセンスアンプ１２とがメモリチップ１の第１の辺Ｘ
（図中では左右方向）に沿って交互に繰り返し、その繰
り返し方向の両端にセンスアンプ１２が位置するように
配置され、２つのサブアレイ１１に挟まれた１つのセン
スアンプ１２が上記２つのサブアレイ１１で時分割的に
使用される。上記２つのサブアレイ１１の各列で１つの
センスアンプ１２を時分割的に使用するための共有セン
スアンプの構成は、例えば図４を参照して前述した通り
である。
【００３９】また、上記複数のメモリブロック１０は、
前記第１の辺Ｘに垂直な方向のメモリチップの第２の辺
Ｙ（図中では上下方向）に沿って複数個（本例では２
個）に分割されて配置され、この分割配置により複数
（本例では２個）のバンクに分割されて動作が制御され
る。なお、バンクの指定（選択）は、バンクアドレスが
デコードされた出力により制御される。
前記第１の辺Ｘに垂直な方向のメモリチップの第２の辺
Ｙ（図中では上下方向）に沿って複数個（本例では２
個）に分割されて配置され、この分割配置により複数
（本例では２個）のバンクに分割されて動作が制御され
る。なお、バンクの指定（選択）は、バンクアドレスが
デコードされた出力により制御される。
【００４０】上記各サブアレイ１１は、それぞれ行列状
に配置されたダイナミック型のメモリセルＭＣのアレイ
を有し、同一行のメモリセルＭＣに接続された複数のワ
ード線ＷＬｉおよび同一列のメモリセルＭＣに接続され
た複数のビット線ＢＬｉを有する。上記複数のワード線
ＷＬｉは、ロウアドレスをデコードするロウデコーダ２
１により選択され、上記複数のビット線ＢＬｉは、カラ
ムアドレスをデコードするカラムデコーダ（図示せず）
により選択されるカラム選択回路により選択される。な
お、各サブアレイにおけるメモリセルの指定は、ロウア
ドレスおよびカラムアドレスが順次与えられることによ
り制御される。
に配置されたダイナミック型のメモリセルＭＣのアレイ
を有し、同一行のメモリセルＭＣに接続された複数のワ
ード線ＷＬｉおよび同一列のメモリセルＭＣに接続され
た複数のビット線ＢＬｉを有する。上記複数のワード線
ＷＬｉは、ロウアドレスをデコードするロウデコーダ２
１により選択され、上記複数のビット線ＢＬｉは、カラ
ムアドレスをデコードするカラムデコーダ（図示せず）
により選択されるカラム選択回路により選択される。な
お、各サブアレイにおけるメモリセルの指定は、ロウア
ドレスおよびカラムアドレスが順次与えられることによ
り制御される。
【００４１】前記各センスアンプ１２は、上記各サブア
レイ１１において選択された行のメモリセルから読み出
された電位をセンス増幅するために設けられており、そ
れぞれ同じタイミングで動作するように制御され、アク
セス待機状態のサブアレイ１１ではセンスデータを保持
し続ける状態（出力待機状態）に制御され、キャッシュ
メモリとして使用される。
レイ１１において選択された行のメモリセルから読み出
された電位をセンス増幅するために設けられており、そ
れぞれ同じタイミングで動作するように制御され、アク
セス待機状態のサブアレイ１１ではセンスデータを保持
し続ける状態（出力待機状態）に制御され、キャッシュ
メモリとして使用される。
【００４２】なお、上記したようにセンスデータを保持
したままの状態に制御するためには、図４に示したよう
なセンスアンプの活性化制御を行うための制御信号／Ｓ
ＡＮ、ＳＡＰを活性状態のままに保持し得るように回路
を構成すればよい。
したままの状態に制御するためには、図４に示したよう
なセンスアンプの活性化制御を行うための制御信号／Ｓ
ＡＮ、ＳＡＰを活性状態のままに保持し得るように回路
を構成すればよい。
【００４３】複数のデータ線１３は、それぞれ前記各サ
ブアレイ１１に対応して前記メモリチップの第２の辺Ｙ
に平行に形成されており、上記サブアレイ１１に対応す
るセンスアンプ１２に保持されたデータのうち選択され
た列のデータを転送するためのものである。この場合、
相異なるバンクの各データ線のうち、データ入／出力
（Ｉ／Ｏ）パッド１６から遠い側に位置するサブアレイ
１１に対応するデータ線１３は、上記Ｉ／Ｏパッド１６
に近い側に位置するメモリブロックのセンスアンプ１２
上を通過している。
ブアレイ１１に対応して前記メモリチップの第２の辺Ｙ
に平行に形成されており、上記サブアレイ１１に対応す
るセンスアンプ１２に保持されたデータのうち選択され
た列のデータを転送するためのものである。この場合、
相異なるバンクの各データ線のうち、データ入／出力
（Ｉ／Ｏ）パッド１６から遠い側に位置するサブアレイ
１１に対応するデータ線１３は、上記Ｉ／Ｏパッド１６
に近い側に位置するメモリブロックのセンスアンプ１２
上を通過している。
【００４４】複数のＩ／Ｏパッド１６は、前記各バンク
のサブアレイ１１に対応して前記メモリチップの第１の
辺Ｘに平行に配置されており、対応するサブアレイ１１
との間でデータ線１３を介してデータの入出力が行われ
る。
のサブアレイ１１に対応して前記メモリチップの第１の
辺Ｘに平行に配置されており、対応するサブアレイ１１
との間でデータ線１３を介してデータの入出力が行われ
る。
【００４５】複数のデータバッファ（ＤＱバッファ）１
４は、それぞれ前記各サブアレイ１１に対応してその近
傍で前記Ｉ／Ｏパッド１６に近い側に配置されており、
対応するサブアレイ１１のデータ線１３に挿入接続さ
れ、対応するサブアレイ１１からのデータを増幅するも
のである。
４は、それぞれ前記各サブアレイ１１に対応してその近
傍で前記Ｉ／Ｏパッド１６に近い側に配置されており、
対応するサブアレイ１１のデータ線１３に挿入接続さ
れ、対応するサブアレイ１１からのデータを増幅するも
のである。
【００４６】複数のマルチプクサ１５は、前記複数のＩ
／Ｏパッド１６よりも前記メモリチップの第１の辺Ｘか
ら遠い位置で上記第１の辺Ｘに平行に配置されており、
それぞれ前記複数のバンクにおける各１個のサブアレイ
に対応するデータ線１３を介して対応するデータバッフ
ァ１４に共通に接続されて上記複数のバンクからのデー
タを選択的に取り出すように制御されるものである。
／Ｏパッド１６よりも前記メモリチップの第１の辺Ｘか
ら遠い位置で上記第１の辺Ｘに平行に配置されており、
それぞれ前記複数のバンクにおける各１個のサブアレイ
に対応するデータ線１３を介して対応するデータバッフ
ァ１４に共通に接続されて上記複数のバンクからのデー
タを選択的に取り出すように制御されるものである。
【００４７】なお、上記マルチプクサ１５と２個のバン
クの各データ線１３との接続に関して、相異なるバンク
の各データ線１３同士を接続すると、データ線１３の負
荷容量が大きくなってデータ転送の遅延時間が大きくな
るので好ましくない。
クの各データ線１３との接続に関して、相異なるバンク
の各データ線１３同士を接続すると、データ線１３の負
荷容量が大きくなってデータ転送の遅延時間が大きくな
るので好ましくない。
【００４８】そこで、マルチプクサ１５は、相異なるバ
ンクの各データ線１３にそれぞれ対応してスイッチ素子
（例えばＭＯＳトランジスタ）が直列に挿入接続されて
なる。これにより、相異なるバンクに対して選択的にＤ
Ｑバッファ１４によるデータの入／出力動作を許可する
ことが可能になる。
ンクの各データ線１３にそれぞれ対応してスイッチ素子
（例えばＭＯＳトランジスタ）が直列に挿入接続されて
なる。これにより、相異なるバンクに対して選択的にＤ
Ｑバッファ１４によるデータの入／出力動作を許可する
ことが可能になる。
【００４９】なお、センスアンプキャッシュ方式を採用
する場合には、前述した本願出願人の出願に係る特願平
４−１３１０９５号に詳細に開示されている構成と同様
に、図２中に点線で示すように、各サブアレイ毎にロウ
アドレスを保持するレジスタ回路２６と、このレジスタ
回路２６に保持されているロウアドレス（選択されたロ
ウに対応するロウアドレス）と新たに与えられるロウア
ドレスとを比較するコンパレータ２７が設けられる。
する場合には、前述した本願出願人の出願に係る特願平
４−１３１０９５号に詳細に開示されている構成と同様
に、図２中に点線で示すように、各サブアレイ毎にロウ
アドレスを保持するレジスタ回路２６と、このレジスタ
回路２６に保持されているロウアドレス（選択されたロ
ウに対応するロウアドレス）と新たに与えられるロウア
ドレスとを比較するコンパレータ２７が設けられる。
【００５０】そして、アクセスの対象となるサブアレイ
にアクセス要求とアドレスが供給されると、コンパレー
タ２７は２つのロウアドレス入力を比較し、互いのロウ
アドレスが一致した場合にはヒットした旨を知らせるヒ
ット信号を出力し、不一致の場合にはミスした旨を知ら
せるミス信号を出力する。ヒット信号が出力した場合に
は、ロウ系が動作することなくカラムアドレスに応じた
カラムのデータが読み出される。ミス信号が出力した場
合には、レジスタ回路２６、ワード線ＷＬｉ、センスア
ンプ２４がそれぞれ一旦リセットされた後、新たに与え
られたロウアドレスがレジスタ回路２６にセットされ、
レジスタ回路２６に新たに保持されたロウアドレスに応
じてロウ系が動作する。そして、再びアクセス要求とア
ドレスが供給され、ヒットの判定が行われ、ロウ系が動
作することなくカラムアドレスに応じたカラムのデータ
が読み出されるようになる。上記したような動作は、ア
クセスの対象となる複数のサブアレイ１１に対してアク
セス要求が順次供給されることにより、複数のサブアレ
イ１１で順次行われる。この場合、各サブアレイ１１に
おいては、ミスとなったロウのみを選択し直すことが可
能であり、ミスが発生する毎に全てのロウを再選択する
必要はない。
にアクセス要求とアドレスが供給されると、コンパレー
タ２７は２つのロウアドレス入力を比較し、互いのロウ
アドレスが一致した場合にはヒットした旨を知らせるヒ
ット信号を出力し、不一致の場合にはミスした旨を知ら
せるミス信号を出力する。ヒット信号が出力した場合に
は、ロウ系が動作することなくカラムアドレスに応じた
カラムのデータが読み出される。ミス信号が出力した場
合には、レジスタ回路２６、ワード線ＷＬｉ、センスア
ンプ２４がそれぞれ一旦リセットされた後、新たに与え
られたロウアドレスがレジスタ回路２６にセットされ、
レジスタ回路２６に新たに保持されたロウアドレスに応
じてロウ系が動作する。そして、再びアクセス要求とア
ドレスが供給され、ヒットの判定が行われ、ロウ系が動
作することなくカラムアドレスに応じたカラムのデータ
が読み出されるようになる。上記したような動作は、ア
クセスの対象となる複数のサブアレイ１１に対してアク
セス要求が順次供給されることにより、複数のサブアレ
イ１１で順次行われる。この場合、各サブアレイ１１に
おいては、ミスとなったロウのみを選択し直すことが可
能であり、ミスが発生する毎に全てのロウを再選択する
必要はない。
【００５１】上記第１の実施の形態のＤＲＡＭにおいて
は、複数の共有センスアンプ構成のメモリブロック１０
が、サブアレイ１１とセンスアンプ１２との繰り返し方
向Ｘに垂直な方向Ｙに沿って２個に分割されて配置され
て２個のバンクに分割されているので、各サブアレイ１
１のセンスアンプ１２群をキャッシュメモリとして用い
たセンスアンプキャッシュ方式を採用することができ
る。
は、複数の共有センスアンプ構成のメモリブロック１０
が、サブアレイ１１とセンスアンプ１２との繰り返し方
向Ｘに垂直な方向Ｙに沿って２個に分割されて配置され
て２個のバンクに分割されているので、各サブアレイ１
１のセンスアンプ１２群をキャッシュメモリとして用い
たセンスアンプキャッシュ方式を採用することができ
る。
【００５２】この場合、相異なるバンクの各サブアレイ
１１に対応する２個のデータバッファ１４に共通にマル
チプクサ１５が接続されているので、複数のバンクのデ
ータをマルチプクスして各バンク毎のデータを独立に読
み出すことが可能になり、各バンクは全てのＩ／Ｏパッ
ド１６群に対するデータパスを持っているので、キャッ
シュメモリのヒット率を上昇させることが可能になる。
１１に対応する２個のデータバッファ１４に共通にマル
チプクサ１５が接続されているので、複数のバンクのデ
ータをマルチプクスして各バンク毎のデータを独立に読
み出すことが可能になり、各バンクは全てのＩ／Ｏパッ
ド１６群に対するデータパスを持っているので、キャッ
シュメモリのヒット率を上昇させることが可能になる。
【００５３】また、各サブアレイ１１に対応するセンス
アンプ１２はそれぞれ同じタイミングで動作（センス・
ラッチ・イコライズなど）し、アクセス待機状態のサブ
アレイに対応するセンスアンプ１２がセンスデータを保
持したままの状態に制御されるので、キャッシュメモリ
の容量を増大させることができ、キャッシュメモリのヒ
ット率を上昇させることが可能になる。
アンプ１２はそれぞれ同じタイミングで動作（センス・
ラッチ・イコライズなど）し、アクセス待機状態のサブ
アレイに対応するセンスアンプ１２がセンスデータを保
持したままの状態に制御されるので、キャッシュメモリ
の容量を増大させることができ、キャッシュメモリのヒ
ット率を上昇させることが可能になる。
【００５４】また、各サブアレイ１１に対応して設けら
れているデータ線１３の全てがメモリチップの第２の辺
Ｙに平行に形成されており、マルチプクサ１５群とＩ／
Ｏパッド１６群とがメモリチップの第１の辺Ｘに集中し
ている。
れているデータ線１３の全てがメモリチップの第２の辺
Ｙに平行に形成されており、マルチプクサ１５群とＩ／
Ｏパッド１６群とがメモリチップの第１の辺Ｘに集中し
ている。
【００５５】このようにデータ線１３群やマルチプクサ
１５群、Ｉ／Ｏパッド１６群の配置が工夫されているの
で、チップ内のデータパスが短くなり、データ転送の高
速化を図ることが可能になる。
１５群、Ｉ／Ｏパッド１６群の配置が工夫されているの
で、チップ内のデータパスが短くなり、データ転送の高
速化を図ることが可能になる。
【００５６】また、１つのサブアレイ１１と１つのセン
スアンプ１２とが交互に繰り返し、その繰り返し方向の
両端にセンスアンプ１２が位置するように配置され、２
つのサブアレイ１１に挟まれた１つのセンスアンプ１２
が上記２つのサブアレイ１１で時分割的に使用される配
置効率の良い共有センスアンプ構成が採用されているの
で、小さな面積で実現することが可能になる。
スアンプ１２とが交互に繰り返し、その繰り返し方向の
両端にセンスアンプ１２が位置するように配置され、２
つのサブアレイ１１に挟まれた１つのセンスアンプ１２
が上記２つのサブアレイ１１で時分割的に使用される配
置効率の良い共有センスアンプ構成が採用されているの
で、小さな面積で実現することが可能になる。
【００５７】つまり、上記第１の実施の形態のＤＲＡＭ
によれば、共有センスアンプ構成およびセンスアンプキ
ャッシュ方式の各利点を活かした形で共存させた高性
能、低価格のＤＲＡＭを実現することが可能になる。
によれば、共有センスアンプ構成およびセンスアンプキ
ャッシュ方式の各利点を活かした形で共存させた高性
能、低価格のＤＲＡＭを実現することが可能になる。
【００５８】図３は、本発明の第２の実施の形態に係る
ＤＲＡＭのチップにおけるサブアレイ、センスアンプ、
データバッファ・マルチプレクサ、Ｉ／Ｏパッドの配置
例を示している。
ＤＲＡＭのチップにおけるサブアレイ、センスアンプ、
データバッファ・マルチプレクサ、Ｉ／Ｏパッドの配置
例を示している。
【００５９】この第２の実施の形態では、前記第１の実
施の形態と比べて、複数のＤＱバッファ１４およびマル
チプクサ１５に代えて、メモリブロック１０とＩ／Ｏパ
ッド１６との間の領域でメモリチップの第１の辺Ｘに平
行に複数のデータバッファ（ＤＱバッファ）・マルチプ
クサ３１を配置し、この複数のＤＱバッファ・マルチプ
クサ３１をそれぞれ複数のバンクにおける各１個のサブ
アレイ１１に対応する複数のデータ線１３に共通に接続
し、上記複数のバンクからのデータを選択的に増幅する
ようにした点が異なり、その他は同じであるので、図１
中と同一符号を付している。
施の形態と比べて、複数のＤＱバッファ１４およびマル
チプクサ１５に代えて、メモリブロック１０とＩ／Ｏパ
ッド１６との間の領域でメモリチップの第１の辺Ｘに平
行に複数のデータバッファ（ＤＱバッファ）・マルチプ
クサ３１を配置し、この複数のＤＱバッファ・マルチプ
クサ３１をそれぞれ複数のバンクにおける各１個のサブ
アレイ１１に対応する複数のデータ線１３に共通に接続
し、上記複数のバンクからのデータを選択的に増幅する
ようにした点が異なり、その他は同じであるので、図１
中と同一符号を付している。
【００６０】また、相異なるバンクの各データ線１３の
うち、Ｉ／Ｏパッド１６から遠い側に位置するサブアレ
イ１１に対応するデータ線１３は、上記Ｉ／Ｏパッド１
６に近い側に位置するサブアレイ１１に対応するデータ
線１３よりも長くなるので、その配線抵抗の増大を抑制
して上記両データ線の配線抵抗をほぼ等しくするため
に、上記Ｉ／Ｏパッド１６に近い側に位置するサブアレ
イ１１に対応するデータ線１３よりも太く形成しておく
ことが望ましい。
うち、Ｉ／Ｏパッド１６から遠い側に位置するサブアレ
イ１１に対応するデータ線１３は、上記Ｉ／Ｏパッド１
６に近い側に位置するサブアレイ１１に対応するデータ
線１３よりも長くなるので、その配線抵抗の増大を抑制
して上記両データ線の配線抵抗をほぼ等しくするため
に、上記Ｉ／Ｏパッド１６に近い側に位置するサブアレ
イ１１に対応するデータ線１３よりも太く形成しておく
ことが望ましい。
【００６１】上記第２の実施の形態のＤＲＡＭにおいて
も、前記第１の実施の形態のＤＲＡＭと同様に準じた動
作が可能であり、第１の実施の形態のＤＲＡＭとほぼ同
様の効果が得られる。
も、前記第１の実施の形態のＤＲＡＭと同様に準じた動
作が可能であり、第１の実施の形態のＤＲＡＭとほぼ同
様の効果が得られる。
【００６２】
【発明の効果】上述したように本発明の半導体装置によ
れば、共有センスアンプ構成およびセンスアンプキャッ
シュ方式を小さな面積で実現しようとする場合に、キャ
ッシュメモリのヒット率を上昇させることができ、チッ
プ内のデータパスを短くしてデータ転送の高速化を図る
ことができ、共有センスアンプ構成およびセンスアンプ
キャッシュ方式の各利点を活かした形で共存させること
が可能になる。
れば、共有センスアンプ構成およびセンスアンプキャッ
シュ方式を小さな面積で実現しようとする場合に、キャ
ッシュメモリのヒット率を上昇させることができ、チッ
プ内のデータパスを短くしてデータ転送の高速化を図る
ことができ、共有センスアンプ構成およびセンスアンプ
キャッシュ方式の各利点を活かした形で共存させること
が可能になる。
【図１】本発明の第１の実施の形態に係るＤＲＡＭのチ
ップにおけるサブアレイ、センスアンプ、ＤＱバッフ
ァ、マルチプレクサ、Ｉ／Ｏパッドの配置例を示す図。
ップにおけるサブアレイ、センスアンプ、ＤＱバッフ
ァ、マルチプレクサ、Ｉ／Ｏパッドの配置例を示す図。
【図２】図１中の２個のサブアレイ、１個のセンスアン
プ、１個のＤＱバッファを取り出してその一例を示す回
路図。
プ、１個のＤＱバッファを取り出してその一例を示す回
路図。
【図３】本発明の第２の実施の形態に係るＤＲＡＭのチ
ップにおけるサブアレイ、センスアンプ、ＤＱバッフ
ァ、マルチプレクサ、Ｉ／Ｏパッドの配置例を示す図。
ップにおけるサブアレイ、センスアンプ、ＤＱバッフ
ァ、マルチプレクサ、Ｉ／Ｏパッドの配置例を示す図。
【図４】従来のＤＲＡＭの共有センスアンプ方式におけ
る共有センスアンプに着目して示す模式図。
る共有センスアンプに着目して示す模式図。
【図５】従来のＤＲＡＭにおける共有センスアンプ構成
の一例を示す模式図。
の一例を示す模式図。
【図６】従来のＤＲＡＭにおける共有センスアンプ構成
の他の例を示す模式図。
の他の例を示す模式図。
【図７】従来のＤＲＡＭにセンスアンプキャッシュ方式
を採用してそのキャッシュメモリの容量を大きくするた
めのサブアレイを活性化する方式を示す模式図。
を採用してそのキャッシュメモリの容量を大きくするた
めのサブアレイを活性化する方式を示す模式図。
【図８】従来のＤＲＡＭにおいて横方向アレイ分割方式
のままで共有センスアンプ構成を持つメモリブロックを
２個のバンクに等分した場合の構成の一例を示す模式
図。
のままで共有センスアンプ構成を持つメモリブロックを
２個のバンクに等分した場合の構成の一例を示す模式
図。
１…メモリチップ、Ｘ…第１の辺、Ｙ…第２の辺、１０
…メモリブロック、１１…サブアレイ、ＭＣ…メモリセ
ル、ＷＬｉ…ワード線、ＢＬｉ…ビット線、１２…セン
スアンプ、１３…データ線、１４…データバッファ（Ｄ
Ｑバッファ）、１５…マルチプクサ、１６…Ｉ／Ｏパッ
ド、２１…ロウデコーダ、２６…レジスタ回路、２７…
コンパレータ。
…メモリブロック、１１…サブアレイ、ＭＣ…メモリセ
ル、ＷＬｉ…ワード線、ＢＬｉ…ビット線、１２…セン
スアンプ、１３…データ線、１４…データバッファ（Ｄ
Ｑバッファ）、１５…マルチプクサ、１６…Ｉ／Ｏパッ
ド、２１…ロウデコーダ、２６…レジスタ回路、２７…
コンパレータ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 荻原 正毅 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 平８−96571（ＪＰ，Ａ) 特開 平６−195963（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/401
Claims (39)
- 【請求項１】 第１のバンクを構成する第１のメモリブ
ロックおよび第２のバンクを構成する第２のメモリブロ
ックが第１の方向に並んで配置され、 前記第１および第２のメモリブロックはそれぞれ、 それぞれ行列状に配置されたメモリセルのアレイを有
し、同一行のメモリセルに接続された複数のワード線お
よび同一列のメモリセルに接続された複数のビット線を
有する複数のサブアレイと、 前記各サブアレイにおいて選択された行のメモリセルか
ら読み出された電位をセンス増幅するために設けられ、
各バンク毎に各サブアレイでそれぞれ同じタイミングで
動作するように制御され、アクセス待機状態のバンクで
はセンスデータを保持したままの状態に制御される複数
のセンスアンプとを有し、前記第１および第２のメモリ
ブロックにおいて１つのサブアレイと１つのセンスアン
プとが前記第１の方向に垂直な第２の方向に交互に繰り
返され、前記第２の方向の両端にセンスアンプが位置す
るように配置され、 さらに、前記第１の方向に平行に形成され、前記複数の
センスアンプに保持されたデータのうち選択された列の
データを転送するための複数のデータ線と、 前記第２の方向に平行に配置され、データ線を介して対
応するサブアレイとの間でデータの入出力が行われる複
数のデータ入／出力端子とを具備することを特徴とする
半導体装置。 - 【請求項２】 前記複数のデータ入／出力端子は、前記
各バンクのサブアレイに対応して配置され、前記各バン
クからのデータを選択的に入出力することを特徴とする
請求項１記載の半導体装置。 - 【請求項３】 前記サブアレイの近傍で前記データ入／
出力端子に近い側に配置され、前記データ線からのデー
タを増幅する複数のデータバッファ回路と、 前記メモリブロックと前記複数のデータ入／出力端子と
の間に前記第２の方向に平行に配置して設けられ、前記
複数のデータバッファ回路に共通に接続されて前記複数
のバンクからのデータを選択的に取り出す複数のマルチ
プレクサとを更に具備することを特徴とする請求項１ま
たは２記載の半導体装置。 - 【請求項４】 前記メモリブロックとデータ入／出力端
子との間の領域で第２の方向に平行に配置され、それぞ
れ前記複数のバンクにおける各１個のサブアレイに対応
する複数のデータ線に共通に接続され、前記複数のバン
クからのデータを選択的に増幅する複数のデータバッフ
ァ回路・マルチプレクサとを具備することを特徴とする
請求項２記載の半導体装置。 - 【請求項５】 前記複数のデータ線のうち、前記データ
入／出力端子から遠い側に位置するサブアレイに対応す
るデータ線は、前記データ入／出力端子に近い側に位置
するメモリブロックのセンスアンプ上を通過しているこ
とを特徴とする請求項１乃至４記載の半導体装置。 - 【請求項６】 前記複数のデータ線のうち、前記データ
入／出力端子から遠い側に位置するサブアレイに対応す
るデータ線は、前記データ入／出力端子に近い側に位置
するサブアレイに対応するデータ線よりも太いことを特
徴とする請求項１乃至５記載の半導体装置。 - 【請求項７】 前記複数のセンスアンプは、選択アドレ
スで決まる複数のサブアレイの組み合わせ毎に同じタイ
ミングで動作するように制御されることを特徴とする請
求項１乃至６記載の半導体装置。 - 【請求項８】 前記メモリブロックは、２つのサブアレ
イに挟まれたセンスアンプが前記２つのサブアレイで時
分割的に使用される共有センスアンプ構成であることを
特徴とする請求項７記載の半導体装置。 - 【請求項９】 第１のバンクを構成する第１のメモリブ
ロックおよび第２のバンクを構成する第２のメモリブロ
ックが第１の方向に並んで配置され、 前記第１および第２のメモリブロックはそれぞれ、 それぞれ行列状に配置されたメモリセルのアレイを有
し、同一行のメモリセルに接続された複数のワード線お
よび同一列のメモリセルに接続された複数のビット線を
有する複数のサブアレイと、 前記各サブアレイにおいて選択された行のメモリセルか
ら読み出された電位をセンス増幅するために設けられ、
各バンク毎に各サブアレイでそれぞれ同じタイミングで
動作するように制御され、アクセス待機状態のバンクで
はセンスデータを保持したままの状態に制御される複数
のセンスアンプとを有し、前記第１および第２のメモリ
ブロックにおいて１つのサブアレイと１つのセンスアン
プとが前記第１の方向に垂直な第２の方向に交互に繰り
返され、前記第２の方向の両端にセンスアンプが位置す
るように配置され、 さらに、前記第１の方向に平行に形成され、前記複数の
センスアンプに保持されたデータのうち選択された列の
データを転送するための複数のデータ線と、 前記データ線に対応し、前記第２の方向に平行に配置さ
れる複数のデータバッファ回路とを具備することを特徴
とする半導体装置。 - 【請求項１０】 ２つのサブアレイに挟まれた前記セン
スアンプは、前記２つのサブアレイで時分割的に使用さ
れる共有センスアンプ構成であることを特徴とする請求
項９記載の半導体装置。 - 【請求項１１】 前記複数のデータ線のうち、前記デー
タバッファ回路から遠い側に位置するサブアレイに対応
するデータ線は、前記データバッファ回路に近い側に位
置するメモリブロックのセンスアンプ上を通過している
ことを特徴とする請求項９又は１０記載の半導体装置。 - 【請求項１２】 前記複数のデータ線のうち、前記デー
タバッファ回路から遠い側に位置するサブアレイに対応
するデータ線は、前記データバッファ回路に近い側に位
置するサブアレイに対応するデータ線よりも太いことを
特徴とする請求項９乃至１１記載の半導体装置。 - 【請求項１３】 前記複数のセンスアンプは、選択アド
レスで決まる複数のサブアレイの組み合わせ毎に同じタ
イミングで動作するように制御されることを特徴とする
請求項９乃至１２記載の半導体装置。 - 【請求項１４】 第１のバンクを構成する第１のメモリ
ブロックおよび第２のバンクを構成する第２のメモリブ
ロックが第１の方向に並んで配置され、 前記第１および第２のメモリブロックはそれぞれ、 それぞれ行列状に配置されたメモリセルのアレイを有
し、同一行のメモリセルに接続された複数のワード線お
よび同一列のメモリセルに接続された複数のビット線を
有する複数のサブアレイと、 前記各サブアレイにおいて選択された行のメモリセルか
ら読み出された電位をセンス増幅するために設けられ、
各バンク毎に各サブアレイでそれぞれ同じタイ ミングで
動作するように制御され、アクセス待機状態のバンクで
はセンスデータを保持したままの状態に制御される複数
のセンスアンプと、 前 記第１の方向に平行に形成され、前記複数のセンスア
ンプに保持されたデータのうち選択された列のデータを
転送するための複数のデータ線と、 前記第１の方向に垂直な第２の方向に平行に配置され、
データ線を介して対応するサブアレイとの間でデータの
入出力が行われる複数のデータ入／出力端子とを具備
し、前記第１および第２のメモリブロックにおいて１つのサ
ブアレイと１つのセンスアンプとが前記第１の方向に垂
直な第２の方向に交互に繰り返され、前記第２の方向の
両端にセンスアンプが位置するように配置され、 前記複数のデータ線のうち、前記データ入／出力端子か
ら遠い側に位置するメモリブロックに対応するデータ線
は、前記データ入／出力端子に近い側に位置するメモリ
ブロック上を通過していることを特徴とする半導体装
置。 - 【請求項１５】 前記複数のデータ線のうち、前記デー
タ入／出力端子から遠い側に位置するメモリブロックに
対応するデータ線は、前記データ入／出力端子に近い側
に位置するメモリブロックのセンスアンプ上を通過して
いることを特徴とする請求項１４記載の半導体装置。 - 【請求項１６】 前記複数のデータ線のうち、前記デー
タ入／出力端子から遠い側に位置するメモリブロックに
対応するデータ線と、前記データ入／出力端子に近い側
に位置するメモリブロックに対応するデータ線とが共有
されていることを特徴とする請求項１４又は１５記載の
半導体装置。 - 【請求項１７】 前記複数のデータ入／出力端子は、前
記複数のバンクのサブアレイに対応して配置され、対応
するサブアレイとの間でデータの入出力が行われること
を特徴とする請求項１４乃至１６記載の半導体装置。 - 【請求項１８】 前記サブアレイの近傍で前記データ入
／出力端子に近い側に配置され、前記データ線からのデ
ータを増幅する複数のデータバッファ回路と、 前記メモリブロックと前記複数のデータ入／出力端子と
の間に前記第２の方向に平行に配置して設けられ、前記
複数のデータバッファ回路に共通に接続されて前記複数
のバンクからのデータを選択的に取り出す複数のマルチ
プレクサとを更に具備することを特徴とする請求項１４
乃至１６記載の半導体装置。 - 【請求項１９】 前記メモリブロックとデータ入／出力
端子との間の領域で第２の方向に平行に配置され、それ
ぞれ前記複数のバンクにおける各１個のサブアレイに対
応する複数のデータ線に共通に接続され、前記複数のバ
ンクからのデータを選択的に増幅する複数のデータバッ
ファ回路・マルチプレクサとを具備することを特徴とす
る請求項１７記載の半導体装置。 - 【請求項２０】 前記複数のデータ線のうち、前記デー
タ入／出力端子から遠い側に位置するメモリブロックに
対応するデータ線は、前記データ入／出力端子に近い側
に位置するメモリブロックに対応するデータ線よりも太
いことを特徴とする請求項１４乃至１９記載の半導体装
置。 - 【請求項２１】 前記複数のセンスアンプは、選択アド
レスで決まる複数のサブアレイの組み合わせ毎に同じタ
イミングで動作するように制御されることを特徴とする
請求項１４乃至２０記載の半導体装置。 - 【請求項２２】 前記メモリブロックは、２つのサブア
レイに挟まれたセンスアンプが前記２つのサブアレイで
時分割的に使用される共有センスアンプ構成であること
を特徴とする請求項２１記載の半導体装置。 - 【請求項２３】 第１のバンクを構成する第１のメモリ
ブロックおよび第２のバンクを構成する第２のメモリブ
ロックが第１の方向に並んで配置され、 前記第１および第２のメモリブロックはそれぞれ、 それぞれ行列状に配置されたメモリセルのアレイを有
し、同一行のメモリセルに接続された複数のワード線お
よび同一列のメモリセルに接続された複数のビット線を
有する複数のサブアレイと、 前記各サブアレイにおいて選択された行のメモリセルか
ら読み出された電位をセンス増幅するために設けられ、
各バンク毎に各サブアレイでそれぞれ同じタイミングで
動作するように制御され、アクセス待機状態のバンクで
はセンスデータを保持したままの状態に制御される複数
のセンスアンプと、 前 記第１の方向に平行に形成され、前記複数のセンスア
ンプに保持されたデータのうち選択された列のデータを
転送するための複数のデータ線と、 前記第１の方向に垂直な第２の方向に平行に配置され、
データ線を介して対応するサブアレイとの間でデータの
入出力が行われる複数のデータ入／出力端子とを具備
し、前記第１および第２のメモリブロックにおいて１つのサ
ブアレイと１つのセンスアンプとが前記第１の方向に垂
直な第２の方向に交互に繰り返され、前記第２の方向の
両端にセンスアンプが位置するように配置され、 前記複数のデータ線のうち、前記データ入／出力端子か
ら遠い側に位置するメモリブロックに対応するデータ線
と、前記データ入／出力端子に近い側に位置するメモリ
ブロックに対応するデータ線とが共有されていることを
特徴とする半導体装置。 - 【請求項２４】 前記複数のデータ入／出力端子は、前
記複数のバンクのサブアレイに対応して配置され、対応
するサブアレイとの間でデータの入出力が行われること
を特徴とする請求項２３記載の半導体装置。 - 【請求項２５】 前記サブアレイの近傍で前記データ入
／出力端子に近い側に配置され、前記データ線からのデ
ータを増幅する複数のデータバッファ回路と、 前記メモリブロックと前記複数のデータ入／出力端子と
の間に前記第２の方向に平行に配置して設けられ、前記
複数のデータバッファ回路に共通に接続されて前記複数
のバンクからのデータを選択的に取り出す複数のマルチ
プレクサとを更に具備することを特徴とする請求項２３
記載の半導体装置。 - 【請求項２６】 前記メモリブロックとデータ入／出力
端子との間の領域で第２の方向に平行に配置され、それ
ぞれ前記複数のバンクにおける各１個のサブアレイに対
応する複数のデータ線に共通に接続され、前記複数のバ
ンクからのデータを選択的に増幅する複数のデータバッ
ファ回路・マルチプレクサとを具備することを特徴とす
る請求項２４記載の半導体装置。 - 【請求項２７】 前記複数のデータ線のうち、前記デー
タ入／出力端子から遠い側に位置するメモリブロックに
対応するデータ線は、前記データ入／出力端子に近い側
に位置するメモリブロックに対応するデータ線よりも太
いことを特徴とする請求項２３乃至２６記載の半導体装
置。 - 【請求項２８】 前記複数のセンスアンプは、選択アド
レスで決まる複数のサブアレイの組み合わせ毎に同じタ
イミングで動作するように制御されることを特徴とする
請求項２３乃至２７記載の半導体装置。 - 【請求項２９】 前記メモリブロックは、２つのサブア
レイに挟まれたセンスアンプが前記２つのサブアレイで
時分割的に使用される共有センスアンプ構成であること
を特徴とする請求項２８記載の半導体装置。 - 【請求項３０】 第１のバンクを構成する第１のメモリ
ブロックおよび第２のバンクを構成する第２のメモリブ
ロックが第１の方向に並んで配置され、 前記第１および第２のメモリブロックはそれぞれ、 それぞれ行列状に配置されたメモリセルのアレイを有
し、同一行のメモリセルに接続された複数のワード線お
よび同一列のメモリセルに接続された複数のビット線を
有する複数のサブアレイと、 前記各サブアレイにおいて選択された行のメモリセルか
ら読み出された電位をセンス増幅するために設けられ、
各バンク毎に各サブアレイでそれぞれ同じタイミングで
動作するように制御され、アクセス待機状態のバンクで
はセンスデータを保持したままの状態に制御される複数
のセンスアンプと、 前 記第１の方向に平行に形成され、前記複数のセンスア
ンプに保持されたデータのうち選択された列のデータを
転送するための複数のデータ線と、 前記データ線に対応し、前記第１の方向に垂直な第２の
方向に平行に配置される複数のデータバッファ回路とを
具備し、前記第１および第２のメモリブロックにおいて１つのサ
ブアレイと１つのセンスアンプとが前記第１の方向に垂
直な第２の方向に交互に繰り返され、前記第２の方向の
両端にセンスアンプが位置するように配置され、 前記複数のデータ線のうち、前記データバッファ回路か
ら遠い側に位置するメモリブロックに対応するデータ線
は、前記データバッファ回路に近い側に位置するメモリ
ブロック上を通過していることを特徴とする半導体装
置。 - 【請求項３１】 前記複数のデータ線のうち、前記デー
タバッファ回路から遠い側に位置するメモリブロックに
対応するデータ線は、前記データバッファ回路に近い側
に位置するメモリブロックのセンスアンプ上を通過して
いることを特徴とする請求項３０記載の半導体装置。 - 【請求項３２】 前記複数のデータ線のうち、前記デー
タバッファ回路から遠い側に位置するメモリブロックに
対応するデータ線と、前記データバッファ回路に近い側
に位置するメモリブロックに対応するデータ線とが共有
されていることを特徴とする請求項３０又は３１記載の
半導体装置。 - 【請求項３３】 ２つのサブアレイに挟まれた前記セン
スアンプは、前記２つのサブアレイで時分割的に使用さ
れる共有センスアンプ構成であることを特徴とする請求
項３０記載の半導体装置。 - 【請求項３４】 前記複数のデータ線のうち、前記デー
タバッファ回路から遠い側に位置するサブアレイに対応
するデータ線は、前記データバッファ回路に近い側に位
置するサブアレイに対応するデータ線よりも太いことを
特徴とする請求項３０乃至３３記載の半導体装置。 - 【請求項３５】 前記複数のセンスアンプは、選択アド
レスで決まる複数のサブアレイの組み合わせ毎に同じタ
イミングで動作するように制御されることを特徴とする
請求項３０乃至３４記載の半導体装置。 - 【請求項３６】 第１のバンクを構成する第１のメモリ
ブロックおよび第２のバンクを構成する第２のメモリブ
ロックが第１の方向に並んで配置され、 前記第１および第２のメモリブロックはそれぞれ、 それぞれ行列状に配置されたメモリセルのアレイを有
し、同一行のメモリセルに接続された複数のワード線お
よび同一列のメモリセルに接続された複数のビット線を
有する複数のサブアレイと、 前記各サブアレイにおいて選択された行のメモリセルか
ら読み出された電位をセンス増幅するために設けられ、
各バンク毎に各サブアレイでそれぞれ同じタイミングで
動作するように制御され、アクセス待機状態のバンクで
はセンスデータを保持したままの状態に制御される複数
のセンスアンプと、 前 記第１の方向に平行に形成され、前記複数のセンスア
ンプに保持されたデータのうち選択された列のデータを
転送するための複数のデータ線と、 前記データ線に対応し、前記第１の方向に垂直な第２の
方向に平行に配置される複数のデータバッファ回路とを
具備し、前記第１および第２のメモリブロックにおいて１つのサ
ブアレイと１つのセンスアンプとが前記第１の方向に垂
直な第２の方向に交互に繰り返され、前記第２の方向の
両端にセンスアンプが位置するように配置され、 前記複数のデータ線のうち、前記データバッファ回路か
ら遠い側に位置するメモリブロックに対応するデータ線
と、前記データバッファ回路に近い側に位置するメモリ
ブロックに対応するデータ線とが共有されていることを
特徴とする半導体装置。 - 【請求項３７】 ２つのサブアレイに挟まれた前記セン
スアンプは、前記２つのサブアレイで時分割的に使用さ
れる共有センスアンプ構成であることを特徴とする請求
項３６記載の半導体装置。 - 【請求項３８】 前記複数のデータ線のうち、前記デー
タバッファ回路から遠い側に位置するサブアレイに対応
するデータ線は、前記データバッファ回路に近い側に位
置するサブアレイに対応するデータ線よりも太いことを
特徴とする請求項３６又は３７記載の半導体装置。 - 【請求項３９】 前記複数のセンスアンプは、選択アド
レスで決まる複数のサブアレイの組み合わせ毎に同じタ
イミングで動作するように制御されることを特徴とする
請求項３６乃至３８記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33169399A JP3278646B2 (ja) | 1999-11-22 | 1999-11-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33169399A JP3278646B2 (ja) | 1999-11-22 | 1999-11-22 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06227639A Division JP3135795B2 (ja) | 1994-09-22 | 1994-09-22 | ダイナミック型メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000123567A JP2000123567A (ja) | 2000-04-28 |
| JP3278646B2 true JP3278646B2 (ja) | 2002-04-30 |
Family
ID=18246536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33169399A Expired - Fee Related JP3278646B2 (ja) | 1999-11-22 | 1999-11-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3278646B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7215595B2 (en) | 2003-11-26 | 2007-05-08 | Infineon Technologies Ag | Memory device and method using a sense amplifier as a cache |
| WO2020240225A1 (en) * | 2019-05-31 | 2020-12-03 | Micron Technology, Inc. | Embedded flash memory architecture implementing interconnection redundancy |
-
1999
- 1999-11-22 JP JP33169399A patent/JP3278646B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000123567A (ja) | 2000-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3135795B2 (ja) | ダイナミック型メモリ | |
| JP3421441B2 (ja) | ダイナミック型メモリ | |
| US6075728A (en) | Semiconductor memory device accessible at high speed | |
| US6442098B1 (en) | High performance multi-bank compact synchronous DRAM architecture | |
| US5588130A (en) | Semiconductor memory device for simple cache system | |
| US7082491B2 (en) | Memory device having different burst order addressing for read and write operations | |
| JP2777247B2 (ja) | 半導体記憶装置およびキャッシュシステム | |
| JP3304413B2 (ja) | 半導体記憶装置 | |
| US7990798B2 (en) | Integrated circuit including a memory module having a plurality of memory banks | |
| US7359252B2 (en) | Memory data bus structure and method of transferring information with plural memory banks | |
| JP2003178580A (ja) | 半導体メモリ装置及びこれを利用したメモリシステム | |
| US8531894B2 (en) | Semiconductor memory device having low power consumption type column decoder and read operation method thereof | |
| US20030110348A1 (en) | Sequential nibble burst ordering for data | |
| US6459647B1 (en) | Split-bank architecture for high performance SDRAMs | |
| KR100552886B1 (ko) | 고속 인터리빙 성능을 가진 집적 ｄｒａｍ | |
| US5657265A (en) | Semiconductor memory device having circuit array structure for fast operation | |
| JP3720945B2 (ja) | 半導体記憶装置 | |
| JPH08297966A (ja) | マルチバンク構造のメモリセルアレイ | |
| JP3278646B2 (ja) | 半導体装置 | |
| JPS6350998A (ja) | 半導体記憶装置 | |
| US6785190B1 (en) | Method for opening pages of memory with a single command | |
| JPH08255479A (ja) | 半導体記憶装置 | |
| JP3522112B2 (ja) | 半導体記憶装置 | |
| US6501670B1 (en) | High speed memory architecture and busing | |
| JP2660489B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020129 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080215 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090215 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100215 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100215 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110215 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120215 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120215 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130215 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140215 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |