JP3522112B2 - 半導体記憶装置 - Google Patents
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Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、シンクロナス・ダ
イナミック・ランダム・アクセス・メモリ（ＳＤＲＡ
Ｍ）のような外部クロックに同期した半導体記憶装置に
関し、特にダイレクト型センスアンプを使用して、書込
み時のセンスアンプの選択をビット線に平行なコラム選
択線とこれに垂直な書込み専用コラム選択線で行う半導
体記憶装置に関する。
イナミック・ランダム・アクセス・メモリ（ＳＤＲＡ
Ｍ）のような外部クロックに同期した半導体記憶装置に
関し、特にダイレクト型センスアンプを使用して、書込
み時のセンスアンプの選択をビット線に平行なコラム選
択線とこれに垂直な書込み専用コラム選択線で行う半導
体記憶装置に関する。
【０００２】
【従来の技術】近年、半導体記憶装置の高速化及び高集
積化が進められている。高集積化は微細加工技術の進歩
に従って進められるが、高集積化することにより１半導
体装置当りの記憶容量が増大すると、従来の１ビットの
データ幅では使い勝手がよくないため、データ幅を多ビ
ット化するのが一般的である。
積化が進められている。高集積化は微細加工技術の進歩
に従って進められるが、高集積化することにより１半導
体装置当りの記憶容量が増大すると、従来の１ビットの
データ幅では使い勝手がよくないため、データ幅を多ビ
ット化するのが一般的である。
【０００３】また、高速化の手法としては各種あるが、
その中で近年実用化されているのが同期（シンクロナ
ス）型である。これは外部からクロック信号を入力し、
データの入出力及び内部での動作をクロック信号に同期
して行わせることにより高速化を図るもので、動作のパ
イプライン化などが行われる。図１は、ＳＤＲＡＭのメ
モリセルのブロック／アレイの構成例を示す図である。
６４Ｍビットや２５６Ｍビットの高集積のＳＤＲＡＭで
は、メモリセル群１を複数のブロック２に分割する。図
１に示した例では、各ブロックにおいて、メモリセル群
を格子状に配列し、横方向（列（コラム））方向に複数
の行群（行グループ）に分割し、縦方向（行（ロウ））
方向に複数の列群（列グループ）に分割する。両方向に
分割されたメモリセルアレイを、図１では参照番号１０
で示す。各メモリセルアレイ１０の両側にはロウデコー
ダ１１を配置し、上下にはセンスアンプ群１３を配置
し、列群毎にコラムデコーダ１２を配置する。メモリセ
ルへのアクセスは、ロウデコーダによりアクセスするメ
モリセルの属する行のワード線ＷＬを選択して活性化
し、コラムデコーダによりアクセスするメモリセルの属
する列のビット線ＢＬに接続されるセンスアンプを選択
して活性化することにより行われる。コラムデコーダ１
２の出力はコラム選択線ＣＬを介してセンスアンプ１３
に印加される。参照番号１４で示すのはＷＣＬドライバ
であり、後述するようにアクセスするメモリセルの属す
る行に接続されるセンスアンプを選択して活性化する。
その中で近年実用化されているのが同期（シンクロナ
ス）型である。これは外部からクロック信号を入力し、
データの入出力及び内部での動作をクロック信号に同期
して行わせることにより高速化を図るもので、動作のパ
イプライン化などが行われる。図１は、ＳＤＲＡＭのメ
モリセルのブロック／アレイの構成例を示す図である。
６４Ｍビットや２５６Ｍビットの高集積のＳＤＲＡＭで
は、メモリセル群１を複数のブロック２に分割する。図
１に示した例では、各ブロックにおいて、メモリセル群
を格子状に配列し、横方向（列（コラム））方向に複数
の行群（行グループ）に分割し、縦方向（行（ロウ））
方向に複数の列群（列グループ）に分割する。両方向に
分割されたメモリセルアレイを、図１では参照番号１０
で示す。各メモリセルアレイ１０の両側にはロウデコー
ダ１１を配置し、上下にはセンスアンプ群１３を配置
し、列群毎にコラムデコーダ１２を配置する。メモリセ
ルへのアクセスは、ロウデコーダによりアクセスするメ
モリセルの属する行のワード線ＷＬを選択して活性化
し、コラムデコーダによりアクセスするメモリセルの属
する列のビット線ＢＬに接続されるセンスアンプを選択
して活性化することにより行われる。コラムデコーダ１
２の出力はコラム選択線ＣＬを介してセンスアンプ１３
に印加される。参照番号１４で示すのはＷＣＬドライバ
であり、後述するようにアクセスするメモリセルの属す
る行に接続されるセンスアンプを選択して活性化する。
【０００４】図２は同期型の半導体記憶装置で使用され
るダイレクト型のセンスアンプの構成を示す図である。
図２に示すダイレクト型のセンスアンプは、２個のイン
バータ２１、２２で構成されるフリップフロップをビッ
ト線対ＢＬ、／ＢＬに接続し、それぞれのビット線対Ｂ
Ｌ、／ＢＬの情報をデータバスに伝えるためのトランジ
スタ２３、２４のゲートにビット線対ＢＬ、／ＢＬが直
接入力されるものである。フリップフロップは、読み出
し動作の時にはワード線へのロウデコード信号の印加直
後に活性化され、メモリセルの記憶状態に応じて変化し
たビット線対ＢＬ、／ＢＬの電位差を拡大する。これに
応じてトランジスタ２３と２４の一方がオン状態になる
ので、これと平行してコラム選択線ＣＬに選択信号が印
加されてトランジスタ２５、２６がオン状態になり、信
号ｒｄｂｘ、ｒｄｂｚが記憶内容に応じて変化する。ま
た、書込み時には、コラム選択線ＣＬに選択信号が印加
されてトランジスタ２７、２８がオン状態になるのと平
行して書込み専用コラム選択線ＷＣＬに選択信号が印加
されてトランジスタ２９、３０がオン状態になり、ビッ
ト線対ＢＬ、／ＢＬの電位が書込みデータｗｄｂｘ、ｗ
ｄｂｚに応じて変化し、フリップフロップを介してビッ
ト線対ＢＬ、／ＢＬの電位を拡大する。これにより選択
されたワード線ＷＬに対応する行のメモリセルがビット
線対ＢＬ、／ＢＬに接続され、メモリセルがビット線対
ＢＬ、／ＢＬの状態に対応した状態になる。
るダイレクト型のセンスアンプの構成を示す図である。
図２に示すダイレクト型のセンスアンプは、２個のイン
バータ２１、２２で構成されるフリップフロップをビッ
ト線対ＢＬ、／ＢＬに接続し、それぞれのビット線対Ｂ
Ｌ、／ＢＬの情報をデータバスに伝えるためのトランジ
スタ２３、２４のゲートにビット線対ＢＬ、／ＢＬが直
接入力されるものである。フリップフロップは、読み出
し動作の時にはワード線へのロウデコード信号の印加直
後に活性化され、メモリセルの記憶状態に応じて変化し
たビット線対ＢＬ、／ＢＬの電位差を拡大する。これに
応じてトランジスタ２３と２４の一方がオン状態になる
ので、これと平行してコラム選択線ＣＬに選択信号が印
加されてトランジスタ２５、２６がオン状態になり、信
号ｒｄｂｘ、ｒｄｂｚが記憶内容に応じて変化する。ま
た、書込み時には、コラム選択線ＣＬに選択信号が印加
されてトランジスタ２７、２８がオン状態になるのと平
行して書込み専用コラム選択線ＷＣＬに選択信号が印加
されてトランジスタ２９、３０がオン状態になり、ビッ
ト線対ＢＬ、／ＢＬの電位が書込みデータｗｄｂｘ、ｗ
ｄｂｚに応じて変化し、フリップフロップを介してビッ
ト線対ＢＬ、／ＢＬの電位を拡大する。これにより選択
されたワード線ＷＬに対応する行のメモリセルがビット
線対ＢＬ、／ＢＬに接続され、メモリセルがビット線対
ＢＬ、／ＢＬの状態に対応した状態になる。
【０００５】図２に示すようなダイレクト型のセンスア
ンプは、ビット線対ＢＬ及び／ＢＬとデータ入出力側が
分離されているので、パイプライン処理を行うＳＤＲＡ
Ｍに適しており、広く使用される。図２に示すようなダ
イレクト型のセンスアンプで書込みを行う場合には、上
記のように、コラム選択線ＣＬと書込み専用コラム選択
線ＷＣＬに同時に選択信号を印加する必要がある。
ンプは、ビット線対ＢＬ及び／ＢＬとデータ入出力側が
分離されているので、パイプライン処理を行うＳＤＲＡ
Ｍに適しており、広く使用される。図２に示すようなダ
イレクト型のセンスアンプで書込みを行う場合には、上
記のように、コラム選択線ＣＬと書込み専用コラム選択
線ＷＣＬに同時に選択信号を印加する必要がある。
【０００６】なお、センスアンプを図１に示すように配
置する場合、各センスアンプ１３は、上側のメモリセル
１０と下側のメモリセル１０のいずれに接続するか切り
換えられるようになっている。図３は、センスアンプの
接続の切り換え機構を示す図である。図３に示すよう
に、各センスアンプ１３Ａ、１３Ｂからはスイッチとし
て動作するトランジスタ３１、３２を介して、上下にビ
ット線対ＢＬ、／ＢＬが延びている。上側のセンスアン
プ１３Ａから延びるビット線対と下側のセンスアンプ１
３Ｂから延びるビット線対は並行して配置され、それら
に接続されるメモリセルは共通のワード線に接続され
る。従って、この部分のワード線がアクセスされる場合
には、この部分のビット線対ＢＬ、／ＢＬに接続される
トランジスタ３１、３２に行選択信号が印加され、セン
スアンプ１３Ａ、１３Ｂがこの部分のビット線対ＢＬ、
／ＢＬに接続される。同様に、センスアンプ１３Ｂの下
側のワード線がアクセスされる場合には、この部分のビ
ット線対ＢＬ、／ＢＬに接続されるトランジスタ３１、
３２に行選択信号が印加され、センスアンプ１３Ｂは下
側のビット線対ＢＬ、／ＢＬに接続された状態になる。
置する場合、各センスアンプ１３は、上側のメモリセル
１０と下側のメモリセル１０のいずれに接続するか切り
換えられるようになっている。図３は、センスアンプの
接続の切り換え機構を示す図である。図３に示すよう
に、各センスアンプ１３Ａ、１３Ｂからはスイッチとし
て動作するトランジスタ３１、３２を介して、上下にビ
ット線対ＢＬ、／ＢＬが延びている。上側のセンスアン
プ１３Ａから延びるビット線対と下側のセンスアンプ１
３Ｂから延びるビット線対は並行して配置され、それら
に接続されるメモリセルは共通のワード線に接続され
る。従って、この部分のワード線がアクセスされる場合
には、この部分のビット線対ＢＬ、／ＢＬに接続される
トランジスタ３１、３２に行選択信号が印加され、セン
スアンプ１３Ａ、１３Ｂがこの部分のビット線対ＢＬ、
／ＢＬに接続される。同様に、センスアンプ１３Ｂの下
側のワード線がアクセスされる場合には、この部分のビ
ット線対ＢＬ、／ＢＬに接続されるトランジスタ３１、
３２に行選択信号が印加され、センスアンプ１３Ｂは下
側のビット線対ＢＬ、／ＢＬに接続された状態になる。
【０００７】コラム選択線ＣＬは、通常は一番上の低抵
抗の金属配線層に設けられる。これと平行に書込み専用
コラム選択線ＷＣＬを設けるのは物理的に困難であり、
書込み専用コラム選択線ＷＣＬはコラム選択線ＣＬに垂
直な方向に伸びるワード線と平行な線として設けられる
のが一般的である。この層は、センスアンプの活性化信
号などと同じ金属配線であるが、最上層のコラム選択線
ＣＬよりは抵抗が高い。
抗の金属配線層に設けられる。これと平行に書込み専用
コラム選択線ＷＣＬを設けるのは物理的に困難であり、
書込み専用コラム選択線ＷＣＬはコラム選択線ＣＬに垂
直な方向に伸びるワード線と平行な線として設けられる
のが一般的である。この層は、センスアンプの活性化信
号などと同じ金属配線であるが、最上層のコラム選択線
ＣＬよりは抵抗が高い。
【０００８】図４は、ダイレクト型のセンスアンプを使
用した従来例におけるセンスアンプの駆動系の構成を示
す図である。図４に示すように、センスアンプＳ／Ａ１
３は列毎に、行グループの個数分設けられる。実際には
両端に設けられるため行グループの個数に１加えた個数
分設けられる。また、センスアンプは、複数の列のセン
スアンプをまとめてセンスアンプブロック２０としてい
る。コラムデコーダ１２は、入力端子群１９から入力さ
れプリデコーダ１５で予備的にデコードされたコラムア
ドレス信号からコラム選択信号を発生してコラム選択線
ＣＬに印加する。更に、書込み時にはライトイネーブル
（／ＷＥ）信号が入力端子群１９から入力され、書込み
専用コラム線ＷＣＬを駆動するＷＣＬドライバ１４に入
力される。ＷＣＬドライバ１４は、／ＷＥ信号とロウデ
コード信号に応じて書込み専用コラム（ＷＣＬ）選択信
号を発生して書込み専用コラム線ＷＣＬに印加する。コ
ラム選択信号が印加されたコラム選択線ＣＬと書込み専
用コラム選択信号が印加された書込み専用コラム線ＷＣ
Ｌの両方に接続されるセンスアンプ１３がライトデータ
バスに接続され、この時入力端子群１９から入力された
データＤＱがライトバッファ１７を介してセンスアンプ
群に印加されるので、アクセスされたメモリセルへの書
込みが行われる。
用した従来例におけるセンスアンプの駆動系の構成を示
す図である。図４に示すように、センスアンプＳ／Ａ１
３は列毎に、行グループの個数分設けられる。実際には
両端に設けられるため行グループの個数に１加えた個数
分設けられる。また、センスアンプは、複数の列のセン
スアンプをまとめてセンスアンプブロック２０としてい
る。コラムデコーダ１２は、入力端子群１９から入力さ
れプリデコーダ１５で予備的にデコードされたコラムア
ドレス信号からコラム選択信号を発生してコラム選択線
ＣＬに印加する。更に、書込み時にはライトイネーブル
（／ＷＥ）信号が入力端子群１９から入力され、書込み
専用コラム線ＷＣＬを駆動するＷＣＬドライバ１４に入
力される。ＷＣＬドライバ１４は、／ＷＥ信号とロウデ
コード信号に応じて書込み専用コラム（ＷＣＬ）選択信
号を発生して書込み専用コラム線ＷＣＬに印加する。コ
ラム選択信号が印加されたコラム選択線ＣＬと書込み専
用コラム選択信号が印加された書込み専用コラム線ＷＣ
Ｌの両方に接続されるセンスアンプ１３がライトデータ
バスに接続され、この時入力端子群１９から入力された
データＤＱがライトバッファ１７を介してセンスアンプ
群に印加されるので、アクセスされたメモリセルへの書
込みが行われる。
【０００９】図４では、１本のＣＬと１本のＷＣＬで１
個のセンスアンプがアクセスされるように示したが、近
年はデータ幅の多ビット化及びＣＬ配線のピッチ緩和の
ため、図５に示すように、１本のＣＬに同じ群の２個の
センスアンプ（Ｓ／Ａ）１３が接続されるようになって
いる。また、図３で説明したように、各センスアンプ群
の間では２組のビット線対が並行に設けられており、隣
接する群のセンスアンプは同時に動作する。そこで、あ
る群の同じＣＬに接続されるセンスアンプはそれぞれ第
１と第２のライトデータバスＷＤＢに接続され、隣接す
る群の同じＣＬに接続されるセンスアンプはそれぞれ第
３と第４のライトデータバスＷＤＢに接続される。従っ
て、あるアドレスをアクセスすると、１本のコラム選択
線ＣＬが選択され、１本のワード線が選択され、４個の
センスアンプが選択される。書込みの場合には、更にア
クセスするワード線の両側に位置するセンスアンプを選
択する書込み専用コラム線ＷＣＬが選択され、４個のセ
ンスアンプが選択されて書込みが行われる。このように
して、４ビットのデータが並行して入出力される。更
に、図１のブロック２のうちのいくつかを並行してアク
セスすることで、データ幅の多ビット化が図られてい
る。
個のセンスアンプがアクセスされるように示したが、近
年はデータ幅の多ビット化及びＣＬ配線のピッチ緩和の
ため、図５に示すように、１本のＣＬに同じ群の２個の
センスアンプ（Ｓ／Ａ）１３が接続されるようになって
いる。また、図３で説明したように、各センスアンプ群
の間では２組のビット線対が並行に設けられており、隣
接する群のセンスアンプは同時に動作する。そこで、あ
る群の同じＣＬに接続されるセンスアンプはそれぞれ第
１と第２のライトデータバスＷＤＢに接続され、隣接す
る群の同じＣＬに接続されるセンスアンプはそれぞれ第
３と第４のライトデータバスＷＤＢに接続される。従っ
て、あるアドレスをアクセスすると、１本のコラム選択
線ＣＬが選択され、１本のワード線が選択され、４個の
センスアンプが選択される。書込みの場合には、更にア
クセスするワード線の両側に位置するセンスアンプを選
択する書込み専用コラム線ＷＣＬが選択され、４個のセ
ンスアンプが選択されて書込みが行われる。このように
して、４ビットのデータが並行して入出力される。更
に、図１のブロック２のうちのいくつかを並行してアク
セスすることで、データ幅の多ビット化が図られてい
る。
【００１０】以上がダイレクト型のセンスアンプを使用
した外部信号に同期して動作する半導体記憶装置の基本
的な構成である。上記のような半導体記憶装置では、前
述のようにデータ幅の多ビット化が図られている。ＤＲ
ＡＭコントローラは、バイト単位でＤＲＡＭとＣＰＵと
の間のデータのやりとりを管理している。すなわち、Ｄ
ＲＡＭとＣＰＵとのデータのやりとりの最小単位は１バ
イトである。しかしながら、大きな幅のデータを高速に
扱うためには、ＤＲＡＭとＣＰＵとを幅の広いデータバ
スで結ぶ必要があり、今日では１６ビット（２バイ
ト）、３２ビット（４バイト）といったデータ幅のバス
が採用されている。このような広いデータ幅のバスを使
用することにより、例えば、６４ビットのデータを読み
書きする場合、ＤＲＡＭとＣＰＵとの間のやりとりは、
データ幅が１６ビット（２バイト）なら４回、３２ビッ
ト（４バイト）なら２回で済む。
した外部信号に同期して動作する半導体記憶装置の基本
的な構成である。上記のような半導体記憶装置では、前
述のようにデータ幅の多ビット化が図られている。ＤＲ
ＡＭコントローラは、バイト単位でＤＲＡＭとＣＰＵと
の間のデータのやりとりを管理している。すなわち、Ｄ
ＲＡＭとＣＰＵとのデータのやりとりの最小単位は１バ
イトである。しかしながら、大きな幅のデータを高速に
扱うためには、ＤＲＡＭとＣＰＵとを幅の広いデータバ
スで結ぶ必要があり、今日では１６ビット（２バイ
ト）、３２ビット（４バイト）といったデータ幅のバス
が採用されている。このような広いデータ幅のバスを使
用することにより、例えば、６４ビットのデータを読み
書きする場合、ＤＲＡＭとＣＰＵとの間のやりとりは、
データ幅が１６ビット（２バイト）なら４回、３２ビッ
ト（４バイト）なら２回で済む。
【００１１】このように、ＤＲＡＭコントローラが管理
するデータ幅の最小単位（１バイト）よりもデータ幅が
広い場合は、大きな幅のデータに対しては有利である
が、逆に８ビット（１バイト）以下の小さな幅のデータ
を読み書きする場合には、データ幅と同じビット数のデ
ータを準備する必要があり、無駄なだけでなく、余分な
データを準備するため複雑で遅くなるという問題があ
る。このような小さな幅のデータを読み書きする例とし
ては、画像データで動きのある部分だけを記憶する場合
などで、画像データはその大半が静止していて一部のみ
が動くことが多く、このような動作になる。このような
無駄を減らすため、ＤＲＡＭにはデータの一部のビット
をマスクする機能が設けられる場合がある。これは、Ｄ
ＲＡＭコントローラが管理するデータの最小単位（１バ
イト）毎に設けられ、バスのデータ幅に対してデータが
小さい場合に、バイト単位でその無駄を取り除く機能
で、ＤＱＭという外部端子からの信号を使用して行われ
る。すなわち、バスのデータ幅が１６ビット（２バイ
ト）で、１ビットのデータを読み書きする場合、そのデ
ータが含まれる８ビット（１バイト）のデータを活か
し、残りの８ビット（１バイト）はＤＱＭ（マスク）に
より無視する。これにより、無駄は７ビットに抑制され
る。図４のＤＱＭがこのための入力端子で、そこから入
力されたマスクデータは論理回路１６に入力され、プリ
デコーダ１５などの関係する部分に出力される。
するデータ幅の最小単位（１バイト）よりもデータ幅が
広い場合は、大きな幅のデータに対しては有利である
が、逆に８ビット（１バイト）以下の小さな幅のデータ
を読み書きする場合には、データ幅と同じビット数のデ
ータを準備する必要があり、無駄なだけでなく、余分な
データを準備するため複雑で遅くなるという問題があ
る。このような小さな幅のデータを読み書きする例とし
ては、画像データで動きのある部分だけを記憶する場合
などで、画像データはその大半が静止していて一部のみ
が動くことが多く、このような動作になる。このような
無駄を減らすため、ＤＲＡＭにはデータの一部のビット
をマスクする機能が設けられる場合がある。これは、Ｄ
ＲＡＭコントローラが管理するデータの最小単位（１バ
イト）毎に設けられ、バスのデータ幅に対してデータが
小さい場合に、バイト単位でその無駄を取り除く機能
で、ＤＱＭという外部端子からの信号を使用して行われ
る。すなわち、バスのデータ幅が１６ビット（２バイ
ト）で、１ビットのデータを読み書きする場合、そのデ
ータが含まれる８ビット（１バイト）のデータを活か
し、残りの８ビット（１バイト）はＤＱＭ（マスク）に
より無視する。これにより、無駄は７ビットに抑制され
る。図４のＤＱＭがこのための入力端子で、そこから入
力されたマスクデータは論理回路１６に入力され、プリ
デコーダ１５などの関係する部分に出力される。
【００１２】
【発明が解決しようとする課題】図１に戻って、例えば
２５６ＭビットのＳＤＲＡＭについて考える。１６ブロ
ックに分割されるとすると、各ブロックのビット数は１
６Ｍ（１千６百万）である。今、メモリセルが縦（ロ
ウ）方向に８Ｋ（８千）、横（コラム）方向に２Ｋのマ
トリクス状に配置される場合を考える。センスアンプは
図３に示すように使用されるので、縦方向に１６個＋１
個配置される。また、コラムデコーダ１２から伸びるコ
ラム選択線ＣＬには１７個のセンスアンプが接続される
ことになる。言い換えれば、コラムデコーダ１２から出
力されるコラム選択信号は１７個のセンスアンプを選択
することになる。
２５６ＭビットのＳＤＲＡＭについて考える。１６ブロ
ックに分割されるとすると、各ブロックのビット数は１
６Ｍ（１千６百万）である。今、メモリセルが縦（ロ
ウ）方向に８Ｋ（８千）、横（コラム）方向に２Ｋのマ
トリクス状に配置される場合を考える。センスアンプは
図３に示すように使用されるので、縦方向に１６個＋１
個配置される。また、コラムデコーダ１２から伸びるコ
ラム選択線ＣＬには１７個のセンスアンプが接続される
ことになる。言い換えれば、コラムデコーダ１２から出
力されるコラム選択信号は１７個のセンスアンプを選択
することになる。
【００１３】一方、横方向にはビット線対が２Ｋあるの
で、センスアンプも２Ｋ個配置され、書込み専用コラム
選択線ＷＣＬには１Ｋ個のセンスアンプが接続されるこ
とになる。すなわち、ＷＣＬドライバ１４から出力され
るＷＣＬ選択信号は、１Ｋ個のセンスアンプを駆動する
ことになる。このように、書込み専用コラム選択線ＷＣ
Ｌにはコラム選択線ＣＬに比べて数百倍の個数のセンス
アンプが接続される。図２に示すように、コラム選択線
ＣＬと書込み専用コラム選択線ＷＣＬは共にトランジス
タのゲートに接続されるので、書込み専用コラム選択線
ＷＣＬには、コラム選択線ＣＬに比べて、百数十倍のゲ
ート容量がつながることになる。接続されるゲート容量
が増加すると、その分信号の変化が遅くなる。また、書
込み専用のコラム選択線ＷＣＬは、上記のように、通常
コラム選択線ＣＬに比べて、抵抗の大きな配線層で構成
されるのが一般的であり、それによっても信号が遅延す
る。
で、センスアンプも２Ｋ個配置され、書込み専用コラム
選択線ＷＣＬには１Ｋ個のセンスアンプが接続されるこ
とになる。すなわち、ＷＣＬドライバ１４から出力され
るＷＣＬ選択信号は、１Ｋ個のセンスアンプを駆動する
ことになる。このように、書込み専用コラム選択線ＷＣ
Ｌにはコラム選択線ＣＬに比べて数百倍の個数のセンス
アンプが接続される。図２に示すように、コラム選択線
ＣＬと書込み専用コラム選択線ＷＣＬは共にトランジス
タのゲートに接続されるので、書込み専用コラム選択線
ＷＣＬには、コラム選択線ＣＬに比べて、百数十倍のゲ
ート容量がつながることになる。接続されるゲート容量
が増加すると、その分信号の変化が遅くなる。また、書
込み専用のコラム選択線ＷＣＬは、上記のように、通常
コラム選択線ＣＬに比べて、抵抗の大きな配線層で構成
されるのが一般的であり、それによっても信号が遅延す
る。
【００１４】図６は、従来例における書込み動作時のコ
ラム選択線ＣＬ、書込み専用のコラム選択線ＷＣＬでの
信号、書込みデータＤＱ、及びビット線での信号の波形
を示すタイムチャートである。図示のように、ＷＣＬ選
択信号はコラム選択信号に比べて応答が遅く、これに応
じてビット線での信号の変化も遅いことが分かる。この
ようなＷＣＬ選択信号の遅延、及びそれに応じたビット
線での信号の遅延は、動作速度が速くなると無視できな
い問題となり、半導体装置の動作速度を高速化する上で
の障害になっていた。
ラム選択線ＣＬ、書込み専用のコラム選択線ＷＣＬでの
信号、書込みデータＤＱ、及びビット線での信号の波形
を示すタイムチャートである。図示のように、ＷＣＬ選
択信号はコラム選択信号に比べて応答が遅く、これに応
じてビット線での信号の変化も遅いことが分かる。この
ようなＷＣＬ選択信号の遅延、及びそれに応じたビット
線での信号の遅延は、動作速度が速くなると無視できな
い問題となり、半導体装置の動作速度を高速化する上で
の障害になっていた。
【００１５】図７は、従来例において前述のデータの一
部のビットをマスクする機能を使用した場合の動作波形
を示す図である。図示のように、マスクデータＤＱＭが
入力された時には対応する列（コラム）のセンスアンプ
を駆動するコラム選択信号の出力が停止されるようにな
っている。これにより、図の書込みデータData1 は、ビ
ット線対には書き込まれず、以前のデータが維持され
る。この場合、マスクデータＤＱＭに応じてコラム選択
信号の出力を停止する処理は、論理回路１６、プリデコ
ーダ１５及びコラムデコーダ１２で行われ、コラムアド
レス信号系の動作時間を遅らせていた。
部のビットをマスクする機能を使用した場合の動作波形
を示す図である。図示のように、マスクデータＤＱＭが
入力された時には対応する列（コラム）のセンスアンプ
を駆動するコラム選択信号の出力が停止されるようにな
っている。これにより、図の書込みデータData1 は、ビ
ット線対には書き込まれず、以前のデータが維持され
る。この場合、マスクデータＤＱＭに応じてコラム選択
信号の出力を停止する処理は、論理回路１６、プリデコ
ーダ１５及びコラムデコーダ１２で行われ、コラムアド
レス信号系の動作時間を遅らせていた。
【００１６】本発明は、上記の半導体記憶装置の書込み
時の動作速度が、ＷＣＬ選択信号の遅延及びそれに応じ
たビット線での信号の遅延に律則されている点に着目し
て、書込み専用のコラム選択信号（ＷＣＬ選択信号）の
動作を高速化して、半導体装置の動作速度を向上させる
ことを目的とする。
時の動作速度が、ＷＣＬ選択信号の遅延及びそれに応じ
たビット線での信号の遅延に律則されている点に着目し
て、書込み専用のコラム選択信号（ＷＣＬ選択信号）の
動作を高速化して、半導体装置の動作速度を向上させる
ことを目的とする。
【００１７】
【課題を解決するための手段】上記目的を実現するた
め、本発明の半導体記憶装置は、ＷＣＬ選択信号の経路
にバッファを設ける。すなわち、本発明の半導体記憶装
置は、アレイ状に配列されたメモリセル群と、メモリセ
ル群の列毎に配置され、アクセスするメモリセルへのデ
ータの書込み／読み出しを行うためのダイレクト型セン
スアンプ群と、アクセスするメモリセルが接続される列
のセンスアンプを選択するコラム選択線と、データの書
込み時にアクセスするメモリセルが接続される行のセン
スアンプを選択する書込み専用コラム選択線とを備え、
外部クロックに同期してデータの入出力を行う半導体記
憶装置において、センスアンプ群は、行毎に複数の列の
センスアンプを組とする複数のセンスアンプ・ブロック
に分割され、書込み専用コラム選択線は、データの書込
み時にアクセスするメモリセルが接続される行のセンス
アンプ・ブロックを選択する第１の書込み専用コラム選
択線と、選択されたセンスアンプ・ブロック内のセンス
アンプを選択する第２の書込み専用コラム選択線とを備
え、第１の書込み専用コラム選択線の選択信号に応じ
て、第２の書込み専用コラム選択線に選択信号を印加す
るローカルドライバを備えることを特徴とする。
め、本発明の半導体記憶装置は、ＷＣＬ選択信号の経路
にバッファを設ける。すなわち、本発明の半導体記憶装
置は、アレイ状に配列されたメモリセル群と、メモリセ
ル群の列毎に配置され、アクセスするメモリセルへのデ
ータの書込み／読み出しを行うためのダイレクト型セン
スアンプ群と、アクセスするメモリセルが接続される列
のセンスアンプを選択するコラム選択線と、データの書
込み時にアクセスするメモリセルが接続される行のセン
スアンプを選択する書込み専用コラム選択線とを備え、
外部クロックに同期してデータの入出力を行う半導体記
憶装置において、センスアンプ群は、行毎に複数の列の
センスアンプを組とする複数のセンスアンプ・ブロック
に分割され、書込み専用コラム選択線は、データの書込
み時にアクセスするメモリセルが接続される行のセンス
アンプ・ブロックを選択する第１の書込み専用コラム選
択線と、選択されたセンスアンプ・ブロック内のセンス
アンプを選択する第２の書込み専用コラム選択線とを備
え、第１の書込み専用コラム選択線の選択信号に応じ
て、第２の書込み専用コラム選択線に選択信号を印加す
るローカルドライバを備えることを特徴とする。
【００１８】この半導体記憶装置においては、データの
書込みアクセスは、コラム選択線と第２の書込み専用コ
ラム選択線の交差部分に対応するメモリセルへ行われ
る。半導体記憶装置へのデータの書込み時にデータ幅の
うち書込みを行わないビットを指定する書込みマスクデ
ータが入力される入力端子を備えるデータビットのマス
ク機能を有する場合には、第１の書込み専用コラム選択
線を駆動する第１の書込み専用ドライバは、書込みマス
クデータに応じて、アドレス信号によりアクセスを指示
されたメモリセルが接続される行のセンスアンプ・ブロ
ックのうち少なくとも一部の選択を禁止するようにする
ことでこの機能が実現できる。また、ローカルドライバ
が、第１の書込み専用コラム選択線に選択信号が印加さ
れても、書込みマスクデータに応じて、選択されたセン
スアンプ・ブロック内のセンスアンプのうち少なくとも
一部の選択を禁止するようにしても実現できる。
書込みアクセスは、コラム選択線と第２の書込み専用コ
ラム選択線の交差部分に対応するメモリセルへ行われ
る。半導体記憶装置へのデータの書込み時にデータ幅の
うち書込みを行わないビットを指定する書込みマスクデ
ータが入力される入力端子を備えるデータビットのマス
ク機能を有する場合には、第１の書込み専用コラム選択
線を駆動する第１の書込み専用ドライバは、書込みマス
クデータに応じて、アドレス信号によりアクセスを指示
されたメモリセルが接続される行のセンスアンプ・ブロ
ックのうち少なくとも一部の選択を禁止するようにする
ことでこの機能が実現できる。また、ローカルドライバ
が、第１の書込み専用コラム選択線に選択信号が印加さ
れても、書込みマスクデータに応じて、選択されたセン
スアンプ・ブロック内のセンスアンプのうち少なくとも
一部の選択を禁止するようにしても実現できる。
【００１９】本発明の半導体記憶装置では、書込み専用
コラム選択信号を、データの書込み時にアクセスするメ
モリセルが接続される行のセンスアンプ・ブロックを選
択する第１の書込み専用コラム選択線と、選択されたセ
ンスアンプ・ブロック内のセンスアンプを選択する第２
の書込み専用コラム選択線とから構成し、第２の書込み
専用コラム選択線を駆動するローカルドライバを設ける
ことにより、各ドライバの負荷が低減されるので、書込
み専用コラム選択信号の遅延を低減できる。従って、高
速動作が可能になる。
コラム選択信号を、データの書込み時にアクセスするメ
モリセルが接続される行のセンスアンプ・ブロックを選
択する第１の書込み専用コラム選択線と、選択されたセ
ンスアンプ・ブロック内のセンスアンプを選択する第２
の書込み専用コラム選択線とから構成し、第２の書込み
専用コラム選択線を駆動するローカルドライバを設ける
ことにより、各ドライバの負荷が低減されるので、書込
み専用コラム選択信号の遅延を低減できる。従って、高
速動作が可能になる。
【００２０】一般に、ＤＲＡＭで高速の動作が要求され
るのは読み出しであり、これが動作を律則する。従っ
て、書込み（ライト）マスクの論理をコラム選択の経路
に入れる場合、読み出し（リード）マスクも兼用できる
利点はあるが、クリティカルパスである読み出し経路に
論理が入るため動作速度の低下が問題となる。特に、ク
ロック同期型ＤＲＡＭ（ＳＤＲＡＭ）では、読み出し時
はデータを出力回路付近まで伝送して蓄積しておき、ク
ロック毎に順次出力するという形をとる場合が多い。こ
の場合、上記ラッチ回路までのリードデータの伝送を、
出力クロックが入力されるまでに処理しておかなければ
ならない。このため、このラッチ回路までの論理段数を
減らして読み出しを高速化することが要求される。そこ
で、本発明では、ライトマスクの動作を第１又は第２の
書込み専用コラム選択信号で行う。この場合、リードマ
スクの処理は出力回路で行う。これであれば、読み出し
経路にマスクの論理が入らないため、高速化が可能であ
る。
るのは読み出しであり、これが動作を律則する。従っ
て、書込み（ライト）マスクの論理をコラム選択の経路
に入れる場合、読み出し（リード）マスクも兼用できる
利点はあるが、クリティカルパスである読み出し経路に
論理が入るため動作速度の低下が問題となる。特に、ク
ロック同期型ＤＲＡＭ（ＳＤＲＡＭ）では、読み出し時
はデータを出力回路付近まで伝送して蓄積しておき、ク
ロック毎に順次出力するという形をとる場合が多い。こ
の場合、上記ラッチ回路までのリードデータの伝送を、
出力クロックが入力されるまでに処理しておかなければ
ならない。このため、このラッチ回路までの論理段数を
減らして読み出しを高速化することが要求される。そこ
で、本発明では、ライトマスクの動作を第１又は第２の
書込み専用コラム選択信号で行う。この場合、リードマ
スクの処理は出力回路で行う。これであれば、読み出し
経路にマスクの論理が入らないため、高速化が可能であ
る。
【００２１】ここで、従来のように、書込み専用コラム
選択信号での遅延が大きい場合には、ライトマスクの論
理を書込み専用コラム選択信号の経路に入れるとその遅
延が問題になるが、本発明によれば、書込み専用コラム
選択線が高速化されるので、問題を生じない。なお、デ
ータビットのマスクを、書込み専用コラム選択信号で実
現する構成は、書込み専用コラム選択線での遅延が小さ
く問題にならない場合には、書込み専用コラム選択線の
途中にバッファを設けない従来の構成にも適用可能であ
る。
選択信号での遅延が大きい場合には、ライトマスクの論
理を書込み専用コラム選択信号の経路に入れるとその遅
延が問題になるが、本発明によれば、書込み専用コラム
選択線が高速化されるので、問題を生じない。なお、デ
ータビットのマスクを、書込み専用コラム選択信号で実
現する構成は、書込み専用コラム選択線での遅延が小さ
く問題にならない場合には、書込み専用コラム選択線の
途中にバッファを設けない従来の構成にも適用可能であ
る。
【００２２】
【発明の実施の形態】図８は、本発明の実施例の２５６
ＭビットのＳＤＲＡＭのバンク構成を示す図である。図
示のように、このＳＤＲＡＭは、１６Ｍビットのブロッ
ク２−０、…、２−１５に分けられており、更に４ブロ
ックを１組としてグループ３−０、…、３−３になって
いる。各グループの４つのブロックは、それぞれバンク
０、１、２、３の４つのバンクに属し、各バンクのブロ
ックは同時に並行してアクセスされる。
ＭビットのＳＤＲＡＭのバンク構成を示す図である。図
示のように、このＳＤＲＡＭは、１６Ｍビットのブロッ
ク２−０、…、２−１５に分けられており、更に４ブロ
ックを１組としてグループ３−０、…、３−３になって
いる。各グループの４つのブロックは、それぞれバンク
０、１、２、３の４つのバンクに属し、各バンクのブロ
ックは同時に並行してアクセスされる。
【００２３】図９は、各ブロックにおけるコラム選択線
ＣＬの選択を説明する図である。図示のように、２本の
コラム選択線ＣＬ０−０とＣＬ０−１、ＣＬ１−０とＣ
Ｌ１−１などが同時に選択される。各コラム選択線が選
択された場合には、図５に示したように４個のセンスア
ンプＳ／Ａが選択されるので、８個のセンスアンプが選
択される。上記のように、１つのバンクには４個のブロ
ックがあるので、合計３２ビットのデータ幅になる。
ＣＬの選択を説明する図である。図示のように、２本の
コラム選択線ＣＬ０−０とＣＬ０−１、ＣＬ１−０とＣ
Ｌ１−１などが同時に選択される。各コラム選択線が選
択された場合には、図５に示したように４個のセンスア
ンプＳ／Ａが選択されるので、８個のセンスアンプが選
択される。上記のように、１つのバンクには４個のブロ
ックがあるので、合計３２ビットのデータ幅になる。
【００２４】図１０は実施例のアレイ構成を示す図であ
り、図１のブロックの構成を示す部分に対応する図であ
る。図示のように、各群のセンスアンプを選択する下位
の書込み専用コラム選択線（ＳＷＣＬ）ドライバ４２が
設けられている点が特徴である。図１１は、本発明の実
施例のＳＤＲＡＭのセンスアンプの駆動系の構成を示す
図であり、図４で説明した従来例に対応する図である。
図４と比較して明らかなように、従来例と異なるのは、
ＷＣＬドライバ１４と書込み専用コラム選択線ＷＣＬ
を、ＭＷＣＬドライバ４１及びＳＷＣＬドライバ４２と
上位の書込み専用コラム選択線ＭＷＣＬ及び下位の書込
み専用コラム選択線ＳＷＣＬの２段構成とした点と、デ
ータビットのマスクデータＤＱＭがＭＷＣＬドライバ４
１に入力される点である。ＭＷＣＬドライバ４１は従来
例においてＷＣＬドライバ１４が配置された位置に、Ｓ
ＷＣＬドライバ４２は各センスアンプブロック２０の近
辺に配置される。
り、図１のブロックの構成を示す部分に対応する図であ
る。図示のように、各群のセンスアンプを選択する下位
の書込み専用コラム選択線（ＳＷＣＬ）ドライバ４２が
設けられている点が特徴である。図１１は、本発明の実
施例のＳＤＲＡＭのセンスアンプの駆動系の構成を示す
図であり、図４で説明した従来例に対応する図である。
図４と比較して明らかなように、従来例と異なるのは、
ＷＣＬドライバ１４と書込み専用コラム選択線ＷＣＬ
を、ＭＷＣＬドライバ４１及びＳＷＣＬドライバ４２と
上位の書込み専用コラム選択線ＭＷＣＬ及び下位の書込
み専用コラム選択線ＳＷＣＬの２段構成とした点と、デ
ータビットのマスクデータＤＱＭがＭＷＣＬドライバ４
１に入力される点である。ＭＷＣＬドライバ４１は従来
例においてＷＣＬドライバ１４が配置された位置に、Ｓ
ＷＣＬドライバ４２は各センスアンプブロック２０の近
辺に配置される。
【００２５】ＭＷＣＬドライバ４１は、センスアンプＳ
／Ａ列毎に１個設けられ、ＳＷＣＬドライバ４２は、同
一列の複数個のセンスアンプをグループにしたセンスア
ンプブロック２０毎に１個設けられる。ＭＷＣＬドライ
バ４１は、従来のＷＣＬドライバ１４と同様に、書込み
時にアクセスするメモリセルがその行群に属する時に書
込み専用コラム選択信号を発生して、上位の書込み専用
コラム選択線ＭＷＣＬに出力する。ＳＷＣＬドライバ４
２は、接続される上位の書込み専用コラム選択線ＭＷＣ
Ｌに書込み専用コラム選択信号が出力されるとこれを受
けて増幅し、下位の書込み専用コラム選択線ＳＷＣＬに
出力する。
／Ａ列毎に１個設けられ、ＳＷＣＬドライバ４２は、同
一列の複数個のセンスアンプをグループにしたセンスア
ンプブロック２０毎に１個設けられる。ＭＷＣＬドライ
バ４１は、従来のＷＣＬドライバ１４と同様に、書込み
時にアクセスするメモリセルがその行群に属する時に書
込み専用コラム選択信号を発生して、上位の書込み専用
コラム選択線ＭＷＣＬに出力する。ＳＷＣＬドライバ４
２は、接続される上位の書込み専用コラム選択線ＭＷＣ
Ｌに書込み専用コラム選択信号が出力されるとこれを受
けて増幅し、下位の書込み専用コラム選択線ＳＷＣＬに
出力する。
【００２６】例えば、前述のようなコラム方向に２Ｋ個
のセンスアンプが設けられる２５６ＭビットのＳＤＲＡ
Ｍであれば、１２８個のセンスアンプをまとめてセンス
アンプブロック２０とすると、１行にセンスアンプブロ
ック２０は８個あることになる。従って、ＭＷＣＬドラ
イバ４１は８個のＳＷＣＬドライバ４２を駆動し、ＳＷ
ＣＬドライバ４２は１２８個のセンスアンプを駆動する
ことになり、従来例に比べて駆動するゲート数ははるか
に少なくなるので、たとえ２段階で駆動しても動作速度
は速くなる。
のセンスアンプが設けられる２５６ＭビットのＳＤＲＡ
Ｍであれば、１２８個のセンスアンプをまとめてセンス
アンプブロック２０とすると、１行にセンスアンプブロ
ック２０は８個あることになる。従って、ＭＷＣＬドラ
イバ４１は８個のＳＷＣＬドライバ４２を駆動し、ＳＷ
ＣＬドライバ４２は１２８個のセンスアンプを駆動する
ことになり、従来例に比べて駆動するゲート数ははるか
に少なくなるので、たとえ２段階で駆動しても動作速度
は速くなる。
【００２７】図１２は、本発明の実施例におけるコラム
選択信号と下位の書込み専用コラム選択信号を示すタイ
ムチャートである。図６と比較して明らかなように、下
位の書込み専用コラム選択線ＣＬの選択信号は、従来に
比べて変化速度が速くなっており、書込みデータに応じ
て変化するビット線対ＢＬｓの信号の変化速度が速くな
っている。従って、書込み動作を高速化することができ
る。
選択信号と下位の書込み専用コラム選択信号を示すタイ
ムチャートである。図６と比較して明らかなように、下
位の書込み専用コラム選択線ＣＬの選択信号は、従来に
比べて変化速度が速くなっており、書込みデータに応じ
て変化するビット線対ＢＬｓの信号の変化速度が速くな
っている。従って、書込み動作を高速化することができ
る。
【００２８】図１１に示すように、本発明の実施例で
は、データビットのマスクデータＤＱＭは、ＭＷＣＬド
ライバ４１に入力される。ＭＷＣＬドライバ４１はたと
え書込みアクセスするメモリセルがその行群に属する時
でも、マスクデータＤＱＭによりマスクを指示された時
には書込み専用コラム選択信号を発生しない。従って、
ＤＱＭによりマスクを指示された時にはそのブロックへ
の１６ビットのデータの書込みが行われない。すなわ
ち、書込みを禁止するかしないかは１６ビット（２バイ
ト）単位で行える。
は、データビットのマスクデータＤＱＭは、ＭＷＣＬド
ライバ４１に入力される。ＭＷＣＬドライバ４１はたと
え書込みアクセスするメモリセルがその行群に属する時
でも、マスクデータＤＱＭによりマスクを指示された時
には書込み専用コラム選択信号を発生しない。従って、
ＤＱＭによりマスクを指示された時にはそのブロックへ
の１６ビットのデータの書込みが行われない。すなわ
ち、書込みを禁止するかしないかは１６ビット（２バイ
ト）単位で行える。
【００２９】図１３は、実施例において、データビット
のマスクデータＤＱＭが入力された場合のコラム選択信
号（ＣＬで示す）と上位の書込み専用コラム選択信号
（ＭＷＣＬで示す）を示すタイムチャートである。図１
３と比較して明らかなように、マスクデータＤＱＭが入
力された時には、対応する上位の書込み専用コラム線Ｍ
ＷＣＬに選択信号が印加されない。本実施例では、書込
み専用コラム信号の遅延が小さいため、この信号経路に
書込みデータをマスクする論理回路を加えてもそれがク
リティカルパスにならず、従来の方式に比べて動作を速
くできる。
のマスクデータＤＱＭが入力された場合のコラム選択信
号（ＣＬで示す）と上位の書込み専用コラム選択信号
（ＭＷＣＬで示す）を示すタイムチャートである。図１
３と比較して明らかなように、マスクデータＤＱＭが入
力された時には、対応する上位の書込み専用コラム線Ｍ
ＷＣＬに選択信号が印加されない。本実施例では、書込
み専用コラム信号の遅延が小さいため、この信号経路に
書込みデータをマスクする論理回路を加えてもそれがク
リティカルパスにならず、従来の方式に比べて動作を速
くできる。
【００３０】上記の実施例では、マスクデータＤＱＭを
ＭＷＣＬドライバ４１に入力し、ブロック全体をマスク
したが、各種の変形が可能であり、特により小さな単位
で書込みデータをマスクできることが望ましい。以下
に、ライトデータのマスクの変形例について説明する。
図１４は、ＭＷＣＬドライバ４１に１個おきに異なるマ
スクデータＤＱＭ０とＤＱＭ１を入力するようにした例
を示す。図示のように、この例では、マスクデータＤＱ
Ｍ０をオンにした場合には１番目と２番目のデータがマ
スクされ、マスクデータＤＱＭ１をオンにした場合には
３番目と４番目のデータがマスクされる。
ＭＷＣＬドライバ４１に入力し、ブロック全体をマスク
したが、各種の変形が可能であり、特により小さな単位
で書込みデータをマスクできることが望ましい。以下
に、ライトデータのマスクの変形例について説明する。
図１４は、ＭＷＣＬドライバ４１に１個おきに異なるマ
スクデータＤＱＭ０とＤＱＭ１を入力するようにした例
を示す。図示のように、この例では、マスクデータＤＱ
Ｍ０をオンにした場合には１番目と２番目のデータがマ
スクされ、マスクデータＤＱＭ１をオンにした場合には
３番目と４番目のデータがマスクされる。
【００３１】図１５は、マスクデータＤＱＭをＭＷＣＬ
ドライバ４１に入力せず、ＳＷＣＬドライバ４２に異な
るマスクデータＤＱＭ０とＤＱＭ１を入力するようにし
た例を示す。図９に示すように、１ブロック内で左側と
右側の部分の２本のコラム選択線ＣＬが選択される。こ
の例では、図示のように、左側の部分のＳＷＣＬドライ
バ４２にはＤＱＭ０を、右側の部分のＳＷＣＬドライバ
４２にはＤＱＭ１を入力することにより、４ビット単位
でマスクすることが可能になる。
ドライバ４１に入力せず、ＳＷＣＬドライバ４２に異な
るマスクデータＤＱＭ０とＤＱＭ１を入力するようにし
た例を示す。図９に示すように、１ブロック内で左側と
右側の部分の２本のコラム選択線ＣＬが選択される。こ
の例では、図示のように、左側の部分のＳＷＣＬドライ
バ４２にはＤＱＭ０を、右側の部分のＳＷＣＬドライバ
４２にはＤＱＭ１を入力することにより、４ビット単位
でマスクすることが可能になる。
【００３２】図１６は、別のマスク構成例を示す図であ
る。図示のように、１個のセンスアンプ群を選択するＳ
ＷＣＬドライバ４２を２個のＳＷＣＬドライバ４２Ａと
４２Ｂに分け、１本のコラム選択線ＣＬに接続される同
じ群の２個センスアンプをそれぞれ異なるＳＷＣＬドラ
イバ４２Ａと４２Ｂに接続する。ＭＷＣＬドライバ４１
も２個のＭＷＣＬドライバ４１Ａと４１Ｂに分けられ、
ＳＷＣＬドライバ４２ＡはＭＷＣＬドライバ４１Ａに、
ＳＷＣＬドライバ４２ＢはＭＷＣＬドライバ４１Ｂにそ
れぞれ接続される。これにより４ビット毎に１ビット単
位でマスクすることが可能になる。
る。図示のように、１個のセンスアンプ群を選択するＳ
ＷＣＬドライバ４２を２個のＳＷＣＬドライバ４２Ａと
４２Ｂに分け、１本のコラム選択線ＣＬに接続される同
じ群の２個センスアンプをそれぞれ異なるＳＷＣＬドラ
イバ４２Ａと４２Ｂに接続する。ＭＷＣＬドライバ４１
も２個のＭＷＣＬドライバ４１Ａと４１Ｂに分けられ、
ＳＷＣＬドライバ４２ＡはＭＷＣＬドライバ４１Ａに、
ＳＷＣＬドライバ４２ＢはＭＷＣＬドライバ４１Ｂにそ
れぞれ接続される。これにより４ビット毎に１ビット単
位でマスクすることが可能になる。
【００３３】以上説明したマスク構成を各種組み合わせ
て所望のマスクを構成することが可能である。上記の実
施例では、ＭＷＣＬドライバにはロウデコード信号に対
応する信号が入力され、アクセスするワード線が含まれ
るワード線群の両側のＭＷＣＬドライバから書込み専用
コラム選択信号が出力され、この信号が入力される列の
すべてのＳＷＣＬドライバ及びそれに接続されるセンス
アンプ群のすべてのセンスアンプが活性化される。しか
し、書込み専用コラム選択信号が入力されるセンスアン
プのうち実際に使用されるのはコラム選択信号が入力さ
れるセンスアンプだけである。センスアンプを活性化す
るとその分消費電力が増加するので、使用しないセンス
アンプは活性化しないことが消費電力の点からは望まし
い。
て所望のマスクを構成することが可能である。上記の実
施例では、ＭＷＣＬドライバにはロウデコード信号に対
応する信号が入力され、アクセスするワード線が含まれ
るワード線群の両側のＭＷＣＬドライバから書込み専用
コラム選択信号が出力され、この信号が入力される列の
すべてのＳＷＣＬドライバ及びそれに接続されるセンス
アンプ群のすべてのセンスアンプが活性化される。しか
し、書込み専用コラム選択信号が入力されるセンスアン
プのうち実際に使用されるのはコラム選択信号が入力さ
れるセンスアンプだけである。センスアンプを活性化す
るとその分消費電力が増加するので、使用しないセンス
アンプは活性化しないことが消費電力の点からは望まし
い。
【００３４】図１７は、書込み専用コラム選択線を２段
にした本発明の構成において、消費電力の低減を図った
変形例の構成を示す図である。図示のように、この変形
例では、メモリセル１０をＳＷＣＬドライバ４２に対応
してロウ方向に複数のブロックＡ、Ｂ、Ｃ、Ｄに分割す
る。そして、各列のＳＷＣＬドライバ４２にブロック選
択信号を入力する。このブロック選択信号は、コラム選
択信号の１つで、コラムアドレス信号をデコードしてコ
ラム選択信号を生成する途中の信号である。ＳＷＣＬド
ライバ４２は、ＭＷＣＬドライバ４１の出力する書込み
専用コラム選択信号とブロック選択信号の両方を受けた
時にのみ、付属するセンスアンプに書込み専用コラム選
択信号を出力する。従って、アクセスされるメモリセル
が接続されるセンスアンプが属するセンスアンプ群以外
のセンスアンプは活性化されず、電力の消費が低減され
る。
にした本発明の構成において、消費電力の低減を図った
変形例の構成を示す図である。図示のように、この変形
例では、メモリセル１０をＳＷＣＬドライバ４２に対応
してロウ方向に複数のブロックＡ、Ｂ、Ｃ、Ｄに分割す
る。そして、各列のＳＷＣＬドライバ４２にブロック選
択信号を入力する。このブロック選択信号は、コラム選
択信号の１つで、コラムアドレス信号をデコードしてコ
ラム選択信号を生成する途中の信号である。ＳＷＣＬド
ライバ４２は、ＭＷＣＬドライバ４１の出力する書込み
専用コラム選択信号とブロック選択信号の両方を受けた
時にのみ、付属するセンスアンプに書込み専用コラム選
択信号を出力する。従って、アクセスされるメモリセル
が接続されるセンスアンプが属するセンスアンプ群以外
のセンスアンプは活性化されず、電力の消費が低減され
る。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
ＳＤＲＡＭのような半導体記憶装置における書込み動作
を高速化でき、更に読み出し経路に入っていた書込みの
マスク機能を、書込み専用の経路に入れることが可能と
なるため、読み出し動作を高速化を図ることができる。
ＳＤＲＡＭのような半導体記憶装置における書込み動作
を高速化でき、更に読み出し経路に入っていた書込みの
マスク機能を、書込み専用の経路に入れることが可能と
なるため、読み出し動作を高速化を図ることができる。
【００３６】更に、書込みデータのマスクが書込み専用
コラム選択信号の経路で行われるため、書込みデータの
マスクをコラム選択信号の経路で行う場合に比べて高速
化することが可能である。更に、下位の書込み専用コラ
ム選択信号の発生をコラムブロック選択信号と組み合わ
せることにより、不要なセンスアンプの活性化を行わ
ず、消費電力を低減できる。
コラム選択信号の経路で行われるため、書込みデータの
マスクをコラム選択信号の経路で行う場合に比べて高速
化することが可能である。更に、下位の書込み専用コラ
ム選択信号の発生をコラムブロック選択信号と組み合わ
せることにより、不要なセンスアンプの活性化を行わ
ず、消費電力を低減できる。
【図１】ＳＤＲＡＭのブロック／アレイ構成の例を示す
図である。
図である。
【図２】ダイレクト型センスアンプの構成を示す図であ
る。
る。
【図３】センスアンプを切り換えて使用する機構を示す
図である。
図である。
【図４】従来例におけるセンスアンプの駆動系の構成を
示す図である。
示す図である。
【図５】従来のメモリにおけるコラムラインとセンスア
ンプの選択の構成例を示す図である。
ンプの選択の構成例を示す図である。
【図６】従来例におけるコラム選択に関係する部分の動
作波形を示すタイムチャートである。
作波形を示すタイムチャートである。
【図７】従来例におけるデータビットをマスクする時の
コラム選択に関係する部分の動作波形を示すタイムチャ
ートである。
コラム選択に関係する部分の動作波形を示すタイムチャ
ートである。
【図８】実施例のバンク構成を示す図である。
【図９】実施例におけるコラムラインの選択を示す図で
ある。
ある。
【図１０】実施例のＳＤＲＡＭのブロック／アレイ構成
の例を示す図である。
の例を示す図である。
【図１１】実施例のセンスアンプの駆動系の構成図を示
す図である。
す図である。
【図１２】実施例におけるコラム選択に関係する部分の
動作波形を示すタイムチャートである。
動作波形を示すタイムチャートである。
【図１３】実施例における書込みデータの一部のビット
をマスクする時のコラム選択に関係する部分の動作波形
を示すタイムチャートである。
をマスクする時のコラム選択に関係する部分の動作波形
を示すタイムチャートである。
【図１４】書込みデータの一部のビットをマスクする他
の構成例を示す図である。
の構成例を示す図である。
【図１５】書込みデータの一部のビットをマスクする他
の構成例を示す図である。
の構成例を示す図である。
【図１６】書込みデータの一部のビットをマスクする他
の構成例を示す図である。
の構成例を示す図である。
【図１７】下位の書込み専用コラム選択信号にコラムブ
ロック選択機能を持たせた変形例の構成を示す図であ
る。
ロック選択機能を持たせた変形例の構成を示す図であ
る。
２…ブロック
１０…メモリセルアレイ
１１…ロウデコーダ
１２…コラムデコーダ
１３…センスアンプ
１４…ＷＣＬドライバ
１７…ライトバッファ
２０…センスアンプブロック
４１…ＭＷＣＬドライバ
４２…ＳＷＣＬドライバ
４５…ＤＱＭデコーダ
ＣＬ…コラム選択線
ＷＣＬ…書込み専用コラム選択線
ＭＷＣＬ…上位書込み専用コラム選択線
ＳＷＣＬ…下位書込み専用コラム選択線
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 瀧田 雅人
神奈川県川崎市中原区上小田中４丁目１
番１号 富士通株式会社内
(72)発明者 中村 俊和
神奈川県川崎市中原区上小田中４丁目１
番１号 富士通株式会社内
(72)発明者 長谷川 正智
神奈川県川崎市中原区上小田中４丁目１
番１号 富士通株式会社内
(72)発明者 加納 英樹
神奈川県川崎市中原区上小田中４丁目１
番１号 富士通株式会社内
(72)発明者 北本 綾子
神奈川県川崎市中原区上小田中４丁目１
番１号 富士通株式会社内
(72)発明者 古賀 徹
神奈川県川崎市中原区上小田中４丁目１
番１号 富士通株式会社内
(72)発明者 石井 祐樹
神奈川県川崎市中原区上小田中４丁目１
番１号 富士通株式会社内
(56)参考文献 特開 平３−181094（ＪＰ，Ａ)
特開 平５−342855（ＪＰ，Ａ)
特開 平７−105679（ＪＰ，Ａ)
特開 平６−176571（ＪＰ，Ａ)
特開 昭63−64690（ＪＰ，Ａ)
特開 平８−16464（ＪＰ，Ａ)
特開 平11−219588（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/409
G11C 11/401
Claims (2)
- 【請求項１】 アレイ状に配列されたメモリセル群と、 該メモリセル群の列毎に配置され、アクセスするメモリ
セルへのデータの書込み／読み出しを行うためのダイレ
クト型センスアンプ群と、 アクセスするメモリセルが接続される列のセンスアンプ
を選択するコラム選択線と、 データの書込み時にアクセスするメモリセルが接続され
る行のセンスアンプを選択する書込み専用コラム選択線
とを備えた半導体記憶装置において、 前記センスアンプ群は、行毎に複数の列のセンスアンプ
を組とする複数のセンスアンプ・ブロックに分割され、 前記書込み専用コラム選択線は、 データの書込み時にアクセスするメモリセルが接続され
る行のセンスアンプ・ブロックを選択する第１の書込み
専用コラム選択線と、 前記選択されたセンスアンプ・ブロック内のセンスアン
プを選択する第２の書込み専用コラム選択線とを備え、 前記第１の書込み専用コラム選択線の選択信号に応じ
て、前記第２の書込み専用コラム選択線に選択信号を印
加するローカルドライバと、 当該半導体記憶装置へのデータの書込み時にデータ幅の
うち書込みを行わないビットを指定する書込みマスクデ
ータが入力される入力端子とを備え、 前記第１の書込み専用コラム選択線を駆動する第１の書
込み専用ドライバは、前記書込みマスクデータに応じ
て、アドレス信号によりアクセスを指示されたメモリセ
ルが接続される行のセンスアンプ・ブロックのうち少な
くとも一部の選択を禁止する ことを特徴とする半導体記
憶装置。 - 【請求項２】 アレイ状に配列されたメモリセル群と、 該メモリセル群の列毎に配置され、アクセスするメモリ
セルへのデータの書込み／読み出しを行うためのダイレ
クト型センスアンプ群と、 アクセスするメモリセルが接続される列のセンスアンプ
を選択するコラム選択線と、 データの書込み時にアクセスするメモリセルが接続され
る行のセンスアンプを選択する書込み専用コラム選択線
とを備えた半導体記憶装置において、 前記センスアンプ群は、行毎に複数の列のセンスアンプ
を組とする複数のセンスアンプ・ブロックに分割され、 前記書込み専用コラム選択線は、 データの書込み時にアクセスするメモリセルが接続され
る行のセンスアンプ・ブロックを選択する第１の書込み
専用コラム選択線と、 前記選択されたセンスアンプ・ブロック内のセンスアン
プを選択する第２の書込み専用コラム選択線とを備え、 前記第１の書込み専用コラム選択線の選択信号に応じ
て、前記第２の書込み専用コラム選択線に選択信号を印
加するローカルドライバと、 当該半導体記憶装置へのデータの書込み時にデータ幅の
うち書込みを行わないビットを指定する書込みマスクデ
ータが入力される入力端子とを備え、 前記ローカルドライバは、前記第１の書込み専用コラム
選択線に選択信号が印加されても、前記書込みマスクデ
ータに応じて、選択されたセンスアンプ・ブロック内の
センスアンプのうち少なくとも一部の選択を禁止する こ
とを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18217598A JP3522112B2 (ja) | 1998-06-29 | 1998-06-29 | 半導体記憶装置 |
| US09/274,245 US6147919A (en) | 1998-06-29 | 1999-03-23 | Semiconductor memory employing direct-type sense amplifiers capable of realizing high-speed access |
| KR1019990010400A KR100341343B1 (ko) | 1998-06-29 | 1999-03-26 | 고속 액세스가 가능한 다이렉트형 감지 증폭기를 구비한 반도체 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18217598A JP3522112B2 (ja) | 1998-06-29 | 1998-06-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000011655A JP2000011655A (ja) | 2000-01-14 |
| JP3522112B2 true JP3522112B2 (ja) | 2004-04-26 |
Family
ID=16113664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18217598A Expired - Fee Related JP3522112B2 (ja) | 1998-06-29 | 1998-06-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3522112B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6738300B2 (en) | 2002-08-26 | 2004-05-18 | International Business Machines Corporation | Direct read of DRAM cell using high transfer ratio |
| US20110149667A1 (en) | 2009-12-23 | 2011-06-23 | Fatih Hamzaoglu | Reduced area memory array by using sense amplifier as write driver |
-
1998
- 1998-06-29 JP JP18217598A patent/JP3522112B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000011655A (ja) | 2000-01-14 |
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