JPH08297968A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08297968A JPH08297968A JP8122019A JP12201996A JPH08297968A JP H08297968 A JPH08297968 A JP H08297968A JP 8122019 A JP8122019 A JP 8122019A JP 12201996 A JP12201996 A JP 12201996A JP H08297968 A JPH08297968 A JP H08297968A
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Abstract
(57)【要約】
【課題】 キャッシュヒット率を向上させた簡易キャッ
シュシステムを有する半導体記憶装置を得る。 【解決手段】 メモリセルアレイ５をブロックＢ１〜Ｂ
４と４分割して使用するため、センスアンプ６，Ｉ／Ｏ
スイッチ９間にブロックＢ１〜Ｂ４に対応してトランス
ファゲート３１（３１ａ〜３１ｄ），データレジスタ３
２（３２ａ〜３２ｄ）を挿入している。トランスファゲ
ート３１は、各々トランスファゲートコントローラ３３
（３３ａ〜３３ｄ）により独立して制御されるため、そ
の導通・非導通により、メモリセルアレイ５のデータを
ブロック（Ｂ１〜Ｂ４）単位で、センスアンプ６を介し
て対応のデータレジスタ３２ａ〜３２ｄへ転送が可能と
なる。
シュシステムを有する半導体記憶装置を得る。 【解決手段】 メモリセルアレイ５をブロックＢ１〜Ｂ
４と４分割して使用するため、センスアンプ６，Ｉ／Ｏ
スイッチ９間にブロックＢ１〜Ｂ４に対応してトランス
ファゲート３１（３１ａ〜３１ｄ），データレジスタ３
２（３２ａ〜３２ｄ）を挿入している。トランスファゲ
ート３１は、各々トランスファゲートコントローラ３３
（３３ａ〜３３ｄ）により独立して制御されるため、そ
の導通・非導通により、メモリセルアレイ５のデータを
ブロック（Ｂ１〜Ｂ４）単位で、センスアンプ６を介し
て対応のデータレジスタ３２ａ〜３２ｄへ転送が可能と
なる。
Description
【０００１】
【発明の属する技術分野】この発明はキャッシュメモリ
を内部に有する半導体記憶装置に関する。
を内部に有する半導体記憶装置に関する。
【０００２】
【従来の技術】従来、コンピュータシステムのコストパ
フォーマンスを向上させるため、低速だが低コストで大
容量なダイナミックＲＡＭ（ＤＲＡＭ）をメインメモリ
に使用し、このメインメモリとＣＰＵ間に高速なバッフ
ァとして、小容量の高速メモリを設けることが、よく行
われていた。上記した高速バッファはキャッシュメモリ
と呼ばれ、ＣＰＵが必要としそうなデータのブロックを
メインメモリからコピーし、保持している。ＣＰＵがア
クセスするアドレスのデータがキャッシュメモリ内に存
在する時（キャッシュヒット）、ＣＰＵは必要とするデ
ータをキュッシュメモリより取り込む。一方、ＣＰＵが
アクセスするアドレスのデータがキャッシュメモリ内に
存在しない時（キャッシュミス）、ＣＰＵは低速なメイ
ンメモリ（ＤＲＡＭ）より、必要とするデータを取込
む。
フォーマンスを向上させるため、低速だが低コストで大
容量なダイナミックＲＡＭ（ＤＲＡＭ）をメインメモリ
に使用し、このメインメモリとＣＰＵ間に高速なバッフ
ァとして、小容量の高速メモリを設けることが、よく行
われていた。上記した高速バッファはキャッシュメモリ
と呼ばれ、ＣＰＵが必要としそうなデータのブロックを
メインメモリからコピーし、保持している。ＣＰＵがア
クセスするアドレスのデータがキャッシュメモリ内に存
在する時（キャッシュヒット）、ＣＰＵは必要とするデ
ータをキュッシュメモリより取り込む。一方、ＣＰＵが
アクセスするアドレスのデータがキャッシュメモリ内に
存在しない時（キャッシュミス）、ＣＰＵは低速なメイ
ンメモリ（ＤＲＡＭ）より、必要とするデータを取込
む。
【０００３】上記したキャッシュメモリをメモリシステ
ムに組み込むには、高価な高速メモリを必要とするので
コストを重視する小型のコンピュータシステムでは使用
することができなかった。そこで、ＤＲＡＭの有してい
るページモード，スタティックコラムモード等の高速ア
クセス機能を利用し、簡易なキャッシュシステムを構成
していた。
ムに組み込むには、高価な高速メモリを必要とするので
コストを重視する小型のコンピュータシステムでは使用
することができなかった。そこで、ＤＲＡＭの有してい
るページモード，スタティックコラムモード等の高速ア
クセス機能を利用し、簡易なキャッシュシステムを構成
していた。
【０００４】以下、図４の波形図を参照して、ページモ
ード，スタティックコラムモードの説明を行う。同図に
おいて(a)は通常のＤＲＡＭのサイクル、(b)はページモ
ードサイクル、(c)はスタティックコラムモードサイク
ルである。
ード，スタティックコラムモードの説明を行う。同図に
おいて(a)は通常のＤＲＡＭのサイクル、(b)はページモ
ードサイクル、(c)はスタティックコラムモードサイク
ルである。
【０００５】同図(a)に示すように、通常サイクルで
は、信号バーＲＡＳ(Row Address Strobe)の降下エッジ
でマルチプレクスアドレス信号ＭＡより行アドレス(Row
Address)ＲＡをＤＲＡＭ内に取込み、信号バーＣＡＳ
(Columm Address Strobe)の降下エッジでマルチプレク
スアドレス信号ＭＡより列アドレス(Columm Address)Ｃ
ＡをＤＲＡＭ内に取り込む。そして、行アドレスＲＡ、
列アドレスＣＡにより選択されたメモリセルのデータを
データ出力Ｄoutとして得る。通常サイクルは上記した
サイクルでデータを読み出すため、アクセス時間として
は信号バーＲＡＳの降下エッジ時からデータ出力Ｄout
が有効になるまでの時間ｔRAC（バーＲＡＳアクセスタ
イム）を要する。このアクセス時間ｔRACは、通常１０
０ｎｓ程度である。なお、ｔRPは信号バーＲＡＳのプリ
チャージ時間、ｔcはサイクル時間であり、通常ｔc＝２
００ｎｓ程度である。
は、信号バーＲＡＳ(Row Address Strobe)の降下エッジ
でマルチプレクスアドレス信号ＭＡより行アドレス(Row
Address)ＲＡをＤＲＡＭ内に取込み、信号バーＣＡＳ
(Columm Address Strobe)の降下エッジでマルチプレク
スアドレス信号ＭＡより列アドレス(Columm Address)Ｃ
ＡをＤＲＡＭ内に取り込む。そして、行アドレスＲＡ、
列アドレスＣＡにより選択されたメモリセルのデータを
データ出力Ｄoutとして得る。通常サイクルは上記した
サイクルでデータを読み出すため、アクセス時間として
は信号バーＲＡＳの降下エッジ時からデータ出力Ｄout
が有効になるまでの時間ｔRAC（バーＲＡＳアクセスタ
イム）を要する。このアクセス時間ｔRACは、通常１０
０ｎｓ程度である。なお、ｔRPは信号バーＲＡＳのプリ
チャージ時間、ｔcはサイクル時間であり、通常ｔc＝２
００ｎｓ程度である。
【０００６】同図(b)に示すように、ページモードサイ
クルでは同一行アドレスＲＡ上で複数の列アドレスＣＡ
でデータの読出しが行える。従って、アクセス時間は信
号バーＣＡＳの降下エッジ時からデータ出力Ｄoutが有
効になるまでの時間ｔCAC（バーＣＡＳアクセスタイ
ム）となり、通常サイクルでのアクセス時間ｔRACの半
分程度の時間となり、通常５０ｎｓ程度である。なお、
ｔcpは信号バーＣＡＳのプリチャージ時間、ｔpcはサイ
クル時間である。
クルでは同一行アドレスＲＡ上で複数の列アドレスＣＡ
でデータの読出しが行える。従って、アクセス時間は信
号バーＣＡＳの降下エッジ時からデータ出力Ｄoutが有
効になるまでの時間ｔCAC（バーＣＡＳアクセスタイ
ム）となり、通常サイクルでのアクセス時間ｔRACの半
分程度の時間となり、通常５０ｎｓ程度である。なお、
ｔcpは信号バーＣＡＳのプリチャージ時間、ｔpcはサイ
クル時間である。
【０００７】同図(c)に示すように、スタティックコラ
ムモードではページモードの信号バーＣＡＳを不要に
し、列アドレスＣＡをあたかもスタティックＲＡＭのよ
うに動作させている。従ってアクセス時間はマルチプレ
クスアドレス変化時からデータ出力Ｄoutが有効になる
までの時間ｔAA（アドレスアクセスタイム）となり、ｔ
CAC同様通常サイクルでのアクセス時間ｔRACの半分程度
となり、通常５０ｎｓ程度である。
ムモードではページモードの信号バーＣＡＳを不要に
し、列アドレスＣＡをあたかもスタティックＲＡＭのよ
うに動作させている。従ってアクセス時間はマルチプレ
クスアドレス変化時からデータ出力Ｄoutが有効になる
までの時間ｔAA（アドレスアクセスタイム）となり、ｔ
CAC同様通常サイクルでのアクセス時間ｔRACの半分程度
となり、通常５０ｎｓ程度である。
【０００８】図５は、ページモードあるいはスタティッ
クコラムモードが可能な従来のＤＲＡＭ素子の基本構成
を示す構成ブロック図である。
クコラムモードが可能な従来のＤＲＡＭ素子の基本構成
を示す構成ブロック図である。
【０００９】同図に示すように、行アドレスバッファ
１，列アドレスバッファ２がマルチプレクスアドレス信
号ＭＡより各々行アドレスＲＡ，列アドレスＣＡを取込
んでいる。そして信号バーＲＡＳの降下エッジが行アド
レスバッファ１に入力されると、行アドレスＲＡが行デ
コーダ３へ送られ、次段のワードドライバ４を駆動する
ことで、行アドレスＲＡにより選択されたメモリセルア
レイ５内の１本のワード線（図示せず）を活性化する。
１，列アドレスバッファ２がマルチプレクスアドレス信
号ＭＡより各々行アドレスＲＡ，列アドレスＣＡを取込
んでいる。そして信号バーＲＡＳの降下エッジが行アド
レスバッファ１に入力されると、行アドレスＲＡが行デ
コーダ３へ送られ、次段のワードドライバ４を駆動する
ことで、行アドレスＲＡにより選択されたメモリセルア
レイ５内の１本のワード線（図示せず）を活性化する。
【００１０】そして、活性化されたワード線に接続され
た全メモリセルのデータが、メモリセルアレイ５内の全
ビット線（図示せず）を介してセンスアンプ６へ送られ
る。センスアンプ６は得られたデータを検知し、増幅す
る。したがって、この時点で指定された行アドレスＲＡ
一行分のデータがセンスアンプ６にラッチされている。
以降、行アドレスＲＡが同一のデータをアクセスする場
合は、前述したページモード，スタティックコラムモー
ドが利用できる。
た全メモリセルのデータが、メモリセルアレイ５内の全
ビット線（図示せず）を介してセンスアンプ６へ送られ
る。センスアンプ６は得られたデータを検知し、増幅す
る。したがって、この時点で指定された行アドレスＲＡ
一行分のデータがセンスアンプ６にラッチされている。
以降、行アドレスＲＡが同一のデータをアクセスする場
合は、前述したページモード，スタティックコラムモー
ドが利用できる。
【００１１】つまり、ページモードでは、信号バーＣＡ
Ｓの降下エッジが列アドレスバッファ２に入力される
と、列アドレスＣＡが列デコーダ７に送られ、センスア
ンプ６に格納されているデータ群のいずれかを有効にす
ることで、出力バッファ８を介してデータ出力Ｄoutを
得る。スタティックコラムモードの場合も起動をマルチ
プレクスアドレスＭＡの変化による点を除き同様の動作
を行う。なお、９はデータの入出力を制御するＩ／Ｏス
イッチ、１０は入力バッファ、Ｄinはデータ入力であ
る。
Ｓの降下エッジが列アドレスバッファ２に入力される
と、列アドレスＣＡが列デコーダ７に送られ、センスア
ンプ６に格納されているデータ群のいずれかを有効にす
ることで、出力バッファ８を介してデータ出力Ｄoutを
得る。スタティックコラムモードの場合も起動をマルチ
プレクスアドレスＭＡの変化による点を除き同様の動作
を行う。なお、９はデータの入出力を制御するＩ／Ｏス
イッチ、１０は入力バッファ、Ｄinはデータ入力であ
る。
【００１２】図６はページモード（あるいはスタティッ
クコラムモード）を利用した簡易キャッシュシステムを
有する従来のメモリシステムのブロック構成図である。
同図に示すように、このメモリシステムは８個の１Ｍ×
１構成のＤＲＡＭ素子１１〜１８を８使用し構成した１
Ｍバイトのメモリシステムである。従ってアドレス線は
２０本（２20＝１０４８５７６＝１Ｍ）必要とするが、
実際上はアドレスマルチプレクサ２１より行アドレスＲ
Ａ（１０ビット），列アドレスＣＡ（１０ビット）に分
けたマルチプレクスアドレス信号ＭＡが送られる１０本
のアドレス線が各々のＤＲＡＭ素子１１〜１８に接続さ
れている。
クコラムモード）を利用した簡易キャッシュシステムを
有する従来のメモリシステムのブロック構成図である。
同図に示すように、このメモリシステムは８個の１Ｍ×
１構成のＤＲＡＭ素子１１〜１８を８使用し構成した１
Ｍバイトのメモリシステムである。従ってアドレス線は
２０本（２20＝１０４８５７６＝１Ｍ）必要とするが、
実際上はアドレスマルチプレクサ２１より行アドレスＲ
Ａ（１０ビット），列アドレスＣＡ（１０ビット）に分
けたマルチプレクスアドレス信号ＭＡが送られる１０本
のアドレス線が各々のＤＲＡＭ素子１１〜１８に接続さ
れている。
【００１３】図７は、図６で示したメモリシステムのキ
ャッシュ動作を示した波形図である。以下、図７および
図５を参照しつつ図６のメモリシステムの動作を説明す
る。なお、ラッチ２２には、既に直前にアクセスされた
行アドレスＲＡ１がラッチされており、センスアンプ６
内には行アドレスＲＡ１の全データが既にラッチされて
いるとする。
ャッシュ動作を示した波形図である。以下、図７および
図５を参照しつつ図６のメモリシステムの動作を説明す
る。なお、ラッチ２２には、既に直前にアクセスされた
行アドレスＲＡ１がラッチされており、センスアンプ６
内には行アドレスＲＡ１の全データが既にラッチされて
いるとする。
【００１４】このような状態で、図示しないＣＰＵが必
要とするデータの２０ビットのアドレス信号Ａdをアド
レスジェネレータ２３より発生する。このアドレス信号
Ａdから行アドレスＲＡ２がコンパレータ２４に入力さ
れ、コンパレータ２４はこの行アドレスＲＡ２とラッチ
２２に格納されている行アドレスＲＡ１との比較を行
い、ＲＡ１＝ＲＡ２であれば、センスアンプ６に保持し
ているデータ群にアクセスされた（キャッシュヒット）
ことになり、コンパレータ２４は活性化した（“Ｈ”レ
ベル）キャッシュヒット信号ＣＨ(Cache Hit)をステー
トマシン２５に送る。活性化した信号ＣＨを受けたステ
ートマシン２５は信号バーＲＡＳを“Ｌ”レベルに保っ
たまま、信号バーＣＡＳをトグルする（立下げる）ペー
ジモード制御を行い、アドレスマルチプレクサ２１はＤ
ＲＡＭ素子１１〜１８にマルチプレクスアドレスＭＡと
して、列アドレスＣＡを供給し、各ＤＲＡＭ素子１１〜
１８のセンスアンプ６に格納されたデータ群より、列デ
コーダ７により選択されたデータを取り出す。このよう
にキャッシュヒットした場合、ＤＲＡＭ素子１１〜１８
から高速なアクセス時間ｔCACで、出力データＤoutが得
られる。
要とするデータの２０ビットのアドレス信号Ａdをアド
レスジェネレータ２３より発生する。このアドレス信号
Ａdから行アドレスＲＡ２がコンパレータ２４に入力さ
れ、コンパレータ２４はこの行アドレスＲＡ２とラッチ
２２に格納されている行アドレスＲＡ１との比較を行
い、ＲＡ１＝ＲＡ２であれば、センスアンプ６に保持し
ているデータ群にアクセスされた（キャッシュヒット）
ことになり、コンパレータ２４は活性化した（“Ｈ”レ
ベル）キャッシュヒット信号ＣＨ(Cache Hit)をステー
トマシン２５に送る。活性化した信号ＣＨを受けたステ
ートマシン２５は信号バーＲＡＳを“Ｌ”レベルに保っ
たまま、信号バーＣＡＳをトグルする（立下げる）ペー
ジモード制御を行い、アドレスマルチプレクサ２１はＤ
ＲＡＭ素子１１〜１８にマルチプレクスアドレスＭＡと
して、列アドレスＣＡを供給し、各ＤＲＡＭ素子１１〜
１８のセンスアンプ６に格納されたデータ群より、列デ
コーダ７により選択されたデータを取り出す。このよう
にキャッシュヒットした場合、ＤＲＡＭ素子１１〜１８
から高速なアクセス時間ｔCACで、出力データＤoutが得
られる。
【００１５】一方、コンパレータ２４において、ＲＡ１
≠ＲＡ２が判定されると、センスアンプ６に保持してい
るデータ群以外にアクセスされた（キャッシュミス）こ
とになり、コンパレータ２４はステートマシン２５に非
活性（“Ｌ”レベル）の信号ＣＨを発生する。この時、
ステートマシン２５は信号バーＲＡＳ，バーＣＡＳの順
にトグルする通常サイクルのＤＲＡＭ素子１１〜１８の
制御を行い、アドレスマルチプレクサ２１は行アドレス
ＲＡ２，列アドレスＣＡの順にマルチプレクスアドレス
ＭＡをＤＲＡＭ素子１１〜１８に供給する。このように
キャッシュミスした場合、信号バーＲＡＳを図７に示す
ようにプリチャージし、さらにＤＲＡＭ素子１１〜１８
から低速なアクセス時間ｔRACで出力データＤoutが得ら
れることになる。このため、ステートマシン２５はウェ
イト信号Ｗaitを発生し、ＣＰＵに待機をかける。ま
た、ラッチ２２はコンパレータ２４より非活性のキャッ
シュヒット信号ＣＨを受けると新しい行アドレスＲＡ２
を保持する。
≠ＲＡ２が判定されると、センスアンプ６に保持してい
るデータ群以外にアクセスされた（キャッシュミス）こ
とになり、コンパレータ２４はステートマシン２５に非
活性（“Ｌ”レベル）の信号ＣＨを発生する。この時、
ステートマシン２５は信号バーＲＡＳ，バーＣＡＳの順
にトグルする通常サイクルのＤＲＡＭ素子１１〜１８の
制御を行い、アドレスマルチプレクサ２１は行アドレス
ＲＡ２，列アドレスＣＡの順にマルチプレクスアドレス
ＭＡをＤＲＡＭ素子１１〜１８に供給する。このように
キャッシュミスした場合、信号バーＲＡＳを図７に示す
ようにプリチャージし、さらにＤＲＡＭ素子１１〜１８
から低速なアクセス時間ｔRACで出力データＤoutが得ら
れることになる。このため、ステートマシン２５はウェ
イト信号Ｗaitを発生し、ＣＰＵに待機をかける。ま
た、ラッチ２２はコンパレータ２４より非活性のキャッ
シュヒット信号ＣＨを受けると新しい行アドレスＲＡ２
を保持する。
【００１６】
【発明が解決しようとする課題】従来の簡易キャッシュ
システムは以上のようにセンスアンプ６によりラッチす
る形式で構成されているので、エントリー数は１であ
る。従って、同じ行アドレスＲＡに連続してアクセスす
る場合のみにキャッシュヒットとなるため、例えば連続
する２つの行アドレスにまたがったプログラムルーチン
が繰り返し実行される場合などには、必ずキャッシュミ
スが生じてしまうことになり、キャッシュヒット率が低
いという問題点があった。
システムは以上のようにセンスアンプ６によりラッチす
る形式で構成されているので、エントリー数は１であ
る。従って、同じ行アドレスＲＡに連続してアクセスす
る場合のみにキャッシュヒットとなるため、例えば連続
する２つの行アドレスにまたがったプログラムルーチン
が繰り返し実行される場合などには、必ずキャッシュミ
スが生じてしまうことになり、キャッシュヒット率が低
いという問題点があった。
【００１７】この発明は、上記した問題点を解決するた
めになされたもので、キャッシュヒット率を向上させた
簡易キャッシュシステムを有する半導体記憶装置を得る
ことを目的とする。
めになされたもので、キャッシュヒット率を向上させた
簡易キャッシュシステムを有する半導体記憶装置を得る
ことを目的とする。
【００１８】
【課題を解決するための手段】この発明に係る請求項１
記載の半導体記憶装置は、複数行及び複数列に配列さ
れ、各々が情報を記憶する複数のメモリセルを有し、前
記複数のメモリセルが複数列単位の複数のブロックに分
割されたメインメモリと、複数の記憶素子を有し、前記
メインメモリからブロック単位で読み出された情報を記
憶するキャッシュメモリと、前記メインメモリと前記キ
ャッシュメモリとの間に接続され、前記キャッシュメモ
リ及び前記メインメモリのうちいずれか一方へのアクセ
スを指示するキャッシュ制御信号に従い、前記メインメ
モリから読み出された情報の前記キャッシュメモリへの
転送の実行／非実行を制御する転送制御手段とを備えて
構成される。
記載の半導体記憶装置は、複数行及び複数列に配列さ
れ、各々が情報を記憶する複数のメモリセルを有し、前
記複数のメモリセルが複数列単位の複数のブロックに分
割されたメインメモリと、複数の記憶素子を有し、前記
メインメモリからブロック単位で読み出された情報を記
憶するキャッシュメモリと、前記メインメモリと前記キ
ャッシュメモリとの間に接続され、前記キャッシュメモ
リ及び前記メインメモリのうちいずれか一方へのアクセ
スを指示するキャッシュ制御信号に従い、前記メインメ
モリから読み出された情報の前記キャッシュメモリへの
転送の実行／非実行を制御する転送制御手段とを備えて
構成される。
【００１９】また、請求項２記載の半導体記憶装置のよ
うに、前記転送制御手段は、前記キャッシュ制御信号に
基づいて活性状態及び非活性状態が制御されるとともに
列アドレス信号の一部と行アドレス信号を受ける選択手
段によって前記メインメモリから読み出された情報を前
記キャッシュメモリに転送するか否かを制御されてもよ
い。
うに、前記転送制御手段は、前記キャッシュ制御信号に
基づいて活性状態及び非活性状態が制御されるとともに
列アドレス信号の一部と行アドレス信号を受ける選択手
段によって前記メインメモリから読み出された情報を前
記キャッシュメモリに転送するか否かを制御されてもよ
い。
【００２０】また、請求項３記載の半導体記憶装置のよ
うに、前記転送制御手段は、前記メインメモリの各ブロ
ックにそれぞれが対応した複数の転送部を有し、各転送
部は複数のトランスファゲートを有し、前記キャシュヒ
ット信号に従い、前記メインメモリからブロック単位で
読み出された情報を前記キャッシュメモリに転送する時
に、前記情報が読み出されるメインメモリのブロックに
対応した転送部の複数のトランスファゲートが導通状態
とされ、残りの転送部の複数のトランスファゲートが非
導通状態とされてもよい。
うに、前記転送制御手段は、前記メインメモリの各ブロ
ックにそれぞれが対応した複数の転送部を有し、各転送
部は複数のトランスファゲートを有し、前記キャシュヒ
ット信号に従い、前記メインメモリからブロック単位で
読み出された情報を前記キャッシュメモリに転送する時
に、前記情報が読み出されるメインメモリのブロックに
対応した転送部の複数のトランスファゲートが導通状態
とされ、残りの転送部の複数のトランスファゲートが非
導通状態とされてもよい。
【００２１】また、請求項４記載の半導体記憶装置のよ
うに、前記転送制御手段の各転送部の前記複数のトラン
スファゲートは、前記転送部に対応して設けられ前記キ
ャッシュ制御信号に基づいて活性状態及び非活性状態が
制御されるとともに列アドレス信号の一部と行アドレス
信号を受けるブロック選択手段によって、導通状態及び
非導通状態が制御されてもよい。
うに、前記転送制御手段の各転送部の前記複数のトラン
スファゲートは、前記転送部に対応して設けられ前記キ
ャッシュ制御信号に基づいて活性状態及び非活性状態が
制御されるとともに列アドレス信号の一部と行アドレス
信号を受けるブロック選択手段によって、導通状態及び
非導通状態が制御されてもよい。
【００２２】また、請求項５記載の半導体記憶装置のよ
うに、前記キャッシュメモリの各ブロックにおける複数
の記憶素子は、前記メインメモリの各ブロックにおける
複数列と同数の複数列に設けられてもよい。
うに、前記キャッシュメモリの各ブロックにおける複数
の記憶素子は、前記メインメモリの各ブロックにおける
複数列と同数の複数列に設けられてもよい。
【００２３】この発明に係る請求項６記載の半導体記憶
装置は、複数行及び複数列に配列され、各々が情報を記
憶する複数のメモリセルを有し、前記複数のメモリセル
が複数列単位の複数のブロックに分割されたメインメモ
リを備え、前記メインメモリの各ブロックにおける列数
は、出力データのビット数よりも多く設定され、複数の
記憶素子を有し、前記メインメモリからブロック単位で
読み出された情報を記憶するキャッシュメモリと、前記
メインメモリと前記キャッシュメモリとの間に接続さ
れ、前記キャッシュメモリ及び前記メインメモリのうち
いずれか一方へのアクセスを指示するキャッシュ制御信
号に従い、前記メインメモリから読み出された情報の前
記キャッシュメモリへの転送の実行／非実行を制御する
転送制御手段とをさらに備えて構成してもよい。
装置は、複数行及び複数列に配列され、各々が情報を記
憶する複数のメモリセルを有し、前記複数のメモリセル
が複数列単位の複数のブロックに分割されたメインメモ
リを備え、前記メインメモリの各ブロックにおける列数
は、出力データのビット数よりも多く設定され、複数の
記憶素子を有し、前記メインメモリからブロック単位で
読み出された情報を記憶するキャッシュメモリと、前記
メインメモリと前記キャッシュメモリとの間に接続さ
れ、前記キャッシュメモリ及び前記メインメモリのうち
いずれか一方へのアクセスを指示するキャッシュ制御信
号に従い、前記メインメモリから読み出された情報の前
記キャッシュメモリへの転送の実行／非実行を制御する
転送制御手段とをさらに備えて構成してもよい。
【００２４】また、請求項７記載の半導体記憶装置のよ
うに、前記転送制御手段は、前記キャッシュ制御信号に
基づいて活性状態及び非活性状態が制御されるとともに
列アドレス信号の一部と行アドレス信号を受ける選択手
段によって前記メインメモリから読み出された情報を前
記キャッシュメモリに転送するか否かを制御されてもよ
い。
うに、前記転送制御手段は、前記キャッシュ制御信号に
基づいて活性状態及び非活性状態が制御されるとともに
列アドレス信号の一部と行アドレス信号を受ける選択手
段によって前記メインメモリから読み出された情報を前
記キャッシュメモリに転送するか否かを制御されてもよ
い。
【００２５】また、請求項８記載の半導体記憶装置のよ
うに、前記転送制御手段は、前記メインメモリの各ブロ
ックにそれぞれが対応した複数の転送部を有し、各転送
部は複数のトランスファゲートを有し、前記キャシュヒ
ット信号に従い、前記メインメモリからブロック単位で
読み出された情報を前記キャッシュメモリに転送する時
に、前記情報が読み出されるメインメモリのブロックに
対応した転送部の複数のトランスファゲートが導通状態
とされ、残りの転送部の複数のトランスファゲートが非
導通状態とされてもよい。
うに、前記転送制御手段は、前記メインメモリの各ブロ
ックにそれぞれが対応した複数の転送部を有し、各転送
部は複数のトランスファゲートを有し、前記キャシュヒ
ット信号に従い、前記メインメモリからブロック単位で
読み出された情報を前記キャッシュメモリに転送する時
に、前記情報が読み出されるメインメモリのブロックに
対応した転送部の複数のトランスファゲートが導通状態
とされ、残りの転送部の複数のトランスファゲートが非
導通状態とされてもよい。
【００２６】また、請求項９記載の半導体記憶装置のよ
うに、前記転送制御手段の各転送部の前記複数のトラン
スファゲートは、前記転送部に対応して設けられ前記キ
ャッシュ制御信号に基づいて活性状態及び非活性状態が
制御されるとともに列アドレス信号の一部と行アドレス
信号を受けるブロック選択手段によって、導通状態及び
非導通状態が制御されてもよい。
うに、前記転送制御手段の各転送部の前記複数のトラン
スファゲートは、前記転送部に対応して設けられ前記キ
ャッシュ制御信号に基づいて活性状態及び非活性状態が
制御されるとともに列アドレス信号の一部と行アドレス
信号を受けるブロック選択手段によって、導通状態及び
非導通状態が制御されてもよい。
【００２７】また、請求項１０記載の半導体記憶装置の
ように、前記キャッシュメモリの各ブロックにおける複
数の記憶素子は、前記メインメモリの各ブロックにおけ
る複数列と同数の複数列に設けられてもよい。
ように、前記キャッシュメモリの各ブロックにおける複
数の記憶素子は、前記メインメモリの各ブロックにおけ
る複数列と同数の複数列に設けられてもよい。
【００２８】
【発明の実施の形態】図１はこの発明の一実施の形態で
あるキャッシュ機能を有するメモリシステムのＤＲＡＭ
素子の基本構成を示すブロック構成図である。同図にお
いて１〜４，８〜１０及びバーＲＡＳ，バーＣＡＳ，Ｍ
Ａ，ＲＡ，ＣＡは従来と同じであるので説明は省略し、
以下従来と異なる点について述べる。
あるキャッシュ機能を有するメモリシステムのＤＲＡＭ
素子の基本構成を示すブロック構成図である。同図にお
いて１〜４，８〜１０及びバーＲＡＳ，バーＣＡＳ，Ｍ
Ａ，ＲＡ，ＣＡは従来と同じであるので説明は省略し、
以下従来と異なる点について述べる。
【００２９】同図に示すようにメモリセルアレイ５をブ
ロックＢ１〜Ｂ４と４分割して使用するため、センスア
ンプ６，Ｉ／Ｏスイッチ９間にブロックＢ１〜Ｂ４に対
応して転送部であるトランスファゲート３１（３１ａ〜
３１ｄ），キャッシュメモリであるデータレジスタ３２
（３２ａ〜３２ｄ）を挿入している。トランスファゲー
ト３１は、図２の詳細ブロック構成図に示すように、選
択手段であるブロックデコーダ３４により各々が制御さ
れるため、その導通・非導通により、メモリセルアレイ
５のデータをブロック（Ｂ１〜Ｂ４）単位で、センスア
ンプ６を介して対応のデータレジスタ３２ａ〜３２ｄへ
転送が可能となる。
ロックＢ１〜Ｂ４と４分割して使用するため、センスア
ンプ６，Ｉ／Ｏスイッチ９間にブロックＢ１〜Ｂ４に対
応して転送部であるトランスファゲート３１（３１ａ〜
３１ｄ），キャッシュメモリであるデータレジスタ３２
（３２ａ〜３２ｄ）を挿入している。トランスファゲー
ト３１は、図２の詳細ブロック構成図に示すように、選
択手段であるブロックデコーダ３４により各々が制御さ
れるため、その導通・非導通により、メモリセルアレイ
５のデータをブロック（Ｂ１〜Ｂ４）単位で、センスア
ンプ６を介して対応のデータレジスタ３２ａ〜３２ｄへ
転送が可能となる。
【００３０】トランスファゲートコントローラ３３（３
３ａ〜３３ｄ）は、図２の詳細ブロック構成図に示した
ように、ブロックデコーダ３４ａ〜３４ｄの出力信号と
キャッシュヒット信号ＣＨの反転信号を入力信号とし、
これらの信号の論理積を出力信号とし、トランスファゲ
ート３１に送ることにより、トランスファゲート３１を
制御している。
３ａ〜３３ｄ）は、図２の詳細ブロック構成図に示した
ように、ブロックデコーダ３４ａ〜３４ｄの出力信号と
キャッシュヒット信号ＣＨの反転信号を入力信号とし、
これらの信号の論理積を出力信号とし、トランスファゲ
ート３１に送ることにより、トランスファゲート３１を
制御している。
【００３１】また、ブロックデコーダ３４は図２で示す
ように列アドレスＣＡの上位２ビットを入力信号とし、
選択された１つのブロックＢ１〜Ｂ４のみ活性化する信
号（この場合“Ｈ”レベル）を列デコーダ７及びトラン
シスファゲートコントローラ３３に送ることにより、ブ
ロックＢ１〜Ｂ４のうちの一のブロックを選択してい
る。一方、選択されたブロックの列デコ―ダ７は列アド
レスＣＡの下位８ビットと、ブロックデコ―ダ３４の出
力信号とを入力信号とし、各ブロックの列数に相当する
２５６（２8）個のＩ／Ｏスイッチ９のうちいずれか１
つを有効にして、Ｉ／Ｏバスを介して１ビットの出力デ
ータを出力させている。したがって、各ブロックＢ１〜
Ｂ４のビット数（列数＝２５６）は、出力データのビッ
ト数（＝１）よりも多く設定されている。
ように列アドレスＣＡの上位２ビットを入力信号とし、
選択された１つのブロックＢ１〜Ｂ４のみ活性化する信
号（この場合“Ｈ”レベル）を列デコーダ７及びトラン
シスファゲートコントローラ３３に送ることにより、ブ
ロックＢ１〜Ｂ４のうちの一のブロックを選択してい
る。一方、選択されたブロックの列デコ―ダ７は列アド
レスＣＡの下位８ビットと、ブロックデコ―ダ３４の出
力信号とを入力信号とし、各ブロックの列数に相当する
２５６（２8）個のＩ／Ｏスイッチ９のうちいずれか１
つを有効にして、Ｉ／Ｏバスを介して１ビットの出力デ
ータを出力させている。したがって、各ブロックＢ１〜
Ｂ４のビット数（列数＝２５６）は、出力データのビッ
ト数（＝１）よりも多く設定されている。
【００３２】図３はこの発明の一実施の形態であるキャ
ッシュ機能を有するメモリシステムを示したブロック構
成図である。同図に示すように、従来と異なり、４つの
ラッチ２２ａ〜２２ｄを設けている。また、これらのラ
ッチ２２ａ〜２２ｄの選択手段としてセレクタ３６が設
けられており、セレクタ３６はアドレス信号Ａdより行
アドレスＲＡの全ビットと列アドレスＣＡの上位２ビッ
トを入力信号とし、列アドレスＣＡの上位２ビットに基
づきコンパレータ２４と比較すべきラッチ２２ａ〜２２
ｄのいずれかを選択し、コンパレータ２４の出力である
キャッシュヒット信号ＣＨが非活性であるキャッシュミ
ス時には、行アドレスＲＡの値を選択されたラッチ２２
ａ〜２２ｄのいずれかに保持させる働きを有している。
また、キャッシュヒット信号ＣＨは図１，図２に示した
ようにトランスファゲートコントローラ３３に与える必
要があるため、ＤＲＡＭ素子１１〜１８にも与えられる
ようにしている。
ッシュ機能を有するメモリシステムを示したブロック構
成図である。同図に示すように、従来と異なり、４つの
ラッチ２２ａ〜２２ｄを設けている。また、これらのラ
ッチ２２ａ〜２２ｄの選択手段としてセレクタ３６が設
けられており、セレクタ３６はアドレス信号Ａdより行
アドレスＲＡの全ビットと列アドレスＣＡの上位２ビッ
トを入力信号とし、列アドレスＣＡの上位２ビットに基
づきコンパレータ２４と比較すべきラッチ２２ａ〜２２
ｄのいずれかを選択し、コンパレータ２４の出力である
キャッシュヒット信号ＣＨが非活性であるキャッシュミ
ス時には、行アドレスＲＡの値を選択されたラッチ２２
ａ〜２２ｄのいずれかに保持させる働きを有している。
また、キャッシュヒット信号ＣＨは図１，図２に示した
ようにトランスファゲートコントローラ３３に与える必
要があるため、ＤＲＡＭ素子１１〜１８にも与えられる
ようにしている。
【００３３】以下、従来例で用いた図７を参照しつつ、
図１，図２で示したこの発明の一実施の形態であるメモ
リシステムの動作を説明する。なお、ラッチ２２ａ〜２
２ｄには、既に各ブロックＢ１〜Ｂ４において直前にア
クセスされた行アドレスＲＡ１ａ〜ＲＡ１ｄが各々ラッ
チされており、データレジスタ３２ａ〜３２ｄにはその
時のブロックＢ１〜Ｂ４ごとの全データが既にラッチさ
れているとする。
図１，図２で示したこの発明の一実施の形態であるメモ
リシステムの動作を説明する。なお、ラッチ２２ａ〜２
２ｄには、既に各ブロックＢ１〜Ｂ４において直前にア
クセスされた行アドレスＲＡ１ａ〜ＲＡ１ｄが各々ラッ
チされており、データレジスタ３２ａ〜３２ｄにはその
時のブロックＢ１〜Ｂ４ごとの全データが既にラッチさ
れているとする。
【００３４】このような状態で、図示しないＣＰＵが必
要とする２０ビットのアドレス信号Ａdをアドレスジェ
ネレータ２３より発生する。このアドレス信号Ａdから
行アドレスＲＡ２がコンパレータ２４に入力される。一
方、アドレス信号Ａdの列アドレスＣＡ２の上位２ビッ
トがセレクタ３６に入力されると、セレクタ３６は選択
されたブロックＢ１〜Ｂ４に該当するラッチ２２のみを
有効にする。ここで、説明の都合上ブロックＢ２、つま
りラッチ２２ｂが選択されたとすると、コンパレータ２
４は入力された行アドレスＲＡ２とラッチ２２ｂに格納
されている行アドレスＲＡ１ｂとの比較を行い、ＲＡ１
ｂ＝ＲＡ２であれば、キャッシュヒットとみなし、活性
化した（“Ｈ”レベルの）キャッシュヒット信号ＣＨを
各ＤＲＡＭ素子１１〜１８及びステートマシン２５に送
る。
要とする２０ビットのアドレス信号Ａdをアドレスジェ
ネレータ２３より発生する。このアドレス信号Ａdから
行アドレスＲＡ２がコンパレータ２４に入力される。一
方、アドレス信号Ａdの列アドレスＣＡ２の上位２ビッ
トがセレクタ３６に入力されると、セレクタ３６は選択
されたブロックＢ１〜Ｂ４に該当するラッチ２２のみを
有効にする。ここで、説明の都合上ブロックＢ２、つま
りラッチ２２ｂが選択されたとすると、コンパレータ２
４は入力された行アドレスＲＡ２とラッチ２２ｂに格納
されている行アドレスＲＡ１ｂとの比較を行い、ＲＡ１
ｂ＝ＲＡ２であれば、キャッシュヒットとみなし、活性
化した（“Ｈ”レベルの）キャッシュヒット信号ＣＨを
各ＤＲＡＭ素子１１〜１８及びステートマシン２５に送
る。
【００３５】この時、各ＤＲＡＭ素子１１〜１８中の列
アドレスＣＡの上位２ビットを入力信号としたブロック
デコーダ３４によりブロックＢ２が選択される。また、
ブロックデコーダ３４ｂの出力信号が“Ｈ”レベル、キ
ャッシュヒット信号ＣＨの反転信号は“Ｌ”レベルであ
るため、その論理積であるトランスファゲートコントロ
ーラ３３ｂの出力信号は“Ｌ”レベルとなり、トランス
ファゲート３１ｂは導通せず、データレジスタ３２ｂと
センスアンプ６間は電気的に遮断されている。
アドレスＣＡの上位２ビットを入力信号としたブロック
デコーダ３４によりブロックＢ２が選択される。また、
ブロックデコーダ３４ｂの出力信号が“Ｈ”レベル、キ
ャッシュヒット信号ＣＨの反転信号は“Ｌ”レベルであ
るため、その論理積であるトランスファゲートコントロ
ーラ３３ｂの出力信号は“Ｌ”レベルとなり、トランス
ファゲート３１ｂは導通せず、データレジスタ３２ｂと
センスアンプ６間は電気的に遮断されている。
【００３６】一方、“Ｈ”レベルのキャッシュヒット信
号ＣＨを受けたステートマシン２５は信号バーＲＡＳを
“Ｌ”レベルに保ったまま、信号バーＣＡＳをトグルす
るページモードと同様な制御を行ない、アドレスマルチ
プレクサ２１はＤＲＡＭ素子１１〜１８にマルチプレク
スアドレスＭＡとして列アドレスＣＡを供給し、各ＤＲ
ＡＭ素子１１〜１８のデータレジスタ３２ｂに格納され
たデータ群より列デコーダ７により選択されたデータを
Ｉ／Ｏスイッチ９を介して取り出す。このようにしてキ
ャッシュヒットした場合、ＤＲＡＭ素子１１〜１８から
高速なアクセス時間ｔCACで出力データＤoutが得られ
る。
号ＣＨを受けたステートマシン２５は信号バーＲＡＳを
“Ｌ”レベルに保ったまま、信号バーＣＡＳをトグルす
るページモードと同様な制御を行ない、アドレスマルチ
プレクサ２１はＤＲＡＭ素子１１〜１８にマルチプレク
スアドレスＭＡとして列アドレスＣＡを供給し、各ＤＲ
ＡＭ素子１１〜１８のデータレジスタ３２ｂに格納され
たデータ群より列デコーダ７により選択されたデータを
Ｉ／Ｏスイッチ９を介して取り出す。このようにしてキ
ャッシュヒットした場合、ＤＲＡＭ素子１１〜１８から
高速なアクセス時間ｔCACで出力データＤoutが得られ
る。
【００３７】また、コンパレータ２４においてＲＡ１ｂ
≠ＲＡ２が判定されると、キャッシュミスとみなし、非
活性（“Ｌ”レベル）のキャッシュヒット信号ＣＨをＤ
ＲＡＭ素子１１〜１８，ステートマシン２５及びセレク
タ３６に送る。
≠ＲＡ２が判定されると、キャッシュミスとみなし、非
活性（“Ｌ”レベル）のキャッシュヒット信号ＣＨをＤ
ＲＡＭ素子１１〜１８，ステートマシン２５及びセレク
タ３６に送る。
【００３８】この時、各ＤＲＡＭ素子１１〜１８中の選
択されたブロックＢ２におけるブロックデコーダ３４ｂ
の出力信号が“Ｈ”レベル，キャッシュヒット信号ＣＨ
の反転信号が“Ｈ”レベルであるため、その論理積であ
るトランスファゲートコントローラ３３ｂの出力信号は
“Ｈ”レベルとなり、トランスファゲート３１ｂは導通
し、データレジスタ３２ｂとセンスアンプ６間は電気的
に接続される。
択されたブロックＢ２におけるブロックデコーダ３４ｂ
の出力信号が“Ｈ”レベル，キャッシュヒット信号ＣＨ
の反転信号が“Ｈ”レベルであるため、その論理積であ
るトランスファゲートコントローラ３３ｂの出力信号は
“Ｈ”レベルとなり、トランスファゲート３１ｂは導通
し、データレジスタ３２ｂとセンスアンプ６間は電気的
に接続される。
【００３９】一方、“Ｌ”レベルのキャッシュヒット信
号ＣＨを受けたステートマシン２５は、信号バーＲＡ
Ｓ，バーＣＡＳを順次トグルさせる通常サイクルでＤＲ
ＡＭ素子１１〜１８の制御を行い、アドレスマルチプレ
クサ２１は行アドレスＲＡ２，列アドレスＣＡの順にマ
ルチプレクスアドレスＭＡをＤＲＡＭ素子１１〜１８に
供給する。そして、メモリセルアレイ５よりセンスアン
プ６，トランスファゲート３１ｂ，データレジスタ３２
ｂ，Ｉ／Ｏスイッチ９及び出力バッファ８を介して、列
デコーダ７により選択されたデータを出力データＤout
として読み出す。
号ＣＨを受けたステートマシン２５は、信号バーＲＡ
Ｓ，バーＣＡＳを順次トグルさせる通常サイクルでＤＲ
ＡＭ素子１１〜１８の制御を行い、アドレスマルチプレ
クサ２１は行アドレスＲＡ２，列アドレスＣＡの順にマ
ルチプレクスアドレスＭＡをＤＲＡＭ素子１１〜１８に
供給する。そして、メモリセルアレイ５よりセンスアン
プ６，トランスファゲート３１ｂ，データレジスタ３２
ｂ，Ｉ／Ｏスイッチ９及び出力バッファ８を介して、列
デコーダ７により選択されたデータを出力データＤout
として読み出す。
【００４０】加えて、各ブロックＢ１〜Ｂ４のビット数
（列数）は、出力データのビット数よりも多く設定され
ているため、ブロックの列数が必要以上に少なくなるこ
とはなく、高レベルなヒット率を維持することができ
る。
（列数）は、出力データのビット数よりも多く設定され
ているため、ブロックの列数が必要以上に少なくなるこ
とはなく、高レベルなヒット率を維持することができ
る。
【００４１】このようにキャッシュミス時には、信号バ
ーＲＡＳをプリチャージし、さらにＤＲＡＭ素子１１〜
１８から低速なアクセス時間ｔRACで出力データＤoutが
得られることになる。このため、ステートマシン２５は
ウェイト信号Ｗaitを発生し、ＣＰＵに待機をかける。
また、セレクタ３６により選択されたラッチ２２ｂに
は、新しい行アドレスＲＡ２が保持される（他のラッチ
２２ａ，２２ｃ，２２ｄ内の値は変化しない。）。
ーＲＡＳをプリチャージし、さらにＤＲＡＭ素子１１〜
１８から低速なアクセス時間ｔRACで出力データＤoutが
得られることになる。このため、ステートマシン２５は
ウェイト信号Ｗaitを発生し、ＣＰＵに待機をかける。
また、セレクタ３６により選択されたラッチ２２ｂに
は、新しい行アドレスＲＡ２が保持される（他のラッチ
２２ａ，２２ｃ，２２ｄ内の値は変化しない。）。
【００４２】このように、キャッシュヒット，キャッシ
ュミス時におけるＤＲＡＭ素子１１〜１８のメモリ管理
をブロックＢ１〜Ｂ４単位で行えるようにしたため、各
ブロックＢ１〜Ｂ４各々が独立して行アドレスに対する
データ群をデータレジスタ３２に格納することができる
ので、エントリー数は４である。その結果、連続する２
つの行アドレスにまたがったプログラムルーチンが繰り
返し実行される場合などにも対応することができ、キャ
ッシュヒット率は向上する。
ュミス時におけるＤＲＡＭ素子１１〜１８のメモリ管理
をブロックＢ１〜Ｂ４単位で行えるようにしたため、各
ブロックＢ１〜Ｂ４各々が独立して行アドレスに対する
データ群をデータレジスタ３２に格納することができる
ので、エントリー数は４である。その結果、連続する２
つの行アドレスにまたがったプログラムルーチンが繰り
返し実行される場合などにも対応することができ、キャ
ッシュヒット率は向上する。
【００４３】なお、この実施の形態ではメモリセルアレ
イ５を４ブロックＢ１〜Ｂ４構成（エントリー数４）と
したが、ブロックの分割数は適当に増減することは勿論
可能である。
イ５を４ブロックＢ１〜Ｂ４構成（エントリー数４）と
したが、ブロックの分割数は適当に増減することは勿論
可能である。
【００４４】
【発明の効果】以上説明したように、この発明の請求項
１ないし請求項１０記載の半導体記憶装置によれば、キ
ャッシュメモリはメインメモリからブロック単位で読み
出された情報を記憶してブロック単位にエントリーでき
るため、キャッシュヒット率を向上させることができ
る。
１ないし請求項１０記載の半導体記憶装置によれば、キ
ャッシュメモリはメインメモリからブロック単位で読み
出された情報を記憶してブロック単位にエントリーでき
るため、キャッシュヒット率を向上させることができ
る。
【００４５】また、この発明の請求項６ないし請求項１
０記載の半導体記憶装置によれば、メインメモリの各ブ
ロックにおける列数は出力データのビット数よりも多く
設定されるため、各ブロックの列数が必要以上に少なく
なることはなく、高レベルなヒット率を維持することが
できる。
０記載の半導体記憶装置によれば、メインメモリの各ブ
ロックにおける列数は出力データのビット数よりも多く
設定されるため、各ブロックの列数が必要以上に少なく
なることはなく、高レベルなヒット率を維持することが
できる。
【図１】 この発明の一実施の形態であるキャッシュ機
能を有するメモリシステムにおけるＤＲＡＭ素子の構成
説明図である。
能を有するメモリシステムにおけるＤＲＡＭ素子の構成
説明図である。
【図２】 図１のＤＲＡＭ素子の詳細な構成説明図であ
る。
る。
【図３】 この発明の一実施の形態であるキャッシュ機
能を有するメモリシステムのブロック構成図である。
能を有するメモリシステムのブロック構成図である。
【図４】 ＤＲＡＭにおける高速アクセス機能を示した
波形図である。
波形図である。
【図５】 従来のキャッシュ機能を有するメモリシステ
ムにおけるＤＲＡＭ素子の構成説明図である。
ムにおけるＤＲＡＭ素子の構成説明図である。
【図６】 従来のキャッシュ機能を有するメモリシステ
ムのブロック構成図である。
ムのブロック構成図である。
【図７】 従来のキャッシュ動作を示す波形図である。
５ メモリセルアレイ、６ センスアンプ、２２ａ〜２
２ｄ ラッチ、２４コンパレータ、３１ａ〜３１ｄ ト
ランスファゲート、３２ａ〜３２ｄ データレジスタ、
３３ａ〜３３ｄ トランスファゲートコントローラ、３
４ａ〜３４ｄブロックデコーダ、３６ セレクタ、ＣＨ
キャッシュヒット信号。
２ｄ ラッチ、２４コンパレータ、３１ａ〜３１ｄ ト
ランスファゲート、３２ａ〜３２ｄ データレジスタ、
３３ａ〜３３ｄ トランスファゲートコントローラ、３
４ａ〜３４ｄブロックデコーダ、３６ セレクタ、ＣＨ
キャッシュヒット信号。
Claims (10)
- 【請求項１】 複数行及び複数列に配列され、各々が情
報を記憶する複数のメモリセルを有し、前記複数のメモ
リセルが複数列単位の複数のブロックに分割されたメイ
ンメモリと、 複数の記憶素子を有し、前記メインメモリからブロック
単位で読み出された情報を記憶するキャッシュメモリ
と、 前記メインメモリと前記キャッシュメモリとの間に接続
され、前記キャッシュメモリ及び前記メインメモリのう
ちいずれか一方へのアクセスを指示するキャッシュ制御
信号に従い、前記メインメモリから読み出された情報の
前記キャッシュメモリへの転送の実行／非実行を制御す
る転送制御手段とを備える、半導体記憶装置。 - 【請求項２】 前記転送制御手段は、前記キャッシュ制
御信号に基づいて活性状態及び非活性状態が制御される
とともに列アドレス信号の一部と行アドレス信号を受け
る選択手段によって前記メインメモリから読み出された
情報を前記キャッシュメモリに転送するか否かを制御さ
れる、請求項１記載の半導体記憶装置。 - 【請求項３】 前記転送制御手段は、前記メインメモリ
の各ブロックにそれぞれが対応した複数の転送部を有
し、各転送部は複数のトランスファゲートを有し、前記
キャシュヒット信号に従い、前記メインメモリからブロ
ック単位で読み出された情報を前記キャッシュメモリに
転送する時に、前記情報が読み出されるメインメモリの
ブロックに対応した転送部の複数のトランスファゲート
が導通状態とされ、残りの転送部の複数のトランスファ
ゲートが非導通状態とされる、請求項２記載の半導体記
憶装置。 - 【請求項４】 前記転送制御手段の各転送部の前記複数
のトランスファゲートは、前記転送部に対応して設けら
れ前記キャッシュ制御信号に基づいて活性状態及び非活
性状態が制御されるとともに列アドレス信号の一部と行
アドレス信号を受けるブロック選択手段によって、導通
状態及び非導通状態が制御される請求項３記載の半導体
記憶装置。 - 【請求項５】 前記キャッシュメモリの各ブロックにお
ける複数の記憶素子は、前記メインメモリの各ブロック
における複数列と同数の複数列に設けられている請求項
３または請求項４記載の半導体記憶装置。 - 【請求項６】 複数行及び複数列に配列され、各々が情
報を記憶する複数のメモリセルを有し、前記複数のメモ
リセルが複数列単位の複数のブロックに分割されたメイ
ンメモリを備え、前記メインメモリの各ブロックにおけ
る列数は、出力データのビット数よりも多く設定され、 複数の記憶素子を有し、前記メインメモリからブロック
単位で読み出された情報を記憶するキャッシュメモリ
と、 前記メインメモリと前記キャッシュメモリとの間に接続
され、前記キャッシュメモリ及び前記メインメモリのう
ちいずれか一方へのアクセスを指示するキャッシュ制御
信号に従い、前記メインメモリから読み出された情報の
前記キャッシュメモリへの転送の実行／非実行を制御す
る転送制御手段とをさらに備える、半導体記憶装置。 - 【請求項７】 前記転送制御手段は、前記キャッシュ制
御信号に基づいて活性状態及び非活性状態が制御される
とともに列アドレス信号の一部と行アドレス信号を受け
る選択手段によって前記メインメモリから読み出された
情報を前記キャッシュメモリに転送するか否かを制御さ
れる、請求項６記載の半導体記憶装置。 - 【請求項８】 前記転送制御手段は、前記メインメモリ
の各ブロックにそれぞれが対応した複数の転送部を有
し、各転送部は複数のトランスファゲートを有し、前記
キャシュヒット信号に従い、前記メインメモリからブロ
ック単位で読み出された情報を前記キャッシュメモリに
転送する時に、前記情報が読み出されるメインメモリの
ブロックに対応した転送部の複数のトランスファゲート
が導通状態とされ、残りの転送部の複数のトランスファ
ゲートが非導通状態とされる、請求項７記載の半導体記
憶装置。 - 【請求項９】 前記転送制御手段の各転送部の前記複数
のトランスファゲートは、前記転送部に対応して設けら
れ前記キャッシュ制御信号に基づいて活性状態及び非活
性状態が制御されるとともに列アドレス信号の一部と行
アドレス信号を受けるブロック選択手段によって、導通
状態及び非導通状態が制御される請求項８記載の半導体
記憶装置。 - 【請求項１０】 前記キャッシュメモリの各ブロックに
おける複数の記憶素子は、前記メインメモリの各ブロッ
クにおける複数列と同数の複数列に設けられている請求
項８または請求項９記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8122019A JPH08297968A (ja) | 1996-05-16 | 1996-05-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8122019A JPH08297968A (ja) | 1996-05-16 | 1996-05-16 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62241054A Division JPS6484492A (en) | 1987-09-26 | 1987-09-26 | Semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08297968A true JPH08297968A (ja) | 1996-11-12 |
Family
ID=14825575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8122019A Pending JPH08297968A (ja) | 1996-05-16 | 1996-05-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08297968A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11120762A (ja) * | 1997-10-15 | 1999-04-30 | Sony Corp | 半導体記憶装置 |
| US7154775B2 (en) | 2002-07-10 | 2006-12-26 | Kabushiki Kaisha Toshiba | Magnetic random access memory |
| US7184326B2 (en) | 2001-11-05 | 2007-02-27 | Renesas Technology Corp. | Semiconductor memory |
-
1996
- 1996-05-16 JP JP8122019A patent/JPH08297968A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11120762A (ja) * | 1997-10-15 | 1999-04-30 | Sony Corp | 半導体記憶装置 |
| US7184326B2 (en) | 2001-11-05 | 2007-02-27 | Renesas Technology Corp. | Semiconductor memory |
| US7262983B2 (en) | 2001-11-05 | 2007-08-28 | Renesas Techonology Corp. | Semiconductor memory |
| KR100884160B1 (ko) * | 2001-11-05 | 2009-02-17 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 기억 장치, 반도체 장치 및 멀티칩 모듈 |
| US7154775B2 (en) | 2002-07-10 | 2006-12-26 | Kabushiki Kaisha Toshiba | Magnetic random access memory |
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