JPH0620476A - 電子的コンピュータ・メモリのためのビット・ライン・スイッチ配列 - Google Patents
電子的コンピュータ・メモリのためのビット・ライン・スイッチ配列Info
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- Memory System Of A Hierarchy Structure (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】 高速、且つ、小型／低コストのコンピュータ
・メモリの提供を目的とする。 【構成】 本願発明に係わるキャッシュ・メモリは行状
に配置され、第１、第２の２つのブロックに分かれてい
る、メモリ・セルを有している。各々のメモリ・セルは
データ信号をストアし、ワード・ライン入力とビット・
ライン入出力がされる。ここで、第１と第３のメモリ・
セルは上記第１のブロックに属し、第２と第４のメモリ
・セルは上記第２のブロックに属している。センス増幅
器／書込みドライバが前記ビット入出力線によってメモ
リ・セルと接続され、データの読出し／書込みを行う。
第１から第４のスイッチに対する前記制御入力は夫々独
立に制御可能であり、例えば第１と第３のスイッチのい
ずれかを開け、第１ブロックにあるメモリ・セルのみを
センス増幅器に接続したり、あるいは、第１と第４のス
イッチを両方とも開けることによって第１、第２のブロ
ックにあるメモリ・セル全部をセンス増幅器に接続した
りする。
・メモリの提供を目的とする。 【構成】 本願発明に係わるキャッシュ・メモリは行状
に配置され、第１、第２の２つのブロックに分かれてい
る、メモリ・セルを有している。各々のメモリ・セルは
データ信号をストアし、ワード・ライン入力とビット・
ライン入出力がされる。ここで、第１と第３のメモリ・
セルは上記第１のブロックに属し、第２と第４のメモリ
・セルは上記第２のブロックに属している。センス増幅
器／書込みドライバが前記ビット入出力線によってメモ
リ・セルと接続され、データの読出し／書込みを行う。
第１から第４のスイッチに対する前記制御入力は夫々独
立に制御可能であり、例えば第１と第３のスイッチのい
ずれかを開け、第１ブロックにあるメモリ・セルのみを
センス増幅器に接続したり、あるいは、第１と第４のス
イッチを両方とも開けることによって第１、第２のブロ
ックにあるメモリ・セル全部をセンス増幅器に接続した
りする。
Description
【０００１】
【産業上の利用分野】本発明は電子的コンピュータ・メ
モリに関する。電子的コンピュータ・メモリは中央処理
ユニットにより使用されるデータ及び命令を格納する。
性能の向上のために、電子的コンピュータ・メモリは大
サイズ、高速性、及び低コストを要求される。
モリに関する。電子的コンピュータ・メモリは中央処理
ユニットにより使用されるデータ及び命令を格納する。
性能の向上のために、電子的コンピュータ・メモリは大
サイズ、高速性、及び低コストを要求される。
【０００２】
【従来の技術】良好な性能を獲得するために電子的コン
ピュータ・メモリを複数のレベルのメモリ階層に構成す
ることが知られている。例えば、第１のメモリ・レベル
（Ｌ１）は中央処理ユニットと直接通信し、メモリ・セ
ル当たり高コストである小サイズ、高速の電子的コンピ
ュータ・メモリで構成される。第２のメモリ・レベル
（Ｌ２）は第１のメモリ・レベルと通信するが、中央処
理ユニットとは直接通信することはなく、メモリ・セル
当たり低コストである大サイズ、低速の電子的コンピュ
ータ・メモリで構成される。必要に応じて第２のメモリ
・レベルと通信する第３のメモリ・レベル（Ｌ３）が備
えられ、これは第１のメモリ・レベルとはオプション的
に通信するが中央処理ユニットとは直接的には通信せ
ず、大サイズではあるがメモリ・セル当たり低コストで
ある低速な電子的コンピュータ・メモリで構成される。
更に必要に応じてメモリ・レベルが設けられても良い。
ピュータ・メモリを複数のレベルのメモリ階層に構成す
ることが知られている。例えば、第１のメモリ・レベル
（Ｌ１）は中央処理ユニットと直接通信し、メモリ・セ
ル当たり高コストである小サイズ、高速の電子的コンピ
ュータ・メモリで構成される。第２のメモリ・レベル
（Ｌ２）は第１のメモリ・レベルと通信するが、中央処
理ユニットとは直接通信することはなく、メモリ・セル
当たり低コストである大サイズ、低速の電子的コンピュ
ータ・メモリで構成される。必要に応じて第２のメモリ
・レベルと通信する第３のメモリ・レベル（Ｌ３）が備
えられ、これは第１のメモリ・レベルとはオプション的
に通信するが中央処理ユニットとは直接的には通信せ
ず、大サイズではあるがメモリ・セル当たり低コストで
ある低速な電子的コンピュータ・メモリで構成される。
更に必要に応じてメモリ・レベルが設けられても良い。
【０００３】第１のメモリ・レベルは一般に、セット・
アソシエイティブ・キャッシュ・メモリである。高速性
を確保するためにキャッシュ・メモリはメモリ・セルの
２個以上のカラムに跨って広がる大センス増幅器及び書
込みドライバを含む（すなわちこれらは２個以上のビッ
ト／センス・ラインに跨り広がる）。セット・アソシエ
イティブ・キャッシュ・メモリにおいて、中央処理ユニ
ットによるアクセスは２個以上のキャッシュ・ブロック
の一部を含むメモリ・セル・セットへのアクセスを含
む。ここで一方のブロックのみが所望のデータ或いは命
令を含む。第１のメモリ・レベルからより高度なメモリ
・レベルへのアクセスは、所望のデータ或いは命令を含
む全ての単一のキャッシュ・ブロックに対するアクセス
を含む。
アソシエイティブ・キャッシュ・メモリである。高速性
を確保するためにキャッシュ・メモリはメモリ・セルの
２個以上のカラムに跨って広がる大センス増幅器及び書
込みドライバを含む（すなわちこれらは２個以上のビッ
ト／センス・ラインに跨り広がる）。セット・アソシエ
イティブ・キャッシュ・メモリにおいて、中央処理ユニ
ットによるアクセスは２個以上のキャッシュ・ブロック
の一部を含むメモリ・セル・セットへのアクセスを含
む。ここで一方のブロックのみが所望のデータ或いは命
令を含む。第１のメモリ・レベルからより高度なメモリ
・レベルへのアクセスは、所望のデータ或いは命令を含
む全ての単一のキャッシュ・ブロックに対するアクセス
を含む。
【０００４】高速な中央処理ユニットのアクセスに対応
するセット・アソシエイティブなキャッシュ・メモリの
設計は、より高速なメモリ・レベルに対するアクセス速
度を低下させたり、或いはより高度なメモリ・レベルに
対するアクセス速度の低下を回避するために、コスト的
に高価な追加回路を必要とする。
するセット・アソシエイティブなキャッシュ・メモリの
設計は、より高速なメモリ・レベルに対するアクセス速
度を低下させたり、或いはより高度なメモリ・レベルに
対するアクセス速度の低下を回避するために、コスト的
に高価な追加回路を必要とする。
【０００５】
【発明が解決しようとする課題】本発明の目的は、中央
処理ユニットへのアクセス、及びより高度なメモリ・レ
ベルへのアクセスが高速に達成可能な電子的コンピュー
タ・メモリを提供する。
処理ユニットへのアクセス、及びより高度なメモリ・レ
ベルへのアクセスが高速に達成可能な電子的コンピュー
タ・メモリを提供する。
【０００６】本発明の別の目的は、中央処理ユニットへ
のアクセス、及びより高度なメモリ・レベルへのアクセ
スが高速、且つ小型、低コストの回路設計で達成可能な
電子的コンピュータ・メモリを提供する。
のアクセス、及びより高度なメモリ・レベルへのアクセ
スが高速、且つ小型、低コストの回路設計で達成可能な
電子的コンピュータ・メモリを提供する。
【０００７】
【課題を解決するための手段】本発明によれば、電子的
コンピュータ・メモリはメモリ・セル配列から構成され
る。各メモリ・セルはデータ信号を記憶し、各メモリ・
セルは少なくとも１ワード・ライン入力と、少なくとも
１ビットのライン出力を有する。少なくとも１ワードの
ラインは、少なくとも第１、第２、第３及び第４のメモ
リ・セルのワード・ライン入力に接続される。第１及び
第２のセンス増幅器がメモリ・セルからデータを読出す
ために提供される。
コンピュータ・メモリはメモリ・セル配列から構成され
る。各メモリ・セルはデータ信号を記憶し、各メモリ・
セルは少なくとも１ワード・ライン入力と、少なくとも
１ビットのライン出力を有する。少なくとも１ワードの
ラインは、少なくとも第１、第２、第３及び第４のメモ
リ・セルのワード・ライン入力に接続される。第１及び
第２のセンス増幅器がメモリ・セルからデータを読出す
ために提供される。
【０００８】第１、第２、第３及び第４のスイッチが提
供され、各々は制御入力を有する。第１のスイッチは第
１のメモリ・セルのビット・ライン出力を、第１のセン
ス増幅器に開閉式に接続する。第２のスイッチは第２の
メモリ・セルのビット・ライン出力を、第１のセンス増
幅器に開閉式に接続する。第３のスイッチは第３のメモ
リ・セルのビット・ライン出力を、第２のセンス増幅器
に開閉式に接続し、第４のスイッチは第４のメモリ・セ
ルのビット・ライン出力を、第２のセンス増幅器に開閉
式に接続する。第１、第２、第３及び第４のスイッチの
制御入力は独立にアクチュエートされる。
供され、各々は制御入力を有する。第１のスイッチは第
１のメモリ・セルのビット・ライン出力を、第１のセン
ス増幅器に開閉式に接続する。第２のスイッチは第２の
メモリ・セルのビット・ライン出力を、第１のセンス増
幅器に開閉式に接続する。第３のスイッチは第３のメモ
リ・セルのビット・ライン出力を、第２のセンス増幅器
に開閉式に接続し、第４のスイッチは第４のメモリ・セ
ルのビット・ライン出力を、第２のセンス増幅器に開閉
式に接続する。第１、第２、第３及び第４のスイッチの
制御入力は独立にアクチュエートされる。
【０００９】本発明の別の側面によれば、電子的コンピ
ュータ・メモリは各々が少なくとも１ビットのライン入
力を有するメモリ・セル配列を含む。データをメモリ・
セルに書込むために、第１及び第２の書込みドライバが
提供される。第１のスイッチは第１のメモリ・セルのビ
ット・ライン入力を、第１の書込みドライバに開閉式に
接続する。第２のスイッチは第２のメモリ・セルのビッ
ト・ライン入力を、第１の書込みドライバに開閉式に接
続する。第３のスイッチは第３のメモリ・セルのビット
・ライン入力を、第２の書込みドライバに開閉式に接続
し、第４のスイッチは第４のメモリ・セルのビット・ラ
イン入力を、第２の書込みドライバに開閉式に接続す
る。第１、第２、第３及び第４のスイッチの制御入力は
独立にアクチュエートされる。
ュータ・メモリは各々が少なくとも１ビットのライン入
力を有するメモリ・セル配列を含む。データをメモリ・
セルに書込むために、第１及び第２の書込みドライバが
提供される。第１のスイッチは第１のメモリ・セルのビ
ット・ライン入力を、第１の書込みドライバに開閉式に
接続する。第２のスイッチは第２のメモリ・セルのビッ
ト・ライン入力を、第１の書込みドライバに開閉式に接
続する。第３のスイッチは第３のメモリ・セルのビット
・ライン入力を、第２の書込みドライバに開閉式に接続
し、第４のスイッチは第４のメモリ・セルのビット・ラ
イン入力を、第２の書込みドライバに開閉式に接続す
る。第１、第２、第３及び第４のスイッチの制御入力は
独立にアクチュエートされる。
【００１０】電子的コンピュータ・メモリは更に第１及
び第３のスイッチ、或いは第１及び第４のスイッチを独
立にアクチュエートするためのアドレス・デコーディン
グ手段を含む。
び第３のスイッチ、或いは第１及び第４のスイッチを独
立にアクチュエートするためのアドレス・デコーディン
グ手段を含む。
【００１１】例えば、各メモリ・セルは２ビットのライ
ン入力及び／或いは２ビットのライン出力を有する。
ン入力及び／或いは２ビットのライン出力を有する。
【００１２】電子的コンピュータ・メモリは更に、第１
及び第３のスイッチを独立にアクチュエートすることに
より、第１のキャッシュ・ブロックに内在するメモリ・
セルだけをセンス増幅器に接続するか、或いは第１及び
第４のスイッチを独立にアクチュエートすることによ
り、第１及び第２のキャッシュ・ブロックの両方に内在
するメモリ・セルをセンス増幅器に接続するかを選択可
能な選択手段を含む。
及び第３のスイッチを独立にアクチュエートすることに
より、第１のキャッシュ・ブロックに内在するメモリ・
セルだけをセンス増幅器に接続するか、或いは第１及び
第４のスイッチを独立にアクチュエートすることによ
り、第１及び第２のキャッシュ・ブロックの両方に内在
するメモリ・セルをセンス増幅器に接続するかを選択可
能な選択手段を含む。
【００１３】選択手段は更に、第２及び第４のスイッチ
を独立にアクチュエートすることにより、第２のキャッ
シュ・ブロックに内在するメモリ・セルだけをセンス増
幅器に接続するか、或いは第２及び第３のスイッチを独
立にアクチュエートすることにより、第１及び第２のキ
ャッシュ・ブロックの両方に内在するメモリ・セルをセ
ンス増幅器に接続するかを選択可能な選択手段を含む。
を独立にアクチュエートすることにより、第２のキャッ
シュ・ブロックに内在するメモリ・セルだけをセンス増
幅器に接続するか、或いは第２及び第３のスイッチを独
立にアクチュエートすることにより、第１及び第２のキ
ャッシュ・ブロックの両方に内在するメモリ・セルをセ
ンス増幅器に接続するかを選択可能な選択手段を含む。
【００１４】本発明の別の側面によれば、メモリ・セル
の各行はＭブロックのメモリ・セルを含む。（典型的に
はキャッシュ・"ブロック"或いはキャッシュ・"ライン"
はキャッシュ・アクセス・ミスが発生した時に、より高
度なメモリ・レベルから置換されるキャッシュ・メモリ
のユニットである。）メモリ・セルの各ブロックはＮ個
のメモリ・セルを含む。コンピュータ・メモリはデータ
をメモリ・セルから読出すためのＮ個のセンス増幅器を
含む。コンピュータ・メモリはまた、Ｍ×Ｎ個のスイッ
チを含む。各スイッチは行当たり１個のメモリ・セルだ
けのビット・ライン出力を１個のセンス増幅器に開閉式
に接続する。各スイッチは制御入力を有する。スイッチ
の制御入力は独立にアクチュエートされる。選択手段が
提供され、第１のグループのスイッチを独立にアクチュ
エートし、ブロック内のＮ個のメモリ・セルをセンス増
幅器に接続するか、第２のグループのスイッチを独立に
アクチュエートし、Ｍブロックの各々におけるＮ／Ｍ個
のメモリ・セルをセンス増幅器に接続するかを選択でき
る。
の各行はＭブロックのメモリ・セルを含む。（典型的に
はキャッシュ・"ブロック"或いはキャッシュ・"ライン"
はキャッシュ・アクセス・ミスが発生した時に、より高
度なメモリ・レベルから置換されるキャッシュ・メモリ
のユニットである。）メモリ・セルの各ブロックはＮ個
のメモリ・セルを含む。コンピュータ・メモリはデータ
をメモリ・セルから読出すためのＮ個のセンス増幅器を
含む。コンピュータ・メモリはまた、Ｍ×Ｎ個のスイッ
チを含む。各スイッチは行当たり１個のメモリ・セルだ
けのビット・ライン出力を１個のセンス増幅器に開閉式
に接続する。各スイッチは制御入力を有する。スイッチ
の制御入力は独立にアクチュエートされる。選択手段が
提供され、第１のグループのスイッチを独立にアクチュ
エートし、ブロック内のＮ個のメモリ・セルをセンス増
幅器に接続するか、第２のグループのスイッチを独立に
アクチュエートし、Ｍブロックの各々におけるＮ／Ｍ個
のメモリ・セルをセンス増幅器に接続するかを選択でき
る。
【００１５】本発明による電子的コンピュータ・メモリ
によれば、メモリ・セルを独立にアクチェート可能なス
イッチを介しセンス増幅器（或いは書込みドライバ）に
接続することにより、中央処理ユニットへのアクセス、
及びより高度なメモリ・レベルへのアクセスが高速、且
つ小型、低コストな回路設計により達成可能となる。
によれば、メモリ・セルを独立にアクチェート可能なス
イッチを介しセンス増幅器（或いは書込みドライバ）に
接続することにより、中央処理ユニットへのアクセス、
及びより高度なメモリ・レベルへのアクセスが高速、且
つ小型、低コストな回路設計により達成可能となる。
【００１６】
【実施例】図１は本発明による電子的コンピュータ・メ
モリの例のブロック図である。電子的コンピュータ・メ
モリはメモリ・セル１０Ａ、１０Ｂ、１０Ｃ及び１０Ｄ
を含む。各メモリ・セル１０はデータ信号を記憶する。
各メモリ・セルは少なくとも１ワード・ライン入力１２
及び少なくとも１ビット・ライン出力及び／或いはビッ
ト・ライン入力１４を有する。
モリの例のブロック図である。電子的コンピュータ・メ
モリはメモリ・セル１０Ａ、１０Ｂ、１０Ｃ及び１０Ｄ
を含む。各メモリ・セル１０はデータ信号を記憶する。
各メモリ・セルは少なくとも１ワード・ライン入力１２
及び少なくとも１ビット・ライン出力及び／或いはビッ
ト・ライン入力１４を有する。
【００１７】図２はメモリ・セル１０の例を示し、６個
の電界効果トランジスタを含む。例えば、電界効果トラ
ンジスタ１６はＮチャネルであり、電界効果トランジス
タ１８はＰチャネルである。メモリ・セルはノード２０
に高電圧を、ノード２２に低電圧を有する第１の状態、
或いはノード２２に高電圧を、ノード２０に低電圧を有
する第２の状態の形式においてデータ信号を記憶する。
スイッチング電界効果トランジスタ２４は適切な信号が
ワード・ライン入力２９に供給される時に、ノード２０
及び２２をビット・ライン入力／出力２６及び２８にそ
れぞれ接続する。
の電界効果トランジスタを含む。例えば、電界効果トラ
ンジスタ１６はＮチャネルであり、電界効果トランジス
タ１８はＰチャネルである。メモリ・セルはノード２０
に高電圧を、ノード２２に低電圧を有する第１の状態、
或いはノード２２に高電圧を、ノード２０に低電圧を有
する第２の状態の形式においてデータ信号を記憶する。
スイッチング電界効果トランジスタ２４は適切な信号が
ワード・ライン入力２９に供給される時に、ノード２０
及び２２をビット・ライン入力／出力２６及び２８にそ
れぞれ接続する。
【００１８】図１に戻り、少なくとも１ワード・ライン
３０は少なくとも第１、第２、第３及び第４のメモリ・
セル１０Ａ、１０Ｂ、１０Ｃ及び１０Ｄのワード・ライ
ン入力１２に接続される。データをメモリ・セルから読
出すために、或いはそこに書込むために、第１のセンス
増幅器或いは書込みドライバ３２が提供される。またデ
ータをメモリ・セルから読出すために、或いはそこに書
込むために、第２のセンス増幅器或いは書込みドライバ
３４が提供される。
３０は少なくとも第１、第２、第３及び第４のメモリ・
セル１０Ａ、１０Ｂ、１０Ｃ及び１０Ｄのワード・ライ
ン入力１２に接続される。データをメモリ・セルから読
出すために、或いはそこに書込むために、第１のセンス
増幅器或いは書込みドライバ３２が提供される。またデ
ータをメモリ・セルから読出すために、或いはそこに書
込むために、第２のセンス増幅器或いは書込みドライバ
３４が提供される。
【００１９】第１のスイッチ３６は第１のメモリ・セル
１０Ａのビット・ライン出力／入力１４を、第１のセン
ス増幅器或いは書込みドライバ３２に開閉式に接続する
ために提供される。第１のスイッチ３６は制御入力３８
を有する。第２のスイッチ４０は第２のメモリ・セル１
０Ｂのビット・ライン出力／入力１４を、第１のセンス
増幅器或いは書込みドライバ３２に開閉式に接続するた
めに提供される。第２のスイッチ４０は制御入力４２を
有する。第３のスイッチ４４は第３のメモリ・セル１０
Ｃのビット・ライン出力／入力１４を、第２のセンス増
幅器或いは書込みドライバ３４に開閉式に接続するため
に提供される。第３のスイッチ４４は制御入力４６を有
する。第４のスイッチ４８は第４のメモリ・セル１０Ｄ
のビット・ライン出力／入力１４を、第２のセンス増幅
器或いは書込みドライバ３４に開閉式に接続するために
提供される。第４のスイッチ４８は制御入力５０を有す
る。図１に示されるように第１、第２、第３及び第４の
スイッチ３６、４０、４４及び４８は独立にアクセス可
能である。
１０Ａのビット・ライン出力／入力１４を、第１のセン
ス増幅器或いは書込みドライバ３２に開閉式に接続する
ために提供される。第１のスイッチ３６は制御入力３８
を有する。第２のスイッチ４０は第２のメモリ・セル１
０Ｂのビット・ライン出力／入力１４を、第１のセンス
増幅器或いは書込みドライバ３２に開閉式に接続するた
めに提供される。第２のスイッチ４０は制御入力４２を
有する。第３のスイッチ４４は第３のメモリ・セル１０
Ｃのビット・ライン出力／入力１４を、第２のセンス増
幅器或いは書込みドライバ３４に開閉式に接続するため
に提供される。第３のスイッチ４４は制御入力４６を有
する。第４のスイッチ４８は第４のメモリ・セル１０Ｄ
のビット・ライン出力／入力１４を、第２のセンス増幅
器或いは書込みドライバ３４に開閉式に接続するために
提供される。第４のスイッチ４８は制御入力５０を有す
る。図１に示されるように第１、第２、第３及び第４の
スイッチ３６、４０、４４及び４８は独立にアクセス可
能である。
【００２０】図３はスイッチ３６、４０、４４或いは４
８の例を示す図である。この例ではスイッチは単一の電
界効果トランジスタ５２を含み、ゲート５３は制御入力
を形成する。他の適切なスイッチも使用可能である。
８の例を示す図である。この例ではスイッチは単一の電
界効果トランジスタ５２を含み、ゲート５３は制御入力
を形成する。他の適切なスイッチも使用可能である。
【００２１】図４はセンス増幅器３２或いは３４の例を
示す。この例ではセンス増幅器はクロス結合された電界
効果トランジスタ５４を含む。データ信号はセンス増幅
器に読込まれ、増幅されたデータ信号はセンス増幅器の
ノード５６から読出される。
示す。この例ではセンス増幅器はクロス結合された電界
効果トランジスタ５４を含む。データ信号はセンス増幅
器に読込まれ、増幅されたデータ信号はセンス増幅器の
ノード５６から読出される。
【００２２】図５は書込みドライバ３２或いは３４の例
を示す。この例では書込みドライバはＮチャネルの電界
効果トランジスタ５８、及びＰチャネルの電界効果トラ
ンジスタ６０を含む。"真"及び"相補"出力６２及び６４
はそれぞれ、入力６６におけるデータ及び入力６６のデ
ータの相補を表す信号を提供する。
を示す。この例では書込みドライバはＮチャネルの電界
効果トランジスタ５８、及びＰチャネルの電界効果トラ
ンジスタ６０を含む。"真"及び"相補"出力６２及び６４
はそれぞれ、入力６６におけるデータ及び入力６６のデ
ータの相補を表す信号を提供する。
【００２３】図６はアドレス・デコーダの例を示す。こ
の例ではアドレス・デコーダは入力６８、７０、７２及
び７４、及び出力Ｍ、Ｎ、Ｏ及びＰを含む。出力Ｍ、
Ｎ、Ｏ及びＰはそれぞれ、図１のスイッチ３６、４４、
４０及び４８の制御入力３８、４６、４２及び５０に接
続される。アドレス・デコーダの入力６８に信号を提供
することにより、第１及び第３のスイッチ３６及び４４
がアクチュエートされる。アドレス・デコーダの入力７
０に信号を提供することにより、第１及び第４のスイッ
チ３６及び４８がアクチュエートされる。アドレス・デ
コーダ入力７２に信号を提供することにより、第２及び
第４のスイッチ４０及び４８をアクチュエートし、また
アドレス・デコーダ入力７４に信号を提供することによ
り、第２及び第３のスイッチ４０及び４４がアクチュエ
ートされる。
の例ではアドレス・デコーダは入力６８、７０、７２及
び７４、及び出力Ｍ、Ｎ、Ｏ及びＰを含む。出力Ｍ、
Ｎ、Ｏ及びＰはそれぞれ、図１のスイッチ３６、４４、
４０及び４８の制御入力３８、４６、４２及び５０に接
続される。アドレス・デコーダの入力６８に信号を提供
することにより、第１及び第３のスイッチ３６及び４４
がアクチュエートされる。アドレス・デコーダの入力７
０に信号を提供することにより、第１及び第４のスイッ
チ３６及び４８がアクチュエートされる。アドレス・デ
コーダ入力７２に信号を提供することにより、第２及び
第４のスイッチ４０及び４８をアクチュエートし、また
アドレス・デコーダ入力７４に信号を提供することによ
り、第２及び第３のスイッチ４０及び４４がアクチュエ
ートされる。
【００２４】図１のメモリ・セル１０がキャッシュ・メ
モリの行の全て或いは一部を形成する場合、第１及び第
３のメモリ・セル１０Ａ及び１０Ｃはメモリ・セルの第
１のブロックに含まれ、第２及び第４のメモリ・セル１
０Ｂ及び１０Ｄはメモリ・セルの第２のブロックに含ま
れる。（前述のように、典型的にはキャッシュ・ "ブロ
ック" はキャッシュ・アクセス・ミスが生じた時に、よ
り高度なメモリ・レベルから置換されるキャッシュ・メ
モリのユニットである。）この場合、図６のアドレス・
デコーダは第１及び第３のスイッチ３６及び４４を独立
にアクセスすることにより、第１のブロック内のメモリ
・セルだけをセンス増幅器３２及び３４に接続するか、
或いは第１及び第４のスイッチ３６及び４８を独立にア
クチュエートすることにより、第１及び第２のブロック
の両方に内在するメモリ・セルをセンス増幅器３２及び
３４に接続するかを選択するための選択手段を形成す
る。
モリの行の全て或いは一部を形成する場合、第１及び第
３のメモリ・セル１０Ａ及び１０Ｃはメモリ・セルの第
１のブロックに含まれ、第２及び第４のメモリ・セル１
０Ｂ及び１０Ｄはメモリ・セルの第２のブロックに含ま
れる。（前述のように、典型的にはキャッシュ・ "ブロ
ック" はキャッシュ・アクセス・ミスが生じた時に、よ
り高度なメモリ・レベルから置換されるキャッシュ・メ
モリのユニットである。）この場合、図６のアドレス・
デコーダは第１及び第３のスイッチ３６及び４４を独立
にアクセスすることにより、第１のブロック内のメモリ
・セルだけをセンス増幅器３２及び３４に接続するか、
或いは第１及び第４のスイッチ３６及び４８を独立にア
クチュエートすることにより、第１及び第２のブロック
の両方に内在するメモリ・セルをセンス増幅器３２及び
３４に接続するかを選択するための選択手段を形成す
る。
【００２５】図７乃至図８は本発明による電子的コンピ
ュータ・メモリの実施例のブロック図である。好適なメ
モリ階層において、中央処理ユニット（ＣＰＵ）に最も
近く、またそれによりアクセスされる第１のメモリ・レ
ベル（Ｌ１）は、スタティック・ランダム・アクセス・
メモリ（ＳＲＡＭ）・キャッシュにより構成され、遅延
選択、４重セット・アソシエイティブ配列として構成さ
れる。第２のメモリ・レベル（Ｌ２）はダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）を含み、キャ
ッシュ・ミスに際し、第１のメモリ・レベルが再ロード
される１バックアップ・メモリに相当する。この例では
第１のメモリ・レベル或いは第２のメモリ・レベルは、
第３のメモリ・レベル（Ｌ３）を形成する主メモリから
再ロードされる。第１及び第２のメモリ・レベルは好適
には１チップ上に集積されるが、それに限るものではな
い。典型的なメモリは目的とする容量に従い、１個以上
のこうしたチップから構成される。
ュータ・メモリの実施例のブロック図である。好適なメ
モリ階層において、中央処理ユニット（ＣＰＵ）に最も
近く、またそれによりアクセスされる第１のメモリ・レ
ベル（Ｌ１）は、スタティック・ランダム・アクセス・
メモリ（ＳＲＡＭ）・キャッシュにより構成され、遅延
選択、４重セット・アソシエイティブ配列として構成さ
れる。第２のメモリ・レベル（Ｌ２）はダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）を含み、キャ
ッシュ・ミスに際し、第１のメモリ・レベルが再ロード
される１バックアップ・メモリに相当する。この例では
第１のメモリ・レベル或いは第２のメモリ・レベルは、
第３のメモリ・レベル（Ｌ３）を形成する主メモリから
再ロードされる。第１及び第２のメモリ・レベルは好適
には１チップ上に集積されるが、それに限るものではな
い。典型的なメモリは目的とする容量に従い、１個以上
のこうしたチップから構成される。
【００２６】こうしたメモリ階層は、例えば１９９２年
１月２４日出願の米国特許第８３６３０６号 "Electron
ic Computer Memory System Having Multiple Width、H
ighSpeed Communication Buffer．" で述べられてい
る。
１月２４日出願の米国特許第８３６３０６号 "Electron
ic Computer Memory System Having Multiple Width、H
ighSpeed Communication Buffer．" で述べられてい
る。
【００２７】本発明をより理解し、また本発明の全体的
な機能を示すために特定のセットのパラメータを有する
好適な実施例が説明される。
な機能を示すために特定のセットのパラメータを有する
好適な実施例が説明される。
【００２８】図７乃至図８を参照すると、第１のメモリ
・レベルは８個の同一チップを使用した２５６０００
（２５６Ｋ）バイトのスタティック・ランダム・アクセ
ス・メモリ・セル配列７８を含む。各チップはフルチッ
プの一部である２５６Ｋビットのスタティック・ランダ
ム・アクセス・メモリ配列を含む。スタティック・ラン
ダム・アクセス・メモリは例えば、T．Chappell、B.Cha
ppell、S．Schuster、J．Allan、S．Klepner、R．Joshi
及びR．Franchによる"A 2-ns Cycle、3.8-nsAccess 512
-kb CMOS ECL SRAM with a Fully Pipelined Architect
ure"（IEEEJournal of Solid-State Circuits、Volume
26、No．11、November 1991、pages1577-1585、ISSCC91
Digest of Technical Papers、February 13-15、199
1、San Francisco、pages 50-51）において説明される
ものと類似の機構を有する。
・レベルは８個の同一チップを使用した２５６０００
（２５６Ｋ）バイトのスタティック・ランダム・アクセ
ス・メモリ・セル配列７８を含む。各チップはフルチッ
プの一部である２５６Ｋビットのスタティック・ランダ
ム・アクセス・メモリ配列を含む。スタティック・ラン
ダム・アクセス・メモリは例えば、T．Chappell、B.Cha
ppell、S．Schuster、J．Allan、S．Klepner、R．Joshi
及びR．Franchによる"A 2-ns Cycle、3.8-nsAccess 512
-kb CMOS ECL SRAM with a Fully Pipelined Architect
ure"（IEEEJournal of Solid-State Circuits、Volume
26、No．11、November 1991、pages1577-1585、ISSCC91
Digest of Technical Papers、February 13-15、199
1、San Francisco、pages 50-51）において説明される
ものと類似の機構を有する。
【００２９】キャッシュは各々が２５６バイトのキャッ
シュ・ブロックを使用する４重セット・アソシエイティ
ブの遅延選択配列として構成される。各キャッシュ・ブ
ロックはキャッシュの一部であり、そこには主メモリな
どのより高レベルのメモリからの連続するバイト（この
例では２５６連続バイト）を含むグループのデータが記
憶される。この設計はストア・イン・キャッシュ方式で
ある。ストア・スルー・キャッシュ方式も使用可能であ
るが、こうしたシステムにおいては一般的ではなく本実
施例でも使用しない。ここで中央処理ユニットによりア
クセスされる目的の論理ワード（ＬＷ）はダブル・ワー
ド（ＤＷ）であり、８個の各チップからの８ビットによ
り形成される８バイトを含む。
シュ・ブロックを使用する４重セット・アソシエイティ
ブの遅延選択配列として構成される。各キャッシュ・ブ
ロックはキャッシュの一部であり、そこには主メモリな
どのより高レベルのメモリからの連続するバイト（この
例では２５６連続バイト）を含むグループのデータが記
憶される。この設計はストア・イン・キャッシュ方式で
ある。ストア・スルー・キャッシュ方式も使用可能であ
るが、こうしたシステムにおいては一般的ではなく本実
施例でも使用しない。ここで中央処理ユニットによりア
クセスされる目的の論理ワード（ＬＷ）はダブル・ワー
ド（ＤＷ）であり、８個の各チップからの８ビットによ
り形成される８バイトを含む。
【００３０】スタティック・ランダム・アクセス・メモ
リ・セル配列７８は行当たり１０２４メモリ・セルを含
む２５６行の配列として構成される。メモリ・セルの各
行は１ワード・ライン８０を提供され、メモリ・セルの
各列は１ビット／センス・ライン（或いは１ビット／セ
ンス・ライン"真"／"相補"対）を提供される。図７乃至
図８では各ライン８２は８ビット／センス・ライン（或
いは８ビット／センス・ライン"真"／"相補"対）を表
す。高速、且つ高密度を獲得するためにいくつかのセル
（ビット／センス・ライン）に跨る大容量の高集積セン
ス増幅器が要求される。従って、使用可能なセンス増幅
器の数は行当たりのメモリ・セル数の４分の１から８分
の１の範囲となる。例えば実施例では、１０２４個のメ
モリ・セルを含む１行当たり、２５６個のセンス増幅器
を使用する。
リ・セル配列７８は行当たり１０２４メモリ・セルを含
む２５６行の配列として構成される。メモリ・セルの各
行は１ワード・ライン８０を提供され、メモリ・セルの
各列は１ビット／センス・ライン（或いは１ビット／セ
ンス・ライン"真"／"相補"対）を提供される。図７乃至
図８では各ライン８２は８ビット／センス・ライン（或
いは８ビット／センス・ライン"真"／"相補"対）を表
す。高速、且つ高密度を獲得するためにいくつかのセル
（ビット／センス・ライン）に跨る大容量の高集積セン
ス増幅器が要求される。従って、使用可能なセンス増幅
器の数は行当たりのメモリ・セル数の４分の１から８分
の１の範囲となる。例えば実施例では、１０２４個のメ
モリ・セルを含む１行当たり、２５６個のセンス増幅器
を使用する。
【００３１】高速の再ロード機能を有する４重セット・
アソシエイティブ、遅延選択キャッシュ設計を達成する
ために、セット・アソシエイティビティ、ブロック・サ
イズ、論理ワード・サイズ、及び配列構成の間にある関
係が必要となる。この設計を達成するために、記憶ビッ
トのマッピングが次に適切な方法で実行されねばならな
い。特定の条件において、非常に単純なマッピング及び
配列構成が可能である。これらの条件とはセット・アソ
シエイティビティＳを有するキャッシュにおいて、Ｂbl
バイトのフル・ブロックをＮc チップ上にαサイクルの
間にロード及びアンロードすることを望むか否かであ
り、望む場合には行当たりのビット数ｂr（各物理的ワ
ード・ライン上のビット数）は数式１を満足しなければ
ならない。
アソシエイティブ、遅延選択キャッシュ設計を達成する
ために、セット・アソシエイティビティ、ブロック・サ
イズ、論理ワード・サイズ、及び配列構成の間にある関
係が必要となる。この設計を達成するために、記憶ビッ
トのマッピングが次に適切な方法で実行されねばならな
い。特定の条件において、非常に単純なマッピング及び
配列構成が可能である。これらの条件とはセット・アソ
シエイティビティＳを有するキャッシュにおいて、Ｂbl
バイトのフル・ブロックをＮc チップ上にαサイクルの
間にロード及びアンロードすることを望むか否かであ
り、望む場合には行当たりのビット数ｂr（各物理的ワ
ード・ライン上のビット数）は数式１を満足しなければ
ならない。
【数１】br ≧ 8 S Bbl / α Nc = S bbl / α Nc
【００３２】ここでｂbl＝８Ｂblであり、配列の上部或
いは下部のどちらかにおいて使用可能なセンス増幅器の
数は、数式１における最小値ｂr 以上でなければならな
い。センス増幅器は合同クラスからの４ダブル・ワード
をセンスするか、再ロード・パスにおけるブロックをセ
ンスする。
いは下部のどちらかにおいて使用可能なセンス増幅器の
数は、数式１における最小値ｂr 以上でなければならな
い。センス増幅器は合同クラスからの４ダブル・ワード
をセンスするか、再ロード・パスにおけるブロックをセ
ンスする。
【００３３】実施例ではＳ＝４、Ｎc＝８チップ、Ｂbl
＝２５６バイト、α＝１サイクル であり、単純なマッ
ピングでは行当たりｂr ≧１０２４ビット、及び最小１
０２４個のセンス増幅器が必要となる。実施例では行当
たり１０２４の最小ビット数を有するが、２５６個のセ
ンス増幅器しか有さない。従って、単純なマッピングは
可能ではない。その結果、セット・アソシエイティブ、
遅延選択設計による高速再ロード・バンド幅を達成する
ためには、異なるより複雑なタイプのマッピングが必要
とされ、これは"ラテン式正方"マッピングと称される。
（例えばMatick、R．E．らによる"Functional cache fo
r improved system performance．"（IBMJournal of Re
search and Development、Vol．33、No．1、January 19
89、pages15-32．参照））
＝２５６バイト、α＝１サイクル であり、単純なマッ
ピングでは行当たりｂr ≧１０２４ビット、及び最小１
０２４個のセンス増幅器が必要となる。実施例では行当
たり１０２４の最小ビット数を有するが、２５６個のセ
ンス増幅器しか有さない。従って、単純なマッピングは
可能ではない。その結果、セット・アソシエイティブ、
遅延選択設計による高速再ロード・バンド幅を達成する
ためには、異なるより複雑なタイプのマッピングが必要
とされ、これは"ラテン式正方"マッピングと称される。
（例えばMatick、R．E．らによる"Functional cache fo
r improved system performance．"（IBMJournal of Re
search and Development、Vol．33、No．1、January 19
89、pages15-32．参照））
【００３４】次に図９に示されるラテン式正方マッピン
グの拡張的使用を説明する。キャッシュ・ブロックＡ、
Ｂ、Ｃ及びＤ上の指標０、１、２及び３は、論理ワード
境界を表し、この場合には８バイトのダブル・ワードで
ある。
グの拡張的使用を説明する。キャッシュ・ブロックＡ、
Ｂ、Ｃ及びＤ上の指標０、１、２及び３は、論理ワード
境界を表し、この場合には８バイトのダブル・ワードで
ある。
【００３５】２つのタイプの合同クラスが定義され、一
方は行に、他方は列に対応する。典型的なセット・アソ
シエイティブ、遅延選択キャッシュ設計において使用さ
れる通常の合同クラスの指定は、図９の行を含む行合同
（row congruence）クラス、ＲＣ、である。これらはＲ
Ｃ０、ＲＣ１、ＲＣ２及びＲＣ３とラベル付けされる。
各行合同クラスは４個の各キャッシュ・ブロックからの
１ダブル・ワードを含み、各ダブル・ワードは同一のダ
ブル・ワード指標番号を有する。従って、第１の行はキ
ャッシュ・メモリの行上の４個の各キャッシュ・ブロッ
クからの第１のダブル・ワードＤＷ０を含む。第２の行
はキャッシュ・メモリの行上の４個の各キャッシュ・ブ
ロックからの第２のダブル・ワードＤＷ１を含む。第３
の行はキャッシュ・メモリの行上の４個の各キャッシュ
・ブロックからの第３のダブル・ワードＤＷ２を含む。
第４の行はキャッシュ・メモリの行上の４個の各キャッ
シュ・ブロックからの第４のダブル・ワードＤＷ３を含
む。
方は行に、他方は列に対応する。典型的なセット・アソ
シエイティブ、遅延選択キャッシュ設計において使用さ
れる通常の合同クラスの指定は、図９の行を含む行合同
（row congruence）クラス、ＲＣ、である。これらはＲ
Ｃ０、ＲＣ１、ＲＣ２及びＲＣ３とラベル付けされる。
各行合同クラスは４個の各キャッシュ・ブロックからの
１ダブル・ワードを含み、各ダブル・ワードは同一のダ
ブル・ワード指標番号を有する。従って、第１の行はキ
ャッシュ・メモリの行上の４個の各キャッシュ・ブロッ
クからの第１のダブル・ワードＤＷ０を含む。第２の行
はキャッシュ・メモリの行上の４個の各キャッシュ・ブ
ロックからの第２のダブル・ワードＤＷ１を含む。第３
の行はキャッシュ・メモリの行上の４個の各キャッシュ
・ブロックからの第３のダブル・ワードＤＷ２を含む。
第４の行はキャッシュ・メモリの行上の４個の各キャッ
シュ・ブロックからの第４のダブル・ワードＤＷ３を含
む。
【００３６】合同クラスの新たなタイプが図９の各列に
より示され、これもまた４個のキャッシュ・ブロックの
各々からの１ダブル・ワードを含む。しかしながら、こ
の場合、各ダブル・ワードは異なるダブル・ワード指標
番号を有する。これはラテン式正方列合同クラス（ＬＣ
Ｃ）と称される。例えば、図９のマップでは各ラテン式
正方列合同クラスは４個の異なるキャッシュ・ブロック
Ａ、Ｂ、Ｃ及びＤからの論理ワード０、１、２及び３を
含む。
より示され、これもまた４個のキャッシュ・ブロックの
各々からの１ダブル・ワードを含む。しかしながら、こ
の場合、各ダブル・ワードは異なるダブル・ワード指標
番号を有する。これはラテン式正方列合同クラス（ＬＣ
Ｃ）と称される。例えば、図９のマップでは各ラテン式
正方列合同クラスは４個の異なるキャッシュ・ブロック
Ａ、Ｂ、Ｃ及びＤからの論理ワード０、１、２及び３を
含む。
【００３７】ラテン式正方マップ内の各キャッシュ・ブ
ロックからの各ダブル・ワードは同一の指標を有するた
め、各列に対し１アクセス・ポートを提供することによ
り、４個の各キャッシュ・ブロックからの同一の指標を
有するダブル・ワードは、列Ｉ、ＩＩ、ＩＩＩ、及びＩ
Ｖと単一行を選択することによりアクセス可能である。
これは遅延選択キャッシュ設計に対応する通常の中央処
理ユニットのアクセスを構成する。
ロックからの各ダブル・ワードは同一の指標を有するた
め、各列に対し１アクセス・ポートを提供することによ
り、４個の各キャッシュ・ブロックからの同一の指標を
有するダブル・ワードは、列Ｉ、ＩＩ、ＩＩＩ、及びＩ
Ｖと単一行を選択することによりアクセス可能である。
これは遅延選択キャッシュ設計に対応する通常の中央処
理ユニットのアクセスを構成する。
【００３８】再ロードにおいて、全てのポートが１キャ
ッシュ・ブロックに接続されることが必要である。これ
はラテン式正方マップでは可能である。なぜなら、各列
は各キャッシュ・ブロックからの１ダブル・ワードだけ
を含むからである。例えばキャッシュ・ブロックＡは行
０の列Ｉ、行１の列ＩＩ、行２の列ＩＩＩ、及び行３の
列ＩＶを選択することにより再ロードされる。同様にし
てキャッシュ・ブロックＢ、Ｃ或いはＤについても、行
と列の適切な組合せにより選択可能である。一方は通常
のアクセスに、また他方は再ロードに対応する２つの異
なるタイプのアドレス指定を実施するこの機構は、後に
説明される特殊なアドレス・デコーダにより達成され
る。
ッシュ・ブロックに接続されることが必要である。これ
はラテン式正方マップでは可能である。なぜなら、各列
は各キャッシュ・ブロックからの１ダブル・ワードだけ
を含むからである。例えばキャッシュ・ブロックＡは行
０の列Ｉ、行１の列ＩＩ、行２の列ＩＩＩ、及び行３の
列ＩＶを選択することにより再ロードされる。同様にし
てキャッシュ・ブロックＢ、Ｃ或いはＤについても、行
と列の適切な組合せにより選択可能である。一方は通常
のアクセスに、また他方は再ロードに対応する２つの異
なるタイプのアドレス指定を実施するこの機構は、後に
説明される特殊なアドレス・デコーダにより達成され
る。
【００３９】実施例では、インタリーブド・ラテン式正
方タイプによるメモリ・セルのマッピングが使用され、
図１０乃至図１１に示されるメモリ・セル配列のレイア
ウトが実施される。各メモリ・セルはマッピング形式Ｘ
LW,BITを有し、ＸはＡ、Ｂ、Ｃ或いはＤの１個のブロッ
クに対応し、ＬＷは０から３２までの論理ワード指標番
号に対応し（各論理ワードは８バイトのダブル・ワード
である）、ＢＩＴはダブル・ワードにおける０から６３
までのビット番号に対応する。各センス増幅器８４は指
定形式ＳＡ ＬＣＣ、ＢＩＴを有し、ＬＣＣは関連する
ラテン式正方列合同クラスを表し、ＢＩＴは関連するラ
テン式正方列合同クラスにおけるダブル・ワードの０か
ら６３のビット番号に対応する。
方タイプによるメモリ・セルのマッピングが使用され、
図１０乃至図１１に示されるメモリ・セル配列のレイア
ウトが実施される。各メモリ・セルはマッピング形式Ｘ
LW,BITを有し、ＸはＡ、Ｂ、Ｃ或いはＤの１個のブロッ
クに対応し、ＬＷは０から３２までの論理ワード指標番
号に対応し（各論理ワードは８バイトのダブル・ワード
である）、ＢＩＴはダブル・ワードにおける０から６３
までのビット番号に対応する。各センス増幅器８４は指
定形式ＳＡ ＬＣＣ、ＢＩＴを有し、ＬＣＣは関連する
ラテン式正方列合同クラスを表し、ＢＩＴは関連するラ
テン式正方列合同クラスにおけるダブル・ワードの０か
ら６３のビット番号に対応する。
【００４０】センス増幅器のピッチは４であり、これは
各センス増幅器（ＳＡ）８４が４ビット／センス・ライ
ン８２に対応し、４ビット／センス・ライン８２から１
本のデコード出力を要求する。これは後述されるように
ビット・スイッチ８６を介して実施される。センス増幅
器のピッチは丁度４個のセット・アソシエイティビティ
に一致し、後に明らかにされるようにデータ配列のため
のシフト長を最小化するラテン式正方マッピングのイン
タリーブ方法が提供される。８個の全てのチップはビッ
ト位置が各続くチップで１づつインクリメントされる以
外には、同一のマッピングを有する。従って、８バイト
の論理ワードは８チップ上における行に沿う８隣接ビッ
トより構成される。すなわち１バイトは８チップに跨り
記憶される。
各センス増幅器（ＳＡ）８４が４ビット／センス・ライ
ン８２に対応し、４ビット／センス・ライン８２から１
本のデコード出力を要求する。これは後述されるように
ビット・スイッチ８６を介して実施される。センス増幅
器のピッチは丁度４個のセット・アソシエイティビティ
に一致し、後に明らかにされるようにデータ配列のため
のシフト長を最小化するラテン式正方マッピングのイン
タリーブ方法が提供される。８個の全てのチップはビッ
ト位置が各続くチップで１づつインクリメントされる以
外には、同一のマッピングを有する。従って、８バイト
の論理ワードは８チップ上における行に沿う８隣接ビッ
トより構成される。すなわち１バイトは８チップに跨り
記憶される。
【００４１】マッピング図を単純化し、それらをラテン
式正方順序に関連づけるために、マッピングが以下に示
すように提供される。図１０乃至図１１における任意の
行（ワード・ライン）に沿う最初の４ビットが、同一の
センス増幅器に接続され、図９における最初の列すなわ
ちＬＣＣ−Ｉに対応する。こうして、これらの４ビット
は単一のワード・ラインに属するとしても、ワード・ラ
イン８８に沿って垂直に示される。更に図１０乃至図１
１における最初の８個のセンス増幅器は全て同一のダブ
ル・ワード（論理ワード）に属し、同一のダブル・ワー
ド指標番号を有する。このように、マッピングの目的の
ために８個のセンス増幅器を含む各グループは、図１０
乃至図１１の最後に示すように１個のラテン式正方列合
同クラスに属するものと見なすことができる。
式正方順序に関連づけるために、マッピングが以下に示
すように提供される。図１０乃至図１１における任意の
行（ワード・ライン）に沿う最初の４ビットが、同一の
センス増幅器に接続され、図９における最初の列すなわ
ちＬＣＣ−Ｉに対応する。こうして、これらの４ビット
は単一のワード・ラインに属するとしても、ワード・ラ
イン８８に沿って垂直に示される。更に図１０乃至図１
１における最初の８個のセンス増幅器は全て同一のダブ
ル・ワード（論理ワード）に属し、同一のダブル・ワー
ド指標番号を有する。このように、マッピングの目的の
ために８個のセンス増幅器を含む各グループは、図１０
乃至図１１の最後に示すように１個のラテン式正方列合
同クラスに属するものと見なすことができる。
【００４２】中央処理ユニットの論理ワードＬＷはトー
タル８バイト、或いはチップ当たり８ビットであるた
め、任意のキャッシュ・ブロックは各８チップ上の２５
６ビットから構成される。４キャッシュ・ブロックのセ
ットは各チップ上に４×５６＝１０２４ビットを必要と
する。これは正に各チップ上におけるワード・ライン当
たりのビット数に等しいので、８個の対応するチップ上
の各行は全ての合同クラス或いは４個の全てのブロック
を記憶できる。任意のブロックはチップ当たり２５６ビ
ットを要求し、２５６個のセンス増幅器が存在するの
で、全ブロックは１サイクルの間に再ロード・バッファ
からキャッシュ配列内に再ロード可能である。センス増
幅器のピッチが４対１ではなく８対１である場合、２５
６個の代わりに１２８個のセンス増幅器を提供すること
により、全ブロックのアンロード或いは再ロードに２サ
イクルが必要となる（例えばMatick、R．E．らにより１
９８９年１月に述べられている）。
タル８バイト、或いはチップ当たり８ビットであるた
め、任意のキャッシュ・ブロックは各８チップ上の２５
６ビットから構成される。４キャッシュ・ブロックのセ
ットは各チップ上に４×５６＝１０２４ビットを必要と
する。これは正に各チップ上におけるワード・ライン当
たりのビット数に等しいので、８個の対応するチップ上
の各行は全ての合同クラス或いは４個の全てのブロック
を記憶できる。任意のブロックはチップ当たり２５６ビ
ットを要求し、２５６個のセンス増幅器が存在するの
で、全ブロックは１サイクルの間に再ロード・バッファ
からキャッシュ配列内に再ロード可能である。センス増
幅器のピッチが４対１ではなく８対１である場合、２５
６個の代わりに１２８個のセンス増幅器を提供すること
により、全ブロックのアンロード或いは再ロードに２サ
イクルが必要となる（例えばMatick、R．E．らにより１
９８９年１月に述べられている）。
【００４３】中央処理ユニットに対し遅延選択に対応す
る８バイトの論理ワードのアクセスを可能とするため
に、図１０乃至図１１に示されるようにダブル・ワード
（８バイト）境界上において、最小としてのラテン式正
方指標化が実施されねばならない。この構成によれば同
一チップ上において、後述されるような効率的な方法に
より、要求されるシフト、アドレス指定、及び遅延選択
デコードを提供することが可能となる。
る８バイトの論理ワードのアクセスを可能とするため
に、図１０乃至図１１に示されるようにダブル・ワード
（８バイト）境界上において、最小としてのラテン式正
方指標化が実施されねばならない。この構成によれば同
一チップ上において、後述されるような効率的な方法に
より、要求されるシフト、アドレス指定、及び遅延選択
デコードを提供することが可能となる。
【００４４】図１０乃至図１１の全ての個々のビット・
マッピングは、各チップに対する図１２に示される圧縮
ラテン式正方マッピングにより単純化される。８個のチ
ップをユニットと見なすと、各ワード・ライン（８個の
チップに跨る行）は各４ブロックからの３２ダブル・ワ
ード（論理ワード）を含む。第１のワード・ラインは４
個のブロックＡ、Ｂ、Ｃ及びＤのセットからの３２ダブ
ル・ワード（ＤＷ０からＤＷ３１）を含む。第２のワー
ド・ラインは異なるセットの４個のブロックＡ、ＢＣ及
びＤからの３２ダブル・ワード（ＤＷ０からＤＷ３１）
を含み、第３のワード・ラインは更に異なるセットの４
個のブロックからの３２ダブル・ワードを含む（以下同
様）。
マッピングは、各チップに対する図１２に示される圧縮
ラテン式正方マッピングにより単純化される。８個のチ
ップをユニットと見なすと、各ワード・ライン（８個の
チップに跨る行）は各４ブロックからの３２ダブル・ワ
ード（論理ワード）を含む。第１のワード・ラインは４
個のブロックＡ、Ｂ、Ｃ及びＤのセットからの３２ダブ
ル・ワード（ＤＷ０からＤＷ３１）を含む。第２のワー
ド・ラインは異なるセットの４個のブロックＡ、ＢＣ及
びＤからの３２ダブル・ワード（ＤＷ０からＤＷ３１）
を含み、第３のワード・ラインは更に異なるセットの４
個のブロックからの３２ダブル・ワードを含む（以下同
様）。
【００４５】図１２に示される（８チップに跨る）各ラ
テン式正方マップは、各４ブロックからの４ダブル・ワ
ード、或いは合計１６ダブル・ワードを含む。従って、
各ワード・ラインは８個のこうしたラテン式正方マップ
Ｍ（０、０）からＭ（０、７）をワード・ライン０上
に、またＭ（１、０）からＭ（１、７）をワード・ライ
ン１上に有する（以下同様）。ここで記述方式はＭ（ワ
ード・ライン、マップ）である。本説明では様々な機能
及びいくつかの可能な実施方法を示すために、続く説明
においてこのマッピングを使用する。
テン式正方マップは、各４ブロックからの４ダブル・ワ
ード、或いは合計１６ダブル・ワードを含む。従って、
各ワード・ラインは８個のこうしたラテン式正方マップ
Ｍ（０、０）からＭ（０、７）をワード・ライン０上
に、またＭ（１、０）からＭ（１、７）をワード・ライ
ン１上に有する（以下同様）。ここで記述方式はＭ（ワ
ード・ライン、マップ）である。本説明では様々な機能
及びいくつかの可能な実施方法を示すために、続く説明
においてこのマッピングを使用する。
【００４６】各ラテン式正方マップに割当てられるダブ
ル・ワード（論理ワード）が図１２に示され、以下の様
に説明される。 Ｍ（Ｗ、０）：ダブル・ワード０、１、２及び３ Ｍ（Ｗ、１）：ダブル・ワード４、５、６及び７ Ｍ（Ｗ、２）：ダブル・ワード８、９、１０及び１１ Ｍ（Ｗ、３）：ダブル・ワード１２、１３、１４及び１
５ Ｍ（Ｗ、４）：ダブル・ワード１６、１７、１８及び１
９ Ｍ（Ｗ、５）：ダブル・ワード２０、２１、２２及び２
３ Ｍ（Ｗ、６）：ダブル・ワード２４、２５、２６及び２
７ Ｍ（Ｗ、７）：ダブル・ワード２８、２９、３０及び３
１
ル・ワード（論理ワード）が図１２に示され、以下の様
に説明される。 Ｍ（Ｗ、０）：ダブル・ワード０、１、２及び３ Ｍ（Ｗ、１）：ダブル・ワード４、５、６及び７ Ｍ（Ｗ、２）：ダブル・ワード８、９、１０及び１１ Ｍ（Ｗ、３）：ダブル・ワード１２、１３、１４及び１
５ Ｍ（Ｗ、４）：ダブル・ワード１６、１７、１８及び１
９ Ｍ（Ｗ、５）：ダブル・ワード２０、２１、２２及び２
３ Ｍ（Ｗ、６）：ダブル・ワード２４、２５、２６及び２
７ Ｍ（Ｗ、７）：ダブル・ワード２８、２９、３０及び３
１
【００４７】これらの割当ては様々なケースに対応する
適切なデコーダを達成するために使用される。
適切なデコーダを達成するために使用される。
【００４８】図１２のマッピングに対応するスタティッ
ク・ランダム・アクセス・メモリ・キャッシュの１８ビ
ットのアドレスが図１３に示される。ワード・ライン・
ビットＷ０からＷ７は２５６ワード・ラインの１本を選
択し、各々は各４ブロックに対応する３２ダブル・ワー
ドを含む。ビットＤ０からＤ５は各４ブロックからの３
２ダブル・ワードの１つを選択する。ビットＤ０及びＤ
１は各マップ内における４個のダブル・ワード指標の１
つを選択し、ビットＤ２からＤ４は８個の可能なラテン
正方マップの１つを選択する。ビットＳ０及びＳ１は各
ワード・ライン上の４ブロックの１つを選択し、キャッ
シュ制御装置により提供される。キャッシュ制御装置
は、例えばストア・バックのために読出されるブロッ
ク、或いは再ロードのために書込まれるブロックを指定
する。ビットＢ０からＢ２はダブル・ワード内の８バイ
トの１つを選択する。
ク・ランダム・アクセス・メモリ・キャッシュの１８ビ
ットのアドレスが図１３に示される。ワード・ライン・
ビットＷ０からＷ７は２５６ワード・ラインの１本を選
択し、各々は各４ブロックに対応する３２ダブル・ワー
ドを含む。ビットＤ０からＤ５は各４ブロックからの３
２ダブル・ワードの１つを選択する。ビットＤ０及びＤ
１は各マップ内における４個のダブル・ワード指標の１
つを選択し、ビットＤ２からＤ４は８個の可能なラテン
正方マップの１つを選択する。ビットＳ０及びＳ１は各
ワード・ライン上の４ブロックの１つを選択し、キャッ
シュ制御装置により提供される。キャッシュ制御装置
は、例えばストア・バックのために読出されるブロッ
ク、或いは再ロードのために書込まれるブロックを指定
する。ビットＢ０からＢ２はダブル・ワード内の８バイ
トの１つを選択する。
【００４９】図７乃至図８に示されるように、２５６個
のセンス増幅器は１セットだけが提供され、これらはメ
モリ・セル配列の下部に提供される。センス増幅器８４
はグループ当たり８個のセンス増幅器を含む３２個のグ
ループとして示される。センス増幅器のグループはＳＡ
Ｇ０からＳＡＧ３１で指定される。
のセンス増幅器は１セットだけが提供され、これらはメ
モリ・セル配列の下部に提供される。センス増幅器８４
はグループ当たり８個のセンス増幅器を含む３２個のグ
ループとして示される。センス増幅器のグループはＳＡ
Ｇ０からＳＡＧ３１で指定される。
【００５０】通常の読出しアクセスではデコーダ９０及
びビット・スイッチ８６は３２個の可能なダブル・ワー
ドを選択する。８個づつが４ブロックの各々に対応す
る。正しいダブル・ワード及びブロックの残りのデコー
ドは、遅延選択パターン論理９２により実施される。こ
れについては以降で説明される。遅延選択パターン論理
９２は図１４乃至図１５で示される各チップ上の８個の
トライステート・ドライバ９８を駆動することにより、
ダブル・ワードの１つを選択する。
びビット・スイッチ８６は３２個の可能なダブル・ワー
ドを選択する。８個づつが４ブロックの各々に対応す
る。正しいダブル・ワード及びブロックの残りのデコー
ドは、遅延選択パターン論理９２により実施される。こ
れについては以降で説明される。遅延選択パターン論理
９２は図１４乃至図１５で示される各チップ上の８個の
トライステート・ドライバ９８を駆動することにより、
ダブル・ワードの１つを選択する。
【００５１】キャッシュ・ブロックの１つのストア・バ
ックを要求するミスに対応し、デコーダ９０及びビット
・スイッチ８６はデコードが完了する以前に指定されね
ばならないブロックから、全３２ダブル・ワードを選択
する。このブロックは通常、ミスが発生した前回のサイ
クルから知らされる。これらの３２ダブル・ワード（チ
ップ当たり２５６ビット）は図７乃至図８の上部に配置
されるシフト器／整列器９６を通じ、ストア・バック・
バッファ９８にゲートされる。
ックを要求するミスに対応し、デコーダ９０及びビット
・スイッチ８６はデコードが完了する以前に指定されね
ばならないブロックから、全３２ダブル・ワードを選択
する。このブロックは通常、ミスが発生した前回のサイ
クルから知らされる。これらの３２ダブル・ワード（チ
ップ当たり２５６ビット）は図７乃至図８の上部に配置
されるシフト器／整列器９６を通じ、ストア・バック・
バッファ９８にゲートされる。
【００５２】各４ブロックから８ダブル・ワードづつを
獲得するか、或いは全３２ダブル・ワードを１ブロック
から獲得することにより、３２ダブル・ワードを選択す
る２つの機能を達成するために、デコーダ９０は各マッ
プの各ビット・スイッチ８６への別々の入力を有さねば
ならない。マップ当たり１６ビットのスイッチ８６が存
在し、従って図１４乃至図１５に示されるように、１６
のイネーブル信号が要求される。８個の全てのインタリ
ーブド・ラテン式正方マップは図示のように並列に接続
される。図１４乃至図１５に示される各ビット・スイッ
チ８６は並列に接続される８ビットのスイッチのグルー
プである（図１０乃至図１１参照）。しかしながら、８
個の並列なビット・スイッチの各グループは単一のイネ
ーブル信号により活動化されるため、１６本のイネーブ
ル信号だけが必要とされる。
獲得するか、或いは全３２ダブル・ワードを１ブロック
から獲得することにより、３２ダブル・ワードを選択す
る２つの機能を達成するために、デコーダ９０は各マッ
プの各ビット・スイッチ８６への別々の入力を有さねば
ならない。マップ当たり１６ビットのスイッチ８６が存
在し、従って図１４乃至図１５に示されるように、１６
のイネーブル信号が要求される。８個の全てのインタリ
ーブド・ラテン式正方マップは図示のように並列に接続
される。図１４乃至図１５に示される各ビット・スイッ
チ８６は並列に接続される８ビットのスイッチのグルー
プである（図１０乃至図１１参照）。しかしながら、８
個の並列なビット・スイッチの各グループは単一のイネ
ーブル信号により活動化されるため、１６本のイネーブ
ル信号だけが必要とされる。
【００５３】図１６はビット・スイッチ８６を活動化す
るための１６のイネーブル信号を生成するデコーダ９０
の一部を示す。デコーダ９０はＡＮＤゲート１００及び
ＯＲゲート１０２を含む。中央処理ユニットのパスに対
し、デコーダ９０は合計３２ダブル・ワードを選択し、
各ブロックから８ダブル・ワードづつ選択する。デコー
ダ９０はワード・ラインにおける８個のラテン式正方マ
ップの各々に対し、ＲＣ０からＲＣ３までの４個の行合
同クラスの内の１個だけを選択することによりこれを達
成する。デコーダ９０はブロックの識別を必要とせず、
それによりこのデコード及びビット・スイッチの選択
は、配列アクセス及びアドレス変換と並行して実施され
る。換言するとラテン式正方マップ化はこのパス部分に
対し、追加遅延を導入することはない。
るための１６のイネーブル信号を生成するデコーダ９０
の一部を示す。デコーダ９０はＡＮＤゲート１００及び
ＯＲゲート１０２を含む。中央処理ユニットのパスに対
し、デコーダ９０は合計３２ダブル・ワードを選択し、
各ブロックから８ダブル・ワードづつ選択する。デコー
ダ９０はワード・ラインにおける８個のラテン式正方マ
ップの各々に対し、ＲＣ０からＲＣ３までの４個の行合
同クラスの内の１個だけを選択することによりこれを達
成する。デコーダ９０はブロックの識別を必要とせず、
それによりこのデコード及びビット・スイッチの選択
は、配列アクセス及びアドレス変換と並行して実施され
る。換言するとラテン式正方マップ化はこのパス部分に
対し、追加遅延を導入することはない。
【００５４】図１７は遅延選択パターン論理９２の一部
を形成するデコーダ９０の別の部分を示す。ＡＮＤゲー
ト１００及びインバータ１０４を介し、アドレス・ビッ
トＤ０及びＤ１は４個の行合同クラスＲＣ０、ＲＣ１、
ＲＣ２及びＲＣ３の適切な１個に対応する信号を生成す
る。
を形成するデコーダ９０の別の部分を示す。ＡＮＤゲー
ト１００及びインバータ１０４を介し、アドレス・ビッ
トＤ０及びＤ１は４個の行合同クラスＲＣ０、ＲＣ１、
ＲＣ２及びＲＣ３の適切な１個に対応する信号を生成す
る。
【００５５】ビットがセンス増幅器８４によりセンスさ
れた後、遅延選択パターン論理９２は目的のブロックか
ら８ダブル・ワードの１つを選択しなければならない。
しかし、データがラテン式正方配列であるため、これは
スクランブル解除されねばならない。遅延選択パターン
論理９２はラテン式正方配列をスクランブル解除し、図
１２の８個の可能なマップＭを有する４個の行合同クラ
スＲＣ０からＲＣ３の３２交差部分から１つをデコード
する。このデコードは図１８乃至図１９で詳細に示され
るように、４つのブロックＡ、Ｂ、Ｃ及びＤに対して実
施される。遅延選択パターン論理９２はＡＮＤゲート１
００及びＯＲゲート１０２を含む。遅延選択パターン論
理９２は行合同クラス信号、及びマップ番号信号を図１
７に示される論理から受取り、遅延ブロック選択信号を
キャッシュ制御装置から受取る。これらの入力信号か
ら、遅延選択パターン論理９２はイネーブル信号Ｅ０−
Ｅ３１の１つを生成する。その結果発生するイネーブル
信号は図１４乃至図１５に示されるように、各チップ上
に存在するグループ当たり８個のセンス増幅器を含む３
２グループの内の１つを選択する。これによりダブル・
ワード（８チップに跨る）が中央処理ユニットに提供さ
れ、ビットは常に任意のダブル・ワード内に配列される
ためにそれ以上の配列は不要となる。
れた後、遅延選択パターン論理９２は目的のブロックか
ら８ダブル・ワードの１つを選択しなければならない。
しかし、データがラテン式正方配列であるため、これは
スクランブル解除されねばならない。遅延選択パターン
論理９２はラテン式正方配列をスクランブル解除し、図
１２の８個の可能なマップＭを有する４個の行合同クラ
スＲＣ０からＲＣ３の３２交差部分から１つをデコード
する。このデコードは図１８乃至図１９で詳細に示され
るように、４つのブロックＡ、Ｂ、Ｃ及びＤに対して実
施される。遅延選択パターン論理９２はＡＮＤゲート１
００及びＯＲゲート１０２を含む。遅延選択パターン論
理９２は行合同クラス信号、及びマップ番号信号を図１
７に示される論理から受取り、遅延ブロック選択信号を
キャッシュ制御装置から受取る。これらの入力信号か
ら、遅延選択パターン論理９２はイネーブル信号Ｅ０−
Ｅ３１の１つを生成する。その結果発生するイネーブル
信号は図１４乃至図１５に示されるように、各チップ上
に存在するグループ当たり８個のセンス増幅器を含む３
２グループの内の１つを選択する。これによりダブル・
ワード（８チップに跨る）が中央処理ユニットに提供さ
れ、ビットは常に任意のダブル・ワード内に配列される
ためにそれ以上の配列は不要となる。
【００５６】図１８乃至図１９に示されるように、正し
いダブル・ワードを選択するためのこのデコードの初期
部分は即座に開始される。ラテン式正方マッピングによ
り導入される余分な遅延は、基本的には中央処理ユニッ
トにドライブするための正しいダブル・ワードを選択す
る前に置かれた１個の追加のＡＮＤゲートである。
いダブル・ワードを選択するためのこのデコードの初期
部分は即座に開始される。ラテン式正方マッピングによ
り導入される余分な遅延は、基本的には中央処理ユニッ
トにドライブするための正しいダブル・ワードを選択す
る前に置かれた１個の追加のＡＮＤゲートである。
【００５７】キャッシュから第２のメモリ・レベルへデ
ータをストア・バックするために、デコーダ９０及びビ
ット・スイッチ８６は図１４、図１５及び図１６に示す
ように、単一のブロックＡ、Ｂ、Ｃ或いはＤから３２ダ
ブル・ワードを選択する。各８チップ上の２５６個のセ
ンス増幅器は、任意の４ブロックからの全ブロックを保
持するのに十分である。
ータをストア・バックするために、デコーダ９０及びビ
ット・スイッチ８６は図１４、図１５及び図１６に示す
ように、単一のブロックＡ、Ｂ、Ｃ或いはＤから３２ダ
ブル・ワードを選択する。各８チップ上の２５６個のセ
ンス増幅器は、任意の４ブロックからの全ブロックを保
持するのに十分である。
【００５８】インタリーブド・ラテン式正方マッピング
において、センス増幅器内のデータは必ずしも左から右
に配列される必要はない。更に、結果的に生じる特定の
配列は選択されるブロックに応じて変化する。従って、
デコーダ９０が適切なビット・スイッチ８６に、ブロッ
ク選択信号により指定されるブロックから全３２ダブル
・ワードを選択させ、その３２ダブル・ワードが２５６
個のセンス増幅器内にセンスされると、センス増幅器内
のデータはシフトされるか、正しいダブル・ワード境界
に整列されねばならない。
において、センス増幅器内のデータは必ずしも左から右
に配列される必要はない。更に、結果的に生じる特定の
配列は選択されるブロックに応じて変化する。従って、
デコーダ９０が適切なビット・スイッチ８６に、ブロッ
ク選択信号により指定されるブロックから全３２ダブル
・ワードを選択させ、その３２ダブル・ワードが２５６
個のセンス増幅器内にセンスされると、センス増幅器内
のデータはシフトされるか、正しいダブル・ワード境界
に整列されねばならない。
【００５９】デコーダ９０及びビット・スイッチ８６が
ダブル・ワードのフル・ブロックを選択する時、センス
増幅器内のデータは図１２のインタリーブド・ラテン式
正方マッピングにより指定される境界上に配列される。
デコーダ９０により選択される各ブロックに対し、配列
は図２０に示されるようになる。ブロックＡは完全に配
列されシフトを必要としない。ブロックＢは８ビットを
含む１個のセンス増幅器グループ（ＳＡＧ）分だけ右
に、ブロックＣは２個のセンス増幅器グループ分だけ右
に、ブロックＤは３個のセンス増幅器グループ分だけ右
に配列される。適切な配列を達成するためにブロック
Ｂ、Ｃ及びＤは図２１に示すように、それぞれ１、２及
び３グループ分、左方向にシフトされねばならない。
ダブル・ワードのフル・ブロックを選択する時、センス
増幅器内のデータは図１２のインタリーブド・ラテン式
正方マッピングにより指定される境界上に配列される。
デコーダ９０により選択される各ブロックに対し、配列
は図２０に示されるようになる。ブロックＡは完全に配
列されシフトを必要としない。ブロックＢは８ビットを
含む１個のセンス増幅器グループ（ＳＡＧ）分だけ右
に、ブロックＣは２個のセンス増幅器グループ分だけ右
に、ブロックＤは３個のセンス増幅器グループ分だけ右
に配列される。適切な配列を達成するためにブロック
Ｂ、Ｃ及びＤは図２１に示すように、それぞれ１、２及
び３グループ分、左方向にシフトされねばならない。
【００６０】ラテン式正方マッピングのインタリーブド
構成のために、データの最大シフト距離は３センス増幅
器グループ分、或いは実距離で３×８＝２４ビットであ
る。インタリーブド・マッピングではなく、１０２４ビ
ットの全行に渡りストレート・ラテン式正方マップを使
用する場合、シフト距離は３１×８＝２４８ビットとな
る。これは配線長及び遅延を増加し、非常に複雑な配線
構成を提供する結果となり高速設計には適さない。イン
タリーブド・マッピングは配線パスを顕著に単純化及び
短縮する。
構成のために、データの最大シフト距離は３センス増幅
器グループ分、或いは実距離で３×８＝２４ビットであ
る。インタリーブド・マッピングではなく、１０２４ビ
ットの全行に渡りストレート・ラテン式正方マップを使
用する場合、シフト距離は３１×８＝２４８ビットとな
る。これは配線長及び遅延を増加し、非常に複雑な配線
構成を提供する結果となり高速設計には適さない。イン
タリーブド・マッピングは配線パスを顕著に単純化及び
短縮する。
【００６１】データの整列はデータがラッチされた後
に、センス増幅器の出力側で実施される。シフト器／整
列器９６は、例えば図２２で示されるようにビット・ス
イッチ１０６の単一のネットワークを含む。入力イネー
ブル信号は、単にキャッシュ制御装置からの通常のブロ
ック選択信号である。データは任意のブロックに対応し
て指定される量だけ常にシフトされる。前述のようにシ
フトは４ダブル・ワード境界上において実施され、こう
した同一のパターンは８個存在し、各々が図１２の各Ｍ
マップに対応する。
に、センス増幅器の出力側で実施される。シフト器／整
列器９６は、例えば図２２で示されるようにビット・ス
イッチ１０６の単一のネットワークを含む。入力イネー
ブル信号は、単にキャッシュ制御装置からの通常のブロ
ック選択信号である。データは任意のブロックに対応し
て指定される量だけ常にシフトされる。前述のようにシ
フトは４ダブル・ワード境界上において実施され、こう
した同一のパターンは８個存在し、各々が図１２の各Ｍ
マップに対応する。
【００６２】図７乃至図８に戻り、中央処理ユニット
（ＣＰＵ）或いは第２のメモリ・レベル１１０からメモ
リ・セル配列７８に書込む際に、書込みサイクルが開始
される以前に変換が実行されるものと仮定する。中央処
理ユニットからメモリ・セル配列７８に書込むために、
８個の書込みドライバ１０８がビット／センス・ライン
の上部に接続される。第２のメモリ・レベル１１０から
メモリ・セル配列７８に書込むために、キャッシュ再ロ
ード・バッファ１１２内の２５６個の書込みドライバ
が、シフト器／整列器９６及び再ロード・イネーブル・
スイッチ１１４を介し、ビット／センス・ライン８２の
上部に接続される。下部においてチップから出るパスの
反転は上部において繰返されることが必要である。その
ためにデコーダ９０及びビット・スイッチ８６を複製す
るデコーダ１１６及びビット・スイッチ１１８、及び遅
延選択パターン論理９２を複製する遅延選択パターン論
理１２０、及び書込みドライバ１０８をビット／センス
・ライン８２に接続するための関連する選択スイッチ１
２２を必要とする。
（ＣＰＵ）或いは第２のメモリ・レベル１１０からメモ
リ・セル配列７８に書込む際に、書込みサイクルが開始
される以前に変換が実行されるものと仮定する。中央処
理ユニットからメモリ・セル配列７８に書込むために、
８個の書込みドライバ１０８がビット／センス・ライン
の上部に接続される。第２のメモリ・レベル１１０から
メモリ・セル配列７８に書込むために、キャッシュ再ロ
ード・バッファ１１２内の２５６個の書込みドライバ
が、シフト器／整列器９６及び再ロード・イネーブル・
スイッチ１１４を介し、ビット／センス・ライン８２の
上部に接続される。下部においてチップから出るパスの
反転は上部において繰返されることが必要である。その
ためにデコーダ９０及びビット・スイッチ８６を複製す
るデコーダ１１６及びビット・スイッチ１１８、及び遅
延選択パターン論理９２を複製する遅延選択パターン論
理１２０、及び書込みドライバ１０８をビット／センス
・ライン８２に接続するための関連する選択スイッチ１
２２を必要とする。
【００６３】第１のメモリ・レベルのスタティック・ラ
ンダム・アクセス・メモリと、第２及び第３のメモリ・
レベルのダイナミック・ランダム・アクセス・メモリと
の間のインタフェースとして、特定の機構が要求され
る。これらの機構の正確な方式及びロケーションは幾分
変更可能である。第１にインタリーブド・ラテン式正方
マッピングでは、スタティック・ランダム・アクセス・
メモリに入出力されるデータはシフト／整列されねばな
らない。第２に第１のメモリ・レベルのスタティック・
ランダム・アクセス・メモリから第２のメモリ・レベル
のダイナミック・ランダム・アクセス・メモリへのイン
タフェースは、サイクル当たり２５６ビットであり、一
方、第１及び第３のメモリ・レベル間のインタフェース
はサイクル当たり３２ビットである。しかしながら、ス
タティック・ランダム・アクセス・メモリのストア・バ
ック及び再ロード・パスは、図７乃至図８に示されるス
トア・バック・バッファ９８及び再ロード・バッファ１
１２によりバッファされる。
ンダム・アクセス・メモリと、第２及び第３のメモリ・
レベルのダイナミック・ランダム・アクセス・メモリと
の間のインタフェースとして、特定の機構が要求され
る。これらの機構の正確な方式及びロケーションは幾分
変更可能である。第１にインタリーブド・ラテン式正方
マッピングでは、スタティック・ランダム・アクセス・
メモリに入出力されるデータはシフト／整列されねばな
らない。第２に第１のメモリ・レベルのスタティック・
ランダム・アクセス・メモリから第２のメモリ・レベル
のダイナミック・ランダム・アクセス・メモリへのイン
タフェースは、サイクル当たり２５６ビットであり、一
方、第１及び第３のメモリ・レベル間のインタフェース
はサイクル当たり３２ビットである。しかしながら、ス
タティック・ランダム・アクセス・メモリのストア・バ
ック及び再ロード・パスは、図７乃至図８に示されるス
トア・バック・バッファ９８及び再ロード・バッファ１
１２によりバッファされる。
【００６４】シフト器／整列器９６は図７乃至図８に示
されるように、スタティック・ランダム・アクセス・メ
モリ配列とストア・バック及び再ロード・バッファとの
間に配置され、双方向モードで作用し、出力及び入力デ
ータの両方をシフトする。
されるように、スタティック・ランダム・アクセス・メ
モリ配列とストア・バック及び再ロード・バッファとの
間に配置され、双方向モードで作用し、出力及び入力デ
ータの両方をシフトする。
【００６５】シフト器／整列器９６の別のロケーション
としては、図２３乃至図２４に示されるように、第２及
び第３のメモリ・レベルＬ２／Ｌ３の両者とストア・バ
ック・バッファ９８及びキャッシュ再ロードバッファ１
１２の両者の間に配置される。この場合にもシフト器／
整列器９６は双方向モードで作用する。オペレーション
に依存して、シフト器／整列器９６を介して３２ビット
のパスが通過する場合もあれば、２５６ビットが通過す
る場合もある。シフト器／整列器９６は単に受動スイッ
チのセットであり、その幾つが活動状態であるかは問題
ではない。第２のメモリ・レベル１１０からストア・バ
ック・バッファ９８或いはキャッシュ再ロード・バッフ
ァ１１２へデータを転送するために、或いはその反対方
向へデータ転送するために、マルチプレクサ１２４、１
２６或いは１２８は２５６ビットのパスを選択する。
としては、図２３乃至図２４に示されるように、第２及
び第３のメモリ・レベルＬ２／Ｌ３の両者とストア・バ
ック・バッファ９８及びキャッシュ再ロードバッファ１
１２の両者の間に配置される。この場合にもシフト器／
整列器９６は双方向モードで作用する。オペレーション
に依存して、シフト器／整列器９６を介して３２ビット
のパスが通過する場合もあれば、２５６ビットが通過す
る場合もある。シフト器／整列器９６は単に受動スイッ
チのセットであり、その幾つが活動状態であるかは問題
ではない。第２のメモリ・レベル１１０からストア・バ
ック・バッファ９８或いはキャッシュ再ロード・バッフ
ァ１１２へデータを転送するために、或いはその反対方
向へデータ転送するために、マルチプレクサ１２４、１
２６或いは１２８は２５６ビットのパスを選択する。
【００６６】第３のメモリ・レベルＬ３からストア・バ
ック・バッファ９８或いはキャッシュ再ロード・バッフ
ァ１１２へデータ転送するために、或いはその反対方向
へデータ転送するために、マルチプレクサ１２４、１２
６或いは１２８は２５６ラインの内の３２ラインを選択
し、残りのラインはハイ・インピーダンス状態とする。
この場合フル・ブロック転送は８サイクルを要し、マル
チプレクサ１２４、１２６或いは１２８はアドレスをイ
ンクリメントし、続く３２ビットのグループを選択す
る。（例えばMatick、 R．E．らによる"Architecture、
design、andoperating characteristics of a 12-ns CM
OS functional cache chip．"IBMJournal of Research
and Development、Vol．33、No．5、September 1989、P
ages 524-539．を参照のこと。）
ック・バッファ９８或いはキャッシュ再ロード・バッフ
ァ１１２へデータ転送するために、或いはその反対方向
へデータ転送するために、マルチプレクサ１２４、１２
６或いは１２８は２５６ラインの内の３２ラインを選択
し、残りのラインはハイ・インピーダンス状態とする。
この場合フル・ブロック転送は８サイクルを要し、マル
チプレクサ１２４、１２６或いは１２８はアドレスをイ
ンクリメントし、続く３２ビットのグループを選択す
る。（例えばMatick、 R．E．らによる"Architecture、
design、andoperating characteristics of a 12-ns CM
OS functional cache chip．"IBMJournal of Research
and Development、Vol．33、No．5、September 1989、P
ages 524-539．を参照のこと。）
【００６７】回路設計、レイアウト、及び／或いはスピ
ードの要求が１方向シフト器を指定する場合、図２３乃
至図２４のシフト器／マルチプレクサ対９６／１２８を
重複させ、一方の対をキャッシュ再ロード１１２への入
力とし、他方をストア・バック・バッファ９８からの出
力として使用することによりこれは達成される。更に数
多くの選択が可能であり、そのいくつかは技術及び全体
仕様により指定される。しかしながら、基本的コンセプ
トは変わるものではない。
ードの要求が１方向シフト器を指定する場合、図２３乃
至図２４のシフト器／マルチプレクサ対９６／１２８を
重複させ、一方の対をキャッシュ再ロード１１２への入
力とし、他方をストア・バック・バッファ９８からの出
力として使用することによりこれは達成される。更に数
多くの選択が可能であり、そのいくつかは技術及び全体
仕様により指定される。しかしながら、基本的コンセプ
トは変わるものではない。
【００６８】全体的なシステム・オペレーションに関
し、第２のメモリ・レベル１１０のダイナミック・ラン
ダム・アクセス・メモリにおける理想的入力／出力イン
タフェースは、図７乃至図８で示される選択可能な３２
／２５６ビット・パスである。他のパスに関係なく、第
２のメモリ・レベル１１０のダイナミック・ランダム・
アクセス・メモリと、スタティック・ランダム・アクセ
ス・メモリ（ストア・バック・バッファ９８及びキャッ
シュ再ロード・バッファ１１２）の間の転送パスは２５
６ビットであり、第１及び第３のメモリ・レベル（スト
ア・バック・バッファ／キャッシュ再ロード・バッフ
ァ）の間の転送パスは３２ビットである。第３のメモリ
・レベルＬ３から第１及び第２のメモリ・レベルへのミ
ス・ブロックの再ロードにおいて、最初の３２バイトは
ミスを発生したダブル・ワードを含む。３２バイトの最
初のグループはキャッシュ再ロード・バッファ１１２に
ゲートされ、ロード・スルー・パスが使用可能となる。
現行アクセスされているダブル・ワードがロード・スル
ー・デコーダ１３０によりデコードされ、中央処理ユニ
ットへ転送される。オプションとして必要に応じ、同一
の機能が続くサイクルにおいて実行される。
し、第２のメモリ・レベル１１０のダイナミック・ラン
ダム・アクセス・メモリにおける理想的入力／出力イン
タフェースは、図７乃至図８で示される選択可能な３２
／２５６ビット・パスである。他のパスに関係なく、第
２のメモリ・レベル１１０のダイナミック・ランダム・
アクセス・メモリと、スタティック・ランダム・アクセ
ス・メモリ（ストア・バック・バッファ９８及びキャッ
シュ再ロード・バッファ１１２）の間の転送パスは２５
６ビットであり、第１及び第３のメモリ・レベル（スト
ア・バック・バッファ／キャッシュ再ロード・バッフ
ァ）の間の転送パスは３２ビットである。第３のメモリ
・レベルＬ３から第１及び第２のメモリ・レベルへのミ
ス・ブロックの再ロードにおいて、最初の３２バイトは
ミスを発生したダブル・ワードを含む。３２バイトの最
初のグループはキャッシュ再ロード・バッファ１１２に
ゲートされ、ロード・スルー・パスが使用可能となる。
現行アクセスされているダブル・ワードがロード・スル
ー・デコーダ１３０によりデコードされ、中央処理ユニ
ットへ転送される。オプションとして必要に応じ、同一
の機能が続くサイクルにおいて実行される。
【００６９】遭遇する主な問題は１サイクル当たり３２
ビットを８サイクル分、第２のメモリ・レベル１１０の
ダイナミック・ランダム・アクセス・メモリに転送する
ことである。第２のメモリ・レベル１１０が適切なデコ
ード機能を有する３２ビットの入力パス、選択、及び入
力バッファ・レジスタ（ＩＢＲ）１３２（キャッシュ再
ロード・バッファ１１２に類似）を有する場合、３２ビ
ットはキャッシュ再ロード・バッファ１１２に対して
も、入力バッファ・レジスタ１３２に対しても、各サイ
クルにおいて転送可能である。８サイクルの終わりに入
力バッファ・レジスタ１３２はダイナミック・ランダム
・アクセス・メモリにロードされる。
ビットを８サイクル分、第２のメモリ・レベル１１０の
ダイナミック・ランダム・アクセス・メモリに転送する
ことである。第２のメモリ・レベル１１０が適切なデコ
ード機能を有する３２ビットの入力パス、選択、及び入
力バッファ・レジスタ（ＩＢＲ）１３２（キャッシュ再
ロード・バッファ１１２に類似）を有する場合、３２ビ
ットはキャッシュ再ロード・バッファ１１２に対して
も、入力バッファ・レジスタ１３２に対しても、各サイ
クルにおいて転送可能である。８サイクルの終わりに入
力バッファ・レジスタ１３２はダイナミック・ランダム
・アクセス・メモリにロードされる。
【００７０】第２のメモリ・レベルが２５６ビットの入
力機能だけしか有さない場合、第２のメモリ・レベル１
１０は以下のように再ロードされる。キャッシュ再ロー
ド・バッファ１１２がフルになると、データはストア・
バック・バッファ９８に１マシン・サイクル内でコピー
され、次にそこから２５６ビットとして、第２のメモリ
・レベル１１０にロードされる。第２のメモリ・レベル
１１０が整列ビットに対応する２５６ビットの入力パス
を有する入力バッファ・レジスタ１３２を有する場合、
ストア・バック・バッファ９８が入力バッファ・レジス
タ１３２をロードするために追加の１サイクルが要求さ
れ、入力バッファ・レジスタ１３２がダイナミック・ラ
ンダム・アクセス・メモリに書込まれるために、おおよ
そ８サイクルを要する。しかしながら、ストア・バック
・レジスタ９８は入力バッファ・レジスタ１３２のロー
ド後に解放される。
力機能だけしか有さない場合、第２のメモリ・レベル１
１０は以下のように再ロードされる。キャッシュ再ロー
ド・バッファ１１２がフルになると、データはストア・
バック・バッファ９８に１マシン・サイクル内でコピー
され、次にそこから２５６ビットとして、第２のメモリ
・レベル１１０にロードされる。第２のメモリ・レベル
１１０が整列ビットに対応する２５６ビットの入力パス
を有する入力バッファ・レジスタ１３２を有する場合、
ストア・バック・バッファ９８が入力バッファ・レジス
タ１３２をロードするために追加の１サイクルが要求さ
れ、入力バッファ・レジスタ１３２がダイナミック・ラ
ンダム・アクセス・メモリに書込まれるために、おおよ
そ８サイクルを要する。しかしながら、ストア・バック
・レジスタ９８は入力バッファ・レジスタ１３２のロー
ド後に解放される。
【００７１】図７乃至図８及び図２３乃至図２４に示さ
れるキャッシュ構造において、データ・ブロックが第２
のメモリ・レベル１１０から第１のメモリ・レベルに再
ロードされる時、ミスを発生したダブル・ワードはキャ
ッシュ再ロード・バッファがいっぱいになると同時にロ
ードされる。次のサイクルにおいて、データがキャッシ
ュ再ロード・バッファ１１２から必要とされると、全キ
ャッシュ再ロード・バッファがスタティック・ランダム
・アクセス・メモリにロードされ、目的のダブル・ワー
ドが同時にアクセスされる。
れるキャッシュ構造において、データ・ブロックが第２
のメモリ・レベル１１０から第１のメモリ・レベルに再
ロードされる時、ミスを発生したダブル・ワードはキャ
ッシュ再ロード・バッファがいっぱいになると同時にロ
ードされる。次のサイクルにおいて、データがキャッシ
ュ再ロード・バッファ１１２から必要とされると、全キ
ャッシュ再ロード・バッファがスタティック・ランダム
・アクセス・メモリにロードされ、目的のダブル・ワー
ドが同時にアクセスされる。
【００７２】第３のメモリ・レベルＬ３からスタティッ
ク・ランダム・アクセス・メモリへの再ロードにおいて
は、フル・ブロックが存在しなくてもよい点、及びキャ
ッシュ再ロード・バッファ１１２からメモリ・セル配列
７８への続くロードがまだ要求されている可能性がある
点を除けば、キャッシュ再ロード・バッファ１１２内の
データは同様にしてアクセスされる。
ク・ランダム・アクセス・メモリへの再ロードにおいて
は、フル・ブロックが存在しなくてもよい点、及びキャ
ッシュ再ロード・バッファ１１２からメモリ・セル配列
７８への続くロードがまだ要求されている可能性がある
点を除けば、キャッシュ再ロード・バッファ１１２内の
データは同様にしてアクセスされる。
【００７３】キャッシュ再ロード・バッファ１１２内の
データが中央処理ユニットからアクセス可能となる方法
は別の設計選択である。（例えばMatick、R．E．らによ
る"Architectural implications in the design of mic
roprocessors．"IBMSystems Journal、Vol．23、No．
3、1984、pages 264-280；Matick、R．E．らによる１９
８９年１月における上述の文献；Radin、G．による"The
801minicomputer．"IBM Journal of Research and Dev
elopment、Vol．27、No．3、1983、pages 237-246を参
照のこと）
データが中央処理ユニットからアクセス可能となる方法
は別の設計選択である。（例えばMatick、R．E．らによ
る"Architectural implications in the design of mic
roprocessors．"IBMSystems Journal、Vol．23、No．
3、1984、pages 264-280；Matick、R．E．らによる１９
８９年１月における上述の文献；Radin、G．による"The
801minicomputer．"IBM Journal of Research and Dev
elopment、Vol．27、No．3、1983、pages 237-246を参
照のこと）
【００７４】次にキャッシュ再ロードの最悪なケースの
例を示す。この例では第１及び第２のメモリ・レベルの
両方にミスが発生し、両方がストア・バックされるべき
ブロックを有する。すなわち、第１のメモリ・レベルは
第２のメモリ・レベルに対するストア・バックを有し、
第２のメモリ・レベルは第３のメモリ・レベルに対する
ストア・バックを有し、再ロード・ブロックは第１及び
第２のメモリ・レベルの両方に移動しなければならな
い。これを達成するステップは図２３乃至図２４の構成
において以下のように示される。
例を示す。この例では第１及び第２のメモリ・レベルの
両方にミスが発生し、両方がストア・バックされるべき
ブロックを有する。すなわち、第１のメモリ・レベルは
第２のメモリ・レベルに対するストア・バックを有し、
第２のメモリ・レベルは第３のメモリ・レベルに対する
ストア・バックを有し、再ロード・ブロックは第１及び
第２のメモリ・レベルの両方に移動しなければならな
い。これを達成するステップは図２３乃至図２４の構成
において以下のように示される。
【００７５】＜ステップ１＞：サイクル Ｔ１ スタティック・ランダム・アクセス・メモリ及びダイナ
ミック・ランダム・アクセス・メモリのディレクトリを
アクセスする。両者はミスを発生し、識別をキャストア
ウトする。すなわち第１のメモリ・レベルからＢ３が、
第２のメモリ・レベルからＢ９が、また第３のメモリ・
レベルからブロックＢ６が再ロードされる。
ミック・ランダム・アクセス・メモリのディレクトリを
アクセスする。両者はミスを発生し、識別をキャストア
ウトする。すなわち第１のメモリ・レベルからＢ３が、
第２のメモリ・レベルからＢ９が、また第３のメモリ・
レベルからブロックＢ６が再ロードされる。
【００７６】＜ステップ２＞：サイクル Ｔ２ Ｂ３のためにスタティック・ランダム・アクセス・メモ
リをアクセスし、ストア・バック・バッファにラッチす
る。Ｂ９のためにダイナミック・ランダム・アクセス・
メモリのアクセスを開始する。Ｂ６のために第３のメモ
リ・レベルのアクセスを開始する。
リをアクセスし、ストア・バック・バッファにラッチす
る。Ｂ９のためにダイナミック・ランダム・アクセス・
メモリのアクセスを開始する。Ｂ６のために第３のメモ
リ・レベルのアクセスを開始する。
【００７７】＜ステップ３＞：サイクル Ｔ３ ストア・バック・バッファから入力バッファ・レジスタ
にＢ３を転送する（１サイクル）。
にＢ３を転送する（１サイクル）。
【００７８】＜ステップ４＞：サイクル Ｔ２＋ＴＤ （ＴＤはマシン・サイクルにおけるダイナミック・ラン
ダム・アクセス・メモリのアクセス時間） ブロックＢ９が出力バッファ・レジスタに転送される。
ダム・アクセス・メモリのアクセス時間） ブロックＢ９が出力バッファ・レジスタに転送される。
【００７９】 ＜ステップ５ａ＞：サイクル Ｔ２＋ＴＤ＋１ 入力バッファ・レジスタ（Ｂ３を含む）のダイナミック
・ランダム・アクセス・メモリへの書込みサイクルを開
始する。Ｂ９を出力バッファ・レジスタからキャッシュ
再ロード・バッファへ転送する（１サイクル）。
・ランダム・アクセス・メモリへの書込みサイクルを開
始する。Ｂ９を出力バッファ・レジスタからキャッシュ
再ロード・バッファへ転送する（１サイクル）。
【００８０】 ＜ステップ５ｂ＞：サイクル Ｔ２＋ＴＤ＋２ キャッシュ再ロード・バッファ（Ｂ９）をストア・バッ
ク・バッファに転送する（１サイクル）。
ク・バッファに転送する（１サイクル）。
【００８１】 ＜ステップ６＞：サイクル Ｔ２＋ＴＤ＋１＋ＴＤ Ｂ３は現在ダイナミック・ランダム・アクセス・メモリ
内に存在する（Ｂ９はストア・バック・バッファ内で待
機中である）。
内に存在する（Ｂ９はストア・バック・バッファ内で待
機中である）。
【００８２】＜ステップ７＞：サイクル Ｔ２＋ＴＭ
｛ＴＭは第３のメモリ・レベルのアクセス時間｝ Ｂ６の最初の３２バイト（ミスを発生したダブル・ワー
ドを含む）が入力バッファ・レジスタ及びキャッシュ再
ロード・バッファに転送され、ミスを発生したダブル・
ワードが中央処理ユニットにロードされる。第３のメモ
リ・レベルからの再ロードは７追加サイクルの間、継続
する。
｛ＴＭは第３のメモリ・レベルのアクセス時間｝ Ｂ６の最初の３２バイト（ミスを発生したダブル・ワー
ドを含む）が入力バッファ・レジスタ及びキャッシュ再
ロード・バッファに転送され、ミスを発生したダブル・
ワードが中央処理ユニットにロードされる。第３のメモ
リ・レベルからの再ロードは７追加サイクルの間、継続
する。
【００８３】 ＜ステップ８＞：サイクル Ｔ２＋ＴＭ＋７ ブロックＢ６がフルに入力バッファ・レジスタ及びキャ
ッシュ再ロード・バッファに再ロードされる。
ッシュ再ロード・バッファに再ロードされる。
【００８４】 ＜ステップ９＞：サイクル Ｔ２＋ＴＭ＋８ Ｂ６（入力バッファ・レジスタ内に存在）の配列へのダ
イナミック・ランダム・アクセス・メモリの書込みサイ
クルを開始する。ストア・バック・バッファの第３のメ
モリ・レベルへのストア・バックを開始する。第３のメ
モリ・レベルへの完全なストア・バックにはＴＭ＋７サ
イクルを要する。
イナミック・ランダム・アクセス・メモリの書込みサイ
クルを開始する。ストア・バック・バッファの第３のメ
モリ・レベルへのストア・バックを開始する。第３のメ
モリ・レベルへの完全なストア・バックにはＴＭ＋７サ
イクルを要する。
【００８５】＜ステップ１０＞：サイクル Ｔ２＋ＴＭ
＋８＋（ＴＭ＋７） ストア・バック・バッファ（Ｂ９）が完全に第３のメモ
リ・レベルへストア・バックされる。
＋８＋（ＴＭ＋７） ストア・バック・バッファ（Ｂ９）が完全に第３のメモ
リ・レベルへストア・バックされる。
【００８６】上述の処理において、暗黙的に下式が仮定
される。
される。
【数２】TM ≧ 2 × TD + 1 サイクル
【００８７】従って、ステップ６は自動的にステップ７
よりも先に発生する。数式２が成立しない場合、再ロー
ド制御装置はダイナミック・ランダム・アクセス・メモ
リ上の入力バッファ・レジスタへのＢ３及びＢ６のロー
ドの衝突を回避するように、必要な制御を提供する必要
がある。また第３のメモリ・レベルからの３２ビットの
データ・パスがキャッシュ再ロード・バッファへのみロ
ードされ、第２のメモリ・レベルへは直接ロードされな
くても良い。それに続き第３のメモリ・レベルからのフ
ル・ブロックの転送の完了時に、第２のメモリ・レベル
はストア・バック・バッファ・パスを介して再ロードさ
れる。
よりも先に発生する。数式２が成立しない場合、再ロー
ド制御装置はダイナミック・ランダム・アクセス・メモ
リ上の入力バッファ・レジスタへのＢ３及びＢ６のロー
ドの衝突を回避するように、必要な制御を提供する必要
がある。また第３のメモリ・レベルからの３２ビットの
データ・パスがキャッシュ再ロード・バッファへのみロ
ードされ、第２のメモリ・レベルへは直接ロードされな
くても良い。それに続き第３のメモリ・レベルからのフ
ル・ブロックの転送の完了時に、第２のメモリ・レベル
はストア・バック・バッファ・パスを介して再ロードさ
れる。
【００８８】
【発明の効果】以上説明したように本発明によれば、中
央処理ユニットへのアクセス、及びより高度なメモリ・
レベルへのアクセスが高速に達成可能な電子的コンピュ
ータ・メモリが提供できる。
央処理ユニットへのアクセス、及びより高度なメモリ・
レベルへのアクセスが高速に達成可能な電子的コンピュ
ータ・メモリが提供できる。
【図１】本発明による電子的コンピュータ・メモリ例の
ブロック図である。
ブロック図である。
【図２】メモリ・セルの例を示す図である。
【図３】スイッチの例を示す図である。
【図４】センス増幅器の例を示す図である。
【図５】書込みドライバの例を示す図である。
【図６】アドレス・デコーダの例を示す図である。
【図７】本発明による別の電子的コンピュータ・メモリ
の例のブロック図である。
の例のブロック図である。
【図８】本発明による別の電子的コンピュータ・メモリ
の例のブロック図である。
の例のブロック図である。
【図９】ラテン式正方マップ化メモリ・セル配列の一部
分の例を示す図である。
分の例を示す図である。
【図１０】ラテン式正方マップ化メモリ・セル配列の一
部分の例の詳細図である。
部分の例の詳細図である。
【図１１】ラテン式正方マップ化メモリ・セル配列の一
部分の例の詳細図である。
部分の例の詳細図である。
【図１２】図１０乃至図１１のラテン式正方マップ化メ
モリ・セル配列の圧縮した図である。
モリ・セル配列の圧縮した図である。
【図１３】電子的コンピュータ・メモリの１８ビット・
アドレスの例を示す図である。
アドレスの例を示す図である。
【図１４】電子的コンピュータ・メモリのビット・ライ
ン・スイッチ配列の一部分の例を示す図である。
ン・スイッチ配列の一部分の例を示す図である。
【図１５】電子的コンピュータ・メモリのビット・ライ
ン・スイッチ配列の一部分の例を示す図である。
ン・スイッチ配列の一部分の例を示す図である。
【図１６】電子的コンピュータ・メモリのアドレス・デ
コーダの一部分の例を示す図である。
コーダの一部分の例を示す図である。
【図１７】電子的コンピュータ・メモリのアドレス・デ
コーダの別の部分の例を示す図である。
コーダの別の部分の例を示す図である。
【図１８】電子的コンピュータ・メモリの遅延選択アド
レス・デコーダの一部分の例を示す図である。
レス・デコーダの一部分の例を示す図である。
【図１９】電子的コンピュータ・メモリの遅延選択アド
レス・デコーダの一部分の例を示す図である。
レス・デコーダの一部分の例を示す図である。
【図２０】ラテン式正方マップ化メモリ・セル配列のデ
ータ配列を示す図である。
ータ配列を示す図である。
【図２１】ラテン式正方マップ化メモリ・セル配列から
読出される或いはそれに書込まれるデータを再配列する
ために要求されるデータ・シフトの例を示す図である。
読出される或いはそれに書込まれるデータを再配列する
ために要求されるデータ・シフトの例を示す図である。
【図２２】図２１で示される再配置を実施するためのデ
ータ・シフト器／整列器の例を示す図である。
ータ・シフト器／整列器の例を示す図である。
【図２３】本発明による別の電子的コンピュータ・メモ
リの例を示すブロック図である。
リの例を示すブロック図である。
【図２４】本発明による別の電子的コンピュータ・メモ
リの例を示すブロック図である。
リの例を示すブロック図である。
１４、２６、２８ ビット・ライン出力／入力 １６、１８、５２、６０ 電界効果トランジスタ ２４ スイッチング電界効果トランジスタ ３２ 第１のセンス増幅器或いは書込みドライバ ３４ 第２のセンス増幅器或いは書込みドライバ ６２、６４ "真"及び"相補"出力 ７８ スタティック・ランダム・アクセス・メモリ・セ
ル配列 ８２ ビット／センス・ライン ８４ センス増幅器（ＳＡ） ８６、１０６、１１８ ビット・スイッチ ９０、１１６ デコーダ ９２、１２０ 遅延選択パターン論理 ９６ シフト器／整列器 ９８ ストア・バック・バッファ １００ ＡＮＤゲート １０２ ＯＲゲート １０４ インバータ １１０ メモリ・レベル １０８ 書込みドライバ １１２ キャッシュ再ロード・バッファ １１４ 再ロード・イネーブル・スイッチ １３０ ロード・スルー・デコーダ １３２ 入力バッファ・レジスタ（ＩＢＲ）
ル配列 ８２ ビット／センス・ライン ８４ センス増幅器（ＳＡ） ８６、１０６、１１８ ビット・スイッチ ９０、１１６ デコーダ ９２、１２０ 遅延選択パターン論理 ９６ シフト器／整列器 ９８ ストア・バック・バッファ １００ ＡＮＤゲート １０２ ＯＲゲート １０４ インバータ １１０ メモリ・レベル １０８ 書込みドライバ １１２ キャッシュ再ロード・バッファ １１４ 再ロード・イネーブル・スイッチ １３０ ロード・スルー・デコーダ １３２ 入力バッファ・レジスタ（ＩＢＲ）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スタンレー・エベレット・シュースター アメリカ合衆国10527、ニューヨーク州グ ラニット・スプリングス、リチャード・ソ マーズ・ロード 23
Claims (7)
- 【請求項１】コンピュータ・メモリであって、 データ信号を記憶し、１以上のワード・ライン入力と、
１以上のビット・ライン出力とに接続されているメモリ
・セルの列と、 少なくとも第１の前記メモリ・セル、第２の前記メモリ
・セル、第３の前記メモリ・セル、第４の前記メモリ・
セルのワード・ライン入力端子に接続されている１以上
のワード入力ラインと、 前記メモリ・セルからデータを読出す第１のセンス増幅
器と、 前記メモリ・セルからデータを読出す第２のセンス増幅
器と、 前記第１のメモリ・セルからの前記ビット・ライン出力
を前記第１のセンス増幅器に開閉式に接続する第１のス
イッチであって、当該第１のスイッチは制御入力を有し
ているものと、 前記第２のメモリ・セルからの前記ビット・ライン出力
を前記第１のセンス増幅器に開閉式に接続する第２のス
イッチであって、当該第２のスイッチは制御入力を有し
ているものと、 前記第３のメモリ・セルからの前記ビット・ライン出力
を前記第２のセンス増幅器に開閉式に接続する第３のス
イッチであって、当該第３のスイッチは制御入力を有し
ているものと、 前記第４のメモリ・セルからの前記ビット・ライン出力
を前記第２のセンス増幅器に開閉式に接続する第４のス
イッチであって、当該第４のスイッチは制御入力を有し
ているものと、 を含み、前記第１のスイッチ、前記第２のスイッチ、前
記第３のスイッチ、前記第４のスイッチの前記制御入力
は夫々独立にアクチュエート可能であることを特徴とし
た、コンピュータ・メモリ。 - 【請求項２】コンピュータ・メモリであって、 データ信号を記憶し、１以上のワード・ライン入力と、
１以上のビット・ライン出力とに接続されているメモリ
・セルの列と、 少なくとも第１の前記メモリ・セル、第２の前記メモリ
・セル、第３の前記メモリ・セル、第４の前記メモリ・
セルのワード・ライン入力端子に接続されている１以上
のワード入力ラインと、 前記メモリ・セルへデータを書込む第１の書込みドライ
バと、 前記メモリ・セルへデータを書込む第２の書込みドライ
バと、 前記第１のメモリ・セルからの前記ビット・ライン入力
を前記第１の書込みドライバに開閉式に接続する第１の
スイッチであって、当該第１のスイッチは制御入力を有
しているものと、 前記第２のメモリ・セルからの前記ビット・ライン入力
を前記第１の書込みドライバに開閉式に接続する第２の
スイッチであって、当該第２のスイッチは制御入力を有
しているものと、 前記第３のメモリ・セルからの前記ビット・ライン入力
を前記第２の書込みドライバに開閉式に接続する第３の
スイッチであって、当該第３のスイッチは制御入力を有
しているものと、 前記第４のメモリ・セルからの前記ビット・ライン入力
を前記第２の書込みドライバに開閉式に接続する第４の
スイッチであって、当該第４のスイッチは制御入力を有
しているものと、 を含み、前記第１のスイッチ、前記第２のスイッチ、前
記第３のスイッチ、前記第４のスイッチの前記制御入力
は夫々独立にアクチュエート可能であることを特徴とし
た、コンピュータ・メモリ。 - 【請求項３】前記第１のスイッチと前記第３のスイッチ
を相互に独立にアクチュエートし、または、前記第１の
スイッチと前記第４のスイッチとを相互に独立にアクチ
ュエートするための、アドレス解読手段を含むことを特
徴とした請求項１または２のコンピュータ・メモリ。 - 【請求項４】コンピュータ・メモリであって、 データ信号を記憶し、１以上のワード・ライン入力と、
１以上のビット・ライン出力とに接続されているメモリ
・セルを行状に配列したメモリ・セル行を複数個含んだ
キャッシュ・メモリであって、各々の前記メモリ・セル
行は少なくとも第１のメモリ・セル・ブロックと第２の
メモリ・セル・ブロックを含んでいる、キャッシュ・メ
モリと、 前記キャッシュ・メモリの１の前記メモリ・セル行の第
１のメモリ・セル、第２のメモリ・セル、第３のメモリ
・セル、第４のメモリ・セルのワード・ライン入力端子
に接続されている１のワード入力ラインであって、前記
第１のメモリ・セルと前記第３のメモリ・セルは前記第
１のブロックに含まれ、前記第２のメモリ・セルと前記
第４のメモリ・セルは前記第２のブロックに含まれるよ
うに配置されている、１のワード入力ラインと、 前記メモリ・セルからデータを読出す第１のセンス増幅
器と、 前記メモリ・セルからデータを読出す第２のセンス増幅
器と、 前記第１のメモリ・セルからの前記ビット・ライン出力
を前記第１のセンス増幅器に開閉式に接続する第１のス
イッチであって、当該第１のスイッチは制御入力を有し
ているものと、 前記第２のメモリ・セルからの前記ビット・ライン出力
を前記第１のセンス増幅器に開閉式に接続する第２のス
イッチであって、当該第２のスイッチは制御入力を有し
ているものと、 前記第３のメモリ・セルからの前記ビット・ライン出力
を前記第２のセンス増幅器に開閉式に接続する第３のス
イッチであって、当該第３のスイッチは制御入力を有し
ているものと、 前記第４のメモリ・セルからの前記ビット・ライン出力
を前記第２のセンス増幅器に開閉式に接続する第４のス
イッチであって、当該第４のスイッチは制御入力を有し
ているものと、 を含み、前記第１のスイッチ、前記第２のスイッチ、前
記第３のスイッチ、前記第４のスイッチの前記制御入力
は夫々独立にアクチュエート可能であることを特徴とし
た、コンピュータ・メモリ。 - 【請求項５】前記第１のブロックに含まれるメモリ・セ
ルのみを前記センス増幅器に接続すべく前記第１と前記
第３のスイッチをアクチュエートする第１の状態と、前
記第１のブロックと前記第２のブロックの両方に含まれ
るメモリ・セルを前記センス増幅器に接続すべく前記第
１と前記第４のスイッチをアクチュエートする第２の状
態とを択一的に発生させる選択手段を有している、請求
項４のコンピュータ・メモリ。 - 【請求項６】前記選択手段はさらに、前記第２のブロッ
クに含まれるメモリ・セルのみを前記センス増幅器に接
続すべく前記第２と前記第４のスイッチをアクチュエー
トする第３の状態と、前記第１のブロックと前記第２の
ブロックの両方に含まれるメモリ・セルを前記センス増
幅器に接続すべく前記第２と前記第３のスイッチをアク
チュエートする第４の状態とを択一的に発生させること
を特徴としている、請求項５のコンピュータ・メモリ。 - 【請求項７】請求項４に記載されたコンピュータ・メモ
リであって、 各々の前記メモリ・セル行がｍ個のメモリ・セルの前記
ブロックを有し、 各々の前記ブロックはｎ個のメモリ・セルを含み、 当該コンピュータ・メモリは前記メモリ・セルからデー
タを読みだすためのｎ個のセンス増幅器を有し、 当該コンピュータ・メモリはｍ×ｎ個の制御入力を有し
ているスイッチを有し、該スイッチは各々の前記メモリ
・セル行のうちの１のメモリ・セルからのみのビット・
ライン出力を１のセンス増幅器に開閉式に接続し、 前記スイッチに対する前記制御入力は夫々独立にアクチ
ュエート可能であり、 前記選択手段は前記ブロック中のｎ個のメモリ・セルを
前記センス増幅器に接続する第１の前記スイッチ群を独
立にアクチュエートし、または、前記ｍ個のブロックの
各々のブロックに含まれるｎ／ｍ個のメモリ・セルを前
記センス増幅器に接続する第２の前記スイッチ群を独立
にアクチュエートすることを特徴とした請求項４のコン
ピュータ・メモリ。
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