JPH07153264A

JPH07153264A - 半導体記憶装置

Info

Publication number: JPH07153264A
Application number: JP6253694A
Authority: JP
Inventors: Mikio Asakura; 幹雄朝倉; Kazuyasu Fujishima; 一康藤島; Yoshio Matsuda; 吉雄松田; Hideto Hidaka; 秀人日高
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-10-19
Filing date: 1994-10-19
Publication date: 1995-06-16
Anticipated expiration: 2014-11-10
Also published as: JP2975539B2

Abstract

(57)【要約】【目的】複雑な入出力制御が可能な半導体記憶装置を
得る。【構成】データ転送線領域３２は、転送経路ＴＲ１と
転送経路ＴＲ２とを設けている。そして、転送経路ＴＲ
２上に第１のデータ入出力線対Ｌ１，バーＬ１がワード
線に並行して配置される。同様に、制御信号ＢＳ₁，Ｂ
Ｓ2が流れる制御信号線Ｌ３，Ｌ４はワード線に並行し
て配置される。レジスタ手段５０に対応する２組のビッ
ト線対のうち１つがトランスファゲート３１により選択
的に第１のデータ入出力線対Ｌ１，バーＬ１に接続され
る。キャッシュミス時に、複数の第１のデータ入出力線
対Ｌ１，バーＬ１のうち、有効とされたＩ／Ｏスイッチ
９に対応する１つの第１のデータ入出力線対Ｌ１，バー
Ｌ１が選択的に第２のデータ入出力線対Ｌ２，バーＬ２
に接続される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関す
る。

【０００２】

【従来の技術】従来、コンピュータシステムのコストパ
フォーマンスを向上させるため、低速だが低コストで大
容量なダイナミックＲＡＭ（ＤＲＡＭ）をメインメモリ
に使用し、このメインメモリとＣＰＵ間に高速なバッフ
ァとして、小容量の高速メモリを設けることが、よく行
われていた。上記した高速バッファはキャッシュメモリ
と呼ばれ、ＣＰＵが必要としそうなデータのブロックを
メインメモリからコピーし、保持している。ＣＰＵがア
クセスするアドレスのデータがキャッシュメモリ内に存
在する時（キャッシュヒット）、ＣＰＵは必要とするデ
ータをキュッシュメモリより取り込む。一方、ＣＰＵが
アクセスするアドレスのデータがキャッシュメモリ内に
存在しない時（キャッシュミス）、ＣＰＵは低速なメイ
ンメモリ（ＤＲＡＭ）より、必要とするデータを取込
む。

【０００３】上記したキャッシュメモリシステムをメモ
リシステムに組み込むには、高価な高速メモリを必要と
するのでコストを重視する小型のコンピュータシステム
では使用することができなかった。そこで、ＤＲＡＭの
有しているページモード，スタティックコラムモード等
の高速アクセス機能を利用し、簡易なキャッシュシステ
ムを構成していた。

【０００４】以下、図５の波形図を参照して、ページモ
ード，スタティックコラムモードの説明を行う。同図に
おいて(a) は通常のＤＲＡＭのサイクル、(b）はページ
モードサイクル、(c) はスタティックコラムモードサイ
クルである。

【０００５】同図(a) に示すように、通常サイクルで
は、信号バーＲＡＳ(Row Address Strobe)の降下エッジ
でマルチプレクスアドレス信号ＭＡより行アドレス(Row
Address) ＲＡをＤＲＡＭ内に取込み、信号バーＣＡＳ
(Columm Address Strobe)の降下エッジでマルチプレク
スアドレス信号ＭＡより列アドレス(Columm Address)Ｃ
ＡをＤＲＡＭ内に取り込む。そして、行アドレスＲＡ，
列アドレスＣＡにより選択されたメモリセルのデータを
データ出力Ｄ_out として得る。通常サイクルは上記した
サイクルでデータを読み出すため、アクセス時間として
は信号バーＲＡＳの降下エッジ時からデータ出力Ｄ_out
が有効になるまでの時間ｔ_RAC （ＲＡＳアクセスタイ
ム）を要する。このアクセス時間ｔ_RAC は、通常１００
ｎｓ程度である。なお、ｔ_RPは信号バーＲＡＳのプリチ
ャージ時間、ｔ_Cはサイクル時間であり、通常ｔ_C＝２
００ｎｓ程度である。

【０００６】同図(b) に示すように、ページモードサイ
クルでは同一行アドレスＲＡ上で複数の列アドレスＣＡ
でデータの読出しが行える。従って、アクセス時間は信
号バーＣＡＳの降下エッジ時からデータ出力Ｄ_out が有
効になるまでの時間ｔ_CAC （ＣＡＳアクセスタイム）と
なり、通常サイクルでのアクセス時間ｔ_RAC の半分程度
の時間となり、通常５０ｎｓ程度である。なお、ｔ_CPは
信号バーＣＡＳのプリチャージ時間、ｔ_PCはサイクル時
間である。

【０００７】同図(c) に示すように、スタティックコラ
ムモードではページモードの信号バーＣＡＳの立下りエ
ッジを不要にし、列アドレスＣＡをあたかもスタティッ
クＲＡＭのように動作させている。従ってアクセス時間
はマルチプレクスアドレスＭＡ変化時からデータ出力Ｄ
_out が有効になるまでの時間ｔ_AA（アドレスアクセスタ
イム）となり、ｔ_CAC 同様通常サイクルでのアクセス時
間ｔ_RAC の半分程度となり、通常５０ｎｓ程度である。

【０００８】図６は、ページモードあるいはスタティッ
クコラムモードが可能な従来のＤＲＡＭ素子の基本構成
を示す構成ブロック図である。

【０００９】同図に示すように、行アドレスバッファ
１，列アドレスバッファ２がマルチプレクスアドレス信
号ＭＡより各々行アドレスＲＡ，列アドレスＣＡを取込
んでいる。そして信号バーＲＡＳの降下エッジが行アド
レスバッファ１に入力されると、行アドレスＲＡが行デ
コーダ３へ送られ、次段のワードドライバ４を駆動する
ことで、行アドレスＲＡにより選択されたメモリセルア
レイ５内の１本のワード線（図示せず）を活性化する。

【００１０】そして、活性化されたワード線に接続され
た全メモリセルのデータが、メモリセルアレイ５内の全
ビット線（図示せず）を介してセンスアンプ６へ送られ
る。センスアンプ６は得られたデータを検知し、増幅す
る。したがって、この時点で指定された行アドレスＲＡ
一行分のデータがセンスアンプ６にラッチされている。
以降、同一の行アドレスＲＡ内のデータをアクセスする
場合は、前述したページモード，スタティックコラムモ
ードが利用できる。

【００１１】つまり、ページモードでは、信号バーＣＡ
Ｓの降下エッジが列アドレスバッファ２に入力される
と、列アドレスＣＡが列デコーダ７に送られ、センスア
ンプ６に格納されているデータ群のいずれかを有効にす
ることで、出力バッファ８を介してデータ出力Ｄ_out を
得る。スタティックコラムモードの場合も起動をマルチ
プレクスアドレスＭＡの変化による点を除き同様の動作
を行う。なお、９はデータの入出力を制御するＩ／Ｏス
イッチ、１０は入力バッファ、Ｄ_inはデータ入力であ
る。

【００１２】図７はページモード（あるいはスタティッ
クコラムモード）を利用した簡易キャッシュシステムを
有する従来のメモリシステムのブロック構成図である。
同図に示すように、このメモリシステムは８個の１Ｍビ
ット×１構成のＤＲＡＭ素子１１〜１８を使用し構成し
た１Ｍバイトのメモリシステムである。従ってアドレス
線は２０本（２²⁰＝１０４８５７６＝１Ｍ）必要とする
が、実際上はアドレスマルチプレクサ２１より行アドレ
スＲＡ（１０ビット），列アドレスＣＡ（１０ビット）
に分けたマルチプレクスアドレス信号ＭＡが送られる１
０本のアドレス線が各々のＤＲＡＭ素子１１〜１８に接
続されている。

【００１３】図８は、図７で示したメモリシステムのキ
ャッシュ動作を示した波形図である。以下、図８および
図６を参照しつつ図７のメモリシステムの動作を説明す
る。なお、ラッチ２２には、既に直前にアクセスされた
行アドレスＲＡ１がラッチされており、センスアンプ６
内には行アドレスＲＡ１の全データが既にラッチされて
いるとする。

【００１４】このような状態で、図示しないＣＰＵが必
要とするデータの２０ビットのアドレス信号Ａ_dをアド
レスジェネレータ２３より発生する。このアドレス信号
Ａ_dから行アドレスＲＡ２がコンパレータ２４に入力さ
れ、コンパレータ２４はこの行アドレスＲＡ２とラッチ
２２に格納されている行アドレスＲＡ１との比較を行
い、ＲＡ１＝ＲＡ２であれば、センスアンプ６に保持し
ているデータ群にアクセスされた（キャッシュヒット）
ことになり、コンパレータ２４は活性化した（“Ｈ”レ
ベル）キャッシュヒット信号ＣＨ(Cache Hit) をステー
トマシン２５に送る。活性化した信号ＣＨを受けたステ
ートマシン２５は信号バーＲＡＳを“Ｌ”レベルに保っ
たまま、信号バーＣＡＳをトグルする（立ち上げた後に
立ち下げる）ページモード制御を行い、アドレスマルチ
プレクサ２１はＤＲＡＭ素子１１〜１８にマルチプレク
スアドレスＭＡとして、列アドレスＣＡを供給し、各Ｄ
ＲＡＭ素子１１〜１８のセンスアンプ６に格納されたデ
ータ群より、列デコーダ７により選択されたデータを取
り出す。このようにキャッシュヒットした場合、ＤＲＡ
Ｍ素子１１〜１８から高速なアクセス時間ｔ_CAC で、出
力データＤ_out が得られる。

【００１５】一方、コンパレータ２４において、ＲＡ１
≠ＲＡ２が判定されると、センスアンプ６に保持してい
るデータ群以外にアクセスされた（キャッシュミス）こ
とになり、コンパレータ２４はステートマシン２５に非
活性（“Ｌ”レベル）の信号ＣＨを発生する。この時、
ステートマシン２５は信号バーＲＡＳ，バーＣＡＳの順
にトグルする通常サイクルのＤＲＡＭ素子１１〜１８の
制御を行い、アドレスマルチプレクサ２１は行アドレス
ＲＡ２，列アドレスＣＡの順にマルチプレクスアドレス
ＭＡをＤＲＡＭ素子１１〜１８に供給する。このように
キャッシュミスした場合、信号バーＲＡＳを図８に示す
ようにプリチャージし、さらにＤＲＡＭ素子１１〜１８
から低速なアクセス時間ｔ_RAC で出力データＤ_out が得
られることになる。このため、ステートマシン２５はウ
ェイト信号Ｗait を発生し、ＣＰＵに待機をかける。ま
た、ラッチ２２はコンパレータ２４より活性化されない
キャッシュヒット信号ＣＨを受けると新しい行アドレス
ＲＡ２を保持する。

【００１６】

【発明が解決しようとする課題】従来の簡易キャッシュ
システム等の半導体記憶装置は、センスアンプ６と出力
バッファ８及び入力バッファ９との間に設けられたＩ／
Ｏスイッチ９により、メモリセルアレイ５のデータ入出
力を制御していた。このため、メモリセルアレイ５に対
する複雑な入出力制御を行うことが困難であるという問
題点があった。

【００１７】この発明は、上記した問題点を解決するた
めになされたもので、複雑な入出力制御が可能な半導体
記憶装置を得ることを目的とする。

【００１８】

【課題を解決するための手段】この発明にかかる請求項
１記載の半導体記憶装置は、複数行および複数列に配置
され、それぞれが情報を記憶する複数のメモリセルと、
複数行に配置され、それぞれが対応した行に配置される
複数のメモリセルに接続される複数のワード線と、複数
列に配置され、それぞれが対応した列に配置される複数
のメモリセルに接続される複数のビット線対と、上記複
数のビット線対に対応して接続され、対応するビット線
対に現れた電位差を検知増幅する複数のセンスアンプと
をそれぞれが備える複数のメインメモリアレイと、それ
ぞれが各メインメモリアレイに対応し、対応したメイン
メモリアレイにおけるワード線に並行して配置される複
数の第１のデータ入出力線対と、それぞれが各メインメ
モリアレイに対応して設けられ、対応したメインメモリ
アレイにおける複数のビット線対のうちの１つを選択的
に対応した上記第１のデータ入出力線対に接続する複数
の第１の選択接続手段と、上記複数の第１のデータ入出
力線対に対して共通に設けられる第２のデータ入出力線
対と、上記第２のデータ入出力線対に対応して設けら
れ、上記複数の第１のデータ入出力線対のうち１つを選
択的に上記第２のデータ入出力線対に接続する第２の選
択接続手段とを備えて構成される。

【００１９】また、請求項２記載の半導体記憶装置のよ
うに、上記メインメモリアレイは所定数ごとにブロック
化され、このブロック単位で各メインメモリアレイの第
１の選択接続手段が制御されるように構成してもよい。

【００２０】さらに、請求項３記載の半導体記憶装置の
ように、第１の選択接続手段は、ワード線に並行して配
置される制御信号線に接続され、この制御信号線からの
制御信号に応じてビット線対と第１のデータ入出力線対
との間の接続・非接続を制御するように構成してもよ
い。

【００２１】

【作用】この発明における請求項１記載の半導体記憶装
置は、それぞれが各メインメモリアレイに対応して設け
られ、対応したメインメモリアレイにおける複数のビッ
ト線対のうちの１つを選択的に対応した第１のデータ入
出力線対に接続する複数の第１の選択接続手段と、第２
のデータ入出力線対に対応して設けられ、複数の第１の
データ入出力線対のうち１つを選択的に上記第２のデー
タ入出力線対に接続する第２の選択接続手段とを備えて
おり、第１及び第２の選択接続手段による２段階の接続
により、メインメモリセルアレイの情報の入出力制御を
行っている。

【００２２】また、請求項２記載の半導体記憶装置は、
メインメモリアレイは所定数ごとにブロック化され、こ
のブロック単位で各メインメモリアレイの第１の選択接
続手段が制御されるため、ブロックごとに第１の選択手
段を一括制御することができる。

【００２３】また、請求項３記載の半導体記憶装置は、
制御信号を供給する第１の制御信号線をワード線に並行
して配置するため、制御信号の供給に伴う回路規模の増
大を最小限に抑えている。

【００２４】

【実施例】図１はこの発明の一実施例であるキャッシュ
機能を有するメモリシステムのＤＲＡＭ素子の基本構成
を示すブロック構成図である。同図において１〜４，８
〜１０及びバーＣＡＳ，バーＲＡＳ，ＭＡ，ＲＡ，Ｃ
Ａ，ＣＨは従来と同じであるので説明は省略し、以下従
来と異なる点について述べる。

【００２５】同図に示すようにメモリセルアレイ５をブ
ロックＢ１〜Ｂ４と４分割して使用するため、センスア
ンプ６，Ｉ／Ｏスイッチ９間にブロックＢ１〜Ｂ４に対
応してトランスファゲート３１（３１ａ〜３１ｄ），デ
ータ転送線領域３２，トランスファゲート３３（３３ａ
〜３３ｄ），キャッシュメモリの記憶部となるデータレ
ジスタ３４（３４ａ〜３４ｄ）を挿入している。また、
後述するＷＡＹアドレスＡ_WAY はＷＡＹアドレスバッフ
ァ３６を介し、ＷＡＹデコーダ３７に入力され、ＷＡＹ
デコーダ３７はＷＡＹアドレスＡ_WAY をデコードし、制
御信号ＲＳ₁，ＲＳ₂を発生することで各ブロックにお
ける当該トランスファゲート３３を導通させる。

【００２６】図２はトランスファゲート３１とデータレ
ジスタ３４（トランスファゲート３３）が１対１に対応
している場合の図１の１ブロック内におけるＤＲＡＭ素
子の部分詳細を示す構成説明図である。同図に示すよう
に、メモリセルアレイ５の各ビット線対ＢＬ，バーＢＬ
が延長してセンスアンプ６を介してトランスファゲート
３１に接続される。トランスファゲート３１はそれぞれ
が２個のＮＭＯＳトランジスタＱ３１，Ｑ３１から構成
され、ブロックデコーダ３５の２本の制御信号ＢＳ₁，
ＢＳ₂により各々が制御されるため、各トランジスタＱ
３１の導通・非導通により、メモリセルアレイ５におけ
る同一ブロック内のデータ群を２分割して、センスアン
プ６を介してデータ転送線領域３２へ転送が可能となる
転送手段として機能する。

【００２７】データ転送線領域３２は、同図に示すよう
に同一ブロック内の１つのトランスファゲート３１（３
３）に対して同一列アドレス上のトランスファゲート３
１，３３間の接続を行う転送経路ＴＲ１と、隣接する列
アドレス（隣接する２組のビット線対）上のトランスフ
ァゲート３１，３３間の接続を行う転送経路ＴＲ２を設
けている。そして、転送経路ＴＲ２上に第１のデータ入
出力線対Ｌ１，バーＬ１が配置される。第１のデータ入
出力線対Ｌ１，バーＬ１はビット線対ＢＬ，バーＢＬに
垂直方向、すなわち、メモリセルアレイ５のワード線に
並行して配置される。同様に、制御信号ＢＳ₁，ＢＳ₂
が流れる制御信号線Ｌ３，Ｌ４はワード線に並行して配
置される。

【００２８】以後、制御信号ＢＳ₁で選択されるトラン
スファゲート３１の列アドレスを偶数列アドレス、制御
信号ＢＳ₂で選択されるトランスファゲート３１の列ア
ドレスを奇数列アドレスと呼ぶ。

【００２９】また、それぞれが２個のＮＭＯＳトランジ
スタＱ３３から構成されるトランスファゲート３３はＷ
ＡＹデコーダ３７の制御信号ＲＳ₁，ＲＳ₂により各々
のトランジスタＱ３３の導通・非導通が制御される。

【００３０】図２の構成は、データ転送線で相互に結合
された隣接する２つのトランスファゲート３１、同様に
相互に結合された隣接する２つのトランスファゲート３
３及び隣接する２つのデータレジスタ３４を１単位のレ
ジスタ手段５０としている。そして、レジスタ手段５０
内における２つのトランスファゲート３１及び２つのト
ランスファゲート３３は、メモリセルアレイ内で対応す
る２組のビット線対（図示せず）に現れた情報と同一レ
ジスタ手段５０内のデータレジスタ３４との間のデータ
転送手段として機能する。

【００３１】したがって、レジスタ手段５０に対応する
２組のビット線対単位で分類されるメモリセルアレイそ
れぞれにおいて、２組のビット線対のうち１つが選択的
に第１のデータ入出力線対Ｌ１，バーＬ１に接続され
る。

【００３２】ブロックデコーダ３５ａ〜３５ｄは、各々
列アドレスＣＡの上位２ビットとキャッシュヒット信号
ＣＨ反転信号を入力信号とするアンドゲートＧ１により
その活性化が制御される。つまり、信号ＣＨが“Ｌ”レ
ベルで、列アドレスＣＡの上位２ビットで選択されたブ
ロックデコーダ３５ａ〜３５ｄのいずれかが活性化し、
信号ＣＨが“Ｈ”レベルでは、どのブロックデコーダ３
５ａ〜３５ｄも活性化しない。またブロックデコーダ３
５ａ〜３５ｄのいずれかが活性化すると対応するブロッ
ク内のトランスファゲート３１ａ〜３１ｄが制御信号Ｂ
Ｓ₁，ＢＳ₂に従い導通する。一方、列デコーダ７は列
アドレスＣＡとＷＡＹアドレスＡ_WAY を入力信号とし、
Ｉ／Ｏスイッチ９のいずれか１つを有効にして、有効と
されたＩ／Ｏスイッチ９に対応するデータレジスタ３４
の格納データを第２のデータ入出力線対Ｌ２，バーＬ２
に出力する。

【００３３】図３はこの発明の一実施例であるキャッシ
ュ機能を有するメモリシステムを示したブロック構成図
である。同図に示すように、従来と異なり、４つのラッ
チを、２２Ａ₁〜２２Ａ₄と２２Ｂ₁〜２２Ｂ₄の２組
を設けている。

【００３４】これらのラッチ２２Ａ，２２Ｂはアドレス
ジェネレータ２３からのアドレス信号Ａ_dに従い、各組
（２２Ａ，２２Ｂ）から１つずつ選択され、各々コンパ
レータ２２Ａ，２２Ｂと比較される。そしてコンパレー
タ２４Ａ，２４Ｂからの一致信号ＣＨ_A，ＣＨ_Bがオア
ゲートＧ２に入力され、どちらか一方が一致（ＣＨ_A＝
“Ｈ”or ＣＨ_B＝“Ｈ”）していればオアゲートＧ２
より活性化した（“Ｈ”レベルの）キャッシュヒット信
号ＣＨが出力される。なお、ラッチ２２Ａ，２２Ｂ及び
コンパレータ２４Ａ，２４Ｂは従来と異なり、行アドレ
スＲＡに加え偶数列アドレスあるいは奇数列アドレスを
指示する列アドレスＣＡの下位１ビットをラッチする。

【００３５】また、置換え制御部３８は一致信号Ｃ
Ｈ_A，ＣＨ_Bを入力とし、キャッシュミス時に置換えデ
ータ３９に従い、ブロック内におけるいずれのデータレ
ジスタのデータを書換えるかを指示する信号Ｓ₃₈をＷＡ
Ｙエンコーダ４０に出力し、キャッシュヒット時には置
換えデータ３９の更新を行う。

【００３６】置換えデータ３９は各ブロックにおけるデ
ータレジスタの優先順位（キャッシュミス時にいずれの
データレジスタの値をそのままにしておくか）を示すデ
ータを格納している。また、ＷＡＹエンコーダ４０は一
致信号ＣＨ_A，ＣＨ_B及び置換え制御部３８の出力信号
Ｓ₃₈を入力とし、キャッシュヒット時は、一致信号ＣＨ
_A，ＣＨ_Bに従い選択データレジスタを示すＷＡＹアド
レスＡ_WAY を、キャッシュミス時には信号Ｓ₃₈に従いＷ
ＡＹアドレスＡ_WAY をＤＲＡＭ１１〜１８に発生する。

【００３７】上述した構成のＤＲＡＭメモリシステムの
動作を説明する。なお、ラッチ２２Ａ₁〜２２Ａ₄，２
２Ｂ₁〜２２Ｂ₄には、既に各ブロックＢ１〜Ｂ４にお
いて列アドレスＣＡの下位１ビットと行アドレスＲＡを
含んだデータＤＡ₁〜ＤＡ₄，ＤＢ₁〜ＤＢ₄が各々ラ
ッチされており、データレジスタ３４ａ〜３４ｄにはそ
の時のブロックＢ１〜Ｂ４ごとの所定のデータが既にラ
ッチされているとする。

【００３８】このような状態で、図示しないＣＰＵが必
要とする２０ビットのアドレス信号Ａ_dをアドレスジェ
ネレータ２３より発生する。このアドレス信号Ａ_dから
行アドレスＲＡ２がコンパレータ２４に入力される。一
方、アドレス信号Ａ_dの列アドレスＣＡの上位２ビット
により選択されたブロックＢ１〜Ｂ４に該当するラッチ
２２Ａ，２２Ｂ各々から１つずつ有効にする。ここで、
説明の都合上ブロックＢ２、つまりラッチ２２Ａ₂，２
２Ｂ₂が選択されたとすると、コンパレータ２４Ａ，２
４Ｂは各々入力されたデータＤＡＴＡ（行アドレスＲＡ
２＋列アドレスＣＡ２の下位１ビット）と、ラッチ２２
Ａ₂，２２Ｂ₂に格納されているデータＤＡ₂，ＤＢ₂
との比較を行い、ＤＡＴＡ＝ＤＡ₂あるいはＤＡＴＡ＝
ＤＢ₂であれば、一致信号ＣＨ_A，ＣＨ_Bのいずれかが
“Ｈ”レベルとなるためキャッシュヒットとみなし、活
性化した“Ｈ”レベルのキャッシュヒット信号ＣＨがオ
アゲートＧ２よりステートマシン２５及び各ＤＲＡＭ素
子１１〜１８に送られる。さらに、ＷＡＹエンコーダ４
０により一致信号ＣＨ_A，ＣＨ_Bに基づくＷＡＹアドレ
スＡ_WAY も各ＤＲＡＭ素子１１〜１８に送られる。

【００３９】この時、信号ＣＨは“Ｈ”レベルとなるた
め、全てのブロックデコーダ３５は活性化せず、全トラ
ンスファゲート３１は導通せず、全データレジスタ３４
とセンスアンプ６間は電気的に遮断されている。

【００４０】一方、ステートマシン２５は信号バーＣＡ
Ｓをトグルするページモード制御を行ない、アドレスマ
ルチプレクサ２１はＤＲＡＭ素子１１〜１８にマルチプ
レクスアドレスＭＡとして列アドレスＣＡを供給し、各
ＤＲＡＭ素子１１〜１８のデータレジスタ３２ｂに格納
されたデータ群より列アドレスＣＡ及びＷＡＹアドレス
Ａ_WAY に従い列デコーダ７により選択されたデータをＩ
／Ｏスイッチ９を介して取り出す。このようにしてキャ
ッシュヒットした場合、ＤＲＡＭ素子１１〜１８から高
速なアクセス時間ｔ_CAC で出力データＤ_out が得られ
る。

【００４１】また、各コンパレータ２４Ａ，２４Ｂにお
いてＤＡＴＡ≠ＤＡ₂及びＤＡＴＡ≠ＤＢ₂が判定され
ると、一致信号ＣＨ_A，ＣＨ_Bの双方が“Ｌ”レベルと
なるためキャッシュミスとみなし、非活性（“Ｌ”レベ
ル）のキャッシュヒット信号ＣＨがオアゲートＧ２より
ステートマシン２５及び各ＤＲＡＭ素子１１〜１８に送
られる。さらに、ＷＡＹエンコーダ４０により置換え制
御部３８の出力信号Ｓ₃₈に基づくＷＡＹアドレスＡ_WAY
も各ＤＲＡＭ素子１１〜１８に送られる。

【００４２】この時、信号ＣＨは“Ｌ”レベルとなるた
め、ブロックデコーダ３５ｂのみ活性化され、ブロック
デコーダ３５ｂの制御信号ＢＳ₁，ＢＳ₂に従い偶数列
アドレスあるいは奇数列アドレスのトランスファゲート
３１ｂが導通する。一方、ＷＡＹアドレスＡ_WAY をデコ
ードすることによりＷＡＹデコーダ３７より得られた制
御信号ＲＳ₁，ＲＳ₂に従い、偶数列アドレスあるいは
奇数列アドレスのトランスファゲート３３ｂが導通す
る。その結果、データレジスタ３４ｂとセンスアンプ６
間は電気的に接続されデータ転送線領域３２内で導通し
たトランスファゲート３１ｂ，３３ｂ間で転送経路ＴＲ
１，ＴＲ２のいずれか一方のみ有効となり、この転送経
路ＴＲ１，ＴＲ２を介してデータ転送が行われる。な
お、他のデータレジスタ３２ａ，３２ｃ，３２ｄとセン
スアンプ６間は電気的に遮断されたままである。

【００４３】一方、ステートマシン２５は、次に信号バ
ーＣＡＳを立下げるサイクルでＤＲＡＭ素子１１〜１８
の制御を行い、アドレスマルチプレクサ２１は行アドレ
スＲＡ２，列アドレスＣＡ２の順にマルチプレクスアド
レスＭＡをＤＲＡＭ素子１１〜１８に供給する。そし
て、メモリセルアレイ５よりセンスアンプ６，トランス
ファゲート３１ｂ，データ転送線領域３２，トランスフ
ァゲート３３ｂ，データレジスタ３４ｂ，Ｉ／Ｏスイッ
チ９及び出力バッファ８を介して、列デコーダ７より選
択されたデータを出力データＤ_out として読み出す。

【００４４】したがって、キャッシュミス時には、複数
の第１のデータ入出力線対Ｌ１，バーＬ１のうち、有効
とされたＩ／Ｏスイッチ９に対応する１つの第１のデー
タ入出力線対Ｌ１，バーＬ１が選択的に第２のデータ入
出力線対Ｌ２，バーＬ２に接続される。

【００４５】このようにキャッシュミス時には、ＤＲＡ
Ｍ素子１１〜１８から低速なアクセス時間ｔ_RAC で出力
データＤ_out が得られることになる。このため、ステー
トマシン２５はウェイト信号Ｗait を発生し、ＣＰＵに
待機をかける。また、置換え制御部３８により選択され
たラッチ２２Ａ₂あるいは２２Ｂ₂には、新しい行アド
レスＲＡ２と列アドレスＣＡ２の下位１ビットが保持さ
れる。

【００４６】このように、１つの（１ビットの）データ
レジスタ３４がセンスアンプ６上の列アドレス上におい
て、隣接する２組のビット線対より得られる２ビットの
いずれかのデータを転送経路ＴＲ１，ＴＲ２の一方を有
効にすることで選択的に取込めるため、上述した２ビッ
トのデータの優先度の高い方を随時取込むことでデータ
レジスタの数を増やさずにエントリー数が２となり、そ
の結果、連続する２つの行アドレスにまたがったプログ
ラムルーチンが繰り返し実行される場合などにも対応す
ることができ、キャッシュヒット率の向上が図れる。

【００４７】さらに加えて、キャッシュヒット，キャッ
シュミス時におけるＤＲＡＭ素子１１〜１８のメモリ管
理をブロックＢ１〜Ｂ４単位で行えるようにしたため、
各ブロックＢ１〜Ｂ４各々が独立して行アドレスに対す
るデータ群をデータレジスタ３２に格納することができ
るので、エントリー数はさらに増え２×４＝８となり、
キャッシュヒット率はさらに向上する。

【００４８】また、メモリセルアレイ５の入出力制御を
トランスファゲ―ト３１により、２組のビット線対Ｂ
Ｌ，バーＢＬを１つの第１のデータ入出力線対Ｌ１，バ
ーＬ１に接続し、キャッシュミス時に、トランスファゲ
ート３３及びＩ／Ｏスイッチ９により、複数の第１のデ
ータ入出力線対Ｌ１，バーＬ１のうちの１つを選択的に
第２のデータ入出力線対Ｌ２，バーＬ２に接続すること
により、メモリセルアレイ５の情報の入出力制御を行っ
ている。その結果、複雑な入出力制御が可能となる。こ
の際、第１のデータ入出力線対はワード線に並行して配
置されるため、集積度をほとんど損ねることもない。

【００４９】また、トランスファゲート３１は、ブロッ
ク単位で与えられる制御信号ＲＳ₁，ＲＳ2により制御さ
れるため、ブロックごとにトランスファゲート３１を一
括制御することができる。

【００５０】さらに、制御信号ＲＳ₁，ＲＳ2を供給す
る制御信号線Ｌ３，Ｌ４をワード線に並行して配置する
ことにより、制御信号ＲＳ₁，ＲＳ₂の付与に伴う回
路規模の増大を最小限に抑えている。

【００５１】図４はこの発明の他の実施例であるＤＲＡ
Ｍ素子の部分詳細を示す構成説明図である。同図に示す
ようにトランスファゲート３１とデータレジスタ３４と
を１対１に対応させている。ただし、トランスファゲー
ト３１は隣接する２組のビット線対（図４では図示せ
ず）の一方に接続される２個のＮＭＯＳトランジスタＱ
３１Ａと他方に接続される２個のＮＭＯＳトランジスタ
Ｑ３２とから構成される。すなわち、図４の構成は、隣
接する２組のビット線対に対応する１つのトランスファ
ゲート３１と１つのデータレジスタとを１単位のレジス
タ手段５１とした構成となる。そして、レジスタ手段５
１内のトランスファゲート３１は、メモリセルアレイ内
で対応する２組のビット線対（図示せず）に現れた情報
と同一レジスタ手段５０内のデータレジスタ３４との間
のデータ転送手段として機能する。

【００５２】この場合エントリー数はブロック数と同じ
で４となるが、１つの（１ビットの）データレジスタ３
４に対し列アドレス上の隣接する２組のビット線対から
得られる２ビットの一方を選択的にラッチすることがで
きるため、キャッシュヒット率はさ程低下しない。ま
た、データレジスタの数を減らせる（図１〜図３の実施
例の半分）、トランスファゲート３３，ＷＡＹアドレス
Ａ_WAY 等が省略できることでＤＲＡＭ素子の設計のレイ
アウトが容易になるという利点が生ずる。

【００５３】なお、これらの実施例では、ビット線対の
数とデータレジスタ３４の数の比が１対１，２対１の場
合について述べたが、これに限定されるものではなく、
両者の比を増減させることでキャッシュヒット率の向
上、あるいは設計レイアウトの容易化が増進する。

【００５４】また、これらの実施例ではメモリセルアレ
イ５を４ブロックＢ１〜Ｂ４構成（エントリー数４）と
したが、ブロックの分割数は適当に増減することは勿論
可能である。

【００５５】

【発明の効果】以上説明したように、この発明における
請求項１記載の半導体記憶装置は、それぞれが各メイン
メモリアレイに対応して設けられ、対応したメインメモ
リアレイにおける複数のビット線対のうちの１つを選択
的に対応した第１のデータ入出力線対に接続する複数の
第１の選択接続手段と、第２のデータ入出力線対に対応
して設けられ、複数の第１のデータ入出力線対のうち１
つを選択的に上記第２のデータ入出力線対に接続する第
２の選択接続手段とを備えており、第１及び第２の選択
接続手段による２段階の接続により、メインメモリセル
アレイの情報の入出力制御を行っている。その結果、複
雑な入出力制御が可能となる。この際、第１のデータ入
出力線対はワード線に並行して配置されるため、集積度
をほとんど損ねない。

【００５６】また、請求項２記載の半導体記憶装置は、
メインメモリアレイは所定数ごとにブロック化され、こ
のブロック単位で各メインメモリアレイの第１の選択接
続手段が制御されるため、ブロックごとに第１の選択手
段を一括制御することができる。

【００５７】また、請求項３記載の半導体記憶装置は、
制御信号を供給する第１の制御信号線をワード線に並行
して配置するため、制御信号の供給に伴う回路規模の増
大を最小限に抑えている。

【図面の簡単な説明】

【図１】この発明の一実施例であるキャッシュ機能を
有するメモリシステムにおけるＤＲＡＭ素子の構成説明
図である。

【図２】図１のＤＲＡＭ素子の詳細を示す構成説明図
である。

【図３】この発明の一実施例であるキャッシュ機能を
有するメモリシステムのブロック構成図である。

【図４】この発明の他の実施例であるＤＲＡＭ素子の
詳細を示す波形図である。

【図５】ＤＲＡＭにおける高速アクセス機能を示した
波形図である。

【図６】従来のキャッシュ機能を有するメモリシステ
ムにおけるＤＲＡＭ素子の構成説明図である。

【図７】従来のキャッシュ機能を有するメモリシステ
ムのブロック構成図である。

【図８】従来のキャッシュ動作を示す波形図である。

【符号の説明】

５メモリセルアレイ、６センスアンプ、２２Ａ，２
２Ｂラッチ、２４Ａ，２４Ｂコンパレータ、３１ａ
（３３ａ）〜３１ｄ（３３ｄ）トランスファゲート、
３２データ転送線領域、３４ａ〜３４ｄデータレジ
スタ、３５ａ〜３５ｄブロックデコーダ、ＴＲ１，Ｔ
Ｒ２転送経路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者日高秀人伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内

Claims

【特許請求の範囲】

【請求項１】複数行および複数列に配置され、それぞ
れが情報を記憶する複数のメモリセルと、複数行に配置
され、それぞれが対応した行に配置される複数のメモリ
セルに接続される複数のワード線と、複数列に配置さ
れ、それぞれが対応した列に配置される複数のメモリセ
ルに接続される複数のビット線対と、上記複数のビット
線対に対応して接続され、対応するビット線対に現れた
電位差を検知増幅する複数のセンスアンプとをそれぞれ
が備える複数のメインメモリアレイと、それぞれが各メインメモリアレイに対応し、対応したメ
インメモリアレイにおけるワード線に並行して配置され
る複数の第１のデータ入出力線対と、それぞれが各メインメモリアレイに対応して設けられ、
対応したメインメモリアレイにおける複数のビット線対
のうちの１つを選択的に対応した上記第１のデータ入出
力線対に接続する複数の第１の選択接続手段と、上記複数の第１のデータ入出力線対に対して共通に設け
られる第２のデータ入出力線対と、上記第２のデータ入出力線対に対応して設けられ、上記
複数の第１のデータ入出力線対のうち１つを選択的に上
記第２のデータ入出力線対に接続する第２の選択接続手
段とを備える半導体記憶装置。
【請求項２】上記メインメモリアレイは所定数ごとに
ブロック化され、このブロック単位で各メインメモリア
レイの第１の選択接続手段が制御されることを特徴とす
る請求項１記載の半導体記憶装置。
【請求項３】第１の選択接続手段は、ワード線に並行
して配置される制御信号線に接続され、この制御信号線
からの制御信号に応じてビット線対と第１のデータ入出
力線対との間の接続・非接続を制御することを特徴とす
る請求項１または請求項２記載の半導体記憶装置。