KR100884160B1 - 반도체 기억 장치, 반도체 장치 및 멀티칩 모듈 - Google Patents

반도체 기억 장치, 반도체 장치 및 멀티칩 모듈 Download PDF

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Abstract

1 교점 셀을 이용한 DRAM에서는 판독 시의 어레이 노이즈에 의해 동작 마진이 작아지는 문제가 있다. 이것을 저감하기 위해서 데이터를 직렬로 입력하고, 메모리 어레이에 기입하는 데이터를 노이즈가 작아지도록 부호화하면, 부호화에 요하는 시간에 메모리의 액세스 시간이 증가하는 문제가 있다. 칩 내에 랜덤 액세스 가능한 데이터용 레지스터 RE를 설치하고, 칩 외부로부터의 액세스는 전부 데이터용 레지스터에 대하여 행한다. 데이터용 레지스터로부터 병렬로 메모리 셀 어레이 MCA에 대하여 데이터를 기입할 때에 부호화를 행하고, 반대로 메모리 셀에서 데이터용 레지스터로 데이터를 판독할 때에 복호화 동작을 행하는 구성으로 한다.
리스토어 커맨드, 쌍방향 버퍼, 메모리 셀, 어레이 노이즈

Description

반도체 기억 장치, 반도체 장치 및 멀티칩 모듈{SEMICONDUCTOR MEMORY DEVICE, SEMICONDUCTOR DEVICE AND MULTI-CHIP MODULE}
도 1의 (a)는 본 발명의 반도체 기억 장치의 구성도, 도 1의 (b)는 본 발명의 반도체 기억 장치의 부호화에 의한 어레이 노이즈 저감의 설명도.
도 2는 본 발명의 반도체 기억 장치의 동작 파형도.
도 3은 본 발명의 저 노이즈 부호화의 개념도로, (a), (b)는 리스토어 동작 시, (c), (d)는 프리페치 동작 시의 개념도.
도 4는 도 1에 도시한 부호화 회로의 구체적인 주요부 회로도.
도 5는 도 1에 도시한 부호화 제어 회로의 구체적인 주요부 회로도.
도 6은 도 4 및 도 5에 도시한 부호화 회로와 부호화 제어 회로의 동작 파형도.
도 7은 본 발명의 반도체 기억 장치의 레지스터 내장형 DRAM에의 적용예를 도시한 도면.
도 8은 본 발명의 반도체 기억 장치의 멀티칩 모듈에의 적용예를 도시한 도면.
도 9는 1 교점 어레이에서의 워드선 노이즈의 발생 원리를 설명하는 도면.
도 10은 종래의 부호화 DRAM의 구성예를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 메모리칩
80 : DRAM 칩
81 : FLASH 메모리칩
82 : 로직 칩
83 : 실리콘 기판
MC : 메모리 셀
BL : 비트선
WL : 워드선
SA : 감지 증폭기
SWD : 서브 워드 드라이버
BSL : 블록 선택 신호
MIO : 메인 I/O선
EN : 부호화 회로
RE : 데이터용 레지스터
FRE : 플래그용 레지스터
BN : 블록 번호 레지스터
ENCNTL : 부호화 제어 회로
YDEC : 열 디코더
YS : 열 선택선
IOB : 입출력 버퍼
IVl∼IV6 : 인버터
GIO : 글로벌 I/O선
DQ : 입출력 단자
본 발명은 반도체 기억 장치(메모리)에 관한 것으로, 특히 메모리 셀을 1 교점 셀로 한 경우의 메모리 어레이 동작 시의 노이즈를 저감하여 동작 마진을 넓힐 수 있는 다이내믹 랜덤 액세스 메모리(DRAM)에 관한 것이다.
DRAM에서는 칩 면적을 축소함으로써 제조 비용을 저감하는 것이 기대되고 있다. 도 9의 (a)에 도시한 1 교점 셀 어레이는 워드선 WL과 비트선 BL의 모든 교점에 메모리 셀이 접속되어 있고, 현재 이용되고 있는 워드선과 비트선의 교점의 반에 셀이 접속되는 2 교점 셀보다도 셀 면적을 25% 저감할 수 있다. 또, 도 9의 (a)에서 참조 부호 SA0, SA1, SA2, …는 감지 증폭기이다.
그러나, 1 교점 셀 어레이는 2 교점 셀 어레이에 비하면, 데이터 판독 시의 어레이 노이즈가 증가하는 문제가 있어 실용화가 곤란하다.
또한, 2 교점 셀 어레이에서도, 상보의 비트선과 워드선 사이의 기생의 2개의 용량의 차가 커져 노이즈를 상쇄할 수 없게 되면, 마찬가지의 어레이 노이즈 증가의 문제가 있다.
도 9의 (b)에 어레이 노이즈의 하나인 워드선 노이즈의 발생 원리를 나타낸 다. 도 9의 (b)는 워드선 WLO를 활성화하여 비트선 BL1T에 하이(H) 데이터가 판독되고, 비트선 BL0T, BL2T 등에 로우(L) 데이터가 판독되고 있는 경우를 나타낸다.
여기서, 비트선 BL1T에서는 누설 전류 등의 원인에 의해 신호량이 예외적으로 감소하고 있다고 가정한다. 그러면, 신호량이 많은 비트선 BL0이나 BL2가 먼저 증폭된다. 이 비트선의 전위 변화가, 도 9의 (a)에 점선 화살표로 도시한 바와 같이, 비트선-워드선 사이의 기생 용량 CBLWL을 통해, 워드선 WL0의 전위 변화를 야기하고, 이것이 또한 기생 용량 CBLWL을 통해 비트선 BL1로 되돌아간다.
비트선 BL1은 신호량이 작기 때문에 증폭이 느리고, 이 노이즈를 받아 신호량이 감소하게 되면 잘못하여 반전할 위험이 있다. 마찬가지 노이즈가 셀 캐패시터의 대향 전극인 플레이트나 셀 트랜지스터의 기판을 통해 발생한다. 따라서, 1 교점 어레이를 실용화하기 위해서는 이 어레이 노이즈를 저감하는 것이 중요하게 된다.
비트선 쌍 BL1T-BL1B에 주목하면, 어레이 노이즈가 가장 커지는 최악의 경우는 T측의 비트선 BL0T, BL2T 등에 전부 H 데이터("1" 데이터로 정의함) 또는 전부 L 데이터("0" 데이터로 정의함)가 판독되는 경우이다.
도 10에 이 노이즈를, 메모리 셀에 기입되는 데이터의 데이터 패턴을 부호화하여 저감한 반도체 메모리의 종래 예를 나타낸다. 이러한 노이즈 저감에 대해서는, 예를 들면 일본 특개평 11-110967호 공보나, "IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 34, NO. 10, OCTOBER 1999, pp. 1391-1394"에 상술되어 있다.
이 종래예의 반도체 메모리에서는, 입출력 핀 DQ로부터 입출력 버퍼 IOB를 통해 직렬로 입력되는 비트를 멀티플렉서 MUX에 의해 병렬화하여 일단 레지스터 RE에 기입하면서, 동시에 직렬 데이터를 버스트 카운터 BC에서 카운트한다. 이 때, "1"의 수가 25% 이하 또는 75% 이상인 경우에는 플래그 FLG를 설정하고, 부호화 회로 EN에서 데이터의 반수를 반전한다. 이와 같이 하면, 1개의 워드선 WL 상의 l 데이터의 수를 반드시 25%∼75%의 범위로 억제할 수 있고, "1"이 100%인 경우나, "0"이 100%인 경우에 비하면, 어레이 노이즈는 50%로 저감할 수 있다. 또, 도 10에서, MC는 메모리 셀, SA는 감지 증폭기, BL은 비트선, DEC은 디코더, SEL은 선택 신호이다.
그러나, 상술한 종래의 부호화 회로를 갖는 반도체 메모리에서는, 직렬로 입력되는 데이터 블록마다 플래그 비트가 필요하기 때문에, 직렬로 입력되는 비트의 수가 적은 경우, 칩 내의 플래그용 메모리 셀의 수가 증대하여 칩 사이즈가 커지는 문제가 있다.
또한, 입출력 핀 DQ로부터 직렬로 입력되는 데이터를 버스트 카운터 BC에서 순서대로 카운트하여 플래그 FLG의 판정을 행하기 때문에, 판정 시간이 길어져 메모리 사이클 시간이 희생되는 문제가 있다.
또한, 플래그 FLG의 판정 기준이 "1"인 수가 25% 이하 또는 75% 이상인 경우로 복잡하기 때문에, 회로 규모가 증가하여 칩 면적이 커지는 문제가 있다.
그래서, 본 발명의 목적은 데이터의 부호화에 의해 노이즈를 저감할 수 있고, 그 때의 칩 사이즈나 메모리 사이클 시간의 희생을 작게 할 수 있는 반도체 기 억 장치를 제공하는 데 있다.
상기 과제를 해결하기 위해서, 본 발명에 따른 반도체 기억 장치는 복수의 워드선과 복수의 비트선의 교점에 형성된 복수의 메모리 셀과, 상기 워드선마다 형성된 1 비트의 플래그용 메모리 셀과, 상기 복수의 비트선에 형성된 복수의 감지 증폭기와, 기입 데이터를 유지하기 위한 랜덤 액세스 가능한 복수의 데이터용 레지스터와, 상기 기입 데이터의 "1"과 "0"의 비율을 판정하는 부호화 제어 회로와, 상기 부호화 제어 회로의 판정 결과에 기초하여 기입 데이터를 반전 또는 그대로 센스 증폭기로 기입하기 위한 부호화 회로를 포함하는 것을 특징으로 하는 것이다.
이 반도체 기억 장치의 개요를 간단히 설명하면 하기와 같다. 즉, 반도체 메모리칩 내에 랜덤 액세스 가능한 데이터용 레지스터를 설치하여, 반도체 메모리칩 외부로부터의 액세스는 전부 데이터용 레지스터에 대하여 행하고, 데이터용 레지스터로부터 병렬로 메모리 셀 어레이에 데이터를 기입할 때에는 부호화 동작을 행하고, 반대로 메모리 셀에서 데이터용 레지스터로 데이터를 판독할 때에는 플래그의 상태를 참조하여 복호화 동작을 행하도록 부호화 회로 및 부호화 제어 회로를 구성하는 것이다. 이에 따라, 판독 시의 어레이 노이즈에 의한 동작 마진의 저감을 억제하고, 또한 부호화할 때의 칩 사이즈나 메모리 사이클 시간의 증가도 억제할 수 있다.
<발명의 실시 형태>
이하, 본 발명에 따른 반도체 기억 장치의 적합한 실시 형태에 대하여, 첨부 도면을 이용하여 설명한다.
<실시 형태 1>
도 1의 (a)에 본 발명에 따른 반도체 기억 장치(이하, 반도체 메모리라고 칭함)인 저 노이즈 부호화 DRAM의 구성을, 도 2에 동작 파형을 나타낸다. 본 실시 형태에서의 저 노이즈 부호화 DRAM 칩(10)에서는, 데이터를 판독(리드) 또는 기입(라이트)할 때에는 우선 액티베이트(Activated) 커맨드 ACT를 발행하고, 메모리 셀 어레이 MCA 내에서 메모리 셀 MC 내의 데이터를 감지 증폭기열 SAB0, SAB1 내의 감지 증폭기 SA에 판독하여 유지한다.
감지 증폭기 SA의 프리차지를 오프한 후, 서브 워드 드라이버 SWD는 워드선 WLO를 활성화하여, 메모리 셀 MC 내의 데이터를 비트선 BL0T, BL1T 등으로 판독한다. 감지 증폭기 SA는, 이들 비트선에 생긴 미소 신호를, B측의 비트선 BL0B, BL1B 등을 참조 전위로 하여 차동 증폭하고, 그 결과를 유지한다.
여기서, 1개의 워드선 상의 데이터를 그 워드선에 대하여, 좌측의 감지 증폭기열 SAB0에서 증폭되는 메모리 셀의 블록을 MCB0으로서 동그라미 표시로 나타내고, 우측의 감지 증폭기열 SAB1에서 증폭되는 메모리 셀의 블록을 MCB1로서 사각 표시로 나타내어, 2 블록으로 나누고 있다.
계속해서 프리페치 커맨드 PFC를 발행하여, 감지 증폭기 SA 내의 데이터는 메인 I/O선 MIO를 통해 데이터용 레지스터 RE로 전송된다. 이 때, 복수로 나누어진 블록 MCB0, MCB1 중 어느 하나의 블록의 데이터를 블록 셀렉트 신호 BSL로 선택하여, 데이터용 레지스터 RE에 병렬 전송한다. 메인 I/O선으로부터 레지스터 RE로 데이터를 기입할 때에, 부호화 회로열 ENB 내의 부호화 회로 EN에서 후술하는 데이터의 복호화 동작이 행해진다.
메인 I/O선은 고속화를 위해 MIOT, MIOB의 상보 신호로 하고, 대기 시에는 고레벨(H 레벨)로 프리차지되어 있고, 데이터 전송 시에는 메인 I/O선 MIOT나 MIOB 중 어느 한쪽이 저레벨(L 레벨)로 강하한다. 또, 도면 내 및 명세서 내에서 상보 신호선의 T와 B를, 예를 들면 MIOT과 MIOB를, MIOT/B와 같이 기록하는 경우도 있다. 메인 I/O선은 MIOOT, …, MIO255T와, MIOOB, …, MIO255B의 256개씩 있고, 도 1에서는 MIOOT/B, …, MIO255T/B로 나타내고 있다. 이하, 다른 상보 신호에서도 마찬가지로 나타내는 경우가 있다.
또, 자세한 내용은 후술하지만, 프리페치 동작 시에는 데이터의 전송에 앞서서, 플래그용 비트선 BLFOT/B에 접속되는 감지 증폭기로부터 플래그용 메인 I/O선 MIOFT/B를 통해, 플래그용 레지스터 FRE로 플래그 상태가 전송된다. 또한, 블록 번호 드라이버 BND0, BND1 중 어느 하나로부터, 블록 번호 드라이버용 메인 I/O선 MIONT/B를 통해 블록 번호 레지스터 BN으로 블록 번호인 "0" 또는 "1"이 전송된다.
DRAM 칩 외부와의 데이터의 교환은 데이터용 레지스터 RE를 통해 행해진다. 리드 RED 또는 라이트 WRT 커맨드가 발행되면, 레지스터열 REB에 대하여 열 디코더 YDEC로부터의 열 선택선 YS로 어드레스가 지정된다. 리드 동작의 경우에는 데이터용 레지스터 RE 내의 데이터가 글로벌 I/O선 GIO, 입출력 버퍼 IOB를 통해 입출력 핀 DQ로 출력되고, 라이트 동작의 경우에는 이와는 반대의 경로로 입출력 핀 DQ로부터 입력된 데이터가 데이터용 레지스터 RE로 기입된다.
데이터용 레지스터 RE 내의 데이터에 대한 필요한 리드/라이트가 종료한 후, 리스토어 커맨드 RST를 발행하여 데이터용 레지스터 RE로부터 메모리 셀 어레이 MCA로 데이터를 재기입한다. 데이터용 레지스터 RE 내의 데이터는 메인 I/O선 MIO를 통해 감지 증폭기 SA에 기입됨과 동시에, 비트선을 통해 워드선이 선택되어 있는 메모리 셀에 기입된다. 마지막으로 프리차지 커맨드 PRE를 발행하여 워드선을 리세트하고, 비트선의 프리차지를 행한다.
상기한 프리페치 및 리스토어 동작 시에, 블록 내의 데이터는 병렬로 감지 증폭기 SA와 데이터용 레지스터 RE 사이에서 전송된다. 상기에서는, 메모리 셀 어레이를 2개의 블록 MCB0과 MCB1로 나눈 경우를 나타내었지만, 이들을 더 분할하여, 동시에 감지 증폭기와 데이터용 레지스터 사이에 전송되는 데이터의 양을 줄이는 것도 가능하고, 그 경우 메인 I/O선의 개수를 저감할 수 있다.
본 실시 형태의 저 노이즈 부호화 DRAM에서는, 데이터용 레지스터열 REB와 감지 증폭기 열 SAB 사이에 부호화 회로열 ENB를 설치하고, 감지 증폭기 및 메모리 셀에 기입하는 데이터를 부호화함으로써 메모리 셀 어레이가 동작할 때의 어레이 노이즈를 저감한다.
리스토어 동작 시에 데이터용 레지스터 RE로부터 감지 증폭기 SA로 데이터를 기입할 때에, 블록 MCB0 내의 데이터에 대해서는 항상 "0" 데이터의 비트수가 "1" 데이터의 비트수보다도 많은 상태를 유지하도록 한다. 이에 따라, "1" 데이터가 과반수가 된 경우에는 플래그용 레지스터 FRE에 "1"을 기입하여, 데이터를 반전한다. 이 부호화 동작은 데이터용 레지스터 RE 내의 부호를 부호화 회로열 ENB에서 반전하여 메인 I/O선 MIO로 출력하고, 감지 증폭기 SA로 전송을 행함으로써 실현된다. 또, "1" 데이터가 정확히 반인 경우에는, 데이터용 레지스터 RE 내의 부호를 반전하지 않고 그대로 출력하여, 감지 증폭기 SA로 전송한다.
반대로 블록 MCB1에 대해서는, "1" 데이터의 비트수가 "0" 데이터의 비트수보다도 많은 상태를 유지하도록 한다. 이에 따라, "0" 데이터가 과반수가 된 경우에는 플래그용 레지스터 FRE에 "1"을 기입하여, 데이터를 반전한다. 이 플래그 FLG는 메모리 셀 MC로부터 데이터용 레지스터 RE로 데이터를 판독하는 프리페치일 때의 복호화 동작에 필요하기 때문에, 워드선마다 플래그용 메모리 셀 MCF0, MCF1를 구비하여, 리스토어 시에 플래그용 레지스터 FRE 내의 상태를 플래그용 메모리 셀 MCF0, MCF1로 기입해둔다. 또한, 이 경우도, "0" 데이터가 정확히 반인 경우에는, 플래그용 레지스터 FRE를 "0" 그대로 하고, 데이터용 레지스터 RE 내로 부호를 반전하지 않고 그대로 출력하여, 감지 증폭기 SA로 전송한다.
또한, 도 1의 (a)에서는 1개의 워드선 상의 메모리 셀을 2개의 블록으로 나누고 있지만, 2개 이상의 블록으로 나눈 경우라도 본 부호화의 방법은 마찬가지로 적용할 수 있고, 복수의 블록을 그의 비트수가 거의 같아지도록 2개의 그룹으로 나누어서, 한쪽 그룹에 속하는 블록에서는 "0" 데이터의 비트수가 과반수로, 다른쪽 그룹에 속하는 블록에서는 "1" 데이터의 비트수가 과반수가 되도록 부호화한다. 도 1의 (a)에서 ENCNTL은 부호화 제어 회로이며, 이에 대해서는 후술한다.
도 1의 (b)에 본 실시 형태에서의 반도체 메모리인 부호화 DRAM에서의 어레이 노이즈의 저감 효과를 나타낸다. 부호화하지 않은 경우에는, 워드선 WL0 상의 512 비트의 데이터가 전부 "0" 또는 전부 "1"이라는 상태를 취할 수 있기 때문에, 이 때 어레이 노이즈가 가장 커진다. 이들 두 상태에서의 어레이 노이즈는 크기가 거의 같고 부호가 반대로 되기 때문에, 각각 어레이 노이즈 100%, -100%로 정의한다. 단, 플래그용 메모리 셀의 비트선 BLF는 제외하고 있다.
이것에 대하여, 상술한 본 실시 형태의 부호화를 행하면, 메모리 셀 블록 MCB0에서는 "1" 데이터의 수는 최소 0 비트, 최대 128 비트가 되고, 메모리 셀 블록 MCB1에서는 "1" 데이터의 수는 최소 128 비트, 최대 256 비트가 되기 때문에, 워드선 WL0 상의 전체에 대해서는 "1" 데이터의 수는 128 비트 이상 384 비트 이하로 제한된다.
여기서, "1" 데이터를 증폭하는 비트선으로부터 임의의 워드선에 가해지는 전위 변동과, "0" 데이터를 증폭하는 비트선으로부터 그 워드선에 가해지는 전위 변동과는 반대 부호를 갖기 때문에, 상호 상쇄된다. 즉, "1"의 수가 384 비트이고, "0"의 수가 128 비트일 때의 노이즈는, 차감 256 비트분의 노이즈에 상당하게 된다.
따라서, 512 비트 전부가 "1" 데이터인 경우와 비교하면, 어레이 노이즈는 거의 50%로 저감된다. 마찬가지로 하여 "1"의 수가 128 비트, "0"의 수가 384 비트인 경우의 어레이 노이즈는, 512 비트 전부가 "0"인 경우의 어레이 노이즈의 거의 50%로 저감된다. 따라서, 최악의 경우를 생각한 경우, 본 실시 형태에서 설명한 부호화에 의해 워드선, 플레이트, 기판 경유의 어레이 노이즈를 플러스측, 마이너스측 모두 50% 저감할 수 있다.
도 3의 (a), 도 3의 (b)에 리스토어(RST) 동작 시의 데이터용 레지스터 열 REB, 데이터용 레지스터 RE, 부호화 회로열 ENB, 부호화 회로 EN, 플래그용 레지스터 FRE, 블록 번호 레지스터 BN의 상태를 나타낸다.
도 3의 (a)에 도시한 바와 같이, 메모리 셀 블록 MCB0의 데이터가 데이터용 레지스터열 REB 내에 있는 경우에는, 블록 번호 레지스터 BN은 "0"으로 세트되어 있다. 부호화 제어 회로 ENCNTL은 데이터용 레지스터 열 REB 내의 데이터를 해석하고, 블록 번호 레지스터 BN의 상태가 "0"일 때에, 데이터용 레지스터 열 중에서 "0" 데이터의 비트수가 과반수인 경우에는 플래그용 레지스터 FRE를 "0"으로 세트하고, 부호화 회로 EN을 비반전 상태 "F"로 한다. 그리고, 데이터용 레지스터 RE의 데이터가 그대로 메인 I/O선 MIO로 출력된다.
즉, BN="0"일 때, RE 중 "0"의 수가 "1"의 수보다 많은 경우에는, FRE="0"이고, EN="F"(비반전)이다.
반대로, 도 3의 (b)에 도시한 바와 같이, 데이터용 레지스터열 REB 내에서 1 데이터의 비트수가 과반수인 경우에는 플래그용 레지스터 FRE를 "1"로 세트하고, 부호화 회로 EN은 반전 상태 "R"로 한다. 이 때는, 데이터용 레지스터 열 REB의 데이터가 반전되어 메인 I/O선 MIO에 출력된다. 메모리 셀 블록 MCB1의 데이터가 데이터용 레지스터 RE에 있는 경우에는, 블록 번호 레지스터 BN은 "1"로 세트되고, 이상의 설명과는 반대로 데이터용 레지스터 RE 내에서 "0" 데이터의 비트수가 과반수일 때에 플래그용 레지스터 FRE에 "1"을 세트하고, "1" 데이터의 비트수가 과반수일 때에 플래그용 레지스터 FRE에 "0"을 세트한다.
즉, BN="0"일 때, RE 중의 "0"의 수가 "1"의 수보다 적은 경우에는, FRE="1"이고, EN="R"(반전)이다.
도 3의 (c), 도 3의 (d)에 프리페치(PFC) 동작 시의 데이터용 레지스터 열 REB, 데이터용 레지스터 RE, 부호화 회로열 ENB, 부호화 회로 EN, 플래그용 레지스터 FRE, 블록 번호 레지스터 BN의 상태를 나타낸다.
데이터를 프리페치하는 경우에는 먼저 메모리 셀 어레이 MCA 내의 플래그용 메모리 셀 MCF로부터 플래그용 레지스터 FRE로, 블록 번호 드라이버 BND로부터 블록 번호 레지스터 BN으로, 각각 플래그의 상태와 블록 번호를 판독하고, 그 결과에 따라 부호화 회로 EN의 상태를 결정한 후, 메모리 셀 어레이 MCA로부터 데이터를 데이터용 레지스터 RE에 판독한다.
도 3의 (c)에 도시한 바와 같이, 플래그용 레지스터 FRE의 상태가 "0"이면 부호화 회로 EN은 비반전 상태 "F"가 되고, 메인 I/O선 MIO의 데이터가 그대로 데이터용 레지스터 RE로 판독된다. 한편, 도 3의 (d)에 도시한 바와 같이, 플래그용 레지스터 FRE의 상태가 "1"이면, 부호화 회로 EN은 반전 상태 "R"이 되고, 메인 I/O선 MIO의 데이터가 반전되어 데이터용 레지스터 RE로 판독된다. 따라서, 부호화되어 메모리 셀에 기입된 데이터는 데이터용 레지스터 RE에서 외부로부터 입력된 본래의 데이터 패턴으로 복호화된다.
본 실시 형태에서의 부호화는, "1" 데이터의 비트수가 과반수인지의 여부는 1점만을 조사하면 되며, 종래예와 같이 "1" 데이터의 비트수가 25% 이상인지의 여부, 및 75% 이하인지의 여부라는 2점을 조사하는 것보다도 단순하다. 따라서, 부 호화 동작에 필요한 시간이 단축될 수 있고, 액세스, 사이클 시간의 희생이 적고, 또한 부호화 회로의 규모도 저감할 수 있기 때문에 회로 면적을 저감할 수 있다는 이점이 있다.
도 4에, 본 실시 형태에서 이용하는 부호화 회로의 구성을 나타낸다. 부호화 회로 EN은 게이트가 도 4의 하측에 나타내는 플래그용 레지스터 FRE의 T측 출력 FRET에 접속되는 NMOS 트랜지스터 MN1, MN2와, 게이트가 플래그용 레지스터 FRE의 B측의 출력 FREB에 접속되는 NMOS 트랜지스터 MN3, MN4의 4개로 형성되어 있다. NMOS 트랜지스터 MN1의 드레인, 소스 경로는 데이터용 레지스터 RE의 B측의 출력 REOB와 T측의 메인 I/O선 MIOOT 사이에, NMOS 트랜지스터 MN2의 드레인, 소스 경로는 데이터용 레지스터 RE의 T측의 출력 REOT과 B측의 메인 I/O선 MIOOB 사이에, 각각 접속되어 있다. MOS 트랜지스터 MN3의 드레인, 소스 경로는 데이터용 레지스터 RE의 T측의 출력 REOT과 T측의 메인 I/O선 MIOOT 사이에, MOS 트랜지스터 MN4의 드레인, 소스 경로는 데이터용 레지스터 RE의 B측의 출력 REOB와 B측의 메인 I/O선 MIOOB 사이에 각각 접속된다.
플래그용 레지스터 FRE의 상태가 "0"이고, 플래그용 레지스터의 T측 출력 FRET가 L 레벨, B측 출력 FREB가 H 레벨일 때에는 비반전 상태이고, 데이터용 레지스터의 T측 출력 REOT과 T측의 메인 I/O선 MIOT가 접속되고, 데이터용 레지스터의 B측 출력 REOB와 B측의 메인 I/O선 MIOB가 접속된다. 플래그용 레지스터 FRE의 상태가 "1"이고, FRET가 H 레벨, FREB가 L 레벨일 때에는 반전 상태이고, 데이터용 레지스터 출력 단자 REOT와 메인 I/O선 MIOB가 접속되고, 데이터용 레지스터 출력 단자 REOB와 메인 I/O선 MIOT이 접속된다. 도 4에서는 NMOS 트랜지스터만의 패스 트랜지스터로 구성하고 있지만, MOS 트랜지스터와 PMOS 트랜지스터를 병렬로 접속하여, 게이트가 상보 신호로 구동되는 아날로그 스위치를 이용해도 되며, 이 경우 레지스터의 판독/기입이 고속화되는 이점이 있다.
데이터용 레지스터 회로 RE는, 입출력 단자가 상호 접속된 인버터 IV1, IV2와, 클럭드 인버터 CIV1∼CIV4로 이루어지는 쌍방향 스위치로 구성된다.
리스토어 신호 RS로 제어되는 클럭드 인버터 CIV1, CIV3은 입력 단자가 각각 데이터용 레지스터의 내부 노드 REIOB, REIOT에 접속되고, 출력 단자가 각각 데이터용 레지스터 출력 노드 REOT, REOB에 접속된다. 한편, 프리페치 신호 PF로 제어되는 클럭드 인버터 CIV2, CIV4는 입력 단자가 각각 데이터용 레지스터의 출력 노드 REOT, REOB에 접속되고, 출력 단자가 각각 데이터용 레지스터의 내부 노드 REIOB, REIOT에 접속된다. 프리페치 동작일 때는 프리페치 신호 PF가 활성화되어, 메인 I/O선 MIO의 데이터를 데이터용 레지스터 RE에 판독하고, 리스토어 동작일 때는 리스토어 신호 RS가 활성화되어, 데이터용 레지스터 RE의 데이터를 메인 I/O선 MIO를 통해 감지 증폭기 SA에 기입함과 함께, 비트선을 통해 워드선이 선택되어 있는 메모리 셀 MC로 기입한다.
또한 데이터용 레지스터 RE의 내부 단자 REIOT에는 열 선택 스위치용 NMOS 트랜지스터 MN5를 통해 글로벌 I/O선 GIO가 접속되고, NMOS 트랜지스터 MN5의 게이트에는 열 선택선 YS가 접속된다. 리드/라이트 동작 시에는 원하는 어드레스의 열 선택선 YS가 선택되고, 데이터용 레지스터 RE가 글로벌 I/O선 GIO에 접속되어, 데 이터의 입출력이 행해진다.
플래그용 레지스터 FRE는 데이터용 레지스터 RE와 마찬가지의 구성을 갖지만, 데이터용 레지스터보다도 프리페치 동작을 먼저 행하기 때문에, 입력 클럭 PFF를 독립적으로 설치한다. 또한, 블록 번호 레지스터 BN은 판독만을 행하기 때문에, 입력 스위치만이 설치되고, 플래그용 레지스터 FRE에서 클럭드 인버터 CIV1, CIV3와, 열 선택 스위치용 NMOS 트랜지스터를 제외한 구성이다. 또, 플래그용 레지스터 FRE 내의 MOS 트랜지스터 MN6은 게이트에 입력되는 플래그용 열 선택선 YSF에 의해, 도 5에 도시한 FREW 단자에 접속된다.
도 5에 본 실시 형태의 부호화 제어 회로 ENCNTL을 도시한다. 본 회로는 데이터용 레지스터 RE 중의 "1" 데이터의 수와 "0" 데이터의 수 중 어느 한쪽이 많은지를 판정하는 아날로그 카운터 회로이다. 차동 증폭기의 입력 트랜지스터가 병렬로 접속되고, 출력 단자 OUTB에 드레인이 병렬로 접속되는 트랜지스터 MN11, MN12 등의 게이트에는, 짝수번째의 데이터용 레지스터의 T측 단자 REI0T, REI2T 등 및 H 레벨 전위 VCC가 접속된다. 한편, 출력 단자 OUTT에 드레인이 병렬로 접속되는 트랜지스터 MN21, MN22 등의 게이트에는 홀수번째의 레지스터의 B측 단자 REI1B, REI3B 등 및 L 레벨 전위 VSS가 접속된다.
카운터 활성화 신호 CNTE가 활성화되고 증폭이 개시되면, 레지스터 내의 "1" 데이터의 비트수가 많고, T측의 단자쪽이 많이 H 레벨로 되어 있는 경우에는 출력 단자 OUTB에 접속하고 있는 트랜지스터 쪽이 많이 온되기 때문에, B측의 출력 단자 OUTB 쪽이 T측의 출력 단자 OUTT보다도 낮은 전압으로 증폭된다. 따라서 인버터 IV5의 출력 MST1이 H, 인버터 IV6의 출력 MST0이 L이 된다. 이 때에, 블록 번호 레지스터 BN이 "0"이고, 레지스터 BN의 한쪽 단자 BN0이 H, 다른 쪽 단자 BN1이 L인 경우에는 플래그용 레지스터의 FREW 단자에 H가 출력되어, 플래그에 "1"을 기입할 수 있고, 블록 번호 레지스터 BN이 "1"이고, 레지스터 BN의 한쪽 단자 BN0이 L, 다른 쪽 단자 BN1가 H인 경우에는 플래그용 레지스터의 단자 FREW에 L이 출력되어, 플래그용 메모리 셀에 "0"을 기입할 수 있다.
데이터용 레지스터 RE 내의 "0" 데이터의 비트수가 많고, B측의 단자쪽이 많이 H 레벨로 되어 있는 경우에는, T측의 출력 단자 OUTT에 접속되고 있는 트랜지스터쪽이 많이 온되기 때문에, T측의 출력 단자 OUTT 쪽이 B측의 출력 단자 OUTB보다도 낮은 전압으로 증폭된다. 따라서 인버터 IV5의 출력 MST1이 L, 인버터 IV6의 출력 MST0이 H가 된다. 이 때, 블록 번호 레지스터 BN이 "0"이고, 레지스터 BN의 한쪽 단자 BN0이 H, 다른 쪽 단자 BN1이 L인 경우에는 플래그용 레지스터의 단자 FREW에 L이 출력되어, 플래그 플래그용 메모리 셀에 "0"을 기입할 수 있고, 블록 번호 레지스터 BN 레지스터가 "1"이고, 레지스터 BN의 한쪽 단자 BN0이 L, 다른 쪽 단자 BN1이 H인 경우에는 F 플래그용 레지스터의 단자 LGW에 H가 출력되어, 플래그용 메모리 셀에 "1"을 기입할 수 있다.
이 부호화 제어 회로 ENCNTL은 아날로그 회로를 이용하여 병렬로 데이터 패턴의 판정을 행하고 있어, 종래와 같이 1 비트씩 레지스터의 내용을 조사할 필요가 없기 때문에, 데이터 패턴의 해석이 고속이다. 이 때문에 액세스, 사이클 시간의 희생이 적은 부호화가 가능하게 된다.
도 6에 부호화 회로 EN, 부호화 제어 회로 ENCNTL의 동작 파형을 도시한다. 프리페치 커맨드 PFC가 입력되어, 블록이 선택되면, 그 블록의 감지 증폭기로부터 데이터용 메인 I/O선 MIO 및 플래그용 메인 I/O선 MIOF에 데이터가 판독된다.
처음에 플래그용 입력 클럭 PFF를 활성화하고, 플래그용 레지스터 FRE에 플래그용 메인 I/O선 MIOF로부터 데이터를 판독하여, 블록 번호 레지스터 BN에 블록 번호 레지스터용 메인 I/O선 MION으로부터 데이터를 판독한다. 이 플래그의 데이터를 바탕으로 부호화 회로 EN에서 스위치의 극성이 선택된다. 도 6에서는 플래그용 레지스터 FRE의 상태가 "1"(단자 FRET가 H 레벨, 단자 FREB가 L 레벨)이기 때문에, 데이터용 메인 I/O선 MIO의 데이터는 반전되어 데이터용 레지스터 RE에 판독된다. 즉, 메인 I/O선 MIOO의 T/B와 데이터용 레지스터 I/O선 REIO의 T/B가 반전한다.
부호화 제어 회로 ENCNTL은, 라이트 커맨드 WRT가 입력되고, 데이터용 레지스터 RE의 내용이 재기입될 때마다, 카운터 활성화 신호 CNTE를 활성화하여 "1" 데이터 또는 "0" 데이터의 어느 쪽이 많은지를 판정하고, 플래그용 열 선택선 YSF를 활성화하여 플래그용 레지스터 FRE의 상태를 갱신한다. 리스토어 시에는 플래그용 레지스터 FRE의 상태에 따라서 데이터용 레지스터 RE 내의 데이터가 반전 또는 비반전 상태에서 메인 I/O선 MIO로 기입됨과 동시에, 플래그용 레지스터 FRE의 상태도 플래그용 메인 I/O선 MIOF를 통해, 감지 증폭기 및 메모리 셀에 기입된다.
<실시 형태 2>
도 7은 본 발명을 레지스터 내장형 DRAM에 적용한 경우의 실시 형태의 일례 를 도시한 구성도이다. 처음에 본 실시 형태의 DRAM의 동작을 설명한다. 어드레스 버퍼 ADDBUF에 어드레스 신호 ADD가 입력된다. 커맨드 디코더 COMDEC에는 칩 선택 신호/CS, 행 어드레스 스트로브 신호/RAS, 열 어드레스 스트로브 신호/CAS, 라이트 인에이블 신호/WE가 입력된다. 클럭 발생 회로 CLKGEN에는 클럭 CLK 및 클럭 인에이블 신호 CKE가 입력된다. 커맨드 디코더 COMDEC에서는 입력된 제어 신호를 디코드하여, 리드, 라이트, 프리차지 등의 동작 모드를 결정한다. 제어 로직 LOGIC에서는 동작 모드에 필요한 칩 내부의 제어 신호를 발생하고, 모드 레지스터 MDREG에서 현재의 동작 모드가 유지된다.
액티베이트 커맨드가 입력되면 행 디코더 XDEC에서 워드선이 활성화되고, 메모리 셀 어레이 MCA로부터의 데이터가 감지 증폭기열 SAB에서 증폭되어, 유지된다. 프리페치 커맨드가 입력되면, 감지 증폭기열 SAB 내의 데이터의 일부가 블록 디코더 BDEC에서 선택되고, 부호화 회로 열 ENB를 통해, 레지스터 선택 디코더 RESEL에서 선택된 데이터용 레지스터열 REB에 판독된다.
리스토어 동작에서는, 이와는 반대로 데이터가 데이터용 레지스터열 REB로부터 부호화 회로열 ENB를 통해 감지 증폭기열 SAB로 기입된다. 이 때의 부호화 회로 열 ENB, 부호화 제어 회로 ENCTNL의 동작은, 앞의 실시 형태 1에 설명한 바와 같다. 리드 커맨드가 입력되면, 데이터용 레지스터 RE 내의 데이터가 열 디코더 YDEC로 선택되고, 데이터 제어 회로 DTCNTL, 래치 LTC를 통해 I/O 버퍼 IOB에 의해 입출력 단자 DQ에서 칩 외부 출력된다. 라이트 커맨드가 입력된 경우에는 I/O 버퍼 IOB로부터 입력된 데이터가 래치 LTC, 데이터 제어 회로 DTCNTL을 통해 선택된 열 디코더 YDEC에 기입된다. 이 때 데이터 제어 회로에서는 데이터 마스크 신호 DQM을 이용하여 데이터 마스크의 처리가 행해진다.
도 7에 도시한 바와 같이 칩 내에 복수의 데이터용 레지스터 열이 있는 경우, 부호화 회로 EN, 부호화 제어 회로 ENCNTL을 공용하면, 각각의 데이터용 레지스터열 REB에 대하여 부호화 회로, 부호화 제어 회로를 설치하는 경우보다도 칩 면적의 증가를 작게 할 수 있다. 이들 회로는, 공용화해도 프리페치, 리스토어, 라이트 동작은 항상 1개의 레지스터에 대하여 행해지기 때문에, 동작 속도의 저하는 발생하지 않는다.
또한, 도 7 중 1개의 데이터용 레지스터열 REB 내에 설치되는 레지스터의 수가 많고, 1개의 레지스터 열 내에 복수의 워드선으로부터의 데이터가 동시에 판독되는 경우에는 동일한 워드선에 속하는 데이터를 서브 블록으로 하고, 서브 블록별로 도 1에서 설명한 부호화를 행하고, 서브 블록별로 플래그용 메모리 셀을 형성한다.
<실시 형태 3>
도 8은, 본 발명을 멀티 칩 모듈 MCP에 적용한 실시 형태의 일례를 도시한다. 멀티칩 모듈 MCP 상에는 DRAM칩(80), 플래시(FLASH) 메모리칩(81), 로직(LOGIC)칩(82) 등, 단일 칩 상으로 집적하는 것이 어려운 칩을 실리콘 기판(83) 상에 복수 탑재하고, 이들 칩 사이를 실리콘 프로세스를 이용하여 배선한다. 이 때문에, 통상의 프린트 기판에의 실장보다도 배선 수를 매우 증가시킬 수 있다. 또한, 실장 사이즈를 저감할 수 있다.
따라서, 칩의 입출력 핀을 늘리는 것이 가능하게 되기 때문에, DRAM 칩(80)에 대해서는 도 1의 메인 I/O선 MIO를 쌍방향 버퍼 BDB를 통해 칩 외부 출력할 수 있다. 데이터용 레지스터열 REB, 및 부호화 회로열 ENB를 로직 칩(82)측에 포함시키면, DRAM 칩(80)은 표준적인 사양으로 할 수 있고, LOGIC 칩(82)측에서 사양 변경이 가능해진다. 이와 같이 하면, DRAM 칩(80)은, 복수의 멀티칩 모듈 MCP의 품종으로 공통화하여 대량으로 생산할 수 있고, 로직 칩(82)만을 품종에 맞추어서 설계하면, 비용을 증가시키지 않고서 저 노이즈 부호화를 실현할 수 있다.
또한, SRAM이나 FLASH 메모리를 멀티 모듈 MCP 내에 설치하고, 프로그램을 FLASH 메모리에 저장하여, 데이터 유지를 SRAM에서 행하고, DRAM을 화상 캐시나 어플리케이션의 워크 메모리로서 이용함으로써, 대용량으로 대기 시에 소비 전력이 작은 메모리 시스템을 구성할 수 있다. 이것은 휴대 전화를 비롯한 휴대 기기에서, 동작 가능 시간을 길게 하는 것에 연결된다.
이상, 본 발명에 적합한 몇몇 실시 형태에 대하여 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 본 발명의 정신을 일탈하지 않는 범위 내에서, 여러가지의 설계 변경을 할 수 있는 것은 물론이다. 예를 들면, 실시 형태에서는 1 교점 메모리 셀 어레이를 예로 설명하였지만, 2 교점 메모리 셀 어레이에 있어서도, 워드선과 상보인 2개의 비트선 사이의 2개의 기생 용량의 차가 커서 노이즈를 상쇄할 수 없는 경우에, 본 발명을 적용하여 마찬가지의 효과가 얻어지는 것은 물론이다. 즉, 랜덤 액세스 가능한 데이터용 레지스터와, 플래그용 메모리 셀과, 부호화 회로 및 부호화 제어 회로로 이루어지는 데이터 패턴을 부호화 및 복 호화하는 구성으로 하면 된다.
메모리 셀 사이즈가 저감되고, 제조 비용을 저감할 수 있는 1 교점 메모리 셀 어레이에, 데이터 패턴을 부호화하는 회로를 설치함으로써 1 교점 메모리 셀 어레이 특유의 데이터 판독 시의 어레이 노이즈가 50% 저감된다. 이 부호화는 데이터용 레지스터와 메모리 셀 어레이 사이에서의 데이터 전송 시에 행해지기 때문에, 액세스 시간의 패널티가 저감된다.
또한, 본 발명의 반도체 메모리에 이용하는 부호화는, 복수 비트 중 "1" 데이터의 비트수가 과반수인지의 여부를 조사하면 되며, 간단화되기 때문에, 부호화에 필요한 회로가 간략화되고 부호화에 요하는 시간 및 회로 면적이 저감된다.
또한, 본 발명의 반도체 메모리에 이용하는 부호화 제어 회로는 아날로그 회로를 이용하여 병렬로 데이터 패턴의 비교를 행하기 때문에, 고속의 데이터 패턴의 판정이 가능해진다.

Claims (29)

  1. 반도체 기억 장치로서,
    복수의 워드선과 복수의 비트선 사이의 복수의 교점 중 하나에 각각 접속되어 있는 복수의 메모리 셀;
    각 워드선에 대해 포함된 1 비트 플래그용 메모리 셀;
    상기 복수의 비트선과 관련된 복수의 감지 증폭기;
    "1"의 갯수와 "0"의 갯수를 포함하는 기입가능 데이터 아이템들을 유지하기 위한 랜덤 액세스 가능한 복수의 데이터용 레지스터;
    상기 기입가능 데이터 아이템들 중에서 "0"의 갯수에 대한 "1"의 갯수의 비율을 판정하는 부호화 제어 회로; 및
    상기 부호화 제어 회로에 의해 판정된 비율에 따라 상기 데이터 아이템들을 반전하여 또는 그대로 감지 증폭기들 내에 상기 복수의 데이터용 레지스터로부터의 상기 기입가능 데이터 아이템들을 기입하기 위한 부호화 회로
    를 포함하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 복수의 데이터용 레지스터는 데이터용 레지스터 뱅크를 구성하고,
    1개의 워드선을 통해 접속되는 상기 복수의 메모리 셀을 제1군의 메모리 셀들 및 제2군의 메모리 셀들로 분류하고, 상기 제1군의 메모리 셀들 또는 상기 제2군의 메모리 셀들에 저장되는 데이터 아이템들은 상기 데이터용 레지스터 뱅크에 기록되는 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 제1군의 메모리 셀들에 저장되는 데이터 아이템들이 상기 데이터용 레지스터 뱅크로부터 상기 감지 증폭기들에 기입될 때, 상기 부호화 제어 회로는, 상기 데이터용 레지스터 뱅크 내에서 "0"들의 갯수가 "1"들의 갯수를 초과하면 상기 데이터 아이템들이 그대로 상기 감지 증폭기들에 기입되고 "0"이 상기 플래그용 메모리 셀에 기입되며, "1"들의 갯수가 "0"들의 갯수를 초과하면 상기 데이터 아이템들이 반전되어 상기 감지 증폭기들에 기입되고 상기 플래그용 메모리 셀에 "1"이 기입되도록 제어를 확장하는 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 제2군의 메모리 셀들에 저장되는 데이터 아이템들이 상기 데이터용 레지스터 뱅크로부터 상기 감지 증폭기들에 기입될 때, 상기 부호화 제어 회로는, 상기 데이터용 레지스터 뱅크 내에서 "0"들의 갯수가 "1"들의 갯수를 초과하면 상기 데이터 아이템들이 반전되어 상기 감지 증폭기들에 기입되고 "1"이 상기 플래그용 메모리 셀에 기입되며, "1"들의 갯수가 "0"들의 갯수를 초과하면 상기 데이터 아이템들이 그대로 상기 감지 증폭기들에 기입되고 상기 플래그용 메모리 셀에 "0"이 기입되도록 제어를 확장하는 반도체 기억 장치.
  5. 제4항에 있어서,
    상기 감지 증폭기들로부터 상기 데이터용 레지스터 뱅크로 데이터 아이템들이 판독될 때, 상기 플래그용 메모리 셀에 저장된 플래그를 플래그용 레지스터에 판독하고, 상기 플래그용 메모리 셀 내의 플래그가 "0"으로 리셋되면 상기 데이터 아이템들이 그대로 상기 데이터용 레지스터 뱅크로 판독되고, 상기 플래그용 메모리 셀 내의 플래그가 "1"로 설정되면 상기 데이터 아이템들이 반전되어 상기 데이터용 레지스터 뱅크로 판독되는 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 감지 증폭기들로부터 판독된 데이터 아이템들이 상기 제1군의 메모리 셀들에 저장될 때, 그룹 번호 레지스터에 "0"을 기입하고, 상기 데이터 아이템들이 상기 제2군의 메모리 셀들에 저장될 때, 상기 그룹 번호 레지스터에 "1"을 기입하는 반도체 기억 장치.
  7. 제2항에 있어서,
    상기 복수의 메모리 셀의 각각은 하나의 MOS 트랜지스터와 하나의 커패시터를 포함하는 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 복수의 메모리 셀과 상기 감지 증폭기들을 포함하는 제1 칩과, 상기 데이터용 레지스터들, 상기 부호화 회로들, 및 상기 부호화 제어 회로를 포함하는 제2 칩이 실리콘 기판에 부착되고,
    상기 제1 칩과 상기 제2 칩이 상기 실리콘 기판 상에 형성된 배선에 의해 연결되는 반도체 기억 장치.
  9. 제8항에 있어서,
    부유 게이트에 축적된 전자들의 수에 비례하여 내부에 정보를 기억하는 불휘발성 기억 장치를 포함하고, 상기 실리콘 기판에 부착되며 상기 실리콘 기판에 형성된 배선에 의해 상기 제2 칩에 연결되는 제3 칩을 더 포함하는 반도체 기억 장치.
  10. 제5항에 있어서,
    상기 데이터용 레지스터들 및 상기 플래그용 레지스터 각각은, 입출력 단자들이 상호 접속된 인버터 회로와 쌍방향 버퍼를 포함하고,
    상기 데이터용 레지스터들에 인가되는 기입 신호와, 상기 플래그용 레지스터에 인가되는 기입 신호가 상호 독립적인 반도체 기억 장치.
  11. 반도체 장치로서,
    복수의 워드선과 복수의 비트선 사이의 복수의 교점 중 하나에 각각 접속되어 있는 복수의 메모리 셀;
    상기 복수의 비트선에 결합된 복수의 감지 증폭기;
    데이터 입출력 단자로부터 입력되는 데이터를 유지하는 복수의 데이터용 레지스터;
    부호화 제어 회로;
    상기 복수의 데이터용 레지스터 내에 유지되는 데이터 및 상기 부호화 제어 회로로부터 출력되는 신호들에 기초하여 상기 감지 증폭기들에 데이터를 기입하기 위한 부호화 회로; 및
    복수의 I/O 선
    을 포함하고,
    상기 부호화 회로들은 상기 복수의 I/O 선에 의해 상기 복수의 감지 증폭기에 결합되며,
    상기 복수의 I/O 선은 상기 부호화 회로들로부터 상기 복수의 감지 증폭기로 그리고 상기 복수의 감지 증폭기로부터 상기 부호화 회로들로 데이터를 전송하는 반도체 장치.
  12. 제11항에 있어서,
    상기 부호화 제어 회로는 상기 복수의 데이터용 레지스터의 각각에 유지된 상기 데이터에 대하여 "1" 값을 갖는 데이터수의 비율을 판정하는 반도체 장치.
  13. 제12항에 있어서,
    상기 복수의 워드선 중 하나에 각각 결합된 복수의 플래그용 메모리 셀을 더 포함하고,
    상기 부호화 회로들은 상기 신호들에 기초하여 상기 감지 증폭기들에 기입할 때 상기 복수의 데이터용 레지스터에 유지되는 데이터를 반전시키는 반도체 장치.
  14. 제13항에 있어서,
    상기 반도체 장치는 상기 반도체 장치의 외부로부터 클럭 신호들을 수신하고,
    액티베이트 커맨드들에 응답하여 상기 메모리 셀들로부터 상기 감지 증폭기들로 데이터가 전송되고,
    리드 커맨드들에 응답하여 상기 데이터용 레지스터들로부터 데이터가 판독되고 칩으로부터 데이터가 판독되고,
    라이트 커맨드들에 응답하여 상기 데이터용 레지스터들에 데이터를 기입하고,
    프리차지 커맨드에 응답하여 상기 워드선이 리셋되고 상기 비트선들이 프리차지되는 반도체 장치.
  15. 제13항에 있어서,
    상기 복수의 워드선 중 하나를 통해 접속되는 상기 복수의 메모리 셀은 제1 및 제2군의 메모리 셀들로 분류되고, 분류 결과들은 상기 복수의 데이터용 레지스터에 유지되는 반도체 장치.
  16. 제13항에 있어서,
    상기 복수의 플래그용 메모리 셀은 데이터가 반전되었다면 유지되고, 데이터가 상기 감지 증폭기들에 기입되는 경우에는 유지되지 않는 반도체 장치.
  17. 제12항에 있어서,
    상기 복수의 워드선 중 하나에 각각 결합되어 있는 복수의 플래그용 메모리 셀을 더 포함하는 반도체 장치.
  18. 반도체 장치로서,
    워드선, 상기 워드선과 교차하는 복수의 제1 비트선, 상기 워드선과 교차하는 복수의 제2 비트선, 상기 워드선과 교차하는 제1 플래그용 비트선, 상기 워드선과 교차하는 제2 플래그용 비트선, 상기 워드선과 상기 복수의 제1 비트선의 교점들에 배열된 복수의 제1 메모리 셀, 상기 워드선과 상기 복수의 제2 비트선의 교점들에 배열된 복수의 제2 메모리 셀, 상기 워드선과 상기 제1 플래그용 비트선의 교점들에 배열된 제1 플래그용 메모리 셀, 및 상기 워드선과 상기 제2 플래그용 비트선의 교점들에 배열된 제2 플래그용 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 복수의 제1 비트선 중 대응하는 비트선에 각각 결합된 복수의 제1 감지 증폭기;
    상기 복수의 제2 비트선 중 대응하는 비트선에 각각 결합된 복수의 제2 감지 증폭기;
    상기 제1 플래그용 비트선에 결합된 제1 플래그용 감지 증폭기; 및
    상기 제2 플래그용 비트선에 결합된 제2 플래그용 감지 증폭기
    를 포함하고,
    상기 복수의 제1 비트선 및 상기 복수의 제2 비트선은 교대로 배열되고,
    상기 메모리 셀 어레이는 상기 복수의 제1 감지 증폭기와 상기 복수의 제2 감지 증폭기 사이에 배열되고,
    상기 복수의 제1 감지 증폭기들에 유지되는 데이터 및 상기 복수의 제2 감지 증폭기에 유지되는 데이터는 독립적으로 부호화되고,
    상기 제1 플래그용 메모리 셀은 상기 복수의 제1 메모리 셀 내에 저장된 데이터를 부호화하는 것과 관련된 정보를 저장하고,
    상기 제2 플래그용 메모리 셀은 상기 복수의 제2 메모리 셀 내에 저장된 데이터를 부호화하는 것과 관련된 정보를 저장하는 반도체 장치.
  19. 제18항에 있어서,
    상기 제1 감지 증폭기들 중 대응하는 증폭기 및 상기 제2 감지 증폭기들 중 대응하는 증폭기에 결합된 복수의 메인 비트선; 및
    상기 복수의 메인 비트선에 결합되어 상기 복수의 제1 감지 증폭기 또는 상기 복수의 제2 감지 증폭기 중 어느 하나로부터 판독되는 데이터를 부호화하는 부호화 회로
    를 더 포함하는 반도체 장치.
  20. 제19항에 있어서,
    데이터 입출력 단자들로부터 입력되는 데이터를 유지하는 복수의 데이터용 레지스터; 및
    상기 데이터용 레지스터들의 각각에 유지되는 데이터에 대하여 "1" 값을 갖는 데이터수의 비율을 검출하고 상기 부호화 회로에 의해 상기 복수의 데이터용 레지스터에 유지되는 데이터를 반전시킬지의 여부를 판정하는 부호화 제어 회로
    를 더 포함하는 반도체 장치.
  21. 반도체 장치로서,
    제1 워드선, 상기 제1 워드선과 교차하는 복수의 제1 비트선, 및 상기 제1 워드선과 상기 복수의 제1 비트선의 교점들에 배열된 복수의 제1 메모리 셀을 포함하는 제1 메모리 셀 어레이;
    상기 복수의 제1 비트선에 결합된 부호화 회로; 및
    상기 부호화 회로에 결합된 복수의 데이터용 레지스터
    를 포함하고,
    상기 반도체 장치에 제1 커맨드가 입력될 때, 상기 부호화 회로는 데이터를 복호화하고 상기 복호화된 데이터를 상기 복수의 데이터용 레지스터에 출력하며,
    상기 반도체 장치에 제2 커맨드가 입력될 때, 상기 반도체 장치는 상기 복수의 데이터용 레지스터에 유지되는 상기 복호화된 데이터를 출력하며,
    상기 제1 커맨드는 상기 제2 커맨드 전에 상기 반도체 장치에 입력되는 반도체 장치.
  22. 제21항에 있어서,
    상기 복수의 제1 비트선과 상기 부호화 회로 사이에 결합된 복수의 제1 감지 증폭기;
    상기 반도체 장치에 제3 커맨드가 입력될 때, 상기 워드선이 활성화되고 상기 복수의 제1 감지 증폭기는 상기 복수의 제1 메모리 셀로부터 판독된 데이터를 유지하는 반도체 장치.
  23. 제22항에 있어서,
    제2 워드선, 상기 제2 워드선과 교차하는 복수의 제2 비트선, 및 상기 제2 워드선과 상기 복수의 제2 비트선의 교점들에 배열된 복수의 제2 메모리 셀을 포함하는 제2 메모리 셀 어레이;
    상기 제2 비트선들에 결합된 복수의 제2 감지 증폭기; 및
    상기 복수의 제1 및 제2 감지 증폭기에 결합된 복수의 메인 I/O 선
    을 더 포함하고,
    상기 반도체 장치에 상기 제1 커맨드가 입력될 때, 상기 복수의 제1 또는 제2 감지 증폭기 중 어느 하나가 선택되고 그들 내에 유지되는 데이터를 상기 복수의 메인 I/O 선에 출력하는 반도체 장치.
  24. 제21항에 있어서,
    상기 반도체 장치에 제4 커맨드가 입력될 때, 상기 반도체 장치의 외부로부터 상기 복수의 데이터용 레지스터에 데이터가 입력되고, 그 후 상기 부호화 회로는 상기 복수의 데이터용 레지스터 내에 유지되는 데이터를 부호화하는 반도체 장치.
  25. 제21항에 있어서,
    상기 반도체 장치에 상기 제2 커맨드가 입력될 때, 상기 부호화 회로는 동작하지 않는 반도체 장치.
  26. 반도체 장치로서,
    제1 워드선, 상기 제1 워드선과 교차하는 복수의 제1 비트선, 및 상기 제1 워드선과 상기 복수의 제1 비트선의 교점들에 배열된 복수의 제1 메모리 셀을 포함하는 제1 메모리 셀 어레이;
    상기 복수의 제1 비트선에 결합되는 부호화 회로; 및
    상기 부호화 회로에 결합되는 복수의 데이터용 레지스터
    를 포함하고,
    상기 반도체 장치에 제1 커맨드가 입력될 때, 상기 반도체 장치의 외부로부터 상기 복수의 데이터용 레지스터에 데이터가 입력되고, 그 후 상기 부호화 회로는 상기 복수의 데이터용 레지스터에 유지되는 데이터를 부호화하는 반도체 장치.
  27. 제26항에 있어서,
    상기 복수의 제1 비트선과 상기 부호화 회로 사이에 결합되는 복수의 제1 감지 증폭기를 더 포함하고,
    상기 반도체 장치에 제2 커맨드가 입력될 때, 상기 복수의 데이터용 레지스터는 상기 부호화된 데이터를 상기 복수의 제1 감지 증폭기에 출력하고,
    상기 제1 커맨드는 상기 제2 커맨드 전에 상기 반도체 장치에 입력되는 반도체 장치.
  28. 멀티칩 모듈로서,
    제1 반도체 기판에 형성된 메모리칩; 및
    제2 반도체 기판에 형성되고 상기 메모리칩과 결합되는 로직 칩
    을 포함하고,
    상기 메모리칩은,
    워드선, 상기 워드선과 교차하는 복수의 제1 비트선, 상기 워드선과 교차하는 복수의 제2 비트선, 상기 워드선과 교차하는 제1 플래그용 비트선, 상기 워드선과 교차하는 제2 플래그용 비트선, 상기 워드선과 상기 복수의 제1 비트선의 교점들에 배열된 복수의 제1 메모리 셀, 상기 워드선과 상기 복수의 제2 비트선의 교점들에 배열된 복수의 제2 메모리 셀, 상기 워드선과 상기 제1 플그래용 비트선의 교점들에 배열된 제1 플래그용 메모리 셀, 및 상기 워드선과 상기 제2 플래그용 비트선의 교점들에 배열된 제2 플래그용 메모리 셀을 포함하는 메모리 셀 어레이,
    상기 복수의 제1 비트선 중 대응하는 비트선과 각각 결합되는 복수의 제1 감지 증폭기,
    상기 복수의 제2 비트선 중 대응하는 비트선과 각각 결합되는 복수의 제2 감지 증폭기,
    상기 제1 플래그용 비트선에 결합되는 제1 플래그용 감지 증폭기, 및
    상기 제2 플래그용 비트선에 결합되는 제2 플래그용 감지 증폭기를 포함하고,
    상기 메모리 셀 어레이는 상기 복수의 제1 감지 증폭기와 상기 복수의 제2 감지 증폭기 사이에 배열되고,
    상기 복수의 제1 감지 증폭기에 의해 증폭되는 데이터 및 상기 복수의 제2 감지 증폭기에 의해 증폭되는 데이터는 독립적으로 복호화되고,
    상기 제1 플래그용 메모리 셀은 상기 복수의 제1 메모리 셀 내에 저장된 데이터의 부호화에 관한 정보를 저장하며,
    상기 제2 플래그용 메모리 셀은 상기 복수의 제2 메모리 셀 내에 저장된 데이터의 부호화에 관한 정보를 저장하며,
    상기 메모리칩 및 상기 로직 칩은 제1 기판 상에 탑재되는 멀티칩 모듈.
  29. 제28항에 있어서,
    상기 메모리칩은 복수의 메인 I/O 선을 더 포함하고, 상기 메인 I/O 선들의 각각은 상기 복수의 제1 감지 증폭기 중 하나 및 상기 복수의 제2 감지 증폭기 중 하나와 결합되고,
    상기 로직 칩은 상기 복수의 메인 I/O 선과 결합되는 부호화 회로 및 상기 부호화 회로를 제어하는 부호화 제어 회로를 포함하는 멀티칩 모듈.
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