JP4866460B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に係り、特にメモリセルを１交点セルとした場合のメモリアレー動作時のノイズを低減して動作マージンを広げることができるダイナミックランダムアクセスメモリ（DRAM）に関する。

DRAMでは、チップ面積を縮小することにより製造コストを低減することが望まれている。図９(a)に示す１交点セルアレーはワード線WLとビット線BLの全ての交点にメモリセルが接続されており、現在用いられているワード線とビット線の交点の半分にセルが接続される２交点セルよりもセル面積を２５％低減できる。なお、同図において参照符号SA0，SA1，SA2，…は、センスアンプである。

しかしながら、１交点セルアレーは２交点セルアレーに比較すると、データ読み出し時のアレーノイズが増加する問題があり、実用化が困難になっている。
また、２交点セルアレーにおいても、相補のビット線とワード線間の寄生の２つの容量の差が大きくなってノイズを相殺できなくなると、同様のアレーノイズ増加の問題がある。

図９(b)に、アレーノイズの一つであるワード線ノイズの発生原理を示す。図では、ワード線WL0を活性化し、ビット線BL1Tにハイ(H)データが読み出され、ビット線BL0T，BL2T等にロー（L）データが読み出されている場合を示す。

ここで、ビット線BL1Tでは、リーク電流等の原因により信号量が例外的に減少していると仮定する。すると、信号量の多いビット線BL0やBL2が、先に増幅される。このビット線の電位変化が、同図(a)中に点線の矢印で示すように、ビット線−ワード線間の寄生容量CBLWLを介して、ワード線WL0の電位変化を引き起こし、これがさらに寄生容量CBLWLを介してビット線BL1に戻る。

ビット線BL1は信号量が小さいため増幅が遅く、このノイズを受けて信号量が減少すると、誤って反転する危険がある。同様のノイズがセルキャパシタの対向電極であるプレートや、セルトランジスタの基板を介して発生する。したがって、１交点アレーを実用化するためにはこのアレーノイズを低減することが重要になる。

ビット線対BL1T−BL1Bに着目すると、アレーノイズが最も大きくなるワーストケースはT側のビット線BL0T，BL2T等に全てHデータ（“１”データと定義とする)または全てLデータ（“０”データと定義する)が読み出される場合である。

図１０に、このノイズをメモリセルに書き込まれるデータのデータパターンを符号化して低減した半導体メモリの従来例を示す。このようなノイズ低減については、例えば特開平１１−１１０９６７号公報や、“ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ． ３４， ＮＯ． １０， ＯＣＴＯＢＥＲ １９９９， ｐｐ．１３９１−１３９４”に詳述されている。

特開平１１−１１０９６７号公報

「アイ・イー・イー・イー・ジャーナル・オブ・ソリッド・ステート・サーキツ・第３４巻、第１０号、１９９９年１０月、ｐ．１３９１−１３９４」（IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 34, NO. 10, OCTOBER 1999, pp.1391-1394）

この従来例の半導体メモリでは、入出力ピンＤＱから入出力バッファIOBを介してシ
リアルに入力されるビットを、マルチプレクサＭＵＸにより並列化して一旦レジスタＲＥに書き込むと同時に、シリアルデータをバーストカウンタＢＣで数える。このときに、“１”の数が２５％以下または７５％以上の場合にはフラグFLGをたて、符号化回路ENで半数のデータを反転する。このようにすると、１本のワード線WL上の１データの数は必ず２５％〜７５％の範囲に押さえられ、１００％が“１”の場合や、１００％が“０”の場合に比較すると、アレーノイズは５０％に低減できる。なお、図１０において、MCはメモリセル、SAはセンスアンプ、BLはビット線、DECはデコーダ、SELは選択信号である。

しかしながら、前述した従来の符号化回路を有する半導体メモリでは、シリアルに入力されるデータブロック毎にフラグビットが必要であるため、シリアルに入力されるビットの数が少ない場合、チップ内のフラグ用のメモリセル数が増大し、チップサイズが大きくなる問題がある。

また、入出力ピンDQからシリアルに入力されるデータを、バーストカウンタBCで順に数えてフラグFLGの判定を行うため、判定時間が長くなり、メモリサイクル時間が犠牲になる問題がある。

また、フラグFLGの判定基準が“１”の数が２５％以下または７５％以上場合と複雑なために、回路規模が増加し、チップ面積が大きくなる問題がある。

そこで、本発明の目的は、データの符号化によりノイズを低減することができ、その際のチップサイズやメモリサイクル時間の犠牲を小さくすることができる半導体装置を提供することにある。

前記課題を解決するために、本発明に係る半導体装置は、第1ワード線と、第１ワード線と交差する複数の第１ビット線と、第１ワード線と複数の第１ビット線の交点に設けられた複数の第１メモリセルと、を有する第１メモリアレイと、複数の第１ビット線に接続された符号化回路と、符号化回路に接続された複数のデータレジスタとを具備し、第１コマンドが入力された際に、符号化回路は、複数の第1メモリセルに保持された符号化されているデータを復号化するとともに複数のデータレジスタに復号化したデータを出力し、第１コマンドの後に入力された第２コマンドに従い、複数のデータレジスタに格納された復号化されたデータを出力することを特徴とする。

この半導体装置の概要を簡単に説明すれば、下記の通りである。すなわち、半導体メモリチップ内にランダムアクセス可能なデータ用レジスタを設け、半導体メモリチップ外からのアクセスは全てデータ用レジスタに対して行い、データ用レジスタから並列にメモリセルアレーに対してデータを書き込む際に符号化動作を行い、逆にメモリセルからデータ用レジスタへデータを読み出す際にフラグの状態を参照して復号化動作を行うように符号化回路及び符号化制御回路を構成するものである。これにより、読み出し時のアレーノイズによる動作マージンの低減を抑え、かつ、符号化する際のチップサイズやメモリサイクル時間の増加も抑えることができる。

メモリセルサイズが低減され、製造コストを低減できる１交点メモリセルアレーに、データパターンを符号化する回路を設けたことにより１交点メモリセルアレー特有のデータ読み出し時のアレーノイズが５０％低減される。この符号化はデータ用レジスタとメモリセルアレー間でのデータ転送時に行われるため、アクセス時間のペナルティーが低減される。

また、本発明の半導体メモリで用いる符号化は、複数ビット中の“１”データのビット数が過半数であるかどうかを調べればよく、簡単化されているために、符号化に必要な回路が簡略化され、符号化に要する時間および回路面積が低減される。

さらに、本発明の半導体メモリで用いる符号化制御回路は、アナログ回路を用いて並列にデータパターンの比較を行うため、高速なデータパターンの判定が可能となる。

同図(a)は本発明の半導体記憶装置の構成図、(b)は本発明の半導体記憶装置の符号化によるアレーノイズ低減の説明図。 本発明の半導体記憶装置の動作波形図。 本発明の低ノイズ符号化の概念図であり、同図(a),(b)はリストア動作時、(c),(d)はプリフェッチ動作時。 図１に示した符号化回路の具体的な要部回路図。 図１に示した符号化制御回路の具体的な要部回路図。 図４及び図５に示した符号化回路と符号化制御回路の動作波形図。 本発明の半導体記憶装置のレジスタ内蔵型DRAMへの適用例を示す図。 本発明の半導体記憶装置のマルチチップモジュールへの適用例を示す図。 １交点アレーにおけるワード線ノイズの発生原理を説明する図。 従来の符号化DRAMの構成例を示す図。

以下、本発明に係る半導体記憶装置の好適な実施の形態について、添付図面を用いて説明する。

＜実施の形態１＞
図１(a)に本発明に係る半導体記憶装置（以下、半導体メモリと称する）である低ノイズ符号化DRAMの構成を、図２に動作波形を示す。本実施の形態における低ノイズ符号化DRAMチップ10では、データを読み出し（リード）または書き込み（ライト）する際には、まずアクティベートコマンドACTを発行して、メモリセルアレーMCA内においてメモリセルMC内のデータを、センスアンプ列SAB0，SAB1内のセンスアンプSAに読み出して保持する。

センスアンプSAのプリチャージをオフした後、サブワードドライバSWDはワード線WL0を活性化し、メモリセルMC内のデータをビット線BL0T，BL1T等へ読み出す。センスアンプSAは、これらのビット線に生じた微小信号を、B側のビット線BL0B，BL1B等を参照電位として差動増幅し、その結果を保持する。

ここで、１本のワード線上のデータをそのワード線に対して、左側のセンスアンプ列SAB0で増幅されるメモリセルのブロックをMCB0として丸印で表し、右側のセンスアンプ列SAB1で増幅されるメモリセルのブロックをMCB1として四角印で表し、２ブロックに分けている。

続いてプリフェッチコマンドPFCを発行して、センスアンプSA内のデータはメインI/O線MIOを介してデータ用レジスタREへ転送される。このとき、複数に分けられたブロックMCB0，MCB1のうちのいずれかのブロックのデータをブロックセレクト信号BSLで選択し、データ用レジスタREに並列転送する。メインI/O線からレジスタREへデータを書き込む際に、符号化回路列ENB内の符号化回路ENにおいて後述するデータの復号化動作が行われる。

メインI/O線は、高速化のためにMIOT，MIOBの相補信号とし、待機時には高レベル(Hレベル)にプリチャージされており、データ伝送時にはメインI/O線MIOTかMIOBのどちらかが低レベル(Lレベル)に引き下げられる。なお、図中及び明細書中で相補信号線のTとBを、例えばMIOTとMIOBを、MIOT/Bのように記すこともある。メインI/O線は、MIO0T，…，MIO255Tと、MIO0B，…，MIO255Bの256本ずつあり、図１ではMIO0T/B，…，MIO255T/Bと表している。以下、他の相補信号でも同様に表すことがある。

なお、詳しくは後述するが、プリフェッチ動作時にはデータの転送に先立って、フラグ用のビット線BLF0T/Bに接続されるセンスアンプからフラグ用メインI/O線MIOFT/Bを介して、フラグ用レジスタFREへフラグの状態が転送される。また、ブロック番号ドライバBND0，BND1のいずれかから、ブロック番号ドライバ用メインI/O線MIONT/Bを介してブロック番号レジスタBNへブロック番号である“０”または“１”が転送される。

DRAMチップ外部とのデータのやり取りは、データ用レジスタREを介して行われる。リードREDまたはライトWRTコマンドが発行されると、レジスタ列REBに対して列デコーダYDECからの列選択線YSでアドレスが指定される。リード動作の場合はデータ用レジスタRE内のデータがグローバルI/O線GIO、入出力バッファIOBを介して入出力ピンDQへ出力され、ライト動作の場合はこの反対の経路で入出力ピンDQから入力されたデータがデータ用レジスタREへ書き込まれる。

データ用レジスタRE内のデータに対する必要なリード／ライトが終了した後、リストアコマンドRSTを発行してデータ用レジスタREからメモリセルアレーMCAへデータを書き戻す。データ用レジスタRE内のデータは、メインI/O線MIOを介してセンスアンプSAに書き込まれると同時に、ビット線を介してワード線が選択されているメモリセルへ書き込まれる。
最後にプリチャージコマンドPREを発行して、ワード線をリセットし、ビット線のプリチャージを行う。

上記のプリフェッチおよびリストア動作の際に、ブロック内のデータは並列にセンスアンプSAとデータ用レジスタREとの間で転送される。上記では、メモリセルアレーを２つのブロックMCB0とMCB1に分けた場合を示したが、これらをさらに分割して、同時にセンスアンプとデータ用レジスタ間を転送されるデータの量を減らすことも可能であり、その場合メインI/O線の本数を低減できる。

本実施の形態の低ノイズ符号化DRAMでは、データ用レジスタ列REBとセンスアンプ列SABとの間に符号化回路列ENBを設けて、センスアンプ及びメモリセルへ書き込むデータを符号化することによりメモリセルアレーが動作する際のアレーノイズを低減する。

リストア動作時にデータ用レジスタREからセンスアンプSAへデータを書き込む際に、ブロックMCB0内のデータについては常に“０”データのビット数が“１”データのビット数よりも多い状態を保つようにする。このために、“１”データが過半数となった場合にはフラグ用レジスタFREに“１”を書き込み、データを反転する。この符号化動作は、データ用レジスタRE内の符号を符号化回路列ENBにおいて反転してメインI/O線MIOへ出力し、センスアンプSAへ転送を行うことで実現される。なお、丁度“１”データが半分の場合は、データ用レジスタRE内の符号を反転せずそのまま出力し、センスアンプSAへ転送する。

逆にブロックMCB1に対しては、“１”データのビット数が“０”データのビット数よりも多い状態を保つようにする。このために、“０”データが過半数となった場合にはフラグ用レジスタFREに“１”を書き込み、データを反転する。このフラグFLGはメモリセルMCからデータ用レジスタREへデータを読み出すプリフェッチのときの復号化動作に必要となるため、ワード線ごとにフラグ用メモリセルMCF0，MCF1を備え、リストア時にフラグ用レジスタFRE内の状態をフラグ用メモリセルMCF0，MCF1へ書き込んでおく。また、この場合も、丁度“０”データが半分の場合は、フラグ用レジスタFREを“０”のままにしておき、データ用レジスタRE内へ符号を反転せずそのまま出力し、センスアンプSAへ転送する。

また、図１(a)では１本のワード線上のメモリセルを２個のブロックに分けているが、
２個以上のブロックに分けた場合でも本符号化の方法は同様に適用でき、複数のブロックをその中のビット数がほぼ等しくなるように２個のグループに分け、一方のグループに属するブロックにおいては“０”データのビット数が過半数に、もう一方のグループに属するブロックにおいては“１”データのビット数が過半数になるよう符号化する。図１(a)においてENCNTLは符号化制御回路であり、これについては後述する。

図１(b)に、本実施の形態における半導体メモリである符号化DRAMにおけるアレーノイズの低減効果を示す。符号化しない場合は、ワード線WL0上の５１２ビットのデータが全て“０”または全て“１”という状態を取りうるため、このとき最もアレーノイズが大きくなる。これらの二状態でのアレーノイズは大きさがほぼ等しく符号が反対になるため、それぞれアレーノイズ１００％、−１００％と定義する。ただし、フラグ用メモリセルのビット線BLFは除いている。

これに対して、前述した本実施の形態の符号化を行うと、メモリセルブロックMCB0においては“１”データの数は最小で０ビット、最大で１２８ビットとなり、メモリセルブロックMCB1においては“１”データの数は最小で１２８ビット、最大で２５６ビットとなるため、ワード線WL0上のトータルについては“１”データの数は１２８ビット以上３８４ビット以下の間に制限される。

ここで、“１”データを増幅するビット線からあるワード線に加わる電位変動と、“０”データを増幅するビット線からそのワード線に加わる電位変動とは逆方向の符号を持つため、互いに打ち消し合う。すなわち、“１”の数が３８４ビットで、“０”の数が１２８ビットのときのノイズは、差し引き２５６ビット分のノイズに相当することになる。

したがって、５１２ビット全てが“１”データの場合と比較すると、アレーノイズはほぼ５０％に低減される。同様にして“１”の数が１２８ビット、“０”の数が３８４ビットの場合のアレーノイズは、５１２ビット全てが“０”の場合のアレーノイズのほぼ５０％に低減される。したがって、ワーストケースを考えた場合、本実施の形態で述べた符号化によりワード線、プレート、基板経由のアレーノイズを正側、負側ともに５０％低減できる。

図３(a)，(b)に、リストア(RST)動作時のデータ用レジスタ列REB、データ用レジスタRE、符号化回路列ENB、符号化回路EN、フラグ用レジスタFRE、ブロック番号レジスタBNの状態を示す。

図３(a)に示すように、メモリセルブロックMCB0のデータがデータ用レジスタ列REB内にある場合には、ブロック番号レジスタBNは“０”にセットされている。符号化制御回路ENCNTLはデータ用レジスタ列REB内のデータを解析し、ブロック番号レジスタBNの状態が“０”のときに、データ用レジスタ列中で“０”データのビット数が過半数の場合にはフラグ用レジスタFREを“０”にセットし、符号化回路ENを非反転状態“Ｆ”とする。そして、データ用レジスタREのデータがそのままメインI/O線MIOへ出力される。
すなわち、BN＝“０”のとき、RE中の“０”の数 が“１”の数より多い場合は、FRE＝“０”で、EN＝“Ｆ”（非反転)である。

逆に、図３(b)に示すように、データ用レジスタ列REB中で１データのビット数が過半数の場合にはフラグ用レジスタFREを“１”にセットし、符号化回路ENは反転状態“Ｒ”とする。このときは、データ用レジスタ列REBのデータが反転されてメインI/O線MIOへ出力される。メモリセルブロックMCB1のデータがデータ用レジスタREにある場合には、ブロック番号レジスタBNは“１”にセットされ、以上の説明とは反対にデータ用レジスタRE内で“０”データのビット数が過半数のときにフラグ用レジスタFREに“１”をセットし、“１”データのビット数が過半数のときにフラグ用レジスタFREに“０”をセットする。
すなわち、BN＝“０”のとき、RE中の“０”の数 が“１”の数より少ない場合は、FRE＝“１”で、EN＝“Ｒ”（反転)である。

図３(c)，(d)に、プリフェッチ(PFC)動作時のデータ用レジスタ列REB、データ用レジスタRE、符号化回路列ENB、符号化回路EN、フラグ用レジスタFRE、ブロック番号レジスタBNの状態を示す。
データをプリフェッチする場合には、先にメモリセルアレーMCA内のフラグ用メモリセルMCFからフラグ用レジスタFREへ、ブロック番号ドライバBNDからブロック番号レジスタBNへ、それぞれフラグの状態とブロック番号を読み込み、その結果により、符号化回路ENの状態を決めた後、メモリセルアレーMCAからデータをデータ用レジスタREに読み込む。

図３(c)に示すように、フラグ用レジスタFREの状態が“０”ならば符号化回路ENは非反転状態“Ｆ”となり、メインI/O線MIOのデータがそのままデータをデータ用レジスタREへ読み込まれる。一方、図３(d)に示すように、フラグ用レジスタFREの状態が“１”ならば、符号化回路ENは反転状態“Ｒ”となり、メインI/O線MIOのデータが反転されてデータ用レジスタREへ読み込まれる。したがって、符号化されてメモリセルに書き込まれたデータはデータ用レジスタREにおいて外部から入力された本来のデータパターンに復号化される。

本実施の形態における符号化は、“１”データのビット数が過半数かどうかという１点だけを調べればよく、従来例のように“１”データのビット数が２５％以上であるかどうか、および７５％以下であるかどうかという２点を調べるよりも単純である。従って、符号化動作に必要な時間が短縮でき、アクセス、サイクル時間の犠牲が少なく、また符号化回路の規模も低減できるので回路面積を低減できる利点がある。

図４に、本実施の形態で用いる符号化回路の構成を示す。符号化回路ENは、ゲートが同図の下側に示すフラグ用レジスタFREのT側出力FRETに接続されるNMOSトランジスタMN1，MN2と、ゲートがフラグ用レジスタFREのB側の出力FREBに接続されるNMOSトランジスタMN3，MN4の４個で形成されている。NMOSトランジスタMN1のドレイン・ソース経路はデータ用レジスタREのB側の出力RE0BとT側のメインI/O線MIO0Tとの間に、NMOSトランジスタMN2のドレイン・ソース経路はデータ用レジスタREのT側の出力REOTとB側のメインI/O線MIO0Bとの間に、それぞれ接続されている。NMOSトランジスタMN3のドレイン・ソース経路はデータ用レジスタREのT側の出力REOTとT側のメインI/O線MIO0Tとの間に、NMOSトランジスタMN4のドレイン・ソース経路はデータ用レジスタREのB側の出力REOBとB側のメインI/O線MIO0Bとの間にそれぞれ接続される。

フラグ用レジスタFREの状態が“０”であり、フラグ用レジスタのT側出力FRETがLレベル、B側出力FREBがHレベルのときには非反転状態であり、データ用レジスタのT側出力REOTとT側のメインI/O線MIOTが接続され、データ用レジスタのB側出力REOBとB側のメインI/O線MIOBが接続される。フラグ用レジスタFREの状態が“１”であり、FRETがHレベル、FREBがLレベルのときには反転状態であり、データ用レジスタ出力端子REOTとメインI/O線MIOBが接続され、データ用レジスタ出力端子REOBとメインI/O線MIOTが接続される。図４ではNMOSトランジスタのみのパストランジスタで構成しているが、NMOSトランジスタとPMOSトランジスタを並列に接続し、ゲートが相補信号で駆動されるアナログスイッチを用いてもよく、この場合レジスタの読み出し／書き込みが高速化される利点がある。

データ用レジスタ回路REは、入出力端子を互いに接続されたインバータIV1，IV2と、クロックドインバータCIV1-CIV4からなる双方向スイッチで構成される。リストア信号RSで制御されるクロックドインバータCIV1，CIV3は、入力端子が各々データ用レジスタの内部ノードREI0B，REI0Tに接続され、出力端子が各々データ用レジスタ出力ノードREOT，REOBに接続される。一方、プリフェッチ信号PFで制御されるクロックドインバータCIV2，CIV4は、入力端子が各々データ用レジスタの出力ノードREOT，REOBに接続され、出力端子が各々データ用レジスタの内部ノードREI0B，REI0Tに接続される。プリフェッチ動作のときはプリフェッチ信号PFが活性化され、メインI/O線MIOのデータをデータ用レジスタREに読み込み、リストア動作のときはリストア信号RSが活性化され、データ用レジスタREのデータをメインI/O線MIOを介してセンスアンプSAに書き込むと共に、ビット線を介してワード線が選択されているメモリセルMCへ書き込む。

またデータ用レジスタREの内部端子REI0Tには列選択スイッチ用NMOSトランジスタMN5を介してグローバルI/O線GIOに接続され、NMOSトランジスタMN5のゲートには列選択線YSが接続される。リード／ライト動作時には所望のアドレスの列選択線YSが選択され、データ用レジスタREがグローバルI/O線GIOに接続され、データの入出力が行われる。

フラグ用レジスタFREはデータ用レジスタREと同様の構成を有するが、データ用レジスタよりもプリフェッチ動作を先に行うため、入力クロックPFFを独立に設ける。また、ブロック番号レジスタBNは読み込みだけを行うため、入力スイッチのみが設けられ、フラグ
用レジスタFREからクロックドインバータCIV1，CIV３と、列選択スイッチ用NMOSトランジスタを除いた構成である。なお、フラグ用レジスタFRE内のNMOSトランジスタMN6はゲートに入力されるフラグ用列選択線YSFにより、図５に示すFREW端子に接続される。

図５に、本実施の形態の符号化制御回路ENCNTLを示す。本回路はデータ用レジスタRE中の“１”データの数と“０”データの数のどちらが多いか判定するアナログカウンター回路である。差動増幅器の入力トランジスタが並列に接続され、出力端子OUTBにドレインが並列に接続されるトランジスタMN11，MN12等のゲートには、偶数番目のデータ用レジスタのT側端子REI0T，REI2T等およびHレベル電位VCCが接続される。一方、出力端子OUTTにドレインが並列に接続されるトランジスタMN21，MN22等のゲートには奇数番目のレジスタのB側端子REI1B，REI3B等およびLレベル電位VSSが接続される。

カウンター活性化信号CNTEが活性化され、増幅が開始されると、レジスタ内の“１”データのビット数が多く、T側の端子の方が多くHレベルになっている場合には、出力端子OUTBに接続しているトランジスタのほうが多くオンするため、B側の出力端子OUTBの方がT側の出力端子OUTTよりも低い電圧に増幅される。したがってインバータIV5の出力MST1がH、インバータIV6の出力MST0がLになる。このときに、ブロック番号レジスタBNが“０”であり、レジスタBNの一方の端子BN0がH、他方の端子BN1がLの場合にはフラグ用レジスタのFREW端子にHが出力されて、フラグに“１”を書き込むことができ、ブロック番号レジスタBNが“１”であり、レジスタBNの一方の端子BN0がL、他方の端子BN1がHの場合にはフラグ用レジスタの端子FREWにLが出力され、フラグ用メモリセルに“０”を書き込むことができる。

データ用レジスタRE内の“０”データのビット数が多く、B側の端子の方が多くHレベルになっている場合には、T側の出力端子OUTTに接続しているトランジスタの方が多くオンするため、T側の出力端子OUTTの方がB側の出力端子OUTBよりも低い電圧に増幅される。したがってインバータIV5の出力MST1がL、インバータIV6の出力MST0がHになる。このときに、ブロック番号レジスタBNが“０”であり、レジスタBNの一方の端子BN0がH、他方の端子BN1がLの場合にはフラグ用レジスタの端子FREWにLが出力されて、フラグフラグ用メモリセルに“０”を書き込むことができ、ブロック番号レジスタBNレジスタが“１”であり、レジスタBNの一方の端子BN0がL、他方の端子BN1がHの場合にはFフラグ用レジスタの端子LGWにHが出力され、フラグ用メモリセルに“１”を書き込むことができる。

この符号化制御回路ENCNTLはアナログ回路を用いて並列にデータパターンの判定を行っており、従来のように１ビットずつレジスタの内容を調べる必要がないため、データパターンの解析が高速である。このためアクセス、サイクル時間の犠牲が少ない符号化が可能になる。

図６に、符号化回路EN、符号化制御回路ENCNTLの動作波形を示す。プリフェッチコマンドPFCが入力され、ブロックが選択されると、そのブロックのセンスアンプからデータ用メインI/O線MIOおよびフラグ用メインI/O線MIOFにデータが読み出される。

初めにフラグ用入力クロックPFFを活性化し、フラグ用レジスタFREにフラグ用メインI/O線MIOFからデータを読み込み、ブロック番号レジスタBNにブロック番号レジスタ用メインI/O線MIONからデータを読み込む。このフラグのデータをもとに符号化回路ENにおいてスイッチの極性が選択される。図６ではフラグ用レジスタFREの状態が“１”(端子FRETがHレベル、端子FREBがLレベル)なので、データ用メインI/O線MIOのデータは反転してデータ用レジスタREに読み込まれる。すなわち、メインI/O線MIO0のT/Bとデータ用レジスタI/O線REI0のT/Bが反転する。

符号化制御回路ENCNTLはライトコマンドWRTが入力され、データ用レジスタREの内容が書き換わるたびに、カウンター活性化信号CNTEを活性化して“１”データまたは“０”データのどちらが多いかを判定し、フラグ用列選択線YSFを活性化してフラグ用レジスタFREの状態を更新する。リストア時にはフラグ用レジスタFREの状態によってデータ用レジスタRE内のデータが反転または非反転状態でメインI/O線MIOへ書き込まれると同時に、フラグ用レジスタFREの状態もフラグ用メインI/O線MIOFを介して、センスアンプ及びメモリセルへ書き込まれる。

＜実施の形態２＞
図７は、本発明をレジスタ内蔵型DRAMへ適用した場合の実施の形態の一例を示す構成図である。はじめに本実施の形態のDRAMの動作を説明する。アドレスバッファADDBUFにアドレス信号ADDが入力される。コマンドデコーダーCOMDECにはチップ選択信号/CS、行アドレスストローブ信号/RAS、列アドレスストローブ信号/CAS、ライトイネーブル信号/WEが入力される。クロック発生回路CLKGENにはクロックCLKおよびクロックイネーブル信号CKEが入力される。コマンドデコーダーCOMDECでは入力された制御信号をデコードし、リード、ライト、プリチャージ等の動作モードを決定する。制御ロジックLOGICでは動作モードに必要なチップ内部の制御信号を発生し、モードレジスタMDREGで現在の動作モードが保持される。

アクティベートコマンドが入力されると行デコーダXDECでワード線が活性化され、メモリセルアレーMCAからのデータがセンスアンプ列SABで増幅され、保持される。プリフェッチコマンドが入力されると、センスアンプ列SAB内のデータの一部がブロックデコーダBDECで選択され、符号化回路列ENBを介して、レジスタ選択デコーダRESELで選択されたデータ用レジスタ列REBに読み込まれる。

リストア動作では、この逆にデータがデータ用レジスタ列REBから符号化回路列ENBを介してセンスアンプ列SABへ書き込まれる。このときの符号化回路列ENB、符号化制御回路ENCTNLの動作は、先の実施の形態１に述べたとおりである。リードコマンドが入力されると、データ用レジスタRE内のデータが列デコーダYDECで選択され、データ制御回路DTCNTL、ラッチLTCを介してI/OバッファIOBにより入出力端子DQからチップ外へ出力される。ライトコマンドが入力された場合はI/OバッファIOBから入力されたデータがラッチLTC、データ制御回路DTCNTLを介して選択された列デコーダYDECに書き込まれる。このときデータ制御回路ではデータマスク信号DQMを用いてデータマスクの処理が行われる。

図７に示したようにチップ中に複数のデータ用レジスタ列がある場合、符号化回路EN、符号化制御回路ENCNTLを共用すると、各々のデータ用レジスタ列REBに対して符号化回路、符号化制御回路を設ける場合よりもチップ面積の増加を小さくできる。これらの回路は、共用化してもプリフェッチ、リストア、ライト動作は常に1個のレジスタに対して行われるため、動作速度の低下は起こらない。

また、同図中の１個のデータ用レジスタ列REB内に設けられるレジスタの数が多く、１個のレジスタ列中に複数のワード線からのデータが同時に読み込まれる場合には、同じワード線に属するデータをサブブロックとし、サブブロック毎に図１で述べた符号化を行い、サブブロック毎にフラグ用メモリセルを設ける。

＜実施の形態３＞
図８は、本発明をマルチチップモジュールMCPへ適用した実施の形態の一例を示す。マルチチップモジュールMCP上にはDRAMチップ80、フラッシュ(FLASH)メモリチップ81、ロジック(LOGIC)チップ82など、単一チップ上へ集積することが難しいチップをシリコン基板83上に複数搭載し、これらのチップ間をシリコンプロセスを用いて配線する。このため、通常のプリント基板への実装よりも配線数を格段に増加させることができる。また、実装サイズを低減できる。

したがって、チップの入出力ピンを増やすことが可能になるため、DRAMチップ80については図１のメインI/O線MIOを双方向バッファBDBを介してチップ外へ出力することができる。データ用レジスタ列REB、および符号化回路列ENBはロジックチップ82側に持たせれば、DRAMチップ80は標準的な仕様とすることができ、LOGICチップ82側で仕様変更が可能となる。このようにすると、DRAMチップ80は、複数のマルチチップモジュールMCPの品種で共通化して大量に生産でき、ロジックチップ82のみを品種にあわせて設計すると、コストを増加させずに低ノイズ符号化が実現できる。
また、SRAMやFLASHメモリをマルチチップモジュールMCP内に設け、プログラムをFLASHメモリに格納し、データ保持をSRAMで行い、DRAMを画像キャッシュやアプリケーションのワークメモリとして用いることにより、大容量で待機時消費電力の小さいメモリシステムが構成できる。これは携帯電話をはじめとする携帯機器において、動作可能時間を長くすることにつながる。

以上、本発明の好適な幾つかの実施の形態について説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の精神を逸脱しない範囲内において、種々の設計変更をなし得ることは勿論である。例えば、実施の形態では１交点メモリセルアレイを例に説明したが、２交点メモリセルアレイにおいても、ワード線と相補の２本のビット線間の２つの寄生容量の差が大きくノイズが相殺できない場合に、本発明を適用して同様の効果が得られることは言うまでもない。すなわち、ランダムアクセス可能なデータ用レジスタと、フラグ用メモリセルと、符号化回路及び符号化制御回路からなるデータパターンを符号化及び復号化する構成とすればよい。

10…半導体メモリチップ、80…ＤＲＡＭチップ、８１…FLASHメモリチップ、82…ロジックチップ、８３…シリコン基板、ＭＣ…メモリセル、ＢＬ…ビット線、ＷＬ…ワード線、ＳＡ…センスアンプ、ＳＷＤ…サブワードドライバ、ＢＳＬ…ブロック選択信号、MIO…メインＩ／Ｏ線、ＥＮ…符号化回路、ＲＥ…データ用レジスタ、FRE…フラグ用レジスタ、ＢＮ…ブロック番号レジスタ、ENCNTL…符号化制御回路、YDEC…列デコーダ、ＹＳ…列選択線、ＩＯＢ…入出力バッファ、IV１〜IV6…インバータ、GIO…グローバルI/O線、DQ…入出力端子。

Claims (7)

1. 第１ワード線と、前記第１ワード線と交差する複数の第１ビット線と、前記第１ワード線と前記複数の第１ビット線の交点に設けられた複数の第１メモリセルと、を有する第１メモリアレイと、
   前記複数の第１ビット線に接続された符号化回路と、
   前記符号化回路に接続された複数のデータレジスタと、を具備し、
   第１コマンドが入力された際に、前記符号化回路は、前記複数の第１メモリセルに保持された符号化されているデータを復号化するとともに前記複数のデータレジスタに前記復号化したデータを出力し、
   前記第１コマンドの後に入力された第２コマンドに従い、前記複数のデータレジスタに格納された前記復号化されたデータを出力することを特徴とする半導体装置。
2. 請求項１において、
   前記複数の第１ビット線と前記符号化回路の間に接続された複数の第１センスアンプをさらに具備し、
   前記第１コマンドより前に入力された第３コマンドに従い、前記第１ワード線が活性化されるとともに、前記複数の第１センスアンプは、前記複数の第１メモリセルから読み出されたデータを保持し、
   前記第１コマンドが入力された際に、前記複数の第１センスアンプに保持されたデータが前記符号化回路に転送されることを特徴とする半導体装置。
3. 請求項２において、
   第２ワード線と、前記第２ワード線と交差する複数の第２ビット線と、前記第２ワード線と前記複数の第２ビット線の交点に設けられた複数の第２メモリセルと、を有する第２メモリアレイと、
   前記複数の第２ビット線に接続される複数の第２センスアンプと、
   前記複数の第１及び第２センスアンプに接続された複数のメインI/O線と、をさらに具備し、
   前記第１コマンドが入力された際に、前記複数の第１センスアンプ、又は、前記複数の第２センスアンプのいずれか一方が選択されるとともに前記複数のメインI/O線に保持しているデータを出力することを特徴とする半導体装置。
4. 請求項１において、
   第４コマンドが入力された際に、前記複数のデータレジスタは、外部からデータが入力され、
   前記第４コマンドの後に入力された第５コマンドに従い、前記符号化回路は、前記複数のデータレジスタに保持されたデータを符号化することを特徴とする半導体装置。
5. 請求項１において、
   前記第２コマンドが入力された際に、前記符号化回路は動作しないことを特徴とする半導体装置。
6. 第１ワード線と、前記第１ワード線と交差する複数の第１ビット線と、前記第１ワード線と前記複数の第１ビット線の交点に設けられた複数の第１メモリセルと、を有する第１メモリアレイと、
   前記複数の第１ビット線に接続された符号化回路と、
   前記符号化回路に接続された複数のデータレジスタと、を具備し、
   第１コマンドが入力された際に、前記複数のデータレジスタは、外部から入力されたデータを保持し、
   前記第１コマンドの後に入力される第２コマンドに従って、前記符号化回路は、前記複数のデータレジスタに格納されたデータを符号化することを特徴とする半導体装置。
7. 請求項６において、
   前記複数の第１ビット線と前記符号化回路の間に接続された複数の第１センスアンプをさらに具備し、
   前記第２コマンドが入力された際に、前記複数のデータレジスタは、保持しているデータを出力するとともに、前記符号化回路により符号化されたデータが前記複数の第１センスアンプに転送されることを特徴とする半導体装置。

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