JP3881869B2 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP3881869B2
JP3881869B2 JP2001338938A JP2001338938A JP3881869B2 JP 3881869 B2 JP3881869 B2 JP 3881869B2 JP 2001338938 A JP2001338938 A JP 2001338938A JP 2001338938 A JP2001338938 A JP 2001338938A JP 3881869 B2 JP3881869 B2 JP 3881869B2
Authority
JP
Japan
Prior art keywords
data
register
flag
semiconductor memory
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001338938A
Other languages
English (en)
Other versions
JP2003141877A (ja
Inventor
知紀 関口
理一郎 竹村
健 阪田
一重 鮎川
尊之 河原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2001338938A priority Critical patent/JP3881869B2/ja
Priority to TW091124553A priority patent/TW569222B/zh
Priority to KR1020020067768A priority patent/KR100884160B1/ko
Priority to US10/287,678 priority patent/US6721194B2/en
Publication of JP2003141877A publication Critical patent/JP2003141877A/ja
Priority to US10/760,402 priority patent/US6894912B2/en
Priority to US11/048,915 priority patent/US6990037B2/en
Priority to US11/268,471 priority patent/US7184326B2/en
Priority to US11/652,012 priority patent/US7262983B2/en
Application granted granted Critical
Publication of JP3881869B2 publication Critical patent/JP3881869B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置（メモリ）に係り、特にメモリセルを１交点セルとした場合のメモリアレー動作時のノイズを低減して動作マージンを広げることができるダイナミックランダムアクセスメモリ（DRAM）に関する。
【０００２】
【従来の技術】
DRAMでは、チップ面積を縮小することにより製造コストを低減することが望まれている。図９(a)に示す１交点セルアレーはワード線WLとビット線BLの全ての交点にメモリセルが接続されており、現在用いられているワード線とビット線の交点の半分にセルが接続される２交点セルよりもセル面積を２５％低減できる。なお、同図において参照符号SA0，SA1，SA2，…は、センスアンプである。
しかしながら、１交点セルアレーは２交点セルアレーに比較すると、データ読み出し時のアレーノイズが増加する問題があり、実用化が困難になっている。
また、２交点セルアレーにおいても、相補のビット線とワード線間の寄生の２つの容量の差が大きくなってノイズを相殺できなくなると、同様のアレーノイズ増加の問題がある。
【０００３】
図９(b)に、アレーノイズの一つであるワード線ノイズの発生原理を示す。図では、ワード線WL0を活性化し、ビット線BL1Tにハイ(H)データが読み出され、ビット線BL0T，BL2T等にロー（L）データが読み出されている場合を示す。
【０００４】
ここで、ビット線BL1Tでは、リーク電流等の原因により信号量が例外的に減少していると仮定する。すると、信号量の多いビット線BL0やBL2が、先に増幅される。このビット線の電位変化が、同図(a)中に点線の矢印で示すように、ビット線−ワード線間の寄生容量CBLWLを介して、ワード線WL0の電位変化を引き起こし、これがさらに寄生容量CBLWLを介してビット線BL1に戻る。
【０００５】
ビット線BL1は信号量が小さいため増幅が遅く、このノイズを受けて信号量が減少すると、誤って反転する危険がある。同様のノイズがセルキャパシタの対向電極であるプレートや、セルトランジスタの基板を介して発生する。したがって、１交点アレーを実用化するためにはこのアレーノイズを低減することが重要になる。
【０００６】
ビット線対BL1T−BL1Bに着目すると、アレーノイズが最も大きくなるワーストケースはT側のビット線BL0T，BL2T等に全てHデータ(“１”データと定義とする)または全てLデータ(“０”データと定義する)が読み出される場合である。
【０００７】
図１０に、このノイズをメモリセルに書き込まれるデータのデータパターンを符号化して低減した半導体メモリの従来例を示す。このようなノイズ低減については、例えば特開平１１−１１０９６７号公報や、“IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 34, NO. 10, OCTOBER 1999, pp.1391-1394”に詳述されている。
【０００８】
この従来例の半導体メモリでは、入出力ピンＤＱから入出力バッファIOBを介してシリアルに入力されるビットを、マルチプレクサＭＵＸにより並列化して一旦レジスタＲＥに書き込むと同時に、シリアルデータをバーストカウンタＢＣで数える。このときに、“１”の数が２５％以下または７５％以上の場合にはフラグFLGをたて、符号化回路ENで半数のデータを反転する。このようにすると、１本のワード線WL上の１データの数は必ず２５％〜７５％の範囲に押さえれ、１００％が“１”の場合や、１００％が“０”の場合に比較すると、アレーノイズは５０％に低減できる。なお、図１０において、MCはメモリセル、SAはセンスアンプ、BLはビット線、DECはデコーダ、SELは選択信号である。
【０００９】
【発明が解決しようとする課題】
しかしながら、前述した従来の符号化回路を有する半導体メモリでは、シリアルに入力されるデータブロック毎にフラグビットが必要であるため、シリアルに入力されるビットの数が少ない場合、チップ内のフラグ用のメモリセル数が増大し、チップサイズが大きくなる問題がある。
【００１０】
また、入出力ピンDQからシリアルに入力されるデータを、バーストカウンタBCで順に数えてフラグFLGの判定を行うため、判定時間が長くなり、メモリサイクル時間が犠牲になる問題がある。
【００１１】
また、フラグFLGの判定基準が“１”の数が２５％以下または７５％以上場合と複雑なために、回路規模が増加し、チップ面積が大きくなる問題がある。
【００１２】
そこで、本発明の目的は、データの符号化によりノイズを低減することができ、その際のチップサイズやメモリサイクル時間の犠牲を小さくすることができる半導体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】
前記課題を解決するために、本発明に係る半導体記憶装置は、複数のワード線と複数のビット線の交点に設けられた複数のメモリセルと、前記ワード線ごとに設けられた１ビットのフラグ用メモリセルと、前記複数のビット線に設けられた複数のセンスアンプと、書き込みデータを保持するためのランダムアクセス可能な複数のデータ用レジスタと、前記書き込みデータの“１”と“０”の割合を判定する符号化制御回路と、前記符号化制御回路の判定結果に基づいて書き込みデータを反転またはそのままセンスアンプへ書き込むための符号化回路とを有することを特徴とするものである。
【００１４】
この半導体記憶装置の概要を簡単に説明すれば、下記の通りである。すなわち、半導体メモリチップ内にランダムアクセス可能なデータ用レジスタを設け、半導体メモリチップ外からのアクセスは全てデータ用レジスタに対して行い、データ用レジスタから並列にメモリセルアレーに対してデータを書き込む際に符号化動作を行い、逆にメモリセルからデータ用レジスタへデータを読み出す際にフラグの状態を参照して復号化動作を行うように符号化回路及び符号化制御回路を構成するものである。これにより、読み出し時のアレーノイズによる動作マージンの低減を抑え、かつ、符号化する際のチップサイズやメモリサイクル時間の増加も抑えることができる。
【００１５】
【発明の実施の形態】
以下、本発明に係る半導体記憶装置の好適な実施の形態について、添付図面を用いて説明する。
【００１６】
＜実施の形態１＞
図１(a)に本発明に係る半導体記憶装置（以下、半導体メモリと称する）である低ノイズ符号化DRAMの構成を、図２に動作波形を示す。本実施の形態における低ノイズ符号化DRAMチップ10では、データを読み出し（リード）または書き込み（ライト）する際には、まずアクティベートコマンドACTを発行して、メモリセルアレーMCA内においてメモリセルMC内のデータを、センスアンプ列SAB0，SAB1内のセンスアンプSAに読み出して保持する。
【００１７】
センスアンプSAのプリチャージをオフした後、サブワードドライバSWDはワード線WL0を活性化し、メモリセルMC内のデータをビット線BL0T，BL1T等へ読み出す。センスアンプSAは、これらのビット線に生じた微小信号を、B側のビット線BL0B，BL1B等を参照電位として差動増幅し、その結果を保持する。
【００１８】
ここで、１本のワード線上のデータをそのワード線に対して、左側のセンスアンプ列SAB0で増幅されるメモリセルのブロックをMCB0として丸印で表し、右側のセンスアンプ列SAB1で増幅されるメモリセルのブロックをMCB1として四角印で表し、２ブロックに分けている。
【００１９】
続いてプリフェッチコマンドPFCを発行して、センスアンプSA内のデータはメインI/O線MIOを介してデータ用レジスタREへ転送される。このとき、複数に分けられたブロックMCB0，MCB1のうちのいずれかのブロックのデータをブロックセレクト信号BSLで選択し、データ用レジスタREに並列転送する。メインI/O線からレジスタREへデータを書き込む際に、符号化回路列ENB内の符号化回路ENにおいて後述するデータの復号化動作が行われる。
【００２０】
メインI/O線は、高速化のためにMIOT，MIOBの相補信号とし、待機時には高レベル(Hレベル)にプリチャージされており、データ伝送時にはメインI/O線MIOTかMIOBのどちらかが低レベル(Lレベル)に引き下げられる。なお、図中及び明細書中で相補信号線のTとBを、例えばMIOTとMIOBを、MIOT/Bのように記すこともある。メインI/O線は、MIO0T，…，MIO255Tと、MIO0B，…，MIO255Bの256本ずつあり、図１ではMIO0T/B，…，MIO255T/Bと表している。以下、他の相補信号でも同様に表すことがある。
【００２１】
なお、詳しくは後述するが、プリフェッチ動作時にはデータの転送に先立って、フラグ用のビット線BLF0T/Bに接続されるセンスアンプからフラグ用メインI/O線MIOFT/Bを介して、フラグ用レジスタFREへフラグの状態が転送される。また、ブロック番号ドライバBND0，BND1のいずれかから、ブロック番号ドライバ用メインI/O線MIONT/Bを介してブロック番号レジスタBNへブロック番号である“０”または“１”が転送される。
【００２２】
DRAMチップ外部とのデータのやり取りは、データ用レジスタREを介して行われる。リードREDまたはライトWRTコマンドが発行されると、レジスタ列REBに対して列デコーダYDECからの列選択線YSでアドレスが指定される。リード動作の場合はデータ用レジスタRE内のデータがグローバルI/O線GIO、入出力バッファIOBを介して入出力ピンDQへ出力され、ライト動作の場合はこの反対の経路で入出力ピンDQから入力されたデータがデータ用レジスタREへ書き込まれる。
【００２３】
データ用レジスタRE内のデータに対する必要なリード／ライトが終了した後、リストアコマンドRSTを発行してデータ用レジスタREからメモリセルアレーMCAへデータを書き戻す。データ用レジスタRE内のデータは、メインI/O線MIOを介してセンスアンプSAに書き込まれると同時に、ビット線を介してワード線が選択されているメモリセルへ書き込まれる。最後にプリチャージコマンドPREを発行して、ワード線をリセットし、ビット線のプリチャージを行う。
【００２４】
上記のプリフェッチおよびリストア動作の際に、ブロック内のデータは並列にセンスアンプSAとデータ用レジスタREとの間で転送される。上記では、メモリセルアレーを２つのブロックMCB0とMCB1に分けた場合を示したが、これらをさらに分割して、同時にセンスアンプとデータ用レジスタ間を転送されるデータの量を減らすことも可能であり、その場合メインI/O線の本数を低減できる。
【００２５】
本実施の形態の低ノイズ符号化DRAMでは、データ用レジスタ列REBとセンスアンプ列SABとの間に符号化回路列ENBを設けて、センスアンプ及びメモリセルへ書き込むデータを符号化することによりメモリセルアレーが動作する際のアレーノイズを低減する。
【００２６】
リストア動作時にデータ用レジスタREからセンスアンプSAへデータを書き込む際に、ブロックMCB0内のデータについては常に“０”データのビット数が“１”データのビット数よりも多い状態を保つようにする。このために、“１”データが過半数となった場合にはフラグ用レジスタFREに“１”を書き込み、データを反転する。この符号化動作は、データ用レジスタRE内の符号を符号化回路列ENBにおいて反転してメインI/O線MIOへ出力し、センスアンプSAへ転送を行うことで実現される。なお、丁度“１”データが半分の場合は、データ用レジスタRE内の符号を反転せずそのまま出力し、センスアンプSAへ転送する。
【００２７】
逆にブロックMCB1に対しては、“１”データのビット数が“０”データのビット数よりも多い状態を保つようにする。このために、“０”データが過半数となった場合にはフラグ用レジスタFREに“１”を書き込み、データを反転する。このフラグFLGはメモリセルMCからデータ用レジスタREへデータを読み出すプリフェッチのときの復号化動作に必要となるため、ワード線ごとにフラグ用メモリセルMCF0，MCF1を備え、リストア時にフラグ用レジスタFRE内の状態をフラグ用メモリセルMCF0，MCF1へ書き込んでおく。また、この場合も、丁度“０”データが半分の場合は、フラグ用レジスタFREを“０”のままにしておき、データ用レジスタRE内へ符号を反転せずそのまま出力し、センスアンプSAへ転送する。
【００２８】
また、図１(a)では１本のワード線上のメモリセルを２個のブロックに分けているが、２個以上のブロックに分けた場合でも本符号化の方法は同様に適用でき、複数のブロックをその中のビット数がほぼ等しくなるように２個のグループに分け、一方のグループに属するブロックにおいては“０”データのビット数が過半数に、もう一方のグループに属するブロックにおいては“１”データのビット数が過半数になるよう符号化する。図１(a)においてENCNTLは符号化制御回路であり、これについては後述する。
【００２９】
図１(b)に、本実施の形態における半導体メモリである符号化DRAMにおけるアレーノイズの低減効果を示す。符号化しない場合は、ワード線WL0上の５１２ビットのデータが全て“０”または全て“１”という状態を取りうるため、このとき最もアレーノイズが大きくなる。これらの二状態でのアレーノイズは大きさがほぼ等しく符号が反対になるため、それぞれアレーノイズ１００％、−１００％と定義する。ただし、フラグ用メモリセルのビット線BLFは除いている。
【００３０】
これに対して、前述した本実施の形態の符号化を行うと、メモリセルブロックMCB0においては“１”データの数は最小で０ビット、最大で１２８ビットとなり、メモリセルブロックMCB1においては“１”データの数は最小で１２８ビット、最大で２５６ビットとなるため、ワード線WL0上のトータルについては“１”データの数は１２８ビット以上３８４ビット以下の間に制限される。
【００３１】
ここで、“１”データを増幅するビット線からあるワード線に加わる電位変動と、“０”データを増幅するビット線からそのワード線に加わる電位変動とは逆方向の符号を持つため、互いに打ち消し合う。すなわち、“１”の数が３８４ビットで、“０”の数が１２８ビットのときのノイズは、差し引き２５６ビット分のノイズに相当することになる。
【００３２】
したがって、５１２ビット全てが“１”データの場合と比較すると、アレーノイズはほぼ５０％に低減される。同様にして“１”の数が１２８ビット、“０”の数が３８４ビットの場合のアレーノイズは、５１２ビット全てが“０”の場合のアレーノイズのほぼ５０％に低減される。したがって、ワーストケースを考えた場合、本実施の形態で述べた符号化によりワード線、プレート、基板経由のアレーノイズを正側、負側ともに５０％低減できる。
【００３３】
図３(a)，(b)に、リストア(RST)動作時のデータ用レジスタ列REB、データ用レジスタRE、符号化回路列ENB、符号化回路EN、フラグ用レジスタFRE、ブロック番号レジスタBNの状態を示す。
【００３４】
図３(a)に示すように、メモリセルブロックMCB0のデータがデータ用レジスタ列REB内にある場合には、ブロック番号レジスタBNは“０”にセットされている。符号化制御回路ENCNTLはデータ用レジスタ列REB内のデータを解析し、ブロック番号レジスタBNの状態が“０”のときに、データ用レジスタ列中で“０”データのビット数が過半数の場合にはフラグ用レジスタFREを“０”にセットし、符号化回路ENを非反転状態“Ｆ”とする。そして、データ用レジスタREのデータがそのままメインI/O線MIOへ出力される。
すなわち、BN＝“０”のとき、RE中の“０”の数 が“１”の数より多い場合は、FRE＝“０”で、EN＝“Ｆ”(非反転)である。
【００３５】
逆に、図３(b)に示すように、データ用レジスタ列REB中で１データのビット数が過半数の場合にはフラグ用レジスタFREを“１”にセットし、符号化回路ENは反転状態“Ｒ”とする。このときは、データ用レジスタ列REBのデータが反転されてメインI/O線MIOへ出力される。メモリセルブロックMCB1のデータがデータ用レジスタREにある場合には、ブロック番号レジスタBNは“１”にセットされ、以上の説明とは反対にデータ用レジスタRE内で“０”データのビット数が過半数のときにフラグ用レジスタFREに“１”をセットし、“１”データのビット数が過半数のときにフラグ用レジスタFREに“０”をセットする。
すなわち、BN＝“０”のとき、RE中の“０”の数 が“１”の数より少ない場合は、FRE＝“１”で、EN＝“Ｒ”(反転)である。
【００３６】
図３(c)，(d)に、プリフェッチ(PFC)動作時のデータ用レジスタ列REB、データ用レジスタRE、符号化回路列ENB、符号化回路EN、フラグ用レジスタFRE、ブロック番号レジスタBNの状態を示す。
データをプリフェッチする場合には、先にメモリセルアレーMCA内のフラグ用メモリセルMCFからフラグ用レジスタFREへ、ブロック番号ドライバBNDからブロック番号レジスタBNへ、それぞれフラグの状態とブロック番号を読み込み、その結果により、符号化回路ENの状態を決めた後、メモリセルアレーMCAからデータをデータ用レジスタREに読み込む。
【００３７】
図３(c)に示すように、フラグ用レジスタFREの状態が“０”ならば符号化回路ENは非反転状態“Ｆ”となり、メインI/O線MIOのデータがそのままデータをデータ用レジスタREへ読み込まれる。一方、図３(d)に示すように、フラグ用レジスタFREの状態が“１”ならば、符号化回路ENは反転状態“Ｒ”となり、メインI/O線MIOのデータが反転されてデータ用レジスタREへ読み込まれる。したがって、符号化されてメモリセルに書き込まれたデータはデータ用レジスタREにおいて外部から入力された本来のデータパターンに復号化される。
【００３８】
本実施の形態における符号化は、“１”データのビット数が過半数かどうかという１点だけを調べればよく、従来例のように“１”データのビット数が２５％以上であるかどうか、および７５％以下であるかどうかという２点を調べるよりも単純である。従って、符号化動作に必要な時間が短縮でき、アクセス、サイクル時間の犠牲が少なく、また符号化回路の規模も低減できるので回路面積を低減できる利点がある。
【００３９】
図４に、本実施の形態で用いる符号化回路の構成を示す。符号化回路ENは、ゲートが同図の下側に示すフラグ用レジスタFREのT側出力FRETに接続されるNMOSトランジスタMN1，MN2と、ゲートがフラグ用レジスタFREのB側の出力FREBに接続されるNMOSトランジスタMN3，MN4の４個で形成されている。NMOSトランジスタMN1のドレイン・ソース経路はデータ用レジスタREのB側の出力RE0BとT側のメインI/O線MIO0Tとの間に、NMOSトランジスタMN2のドレイン・ソース経路はデータ用レジスタREのT側の出力REOTとB側のメインI/O線MIO0Bとの間に、それぞれ接続されている。NMOSトランジスタMN3のドレイン・ソース経路はデータ用レジスタREのT側の出力REOTとT側のメインI/O線MIO0Tとの間に、NMOSトランジスタMN4のドレイン・ソース経路はデータ用レジスタREのB側の出力REOBとB側のメインI/O線MIO0Bとの間にそれぞれ接続される。
【００４０】
フラグ用レジスタFREの状態が“０”であり、フラグ用レジスタのT側出力FRETがLレベル、B側出力FREBがHレベルのときには非反転状態であり、データ用レジスタのT側出力REOTとT側のメインI/O線MIOTが接続され、データ用レジスタのB側出力REOBとB側のメインI/O線MIOBが接続される。フラグ用レジスタFREの状態が“１”であり、FRETがHレベル、FREBがLレベルのときには反転状態であり、データ用レジスタ出力端子REOTとメインI/O線MIOBが接続され、データ用レジスタ出力端子REOBとメインI/O線MIOTが接続される。図４ではNMOSトランジスタのみのパストランジスタで構成しているが、NMOSトランジスタとPMOSトランジスタを並列に接続し、ゲートが相補信号で駆動されるアナログスイッチを用いてもよく、この場合レジスタの読み出し／書き込みが高速化される利点がある。
【００４１】
データ用レジスタ回路REは、入出力端子を互いに接続されたインバータIV1，IV2と、クロックドインバータCIV1-CIV4からなる双方向スイッチで構成される。リストア信号RSで制御されるクロックドインバータCIV1，CIV3は、入力端子が各々データ用レジスタの内部ノードREI0B，REI0Tに接続され、出力端子が各々データ用レジスタ出力ノードREOT，REOBに接続される。一方、プリフェッチ信号PFで制御されるクロックドインバータCIV2，CIV4は、入力端子が各々データ用レジスタの出力ノードREOT，REOBに接続され、出力端子が各々データ用レジスタの内部ノードREI0B，REI0Tに接続される。プリフェッチ動作のときはプリフェッチ信号PFが活性化され、メインI/O線MIOのデータをデータ用レジスタREに読み込み、リストア動作のときはリストア信号RSが活性化され、データ用レジスタREのデータをメインI/O線MIOを介してセンスアンプSAに書き込むと共に、ビット線を介してワード線が選択されているメモリセルMCへ書き込む。
【００４２】
またデータ用レジスタREの内部端子REI0Tには列選択スイッチ用NMOSトランジスタMN5を介してグローバルI/O線GIOに接続され、NMOSトランジスタMN5のゲートには列選択線YSが接続される。リード／ライト動作時には所望のアドレスの列選択線YSが選択され、データ用レジスタREがグローバルI/O線GIOに接続され、データの入出力が行われる。
【００４３】
フラグ用レジスタFREはデータ用レジスタREと同様の構成を有するが、データ用レジスタよりもプリフェッチ動作を先に行うため、入力クロックPFFを独立に設ける。また、ブロック番号レジスタBNは読み込みだけを行うため、入力スイッチのみが設けられ、フラグ用レジスタFREからクロックドインバータCIV1，CIV３と、列選択スイッチ用NMOSトランジスタを除いた構成である。なお、フラグ用レジスタFRE内のNMOSトランジスタMN6はゲートに入力されるフラグ用列選択線YSFにより、図５に示すFREW端子に接続される。
【００４４】
図５に、本実施の形態の符号化制御回路ENCNTLを示す。本回路はデータ用レジスタRE中の“１”データの数と“０”データの数のどちらが多いか判定するアナログカウンター回路である。差動増幅器の入力トランジスタが並列に接続され、出力端子OUTBにドレインが並列に接続されるトランジスタMN11，MN12等のゲートには、偶数番目のデータ用レジスタのT側端子REI0T，REI2T等およびHレベル電位VCCが接続される。一方、出力端子OUTTにドレインが並列に接続されるトランジスタMN21，MN22等のゲートには奇数番目のレジスタのB側端子REI1B，REI3B等およびLレベル電位VSSが接続される。
【００４５】
カウンター活性化信号CNTEが活性化され、増幅が開始されると、レジスタ内の“１”データのビット数が多く、T側の端子の方が多くHレベルになっている場合には、出力端子OUTBに接続しているトランジスタのほうが多くオンするため、B側の出力端子OUTBの方がT側の出力端子OUTTよりも低い電圧に増幅される。したがってインバータIV5の出力MST1がH、インバータIV6の出力MST0がLになる。このときに、ブロック番号レジスタBNが“０”であり、レジスタBNの一方の端子BN0がH、他方の端子BN1がLの場合にはフラグ用レジスタのFREW端子にHが出力されて、フラグに“１”を書き込むことができ、ブロック番号レジスタBNが“１”であり、レジスタBNの一方の端子BN0がL、他方の端子BN1がHの場合にはフラグ用レジスタの端子FREWにLが出力され、フラグ用メモリセルに“０”を書き込むことができる。
【００４６】
データ用レジスタRE内の“０”データのビット数が多く、B側の端子の方が多くHレベルになっている場合には、T側の出力端子OUTTに接続しているトランジスタの方が多くオンするため、T側の出力端子OUTTの方がB側の出力端子OUTBよりも低い電圧に増幅される。したがってインバータIV5の出力MST1がL、インバータIV6の出力MST0がHになる。このときに、ブロック番号レジスタBNが“０”であり、レジスタBNの一方の端子BN0がH、他方の端子BN1がLの場合にはフラグ用レジスタの端子FREWにLが出力されて、フラグフラグ用メモリセルに“０”を書き込むことができ、ブロック番号レジスタBNレジスタが“１”であり、レジスタBNの一方の端子BN0がL、他方の端子BN1がHの場合にはFフラグ用レジスタの端子LGWにHが出力され、フラグ用メモリセルに“１”を書き込むことができる。
【００４７】
この符号化制御回路ENCNTLはアナログ回路を用いて並列にデータパターンの判定を行っており、従来のように１ビットずつレジスタの内容を調べる必要がないため、データパターンの解析が高速である。このためアクセス、サイクル時間の犠牲が少ない符号化が可能になる。
【００４８】
図６に、符号化回路EN、符号化制御回路ENCNTLの動作波形を示す。プリフェッチコマンドPFCが入力され、ブロックが選択されると、そのブロックのセンスアンプからデータ用メインI/O線MIOおよびフラグ用メインI/O線MIOFにデータが読み出される。
【００４９】
初めにフラグ用入力クロックPFFを活性化し、フラグ用レジスタFREにフラグ用メインI/O線MIOFからデータを読み込み、ブロック番号レジスタBNにブロック番号レジスタ用メインI/O線MIONからデータを読み込む。このフラグのデータをもとに符号化回路ENにおいてスイッチの極性が選択される。図６ではフラグ用レジスタFREの状態が“１”(端子FRETがHレベル、端子FREBがLレベル)なので、データ用メインI/O線MIOのデータは反転してデータ用レジスタREに読み込まれる。すなわち、メインI/O線MIO0のT/Bとデータ用レジスタI/O線REI0のT/Bが反転する。
【００５０】
符号化制御回路ENCNTLはライトコマンドWRTが入力され、データ用レジスタREの内容が書き換わるたびに、カウンター活性化信号CNTEを活性化して“１”データまたは“０”データのどちらが多いかを判定し、フラグ用列選択線YSFを活性化してフラグ用レジスタFREの状態を更新する。リストア時にはフラグ用レジスタFREの状態によってデータ用レジスタRE内のデータが反転または非反転状態でメインI/O線MIOへ書き込まれると同時に、フラグ用レジスタFREの状態もフラグ用メインI/O線MIOFを介して、センスアンプ及びメモリセルへ書き込まれる。
【００５１】
＜実施の形態２＞
図７は、本発明をレジスタ内蔵型DRAMへ適用した場合の実施の形態の一例を示す構成図である。はじめに本実施の形態のDRAMの動作を説明する。アドレスバッファADDBUFにアドレス信号ADDが入力される。コマンドデコーダーCOMDECにはチップ選択信号/CS、行アドレスストローブ信号/RAS、列アドレスストローブ信号/CAS、ライトイネーブル信号/WEが入力される。クロック発生回路CLKGENにはクロックCLKおよびクロックイネーブル信号CKEが入力される。コマンドデコーダーCOMDECでは入力された制御信号をデコードし、リード、ライト、プリチャージ等の動作モードを決定する。制御ロジックLOGICでは動作モードに必要なチップ内部の制御信号を発生し、モードレジスタMDREGで現在の動作モードが保持される。
【００５２】
アクティベートコマンドが入力されると行デコーダXDECでワード線が活性化され、メモリセルアレーMCAからのデータがセンスアンプ列SABで増幅され、保持される。プリフェッチコマンドが入力されると、センスアンプ列SAB内のデータの一部がブロックデコーダBDECで選択され、符号化回路列ENBを介して、レジスタ選択デコーダRESELで選択されたデータ用レジスタ列REBに読み込まれる。
【００５３】
リストア動作では、この逆にデータがデータ用レジスタ列REBから符号化回路列ENBを介してセンスアンプ列SABへ書き込まれる。このときの符号化回路列ENB、符号化制御回路ENCTNLの動作は、先の実施の形態１に述べたとおりである。リードコマンドが入力されると、データ用レジスタRE内のデータが列デコーダYDECで選択され、データ制御回路DTCNTL、ラッチLTCを介してI/OバッファIOBにより入出力端子DQからチップ外へ出力される。ライトコマンドが入力された場合はI/OバッファIOBから入力されたデータがラッチLTC、データ制御回路DTCNTLを介して選択された列デコーダYDECに書き込まれる。このときデータ制御回路ではデータマスク信号DQMを用いてデータマスクの処理が行われる。
【００５４】
図７に示したようにチップ中に複数のデータ用レジスタ列がある場合、符号化回路EN、符号化制御回路ENCNTLを共用すると、各々のデータ用レジスタ列REBに対して符号化回路、符号化制御回路を設ける場合よりもチップ面積の増加を小さくできる。これらの回路は、共用化してもプリフェッチ、リストア、ライト動作は常に1個のレジスタに対して行われるため、動作速度の低下は起こらない。
【００５５】
また、同図中の１個のデータ用レジスタ列REB内に設けられるレジスタの数が多く、１個のレジスタ列中に複数のワード線からのデータが同時に読み込まれる場合には、同じワード線に属するデータをサブブロックとし、サブブロック毎に図１で述べた符号化を行い、サブブロック毎にフラグ用メモリセルを設ける。
【００５６】
＜実施の形態３＞
図８は、本発明をマルチチップモジュールMCPへ適用した実施の形態の一例を示す。マルチチップモジュールMCP上にはDRAMチップ80、フラッシュ(FLASH)メモリチップ81、ロジック(LOGIC)チップ82など、単一チップ上へ集積することが難しいチップをシリコン基板83上に複数搭載し、これらのチップ間をシリコンプロセスを用いて配線する。このため、通常のプリント基板への実装よりも配線数を格段に増加させることができる。また、実装サイズを低減できる。
【００５７】
したがって、チップの入出力ピンを増やすことが可能になるため、DRAMチップ80については図１のメインI/O線MIOを双方向バッファBDBを介してチップ外へ出力することができる。データ用レジスタ列REB、および符号化回路列ENBはロジックチップ82側に持たせれば、DRAMチップ80は標準的な仕様とすることができ、LOGICチップ82側で仕様変更が可能となる。このようにすると、DRAMチップ80は、複数のマルチチップモジュールMCPの品種で共通化して大量に生産でき、ロジックチップ82のみを品種にあわせて設計すると、コストを増加させずに低ノイズ符号化が実現できる。
また、SRAMやFLASHメモリをマルチチップモジュールMCP内に設け、プログラムをFLASHメモリに格納し、データ保持をSRAMで行い、DRAMを画像キャッシュやアプリケーションのワークメモリとして用いることにより、大容量で待機時消費電力の小さいメモリシステムが構成できる。これは携帯電話をはじめとする携帯機器において、動作可能時間を長くすることにつながる。
【００５８】
以上、本発明の好適な幾つかの実施の形態について説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の精神を逸脱しない範囲内において、種々の設計変更をなし得ることは勿論である。例えば、実施の形態では１交点メモリセルアレイを例に説明したが、２交点メモリセルアレイにおいても、ワード線と相補の２本のビット線間の２つの寄生容量の差が大きくノイズが相殺できない場合に、本発明を適用して同様の効果が得られることは言うまでもない。すなわち、ランダムアクセス可能なデータ用レジスタと、フラグ用メモリセルと、符号化回路及び符号化制御回路からなるデータパターンを符号化及び復号化する構成とすればよい。
【００５９】
【発明の効果】
メモリセルサイズが低減され、製造コストを低減できる１交点メモリセルアレーに、データパターンを符号化する回路を設けたことにより１交点メモリセルアレー特有のデータ読み出し時のアレーノイズが５０％低減される。この符号化はデータ用レジスタとメモリセルアレー間でのデータ転送時に行われるため、アクセス時間のペナルティーが低減される。
【００６０】
また、本発明の半導体メモリで用いる符号化は、複数ビット中の“１”データのビット数が過半数であるかどうかを調べればよく、簡単化されているために、符号化に必要な回路が簡略化され、符号化に要する時間および回路面積が低減される。
【００６１】
さらに、本発明の半導体メモリで用いる符号化制御回路は、アナログ回路を用いて並列にデータパターンの比較を行うため、高速なデータパターンの判定が可能となる。
【図面の簡単な説明】
【図１】同図(a)は本発明の半導体記憶装置の構成図、(b)は本発明の半導体記憶装置の符号化によるアレーノイズ低減の説明図。
【図２】本発明の半導体記憶装置の動作波形図。
【図３】本発明の低ノイズ符号化の概念図であり、同図(a),(b)はリストア動作時、(c),(d)はプリフェッチ動作時。
【図４】図１に示した符号化回路の具体的な要部回路図。
【図５】図１に示した符号化制御回路の具体的な要部回路図。
【図６】図４及び図５に示した符号化回路と符号化制御回路の動作波形図。
【図７】本発明の半導体記憶装置のレジスタ内蔵型DRAMへの適用例を示す図。
【図８】本発明の半導体記憶装置のマルチチップモジュールへの適用例を示す図。
【図９】１交点アレーにおけるワード線ノイズの発生原理を説明する図。
【図１０】従来の符号化DRAMの構成例を示す図。
【符号の説明】
10…半導体メモリチップ、80…DRAMチップ、81…FLASHメモリチップ、82…ロジックチップ、83…シリコン基板、MC…メモリセル、BL…ビット線、WL…ワード線、SA…センスアンプ、SWD…サブワードドライバ、BSL…ブロック選択信号、MIO…メインI/O線、EN…符号化回路、RE…データ用レジスタ、FRE…フラグ用レジスタ、BN…ブロック番号レジスタ、ENCNTL…符号化制御回路、YDEC…列デコーダ、YS…列選択線、IOB…入出力バッファ、IV１〜IV6…インバータ、GIO…グローバルI/O線、DQ…入出力端子。

Claims (9)

  1. 複数のワード線と複数のビット線の交点に設けられた複数のメモリセルと、
    前記ワード線ごとに設けられた１ビットのフラグ用メモリセルと、
    前記複数のビット線に設けられた複数のセンスアンプと、
    書き込みデータを保持するためのランダムアクセス可能な複数のデータ用レジスタと、
    前記書き込みデータの“１”と“０”の割合を判定する符号化制御回路と、
    前記符号化制御回路の判定結果に基づいて書き込みデータを反転またはそのままセンスアンプへ書き込むための符号化回路とを有し、
    前記複数のデータ用レジスタによりデータ用レジスタブロックを構成し、
    １本のワード線に接続される複数の前記メモリセルを半数ずつに分けて第１群と第２群のメモリセルとし、前記データ用レジスタブロックには前記第１群または前記第２群のメモリセルに対応するデータが書き込まれており、
    前記符号化制御回路は、前記第１群のメモリセルに対応するデータを前記データ用レジスタブロックからセンスアンプへ書き込む際には、前記データ用レジスタブロック内で“０”データが過半数の場合はそのままデータを書き込み、かつ、前記フラグ用メモリセルには“０”を書き込み、“１”データが過半数の場合は反転してデータを書き込み、かつ、前記フラグ用メモリセルには“１”を書き込み、
    前記第２群に対応するデータを前記データ用レジスタブロックからセンスアンプへ書き込む際には、前記データ用レジスタブロック内で“０”データが過半数の場合は反転してデータを書き込み、かつ、前記フラグ用メモリセルには“１”を書き込み、“１”データが過半数の場合はそのままデータを書き込み、かつ、前記フラグ用メモリセルには“０”を書き込み、
    前記センスアンプから前記データ用レジスタブロックへデータを読み込む際には、先に前記フラグ用レジスタに前記フラグ用メモリセルを読み込み、前記フラグ用メモリセルが“０”ならば、データをそのまま前記データ用レジスタブロックへ読み込み、前記フラグ用メモリセルが“１”ならば、データを反転して前記データ用レジスタブロックへ読み込み、
    前記センスアンプからのデータが前記第１群のメモリセルに対応する場合にはブロック番号レジスタに“０”を書き込み、第２群のメモリセルに対応する場合は前記ブロック番号レジスタに“１”を書き込むことを特徴とする半導体記憶装置。
  2. 請求項１に記載の半導体記憶装置において、
    前記符号化制御回路は、ドレインが第１共通ドレイン端子に接続され、ソースが共通ソース端子に接続された第１群の複数のNMOSトランジスタと、
    ドレインが第２共通ドレイン端子に接続され、ソースが共通ソース端子に接続された第２群の複数のNMOSトランジスタと、
    共通ソース端子と接地電位との間に接続される定電流源と、
    ソースが電源に接続され、ドレインが前記第１共通ドレイン端子に接続され、ゲートが前記第２共通ドレイン端子に接続される第１PMOSトランジスタと、
    ソースが前記電源に接続され、ドレインが前記第２共通ドレイン端子に接続され、ゲートが前記第１共通ドレイン端子に接続される第２PMOSトランジスタを有し、
    前記第１群の複数のNMOSトランジスタのゲートには前記データ用レジスタブロック内のレジスタの真値出力端子が接続され、
    前記第２群の複数のNMOSトランジスタのゲートには前記データ用レジスタブロック内のレジスタの偽値出力端子が接続され、
    前記レジスタブロック内の“０”データと“１”データのうちどちらのデータが多いかによって、前記第１共通ドレイン端子と前記第２共通ドレイン端子の電位の高低が反転することを特徴とする半導体記憶装置。
  3. 請求項２に記載の半導体記憶装置において、
    前記符号化制御回路は、前記第１共通ドレイン端子と第２共通ドレイン端子の高低に対応して“１”または“０”を出力し、前記ブロック番号レジスタの値によって前記第１及び第２の共通ドレイン端子の出力結果を反転することを特徴とする半導体記憶装置。
  4. 請求項１に記載の半導体記憶装置において、
    アクティベートコマンドによりワード線を活性化し、選択されたメモリセルからビット線へデータを読み出し、センスアンプでこのデータを増幅し、
    プリフェッチコマンドにより前記センスアンプから前記データ用レジスタブロック内のいずれかのデータ用レジスタへデータを転送し、
    リードコマンドによりチップ外から前記データ用レジスタに対するデータの読み出しを行い、
    ライトコマンドによりチップ外から前記データ用レジスタに対するデータの書き込みを行い、
    リストアコマンドにより前記データ用レジスタのデータをセンスアンプへ書き込み、
    プリチャージコマンドにより、前記ワード線をリセットし、前記ビット線をプリチャージし、
    リストア動作の際には前記データ用レジスタ内のデータを前記符号化制御回路の判定結果に基づいて前記符号化回路により符号化して書き込みデータをセンスアンプへ書き込み、
    プリフェッチ動作の際には、前記センスアンプのデータを前記符号化回路を介して復号化を行い前記データ用レジスタへ読み出すことを特徴とする半導体記憶装置。
  5. 請求項１に記載の半導体記憶装置において、
    前記メモリセルは１個のMOSトランジスタと１個のキャパシタからなることを特徴とする半導体記憶装置。
  6. 請求項５に記載の半導体記憶装置において、
    前記メモリセルアレーと前記センスアンプを有する第１のチップと、
    前記データ用レジスタと前記符号化回路と前記符号化制御回路を有する第２のチップとがシリコン基板上に貼り付けられ、
    前記第１のチップと前記第２のチップが前記シリコン基板上に形成された配線により接続されることを特徴とする半導体記憶装置。
  7. 請求項６に記載の半導体記憶装置において、
    フローティングゲートに蓄積した電子量で情報を記憶する不揮発性記憶装置を有する第３のチップを前記シリコン基板上に更に貼り付け、前記第２チップと前記シリコン基板上に形成された配線により接続されることを特徴とする半導体記憶装置。
  8. 請求項１に記載の半導体記憶装置において、
    前記メモリセルが前記複数のワード線と前記複数のビット線の全ての交点に接続されることを特徴とする半導体記憶装置。
  9. 請求項１に記載の半導体記憶装置において、
    前記データ用レジスタおよび前記フラグ用レジスタは、入出力端子が互いに接続されたインバータ回路と双方向バッファからなり、
    前記データ用レジスタへの書き込み信号と、前記フラグ用レジスタへの書き込み信号が互いに独立していることを特徴とする半導体記憶装置。
JP2001338938A 2001-11-05 2001-11-05 半導体記憶装置 Expired - Fee Related JP3881869B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2001338938A JP3881869B2 (ja) 2001-11-05 2001-11-05 半導体記憶装置
TW091124553A TW569222B (en) 2001-11-05 2002-10-23 Semiconductor memory device
KR1020020067768A KR100884160B1 (ko) 2001-11-05 2002-11-04 반도체 기억 장치, 반도체 장치 및 멀티칩 모듈
US10/287,678 US6721194B2 (en) 2001-11-05 2002-11-05 Semiconductor memory
US10/760,402 US6894912B2 (en) 2001-11-05 2004-01-21 Semiconductor memory
US11/048,915 US6990037B2 (en) 2001-11-05 2005-02-03 Semiconductor memory
US11/268,471 US7184326B2 (en) 2001-11-05 2005-11-08 Semiconductor memory
US11/652,012 US7262983B2 (en) 2001-11-05 2007-01-11 Semiconductor memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001338938A JP3881869B2 (ja) 2001-11-05 2001-11-05 半導体記憶装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2006255851A Division JP4542074B2 (ja) 2006-09-21 2006-09-21 半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2003141877A JP2003141877A (ja) 2003-05-16
JP3881869B2 true JP3881869B2 (ja) 2007-02-14

Family

ID=19153357

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001338938A Expired - Fee Related JP3881869B2 (ja) 2001-11-05 2001-11-05 半導体記憶装置

Country Status (4)

Country Link
US (5) US6721194B2 (ja)
JP (1) JP3881869B2 (ja)
KR (1) KR100884160B1 (ja)
TW (1) TW569222B (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100649353B1 (ko) * 2005-09-29 2006-11-27 주식회사 하이닉스반도체 버스 구동 회로
US7394285B2 (en) 2005-09-29 2008-07-01 Hynix Semiconductor, Inc. Circuit for driving bus
US7372763B2 (en) * 2005-12-28 2008-05-13 Intel Corporation Memory with spatially encoded data storage
KR100780955B1 (ko) * 2006-08-14 2007-12-03 삼성전자주식회사 데이터 반전 방식을 사용하는 메모리 시스템
KR101615773B1 (ko) * 2006-09-08 2016-04-26 샌디스크 테크놀로지스, 인코포레이티드 플래시 메모리에서 사이클링 효과들에 대한 의사 랜덤 및 명령 구동 비트 보상 및 이를 위한 방법
US7606966B2 (en) * 2006-09-08 2009-10-20 Sandisk Corporation Methods in a pseudo random and command driven bit compensation for the cycling effects in flash memory
US7885112B2 (en) * 2007-09-07 2011-02-08 Sandisk Corporation Nonvolatile memory and method for on-chip pseudo-randomization of data within a page and between pages
US7734861B2 (en) 2006-09-08 2010-06-08 Sandisk Corporation Pseudo random and command driven bit compensation for the cycling effects in flash memory
KR100800487B1 (ko) 2006-12-21 2008-02-04 삼성전자주식회사 반도체 메모리 장치의 초기 동작 시 데이터 코딩 방법 및그 방법을 이용하는 반도체 메모리 장치
DE102007012902B3 (de) * 2007-03-19 2008-07-10 Qimonda Ag Kopplungsoptimierte Anschlusskonfiguration von Signalleitungen und Verstärkern
US9170933B2 (en) 2010-06-28 2015-10-27 International Business Machines Corporation Wear-level of cells/pages/sub-pages/blocks of a memory
US8843693B2 (en) 2011-05-17 2014-09-23 SanDisk Technologies, Inc. Non-volatile memory and method with improved data scrambling
US20140108716A1 (en) * 2012-10-16 2014-04-17 Samsung Electronics Co., Ltd. Dynamic random access memory for storing randomized data and method of operating the same
KR20160093430A (ko) * 2015-01-29 2016-08-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 데이터 입출력 방법
US20160276042A1 (en) * 2015-03-20 2016-09-22 Microchip Technology Incorporated One Time Programmable Memory
US10410690B1 (en) * 2018-08-22 2019-09-10 National Tsing Hua University Reference-free multi-level sensing circuit for computing-in-memory applications, reference-free memory unit for computing-in-memory applications and sensing method thereof
CN112837717B (zh) * 2019-11-25 2024-08-02 补丁科技股份有限公司 用来在存储器模块中增加数据预取数量的装置
US11183231B2 (en) * 2019-11-25 2021-11-23 Piecemakers Technology, Inc. Apparatus for enhancing prefetch access in memory module
US11250904B1 (en) 2020-09-30 2022-02-15 Piecemakers Technology, Inc. DRAM with inter-section, page-data-copy scheme for low power and wide data access
US11755685B2 (en) 2020-09-30 2023-09-12 Piecemakers Technology, Inc. Apparatus for data processing in conjunction with memory array access
KR20230030128A (ko) 2021-08-24 2023-03-06 삼성전자주식회사 메모리 셀들을 액세스하는 방법, 메모리 셀들을 포함하는 반도체 메모리 장치, 그리고 메모리 컨트롤러의 동작 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4959811A (en) * 1986-11-03 1990-09-25 Texas Instruments Incorporated Content addressable memory including comparison inhibit and shift register circuits
JPH07120312B2 (ja) * 1987-10-07 1995-12-20 株式会社日立製作所 バッファメモリ制御装置
US4928260A (en) * 1988-05-11 1990-05-22 Advanced Micro Devices, Inc. Content addressable memory array with priority encoder
JPH0827715B2 (ja) * 1993-03-03 1996-03-21 日本電気株式会社 記憶装置
US5592407A (en) * 1994-02-25 1997-01-07 Kawasaki Steel Corporation Associative memory
JPH0845275A (ja) * 1994-07-29 1996-02-16 Toshiba Corp メモリリード／ライト制御方法およびその方法を使用したメモリ装置
TW389909B (en) * 1995-09-13 2000-05-11 Toshiba Corp Nonvolatile semiconductor memory device and its usage
JPH08297968A (ja) * 1996-05-16 1996-11-12 Mitsubishi Electric Corp 半導体記憶装置
JPH11110967A (ja) 1997-10-01 1999-04-23 Nec Corp 半導体メモリ装置
GB2354618B (en) * 1999-09-24 2001-11-14 Pixelfusion Ltd Memory devices
US6310880B1 (en) * 2000-03-17 2001-10-30 Silicon Aquarius, Inc. Content addressable memory cells and systems and devices using the same
US6560670B1 (en) * 2000-06-14 2003-05-06 Netlogic Microsystems, Inc. Inter-row configurability of content addressable memory
JP2002093158A (ja) 2000-09-08 2002-03-29 Hitachi Ltd 半導体装置およびメモリシステム
US6480406B1 (en) * 2001-08-22 2002-11-12 Cypress Semiconductor Corp. Content addressable memory cell

Also Published As

Publication number Publication date
US20050146960A1 (en) 2005-07-07
US6990037B2 (en) 2006-01-24
KR100884160B1 (ko) 2009-02-17
US20040151013A1 (en) 2004-08-05
US20070153617A1 (en) 2007-07-05
US20030086288A1 (en) 2003-05-08
US6721194B2 (en) 2004-04-13
US6894912B2 (en) 2005-05-17
JP2003141877A (ja) 2003-05-16
US7262983B2 (en) 2007-08-28
US7184326B2 (en) 2007-02-27
TW569222B (en) 2004-01-01
KR20030038411A (ko) 2003-05-16
US20060062055A1 (en) 2006-03-23

Similar Documents

Publication Publication Date Title
JP3881869B2 (ja) 半導体記憶装置
KR100472726B1 (ko) 고속 데이터억세스를 위한 반도체 메모리장치 및 그구동방법
JP4632114B2 (ja) 半導体集積回路装置
JP2865469B2 (ja) 半導体メモリ装置
TW200832404A (en) Low-power DRAM and method for driving the same
KR20040022379A (ko) 입출력 단자를 삭감 가능한 반도체 기억 장치
US8369162B2 (en) Input-output line sense amplifier having adjustable output drive capability
US6339560B1 (en) Semiconductor memory based on address transitions
US7036056B2 (en) Semiconductor memory device having time reduced in testing of memory cell data reading or writing, or testing of sense amplifier performance
US6728122B2 (en) Semiconductor memory device capable of rewriting data signal
JP2001143470A (ja) 半導体記憶装置
JP4542074B2 (ja) 半導体記憶装置
JP4866460B2 (ja) 半導体装置
JPWO2008032549A1 (ja) 半導体記憶装置
US7064993B2 (en) Semiconductor memory device with common I/O type circuit configuration achieving write before sense operation
KR20220099355A (ko) 반도체 메모리 장치와 상기 메모리 장치를 포함한 메모리 시스템
JP5998814B2 (ja) 半導体記憶装置
JP3743589B2 (ja) 半導体記憶装置
JPS63183687A (ja) 半導体記憶装置
TWI792833B (zh) 存取記憶體晶片的頁資料之裝置
JP5442562B2 (ja) 半導体記憶装置
JP4338045B2 (ja) 半導体集積回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040329

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040329

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060725

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060921

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20060921

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20061017

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20061113

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101117

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111117

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111117

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111117

Year of fee payment: 5

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111117

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121117

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121117

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131117

Year of fee payment: 7

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees