KR20230030128A - 메모리 셀들을 액세스하는 방법, 메모리 셀들을 포함하는 반도체 메모리 장치, 그리고 메모리 컨트롤러의 동작 방법 - Google Patents

메모리 셀들을 액세스하는 방법, 메모리 셀들을 포함하는 반도체 메모리 장치, 그리고 메모리 컨트롤러의 동작 방법 Download PDF

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Abstract

본 기재는 행들 및 열들로 배열된 메모리 셀들을 액세스하는 방법에 관한 것이다. 본 기재의 방법은, 메모리 셀들의 행들 중 특정한 행을 활성화하는 단계, 그리고 특정한 행에서 집중된 활성화가 발생하는 것에 응답하여, 특정한 행의 메모리 셀들에 저장된 데이터 비트들을 플립하는 단계를 포함한다.

Description

메모리 셀들을 액세스하는 방법, 메모리 셀들을 포함하는 반도체 메모리 장치, 그리고 메모리 컨트롤러의 동작 방법{METHOD FOR ACCESSING MEMORY CELLS, SEMICONDUCTOR MEMORY DEVICE INCLUDING MEMORY CELLS, AND OPERATING METHOD OF MEMORY CONTROLLER}
본 기재는 전자 장치에 관한 것으로, 더 상세하게는 메모리 셀들의 특정한 행이 반복적으로 활성화될 때에 발생하는 스트레스를 줄이는 방법, 반도체 메모리 장치, 그리고 메모리 컨트롤러의 동작 방법에 관한 것이다.
반도체 메모리 장치는 행들 및 열들로 배열된 메모리 셀들을 포함할 수 있다. 반도체 메모리 장치의 특정한 행의 메모리 셀들을 활성화할 때에 또는 특정한 행의 메모리 셀들을 액세스할 때에, 특정한 행의 메모리 셀들에서 전압들이 변할 수 있다. 이러한 전압들의 변화는 인접한 행의 메모리 셀들에 스트레스로 작용할 수 있다.
반도체 메모리 장치에 기입된 데이터의 특색에 따라, 반도체 메모리 장치의 특정한 행의 메모리 셀들에서 집중적인 활성화 또는 집중적인 액세스가 발생할 수 있다. 특정한 행의 메모리 셀들이 집중적으로 활성화되면 또는 집중적으로 액세스 되면, 특정한 행의 메모리 셀들로부터 인접한 행의 메모리 셀들로 인가되는 스트레스가 급격하게 증가할 수 있다. 급격하게 증가하는 스트레스는 인접한 행의 메모리 셀들에 저장된 데이터 비트들에서 에러를 유발할 수 있다.
본 기재의 목적은 특정한 행의 메모리 셀들이 집중적으로 활성화되는 것에 의해 발생하는 스트레스를 보상 또는 억제하는 방법, 반도체 메모리 장치 및 메모리 컨트롤러의 동작 방법을 제공하는 데에 있다.
본 기재의 실시 예에 따른 행들 및 열들로 배열된 메모리 셀들을 액세스하는 방법은, 메모리 셀들의 행들 중 특정한 행을 활성화하는 단계, 그리고 특정한 행에서 집중된 활성화가 발생하는 것에 응답하여, 특정한 행의 메모리 셀들에 저장된 데이터 비트들을 플립하는 단계를 포함한다.
본 기재의 실시 예에 따른 반도체 메모리 장치는, 외부의 장치와 연결되도록 구성된 패드들, 행들 및 열들로 배열된 메모리 셀들을 포함하는 메모리 셀 어레이, 비트 라인들을 통해 메모리 셀들의 열들에 연결된 감지 증폭기, 워드 라인들을 통해 메모리 셀들의 행들에 연결된 행 디코더, 감지 증폭기와 패드들의 사이에 연결되는 버퍼 회로, 그리고 제어 로직을 포함한다. 활성 명령이 수신되는 것에 응답하여, 행 디코더는 메모리 셀들의 행들 중 하나의 행을 활성화하고, 그리고 감지 증폭기는 활성화된 행의 메모리 셀들의 데이터 비트들을 저장하고, 그리고 활성화된 행에서 집중된 활성화가 발생하는 것에 응답하여, 제어 회로는 감지 증폭기에 저장된 활성화된 행의 메모리 셀들의 데이터 비트들을 플립하도록 반도체 메모리 장치를 제어한다.
본 기재의 실시 예에 따른 메모리 시스템은 행들 및 열들로 배열된 메모리 셀들을 포함하는 반도체 메모리 장치, 그리고 반도체 메모리 장치로 행 주소 및 활성 명령을 전송하는 메모리 컨트롤러를 포함한다. 반도체 메모리 장치는 활성 명령에 응답하여 메모리 셀들의 행들 중 행 주소에 대응하는 행을 활성화하고, 그리고 활성화된 행에서 집중된 활성화가 발생하는 것에 응답하여, 반도체 메모리 장치는 활성화된 행의 메모리 셀들에 저장된 데이터 비트들을 플립한다.
본 기재에 따르면, 특정한 행의 메모리 셀들이 집중적으로 활성화되는 것에 응답하여, 특정한 행의 메모리 셀들에 저장된 데이터 비트들이 플립될 수 있다. 따라서, 특정한 행의 메모리 셀들이 집중적으로 활성화되는 것에 의해 발생하는 스트레스를 보상 또는 억제하는 방법, 반도체 메모리 장치 및 메모리 컨트롤러의 동작 방법이 제공된다.
도 1은 본 기재의 실시 예에 따른 메모리 시스템을 보여준다.
도 2는 본 기재의 실시 예에 따른 메모리 셀 어레이를 보여준다.
도 3은 데이터 비트들의 에러를 방지하기 위하여 메모리 시스템이 동작하는 예를 보여준다.
도 4는 본 기재의 제1 실시 예에 따른 반도체 메모리 장치를 보여준다.
도 5는 도 4의 반도체 메모리 장치의 하나의 뱅크 그룹에 대응하는 감지 증폭기들 및 로컬 게이팅 회로의 예를 보여준다.
도 6은 도 4의 반도체 메모리 장치의 버퍼 회로의 예를 보여준다.
도 7은 도 4의 반도체 메모리 장치의 동작 방법의 예를 보여준다.
도 8은 제어 로직이 활성화된 행에서 집중된 활성화가 발생했는지 판단하는 과정의 예를 보여준다.
도 9는 반도체 메모리 장치가 플립 동작 및 리프레시 동작과 연관되어 집중된 활성화를 판단하는 과정의 예를 보여준다.
도 10은 반도체 메모리 장치가 집중된 활성화를 판단하기 위한 기준값을 조절하는 과정의 예를 보여준다.
도 11은 반도체 메모리 장치가 도 3의 제2 정책에 기반하여 공격자 행의 플립 동작을 수행할 때, 쓰기 동작을 수행하는 과정의 예를 보여준다.
도 12는 반도체 메모리 장치가 도 3의 제2 정책에 기반하여 공격자 행의 플립 동작을 수행할 때, 쓰기 동작을 수행하는 과정의 예를 보여준다.
도 13은 본 기재의 다른 실시 예에 따른 반도체 메모리 장치를 보여준다.
도 14는 도 13의 반도체 메모리 장치의 동작 방법의 예를 보여준다.
도 15는 메모리 시스템의 동작 방법의 예를 보여준다.
이하에서, 본 기재의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 기재의 실시 예들이 명확하고 상세하게 기재될 것이다. 아래에서, '그리고/또는'은 해당 용어와 연관되어 나열된 항목들의 어느 하나, 그리고 연관되어 나열된 항목들 중 일부의 조합을 포함하는 것으로 해석된다.
도 1은 본 기재의 실시 예에 따른 메모리 시스템(10)을 보여준다. 도 1을 참조하면, 메모리 시스템(10)은 반도체 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
반도체 메모리 장치(100)는 정적 랜덤 액세스 메모리(SRAM), 동적 랜덤 액세스 메모리(DRAM), 상 변화 랜덤 액세스 메모리(PRAM), 자기 랜덤 액세스 메모리(MRAM), 강유전체 랜덤 액세스 메모리(FeRAM), 저항성 랜덤 액세스 메모리(RRAM), 플래시 메모리와 같은 다양한 메모리들 중 적어도 하나를 포함할 수 있다.
반도체 메모리 장치(100)는 둘 이상의 메모리 패키지들을 포함하는 메모리 모듈로 구현될 수 있다. 예를 들어, 메모리 모듈은 DIMM(Dual In-line Memory Module)에 기반하여 구현될 수 있다. 다른 예로서, 반도체 메모리 장치(100)는 전자 장치의 기판에 직접 실장되는 임베디드 메모리로 구현될 수 있다.
메모리 컨트롤러(200)는 외부의 호스트 장치(예를 들어, 중앙 처리 장치 또는 응용 프로세서)의 요청에 따라 반도체 메모리 장치(100)를 액세스할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 반도체 메모리 장치에 명령(CMD), 주소(ADDR), 제1 제어 신호(CS1), 그리고 클럭 신호(CK)를 제공할 수 있다. 메모리 컨트롤러(200)는 반도체 메모리 장치(100)로부터 제2 제어 신호(CS2)를 수신할 수 있다.
명령(CMD), 주소(ADDR), 제1 제어 신호(CS1), 클럭 신호(CK), 그리고 제2 제어 신호(CS2)에 기반하여, 메모리 컨트롤러(200)는 반도체 메모리 장치(100)와 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 교환할 수 있다. 데이터 스트로브 신호(DQS)는 데이터 신호(DQ)를 래치하는 타이밍을 나타내는 토글 신호일 수 있다.
도 2는 본 기재의 실시 예에 따른 메모리 셀 어레이들(110a, 110b) 및 감지 증폭기(120)를 보여준다. 메모리 셀 어레이들(110a, 110b)은 반도체 메모리 장치(100)에 포함될 수 있다. 예시적으로, 메모리 셀 어레이들(110a, 110b)이 동적 랜덤 액세스 메모리(DRAM)로 구현된 예가 도시된다. 그러나 반도체 메모리 장치(100)의 메모리 셀 어레이들(110a, 110b)은 동적 랜덤 액세스 메모리(DRAM)로 구현되는 것으로 한정되지 않는다.
도 2를 참조하면, 메모리 셀 어레이들(110a, 110b)의 각각은 행들 및 열들로 배열되는 메모리 셀들(MCa, MCb)을 포함할 수 있다. 메모리 셀들(MCa)의 행들은 워드 라인들(WL1a, WL2a, WL3a)에 연결될 수 있다. 메모리 셀들(MCb)의 열들은 워드 라인들(WL1b, WL2b, WL3b)에 연결될 수 있다. 메모리 셀들(MCa)의 열들은 비트 라인들(BL1a, BL2a)에 연결될 수 있다. 메모리 셀들(MCb)의 열들은 비트 라인들(BL1b, BL2b)에 연결될 수 있다. 예시적으로, 행은 워드 라인과 동일한 또는 유사한 의미를 갖는 것으로 이해될 수 있다. 도 2에서 특정한 수의 워드 라인들, 비트 라인들 및 메모리 셀들이 기재되지만, 메모리 셀 어레이(110)의 워드 라인들, 비트 라인들 및 메모리 셀들의 수는 한정되지 않는다.
메모리 셀 어레이들(110a, 110b)은 페어(pair)(또는 쌍)로 구현될 수 있다. 워드 라인들(WL1a, WL2a, WL3a)은 워드 라인들(WL1b, WL2b, WL3b)과 각각 페어로 구현될 수 있다. 예를 들어, 워드 라인(WL1a)이 활성화될 때, 페어로 구현된 워드 라인(WL1b) 또한 함께 활성화될 수 있다. 마찬가지로, 비트 라인들(BL1a, BL2a)은 비트 라인들(BL21b, BL2b)과 각각 페어로 구현될 수 있다. 페어로 구현된 비트 라인들은 서로 연관되어 구동될 수 있다.
다른 예로서, 메모리 셀 어레이(110)는 페어(pair)로 구현되지 않을 수 있다. 이하에서, 맥락에 기반하여, '워드 라인' 및 '비트 라인'의 용어들은 페어로 구현된 한 쌍의 라인들 또는 페어로 구현되지 않은 하나의 라인을 가리킬 수 있다. 또한, 맥락에 기반하여, '행' 및 '열'의 용어들은 페어로 구현된 한 쌍의 행들 및 한 쌍의 열들, 또는 페어로 구현되지 않은 하나의 행 및 하나의 열을 가리킬 수 있다. 마찬가지로, 맥락에 기반하여, '메모리 셀'의 용어는 페어로 구현된 한 쌍의 메모리 셀들, 또는 페어로 구현되지 않은 하나의 메모리 셀을 가리킬 수 있다.
메모리 셀 어레이(110a)의 특정한 워드 라인(예를 들어, WL2a) 및 특정한 비트 라인(BL1a)에 연결된 메모리 셀(MCa)은 대응하는 메모리 셀 어레이(110b)의 대응하는 워드 라인(WL2b) 및 대응하는 비트 라인(BL1b)에 연결된 메모리 셀(MCb)과 상보적인 데이터 비트를 저장할 수 있다. 즉, 하나의 데이터 비트는 한 쌍의 메모리 셀들(MCa, MCb)에 상보적으로 저장될 수 있다.
메모리 셀들(MCa, MCb)의 각각은 선택 소자(SE) 및 용량 소자(CE)를 포함할 수 있다. 선택 소자(SE)는 워드 라인들(WL1a, WL1b, WL2a, WL2b) 중 대응하는 워드 라인의 전압에 응답하여 동작할 수 있다. 대응하는 워드 라인(또는 워드 라인의 전압)이 활성화될 때, 선택 소자(SE)는 턴-온 되고, 용량 소자(CE)를 비트 라인들(BL1a, BL1b, BL2a, BL2b) 중 대응하는 비트 라인에 전기적으로 연결할 수 있다. 대응하는 워드 라인(또는 워드 라인의 전압)이 비활성화될 때, 선택 소자(SE)는 턴-오프 되고, 그리고 용량 소자(CE)를 대응하는 비트 라인으로부터 전기적으로 분리할 수 있다.
용량 소자(CE)는 선택 소자(SE) 및 공통 전압(VC)이 인가되는 공통 노드의 사이에 연결될 수 있다. 용량 소자(CE)는 커패시터로 구현될 수 있다. 용량 소자(CE)는 선택 소자(SE)를 통해 대응하는 비트 라인으로부터 전달되는 전압을 저장함으로써, 데이터 비트를 저장할 수 있다. 예시적으로, 공통 전압(VC)은 전원 전압, 접지 전압, 또는 전원 전압과 접지 전압 사이의 레벨(예를 들어, 전원 전압의 레벨의 절반의 레벨)을 갖는 전압일 수 있다.
특정한 워드 라인(예를 들어, WL2a 및 WL2b)이 활성화될 때에, 특정한 워드 라인(WL2a, WL2b)에 연결된 메모리 셀들(MCa, MCb)에 저장된 데이터 비트들이 읽혀질 수 있다. 이때, 활성화된 워드 라인들(WL2a, WL2b)의 메모리 셀들(MCa, MCb)의 용량 소자들(CE)에서 전압 변화가 발생할 수 있다.
활성화된 워드 라인들(WL2a, WL2b)이 비활성화될 때에, 특정한 워드 라인들(WL2a, WL2b)에 연결된 메모리 셀들(MCa, MCb)에 데이터 비트들이 기입될 수 있다. 이때, 활성화된 워드 라인들(WL2a, WL2b)의 메모리 셀들(MCa, MCb)의 용량 소자들(CE)에서 전압 변화가 발생할 수 있다.
활성화된 워드 라인들(WL2a, WL2b)의 메모리 셀들(MCa, MCb)의 용량 소자들(CE)에서 발생하는 전압 변화는 인접한 이웃 워드 라인들(예를 들어, WL1a 그리고/또는 WL1b, 또는 WL3a 그리고/또는 WL3b(미도시))의 메모리 셀들(MCa, MCb)의 용량 소자들(CE)에서 커플링에 의한 전압 변화를 유발할 수 있다. 커플링에 의한 전압 변화는 인접한 행(예를 들어, WL1a 그리고/또는 WL1b, 또는 WL3a 그리고/또는 WL3b(미도시))의 메모리 셀들(MCa, MCb)에서 스트레스로 작용하고, 그리고 데이터 비트들의 에러를 유발할 수 있다.
특정한 워드 라인들(WL2a, WL2b)에서 집중적인 활성화가 발생하면, 인접한 이웃 워드 라인들(예를 들어, WL1a 그리고/또는 WL1b, 또는 WL3a 그리고/또는 WL3b(미도시))의 메모리 셀들(MCa, MCb)에 가해지는 스트레스가 증가하고, 그리고 에러가 발생할 확률이 증가할 수 있다.
예시적으로, 스트레스 또는 에러 요소를 유발하는 행은 공격자 행(Aggressor row)일 수 있다. 스트레스 또는 에러 요소의 영향을 받는 행은 희생자 행(victim row(s))일 수 있다.
도 3은 데이터 비트들의 에러를 방지하기 위하여 메모리 시스템(10)(예를 들어, 반도체 메모리 장치(100) 또는 메모리 컨트롤러(200))가 동작하는 예를 보여준다. 도 1, 도 2 및 도 3을 참조하면, 메모리 시스템(10)(예를 들어, 반도체 메모리 장치(100) 또는 메모리 컨트롤러(200))은 제1 상태에서 정상 모드일 수 있다. 정상 모드에서, 메모리 컨트롤러(200)는 반도체 메모리 장치(100)에 주기적으로 리프레시 명령을 전송할 수 있다.
리프레시 명령에 응답하여, 반도체 메모리 장치(100)는 리프레시 동작을 수행할 수 있다. 리프레시 동작은 특정한 행의 메모리 셀들로부터 데이터 비트들을 읽고 그리고 읽혀진 데이터 비트들을 다시 기입함으로써, 특정한 행의 메모리 셀들에 누적된 스트레스(또는 에러 요소)를 제거할 수 있다.
예시적으로, 용량 소자(CE)에 데이터 비트에 대응하는 전하가 충전된 후 시간이 경과할수록, 용량 소자(CE)로부터 전하가 유출되거나 또는 용량 소자(CE)로 전하가 유입될 수 있다. 전하의 유출 또는 유입은 용량 소자(CE)에 저장된 데이터 비트에 스트레스로 작용하고, 그리고 에러 요소로서 누적될 수 있다. 리프레시 동작은 용량 소자(CE)에 전하를 재충전(또는 재방전) 함으로써, 누적된 스트레스 또는 에러 요소를 제거할 수 있다.
예시적으로, 정상 모드에서 반도체 메모리 장치(100)를 액세스하지 않을 때, 메모리 컨트롤러(200)는 반도체 메모리 장치(100)에 셀프 리프레시 명령을 전송할 수 있다. 셀프 리프레시 명령에 응답하여, 반도체 메모리 장치(100)는 메모리 컨트롤러(200)로부터 리프레시 명령이 전달되지 않아도, 주기적으로 리프레시 동작을 수행할 수 있다.
특정한 행에서 집중된 활성화(CA)(Concentrated Activation)가 발생하는 것에 응답하여, 메모리 시스템(10)(예를 들어, 반도체 메모리 장치(100) 또는 메모리 컨트롤러(200))은 제2 상태(S2)로 진입할 수 있다. 제2 상태(S2)에서, 메모리 시스템(10)(예를 들어, 반도체 메모리 장치(100) 또는 메모리 컨트롤러(200))은 정책 기반 판단을 수행할 수 있다. 정책은 외부의 호스트 장치 또는 메모리 컨트롤러(200)에 의해 메모리 시스템(10)의 초기화 시에 정해질 수 있다.
집중된 활성화(CA)의 정책이 제1 정책(P1)으로 설정된 때에, 특정한 행에서 집중된 활성화(CA)가 발생하는 것에 응답하여 메모리 시스템(10)(예를 들어, 반도체 메모리 장치(100) 또는 메모리 컨트롤러(200))은 제3 상태(S3)로 진입할 수 있다. 제3 상태(S3)에서, 메모리 시스템(10)(예를 들어, 반도체 메모리 장치(100) 또는 메모리 컨트롤러(200))은 희생자 행에 대한 리프레시를 수행할 수 있다.
예를 들어, 메모리 시스템(10)(예를 들어, 반도체 메모리 장치(100) 또는 메모리 컨트롤러(200))은 희생자 행에 대해 리프레시 동작을 수행함으로써, 집중된 활성화(CA)에 의해 누적된 스트레스 또는 에러 요소들 제거할 수 있다. 리프레시가 완료(CPT)되면, 메모리 시스템(10)(예를 들어, 반도체 메모리 장치(100) 또는 메모리 컨트롤러(200))은 제1 상태(S1)로 복귀할 수 있다.
집중된 활성화(CA)의 정책이 제2 정책(P2)으로 설정된 때에, 특정한 행에서 집중된 활성화(CA)가 발생하는 것에 응답하여 메모리 시스템(10)(예를 들어, 반도체 메모리 장치(100) 또는 메모리 컨트롤러(200))은 제4 상태(S4)로 진입할 수 있다. 제4 상태(S4)에서, 메모리 시스템(10)(예를 들어, 반도체 메모리 장치(100) 또는 메모리 컨트롤러(200))은 공격자 행에 대한 플립을 수행할 수 있다.
예를 들어, 메모리 시스템(10)(예를 들어, 반도체 메모리 장치(100) 또는 메모리 컨트롤러(200))은 집중된 활성화(CA)가 발생한 공격자 행의 메모리 셀들의 데이터 비트들을 플립함으로써, 집중된 활성화(CA)에 따른 스트레스 또는 에러 요소를 보상 또는 억제할 수 있다.
예시적으로, 집중된 활성화(CA)가 발생한 공격자 행의 특정한 메모리 셀에 데이터 비트 '1'이 저장된 때에, 인접한 이웃 행의 메모리 셀들은 용량 소자(CE)의 전압이 전원 전압으로 상승하는 스트레스 또는 에러 요소의 영향을 받을 수 있다. 집중된 활성화(CA)가 발생한 공격자 행의 특정한 메모리 셀에 데이터 비트 '1'이 데이터 비트 '0'으로 반전되면, 인접한 이웃 행의 메모리 셀들은 용량 소자(CE)의 전압이 접지 전압으로 하강하는 스트레스 또는 에러 요소의 영향을 받을 수 있다.
집중된 활성화(CA)가 발생한 공격자 행의 특정한 메모리 셀의 데이터 비트를 플립함으로써, 플립 이전의 시점의 스트레스 또는 에러 요소가 플립 이후의 시점의 스트레스 또는 에러 요소가 서로 상쇄될 수 있다. 즉, 집중된 활성화(CA)로 인한 스트레스 또는 에러 요소가 보상 또는 억제될 수 있다.
집중된 활성화(CA)의 정책은 제1 정책(P1) 및 제2 정책(P2) 모두로 설정될 수 있다. 이때, 메모리 시스템(10)(예를 들어, 반도체 메모리 장치(100) 또는 메모리 컨트롤러(200))은 집중된 활성화(CA)가 발생한 공격자 행에 대한 플립 및 희생자 행에 대한 리프레시 모두를 수행할 수 있다.
도 4는 본 기재의 제1 실시 예에 따른 반도체 메모리 장치(100)를 보여준다. 도 1, 도 2, 도 3 및 도 4를 참조하면, 반도체 메모리 장치(100)는 제1 내지 제4 뱅크 그룹들(BG1~BG4)을 포함할 수 있다. 제1 내지 제4 뱅크 그룹들(BG1~BG4)은 동일한 구조들을 갖고, 그리고 동일한 방식으로 동작할 수 있다.
제1 내지 제4 뱅크 그룹들(BG1~BG4)의 각각은 제1 내지 제4 뱅크들(B1~B4)을 포함할 수 있다. 제1 내지 제4 뱅크들(B1~B4)은 동일한 구조들을 갖고, 그리고 동일한 방식으로 동작할 수 있다.
제1 내지 제4 뱅크들(B1~B4)의 각각은 메모리 셀 어레이(110) 및 감지 증폭기를 포함할 수 있다. 메모리 셀 어레이(110)는 도 2를 참조하여 설명된 메모리 셀 어레이들(110a, 110b)를 포함할 수 있다. 감지 증폭기(120)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)의 메모리 셀들의 열들에 연결될 수 있다.
반도체 메모리 장치(100)는 주소 레지스터(130), 행 디코더(140), 열 디코더(150), 제1 내지 제4 로컬 게이팅 회로들(161, 162, 163, 164), 글로벌 게이팅 회로(170), 버퍼 회로(180), 그리고 제어 로직(190)을 더 포함할 수 있다.
주소 레지스터(130)는 메모리 컨트롤러(200)로부터 제1 패드들(PAD1)을 통해 주소(ADDR)를 수신할 수 있다. 주소(ADDR)는 뱅크 그룹 주소, 뱅크 주소, 행 주소 및 열 주소를 포함할 수 있다. 주소 레지스터(130)는 뱅크 그룹 주소, 뱅크 주소 및 행 주소를 행 디코더(140)로 전달할 수 있다. 주소 레지스터(130)는 뱅크 그룹 주소, 뱅크 주소 및 열 주소를 열 디코더(150)로 전달할 수 있다.
주소 레지스터(130)는 카운터(131)(CNT)를 포함할 수 있다. 카운터(131)는 행 주소 또는 열 주소에 대해 카운팅을 수행하여, 순차적으로 그리고 증가 또는 감소하는 행 주소들 또는 열 주소들을 내부적으로 생성할 수 있다.
행 디코더(140)는 주소 레지스터(130)로부터 뱅크 그룹 주소, 뱅크 주소 및 행 주소를 수신할 수 있다. 행 디코더(140)는 뱅크 그룹 주소에 기반하여 제1 내지 제4 뱅크 그룹들(BG1~BG4) 중 하나를 선택할 수 있다. 행 디코더(140)는 뱅크 주소에 기반하여, 선택된 뱅크 그룹의 제1 내지 제4 뱅크들(B1~B4) 중 하나를 선택할 수 있다. 행 디코더(140)는 행 주소에 기반하여, 선택된 뱅크 그룹의 선택된 뱅크의 워드 라인들(WL) 중 하나(또는 한 쌍)의 워드 라인, 예를 들어, 메모리 셀들의 행들 중 하나(또는 한 쌍)의 행을 선택할 수 있다.
행 디코더(140)는 선택된 뱅크 그룹의 선택된 뱅크의 선택된 행에 선택 소자(SE)를 턴-온 하는 전압을 인가하여, 선택된 행을 활성화할 수 있다. 선택된 워드 라인이 활성화된 후에, 선택된 행의 메모리 셀들의 데이터 비트들에 대한 액세스가 허용될 수 있다.
행 디코더(140)는 선택된 뱅크 그룹의 선택된 뱅크의 선택된 행에 선택 소자(SE)를 턴-오프 하는 전압을 인가하여, 선택된 행을 비활성화할 수 있다. 선택된 행이 비활성화된 후에, 다른 행에 대한 활성화가 허용될 수 있다.
열 디코더(150)는 주소 레지스터(130)로부터 뱅크 그룹 주소, 뱅크 주소 및 행 주소를 수신할 수 있다. 열 디코더(150)는 뱅크 그룹 주소에 기반하여 제1 선택 신호들(SEL1)을 생성할 수 있다. 열 디코더(150)는 제1 선택 신호들(SEL1)을 글로벌 게이팅 회로(170)로 제공할 수 있다.
열 디코더(150)는 뱅크 주소 및 열 주소에 기반하여 제2 선택 신호들(SEL2)을 생성할 수 있다. 열 디코더(150)는 제2 선택 신호들(SEL2)을 제1 내지 제4 로컬 게이팅 회로들(161, 162, 163, 164)에 제공할 수 있다.
제1 내지 제4 로컬 게이팅 회로들(161, 162, 163, 164)은 제1 내지 제4 뱅크 그룹들(BG1, BG2, BG3, BG4)에 각각 대응할 수 있다. 제1 내지 제4 로컬 게이팅 회로들(161, 162, 163, 164)은 제1 입력 및 출력 라인들(IO1)을 통해 제1 내지 제4 뱅크 그룹들(BG1, BG2, BG3, BG4)에 연결될 수 있다.
제1 입력 및 출력 라인들(IO1)은 제1 내지 제4 뱅크 그룹들(BG1, BG2, BG3, BG4)에 각각 연결되는 제1 내지 제4 뱅크 그룹 라인들을 포함할 수 있다. 제1 내지 제4 뱅크 그룹 라인들의 각각은 제1 내지 제4 뱅크들(B1, B2, B3, B4)에 각각 연결되는 제1 내지 제4 뱅크 라인들을 포함할 수 있다. 도 4에서, 제1 입력 및 출력 라인들(IO1)의 제1 내지 제4 뱅크 그룹 라인들이 예시적으로 도시된다.
제1 내지 제4 로컬 게이팅 회로들(161, 162, 163, 164)은 제1 내지 제4 뱅크 그룹들(BG1, BG2, BG3, BG4)의 각각에서 하나의 뱅크를 선택할 수 있다. 예를 들어, 제1 로컬 게이팅 회로(161)는 제1 입력 및 출력 라인들(IO1)의 제1 뱅크 그룹 라인들의 제1 내지 제4 뱅크 라인들을 통해 제1 뱅크 그룹(BG1)의 제1 내지 제4 뱅크들(B1, B2, B3, B4)에 각각 연결될 수 있다.
제1 로컬 게이팅 회로(161)는 제2 선택 신호들(SEL2) 중 대응하는 일부 신호들에 응답하여 제1 내지 제4 뱅크 라인들 중 하나를 선택(예를 들어, 하나의 뱅크를 선택)할 수 있다. 제1 로컬 게이팅 회로(161)는 선택된 뱅크 라인들(또는 뱅크)을 제2 입력 및 출력 라인들(IO2) 중 대응하는 일부 라인들(예를 들어, 후술되는 글로벌 라인들)과 전기적으로 연결할 수 있다.
마찬가지로, 제2 내지 제4 로컬 게이팅 회로들(162, 163, 164)의 각각은 제2 내지 제4 뱅크 그룹들(BG2, BG3, BG4) 중 대응하는 뱅크 그룹에서, 제1 로컬 게이팅 회로(161)와 동일하게 하나의 뱅크를 선택하고, 그리고 선택된 뱅크를 제2 입력 및 출력 라인들(IO2) 중 대응하는 일부 라인들(예를 들어, 후술되는 글로벌 라인들)과 전기적으로 연결할 수 있다.
글로벌 게이팅 회로(170)는 제2 입력 및 출력 라인들(IO2)을 통해 제1 내지 제4 로컬 게이팅 회로들(161, 162, 163, 164)과 연결될 수 있다. 제2 입력 및 출력 라인들(IO2)은 제1 내지 제4 로컬 게이팅 회로들(161, 162, 163, 164)에 각각 연결되는 제1 내지 제4 글로벌 라인들을 포함할 수 있다. 도 4에서, 제2 입력 및 출력 라인들(IO2)의 제1 내지 제4 글로벌 라인들이 예시적으로 도시된다.
글로벌 게이팅 회로(170)는 제1 선택 신호들(SEL1)에 응답하여 제1 내지 제4 글로벌 라인들 중 하나를 선택(예를 들어, 하나의 뱅크 그룹을 선택)할 수 있다. 글로벌 게이팅 회로(170)는 선택된 글로벌 라인들(또는 선택된 뱅크 그룹의 선택된 뱅크)을 제3 입력 및 출력 라인들(IO3)과 전기적으로 연결할 수 있다.
버퍼 회로(180)는 제3 입력 및 출력 라인들(IO3)과 전기적으로 연결될 수 있다. 버퍼 회로(180)는 제2 패드들(PAD2)을 통해 메모리 컨트롤러(200)와 연결될 수 있다. 버퍼 회로(180)는 제2 패드들(PAD2)을 통해 메모리 컨트롤러(200)와 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 교환할 수 있다.
버퍼 회로(180)는 메모리 컨트롤러(200)로부터 제2 패드들(PAD2)을 통해 을 통해 데이터 스트로브 신호(DQS)에 동기되어 수신되는 데이터 신호(DQ)를 글로벌 게이팅 회로(170) 및 제1 내지 제4 로컬 게이팅 회로들(161, 162, 163, 164) 중 선택된 로컬 게이팅 회로를 통해, 선택된 뱅크 그룹의 선택된 뱅크의 감지 증폭기(120)에 데이터 비트들로 전송할 수 있다.
버퍼 회로(180)는 선택된 뱅크 그룹의 선택된 뱅크의 감지 증폭기(120)로부터, 제1 내지 제4 로컬 게이팅 회로들(161, 162, 163, 164) 중 선택된 로컬 게이팅 회로 및 글로벌 게이팅 회로(170)를 통해 전달되는 데이터 비트들을 제2 패드들(PAD2)을 통해 메모리 컨트롤러(200)로 출력할 수 있다.
버퍼 회로(180)는 플립 회로(181)(FC)를 포함할 수 있다. 플립 회로(181)는 제어 로직(190)으로부터 플립 신호(FS)를 수신할 수 있다. 플립 신호(FS)에 응답하여, 플립 회로(181)는 버퍼 회로(180)를 통해 전달되는 데이터 비트들을 선택적으로 플립할 수 있다. 예를 들어, 플립 신호(FS)가 제1 값을 갖는 것에 응답하여, 플립 회로(181)는 버퍼 회로(180)를 통해 전달되는 데이터 비트들을 반전하지 않을 수 있다. 플립 신호(FS)가 제2 값을 갖는 것에 응답하여, 플립 회로(181)는 버퍼 회로(180)를 통해 전달되는 데이터 비트들을 반전할 수 있다.
제어 로직(190)은 메모리 컨트롤러(200)로부터 제3 패드들(PAD3)을 통해 명령(CMD), 제1 제어 신호(CS1) 및 클럭 신호(CK)를 수신할 수 있다. 제어 로직(190)은 메모리 컨트롤러(200)로부터 제1 패드들(PAD1)을 통해 주소(ADDR)를 수신할 수 있다. 제어 로직(190)은 제4 패드들(PAD4)을 통해 메모리 컨트롤러(200)로 제2 제어 신호(CS2)를 출력할 수 있다.
메모리 셀들(MCa, MCb)에 저장된 데이터 비트들의 에러를 방지하기 위한 알고리즘의 일부로서, 제어 로직(190)은 제1 상태(S1)에 진입할 수 있다. 제1 상태(S1)에서 명령(CMD)으로서 리프레시 명령이 수신되는 것에 응답하여, 제어 로직(190)은 행 주소를 내부적으로 생성하도록 카운터(131)를 제어할 수 있다. 제어 로직(190)은 카운터(131)에 의해 생성된 행 주소에 기반하여 리프레시 동작을 수행하도록, 반도체 메모리 장치(100)를 제어할 수 있다.
제어 로직(190)은 명령(CMD) 및 주소(ADDR)를 모니터할 수 있다. 명령(CMD) 및 주소(ADDR)를 모니터 함으로써, 제어 로직(190)은 특정한 행에서 집중적인 활성화(CA)가 발생하는지 판단(또는 검출)할 수 있다. 예를 들어, 제어 로직(190)은 활성 명령(Activation) 및 행 주소가 수신되는 것에 응답하여, 행 주소를 저장할 수 있다. 제어 로직(190)은 특정한 행 주소에 대해 활성 명령이 몇 번 수신되는지를 카운트 함으로써, 집중적인 활성화(CA)를 검출할 수 있다.
다른 예로서, 제어 로직(190)은 정해진 시간 윈도 동안에 특정한 행에 대해 활성 명령이 몇 번 수신되는지를 카운트함으로써, 특정한 행이 활성화되는 빈도를 계산할 수 있다. 제어 로직(190)은 특정한 행이 활성화되는 빈도를 계산함으로써, 집중적인 활성화(CA)를 검출할 수 있다.
특정한 행에서 집중적인 활성화(CA)가 발생하는 것에 응답하여, 제어 로직(190)은 제2 상태(S2)에 진입할 수 있다. 제2 상태(S2)에서, 제어 로직(190)은 제1 정책(P1) 또는 제2 정책(P2) 중 하나를 판단할 수 있다.
반도체 메모리 장치(100)에 제1 정책(P1)이 설정된 때에, 제어 로직(190)은 공격자 행에 인접한 이웃 행들, 즉 희생자 행들에 대해 리프레시 동작을 수행하도록 반도체 메모리 장치(100)를 제어할 수 있다. 반도체 메모리 장치(100)에 제2 정책(P2)이 설정된 때에, 제어 로직(190)은 공격자 행의 메모리 셀들의 데이터 비트들을 플립하도록 반도체 메모리 장치(100)를 제어할 수 있다.
예를 들어, 제어 로직(190)은 플립 신호(FS)를 제2 레벨로 제어할 수 있다. 제어 로직(190)은 순차적으로 증가하는 열 주소들을 생성하도록 카운터(131)를 제어할 수 있다. 버퍼 회로(180)의 플립 회로(181)는 카운터(131)에 의해 생성되는 열 주소들에 기반하여, 선택된 뱅크 그룹의 선택된 뱅크의 활성화된 행의 메모리 셀들의 데이터 비트들을 수신할 수 있다. 플립 회로(181)는 수신된 데이터 비트들을 플립하고, 그리고 플립된 데이터 비트들을 선택된 뱅크 그룹의 선택된 뱅크의 활성화된 메모리 셀들의 데이터 비트들에 기입, 예를 들어 덮어쓸 수 있다.
도 5는 도 4의 반도체 메모리 장치(100)의 하나의 뱅크 그룹(예를 들어, BG1)에 대응하는 감지 증폭기들(120) 및 로컬 게이팅 회로(161)의 예를 보여준다. 도 4 및 도 5를 참조하면, 감지 증폭기들(120)의 각각은 복수의 비트 라인 감지 증폭기들(SA)을 포함할 수 있다. 복수의 비트 라인 감지 증폭기들(SA)의 각각은 비트 라인들의 쌍들(BLa, BLb) 중 대응하는 비트 라인들의 쌍에 연결될 수 있다.
한 쌍의 비트 라인들의 전압들은 상보적으로 제어될(예를 들어, 정해진 시간 구간 동안에 하나의 전압 레벨이 하이 레벨이 되면 다른 하나의 전압 레벨은 로우 레벨이 될) 수 있다. 복수의 비트 라인 감지 증폭기들(SA)의 각각은 대응하는 한 쌍의 비트 라인들의 전압들의 차이를 증폭함으로써, 활성화된 행의 메모리 셀들에 저장된 데이터 비트들을 감지할 수 있다.
비트 라인 감지 증폭기들(SA)은 한 쌍의 비트 라인들의 전압들의 차이들을 증폭하여, 제1 입력 및 출력 라인들(IO1)(여기에서 그리고 이하에서 제1 입력 및 출력 라인들(IO1) 중 제1 뱅크 그룹(BG1)에 대응하는 라인들의 의미로도 사용될 수 있음) 중 대응하는 한 쌍의 입력 및 출력 라인들로 출력할 수 있다. 한 쌍의 입력 및 출력 라인들의 전압들은 상보적으로 제어될(예를 들어, 정해진 시간 구간 동안에 하나의 전압 레벨이 하이 레벨이 되면 다른 하나의 전압 레벨은 로우 레벨이 될) 수 있다.
도 5에서, 하나의 뱅크에 대해 네 개의 비트 라인 감지 증폭기들(SA)이 제공되는 것으로 도시된다. 그러나 하나의 뱅크에 대해 제공되는 비트 라인 감지 증폭기들(SA)의 수는 한정되지 않는다.
로컬 게이팅 회로(161)는 열 선택 트랜지스터들(CST), 내부 입력 및 출력 라인들(IIO), 그리고 스위치 회로(SC)를 포함할 수 있다. 열 선택 트랜지스터들(CST)은 제1 입력 및 출력 라인들(IO1)과 내부 입력 및 출력 라인들(IIO)의 사이에 연결될 수 있다. 열 선택 트랜지스터들(CST)은 제1 뱅크 그룹(BG1)의 제1 내지 제4 뱅크들(B1~B4)에 각각 대응하는 제1 내지 제4 뱅크 라인들의 각각에서, 내부 입력 및 출력 라인들(IIO)과 전기적으로 연결되는 라인들을 선택할 수 있다.
예를 들어, 제1 열 선택 라인(CSL1)에 활성 전압이 인가되는 것에 응답하여, 제1 열 선택 라인(CSL1)에 연결된 열 선택 트랜지스터들(CST)이 활성화(예를 들어, 턴-온) 될 수 있다. 이때, 제1 입력 및 출력 라인들(IO1)의 제1 뱅크 그룹 라인들의 제1 뱅크 라인들 중에서 제1 열 선택 라인(CSL1)과 연관된 라인들이 내부 입력 및 출력 라인들(IIO)과 전기적으로 연결될 수 있다.
마찬가지로, 제1 열 선택 라인(CSL1)이 활성화되는 것에 응답하여, 제1 뱅크 그룹 라인들의 제2 뱅크 라인들, 제3 뱅크 라인들 및 제4 뱅크 라인들 중에서 제1 열 선택 라인(CSL1)과 연관된 라인들이 내부 입력 및 출력 라인들(IIO)과 전기적으로 연결될 수 있다.
제2 열 선택 라인(CSL2)에 활성 전압이 인가되는 것에 응답하여, 제2 열 선택 라인(CSL2)에 연결된 열 선택 트랜지스터들(CST)이 활성화(예를 들어, 턴-온) 될 수 있다. 이때, 제1 입력 및 출력 라인들(IO1)의 제1 뱅크 그룹 라인들의 제1 뱅크 라인들 중에서 제2 열 선택 라인(CSL2)과 연관된 라인들이 내부 입력 및 출력 라인들(IIO)과 전기적으로 연결될 수 있다.
마찬가지로, 제2 열 선택 라인(CSL2)이 활성화되는 것에 응답하여, 제1 뱅크 그룹 라인들의 제2 뱅크 라인들, 제3 뱅크 라인들 및 제4 뱅크 라인들 중에서 제2 열 선택 라인(CSL2)과 연관된 라인들이 내부 입력 및 출력 라인들(IIO)과 전기적으로 연결될 수 있다. 즉, 열 선택 라인들(CSL1, CSL2)의 수에 대응하는 수의 내부 입력 및 출력 라인들(IIO)의 쌍들이 로컬 게이팅 회로(161)에 연결될 수 있다.
도 4에서, 하나의 뱅크에 대해 두 개의 열 선택 라인들(CSL1, CSL2)이 제공되는 것으로 도시된다. 그러나 하나의 뱅크에 대해 제공되는 열 선택 라인들의 수는 한정되지 않는다. 또한, 도 4에서 하나의 뱅크 그룹에 속한 뱅크들에 대해 제1 열 선택 라인(CSL1) 및 제2 열 선택 라인(CSL2)이 공통으로 제공되는 것으로 도시된다. 그러나 동일한 뱅크 그룹에 속한 서로 다른 뱅크들에 제공되는 열 선택 라인들은 서로 독립적으로 제공될 수 있다. 이와 반대로, 제1 열 선택 라인(CSL1) 및 제2 열 선택 라인(CSL2)은 네 개의 뱅크 그룹들(BG1, BG2, BG3, B4)의 뱅크들(B1, B2, B3, B4)에 공통으로 제공될 수 있다.
스위치 회로(SC)는 뱅크 선택 신호(BS)에 응답하여 동작할 수 있다. 뱅크 선택 신호(BS)에 응답하여, 스위치 회로(SC)는 내부 입력 및 출력 라인들(IIO) 중에서 하나의 뱅크에 대응하는 라인들의 쌍들을 선택할 수 있다. 스위치 회로(SC)는 선택된 라인들의 쌍들을 제2 입력 및 출력 라인들(IO2)(여기에서 그리고 이하에서 제2 입력 및 출력 라인들(IO2) 중 제1 뱅크 그룹(BG1)에 대응하는 라인들의 의미로도 사용될 수 있음)의 쌍들과 전기적으로 연결할 수 있다.
제2 입력 및 출력 라인들(IO2)의 한 쌍의 입력 및 출력 라인들의 전압들은 상보적으로 제어될(예를 들어, 정해진 시간 구간 동안에 하나의 전압 레벨이 하이 레벨이 되면 다른 하나의 전압 레벨은 로우 레벨이 될) 수 있다. 예시적으로, 도 5에서 제2 입력 및 출력 라인들(102)의 쌍들의 수가 2개인 것으로 도시되지만, 제2 입력 및 출력 라인들(102)의 쌍들의 수는 한정되지 않는다. 제2 입력 및 출력 라인들(102)의 쌍들의 수는 열 선택 라인들(CSL1, CSL2)의 수에 대응할 수 있다.
예시적으로 스위치 회로(SC)는 내부 입력 및 출력 라인들(IIO)을 제2 입력 및 출력 라인들에 전기적으로 연결하는 멀티플렉서, 또는 제2 입력 및 출력 라인들(IO2)을 내부 입력 및 출력 라인들(IIO)에 전기적으로 연결하는 디멀티플렉서로 기능할 수 있다.
예시적으로, 스위치 회로(SC)는 감지 증폭을 수행할 수 있다. 스위치 회로(SC)는 내부 입력 및 출력 라인들(IIO) 중 선택된 뱅크에 대응하는 라인들의 신호들을 감지 및 증폭하여 제2 입력 및 출력 라인들(IO2)로 전달할 수 있다. 스위치 회로(SC)는 제2 입력 및 출력 라인들(IO2)의 신호들을 감지 및 증폭하여, 내부 입력 및 출력 라인들(IIO) 중 선택된 뱅크에 대응하는 라인들로 전달할 수 있다. 스위치 회로(SC)는 로컬 감지 증폭기로도 불릴 수 있다.
예시적으로, 제1 열 선택 라인(CSL1), 제2 열 선택 라인(CSL2), 그리고 뱅크 선택 신호(BS)는 제2 선택 신호들(SEL2)에 포함될 수 있다.
도 4의 반도체 메모리 장치(100)에서, 글로벌 게이팅 회로(170)는 스위치 회로(SC)와 유사하게 구현될 수 있다. 글로벌 게이팅 회로(170)는 제1 선택 신호들(SEL1)에 응답하여, 제2 입력 및 출력 라인들(IO2) 중 하나의 뱅크 그룹에 대응하는 라인들의 쌍들을 제3 입력 및 출력 라인들(IO3)의 쌍들에 전기적으로 연결할 수 있다. 글로벌 게이팅 회로(170)는 멀티플렉서 또는 디멀티플렉서로 기능할 수 있다. 글로벌 게이팅 회로(170)에 대한 중복되는 설명은 생략된다.
제3 입력 및 출력 라인들(IO3)의 한 쌍의 입력 및 출력 라인들의 전압들은 상보적으로 제어될(예를 들어, 정해진 시간 구간 동안에 하나의 전압 레벨이 하이 레벨이 되면 다른 하나의 전압 레벨은 로우 레벨이 될) 수 있다. 예시적으로, 제3 입력 및 출력 라인들(103)의 쌍들의 수는 한정되지 않는다. 제3 입력 및 출력 라인들(103)의 쌍들의 수는 열 선택 라인들(CSL1, CSL2)의 수 또는 데이터 신호들(DQ)을 전달하는 제2 패드들(PAD2)의 수에 대응할 수 있다.
도 6은 도 4의 반도체 메모리 장치(100)의 버퍼 회로(180)의 예를 보여준다. 도 4 및 도 6을 참조하면, 버퍼 회로(180)는 제1 내지 제4 버퍼들(181, 182, 183, 184)을 포함할 수 있다. 예시적으로, 도 6에서 버퍼 회로(180)가 네 개의 버퍼들(181, 182, 183, 184)을 포함하는 것으로 도시되지만, 버퍼들(181, 182, 183, 184)의 수는 한정되지 않는다. 예를 들어, 버퍼들(181, 182, 183, 184)의 수는 열 선택 라인들(CSL1, CSL2)(도 5 참조)의 수 또는 데이터 신호들(DQ)을 전달하는 제2 패드들(PAD2)의 수에 대응할 수 있다. 예시적으로, 데이터 스트로브 신호(DQS)와 연관된 버퍼 회로(180)의 구성 요소들은 도 6에서 생략된다.
제1 내지 제4 버퍼들(181, 182, 183, 184)의 각각은 입력 및 출력 감지 증폭기(IOSA), 쓰기 드라이버(WD), 제1 플립 회로(FC1), 그리고 제2 플립 회로(FC2)를 포함할 수 있다. 제1 플립 회로(FC1) 및 제2 플립 회로(FC2)는 도 4의 플립 회로(FC)에 포함될 수 있다.
입력 및 출력 감지 증폭기(IOSA)는 제3 입력 및 출력 라인들(IO3) 중 대응하는 한 쌍의 라인들에 연결될 수 있다. 입력 및 출력 감지 증폭기(IOSA)는 대응하는 한 쌍의 라인들의 전압들의 차이들을 증폭하고, 그리고 증폭 결과에 기반하여 제1 비트 값 및 제2 비트 값 중 하나를 갖는 데이터 비트를 출력할 수 있다.
제1 플립 회로(FC1)는 입력 및 출력 감지 증폭기(IOSA)의 출력 비트 신호 및 출력 비트 신호의 반전 비트 신호를 수신할 수 있다. 제1 플립 회로(FC1)는 제1 플립 신호(FS1)에 응답하여, 입력 및 출력 감지 증폭기(IOSA)의 출력 비트 신호 및 반전 비트 신호 중 하나를 출력할 수 있다. 플립 회로(FC)의 출력은 제2 패드들(PAD2) 중 대응하는 패드로 전달될 수 있다. 제1 플립 신호(FS1)는 도 4의 플립 신호(FS)에 포함될 수 있다.
제2 플립 회로(FC2)는 제2 패드들(PAD2) 중 대응하는 패드를 통해 전달되는 비트 신호 및 비트 신호의 반전 비트 신호를 수신할 수 있다. 제2 플립 회로(FC2)는 제2 플립 신호(FS2)에 응답하여, 제2 패드들(PAD2) 중 대응하는 패드를 통해 수신된 비트 신호 및 반전 비트 신호 중 하나를 출력할 수 있다. 제2 플립 회로(FC2)의 출력은 쓰기 드라이버(WD)로 전달될 수 있다. 제2 플립 신호(FS2)는 도 4의 플립 신호(FS)에 포함될 수 있다.
쓰기 드라이버(WD)는 제2 플립 회로(FC2)의 출력을 수신할 수 있다. 쓰기 드라이버(WD)는 수신된 신호, 예를 들어 수신된 비트 신호의 비트 값 및 수신된 비트 신호의 반전 비트 값에 대응하는 신호들(예를 들어, 상보적 신호들)을 출력할 수 있다. 쓰기 드라이버(WD)의 출력 라인들의 쌍은 제3 입력 및 출력 라인들(IO3) 중 대응하는 라인들의 쌍에 연결될 수 있다.
읽기 동작 시에, 입력 및 출력 감지 증폭기(IOSA)는 선택되어 대응되는 비트 라인 감지 증폭기(SA)에 저장된 데이터 비트에 대응하는 신호들(예를 들어, 상보적 비트 신호들)을 수신하고, 수신된 신호들을 감지 및 증폭하여 출력 비트 신호를 출력할 수 있다. 제1 플립 회로(FC1)는 제1 플립 신호(FS1)에 응답하여 출력 비트 신호 또는 반전 비트 신호를 제2 패드들(PAD2) 중 대응하는 패드로 출력할 수 있다. 예를 들어, 제1 플립 회로(FC1)는 제1 플립 신호(FS1)에 응답하여 비트 라인 감지 증폭기(SA)에 저장된 데이터 비트를 선택적으로 반전하여 제2 패드들(PAD2) 중 대응하는 패드로 출력할 수 있다.
쓰기 동작 시에, 제2 플립 회로(FC2)는 제2 패드들(PAD2) 중 대응하는 패드로부터 비트 신호 및 반전 비트 신호를 수신할 수 있다. 제2 플립 회로(FC2)는 제2 플립 신호(FS2)에 응답하여 출력 비트 신호 또는 반전 비트 신호를 쓰기 드라이버(WD)로 출력할 수 있다. 예를 들어, 제2 플립 회로(FC2)는 제2 플립 신호(FS2)에 응답하여, 입력되는 비트 신호를 선택적으로 반전하여 제2 패드들(PAD2) 중 대응하는 패드로 출력할 수 있다.
플립 동작 시에, 제1 플립 신호(FS1) 및 제2 플립 신호(FS2)는 서로 다른 레벨들을 가질 수 있다. 즉, 제1 플립 회로(FC1) 및 제2 플립 회로(FC2) 중 하나는 긍정 입력(positive input)의 신호를 출력하고, 그리고 다른 하나는 부정 입력(negative input)의 신호를 출력할 수 있다. 즉, 비트 라인 감지 증폭기(SA)에 저장된 데이터 비트는 제1 플립 회로(FC1) 및 제2 플립 회로(FC2) 중 하나에 의해 반전될 수 있다. 쓰기 드라이버(WD)는 반전된 데이터 비트를 비트 라인 감지 증폭기(SA)에 기입할(예를 들어, 덮어쓸) 수 있다.
도 7은 도 4의 반도체 메모리 장치(100)의 동작 방법의 예를 보여준다. 예시적으로, 제2 정책(P2)에 기반하여, 공격자 행의 데이터 비트들을 플립하는 방법의 예가 도 7에 도시된다. 도 2, 도 3, 도 4, 도 5, 도 6 및 도 7을 참조하면, S110 단계에서, 제어 로직(190)은 명령(CMD)으로서 활성 명령을 수신할 수 있다. 또한, 제어 로직(190) 및 주소 레지스터(130)는 주소(ADDR)로서 뱅크 그룹 주소, 뱅크 주소 및 행 주소를 수신할 수 있다.
활성 명령에 응답하여, S120 단계에서, 행 디코더(140)는 뱅크 그룹 주소에 의해 선택된 뱅크 그룹의 뱅크 주소에 의해 선택된 뱅크의 행들 중 행 주소에 의해 선택된 행의 워드 라인을 활성화할 수 있다. 예를 들어, 행 디코더(140)는 선택된 워드 라인에 선택 소자(SE)를 턴-온 하는 전압을 인가할 수 있다. 선택된 뱅크 그룹의 선택된 뱅크의 감지 증폭기(120)는 선택된 행의 메모리 셀들에 저장된 데이터 비트들을 감지하고 저장(또는 래치)할 수 있다.
열 디코더(150)는 뱅크 그룹 주소에 기반하여 제1 선택 신호들(SEL1)을 생성하고, 그리고 뱅크 주소에 기반하여 제2 선택 신호들(SEL2)의 일부(예를 들어, 뱅크 선택 신호(BS))를 생성할 수 있다. 제1 선택 신호들(SEL1) 및 제2 선택 신호들(SEL2)의 일부에 기반하여, 선택된 뱅크 그룹의 선택된 뱅크에 대응하는 내부 입력 및 출력 라인들(IIO)의 쌍들이 제3 입력 및 출력 라인들(IO3)의 쌍들과 전기적으로 연결될 수 있다.
선택된 행의 메모리 셀들의 데이터 비트들이 감지 증폭기(120)에 저장된 후에, 감지 증폭기(120)에 저장된 데이터 비트들에 대한 액세스(예를 들어, 쓰기 또는 읽기)가 허용될 수 있다. 선택된 행의 활성화는 반도체 메모리 장치(100)의 표준에 의해 정해진 시간 이내에 완료될 수 있다.
S130 단계에서, 제어 로직(190)은 선택된 행에 대한 활성화가 집중되었는지 판단할 수 있다. 예를 들어, 제어 로직(190)은 선택된 행에서 집중된 활성화가 발생하였는지 판단할 수 있다. 선택된 행에서 집중된 활성화가 발생하지 않았으면, 반도체 메모리 장치(100)는 집중된 활성화로 인한 스트레스 또는 에러를 보상 또는 억제하는 프로세스를 수행하지 않고 종료할 수 있다. 이후에, 반도체 메모리 장치(100)는 메모리 컨트롤러(200)의 명령(CMD) 또는 주소(ADDR)를 대기할 수 있다.
선택된 행에서 집중된 활성화가 발생하였으면, 반도체 메모리 장치(100)는 집중된 활성화로 인한 스트레스 또는 에러를 보상 또는 억제하는 프로세스를 수행할 수 있다. 예를 들어, 반도체 메모리 장치(100)는 S140 단계, S150 단계 및 S160 단계를 수행할 수 있다.
S140 단계에서, 제어 로직(190)의 제어에 응답하여, 반도체 메모리 장치(100)는 열 선택 라인(예를 들어, CSL)을 활성화할 수 있다. 예를 들어, 카운터(131)는 열 주소를 생성할 수 있다. 열 디코더(150)는 열 선택 라인들 중에서 카운터(131)에 의해 생성된 열 주소에 대응하는 열 선택 라인을 활성화할 수 있다.
열 선택 라인이 활성화되는 것에 응답하여, 선택된 뱅크 그룹의 선택된 뱅크의 비트 라인들 중 일부, 즉 메모리 셀들의 열들 중 일부 열들이 버퍼 회로(180)와 전기적으로 연결될 수 있다.
S150 단계에서, 버퍼 회로(180)의 입력 및 출력 감지 증폭기(IOSA)는 대응하는 비트 라인 감지 증폭기(SA)에 저장된 데이터 비트를 식별할 수 있다. 제어 로직(190)은 버퍼 회로(180)의 제1 플립 회로(FC1) 및 제2 플립 회로(FC2) 중 하나를 이용하여 데이터 비트를 플립할 수 있다. 쓰기 드라이버(WD)는 플립된 데이터 비트를 대응하는 비트 라인 감지 증폭기(SA)에 기입할(예를 들어, 덮어 쓸) 수 있다.
S160 단계에서, 제어 로직(190)은 활성화된 열 선택 라인이 마지막 열 선택 라인인지 판단할 수 있다. 예를 들어, 제어 로직(190)은 활성화된 행의 모든 열 선택 라인들, 즉 모든 메모리 셀들의 데이터 비트들이 플립되었는지 판단할 수 있다. 활성화된 열 선택 라인이 마지막 열 선택 라인이 아니면, 카운터(131)는 카운트 업을 수행하여 다음 열 주소를 생성할 수 있다. S140 단계 내지 S160 단계에서, 반도체 메모리 장치(100)는 다음 열 선택 라인의 메모리 셀들의 데이터 비트들을 플립할 수 있다.
활성화된 열 선택 라인이 마지막 열 선택 라인이면, 제어 로직(190)은 플립 동작이 수행된 행, 예를 들어 활성화된 행의 행 주소를 저장할 수 있다. 특정한 행에서 한 번의 플립 동작이 수행되면, 제어 로직(190)은 행 주소를 저장할 수 있다. 특정한 행에서 다시 한 번의 플립 동작이 수행되면, 제어 로직(190)은 행 주소를 클리어할 수 있다. 제어 로직(190)은 행 주소가 저장되어 있는지에 따라, 쓰기 동작 및 읽기 동작 시에 제1 플립 신호(FS1) 그리고/또는 제2 플립 신호(FS2)를 선택적으로 활성화할 수 있다.
다른 예로서, 활성화된 열 선택 라인이 마지막 열 선택 라인이면, 제어 로직(190)은 활성화된 행과 연관 관계를 갖는 저장소(예를 들어, 메모리 셀 또는 레지스터)에 플래그 비트(예를 들어, 플립 정보)를 저장할 수 있다. 특정한 행에서 한 번의 플립 동작이 수행되면, 제어 로직(190)은 플래그 비트를 제1 값으로 저장할 수 있다. 특정한 행에서 다시 한 번의 플립 동작이 수행되면, 제어 로직(190)은 플래그 비트를 제2 값으로 저장할 수 있다. 제어 로직(190)은 플래그 비트가 제1 값 및 제2 값 중 어느 값을 가리키는지에 따라, 쓰기 동작 및 읽기 동작 시에 제1 플립 신호(FS1) 그리고/또는 제2 플립 신호(FS2)를 선택적으로 활성화할 수 있다.
예시적으로, 제어 로직(190)은 내부의 레지스터 또는 저장소에 플래그 비트를 저장할 수 있다. 다른 예로서, 제어 로직은 메모리 셀 어레이(110)의 메모리 셀들 중 일부에 플래그 비트를 저장할 수 있다. 예를 들어, 제어 로직은 메모리 셀들의 각 행에서 적어도 하나의 메모리 셀에 해당 행의 플래그 비트를 저장할 수 있다.
다른 예로서, 행 디코더(140)는 워드 라인들(WL)에 각각 대응하는 레지스터들 또는 래치들과 같은 저장 소자들을 포함할 수 있다. 행 디코더(140)는 각 행에 대응하는 저장 소자에 플래그 비트를 저장할 수 있다.
플립 동작이 수행되었음을 가리키는 정보를 처리한 후에, 반도체 메모리 장치(100)는 집중된 활성화로 인한 스트레스 또는 에러를 보상 또는 억제하는 프로세스를 종료할 수 있다.
예시적으로, S140 단계 내지 S160 단계는 선택된 행이 활성화된 후에 바로 수행될 수 있다. 다른 예로서, S140 단계 내지 S160 단계는 선택된 행이 비활성화될 때에 수행될 수 있다. 예를 들어, 메모리 컨트롤러(200)로부터 활성화된 행을 비활성화하기 위한 명령(예를 들어, 프리차지 명령)이 수신되는 것에 응답하여, 반도체 메모리 장치(100)는 S140 단계 내지 S160 단계를 수행하고, 그리고 활성화된 행을 비활성화할 수 있다.
도 8은 제어 로직(190)이 활성화된 행에서 집중된 활성화가 발생했는지 판단하는 과정의 예를 보여준다. 도 2, 도 4 및 도 8을 참조하면, S210 단계에서, 제어 로직(190)은 특정한 행의 활성화를 검출할 수 있다. 예를 들어, 제어 로직(190)은 명령(CMD)으로서 활성 명령이 수신되고 그리고 주소(ADDR)로서 뱅크 그룹 주소, 뱅크 주소 및 행 주소가 수신되는 것에 응답하여, 뱅크 그룹 주소, 뱅크 주소 및 행 주소에 대응하는 행의 활성화를 검출할 수 있다.
S220 단계에서, 제어 로직(190)은 활성화의 카운트 그리고/또는 빈도(frequency)를 증가시킬 수 있다. 예를 들어, 활성화된 행에 인접한 행이 하나일 때, 제어 로직(190)은 활성화된 행과 연관된 하나의 카운트 그리고/또는 하나의 빈도를 관리할 수 있다. 활성화된 행에 인접한 이웃 행들의 수가 2개일 때, 제어 로직(190)은 활성화된 행과 연관되어, 2개의 이웃 행에 대한 2개의 카운트들 그리고/또는 2개의 빈도들을 각각 관리할 수 있다. 카운트 그리고/또는 빈도를 계산하기 위한 카운터가 제어 로직(190)에 포함될 수 있다.
예를 들어, 카운트는 아웃 행에서 리프레시 동작이 수행되거나 또는 이웃 행이 활성화되고 그리고 비활성화된 후에, 현재 활성화된 행이 활성화되고 그리고 비활성화된 횟수를 가리킬 수 있다. 예를 들어, 카운트는 아웃 행에서 리프레시 동작이 수행되거나 또는 이웃 행이 활성화되고 그리고 비활성화된 후에, 명령(CMD)으로서 활성 명령이 수신되고, 그리고 주소(ADDR)로서 현재 활성화된 행의 주소가 수신된 횟수를 가리킬 수 있다.
빈도는 아웃 행에서 리프레시 동작이 수행되거나 또는 이웃 행이 활성화되고 그리고 비활성화된 후에, 정해진 시간 윈도 동안에 현재 활성화된 행이 활성화되고 그리고 비활성화된 횟수를 가리킬 수 있다. 예를 들어, 빈도는 정해진 시간 윈도 동안에 증가한 카운트에 대응할 수 있다. 정해진 시간 윈도는 현재 활성화된 행이 활성화된 시점(예를 들어, 현재 시점)보다 정해진 시간 구간만큼 앞선 과거 시점으로부터 현재 시점까지의 구간에 대응할 수 있다.
S230 단계에서, 제어 로직(190)은 카운트 그리고/또는 빈도가 제1 문턱값(VTH1)에 도달했는지 판단할 수 있다. 카운트 그리고/또는 빈도가 제1 문턱값(VTH1)에 도달하지 않았으면, 제어 로직(190)은 활성화된 행에서 집중된 활성화가 발생하지 않았음을 판단할 수 있다. 이후에, 제어 로직(190)은 플립 동작과 연관되어 집중된 활성화를 판단하는 알고리즘을 종료할 수 있다.
S230 단계에서, 카운트 그리고/또는 빈도가 제1 문턱값(VTH1)에 도달한 것으로 판단되면, S240 단계에서, 제어 로직(190)은 활성화된 행에서 집중된 활성화가 발생하였음을 판단할 수 있다. 집중된 활성화가 발생하였음을 판단한 후에, 제어 로직(190)은 카운트 그리고/또는 빈도를 초기화할 수 있다.
예시적으로, 특정한 행에서 리프레시 동작 또는 활성화가 수행되는 것에 응답하여, 제어 로직(190)은 특정한 행에 인접한 이웃 행의 카운트 그리고/또는 빈도를 초기화할 수 있다.
상술된 바와 같이, 도 3의 제1 정책(P1)에 따른 제3 상태(S3)에서, 제어 로직(190)은 활성화된 행의 활성화의 카운트 그리고/또는 빈도를 제1 문턱값(VTH1)과 비교함으로써, 집중된 활성화의 발생을 판단하고 그리고 공격자 행의 메모리 셀들의 데이터 비트들의 플립 동작을 선택적으로 수행할 수 있다.
이와 유사하게, 도 3의 제2 정책(P2)에 따른 제4 상태(S4)에서, 제어 로직(190)은 활성화된 행의 카운트 그리고/또는 빈도를 제1 문턱값(VTH1)과 같거나 다른 문턱값과 비교함으로써, 집중된 활성화의 발생을 판단하고 그리고 희생자 행의 메모리 셀들의 데이터 비트들의 리프레시 동작을 선택적으로 수행할 수 있다.
도 9는 반도체 메모리 장치(100)가 플립 동작 및 리프레시 동작과 연관되어 집중된 활성화를 판단하는 과정의 예를 보여준다. 도 1, 도 2, 도 3, 도 4 및 도 9를 참조하면, 반도체 메모리 장치(100)의 제어 로직(190)은 제1 정책(P1) 및 제2 정책(P2)에 따라 공격자 행에 대한 플립 동작과 희생자 행에 대한 리프레시 동작을 함께 수행할 수 있다.
S310 단계에서, 제어 로직(190)은 행의 활성화를 검출할 수 있다. S310 단계는 S210 단계와 동일하게 수행될 수 있다.
S320 단계에서, 제어 로직(190)은 활성화의 제1 카운트 그리고/또는 제1 빈도, 그리고 제2 카운트 그리고/또는 제2 빈도를 증가시킬 수 있다. 제1 카운트 그리고/또는 제1 빈도는 플립 동작과 연관되어 사용될 수 있다. 제2 카운트 그리고/또는 제2 빈도는 리프레시 동작과 연관되어 사용될 수 있다. S320 단계는 S220 단계와 유사하게 수행될 수 있다. 제1 카운트 그리고/또는 제1 빈도, 그리고 제21 카운트 그리고/또는 제2 빈도를 계산하기 위한 카운터가 제어 로직(190)에 포함될 수 있다.
S330 단계에서, 제어 로직(190)은 제1 카운트 그리고/또는 제1 빈도를 제1 문턱값(VTH1)과 비교할 수 있다. 제1 카운트 그리고/또는 제1 빈도가 제1 문턱값(VTH1)에 도달하지 않으면, 제어 로직(190)은 S340 단계를 생략하고 S350 단계를 수행할 수 있다. 제2 카운트 그리고/또는 제1 빈도가 제1 문턱값(VTH1)에 도달하면, 제어 로직(190)은 S340 단계를 수행할 수 있다. S330 단계는 S230 단계와 유사하게 수행될 수 있다.
S340 단계에서, 제어 로직(190)은 활성화된 행에서 제1 단계의 집중된 활성화가 발생하였음을 판단할 수 있다. 제1 단계의 집중된 활성화가 판단됨에 따라, 반도체 메모리 장치(100)는 플립 동작을 수행할 수 있다. 제1 단계의 집중된 활성화가 판단됨에 따라, 제어 로직(190)은 제1 카운트 그리고/또는 제1 빈도를 초기화할 수 있다. S340 단계는 S240 단계와 유사하게 수행될 수 있다.
S350 단계에서, 제어 로직(190)은 제2 카운트 그리고/또는 제2 빈도를 제2 문턱값(VTH2)과 비교할 수 있다. 제2 문턱값(VTH2)은 제1 문턱값(VTH1)보다 클 수 있다. 제2 카운트 그리고/또는 제2 빈도가 제2 문턱값(VTH2)에 도달하지 않으면, 제어 로직(190)은 S360 단계를 생략하고, 집중된 활성화를 판단하는 알고리즘을 종료할 수 있다. 제2 카운트 그리고/또는 제1 빈도가 제2 문턱값(VTH2)에 도달하면, 제어 로직(190)은 S360 단계를 수행할 수 있다.
S360 단계에서, 제어 로직(190)은 활성화된 행에서 제2 단계의 집중된 활성화가 발생하였음을 판단할 수 있다. 제2 단계의 집중된 활성화가 판단됨에 따라, 반도체 메모리 장치(100)는 리프레시 동작을 수행할 수 있다. 제2 단계의 집중된 활성화가 판단됨에 따라, 제어 로직(190)은 제1 카운트 그리고/또는 제1 빈도, 그리고 제2 카운트 그리고/또는 제2 빈도를 초기화할 수 있다.
예시적으로, 제2 문턱값(VTH2)은 제1 문턱값(VTH1)보다 클 수 있다. 반도체 메모리 장치(100)는 활성화 횟수 또는 빈도가 제1 문턱값(VTH1)에 도달하는 것에 응답하여, 제1 단계의 집중된 활성화를 판단할 수 있다. 제1 단계의 집중된 활성화가 발생하는 것에 응답하여 플립 동작을 수행함으로써, 반도체 메모리 장치(100)는 스트레스 또는 에러가 누적되는 것을 보상 또는 억제할 수 있다.
반도체 메모리 장치(100)는 활성화 횟수 또는 빈도가 제2 문턱값(VTH2)에 도달하는 것에 응답하여, 제2 단계의 집중된 활성화를 판단할 수 있다. 제2 단계의 집중된 활성화가 발생하는 것에 응답하여 리프레시 동작을 수행함으로써, 반도체 메모리 장치(100)는 스트레스 또는 에러의 영향을 모두 제거할 수 있다.
리프레시 동작들 사이에서 발생하는 스트레스 또는 에러는 플립 동작들에 의해 보상 또는 억제될 수 있다. 따라서, 도 3의 제1 정책(P1)에 기반하여 희생자 행의 리프레시 동작을 수행할 때와 비교하여, 도 3의 제1 정책(P1) 및 제2 정책(P2)에 기반하여 리프레시 동작 및 플립 동작을 모두 수행할 때에, 리프레시 동작과 연관된 집중된 활성화를 판단하기 위한 기준(예를 들어, 제2 문턱값(VTH2))이 더 크게 설정될 수 있다.
예시적으로, 특정한 행에서 활성화가 연속적으로 발생하면, 특정한 행과 연관되어 플립 동작 및 리프레시 동작이 교대로 수행될 수 있다. 제1 카운트 그리고/또는 제1 빈도가 제1 문턱값(VTH1)에 도달하고, 그리고 제2 카운트 그리고/또는 제2 빈도가 제2 문턱값(VTH2)에 함께 도달하면, 특정한 행과 연관되어 플립 동작 및 리프레시 동작이 수행(또는 예약)될 수 있다. 다른 예로서, 제1 카운트 그리고/또는 제1 빈도가 제1 문턱값(VTH1)에 도달하고, 그리고 제2 카운트 그리고/또는 제2 빈도가 제2 문턱값(VTH2)에 함께 도달하면, 플립 동작은 생략되고 리프레시 동작만 수행될 수 있다.
도 10은 반도체 메모리 장치(100)가 집중된 활성화를 판단하기 위한 기준값(예를 들어, 제1 문턱값(VTH1))을 조절하는 과정의 예를 보여준다. 도 1, 도 2, 도 4, 도 8 및 도 10을 참조하면, S410 단계에서, 제어 로직(190)은 도 8을 참조하여 설명된 바와 같이 제1 문턱값(VTH1)에 기반하여 집중된 활성화를 검출할 수 있다.
S420 단계에서, 집중된 활성화를 검출하는 것에 응답하여, 제어 로직(190)은 집중 카운트(concentration count)를 증가시킬 수 있다. S430 단계에서, 제어 로직(190)은 집중 카운트가 제3 문턱값(VTH3)에 도달하는지 판단할 수 있다. 집중 카운트가 제3 문턱값(VTH3)에 도달하지 않았으면, 제어 로직(190)은 S440 단계를 수행하지 않고(또는 생략하고), 기준값을 조절하기 위한 알고리즘을 종료할 수 있다.
집중된 카운트가 제3 문턱값(VTH3)에 도달했으면, S440 단계에서, 제어 로직(190)은 제1 문턱값(VTH1)을 감소시킬 수 있다. 즉, 특정한 행에서 집중된 활성화가 연속적으로(제3 문턱값(VTH3)만큼) 발생하는 것에 응답하여, 반도체 메모리 장치(100)는 집중된 활성화를 판단(또는 플립 동작을 수행)하기 위한 판단 기준으로 사용되는 제1 문턱값(VTH1)을 감소시킬 수 있다. 특정한 행에서 집중된 활성화가 연속적으로(제3 문턱값(VTH3)만큼) 발생하는 것에 응답하여, 제어 로직(190)은 집중 카운트를 초기화할 수 있다.
예시적으로, 제어 로직(190)은 제1 문턱값(VTH1)을 단계적으로 줄일 수 있다. 즉, 집중 카운트가 제3 문턱값(VTH3)에 도달하면, 제어 로직(190)은 제1 문턱값(VTH1)을 줄일 수 있다. 집중 카운트가 제3 문턱값(VTH3)에 또 도달하면, 제어 로직(190)은 제1 문턱값(VTH1)을 더 줄일 수 있다.
예시적으로, 특정한 행과 인접한 이웃 행들의 수가 2개인 경우, 제어 로직(190)은 특정한 행과 연관되어 2개의 집중 카운트들을 관리할 수 있다. 특정한 행에서 리프레시 동작 또는 활성화가 수행될 때, 제어 로직(190)은 특정한 행에 인접한 이웃 행의 제1 문턱값(VTH1) 및 집중 카운트를 초기화할 수 있다.
도 11은 반도체 메모리 장치(100)가 도 3의 제2 정책(P2)에 기반하여 공격자 행의 플립 동작을 수행할 때, 쓰기 동작을 수행하는 과정의 예를 보여준다. 도 1, 도 2, 도 3, 도 4, 도 6 및 도 11을 참조하면, S510 단계에서, 반도체 메모리 장치(100)는 명령(CMD)으로서 쓰기 명령을 수신하고, 그리고 데이터 신호들(DQ)로서 쓰기 데이터를 수신할 수 있다.
예시적으로, 쓰기 명령 및 쓰기 데이터는 특정한 행이 활성화된 후에 수신될 수 있다. 쓰기 명령 및 쓰기 데이터는 주소(ADDR)로서 열 주소와 함께 수신될 수 있다.
S520 단계에서, 제어 로직(190)은 활성화된 행의 플립 정보가 플립을 가리키는지 판단할 수 있다. 활성화된 행의 플립 정보가 플립을 가리키면, 감지 증폭기(120)에 저장된 데이터 비트들은 플립 상태일 수 있다. S530 단계에서, 제어 로직(190)은 버퍼 회로(180)의 제2 플립 회로들(FC2)이 반전 비트 신호들을 출력하도록 제2 플립 신호(FS2)를 제어할 수 있다. 즉, 반도체 메모리 장치(100)는 쓰기 데이터를 플립하고, 그리고 플립된 데이터를 감지 증폭기(120)의 데이터 비트들 중 열 주소에 대응하는 데이터 비트들에 저장(예를 들어, 덮어쓰기)할 수 있다.
활성화된 행의 플립 정보가 플립을 가리키지 않으면, 감지 증폭기(120)에 저장된 데이터 비트들은 플립 상태가 아닌 정상 상태일 수 있다. S540 단계에서, 제어 로직(190)은 버퍼 회로(180)의 제2 플립 회로들(FC2)이 비트 신호들을 출력하도록 제2 플립 신호(FS2)를 제어할 수 있다. 즉, 반도체 메모리 장치(100)는 쓰기 데이터를 감지 증폭기(120)의 데이터 비트들 중 열 주소에 대응하는 데이터 비트들에 저장(예를 들어, 플립 없이)할(예를 들어, 덮어 쓸) 수 있다.
감지 증폭기(120)에 저장된 데이터는 활성화된 행이 비활성화될 때에 메모리 셀들에 기입될 수 있다. 즉, 반도체 메모리 장치(100)는 플립 정보에 기반하여 쓰기 데이터를 선택적으로 반전하여, 메모리 셀들에 기입할(예를 들어, 덮어 쓸) 수 있다.
도 12는 반도체 메모리 장치(100)가 도 3의 제2 정책(P2)에 기반하여 공격자 행의 플립 동작을 수행할 때, 쓰기 동작을 수행하는 과정의 예를 보여준다. 도 1, 도 2, 도 3, 도 4, 도 6 및 도 12를 참조하면, S610 단계에서, 반도체 메모리 장치(100)는 명령(CMD)으로서 읽기 명령을 수신할 수 있다. 예시적으로, 읽기 명령은 특정한 행이 활성화된 후에 수신될 수 있다. 읽기 명령은 주소(ADDR)로서 열 주소와 함께 수신될 수 있다.
S620 단계에서, 제어 로직(190)은 활성화된 행의 플립 정보가 플립을 가리키는지 판단할 수 있다. 활성화된 행의 플립 정보가 플립을 가리키면, 감지 증폭기(120)에 저장된 데이터 비트들은 플립 상태일 수 있다. S630 단계에서, 제어 로직(190)은 버퍼 회로(180)의 제1 플립 회로들(FC1)이 반전 비트 신호들을 출력하도록 제1 플립 신호(FS1)를 제어할 수 있다. 즉, 반도체 메모리 장치(100)는 감지 증폭기(120)에 저장된 데이터 비트들 중 열 주소에 대응하는 데이터 비트들을 플립하고, 그리고 플립된 데이터 비트들을 데이터 신호들(DQ)로서 출력할 수 있다.
활성화된 행의 플립 정보가 플립을 가리키지 않으면, 감지 증폭기(120)에 저장된 데이터 비트들은 플립 상태가 아닌 정상 상태일 수 있다. S640 단계에서, 제어 로직(190)은 버퍼 회로(180)의 제1 플립 회로들(FC1)이 비트 신호들을 출력하도록 제1 플립 신호(FS1)를 제어할 수 있다. 즉, 반도체 메모리 장치(100)는 감지 증폭기(120)에 저장된 데이터 비트들 중 열 주소에 대응하는 데이터 비트들을 데이터 신호들(DQ)로서 출력할 수 있다.
즉, 반도체 메모리 장치(100)는 플립 정보에 기반하여 읽기 데이터를 선택적으로 반전하여, 데이터 신호들(DQ)로 출력할 수 있다.
도 13은 본 기재의 다른 실시 예에 따른 반도체 메모리 장치(100a)를 보여준다. 도 1, 도 2, 도 3, 도 5 및 도 13을 참조하면, 반도체 메모리 장치(100)는 제1 내지 제4 뱅크 그룹들(BG1~BG4)을 포함할 수 있다. 제1 내지 제4 뱅크 그룹들(BG1~BG4)의 각각은 제1 내지 제4 뱅크들(B1~B4)을 포함할 수 있다. 제1 내지 제4 뱅크들(B1~B4)의 각각은 메모리 셀 어레이(110) 및 감지 증폭기를 포함할 수 있다.
반도체 메모리 장치(100)는 주소 레지스터(130), 행 디코더(140), 열 디코더(150), 제1 내지 제4 로컬 게이팅 회로들(161, 162, 163, 164), 글로벌 게이팅 회로(170), 버퍼 회로(180), 그리고 제어 로직(190)을 더 포함할 수 있다.
플립 회로(121)(FC)가 버퍼 회로(180) 대신에 감지 증폭기(120)에 제공되는 것을 제외하면, 반도체 메모리 장치(100a)는 도 4의 반도체 메모리 장치(100)와 동일하게 구현되고 그리고 동일하게 동작할 수 있다. 따라서, 중복되는 설명은 생략된다. 제1 내지 제4 뱅크 그룹들(BG1, BG2, BG3, BG4)의 각각의 제1 내지 제4 뱅크들(B1, B2, B3, B4)의 각각의 감지 증폭기는 플립 회로(121)를 포함할 수 있다.
도 14는 도 13의 반도체 메모리 장치(100a)의 동작 방법의 예를 보여준다. 예시적으로, 제2 정책(P2)에 기반하여, 공격자 행의 데이터 비트들을 플립하는 방법의 예가 도 14에 도시된다. 도 2, 도 3, 도 5, 도 6, 도 13 및 도 14를 참조하면, S710 단계에서, 제어 로직(190)은 명령(CMD)으로서 활성 명령을 수신할 수 있다. 또한, 제어 로직(190) 및 주소 레지스터(130)는 주소(ADDR)로서 뱅크 그룹 주소, 뱅크 주소 및 행 주소를 수신할 수 있다.
활성 명령에 응답하여, S720 단계에서, 행 디코더(140)는 뱅크 그룹 주소에 의해 선택된 뱅크 그룹의 뱅크 주소에 의해 선택된 뱅크의 행들 중 행 주소에 의해 선택된 행의 워드 라인을 활성화할 수 있다.
S730 단계에서, 제어 로직(190)은 선택된 행에 대한 활성화가 집중되었는지 판단할 수 있다. 예를 들어, 제어 로직(190)은 선택된 행에서 집중된 활성화가 발생하였는지 판단할 수 있다. 선택된 행에서 집중된 활성화가 발생하지 않았으면, 반도체 메모리 장치(100)는 집중된 활성화로 인한 스트레스 또는 에러를 보상 또는 억제하는 프로세스를 수행하지 않고 종료할 수 있다. 이후에, 반도체 메모리 장치(100)는 메모리 컨트롤러(200)의 명령(CMD) 또는 주소(ADDR)를 대기할 수 있다.
선택된 행에서 집중된 활성화가 발생하였으면, 반도체 메모리 장치(100)는 집중된 활성화로 인한 스트레스 또는 에러를 보상 또는 억제하는 프로세스를 수행할 수 있다. 예를 들어, 반도체 메모리 장치(100)는 S740 단계를 수행할 수 있다. S710 단계, S720 단계 및 S730 단계는 각각 S110 단계, S120 단계 및 S130 단계와 동일하게 수행될 수 있다.
선택된 행에서 집중된 활성화가 발생하였으면, S740 단계에서, 제어 로직(190)은 감지 증폭기(120)의 제1 플립 회로들(FC1) 및 제2 플립 회로들(FC2) 중 하나를 이용하여 데이터 비트들을 플립할 수 있다. 제어 로직(190)은 활성화된 행의 플립 정보를 저장할 수 있다.
도 4의 반도체 메모리 장치(100) 및 도 13의 반도체 메모리 장치(100a)를 비교하면, 도 13의 반도체 메모리 장치(100a)는 비트 라인 감지 증폭기들(SA)의 쌍들 또는 열 선택 트랜지스터들(CST)의 쌍들의 각각에 대해 제1 플립 회로(FC1) 및 제2 플립 회로(FC2)가 제공될 수 있다. 따라서, 감지 증폭기(120)에 저장된 데이터 비트들은 한 번에 모두 플립될 수 있다.
예시적으로, 제1 플립 회로(FC1) 및 제2 플립 회로(FC2)는 내부 입력 및 출력 라인들(IIO)의 쌍들의 각각에 대해, 제2 입력 및 출력 라인들(IO2)의 각각에 대해 제공되도록 반도체 메모리 장치(100)가 수정될 수 있다.
도 15는 메모리 시스템(10)의 동작 방법의 예를 보여준다. 도 1 및 도 15를 참조하면, S810 단계에서, 메모리 컨트롤러(200)는 반도체 메모리 장치(100)로 활성 명령(ACT) 및 행 주소(RA)를 전송할 수 있다. S820 단계에서, 반도체 메모리 장치(100)는 행 주소(RA)에 대응하는 행을 활성화할 수 있다.
S830 단계에서, 메모리 컨트롤러(200)는 집중된 활성화(CA)가 발생하였는지 판단할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 도 8 및 도 9를 참조하여 설명된 방법들에 기반하여 집중된 활성화(CA)가 발생하는지 판단할 수 있다. 집중된 활성화(CA)가 발생하지 않았으면, 메모리 컨트롤러(200)는 집중된 활성화의 스트레스 또는 에러를 보상 또는 억제하는 프로세스를 종료할 수 있다.
집중된 활성화가 발생하였으면, S840 단계에서, 메모리 컨트롤러(200)는 반도체 메모리 장치(100)로 플립 명령(FLIP)을 전송할 수 있다. S850 단계에서, 플립 명령(FLIP)에 응답하여, 반도체 메모리 장치(100)는 활성화된 행의 데이터 비트들을 플립할 수 있다.
도 7 또는 도 14의 방법들과 비교하면, 집중된 활성화(CA)의 판단은 메모리 컨트롤러(200)에 의해 수행될 수 있다. 플립 정보는 반도체 메모리 장치(100)에 의해 관리될 수 있다. 도 11 및 도 12를 참조하여 설명된 바와 같이, 반도체 메모리 장치(100)는 플립 정보에 기반하여 데이터 비트들을 선택적으로 반전하며 쓰기 동작 또는 읽기 동작을 수행할 수 있다.
다른 예로서, 플립 정보 또한 메모리 컨트롤러(200)에 의해 관리될 수 있다. 반도체 메모리 장치(100)는 플립 명령(FLIP)에 응답하여 플립 동작을 수행하고, 그리고 쓰기 동작 및 읽기 동작 시에 데이터 비트들을 플립하지 않을 수 있다. 메모리 컨트롤러(200)는 플립 정보에 기반하여 쓰기 데이터를 플립하여 반도체 메모리 장치(100)로 전송하거나, 또는 반도체 메모리 장치(100)로부터 전달되는 데이터를 플립 정보에 기반하여 플립할 수 있다.
도 16은 본 기재의 실시 예에 따른 전자 장치(1000)의 예를 보여준다. 도 16을 참조하면, 전자 장치(1000)는 메인 프로세서(1100), 터치 패널(1200), 터치 구동 회로(1202)(TDI)(Touch Driver IC), 디스플레이 패널(1300), 디스플레이 구동 회로(1302)(DDI)(Display Driver IC), 시스템 메모리(1400), 스토리지 장치(1500), 오디오 처리기(1600), 통신 블록(1700), 이미지 처리기(1800), 그리고 사용자 인터페이스(1900)를 포함할 수 있다. 예시적인 실시 예에서, 전자 장치(1000)는 개인용 컴퓨터, 랩탑 컴퓨터, 서버, 워크스테이션, 이동식 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Media Player), 디지털 카메라, 스마트폰, 태블릿 컴퓨터, 웨어러블(Wearable) 장치 등과 같은 다양한 전자 장치 중 하나일 수 있다.
메인 프로세서(1100)는 전자 장치(1000)의 전반적인 동작들을 제어할 수 있다. 메인 프로세서(1100)는 전자 장치(1000)의 구성 요소들의 동작들을 제어/관리할 수 있다. 메인 프로세서(1100)는 전자 장치(1000)를 동작시키기 위해 다양한 연산을 처리할 수 있다. 터치 패널(1200)은 터치 구동 회로(1202)의 제어에 따라 사용자로부터의 터치 입력을 감지하도록 구성될 수 있다. 디스플레이 패널(1300)은 디스플레이 구동 회로(1302)의 제어에 따라 영상 정보를 표시하도록 구성될 수 있다.
시스템 메모리(1400)는 전자 장치(1000)의 동작에 이용되는 데이터를 저장할 수 있다. 예로서, 시스템 메모리(1400)는 SRAM(Static Random Access Memory), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등과 같은 휘발성 메모리, 및/또는 PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
스토리지 장치(1500)는 전원 공급에 관계없이 데이터를 저장할 수 있다. 예로서, 스토리지 장치(1500)는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 다양한 불휘발성 메모리 중 적어도 하나를 포함할 수 있다. 예로서, 스토리지 장치(1500)는 전자 장치(1000)의 내장 메모리 및/또는 착탈식 메모리를 포함할 수 있다.
오디오 처리기(1600)는 오디오 신호 처리기(1610)를 이용하여 오디오 신호를 처리할 수 있다. 오디오 처리기(1600)는 마이크(1620)를 통해 오디오 입력을 수신하거나, 스피커(1630)를 통해 오디오 출력을 제공할 수 있다. 통신 블록(1700)은 안테나(1710)를 통해 외부 장치/시스템과 신호를 교환할 수 있다. 통신 블록(1700)의 송수신기(1720) 및 MODEM(Modulator/Demodulator, 1730)은 LTE(Long Term Evolution), WiMax(Worldwide Interoperability for Microwave Access), GSM(Global System for Mobile communication), CDMA(Code Division Multiple Access), Bluetooth, NFC(Near Field Communication), Wi-Fi(Wireless Fidelity), RFID(Radio Frequency Identification) 등과 같은 다양한 무선 통신 규약 중 적어도 하나에 따라, 외부 장치/시스템과 교환되는 신호를 처리할 수 있다.
이미지 처리기(1800)는 렌즈(1810)를 통해 광을 수신할 수 있다. 이미지 처리기(1800)에 포함되는 이미지 장치(1820) 및 이미지 신호 처리기(1830)(ISP)(Image Signal Processor)는 수신된 광에 기초하여, 외부 객체에 관한 이미지 정보를 생성할 수 있다. 사용자 인터페이스(1900)는 터치 패널(1200), 디스플레이 패널(1300), 오디오 처리기(1600) 및 이미지 처리기(1800)를 제외한, 사용자와 정보를 교환할 수 있는 인터페이스를 포함할 수 있다. 사용자 인터페이스(1900)는 키보드, 마우스, 프린터, 프로젝터, 다양한 센서들, 인체 통신 장치 등을 포함할 수 있다.
전자 장치(1000)는 전력 관리 회로(1010)(PMIC)(Power Management IC), 배터리(1020) 및 전원 커넥터(1030)를 더 포함할 수 있다. 전력 관리 회로(1010)는 배터리(1020)로부터 공급되는 전원 또는 전원 커넥터(1030)로부터 공급되는 전원으로부터 내부 전원을 생성하고, 내부 전원을 메인 프로세서(1100), 터치 패널(1200), 터치 구동 회로(1202)(TDI)(Touch Driver IC), 디스플레이 패널(1300), 디스플레이 구동 회로(1302)(DDI)(Display Driver IC), 시스템 메모리(1400), 스토리지 장치(1500), 오디오 처리기(1600), 통신 블록(1700), 이미지 처리기(1800), 그리고 사용자 인터페이스(1900)에 제공할 수 있다.
전자 장치(1000)는 도 1 내지 도 15를 참조하여 설명된 반도체 메모리 장치(100) 또는 메모리 시스템(10)을 포함할 수 있다. 예를 들어, 본 기재의 반도체 메모리 장치(100) 또는 메모리 시스템(10)은 시스템 메모리(1400)로 구현될 수 있다. 다른 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(10)은 터치 구동 회로(1202), 디스플레이 구동 회로(1302), 스토리지 장치(1500), 오디오 신호 처리기(1610), MODEM(1730), 이미지 신호 처리기(1830), 그리고/또는 사용자 인터페이스(1900)의 메모리로 구현될 수 있다.
상술된 실시 예들에서, 제1, 제2, 제3 등의 용어들을 사용하여 본 발명의 기술적 사상에 따른 구성 요소들이 설명되었다. 그러나 제1, 제2, 제3 등과 같은 용어들은 구성 요소들을 서로 구별하기 위해 사용되며, 본 발명을 한정하지 않는다. 예를 들어, 제1, 제2, 제3 등과 같은 용어들은 순서 또는 임의의 형태의 수치적 의미를 내포하지 않는다.
상술된 실시 예들에서, 블록들을 사용하여 본 발명의 실시 예들에 따른 구성 요소들이 참조되었다. 블록들은 IC (Integrated Circuit), ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD (Complex Programmable Logic Device) 등과 같은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 응용과 같은 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로 구현될 수 있다. 또한, 블록들은 IC 내의 반도체 소자들로 구성되는 회로들 또는 IP(Intellectual Property)로 등록된 회로들을 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
10: 메모리 시스템
100, 100a: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 감지 증폭기
130: 주소 레지스터
131: 카운터
140: 행 디코더
150: 열 디코더
161, 162, 163, 164: 로컬 게이팅 회로들
170: 글로벌 게이팅 회로
180: 버퍼 회로
121, 181: 플립 회로
190: 제어 로직
200: 메모리 컨트롤러

Claims (20)

  1. 행들 및 열들로 배열된 메모리 셀들을 액세스하는 방법에 있어서:
    상기 메모리 셀들의 행들 중 특정한 행을 활성화하는 단계; 그리고
    상기 특정한 행에서 집중된 활성화가 발생하는 것에 응답하여, 상기 특정한 행의 메모리 셀들에 저장된 데이터 비트들을 플립하는 단계를 포함하는 방법.
  2. 제1항에 있어서,
    상기 특정한 행에서 집중된 활성화가 발생하는 것에 응답하여, 상기 특정한 행의 메모리 셀들에 저장된 데이터 비트들을 플립하는 단계는:
    상기 특정한 행이 활성화된 횟수 또는 상기 특정한 행이 활성화되는 빈도가 문턱값에 도달하는 것에 응답하여, 상기 특정한 행의 메모리 셀들에 저장된 데이터 비트들을 플립하는 단계를 포함하는 방법.
  3. 제2항에 있어서,
    상기 특정한 행에서 상기 집중된 활성화가 연속적으로 발생하는 것에 응답하여, 상기 문턱값을 감소시키는 단계를 더 포함하는 방법.
  4. 제3항에 있어서,
    상기 특정한 행의 이웃 행들 중 적어도 하나의 메모리 셀들에 저장된 데이터 비트들이 리프레시되는 것에 응답하여, 상기 문턱값을 초기값으로 복원하는 단계를 더 포함하는 방법.
  5. 제2항에 있어서,
    상기 특정한 행의 이웃 행들 중 적어도 하나의 메모리 셀들에 저장된 데이터 비트들이 리프레시되는 것에 응답하여, 상기 특정한 행이 활성화된 횟수 또는 상기 특정한 행이 활성화되는 빈도를 초기화하는 단계를 더 포함하는 방법.
  6. 제1항에 있어서,
    상기 특정한 행에서 상기 집중된 활성화가 발생하는 것에 응답하여, 상기 특정한 행에 인접한 이웃 행들의 메모리 셀들에 저장된 데이터 비트들을 리프레시하는 단계를 더 포함하는 방법.
  7. 제1항에 있어서,
    상기 특정한 행에서 집중된 활성화가 발생하는 것에 응답하여, 상기 특정한 행의 메모리 셀들에 저장된 데이터 비트들을 플립하는 단계는:
    상기 특정한 행에서 상기 집중된 활성화가 연속적으로 발생하는 것에 응답하여, 상기 특정한 행의 메모리 셀들에 저장된 상기 데이터 비트들을 플립하는 동작 및 상기 특정한 행에 인접한 이웃 행들의 메모리 셀들에 저장된 데이터 비트들을 리프레시하는 동작을 교대로 수행하는 단계를 포함하는 방법.
  8. 제1항에 있어서,
    상기 특정한 행의 메모리 셀들에 저장된 데이터 비트들의 반전 정보를 저장하는 단계를 더 포함하는 방법.
  9. 제8항에 있어서,
    상기 특정한 행의 메모리 셀들 중 적어도 일부 메모리 셀들에 대한 쓰기 명령 및 쓰기 데이터를 수신하는 단계; 그리고
    상기 반전 정보에 기반하여 상기 쓰기 데이터를 선택적으로 반전하여 상기 적어도 일부 메모리 셀들에 기입하는 단계를 더 포함하는 방법.
  10. 제8항에 있어서,
    상기 특정한 행의 메모리 셀들 중 적어도 일부 메모리 셀들에 대한 읽기 명령을 수신하는 단계;
    상기 적어도 일부 메모리 셀들로부터 데이터를 읽는 단계; 그리고
    상기 반전 정보에 기반하여 상기 읽혀진 데이터를 선택적으로 반전하여 출력하는 단계를 더 포함하는 방법.
  11. 반도체 메모리 장치에 있어서:
    외부의 장치와 연결되도록 구성된 패드들;
    행들 및 열들로 배열된 메모리 셀들을 포함하는 메모리 셀 어레이;
    비트 라인들을 통해 상기 메모리 셀들의 열들에 연결된 감지 증폭기;
    워드 라인들을 통해 상기 메모리 셀들의 행들에 연결된 행 디코더;
    상기 감지 증폭기와 상기 패드들의 사이에 연결되는 버퍼 회로; 그리고
    제어 로직을 포함하고,
    활성 명령이 수신되는 것에 응답하여, 상기 행 디코더는 상기 메모리 셀들의 행들 중 하나의 행을 활성화하고, 그리고 상기 감지 증폭기는 상기 활성화된 행의 메모리 셀들의 데이터 비트들을 저장하고, 그리고
    상기 활성화된 행에서 집중된 활성화가 발생하는 것에 응답하여, 상기 제어 회로는 상기 감지 증폭기에 저장된 상기 활성화된 행의 메모리 셀들의 데이터 비트들을 플립하도록 상기 반도체 메모리 장치를 제어하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 제어 로직은 상기 활성화된 행의 데이터 비트들의 플립 정보를 저장하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    쓰기 명령 및 쓰기 데이터가 수신되는 것에 응답하여, 상기 제어 로직은 상기 플립 정보에 기반하여 상기 쓰기 데이터를 선택적으로 반전하여 상기 감지 증폭기에 저장된 데이터 비트들 중 적어도 일부의 데이터 비트들에 덮어쓰도록 상기 반도체 메모리 장치를 제어하는 반도체 메모리 장치.
  14. 제12항에 있어서,
    읽기 명령이 수신되는 것에 응답하여, 상기 제어 로직은 상기 감지 증폭기 또는 상기 버퍼 회로는 상기 플립 정보에 기반하여 상기 감지 증폭기에 저장된 데이터 비트들 중 적어도 일부의 데이터 비트들을 반전하여 출력하도록 상기 반도체 메모리 장치를 제어하는 반도체 메모리 장치.
  15. 제11항에 있어서,
    상기 활성화된 행에서 상기 집중된 활성화가 발생하는 것에 응답하여, 상기 행 디코더 및 상기 감지 증폭기는 상기 활성화된 행에 인접한 이웃 행에 대해 리프레시 동작을 수행하는 반도체 메모리 장치.
  16. 제11항에 있어서,
    상기 활성화된 행에서 상기 집중된 활성화가 연속적으로 발생하는 것에 응답하여, 상기 제어 로직은 상기 활성화된 행의 메모리 셀들의 데이터 비트들을 플립하는 플립 동작과 상기 활성화된 행에 인접한 이웃 행의 메모리 셀들의 리프레시 동작을 교대로 수행하도록 상기 반도체 메모리 장치를 제어하는 반도체 메모리 장치.
  17. 제11항에 있어서,
    상기 활성화된 행이 활성화된 횟수 또는 상기 활성화된 행이 활성화된 빈도가 문턱값에 도달하는 것에 응답하여, 상기 제어 로직은 상기 집중된 활성화가 발생하는 것을 검출하는 반도체 메모리 장치.
  18. 행들 및 열들로 배열된 메모리 셀들을 포함하는 반도체 메모리 장치; 그리고
    상기 반도체 메모리 장치로 행 주소 및 활성 명령을 전송하는 메모리 컨트롤러를 포함하고,
    상기 반도체 메모리 장치는 상기 활성 명령에 응답하여 상기 메모리 셀들의 행들 중 상기 행 주소에 대응하는 행을 활성화하고, 그리고
    상기 활성화된 행에서 집중된 활성화가 발생하는 것에 응답하여, 상기 반도체 메모리 장치는 상기 활성화된 행의 메모리 셀들에 저장된 데이터 비트들을 플립하는 메모리 시스템.
  19. 제18항에 있어서,
    상기 활성화된 행의 메모리 셀들에 저장된 데이터 비트들이 플립된 후에, 상기 메모리 컨트롤러는 상기 반도체 메모리 장치로 읽기 명령을 전송하고, 그리고
    상기 읽기 명령에 응답하여, 상기 반도체 메모리 장치는 상기 플립된 데이터 비트들을 다시 플립하여 상기 메모리 컨트롤러로 출력하는 메모리 시스템.
  20. 제18항에 있어서,
    상기 활성화된 행의 메모리 셀들에 저장된 데이터 비트들이 플립된 후에, 상기 메모리 컨트롤러는 상기 반도체 메모리 장치로 쓰기 명령 및 쓰기 데이터를 전송하고, 그리고
    상기 쓰기 명령에 응답하여, 상기 반도체 메모리 장치는 상기 쓰기 데이터를 플립하여 상기 플립된 데이터 비트들에 덮어쓰는 메모리 시스템.
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