TWI820744B - 存取儲存單元的方法、包括儲存單元的半導體記憶體裝置、以及記憶體系統 - Google Patents

存取儲存單元的方法、包括儲存單元的半導體記憶體裝置、以及記憶體系統 Download PDF

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Abstract

本發明揭示一種存取配置成列及行的儲存單元的方法。 方法包括激活儲存單元的列中的特定列，以及回應於判定集中激活出現於特定列處而翻轉儲存於特定列的儲存單元中的資料位元。

Description

存取儲存單元的方法、包括儲存單元的半導體 記憶體裝置、以及記憶體系統
本文中所描述的本揭露的實施例是關於一種電子裝置，且更特定而言，是關於一種在頻繁激活特定儲存單元列時防止鄰近記憶體列中的資料丟失的方法，以及一種執行所述方法的半導體記憶體裝置。
相關申請的交叉參考
本美國非臨時專利申請案主張2021年8月24日在韓國智慧財產局申請的韓國專利申請案第10-2021-0111938號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
半導體記憶體裝置可包括配置成列及行的儲存單元。在激活或存取儲存單元的特定列時，電壓變化可出現於特定列中的儲存單元處。電壓變化可對鄰近於特定列的列中的儲存單元產生應力。此應力可使得儲存於鄰近列中的資料丟失或改變。
本揭露的實施例提供能夠補償或抑制來自特定列中的儲存單元的集中激活(activation)的應力的方法及半導體記憶體裝置，以及包括其的記憶體控制器的操作方法。
根據一實施例，一種存取配置成列及行的儲存單元的方法包括激活儲存單元的列中的特定列，以及回應於判定集中激活出現於特定列處而翻轉儲存於特定列的儲存單元中的資料位元。
根據一實施例，一種半導體記憶體裝置包括：襯墊，與外部裝置連接；儲存單元陣列，包括配置成列及行的儲存單元；感測放大器，經由位元線與儲存單元的行連接；列解碼器，經由字元線與儲存單元的列連接；緩衝電路，連接於感測放大器與襯墊之間；以及控制邏輯。回應於判定接收到主動(active)命令，列解碼器激活儲存單元的列中的一者，且感測放大器儲存激活列的儲存單元的資料位元。回應於判定集中激活出現於激活列處，控制邏輯控制半導體記憶體裝置，使得翻轉激活列的儲存單元的資料位元，所述資料位元儲存於感測放大器中。
根據一實施例，一種記憶體系統包括：半導體記憶體裝置，包括配置成列及行的儲存單元；以及記憶體控制器，將列位址及主動命令傳輸至半導體記憶體裝置。半導體記憶體裝置回應於主動命令而激活儲存單元的列當中的對應於列位址的列，且半導體記憶體裝置回應於判定集中激活出現於激活列處而翻轉儲存於激活列的儲存單元中的資料位元。
10:記憶體系統
100、100a:半導體記憶體裝置
110、110a、110b:儲存單元陣列
120:感測放大器
130:位址暫存器
131:計數器
140:列解碼器
150:行解碼器
161、162、163、164:局部閘控電路
170:全域閘控電路
180:緩衝電路
181、182、183、184:緩衝器
190:控制邏輯
200:記憶體控制器
1000:電子裝置
1010:功率管理IC
1020:電池
1030:功率連接器
1100:主處理器
1200:觸控面板
1202:觸控驅動器積體電路
1300:顯示面板
1302:顯示驅動器積體電路
1400:系統記憶體
1500:儲存裝置
1600:音訊處理器
1610:音訊信號處理器
1620:麥克風
1630:揚聲器
1700:通信區塊
1710:天線
1720:收發器
1730:調變器/解調器
1800:影像處理器
1810:透鏡
1820:影像裝置
1830:影像信號處理器
1900:使用者介面
ACT:主動命令
ADDR:位址
B1、B2、B3、B4:記憶庫
BG1、BG2、BG3、BG4:記憶庫群組
BL、BLa、BLb、BL1a、BL1b、BL2a、BL2b、BL3a、BL3b:位元線
BS:記憶庫選擇信號
CA:集中激活
CE:電容元件
CK:時脈信號
CMD:命令
CPT:完成
CS1:第一控制信號
CS2:第二控制信號
CSL、CSL1、CSL2:行選擇線
CST:行選擇電晶體
DQ:資料信號
DQS:資料選通信號
FC1、FC2:翻轉電路
FLIP:翻轉命令
FS、FS1、FS2:翻轉信號
IIO:內部輸入及輸出線
IO1:第一輸入及輸出線
IO2:第二輸入及輸出線
IO3:第三輸入及輸出線
IOSA:輸入及輸出感測放大器
MCa、MCb:儲存單元
P1:第一策略
P2:第二策略
PAD1:第一襯墊
PAD2:第二襯墊
PAD3:第三襯墊
PAD4:第四襯墊
RA:列位址
S1:第一狀態
S110、S120、S130、S140、S150、S160、S210、S220、S230、S240、S310、S320、S330、S340、S350、S360、S410、S420、S430、S440、S510、S520、S530、S540、S610、S620、S630、S640、S710、S720、S730、S740、S810、S820、S830、S840、S850:操作
S2:第二狀態
S3:第三狀態
S4:第四狀態
SA:位元線感測放大器
SC:開關電路
SE:選擇元件
SEL1:第一選擇信號
SEL2:第二選擇信號
VC:共同電壓
VTH1:第一臨限值
VTH2:第二臨限值
VTH3:第三臨限值
WD:寫入驅動器
WL、WL1a、WL1b、WL2a、WL2b:字元線
本揭露的以上及其他目標及特徵將藉由參考隨附圖式詳細描述本揭露的實施例而變得顯而易見。
圖1示出根據本揭露的一實施例的記憶體系統。
圖2示出根據本揭露的一實施例的儲存單元陣列。
圖3示出記憶體系統出於防止資料位元的誤差的目的而操作的實例。
圖4示出根據本揭露的一實施例的半導體記憶體裝置。
圖5示出對應於圖4的半導體記憶體裝置的一個記憶庫群組的感測放大器及局部閘控電路的實例。
圖6示出圖4的半導體記憶體裝置的緩衝電路的實例。
圖7示出根據本揭露的一實施例的圖4的半導體記憶體裝置的操作方法的實例。
圖8示出控制邏輯判定集中激活是否出現於激活列處的過程的實例。
圖9示出半導體記憶體裝置判定與翻轉操作及再新操作相關聯的集中激活的過程的實例。
圖10示出根據本揭露的一實施例的半導體記憶體裝置調整用於判定集中激活的參考值的過程的實例。
圖11示出半導體記憶體裝置在基於圖3的第二策略相對於侵略者列執行翻轉操作時執行寫入操作的過程的實例。
圖12示出半導體記憶體裝置在基於圖3的第二策略相對於侵略者列執行翻轉操作時執行寫入操作的過程的實例。
圖13示出根據本揭露的一實施例的半導體記憶體裝置。
圖14示出根據本揭露的一實施例的圖13的半導體記憶體裝 置的操作方法的實例。
圖15示出根據本揭露的一實施例的記憶體系統的操作方法的實例。
圖16示出根據本揭露的一實施例的電子裝置的實例。
在下文中，將在所屬領域具有通常知識者可實施本發明的實施例的此程度上詳細且清楚地描述本揭露的實施例。如下文中所使用的術語「及/或」意欲包括關於所述術語所列出的項目中的任一者，或所列出項目中的一些的組合。
圖1示出根據本揭露的一實施例的記憶體系統10。參考圖1，記憶體系統10可包括半導體記憶體裝置100及記憶體控制器200。
半導體記憶體裝置100可包括各種記憶體中的至少一者，諸如靜態隨機存取記憶體(static random access memory；SRAM)、動態隨機存取記憶體(dynamic random access memory；DRAM)、相變RAM(phase-change RAM；PRAM)、磁性RAM(magnetic RAM；MRAM)、鐵電RAM(ferroelectric RAM；FeRAM)以及電阻性RAM(resistive RAM；RRAM)。
半導體記憶體裝置100可藉由包括兩個或大於兩個記憶體封裝的記憶體模組來實施。舉例而言，記憶體模組可基於雙行記憶體模組(dual in-line memory module；DIMM)而實施。作為另一實例，半導體記憶體裝置100可藉由直接安裝在電子裝置的板上的嵌入式記憶體來實施。
記憶體控制器200可取決於外部主機裝置(例如中央處理單元或應用程式處理器)的請求而存取半導體記憶體裝置100。舉例而言，記憶體控制器200可向半導體記憶體裝置100提供命令CMD、位址ADDR、第一控制信號CS1以及時脈信號CK。記憶體控制器200可自半導體記憶體裝置100接收第二控制信號CS2。
記憶體控制器200可基於命令CMD、位址ADDR、第一控制信號CS1、時脈信號CK以及第二控制信號CS2與半導體記憶體裝置100交換資料信號DQ及資料選通信號DQS。資料選通信號DQS可為指示鎖存資料信號DQ的時序的雙態觸變信號。
圖2示出根據本揭露的一實施例的儲存單元陣列110a及儲存單元陣列110b以及感測放大器120。儲存單元陣列110a及儲存單元陣列110b可包括於半導體記憶體裝置100中。將儲存單元陣列110a及儲存單元陣列110b包括於藉由DRAM實施的半導體記憶體裝置100中的實例示出為實施例。然而，本揭露不限於儲存單元陣列110a及儲存單元陣列110b包括於藉由DRAM實施的半導體記憶體裝置100中的實例。
參考圖2，儲存單元陣列110a可包括配置成列及行的儲存單元MCa，且儲存單元陣列110b可包括配置成列及行的儲存單元MCb。儲存單元MCa的列可與字元線WL1a及字元線WL2a連接。儲存單元MCb的列可與字元線WL1b及字元線WL2b連接。儲存單元MCa的行可與位元線BL1a、位元線BL2a以及位元線BL3a連接。儲存單元MCb的行可與位元線BL1b、位元線BL2b以及位元線BL3b連接。在一實施例中，列可理解為具有與字元線 相同的含義或與其類似的含義。雖然圖2中示出4個字元線、6個位元線以及12個儲存單元，但字元線的數目、位元線的數目以及儲存單元的數目不限於此。
儲存單元陣列110a及儲存單元陣列110b可成對實施。字元線WL1a及字元線WL2a可分別與字元線WL1b及字元線WL2b成對。舉例而言，在字元線WL1a激活時，成對的字元線WL1b亦可一起激活。同樣地，位元線BL1a、位元線BL2a以及位元線BL3a可分別與位元線BL1b、位元線BL2b以及位元線BL3b成對。可彼此結合地驅動成對的位元線。
在另一實例中，儲存單元陣列110a及儲存單元陣列110B並不成對。在下文中，基於上下文，術語「字元線」及「位元線」可指實施為一對的一對線或不實施為一對的一個線。此外，取決於上下文，術語「列」及「行」可指實施為一對的一對列、實施為一對的一對行、不實施為一對的列以及不實施為一對的行。同樣地，取決於上下文，術語「儲存單元」可指一對儲存單元或不實施為一對的一個儲存單元。
與儲存單元陣列110a的特定字元線WL2a及特定位元線BL1a連接的儲存單元MCa可儲存與與儲存單元陣列110a的特定字元線WL2b及特定位元線BL1b連接的儲存單元MCb的資料位元互補的資料位元。亦即，一個資料位元可互補地儲存於一對儲存單元MCa及儲存單元MCb中。
儲存單元MCa及儲存單元MCb中的每一者可包括選擇元件SE及電容元件CE。選擇元件SE可回應於字元線WL1a、字元線WL1b、字元線WL2a以及字元線WL2b的對應字元線的電壓 而操作。在對應字元線(或字元線的電壓)激活時，選擇元件SE可接通以將電容元件CE與位元線BL1a、位元線BL1b、位元線BL2a以及位元線BL2b的對應位元線電連接。在對應字元線(或字元線的電壓)解除激活時，選擇元件SE可斷開以將電容元件CE與對應位元線電斷連。
電容元件CE可連接於選擇元件SE與共同節點之間，共同電壓VC施加至所述共同節點。電容元件CE可藉由電容器實施。電容元件CE可藉由儲存經由選擇元件SE自對應位元線傳送的電壓來儲存資料位元。在一實施例中，共同電壓VC可為電源電壓、接地電壓，或具有電源電壓與接地電壓之間的位準(例如對應於電源電壓的位準的一半的位準)的電壓。
在特定字元線(例如WL2a及WL2b)激活時，可讀取儲存於與特定字元線WL2a及特定字元線WL2b連接的儲存單元MCa及儲存單元MCb中的資料位元。在此情況下，電壓變化可出現於激活字元線WL2a及激活字元線WL2b的儲存單元MCa及儲存單元MCb的電容元件CE處。
在激活字元線WL2a及激活字元線WL2b解除激活時，資料位元可寫入於與特定字元線WL2a及特定字元線WL2b連接的儲存單元MCa及儲存單元MCb中。在此情況下，電壓變化可出現於激活字元線WL2a及激活字元線WL2b的儲存單元MCa及儲存單元MCb的電容元件CE處。
在激活字元線WL2a及激活字元線WL2b的儲存單元MCa及儲存單元MCb的電容元件CE處出現的電壓變化可引起鄰近相鄰字元線(例如WL1a及/或WL1b)的儲存單元MCa及儲存 單元MCb的電容元件CE處的因耦接導致的電壓變化。因耦接導致的電壓變化可充當鄰近列(例如WL1a及/或WL1b，或鄰近於WL2a及WL2b的第三字元線(未示出))的儲存單元MCa及儲存單元MCb上的應力，且因此，可導致資料位元中的誤差。舉例而言，連接至第三字元線的第三列儲存單元MCa可在110a中位於連接至字元線WL2a的第二列儲存單元MCa下方，且連接至第三字元線的第三列儲存單元MCb可在110b中位於連接至字元線WL2b的第二列儲存單元MCb下方。
在相對於特定字元線WL2a及特定字元線WL2b進行頻繁或集中激活時，施加至鄰近相鄰字元線(例如WL1a及/或WL1b，或第三字元線(未示出))的應力可增加，且因此，誤差出現的機率可增加。
在一實施例中，可將引起應力或誤差因子的列稱作「侵略者列」。在一實施例中，可將受應力或誤差因子影響的列稱作「受害者列」。
圖3示出記憶體系統10(例如半導體記憶體裝置100或記憶體控制器200)出於防止資料位元中的誤差的目的而操作的實例。參考圖1、圖2以及圖3，在第一狀態S1中，記憶體系統10(例如半導體記憶體裝置100或記憶體控制器200)可在正常模式下操作。在正常模式下，記憶體控制器200可將再新命令週期性地傳輸至半導體記憶體裝置100。
半導體記憶體裝置100可回應於再新命令而執行再新操作。在再新操作中，可自特定列中的儲存單元讀取資料位元，且讀取資料位元可再次寫入其中。因此，可移除累積於特定列中的 儲存單元中的應力(誤差因子)。
在一實施例中，在對應於資料位元的電荷儲存於電容元件CE中之後，隨時間推移，電荷可自電容元件CE向外漏泄或可引入至電容元件CE中。電荷漏泄或引入可充當儲存於電容元件CE中的資料位元上的應力，且可累積為誤差因子。在電荷再次經由再新操作充電至電容元件CE(或自電容元件CE放電)時，可移除累積的應力或誤差因子。
在一實施例中，在記憶體控制器200在正常模式下不存取半導體記憶體裝置100時，記憶體控制器200可將自再新命令傳輸至半導體記憶體裝置100。回應於自再新命令，半導體記憶體裝置100可在不自記憶體控制器200接收再新命令的情況下週期性地執行再新操作。
回應於集中激活CA出現於特定列處，記憶體系統10(例如半導體記憶體裝置100或記憶體控制器200)可進入第二狀態S2。在第二狀態S2中，記憶體系統10(例如半導體記憶體裝置100或記憶體控制器200)可執行基於策略的判定。可在記憶體系統10的初始化期間藉由外部主機裝置或記憶體控制器200判定策略。
在集中激活CA的策略設定為第一策略P1的情況下，回應於集中激活CA出現於特定列處，記憶體系統10(例如半導體記憶體裝置100或記憶體控制器200)可進入第三狀態S3。在第三狀態S3中，記憶體系統10(例如半導體記憶體裝置100或記憶體控制器200)可相對於受害者列執行再新操作。
舉例而言，記憶體系統10(例如半導體記憶體裝置100 或記憶體控制器200)可藉由相對於受害者列執行再新操作來移除由集中激活CA累積的應力或誤差因子。在再新操作完成(CPT)時，記憶體系統10(例如半導體記憶體裝置100或記憶體控制器200)可返回至第一狀態S1。
在集中激活CA的策略設定為第二策略P2的情況下，回應於集中激活CA出現於特定列處，記憶體系統10(例如半導體記憶體裝置100或記憶體控制器200)可進入第四狀態S4。在第四狀態S4中，記憶體系統10(例如半導體記憶體裝置100或記憶體控制器200)可相對於侵略者列執行翻轉操作。
舉例而言，記憶體系統10(例如半導體記憶體裝置100或記憶體控制器200)可藉由翻轉出現集中激活CA的侵略者列中的儲存單元的資料位元來補償或抑制來自集中激活CA的應力或誤差因子。
舉例而言，在資料位元「1」儲存於出現單元集中激活CA的侵略者列中的特定儲存單元中時，鄰近相鄰列中的儲存單元可能受以下應力或誤差因子影響：電容元件CE的電壓增大至電源電壓。舉例而言，在儲存於出現單元集中激活CA的侵略者列中的特定儲存單元中的資料位元「1」反轉成資料位元「0」的情況下，鄰近相鄰列中的儲存單元可能受以下應力或誤差因子影響：電容元件CE的電壓減小至接地電壓。
在出現集中激活CA的侵略者列中的特定儲存單元的資料位元翻轉時，翻轉操作之前的應力或誤差因子及翻轉操作之後的應力或誤差因子可抵消。亦即，可補償或抑制因集中激活CA導致的應力或誤差因子。
集中激活CA的策略可設定為第一策略P1及第二策略P2兩者。在此情況下，記憶體系統10(例如半導體記憶體裝置100或記憶體控制器200)可執行與出現集中激活CA的侵略者列相關聯的翻轉操作及與受害者列相關聯的再新操作兩者。
圖4示出根據本揭露的一實施例的半導體記憶體裝置100。參考圖1、圖2、圖3以及圖4，半導體記憶體裝置100可包括第一記憶庫群組BG1至第四記憶庫群組BG4。第一記憶庫群組BG1至第四記憶庫群組BG4可具有相同結構且可以相同方式操作。
第一記憶庫群組BG1至第四記憶庫群組BG4中的每一者可包括第一記憶庫B1至第四記憶庫B4。第一記憶庫B1至第四記憶庫B4可具有相同結構且可以相同方式操作。
第一記憶庫B1至第四記憶庫B4中的每一者可包括儲存單元陣列110及感測放大器120。儲存單元陣列110可包括參考圖2所描述的儲存單元陣列110a及儲存單元陣列110b。感測放大器120可經由位元線BL與儲存單元陣列110的儲存單元的行連接。
半導體記憶體裝置100可更包括：位址暫存器130；列解碼器140(例如解碼器電路)；行解碼器150(例如解碼器電路)；第一至第四局部閘控電路161、局部閘控電路162、局部閘控電路163以及局部閘控電路164；全域閘控電路170；緩衝電路180；以及控制邏輯190(例如邏輯電路)。
位址暫存器130可經由第一襯墊PAD1自記憶體控制器200接收位址ADDR。位址ADDR可包括記憶庫群組位址、記憶庫位址、列位址以及行位址。位址暫存器130可將記憶庫群組位 址、記憶庫位址以及列位址傳送至列解碼器140。位址暫存器130可將記憶庫群組位址、記憶庫位址以及行位址傳送至行解碼器150。
位址暫存器130可包括計數器(CNT)131。計數器131可對列位址或行位址進行增序(例如遞增)或降序(例如遞減)計數，且可內部地產生依序增大或減小的列位址或行位址。
列解碼器140可自位址暫存器130接收記憶庫群組位址、記憶庫位址以及列位址。列解碼器140可基於記憶庫群組位址選擇第一記憶庫群組BG1至第四記憶庫群組BG4中的一者。列解碼器140可基於記憶庫位址選擇選定記憶庫群組中的第一記憶庫B1至第四記憶庫B4中的一者。列解碼器140可基於列位址選擇選定記憶庫群組中的選定記憶庫的字元線中的一個字元線(或一對字元線)，例如儲存單元的列中的一個列(或一對列)。
列解碼器140可藉由將用於接通選擇元件SE的電壓施加至選定記憶庫群組中的選定記憶庫的選定列來激活選定列。在選定字元線激活之後，可准許對選定列中的儲存單元的資料位元的存取。
列解碼器140可藉由將用於斷開選擇元件SE的電壓施加至選定記憶庫群組中的選定記憶庫的選定列來解除激活選定列。在選定列解除激活之後，可准許任何其他列的激活。
行解碼器150可自位址暫存器130接收記憶庫群組位址、記憶庫位址以及行位址。行解碼器150可基於記憶庫群組位址產生第一選擇信號SEL1。行解碼器150可將第一選擇信號SEL1提供至全域閘控電路170。
行解碼器150可基於記憶庫位址及行位址產生第二選擇信號SEL2。行解碼器150可將第二選擇信號SEL2提供至第一至第四局部閘控電路161、局部閘控電路162、局部閘控電路163以及局部閘控電路164。
第一至第四局部閘控電路161、局部閘控電路162、局部閘控電路163以及局部閘控電路164可分別對應於第一至第四記憶庫群組BG1、記憶庫群組BG2、記憶庫群組BG3以及記憶庫群組BG4。第一至第四局部閘控電路161、局部閘控電路162、局部閘控電路163以及局部閘控電路164可經由第一輸入及輸出線IO1與第一至第四記憶庫群組BG1、記憶庫群組BG2、記憶庫群組BG3以及記憶庫群組BG4連接。
第一輸入及輸出線IO1可包括與第一至第四記憶庫群組BG1、記憶庫群組BG2、記憶庫群組BG3以及記憶庫群組BG4連接的第一記憶庫群組線至第四記憶庫群組線。舉例而言，第一記憶庫群組線可包括與第一至第四記憶庫B1、記憶庫B2、記憶庫B3以及記憶庫B4連接的第一記憶庫線至第四記憶庫線，且第二記憶庫群組線可包括與第一至第四記憶庫B1、記憶庫B2、記憶庫B3以及記憶庫B4連接的第一記憶庫線至第四記憶庫線。同樣地，第三記憶庫群組線可包括與第一至第四記憶庫B1、記憶庫B2、記憶庫B3以及記憶庫B4連接的第一記憶庫線至第四記憶庫線，且第四記憶庫群組線可包括與第一至第四記憶庫B1、記憶庫B2、記憶庫B3以及記憶庫B4連接的第一記憶庫線至第四記憶庫線。在圖4中示出第一輸入及輸出線IO1的第一記憶庫群組線至第四記憶庫群組線作為實例。
第一至第四局部閘控電路161、局部閘控電路162、局部閘控電路163以及局部閘控電路164中的每一者可選擇屬於第一至第四記憶庫群組BG1、記憶庫群組BG2、記憶庫群組BG3以及記憶庫群組BG4中的對應一者的記憶庫中的一者。舉例而言，第一局部閘控電路161可經由包括於第一輸入及輸出線IO1中的第一記憶庫群組線的第一記憶庫線至第四記憶庫線與第一記憶庫群組BG1的第一記憶庫至第四記憶庫連接。
第一局部閘控電路161可回應於第二選擇信號SEL2的對應選擇信號而選擇第一記憶庫線至第四記憶庫線中的記憶庫線(例如可選擇一個記憶庫)。第一局部閘控電路161可將選定記憶庫線(或記憶庫)與第二輸入及輸出線IO2的對應線(例如與稍後將描述的全域線)電連接。
同樣地，在第二至第四記憶庫群組BG2、記憶庫群組BG3以及記憶庫群組BG4中，如同第一局部閘控電路161，第二至第四局部閘控電路162、局部閘控電路163以及局部閘控電路164中的每一者可選擇一個記憶庫，且可將選定記憶庫與第二輸入及輸出線IO2的對應線(例如與稍後將描述的全域線)電連接。
全域閘控電路170可經由第二輸入及輸出線IO2與第一至第四局部閘控電路161、局部閘控電路162、局部閘控電路163以及局部閘控電路164連接。第二輸入及輸出線IO2可包括與第一至第四局部閘控電路161、局部閘控電路162、局部閘控電路163以及局部閘控電路164連接的第一全域線至第四全域線。在圖4中示出第二輸入及輸出線IO2的第一全域線至第四全域線作為實例。
全域閘控電路170可回應於第一選擇信號SEL1而選擇第一記憶庫線至第四記憶庫線中的記憶庫線(例如可選擇一個記憶庫群組)。全域閘控電路170可將選定全域線(或選定記憶庫群組的選定記憶庫)與第三輸入及輸出線IO3電連接。
緩衝電路180可與第三輸入及輸出線IO3電連接。緩衝電路180可經由第二襯墊PAD2與記憶體控制器200連接。緩衝電路180可經由第二襯墊PAD2與記憶體控制器200交換資料信號DQ及資料選通信號DQS。
緩衝電路180可經由全域閘控電路170及第一至第四局部閘控電路161、局部閘控電路162、局部閘控電路163以及局部閘控電路164中的選定局部閘控電路將資料信號DQ(亦即，資料位元)傳輸至選定記憶庫群組中的選定記憶庫的感測放大器120，所述資料信號DQ經由第二襯墊PAD2自記憶體控制器200與資料選通信號DQS同步地接收到。
緩衝電路180可經由第二襯墊PAD2將資料位元輸出至記憶體控制器200，所述資料位元經由第一至第四局部閘控電路161、局部閘控電路162、局部閘控電路163以及局部閘控電路164中的選定局部閘控電路及全域閘控電路170自選定記憶庫群組中的選定記憶庫的感測放大器120傳送。
緩衝電路180可包括翻轉電路(flip circuit；FC)181。翻轉電路181可自控制邏輯190接收翻轉信號FS。回應於翻轉信號FS，翻轉電路181可選擇性地翻轉經由緩衝電路180傳送的資料位元。舉例而言，回應於翻轉信號FS具有第一值，翻轉電路181不翻轉經由緩衝電路180傳送的資料位元。回應於翻轉信號 FS具有第二值，翻轉電路181反轉經由緩衝電路180傳送的資料位元。舉例而言，在翻轉信號FS具有第二值時待寫入至儲存單元陣列100的資料位元反轉以產生反轉資料，且反轉資料接著寫入至儲存單元陣列100。
控制邏輯190可經由第三襯墊PAD3自記憶體控制器200接收命令CMD、第一控制信號CS1以及時脈信號CK。控制邏輯190可經由第一襯墊PAD1自記憶體控制器200接收位址ADDR。控制邏輯190可經由第四襯墊PAD4自記憶體控制器200接收第二控制信號CS2。
作為用於防止儲存於儲存單元MCa及儲存單元MCb中的資料位元的誤差的演算法的一部分，控制邏輯190可進入第一狀態S1。在第一狀態S1中，回應於接收到再新命令作為命令CMD，控制邏輯190可允許計數器131內部地產生列位址。在控制邏輯190的控制下，半導體記憶體裝置100可基於由計數器131產生的列位址執行再新操作。
控制邏輯190可監視命令CMD及位址ADDR。藉由監視命令CMD及位址ADDR，控制邏輯190可判定(或偵測)集中激活CA是否出現於特定列處。舉例而言，回應於接收到主動命令及列位址，控制邏輯190可儲存列位址。控制邏輯190可藉由對關於特定列位址接收到主動命令的次數進行計數來偵測集中激活CA。舉例而言，若針對特定列的主動命令經接收的次數超出臨限數目，則可判定集中激活CA已出現。
作為另一實例，控制邏輯190可在給定時間窗口(例如時間週期)期間藉由對關於特定列位址接收到主動命令的次數進 行計數來對激活特定列的次數進行計數。控制邏輯190可藉由對激活特定列的次數進行計數來偵測集中激活CA。舉例而言，若在給定時間窗口期間激活特定列的次數超出臨限數目，則可判定集中激活CA已出現。
回應於集中激活CA出現於特定列處，控制邏輯190可進入第二狀態S2。在第二狀態S2中，控制邏輯190可判定第一策略P1或第二策略P2中的一者。
在第一策略P1應用於半導體記憶體裝置100時，在控制邏輯190的控制下，半導體記憶體裝置100可相對於鄰近於侵略者列的相鄰列(亦即，受害者列)執行再新操作。在第二策略P2應用於半導體記憶體裝置100時，在控制邏輯190的控制下，半導體記憶體裝置100可翻轉侵略者列中的儲存單元的資料位元。
舉例而言，控制邏輯190可將翻轉信號FS設定為第二位準。控制邏輯190可允許計數器131產生依序增大的行位址。緩衝電路180的翻轉電路181可基於由計數器131產生的行位址接收與選定記憶庫群組中的選定記憶庫的激活列連接的儲存單元的資料位元。翻轉電路181可翻轉接收到的資料位元，且經翻轉資料位元可寫入(例如覆寫)於與選定記憶庫群組中的選定記憶庫的激活列連接的儲存單元的資料位元上。
圖5示出對應於圖4的半導體記憶體裝置100的一個記憶庫群組(例如BG1)的感測放大器120及局部閘控電路161的實例。參考圖4及圖5，感測放大器120中的每一者可包括多個位元線感測放大器SA。多個位元線感測放大器SA中的每一者可與位元線對BLa及BLb中的對應位元線對連接。
可互補地控制一對位元線的電壓(例如在給定時間週期期間，一個電壓位準可為高位準，且另一電壓位準可為低位準)。在多個位元線感測放大器SA中的每一者放大對應位元線對的電壓的差時，多個位元線感測放大器SA可感測儲存於激活列的儲存單元中的資料位元。
每一位元線感測放大器SA可放大一對位元線的差，以便輸出至第一輸入及輸出線IO1的對應輸入及輸出線對(在本文中及下文中，用作第一輸入及輸出線IO1當中的對應於第一記憶庫群組BG1的線的含義)。可互補地控制一對輸入及輸出線的電壓(例如在給定時間週期期間，一個電壓位準可為高位準，且另一電壓位準可為低位準)。
在圖5中示出一個記憶庫包括4個位元線感測放大器SA的實例。然而，包括於一個記憶庫中的位元線感測放大器SA的數目不受限制。
局部閘控電路161可包括行選擇電晶體CST、內部輸入及輸出線IIO以及開關電路SC。行選擇電晶體CST可連接於第一輸入及輸出線IO1與內部輸入及輸出線IIO之間。行選擇電晶體CST可自對應於第一記憶庫群組BG1的第一記憶庫B1至第四記憶庫B4的第一記憶庫線至第四記憶庫線當中選擇待與內部輸入及輸出線IIO電連接的記憶庫線。
舉例而言，與第一行選擇線CSL1連接的行選擇電晶體CST可回應於主動電壓施加至第一行選擇線CSL1而激活(例如接通)。在此情況下，屬於第一輸入及輸出線IO1的第一記憶庫群組線的第一記憶庫線當中的與第一行選擇線CSL1相關聯的記憶庫 線可與內部輸入及輸出線IIO電連接。
同樣地，回應於激活第一行選擇線CSL1，屬於第一記憶庫群組線的第二記憶庫線至第四記憶庫線當中的與第一行選擇線CSL1相關聯的記憶庫線可與內部輸入及輸出線IIO電連接。
與第二行選擇線CSL2連接的行選擇電晶體CST可回應於主動電壓施加至第二行選擇線CSL2而激活(例如接通)。在此情況下，屬於第一輸入及輸出線IO1的第一記憶庫群組線的第一記憶庫線當中的與第二行選擇線CSL2相關聯的記憶庫線可與內部輸入及輸出線IIO電連接。
同樣地，回應於激活第二行選擇線CSL2，屬於第一記憶庫群組線的第二記憶庫線至第四記憶庫線當中的與第二行選擇線CSL2相關聯的記憶庫線可與內部輸入及輸出線IIO電連接。亦即，內部輸入及輸出線對可與局部閘控電路161連接，內部輸入及輸出線對的數目對應於行選擇線CSL1及行選擇線CSL2的數目。
在圖5中示出針對每一記憶庫提供兩個行選擇線CSL1及行選擇線CSL2的實例。然而，針對每一記憶庫提供的行選擇線的數目不受限制。此外，在圖5中示出第一行選擇線CSL1及第二行選擇線CSL2共同地提供至屬於一個記憶庫群組的記憶庫的實例。然而，可針對屬於同一記憶庫群組的記憶庫中的每一者獨立地提供行選擇線。相比之下，第一行選擇線CSL1及第二行選擇線CSL2可共同地提供至四個記憶庫群組BG1、記憶庫群組BG2、記憶庫群組BG3以及記憶庫群組BG4的記憶庫B1、記憶庫B2、記憶庫B3以及記憶庫B4。
開關電路SC可回應於記憶庫選擇信號BS而操作。回應於記憶庫選擇信號BS，開關電路SC可自內部輸入及輸出線IIO的對當中選擇對應於一個記憶庫的線對。開關電路SC可將選定線對與第二輸入及輸出線IO2的對電連接(在本文中及下文中，用作第二輸入及輸出線IO2當中的對應於第一記憶庫群組BG1的線的含義)。
可互補地控制第二輸入及輸出線IO2的對的一對輸入及輸出線的電壓(例如在給定時間週期期間，一個電壓位準可為高位準，且另一電壓位準可為低位準)。在圖5中示出兩對第二輸入及輸出線IO2作為實例，但第二輸入及輸出線IO2的對的數目不受限制。第二輸入及輸出線IO2的對的數目可對應於行選擇線CSL1及行選擇線CSL2的數目。
在一實施例中，開關電路SC可充當將內部輸入及輸出線IIO與第二輸入及輸出線IO2電連接的多工器或將第二輸入及輸出線IO2與內部輸入及輸出線IIO電連接的解多工器。
在一實施例中，開關電路SC可操作為感測放大器。舉例而言，開關電路SC可感測及放大內部輸入及輸出線IIO當中的對應於選定記憶庫的線的信號，以便傳送至第二輸入及輸出線IO2。開關電路SC可感測及放大第二輸入及輸出線IO2的信號，以便傳送至內部輸入及輸出線IIO當中的對應於選定記憶庫的線。開關電路SC可亦稱作「局部感測放大器」。
在一實施例中，第一行選擇線CSL1、第二行選擇線CSL2以及記憶庫選擇信號BS可包括於第二選擇信號SEL2中。
在圖4的半導體記憶體裝置100中，可與開關電路SC類 似地實施全域閘控電路170。回應於第一選擇信號SEL1，全域閘控電路170可將第二輸入及輸出線IO2的對當中的對應於一個記憶庫群組的線對與第三輸入及輸出線IO3的對電連接。全域閘控電路170可充當多工器或解多工器。因此，將省略與全域閘控電路170相關聯的額外描述以避免冗餘。
可互補地控制第三輸入及輸出線IO3的對的一對輸入及輸出線的電壓(例如在給定時間週期期間，一個電壓位準可為高位準，且另一電壓位準可為低位準)。在一實施例中，第三輸入及輸出線IO3的對的數目不受限制。第三輸入及輸出線IO3的對的數目可對應於行選擇線CSL1及行選擇線CSL2的數目或用於傳送資料信號DQ的第二襯墊PAD2的數目。
圖6示出圖4的半導體記憶體裝置100的緩衝電路180的實例。參考圖4及圖6，緩衝電路180可包括第一至第四緩衝器181、緩衝器182、緩衝器183以及緩衝器184。在圖6中示出緩衝電路180包括4個緩衝器181、緩衝器182、緩衝器183以及緩衝器184的實例，但包括於緩衝電路180中的緩衝器的數目不受限制。舉例而言，緩衝器181、緩衝器182、緩衝器183以及緩衝器184的數目可對應於行選擇線CSL1及行選擇CSL2(參考圖5)的數目或用於傳送資料信號DQ的第二襯墊PAD2的數目。在一實施例中，圖6中省略緩衝電路180的與資料選通信號DQS相關聯的組件。
第一至第四緩衝器181、緩衝器182、緩衝器183以及緩衝器184中的每一者可包括輸入及輸出感測放大器IOSA、寫入驅動器WD、第一翻轉電路FC1以及第二翻轉電路FC2。第一翻轉 電路FC1及第二翻轉電路FC2可包括於圖4的翻轉電路(FC)181中。
輸入及輸出感測放大器IOSA可與第三輸入及輸出線IO3的對的對應線對連接。輸入及輸出感測放大器IOSA可放大對應線對的電壓差以產生放大結果，且可基於放大結果輸出具有第一位元值及第二位元值中的一者的資料位元。
第一翻轉電路FC1可接收輸入及輸出感測放大器IOSA的輸出位元信號以及輸出位元信號的反轉位元信號。第一翻轉電路FC1可回應於第一翻轉信號FS1而輸出輸入及輸出感測放大器IOSA的輸出位元信號以及反轉位元信號。第一翻轉電路FC1的輸出可傳送至第二襯墊PAD2的對應襯墊。第一翻轉信號FS1可包括於圖4的翻轉信號FS中。
第二翻轉電路FC2可接收經由第二襯墊PAD2的對應襯墊傳送的位元信號以及接收到的位元信號的反轉位元信號。第二翻轉電路FC2可回應於第二翻轉信號FS2而輸出經由第二襯墊PAD2的對應襯墊接收到的位元信號以及反轉位元信號。第二翻轉電路FC2的輸出可傳送至寫入驅動器WD。第二翻轉信號FS2可包括於圖4的翻轉信號FS中。
寫入驅動器WD可接收第二翻轉電路FC2的輸出。寫入驅動器WD可輸出對應於接收信號的信號(例如互補信號)，例如具有接收到的位元信號的位元值以及接收到的位元信號的反轉位元值的信號。寫入驅動器WD的一對輸出線可與第三輸入及輸出線IO3的對的對應線對連接。
在讀取操作中，輸入及輸出感測放大器IOSA可接收對應 於儲存於對應位元線感測放大器SA中的資料位元的信號(例如互補位元信號)，且可感測及放大接收到的信號以便輸出為輸出位元信號。第一翻轉電路FC1可回應於第一翻轉信號FS1而將輸出位元信號或反轉位元信號輸出至第二襯墊PAD2的對應襯墊。舉例而言，回應於第一翻轉信號FS1，第一翻轉電路FC1可選擇性地反轉儲存於位元線感測放大器SA中的資料位元以便輸出至第二襯墊PAD2的對應襯墊。舉例而言，第一翻轉電路FC1可包括用以反轉資料位元的反相器。
在寫入操作中，第二翻轉電路FC2可接收經由第二襯墊PAD2的對應襯墊傳送的位元信號以及接收到的位元信號的反轉位元信號。第二翻轉電路FC2可回應於第二翻轉電路FC2而將輸出位元信號或反轉位元信號輸出至寫入驅動器WD。舉例而言，回應於第二翻轉信號FS2，第二翻轉電路FC2可選擇性地反轉接收到的位元信號以便輸出至寫入驅動器WD。舉例而言，第二翻轉電路FC2可包括用以反轉位元信號的反相器。
在翻轉操作中，第一翻轉信號FS1及第二翻轉信號FS2可具有不同位準。亦即，第一翻轉電路FC1及第二翻轉電路FC2中的一者可輸出正輸入的信號，且另一者可輸出負輸入的信號。亦即，儲存於位元線感測放大器SA中的資料位元可由第一翻轉電路FC1及第二翻轉電路FC2中的一者反轉。寫入驅動器WD可將反轉資料位元寫入(例如覆寫)於位元線感測放大器SA中。
圖7示出根據本揭露的一實施例的圖4的半導體記憶體裝置100的操作方法的實例。在一實施例中，在圖7中示出基於第二策略P2翻轉侵略者列的資料位元的方法的實例。參考圖2、 圖3、圖4、圖5、圖6以及圖7，在操作S110中，控制邏輯190接收主動命令作為命令CMD。此外，控制邏輯190及位址暫存器130可接收記憶庫群組位址、記憶庫位址以及列位址作為位址ADDR。
回應於主動命令，在操作S120中，列解碼器140選擇儲存單元陣列110的列，使得激活選定列的字元線。列解碼器140可基於記憶庫群組位址選擇記憶庫群組，可基於記憶庫位址選擇選定記憶庫群組的記憶庫中的一者，且可選擇選定記憶庫的列中的一者使得激活選定列的字元線。舉例而言，列解碼器140可將用於接通選擇元件SE的電壓施加至選定字元線。選定記憶庫群組中的選定記憶庫的感測放大器120可感測及儲存(或鎖存)儲存於選定列的儲存單元中的資料位元。
行解碼器150可基於記憶庫群組位址產生第一選擇信號SEL1，且可基於記憶庫位址產生第二選擇信號SEL2中的一些(例如記憶庫選擇信號BS)。基於第一選擇信號SEL1及第二選擇信號SEL2中的一些，對應於選定記憶庫群組的選定記憶庫的內部輸入及輸出線IIO的對可與第三輸入及輸出線IO3的對電連接。
在選定列的儲存單元的資料位元儲存於感測放大器120中之後，可准許對儲存於感測放大器120中的資料位元的存取(例如寫入或讀取存取)。選定列的激活可在由半導體記憶體裝置100的標準定義的時間內完成。
在操作S130中，控制邏輯190判定與選定列相關聯的激活是否集中。舉例而言，控制邏輯190可判定集中激活是否出現於選定列處。在集中激活不出現於選定列處時，半導體記憶體裝 置100可在不執行補償或抑制因集中激活導致的應力或誤差的過程的情況下終止程序。隨後，半導體記憶體裝置100可等待記憶體控制器200的命令CMD及位址ADDR。舉例而言，誤差可為儲存於與出現集中激活的選定列鄰近的列中的資料的改變。
在集中激活出現於選定列處時，半導體記憶體裝置100執行補償或抑制因集中激活導致的應力或誤差的過程。舉例而言，半導體記憶體裝置100可執行操作S140、操作S150以及操作S160。
在操作S140中，半導體記憶體裝置100在控制邏輯190的控制下激活行選擇線(例如CSL)。舉例而言，計數器131可產生行位址。行解碼器150可激活行選擇線當中的對應於由計數器131產生的行位址的行選擇線。
回應於判定行選擇線激活，選定記憶庫群組中的選定記憶庫的位元線中的一些(亦即，儲存單元的行中的一些)可與緩衝電路180電連接。
在操作S150中，翻轉與選定字元線及激活行選擇線相關聯的資料。緩衝電路180的輸入及輸出感測放大器IOSA可判定儲存於對應位元線感測放大器SA中的資料位元。控制邏輯190可藉由使用緩衝電路180的第一翻轉電路FC1及第二翻轉電路FC2中的一者來翻轉資料位元。寫入驅動器WD可將經翻轉資料位元寫入(例如覆寫)於對應位元線感測放大器SA中。
在操作S160中，控制邏輯190判定激活行選擇線是否為最末行選擇線。舉例而言，控制邏輯190可判定是否選擇激活列的所有行選擇線，亦即，是否翻轉所有儲存單元的資料位元。在 激活行選擇線並非最末行選擇線時，計數器131可對當前行位址進行增序(或遞增)計數以產生下一行位址。在操作S140至操作S160中，半導體記憶體裝置100可翻轉(或反轉)與下一行選擇線相關聯的儲存單元的資料位元。
在激活行選擇線為最末行選擇線時，控制邏輯190可儲存執行翻轉操作的列(亦即，激活列)的列位址。在相對於特定列執行一次翻轉操作時，控制邏輯190可儲存特定列的列位址。在相對於特定列再次執行一次翻轉操作時，控制邏輯190可清除或刪除列位址。取決於是否儲存列位址，控制邏輯190可在寫入操作或讀取操作中選擇性地激活第一翻轉信號FS1及/或第二翻轉信號FS2。
作為另一實例，在激活行選擇線為最末行選擇線時，控制邏輯190可將旗標位元(例如翻轉或反轉資訊)儲存於具有與激活列的相關性的儲存器(例如儲存單元或暫存器)中。在相對於特定列執行一次翻轉操作時，控制邏輯190可儲存第一值的旗標位元。在相對於特定列再次執行一次翻轉操作時，控制邏輯190可儲存第二值的旗標位元。第一值不同於第二值。取決於旗標位元是否指示第一值及第二值中的一者，控制邏輯190可在寫入操作或讀取操作中選擇性地激活第一翻轉信號FS1及/或第二翻轉信號FS2。
在一實施例中，控制邏輯190可將旗標位元儲存於內部暫存器或儲存器中。舉例而言，用於經設定為第一值抑或經清除至第二值的列中的每一者的旗標位元可儲存於內部暫存器中。作為另一實例，控制邏輯190可將旗標位元儲存於儲存單元陣列110 的儲存單元中的一些中。舉例而言，控制邏輯190可將對應列的旗標位元儲存於屬於每一列的儲存單元中的至少一者中。
作為另一實例，列解碼器140可包括分別對應於字元線WL的儲存元件，諸如暫存器或鎖存器。列解碼器140可將旗標位元儲存於對應於每一列的儲存元件中。
在處理指示執行翻轉操作的資訊之後，半導體記憶體裝置100可終止補償或抑制因集中激活導致的應力或誤差的過程。
在一實施例中，可緊接在激活選定列之後執行操作S140至操作S160。作為另一實例，可在解除激活選定列時執行操作S140至操作S160。舉例而言，回應於判定自記憶體控制器200接收到用於解除激活激活列的命令(例如預充電命令)，半導體記憶體裝置100可執行操作S140至操作S160且可解除激活激活列。
圖8示出控制邏輯190判定集中激活是否出現於激活列處的過程的實例。參考圖2、圖4以及圖8，在操作S210中，控制邏輯190偵測特定列的激活。舉例而言，回應於判定接收到主動命令作為命令CMD且接收到記憶庫群組位址、記憶庫位址以及列位址作為位址ADDR，控制邏輯190可偵測對應於記憶庫群組位址、記憶庫位址以及列位址的列的激活。
在操作S220中，控制邏輯190增大激活的計數及/或頻率。舉例而言，在鄰近於激活列的列的數目為「1」時，控制邏輯190可相對於激活列管理一個計數及/或一個頻率。在鄰近於激活列的列的數目為「2」時，控制邏輯190可相對於激活列管理對應於兩個相鄰列的兩個計數及/或兩個頻率。用於計算計數及/或頻率的計數器可包括於控制邏輯190中。
舉例而言，計數可指示在相對於相鄰列執行再新操作或激活且接著解除激活相鄰列之後激活且接著解除激活當前選定列的次數。舉例而言，計數可指示在相對於相鄰列執行再新操作或激活且接著解除激活相鄰列之後，接收到主動命令作為命令CMD且接收到當前激活列的位址作為位址ADDR的次數。
頻率可指示在相對於相鄰列執行再新操作或激活且接著解除激活相鄰列之後，在給定時間窗口期間激活且接著解除激活當前選定列的次數。舉例而言，頻率可對應於在給定時間窗口期間增大的計數。給定時間窗口可對應於自激活當前選定列所在之處的時間點(例如當前時間點)之前的過去時間點至當前時間點的週期，與給定時間週期一樣多。
在操作S230中，控制邏輯190判定計數及/或頻率是否達到第一臨限值VTH1。在計數及/或頻率未達到第一臨限值VTH1時，控制邏輯190判定集中激活並未出現於激活列處。隨後，控制邏輯190可終止用於判定與翻轉操作相關聯的集中激活的演算法。
當在操作S230中判定計數及/或頻率達到第一臨限值VTH1時，在操作S240中，控制邏輯190判定集中激活出現於激活列處。在判定集中激活出現於激活列處之後，控制邏輯190可初始化計數及/或頻率。
在一實施例中，回應於判定相對於特定列執行再新操作或激活，控制邏輯190可初始化鄰近於特定列的相鄰列的計數及/或頻率。
如上文所描述，在根據圖3的第二策略P2的第四狀態S4 中，控制邏輯190可藉由比較與激活列相關聯的激活的計數及/或頻率與第一臨限值VTH1來判定集中激活的出現，且可基於判定結果選擇性地翻轉侵略者列中的儲存單元的資料位元。
如在以上描述中，在根據圖3的第一策略P1的第三狀態S3中，控制邏輯190可藉由比較激活列的計數及/或頻率與等於或不同於第一臨限值VTH1的臨限值來判定集中激活的出現，且可基於判定結果相對於受害者列中的儲存單元的資料位元選擇性地執行再新操作。舉例而言，再新操作可包括自受害者列讀取資料位元以及將讀取位元寫入至受害者列。
圖9示出半導體記憶體裝置100判定與翻轉操作及再新操作相關聯的集中激活的過程的實例。參考圖1、圖2、圖3、圖4以及圖9，半導體記憶體裝置100的控制邏輯190可取決於第一策略P1及第二策略P2而一同執行用於侵略者列的翻轉操作及用於受害者列的再新操作。
在操作S310中，控制邏輯190偵測列的激活。可與操作S210一致地執行操作S310。
在操作S320中，控制邏輯190增大激活的第一計數及/或第一頻率以及第二計數及/或第二頻率。第一計數及/或第一頻率可與翻轉操作結合使用。第二計數及/或第二頻率可與再新操作結合使用。可類似於操作S220而執行操作S320。用於計算第一計數及/或第一頻率以及第二計數及/或第二頻率的計數器可包括於控制邏輯190中。
在操作S330中，控制邏輯190比較第一計數及/或第一頻率與第一臨限值VTH1。在第一計數及/或第一頻率未達到第一臨 限值VTH1時，控制邏輯190可省略操作S340且可執行操作S350。在第一計數及/或第一頻率達到第一臨限值VTH1時，控制邏輯190執行操作S340。可類似於操作S230而執行操作S330。
在操作S340中，控制邏輯190判定第一步驟的集中激活是否出現於激活列處。在判定第一步驟的集中激活時，半導體記憶體裝置100可執行翻轉操作。在判定第一步驟的集中激活之後，控制邏輯190可初始化第一計數及/或第一頻率。可類似於操作S240而執行操作S340。
在操作S350中，控制邏輯190比較第二計數及/或第二頻率與第二臨限值VTH2。第二臨限值VTH2可大於第一臨限值VTH1。在第二計數及/或第二頻率未達到第二臨限值VTH2時，控制邏輯190可省略操作S360且可終止用於判定集中激活的演算法。在第二計數及/或第二頻率達到第二臨限值VTH2時，控制邏輯190執行操作S360。
在操作S360中，控制邏輯190判定第二步驟的集中激活是否出現於激活列處。在判定第二步驟的集中激活時，半導體記憶體裝置100可執行再新操作。在判定第二步驟的集中激活之後，控制邏輯190可初始化第一計數及/或第一頻率以及第二計數及/或第二頻率。
在一實施例中，第二臨限值VTH2大於第一臨限值VTH1。半導體記憶體裝置100可回應於激活的次數或頻率達到第一臨限值VTH1而判定第一步驟的集中激活。半導體記憶體裝置100可回應於判定第一步驟的集中激活出現而藉由執行翻轉操作來補償或抑制應力或誤差的累積。
半導體記憶體裝置100可回應於激活的次數或頻率達到第二臨限值VTH2而判定第二步驟的集中激活。半導體記憶體裝置100可回應於判定第二步驟的集中激活出現而藉由執行再新操作來總體上移除應力或誤差的影響。
可由翻轉操作補償或抑制在再新操作之間出現的應力或誤差。因此，與基於圖3的第一策略P1執行受害者列的再新操作的情況相比，在基於圖3的第一策略P1及第二策略P2執行再新操作及翻轉操作兩者的情況下，用於判定與再新操作相關聯的集中激活的參考(例如第二臨限值VTH2)可設定為較大值。
在一實施例中，在連續地激活特定列時，可結合特定列交替地執行翻轉操作及再新操作。在第一計數及/或第一頻率達到第一臨限值VTH1且第二計數及/或第二頻率亦達到第二臨限值VTH2時，可結合特定列執行(或保留)翻轉操作及再新操作。作為另一實例，在第一計數及/或第一頻率達到第一臨限值VTH1且第二計數及/或第二頻率亦達到第二臨限值VTH2時，可省略翻轉操作，且可僅執行再新操作。
圖10示出半導體記憶體裝置100調整用於判定集中激活的參考值(例如第一臨限值VTH1)的過程的實例。參考圖1、圖2、圖4、圖8以及圖10，在操作S410中，控制邏輯190基於如參考圖8所描述的第一臨限值VTH1偵測集中激活。
在操作S420中，控制邏輯190回應於偵測集中激活而增大集中計數。在操作S430中，控制邏輯190判定集中計數是否達到第三臨限值VTH3。在集中計數未達到第三臨限值VTH3時，控制邏輯190可不執行(或可省略)操作S440且可終止用於調整參 考值的演算法。
在集中計數達到第三臨限值VTH3時，在操作S440中，控制邏輯190減小第一臨限值VTH1。亦即，回應於集中激活連續地出現於特定列處(多達第三臨限值VTH3)，半導體記憶體裝置100可減小用作用於判定集中激活(或執行翻轉操作)的判定參考的第一臨限值VTH1。控制邏輯190可回應於集中激活連續地出現於特定列處(多達第三臨限值VTH3)而初始化集中計數。
在一實施例中，控制邏輯190可逐步地減小第一臨限值VTH1。亦即，在集中計數達到第三臨限值VTH3時，控制邏輯190可減小第一臨限值VTH1。在集中計數再次達到第三臨限值VTH3時，控制邏輯190可進一步減小第一臨限值VTH1。
在一實施例中，在鄰近於特定列的相鄰列的數目為2的情況下，控制邏輯190可管理關於特定列的兩個集中計數。在相對於特定列執行再新操作或激活時，控制邏輯190可初始化鄰近於特定列的相鄰列的第一臨限值VTH1及集中計數。
圖11示出半導體記憶體裝置100在基於圖3的第二策略P2相對於侵略者列執行翻轉操作時執行寫入操作的過程的實例。參考圖1、圖2、圖3、圖4、圖6以及圖11，在操作S510中，半導體記憶體裝置100接收寫入命令作為命令CMD且接收寫入資料作為資料信號DQ。
在一實施例中，可在激活特定列之後接收到寫入命令及寫入資料。可與作為位址ADDR的行位址一起接收到寫入命令及寫入資料。
在操作S520中，控制邏輯190判定激活列的翻轉資訊是 否指示翻轉。在激活列的翻轉資訊指示翻轉時，儲存於感測放大器120中的資料位元可處於翻轉狀態中。在操作S530中，控制邏輯190翻轉(或反轉)寫入資料且儲存經翻轉寫入資料。控制邏輯190可控制第二翻轉信號FS2，使得緩衝電路180的第二翻轉電路FC2輸出反轉位元信號。亦即，半導體記憶體裝置100可翻轉寫入資料，且可將經翻轉資料儲存(例如覆寫)於感測放大器120的資料位元當中的對應於行位址的資料位元上。
在激活列的翻轉資訊不指示翻轉時，儲存於感測放大器120中的資料位元可處於正常狀態中，而非翻轉狀態中。在操作S540中，控制邏輯190在不執行翻轉的情況下儲存寫入資料。控制邏輯190可控制第二翻轉信號FS2，使得緩衝電路180的第二翻轉電路FC2輸出位元信號。亦即，半導體記憶體裝置100可將寫入資料儲存(例如覆寫)於感測放大器120的資料位元當中的對應於行位址的資料位元上(無需翻轉操作)。
儲存於感測放大器120中的資料可在激活列解除激活時寫入於儲存單元中。亦即，半導體記憶體裝置100可基於翻轉資訊選擇性地反轉寫入資料，且可將寫入資料(或反轉寫入資料)寫入(例如覆寫)於儲存單元中。
圖12示出半導體記憶體裝置100在基於圖3的第二策略P2相對於侵略者列執行翻轉操作時執行讀取操作的過程的實例。參考圖1、圖2、圖3、圖4、圖6以及圖12，在操作S610中，半導體記憶體裝置100接收讀取命令作為命令CMD。在一實施例中，可在特定列激活之後接收到讀取命令。可與作為位址ADDR的行位址一起接收到讀取命令。
在操作S620中，控制邏輯190判定激活列的翻轉資訊是否指示翻轉。在激活列的翻轉資訊指示翻轉時，儲存於感測放大器120中的資料位元可處於翻轉狀態中。在操作S630中，翻轉(或反轉)及輸出讀取資料位元。控制邏輯190可控制第一翻轉信號FS1，使得緩衝電路180的第一翻轉電路FC1輸出反轉位元信號。亦即，半導體記憶體裝置100可翻轉儲存於感測放大器120中的資料位元當中的對應於行位址的資料位元，且可輸出經翻轉資料位元作為資料信號DQ。
在激活列的翻轉資訊不指示翻轉時，儲存於感測放大器120中的資料位元可處於正常狀態中，而非翻轉狀態中。在操作S640中，讀取資料位元在不翻轉或反轉的情況下輸出。控制邏輯190可控制第一翻轉信號FS1，使得緩衝電路180的第一翻轉電路FC1輸出位元信號。亦即，半導體記憶體裝置100可輸出儲存於感測放大器120中的資料位元當中的對應於行位址的資料位元作為資料信號DQ。
亦即，半導體記憶體裝置100可基於翻轉資訊選擇性地反轉讀取資料，以便作為資料信號DQ輸出。
圖13示出根據本揭露的一實施例的半導體記憶體裝置100a。參考圖1、圖2、圖3、圖5以及圖13，半導體記憶體裝置100a可包括第一記憶庫群組BG1至第四記憶庫群組BG4。第一記憶庫群組BG1至第四記憶庫群組BG4中的每一者可包括第一記憶庫B1至第四記憶庫B4。第一記憶庫B1至第四記憶庫B4中的每一者可包括儲存單元陣列110及感測放大器120。
半導體記憶體裝置100可更包括：位址暫存器130；列解 碼器140；行解碼器150；第一至第四局部閘控電路161、局部閘控電路162、局部閘控電路163以及局部閘控電路164；全域閘控電路170；緩衝電路180；以及控制邏輯190。
除了翻轉電路(FC)121設置於感測放大器120中以外，半導體記憶體裝置100a的組態及操作可與圖4的半導體記憶體裝置100的組態及操作一致。因此，將省略額外描述以避免冗餘。在第一記憶庫群組BG1至第四記憶庫群組BG4的第一記憶庫B1至第四記憶庫B4中的每一者中，感測放大器120可包括翻轉電路121。
圖14示出圖13的半導體記憶體裝置100a的操作方法的實例。在一實施例中，在圖14中示出基於第二策略P2翻轉侵略者列的資料位元的方法的實例。參考圖2、圖3、圖5、圖6、圖13以及圖14，在操作S710中，控制邏輯190接收主動命令作為命令CMD。此外，控制邏輯190及位址暫存器130可接收記憶庫群組位址、記憶庫位址以及列位址作為位址ADDR。
回應於主動命令，在操作S720中，列解碼器140選擇儲存陣列單元110的列中的一者，使得激活選定列的字元線。列解碼器140可基於記憶庫群組位址選擇記憶庫群組，可基於記憶庫位址選擇選定記憶庫群組的記憶庫中的一者，且可選擇選定記憶庫的列中的一者使得激活選定列的字元線。
在操作S730中，控制邏輯190判定與選定列相關聯的激活是否集中。舉例而言，控制邏輯190可判定集中激活是否出現於選定列處。在集中激活不出現於選定列處時，半導體記憶體裝置100可在不執行補償或抑制因集中激活導致的應力或誤差的過 程的情況下終止程序。隨後，半導體記憶體裝置100可等待記憶體控制器200的命令CMD及位址ADDR。
在集中激活出現於選定列處時，半導體記憶體裝置100可執行補償或抑制因集中激活導致的應力或誤差的過程。舉例而言，半導體記憶體裝置100可執行操作S740。操作S710、操作S720以及操作S730可與操作S110、操作S120以及操作S130一致。
在集中激活出現於選定列處時，在操作S740中，控制邏輯190可翻轉資料位元。控制邏輯190可藉由使用感測放大器120的第一翻轉電路FC1及第二翻轉電路FC2中的一者來翻轉資料位元。控制邏輯190可儲存激活列的翻轉資訊。
比較圖4的半導體記憶體裝置100與圖13的半導體記憶體裝置100a，圖13的半導體記憶體裝置100a可針對位元線感測放大器的對或行選擇電晶體CST的對中的每一者包括第一翻轉電路FC1及第二翻轉電路FC2。因此，可同時翻轉儲存於感測放大器120中的所有資料位元。
在一實施例中，可修改半導體記憶體裝置100，使得針對內部輸入及輸出線IIO的對中的每一者或針對第二輸入及輸出線IO2的對中的每一者設置第一翻轉電路FC1及第二翻轉電路FC2。
圖15示出記憶體系統10的操作方法的實例。參考圖1及圖15，在操作S810中，記憶體控制器200將主動命令ACT及列位址RA傳輸至半導體記憶體裝置100。在操作S820中，半導體記憶體裝置100激活對應於列位址RA的列。
在操作S830中，記憶體控制器200判定集中激活CA是 否出現。舉例而言，記憶體控制器200可基於參考圖8及圖9所描述的方法判定集中激活CA是否出現。在集中激活CA未出現時，記憶體控制器200可終止補償或抑制因集中激活CA導致的應力或誤差的過程。
在集中激活CA出現時，在操作S840中，記憶體控制器200將翻轉命令FLIP傳輸至半導體記憶體裝置100。在操作S850中，回應於翻轉命令FLIP，半導體記憶體裝置100翻轉激活列的資料位元。
與圖7或圖14的方法相比，集中激活CA的判定可由記憶體控制器200執行。翻轉資訊可由半導體記憶體裝置100管理。如參考圖11及圖12所描述，半導體記憶體裝置100可基於翻轉資訊選擇性地反轉資料位元，且可執行寫入操作或讀取操作。
作為另一實例，翻轉資訊亦可由記憶體控制器200管理。半導體記憶體裝置100可回應於翻轉命令FLIP而執行翻轉操作，且可在寫入操作或讀取操作中不翻轉資料位元。記憶體控制器200可基於翻轉資訊翻轉寫入資料以便傳輸至半導體記憶體裝置100，或可基於翻轉資訊翻轉自半導體記憶體裝置100傳送的資料。
圖16示出根據本揭露的一實施例的電子裝置1000的實例。參考圖16，電子裝置1000可包括主處理器1100、觸控面板1200、觸控驅動器積體電路(touch driver ntegrated circuit；TDI)1202、顯示面板1300、顯示驅動器積體電路(display driver integrated circuit；DDI)1302、系統記憶體1400、儲存裝置1500、音訊處理器1600、通信區塊1700、影像處理器1800以及使用者介面1900。在一實施例中，電子裝置1000可為各種電子裝置中的 一者，諸如個人電腦、膝上型電腦、伺服器、工作台、攜帶型通信終端機、個人數位助理(personal digital assistant；PDA)、攜帶型媒體播放器(portable media player；PMP)、數位攝影機、智慧型手機、平板電腦以及可穿戴裝置。
主處理器1100可控制電子裝置1000的總體操作。主處理器1100可控制/管理電子裝置1000的組件的操作。主處理器1100可出於操作電子裝置1000的目的執行各種操作。觸控面板1200可組態成在觸控驅動器積體電路1202控制下感測來自使用者的觸控輸入。顯示面板1300可組態成在顯示驅動器積體電路1302的控制下顯示影像資訊。
系統記憶體1400可儲存用於電子裝置1000的操作中的資料。舉例而言，系統記憶體1400可包括揮發性記憶體，諸如靜態隨機存取記憶體(static random access memory；SRAM)、動態RAM(dynamic RAM；DRAM)或同步DRAM(synchronous DRAM；SDRAM)，及/或非揮發性記憶體，諸如相變RAM(phase change RAM；PRAM)、磁阻RAM(magneto-resistive RAM；MRAM)、電阻性RAM(resistive RAM；ReRAM)或鐵電RAM(ferroelectric RAM；FRAM)。
儲存裝置1500可在不管是否供電的情況下儲存資料。舉例而言，儲存裝置1500可包括各種非揮發性記憶體中的至少一者，諸如快閃記憶體、PRAM、MRAM、ReRAM以及FRAM。舉例而言，儲存裝置1500可包括電子裝置1000的嵌入式記憶體及/或可移除記憶體。
音訊處理器1600可藉由使用音訊信號處理器1610來處 理音訊信號。音訊處理器1600可經由麥克風1620接收音訊輸入或可經由揚聲器1630提供音訊輸出。通信區塊1700可經由天線1710與外部裝置/系統交換信號。通信區塊1700的收發器1720及調變器/解調器(MODEM)1730可遵守各種無線通信協定中的至少一者處理與外部裝置/系統交換的信號：長期演進(long term evolution；LTE)、微波存取全球互通(worldwide interoperability for microwave access；WiMax)、全球行動通信系統(global system for mobile communication；GSM)、分碼多重存取(code division multiple access；CDMA)、藍芽(Bluetooth)、近場通信(near field communication；NFC)、無線保真(wireless fidelity；Wi-Fi)以及射頻辨別(radio frequency identification；RFID)。
影像處理器1800可經由透鏡1810接收光。包括於影像處理器1800中的影像裝置1820及影像信號處理器(image signal processor；ISP)1830可基於接收到的光產生關於外部物件的資訊。使用者介面1900可包括除觸控面板1200、顯示面板1300、音訊處理器1600以及影像處理器1800以外的能夠與使用者交換資訊的介面。使用者介面1900可包括鍵盤、滑鼠、印表機、投影機、各種感測器、人體通信裝置等。
電子裝置1000可更包括功率管理IC(power management IC；PMIC)1010、電池1020以及功率連接器1030。功率管理IC 1010可利用自電池1020供應的功率或自功率連接器1030供應的功率產生內部功率，且可將內部功率提供至主處理器1100、觸摸面板1200、觸摸驅動器積體電路(TDI)1202、顯示面板1300、顯示驅動器積體電路(DDI)1302、系統記憶體1400、儲存裝置 1500、音訊處理器1600、通信區塊1700、影像處理器1800以及使用者介面1900。
電子裝置1000可包括參考圖1至圖15所描述的半導體記憶體裝置100或記憶體系統10。舉例而言，本揭露的半導體記憶體裝置100或記憶體系統10可藉由系統記憶體1400實施。作為另一實例，半導體記憶體裝置100或記憶體系統10可藉由觸控驅動器積體電路1202、顯示驅動器積體電路1302、儲存裝置1500、音訊信號處理器1610、MODEM 1730、影像信號處理器1830及/或使用者介面1900的記憶體實施。
在上述實施例中，藉由使用術語「第一」、「第二」、「第三」等描述根據本揭露的組件。然而，術語「第一」、「第二」、「第三」等可用於將組件彼此區分且不限制本揭露。舉例而言，術語「第一」、「第二」、「第三」等無需涉及任何形式的次序或數值含義。
在上述實施例中，藉由使用區塊參考根據本揭露的實施例的組件。區塊可藉由以下來實施：各種硬體裝置，諸如積體電路、特殊應用IC(application specific IC；ASIC)、場可程式化閘陣列(field programmable gate array；FPGA)以及複雜可程式化邏輯裝置(complex programmable logic device；CPLD)；於硬體裝置中驅動的韌體；軟體，諸如應用程式；或硬件裝置與軟體的組合。此外，區塊可包括藉由積體電路中的半導體元件來實施的電路或登記為知識產權(intellectual property；IP)的電路。
根據本揭露，回應於集中地激活特定列的儲存單元，可翻轉儲存於特定列的儲存單元中的資料位元。因此，提供能夠補償或抑制來自特定列中的儲存單元的集中激活的應力的方法及半 導體記憶體裝置，以及包括其的記憶體控制器的操作方法。
在已參考本揭露的實施例來描述本揭露時，所屬領域中具有通常知識者將顯而易見，在不脫離如以下申請專利範圍中所闡述的本揭露的精神及範圍的情況下，可對本揭露進行各種改變及修改。
10:記憶體系統
100:半導體記憶體裝置
200:記憶體控制器
ADDR:位址
CK:時脈信號
CMD:命令
CS1:第一控制信號
CS2:第二控制信號
DQ:資料信號
DQS:資料選通信號

Claims (20)

  1. 一種存取配置成列及行的儲存單元的方法，所述方法包括：激活所述儲存單元的所述列中的侵略者列；以及回應於判定集中激活(activation)出現於所述侵略者列處而翻轉儲存於所述侵略者列的所述儲存單元中的資料位元。
  2. 如請求項1所述的方法，其中回應於判定所述集中激活出現於所述侵略者列處而翻轉儲存於所述侵略者列的所述儲存單元中的所述資料位元包括：回應於判定激活所述侵略者列的次數或激活所述侵略者列所在之處的頻率達到臨限值而翻轉儲存於所述侵略者列的所述儲存單元中的所述資料位元。
  3. 如請求項2所述的方法，更包括：回應於判定所述集中激活連續地出現於所述侵略者列處而減小所述臨限值。
  4. 如請求項3所述的方法，更包括：回應於判定儲存於所述侵略者列中的相鄰列中的至少一者的所述儲存單元中的資料位元再新而將所述臨限值初始化至初始值。
  5. 如請求項2所述的方法，更包括：回應於判定儲存於所述侵略者列中的相鄰列中的至少一者的所述儲存單元中的資料位元再新而初始化激活所述侵略者列的所述次數或激活所述侵略者列所在之處的所述頻率。
  6. 如請求項1所述的方法，更包括： 回應於判定所述集中激活出現於所述侵略者列處而再新儲存於鄰近於所述侵略者列的相鄰列的所述儲存單元中的資料位元。
  7. 如請求項1所述的方法，其中回應於判定所述集中激活出現於所述侵略者列處而翻轉儲存於所述侵略者列的所述儲存單元中的所述資料位元包括：回應於判定所述集中激活連續地出現於所述侵略者列處，交替地執行翻轉儲存於所述侵略者列的所述儲存單元中的所述資料位元的操作及再新儲存於鄰近於所述侵略者列的相鄰列的所述儲存單元中的資料位元的操作。
  8. 如請求項1所述的方法，更包括：儲存所述侵略者列的所述儲存單元中所儲存的所述資料位元的所指示的所述資料位元是否歸因於所述翻轉而反轉的資訊。
  9. 如請求項8所述的方法，更包括：接收與所述侵略者列的所述儲存單元中的至少一些相關聯的寫入命令及寫入資料；以及基於所述資訊選擇性地反轉所述寫入資料以便寫入於所述儲存單元中的所述至少一些中。
  10. 如請求項8所述的方法，更包括：接收與所述侵略者列的所述儲存單元中的至少一些相關聯的讀取命令；自所述儲存單元中的所述至少一些讀取資料；以及基於所述資訊選擇性地反轉及輸出所讀取的所述資料。
  11. 一種半導體記憶體裝置，包括：襯墊，組態成與外部裝置連接； 儲存單元陣列，包括配置成列及行的儲存單元；感測放大器，經由位元線與所述儲存單元的所述行連接；列解碼器，經由字元線與所述儲存單元的所述列連接；緩衝電路，連接於所述感測放大器與所述襯墊之間；以及控制邏輯，其中，回應於判定接收到主動(active)命令，所述列解碼器激活所述儲存單元的所述列中的一者，且所述感測放大器儲存所激活的所述列的所述儲存單元的資料位元，且其中，回應於判定集中激活出現於所激活的侵略者列處，所述控制邏輯控制所述半導體記憶體裝置，使得對所激活的所述侵略者列的所述儲存單元的所述資料位元執行翻轉，所述資料位元儲存於所述感測放大器中。
  12. 如請求項11所述的半導體記憶體裝置，其中所述控制邏輯儲存指示所激活的所述侵略者列的所述儲存單元的所述資料位元中的哪些歸因於所述翻轉而反轉的資訊。
  13. 如請求項12所述的半導體記憶體裝置，其中，回應於判定接收到寫入命令及寫入資料，所述控制邏輯控制所述半導體記憶體裝置，使得基於所述資訊選擇性地反轉所述寫入資料且經選擇性地反轉的所述寫入資料覆寫於儲存於所述感測放大器中的資料位元中的至少一些上。
  14. 如請求項12所述的半導體記憶體裝置，其中，回應於判定接收到讀取命令，所述控制邏輯控制所述半導體記憶體裝置，使得所述感測放大器或所述緩衝電路基於所述資訊反轉及輸出儲存於所述感測放大器中的資料位元中的至少一些。
  15. 如請求項11所述的半導體記憶體裝置，其中，回應於判定所述集中激活出現於所激活的所述侵略者列處，所述列解碼器及所述感測放大器相對於鄰近於所激活的所述侵略者列的相鄰列執行再新操作。
  16. 如請求項11所述的半導體記憶體裝置，其中，回應於判定所述集中激活連續地出現於所激活的所述侵略者列處，所述控制邏輯控制所述半導體記憶體裝置，以便交替地執行翻轉所激活的所述侵略者列的所述儲存單元的所述資料位元的翻轉操作及鄰近於所激活的所述侵略者列的相鄰列的所述儲存單元的再新操作。
  17. 如請求項11所述的半導體記憶體裝置，其中，回應於判定激活所激活的所述侵略者列的次數或激活所激活的所述侵略者列所在之處的頻率，所述控制邏輯偵測所述集中激活出現。
  18. 一種記憶體系統，包括：半導體記憶體裝置，包括配置成列及行的儲存單元；以及記憶體控制器，組態成將列位址及主動命令傳輸至所述半導體記憶體裝置，其中所述半導體記憶體裝置回應於所述主動命令而激活所述儲存單元的所述列當中的對應於所述列位址的所述列，且其中所述半導體記憶體裝置回應於判定集中激活出現於所激活的侵略者列處而翻轉儲存於所激活的所述侵略者列的所述儲存單元中的資料位元。
  19. 如請求項18所述的記憶體系統，其中，回應於在翻轉儲存於所激活的所述侵略者列的所述儲存單元中的所述資料位 元之後自所述記憶體控制器接收讀取命令，所述半導體記憶體裝置再次翻轉經翻轉的所述資料位元以便輸出至所述記憶體控制器。
  20. 如請求項18所述的記憶體系統，其中，回應於在翻轉儲存於所激活的所述侵略者列的所述儲存單元中的所述資料位元之後自所述記憶體控制器接收寫入命令，所述半導體記憶體裝置翻轉寫入資料以便覆寫於經翻轉的所述資料位元上。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150363264A1 (en) * 2014-06-16 2015-12-17 Lsi Corporation Cell-to-cell program interference aware data recovery when ecc fails with an optimum read reference voltage
US20180307434A1 (en) * 2017-04-25 2018-10-25 Texas Instruments Incorporated Bitflip Security Attack Protection
US20200012600A1 (en) * 2018-07-04 2020-01-09 Koninklijke Philips N.V. Computing device with increased resistance against rowhammer attacks
TW202131325A (zh) * 2019-12-23 2021-08-16 美商美光科技公司 在記憶體裝置中基於計數器之讀取

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150363264A1 (en) * 2014-06-16 2015-12-17 Lsi Corporation Cell-to-cell program interference aware data recovery when ecc fails with an optimum read reference voltage
US20180307434A1 (en) * 2017-04-25 2018-10-25 Texas Instruments Incorporated Bitflip Security Attack Protection
US20200012600A1 (en) * 2018-07-04 2020-01-09 Koninklijke Philips N.V. Computing device with increased resistance against rowhammer attacks
TW202131325A (zh) * 2019-12-23 2021-08-16 美商美光科技公司 在記憶體裝置中基於計數器之讀取

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