TWI727896B - 用於在記憶體模組中累積並且儲存字線之各自的存取次數的方法以及設備 - Google Patents

用於在記憶體模組中累積並且儲存字線之各自的存取次數的方法以及設備 Download PDF

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Abstract

本發明提供一種用於在一記憶體模組中累積並且儲存複數個字線之各自的存取次數的方法以及設備。該方法可包含：於該記憶體模組中之一記憶體庫內，提供耦接至該複數個字線的複數個超凡儲存細胞；以及利用該複數個超凡儲存細胞累積並儲存該複數個字線之該各自的存取次數，其中在該複數個超凡儲存細胞中之多組超凡儲存細胞分別對應於該複數個字線。

Description

用於在記憶體模組中累積並且儲存字線之各自的存取次數的 方法以及設備
本發明是關於記憶體管理，尤指一種用於在一記憶體模組中累積並且儲存複數個字線(word line)之各自的存取次數的方法以及設備(apparatus)，例如藉助於該記憶體模組的局部記憶體架構。
依據相關技術，記憶體諸如動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)可用來儲存使用者資料。當需要偵測字線存取次數時，會發生某些問題。例如，由於在記憶體中會有上千個字線，實現分別和這上千個字線對應的上千個計數器通常會增加相關成本，尤其，這上千個計數器在一晶片組中會佔用某個比例(例如百分比)的晶片面積。由於儲存容量會隨著研究/發展的過程而越來越大，因此字線的總數也會增加，導致上述問題變得更嚴重。因此，需要一種新穎的方法以及相關架構，以在沒有副作用或較不會帶來副作用的情況下解決上述問題。
本發明之一目的在於提供一種用於在一記憶體模組(例如動態隨機存取記憶體)中累積並且儲存複數個字線之各自的存取次數的方法以及設備，以解決上述問題。
本發明至少一實施例提供一種用於在一記憶體模組中累積並且儲存複數個字線之各自的存取次數的設備。該設備可包含一記憶體庫(bank)，該記憶體庫是位於該記憶體模組中，以及該記憶體庫可包含耦接至該複數個字線的複數個超凡(extraordinary)儲存細胞(cell)。該記憶體庫可用來為一主機系統(host system)儲存資料，以及該複數個超凡儲存細胞可用來累積並儲存該複數個字線之該各自的存取次數，其中在該複數個超凡儲存細胞中之多組超凡儲存細胞可分別對應於該複數個字線。尤其，該記憶體庫可另包含耦接至該複數個超凡儲存細胞的一計數器、以及包含有至少一控制電路(例如一或多個控制電路)的一字線存取次數控制單元，其中該字線存取次數控制單元是耦接至該計數器。該計數器可用來進行計數，以及該字線存取次數控制單元可用來控制該設備的運作。例如，因應該複數個字線的任一字線被存取，該字線存取次數控制單元控制該計數器輸出在所述任一字線上的一組超凡儲存細胞中的一組位元資訊；該計數器更新該組位元資訊所指出的一計數值以產生一更新後計數值；以及該字線存取次數控制單元觸發將用以指出該更新後計數值的一組更新後位元資訊寫回在所述任一字線上的該組超凡儲存細胞，以作為所述任一字線的一存取次數的一更新後數值。
除了以上設備外，本發明亦提供用於在一記憶體模組中累積並且儲存複數個字線之各自的存取次數的方法。該方法可包含：於該記憶體模組中之一記憶體庫內，提供耦接至該複數個字線的複數個超凡儲存細胞；以及利用該複數個超凡儲存細胞累積並儲存該複數個字線之該各自的存取次數，其中在該複數個超凡儲存細胞中之多組超凡儲存細胞分別對應於該複數個字線。尤其，該方法可另包含：因應該複數個字線的任一字線被存取，讀出在所述任一字線上的一組超凡儲存細胞中的一組位元資訊，其中位於該記憶體模組中之該記憶體庫包含該複數個超凡儲存細胞，而該複數個超凡儲存細胞包含有該組超凡儲 存細胞；利用一計數器更新該組位元資訊所指出的一計數值以產生一更新後計數值；以及將用以指出該更新後計數值的一組更新後位元資訊寫回在所述任一字線上的該組超凡儲存細胞，以作為所述任一字線的一存取次數的一更新後數值。
本發明的方法以及相關設備能確保該記憶體模組能在各種情況下妥善地運作，並且能在該記憶體模組的日常使用的期間同時產生或更新字線存取次數。另外，實現本發明的實施例不會大幅地增加成本。因此，相關技術的問題能被解決，且整體成本不會增加太多。相較於相關技術，本發明能在沒有副作用或較不會帶來副作用的情況下提升整體效能。
100:記憶體模組
110:記憶體庫
110SC:儲存細胞
110A:普通儲存細胞
110B:超凡儲存細胞
WL<0>,WL<1>,WL<2>~WL<K-2>,WL<K-1>:字線
112:M位元普通頁面緩衝器
113:WAC控制單元
114:N位元超凡頁面緩衝器
116:N位元計數器
PB_EN:頁面緩衝致能訊號
REFS_EN:自我刷新致能訊號
REFA_EN:自動刷新致能訊號
BANK_EN:庫致能訊號
200:記憶體模組
201:中央控制單元
202:字線解碼器
203:行選擇線解碼器
205:存取電路
205R:讀取資料路徑
205W:寫入資料路徑
210,220~280
210SC,220SC~280SC
212,222~282:M位元普通頁面緩衝器
213,223~283:WAC控制單元
214,224~284:N位元超凡頁面緩衝器
216,226~286:N位元計數器
BANK_EN0,BANK_EN1~BANK_EN7:庫致能訊號
PB_EN0,PB_EN1~PB_EN7:頁面緩衝致能訊號
WL:字線
CSL:行選擇線
MDQ:主資料線
DQ:外部資料線
S10,S12,S20A,S20B,S30,S32,S34,S35,S40A,S40B,S42,S50:步驟
PRE:預充電指令
REFS:自我刷新指令
REFSX:離開自我刷新指令
REFA:自動刷新指令
ACT:激活指令
READ:讀取指令
WRITE:寫入指令
第1圖為依據本發明一實施例之用於在一記憶體模組中累積並且儲存複數個字線之各自的存取次數的設備的示意圖。
第2圖為依據本發明一實施例繪示之採用第1圖所示之記憶體模組的架構的記憶體模組。
第3圖為依據本發明一實施例之用於在一記憶體模組中累積並且儲存複數個字線之各自的存取次數的方法的工作流程。
第4圖依據本發明一實施例繪示第2圖所示之記憶體模組的針對多個普通儲存細胞的狀態圖。
第5A圖依據本發明一實施例繪示第2圖所示之記憶體模組的針對多個超凡儲存細胞的狀態圖。
第5B圖繪示在第5A圖所示之狀態圖中之針對自我刷新的某些實施細節。
第5C圖繪示在第5A圖所示之狀態圖中之針對自動刷新的某些實施細節。
第1圖為依據本發明一實施例之用於在一記憶體模組100(例如動態隨機存取記憶體)中累積並且儲存複數個字線(word line,WL)之各自的存取次數的設備的示意圖，其中該設備可包含記憶體模組100的至少一部分(例如一部分或全部)。例如，該設備可包含記憶體模組100的局部記憶體架構。又例如，該設備可包含該局部記憶體架構與相關控制機制的組合。再舉一例，該設備可包含整個記憶體模組100。
如第1圖所示，記憶體模組100可包含至少一記憶體庫(例如一或多個記憶體庫)諸如記憶體庫110。記憶體庫110可包含複數個儲存細胞110SC諸如包含有(K * M)個普通(ordinary)儲存細胞110A與(K * N)個超凡(extraordinary)儲存細胞110B的(K *(M+N))個儲存細胞(例如K、M及N可分別代表正整數)，並且包含複數個位元線(bit line,BL)諸如包含有M個普通位元線與N個超凡位元線的(M+N)個位元線，並且可另包含一普通頁面緩衝器諸如M位元普通頁面緩衝器112、一超凡頁面緩衝器諸如N位元超凡頁面緩衝器114、一計數器諸如N位元計數器116、以及包含有至少一控制電路(例如一或多個控制電路)的字線存取次數(WL access count,WAC)控制單元113(可簡稱為WAC控制單元113)，其中複數個儲存細胞110SC(例如(K * M)個普通儲存細胞110A與(K * N)個超凡儲存細胞110B)是分別耦接至該複數個字線諸如K個字線{WL<0>,WL<1>,WL<2>,...,WL<K-2>,WL<K-1>}以及該複數個位元線諸如該(M+N)個位元線，以及該M個普通位元線以及該N個超凡位元線是分別耦接至(K * M)個普通儲存細胞110A與(K * N)個超凡儲存細胞110B。(K * M)個普通儲存細胞110A可分別位於K個字線{WL<0>,WL<1>,...,WL<K-1>}與該M個普通位元線的交會處，以及(K * N)個超凡儲存細胞110B可分別位於K個字線{WL<0>,WL<1>,..., WL<K-1>}與該N個超凡位元線的交會處。另外，該普通頁面緩衝器以及該超凡頁面緩衝器可藉由分別耦接至對應的位元線的感測放大器的方式來實施。例如，該普通頁面緩衝器諸如M位元普通頁面緩衝器112可包含分別電性連接至該M個普通位元線的多個感測放大器(例如位元線感測放大器(BL sense amplifier,BLSA))，以及該超凡頁面緩衝器諸如N位元超凡頁面緩衝器114可包含分別電性連接至該N個超凡位元線的多個感測放大器(例如位元線感測放大器)。
該記憶體庫110可用來為一主機系統(未顯示)儲存資料，以及包含有記憶體庫110的記憶體模組100可被安裝在該主機系統中。該主機系統的例子可包含(但不限於)多功能行動電話、平板電腦、個人電腦諸如桌上型電腦及膝上型電腦。另外，該計數器諸如N位元計數器116可用來進行計數，以及WAC控制單元113可用來控制上述設備的運作。尤其，(K * M)個普通儲存細胞110A的至少一部分(例如一部分或全部)可用來儲存資料(例如該主機系統的系統資料、該主機系統的使用者的使用者資料等)，以及(K * N)個超凡儲存細胞110B可用來累積並且儲存該複數個字線(例如K個字線{WL<0>,WL<1>,...,WL<K-1>})之各自的存取次數。
依據本實施例，該M個普通位元線以及K個字線{WL<0>,WL<1>,...,WL<K-1>}可用來控制(K * M)個普通儲存細胞110A的存取，以及該N個超凡位元線以及K個字線{WL<0>,WL<1>,...,WL<K-1>}可用來控制(K * N)個超凡儲存細胞110B的存取，其中記憶體模組100可透過該普通頁面緩衝器諸如M位元普通頁面緩衝器112自(K * M)個普通儲存細胞110A取得資料，以供被輸出至該主機系統，並且可透過該超凡頁面緩衝器諸如N位元超凡頁面緩衝器114自(K * N)個超凡儲存細胞110B取得該複數個字線之各自的存取次數，以供被更新(update)或輸出至該主機系統。如第1圖所示，在(K * N)個超凡儲存細胞110中的多組超凡儲存細胞(諸如K列(row)超凡儲存細胞)可分別對應於該複數個字線諸如 K個字線{WL<0>,WL<1>,...,WL<K-1>}，並且可分別因應在(K * M)個普通儲存細胞110A中的K列普通儲存細胞的存取(例如透過K個字線{WL<0>,WL<1>,WL<2>,...,WL<K-2>,WL<K-1>}的存取)來運作。基於第1圖所示之架構，記憶體模組100能在各種情況下妥善地運作，並且能在記憶體模組100的日常使用的期間同時產生或更新該複數個字線之各自的存取次數，尤其是以在一活躍(active)字線上的某列普通儲存細胞的存取來產生或更新該活躍字線的存取次數。
相較於對應普通運作(例如儲存、存取、及緩衝資料的運作)的(K * M)個普通儲存細胞110A、該M個普通位元線、以及該普通頁面緩衝器諸如M位元普通頁面緩衝器，(K * N)個超凡儲存細胞110B、該N個超凡位元線、以及該超凡頁面緩衝器諸如N位元超凡頁面緩衝器114可對應超凡運作。
如第1圖所示，WAC控制單元113可接收一組致能(enable)訊號諸如庫致能訊號BANK_EN、自動刷新(refresh)致能訊號REFA_EN以及自我刷新致能訊號REFS_EN，分別供選擇性地致能(或除能(disable))記憶體庫110、記憶體庫110的自動刷新模式以及記憶體庫110的自我刷新模式，並且該普通頁面緩衝器諸如M位元普通頁面緩衝器112以及該超凡頁面緩衝器諸如N位元超凡頁面緩衝器114可接收相同的致能訊號諸如頁面緩衝致能訊號PB_EN，以供選擇性地致能(或除能)這些頁面緩衝器，其中該計數器諸如N位元計數器116可在WAC控制單元113的控制下運作。為便於理解，第2圖為依據本發明一實施例繪示之採用第1圖所示之記憶體模組100的架構的記憶體模組200。例如，第1圖所示之記憶體庫110可代表記憶體模組200的多個記憶體庫中之任一記憶體庫(例如每一記憶體庫)，第1圖所示之庫致能訊號BANK_EN可代表一對應的庫致能訊號諸如第2圖所示之庫致能訊號BANK_EN0、BANK_EN1、...及BANK_EN7的其中一者，以供選擇性地致能(或除能)記憶體模組200的該多個記憶體庫中之 上述任一記憶體庫，以及第1圖所示之頁面緩衝致能訊號PB_EN可代表一對應的頁面緩衝致能訊號諸如第2圖所示之頁面緩衝致能訊號PB_EN0、PB_EN1、...及PB_EN7的其中一者，以供致能(或除能)在上述任一記憶體庫中之對應的普通與超凡頁面緩衝器。記憶體模組200的某些實施細節會在後續段落說明。
第3圖為依據本發明一實施例之用於在一記憶體模組中累積並且儲存複數個字線之各自的存取次數的方法的工作流程。該方法可被應用於第1圖所示之架構，並且說明如下。
在步驟S10中，記憶體模組100可利用記憶體庫100為該主機系統儲存資料(例如系統資料、使用者資料等)。
在步驟S12中，記憶體模組100(例如WAC控制單元113)可判斷是否該複數個字線中之任一字線(例如K個字線{WL<0>,WL<1>,...,WL<K-1>}中之字線WL<k>，其中「k」可代表落在區間[0,K-1]內的整數)被存取。若是，進入步驟S20A；若否，重新進入步驟S12。這個字線可作為上述之活躍字線的例子。
在步驟S20A中，因應步驟S12的上述任一字線(例如字線WL<k>)被存取，記憶體模組100可透過該N個超凡位元線讀出在這個字線上的一組超凡儲存細胞(例如在字線WL<k>上的第(k+1)列超凡儲存細胞)內的一組位元資訊(例如N位元的字線存取次數資料)至該超凡頁面緩衝器諸如N位元超凡頁面緩衝器114。例如，因應這個字線(例如字線WL<k>)被存取，該超凡頁面緩衝器諸如N位元超凡頁面緩衝器114可透過該N個超凡位元線讀出在這個字線上的該組超凡儲存細胞內的該組位元資訊。在讀出該組位元資訊(例如上述N位元的字線存取次數資料)的期間，由於這個字線(例如字線WL<k>)是活躍的，載有該組位元資訊的細胞訊號可藉由電荷共享自於這個字線上的該組超凡儲存細胞被傳送至該N個超凡位元線，並且該組位元資訊可被該超凡頁面緩衝器諸如N位 元超凡頁面緩衝器114鎖存。
在步驟S20B中，WAC控制單元113可利用該計數器諸如N位元計數器116自該超凡頁面緩衝器諸如N位元超凡頁面緩衝器114讀取該組位元資訊(例如上述N位元的字線存取次數資料)。
在步驟S30中，WAC控制單元113可利用該計數器諸如N位元計數器116來更新(尤其是增加)該組位元資訊(例如N位元的字線存取次數資料)所指出的計數值CNT(k)，以產生計數值CNT(k)的更新後計數值CNT’(k)，例如用一預定增量(諸如一)來增加計數值CNT(k)(例如CNT’(k)=CNT(k)+1)，但本發明不限於此。為便於理解，該普通頁面緩衝器諸如M位元普通頁面緩衝器112是透過該M個普通位元線耦接至(K * M)個普通儲存細胞110A，以及該超凡頁面緩衝器諸如N位元超凡頁面緩衝器114是透過該N個超凡位元線耦接至(K * N)個超凡儲存細胞110B。例如，該超凡頁面緩衝器諸如N位元超凡頁面緩衝器114可鎖存該組位元資訊，以供被載入該計數器諸如N位元計數器116以作為計數值CNT(k)。
在步驟S32中，WAC控制單元113可檢查計數值CNT(k)是否達到(例如大於或等於)一預定計數值門檻TH_CNT(標示為「CNT(k)
Figure 109133862-A0305-02-0010-8
TH_CNT」以求簡明)。若是，進入步驟S34；若否，進入步驟S40A。例如，預定計數值門檻TH_CNT可為一預定數值諸如一最大可容許數值CNT_MAX(例如(2N-1))，但本發明不限於此。依據某些實施例，預定計數值門檻TH_CNT可予以變化，尤其可等於某些其他數值的任一者。例如，WAC控制單元113可依據預設設定或使用者設定來預先設定預定計數值門檻TH_CNT。
在步驟S34中，WAC控制單元113可重設(例如清除)計數值CNT(k)為一初始值諸如零(標示為「設定CNT(k)←0」以便於理解)，以產生更新後計數值CNT’(k)，其中更新後計數值CNT’(k)在此步驟中可變為零。
在步驟S35中，WAC控制單元113可發布(issue)(例如產生或輸出，尤其是產生並輸出)一警示，並且之後進入步驟S40A。例如，記憶體模組100可將計數值CNT(k)達到預定計數值門檻TH_CNT的事件通知該主機系統，但本發明不限於此。依據某些實施例，WAC控制單元113可另產生對應於字線WL<k>的一通知訊號，以指出字線WL<k>是該警示所涉及的字線，以供記憶體模組100通知該主機系統。
在步驟S40A中，WAC控制單元113可利用該計數器諸如N位元計數器116將用以指出更新後計數值CNT’(k)的一組更新後位元資訊(例如N位元的更新後字線存取次數資料)寫至該超凡頁面緩衝器諸如n位元超凡頁面緩衝器114，以供將該組更新後位元資訊寫回在上述任一字線上的該組超凡儲存細胞。
在步驟S40B中，記憶體模組100可透過該N個超凡位元線將用以指出更新後計數值CNT’(k)的該組更新後位元資訊(例如上述N位元的更新後字線存取次數資料)驅動回於上述任一字線上的該組超凡儲存細胞，諸如在字線WL<k>上的第(k+1)列超凡儲存細胞，以作為這個字線(例如字線WL<k>)的存取次數的更新後數值，以供監控這個字線的存取次數，從而累積並且儲存該複數個字線之各自的存取次數。例如，該超凡頁面緩衝器諸如N位元超凡頁面緩衝器114可透過該N個超凡位元線將用以指出更新後計數值CNT’(k)的該組更新後位元資訊驅動回於這個字線上的該組超凡儲存細胞，以作為這個字線的存取次數的更新後數值。尤其，該計數器諸如N位元計數器116可將該組更新後位元資訊驅動或輸出至該超凡頁面緩衝器諸如N位元超凡頁面緩衝器114，以供將該組更新後位元資訊寫回於這個字線上的該組超凡儲存細胞。在寫入該組更新後位元資訊(例如上述N位元的更新後字線存取次數資料)的期間，由於這個字線(例如字線WL<k>)是活躍的，載有該組更新後位元資訊的細胞訊號可自該N個超凡位元線被傳送至於這個字線上的該組超凡儲存細胞。為便於理解，透過步驟S20A、 S20B、S30、S40A及S40B的運作來更新(例如累積)字線WL<k>的存取次數可表示如下：CNT(k)++；但本發明不限於此。
在步驟S42中，記憶體模組100可判斷是否要對記憶體庫100進行預充電。若是，進入步驟S50；若否，重新進入步驟S42。例如，當記憶體模組100自該主機系統接收到一預定外部指令諸如一預充電指令PRE，記憶體模組100可判斷記憶體庫100需要進行預充電。
在步驟S50中，記憶體模組100可對記憶體庫進行預充電。
請注意，該計數器諸如N位元計數器116可在該複數個字線諸如K個字線{WL<0>,WL<1>,...,WL<K-1>}之間被共用，並且在該複數個字線之各自的存取次數之各自的計數運作之間被共用。例如，由於包含有步驟S12、S20A、S20B、S30、S40A、S40B、S50等的迴路可針對該活躍字線諸如該複數個字線(例如K個字線{WL<0>,WL<1>,...,WL<K-1>})中之任一者執行，該設備可累積並且儲存該複數個字線之各自的存取次數，諸如K個字線{WL<0>,WL<1>,...,WL<K-1>}之各自的計數值{CNT(0),CNT(1),...,CNT(K-1)}，其中計數值{CNT(0),CNT(1),...,CNT(K-1)}可被分別視為K個字線{WL<0>,WL<1>,...,WL<K-1>}的K個存取次數的最新累積數值。
為便於理解，該方法可用第3圖所示之工作流程來說明，但本發明不限於此。依據某些實施例，一或多個步驟可在第3圖所示之工作流程中被新增、刪除或修改。
依據某些實施例，只要不妨礙本發明的實施，在步驟S30中更新計數值CNT(k)的方式可予以變化，其中某些相關運作可據以修改。例如，更新該組位元資訊(例如上述N位元的字線存取次數資料)所指出的計數值CNT(k)以產生 計數值CNT(k)的更新後計數值CNT’(k)的運作可藉由用一預定減量(諸如一)減少計數值CNT(k)(例如CNT’(k)=CNT(k)-1)來進行。尤其，預定計數值門檻TH_CNT可為另一預定數值諸如零。因此，WAC控制單元113在步驟S32中可檢查計數值CNT(k)是否達到(例如等於)預定計數值門檻TH_CNT諸如零，例如步驟S32中標示的「CNT(k)
Figure 109133862-A0305-02-0013-9
TH_CNT」可被取代為「CNT(k)==TH_CNT」以便於理解。若是，進入步驟S34；若否，進入步驟S40A。另外，WAC控制單元113可在步驟S34中重設(例如清除)計數值CNT(k)為該初始值諸如最大可容許數值CNT_MAX(例如(2N-1))，例如步驟S34中標示的「設定CNT(k)←0」可被取代為「設定CNT(k)←CNT_MAX」以便於理解。為簡明起見，這些實施例與前述實施例類似之內容在此不重複贅述。
依據某些實施例，當需要時，WAC控制單元113可清除至少一部分(例如一部分或全部)的字線存取次數資料，尤其清除在(K * N)個超凡儲存細胞110B中的全部資訊，以重設計數值{CNT(0),CNT(1),...,CNT(K-1)}為零。另外，在步驟S40B的運作完成後，記憶體模組100(例如WAC控制單元113)可用記憶體模組100的一內部重設訊號清除該計數器諸如N位元計數器116，以供下次進行計數。例如，該一或多個控制電路可藉由多個控制邏輯電路的方式來實施，並且該內部重設訊號可藉由該多個控制邏輯電路的一或多者來產生。
針對第1圖所示之架構，該設備可包含上述至少一記憶體庫諸如記憶體庫110，但本發明不限於此。依據某些實施例，記憶體模組100可包含上述至少一記憶體庫諸如多個記憶體庫{100}，並且該多個記憶體庫{100}可分別包含多個M位元普通頁面緩衝器{112}、多個N位元超凡頁面緩衝器{114}、多個N位元計數器{116}以及多個WAC控制單元{113}，以及該多個記憶體庫{110}的這些元件可分別用與第1圖所示之架構相同的方式互相耦接，其中該設備可包含該多個記憶體庫{110}
依據某些實施例，第1圖所示之架構可予以變化。例如，N位元超凡頁面緩衝器114可被取代為一X位元超凡頁面緩衝器，及/或N位元計數器116可被取代為一X位元計數器，其中X可代表大於或等於N的正整數。又例如，N位元超凡頁面緩衝器114以及N位元計數器116可分別被取代為一X位元超凡頁面緩衝器以及一X位元計數器(例如X
Figure 109133862-A0305-02-0014-11
N)。再舉一例，N位元超凡頁面緩衝器114以及N位元計數器116可分別被取代為一X1位元超凡頁面緩衝器以及一X2位元計數器，其中X1及X2可代表大於或等於N的正整數(例如X2
Figure 109133862-A0305-02-0014-12
X1
Figure 109133862-A0305-02-0014-13
N)。
依據某些實施例，該方法以及該設備能利用在字線WL<k>的第(k+1)列超凡儲存細胞(例如每個字線有N個超凡儲存細胞)以記錄字線WL<k>的存取運作的數量，其中計數值CNT(k)可為落在區間[0,2N-1]內的整數。該計數器諸如N位元計數器116可在該複數個字線諸如K個字線{WL<0>,WL<1>,...,WL<K-1>}之間被共用以最小化晶片大小增加所致的成本增加(die size penalty)。相較於相關技術，本發明的方法以及相關設備能在沒有副作用或較不會帶來副作用的情況下提升整體效能。
針對記憶體模組200的某些實施細節可說明如下。記憶體模組200可作為記憶體模組100的例子。如第2圖所示，記憶體模組200可包含記憶體庫210、220、...及280，並且記憶體庫210、220、...及280的每一者可具有與第1圖所示之記憶體庫110相同的架構(例如內部元件、相關連接方式等)。例如，記憶體庫210、220、...及280可分別包含儲存細胞210SC、220SC、...及280SC、M位元普通頁面緩衝器212、222、...及282、N位元超凡頁面緩衝器214、224、...及284、對應的計數器諸如N位元計數器216、226、...及286、以及字線存取次數控制單元213、223、...及283(可簡稱為WAC控制單元213、223、...及283)。記憶體庫210、220、...及280的這些元件可分別作為記憶體庫110的元件的例子。
另外，記憶體模組200可包含一中央控制單元201以供依據來自該主 機系統的外部指令、位址等來控制記憶體庫210、220、...及280的存取，並且可包含一字線解碼器202以及一行(column)選擇線解碼器203(在第2圖中分別標示為「WL-Dec」以及「CSL-Dec」以求簡明)以供在中央控制單元201的控制下進行列解碼以及行解碼，並且另包含一存取電路205，其中存取電路205包含有讀取資料路徑205R以及寫入資料路徑205W以供該主機系統透過外部資料線{DQ}讀取或寫入資料。字線解碼器202可透過字線{WL}耦接至210SC、220SC、...及280SC，行選擇線解碼器203可透過行選擇線{CSL}耦接至M位元普通頁面緩衝器212、222、...及282以供控制於M位元普通頁面緩衝器212、222、...及282中的行開關，以及存取電路205(例如讀取資料路徑205R以及寫入資料路徑205W)可透過主資料線{MDQ}耦接至M位元普通頁面緩衝器212、222、...及282。為簡明起見，本實施例中與前述實施例類似之內容在此不重複贅述。
第4圖依據本發明一實施例繪示第2圖所示之記憶體模組200的針對多個普通儲存細胞的狀態圖，其中用粗線描繪的箭號可指出由記憶體模組200的內部觸發所造成的狀態改變。記憶體模組200(例如中央控制單元201)可自該主機系統接收一或多個指令諸如預充電指令PRE、自我刷新指令REFS、離開自我刷新指令REFSX、自動刷新指令REFA、激活(activation)指令ACT、讀取指令READ、寫入指令WRITE等，以依據該一或多個指令運作。
如第4圖的上半部所示，在上電後，記憶體模組200可接收預充電指令PRE並且接著對全部的庫(例如記憶體庫210、220、...及280)預充電，並且可進入一閒置狀態；當接收到自我刷新指令REFS時，記憶體模組200可在一自我刷新狀態中對記憶體庫210、220、...及280的該多個普通儲存細胞的至少一部分(例如一部分或全部)進行自我刷新(self-refresh,SR)；當接收到離開自我刷新指令REFSX時，記憶體模組200可控制該多個普通儲存細胞自該自我刷新狀態離開；以及當接收到自動刷新指令REFA時，記憶體模組200可在一自動刷新狀態 中對記憶體庫210、220、...及280的普通儲存細胞的一部分進行自動刷新(auto-refresh,AR)，並且如第4圖的最底部所示於一預充電狀態中對該多個普通儲存細胞的該部分預充電並且接著進入該閒置狀態。
如第4圖的下半部所示，當接收到激活指令ACT時，記憶體模組200可在一列活躍狀態(row active state)中激活在某個庫(例如記憶體庫210、220、...及280的任一者)中之一對應列的儲存細胞，例如透過這個庫的某個活躍字線；當接收到讀取指令READ時，記憶體模組200可在一讀取狀態中自這個庫的M位元普通頁面緩衝器(例如M位元普通頁面緩衝器212、222、...及282中之一對應的M位元普通頁面緩衝器)讀取一或多組資料；當接收到寫入指令WRITE時，記憶體模組可在一寫入狀態中將一或多組資料寫入這個庫的普通頁面緩衝器(例如M位元普通頁面緩衝器212、222、...及282中之該對應的M位元普通頁面緩衝器)；以及當接收到預充電指令PRE，記憶體模組200可在該預充電狀態中對這列儲存細胞預充電並且接著進入該閒置狀態。
第5A圖依據本發明一實施例繪示第2圖所示之記憶體模組的針對多個超凡儲存細胞的狀態圖，而第5B圖至第5C圖分別繪示在第5A圖所示之狀態圖中之針對自我刷新與自動刷新的某些實施細節，其中第5A圖所示之自我刷新以及自動刷新分別標示為「*1：參考第5B圖」以及「*2：參考第5C圖」以指出其進一步的細節請參照第5B圖以及第5C圖，而用粗線描繪的箭號可指出由記憶體模組200的內部觸發所造成的狀態改變。記憶體模組200(例如中央控制單元201)可接收該一或多個指令，並且可在需要時將該一或多個指令通知WAC控制單元213、223、...及283，例如，在該預充電狀態中之對全部的庫(例如記憶體庫210、220、...及280)預充電的運作以及對該列儲存細胞預充電的運作可和第4圖所示之運作相同，但本發明不限於此。如第5A圖至第5C圖的每一者中之用虛線繪示的區塊所示，WAC控制單元213、223、...及283的任一(例如每一)WAC控制 單元可在不被來自該主機系統的任何外部指令觸發的情況下自動地運作(標示為「無外部指令」以求簡明)，以控制記憶體模組200的一系列運作，尤其，可依據由本身來控制的自我時序來控制該系列運作(例如為針對該系列運作的多個狀態於該區塊中自一個狀態切換至另一個狀態)並且在一最小列活躍時間tRAS(可簡稱為最小tRAS)內完成該系列運作的全部運作。例如，對於某個類型的動態隨機存取記憶體，最小列活躍時間tRAS可對應於35奈秒(nanosecond,ns)。為便於理解。第3圖所示之工作流程的某些符號等可標示在該區塊中的某些狀態中，但本發明不限於此。
如第5A圖所示，當記憶體模組200於該列活躍狀態中接收到激活指令ACT並且激活上述庫(例如記憶體庫210、220、...及280中之上述任一者)之該對應列的儲存細胞時，該WAC控制單元可自動地自該列活躍狀態切換至後續狀態，尤其可進入在這個庫中的活躍字線諸如字線WL<k>(例如被存取的字線)上的超凡儲存細胞的讀取狀態，以開始進行第3圖所示之步驟S20A至S40B的運作的至少一部分(例如一部分或全部)。例如，在讀出該組位元資訊(例如上述N位元的字線存取次數資料)諸如計數值CNT(k)的期間，可進行步驟S20A及S20B的運作(標示為「讀取CNT(k)(S20A)」及「讀取CNT(k)(S20B)」以求簡明)；之後，可進行步驟S30的運作以更新計數值CNT(k)(例如CNT(k)++)，並接著進行步驟S32的運作以取得其判斷結果(例如第3圖中的「是」或「否」)，其中步驟S34及S35的運作可依據該判斷結果選擇性地進行；以及在寫入該組更新後位元資訊(例如上述N位元的更新後字線存取次數資料)諸如剛被更新過的計數值CNT(k)的期間，可進行步驟S40A及S40B的運作(標示為「寫入CNT(k)(S40A)」及「寫入CNT(k)(S40B)」以求簡明)。
第5B圖可視為在該自我刷新模式中之該方法的字線存取次數方案(簡稱WAC方案)的狀態圖。如第5B圖所示，當記憶體模組200自該閒置狀態切 換至該自我刷新狀態時，自我刷新指令REFS可在一列活躍狀態中自動地激活在任一庫(例如記憶體庫210、220、...及280)中的一列儲存細胞，例如透過這個庫的某個活躍字線(例如字線WL<k>)，尤其可針對這個字線進行第3圖所示之步驟S20A至S40B的一部分運作(例如步驟S20A、S20B、S34、S40A、S40B的運作)，並接著在一預充電狀態中對這列儲存細胞預充電，並且可進一步針對下一列儲存細胞重複這些運作直到接收到離開自我刷新指令REFSX。
第5C圖可視為在該自動刷新模式中之該方法的WAC方案的狀態圖。如第5C圖所示，當記憶體模組自該閒置狀態切換至該自動刷新狀態時，自動刷新指令REFA可在一列活躍狀態自動地激活在任一庫(例如記憶體庫210、220、...及280)中的一列儲存細胞，例如透過這個庫的某個活躍字線(例如字線WL<k>)，尤其可針對這個字線進行第3圖所示之步驟S20A至S40B的一部分運作(例如步驟S20A、S20B、S34、S40A、S40B的運作)，並接著在一預充電狀態中對這列儲存細胞預充電。為簡明起見，本實施例中之與前述實施例類似之內容在此不重複贅述。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:記憶體模組
110:記憶體庫
110SC:儲存細胞
110A:普通儲存細胞
110B:超凡儲存細胞
WL<0>,WL<1>,WL<2>~WL<K-2>,WL<K-1>:字線
112:M位元普通頁面緩衝器
113:WAC控制單元
114:N位元超凡頁面緩衝器
116:N位元計數器
PB_EN:頁面緩衝致能訊號
REFS_EN:自我刷新致能訊號
REFA_EN:自動刷新致能訊號
BANK_EN:庫致能訊號

Claims (16)

  1. 一種用於在一記憶體模組中累積並且儲存複數個字線(word line)之各自的存取次數的設備，該設備包含：一記憶體庫(bank)，位於該記憶體模組中，用來為一主機系統(host system)儲存資料，該記憶體庫包含：複數個超凡儲存細胞(cell)，耦接至該複數個字線，用來累積並儲存該複數個字線之該各自的存取次數，其中在該複數個超凡儲存細胞中之多組超凡儲存細胞分別對應於該複數個字線；一計數器，耦接至該複數個超凡儲存細胞，用來進行計數；以及包含有至少一控制電路的一字線存取次數控制單元，耦接至該計數器，用來控制該設備的運作，其中：因應該複數個字線的任一字線被存取，該字線存取次數控制單元控制該計數器讀出在所述任一字線上的一組超凡儲存細胞中的一組位元資訊；該計數器更新該組位元資訊所指出的一計數值以產生一更新後計數值；以及該字線存取次數控制單元觸發將用以指出該更新後計數值的一組更新後位元資訊寫回在所述任一字線上的該組超凡儲存細胞，以作為所述任一字線的一存取次數的一更新後數值。
  2. 如申請專利範圍第1項所述之設備，其中該記憶體庫另包含：複數個超凡位元線(bit line)，耦接至該複數個超凡儲存細胞；以及一超凡頁面緩衝器，透過該複數個超凡位元線耦接至該複數個超凡儲存細胞，其中該超凡頁面緩衝器鎖存(latch)該組位元資訊，以供被載入 至該計數器以作為該計數值；其中：於讀出該組位元資訊的期間，該字線存取次數控制單元利用該計數器自該超凡頁面緩衝器讀取該組位元資訊，其中載有該組位元資訊的細胞訊號是藉由電荷共享(charge sharing)自於所述任一字線上的該組超凡儲存細胞被傳送至該複數個超凡位元線，以及該組位元資訊是被該超凡頁面緩衝器鎖存；以及於寫入該組更新後位元資訊的期間，該字線存取次數控制單元利用該計數器將用以指出該更新後計數值的該組更新後位元資訊寫入該超凡頁面緩衝器，以供將該組更新後位元資訊寫回在所述任一字線上的該組超凡儲存細胞，其中該超凡頁面緩衝器透過該複數個超凡位元線將用以指出該更新後計數值的該組更新後位元資訊驅動回在所述任一字線上的該組超凡儲存細胞，以作為所述任一字線的該存取次數的該更新後數值，以及載有該組更新後位元資訊的細胞訊號是自該複數個超凡位元線被傳送至於所述任一字線上的該組超凡儲存細胞。
  3. 如申請專利範圍第2項所述之設備，其中在該多組超凡儲存細胞的每一組中的儲存細胞的數量等於N，其中N代表一正整數；以及該超凡頁面緩衝器是一X位元超凡頁面緩衝器，其中X代表大於或等於N的一正整數。
  4. 如申請專利範圍第1項所述之設備，其中在該多組超凡儲存細胞的每一組中的儲存細胞的數量等於N，其中N代表一正整數；以及該計數器是一X位元計數器，其中X代表大於或等於N的一正整數。
  5. 如申請專利範圍第1項所述之設備，其中更新該計數值包含增加該計數值或減少該計數值；以及因應該計數值達到一預定計數值門檻，該字線存取次數控制單元藉由重設該計數值產生該更新後計數值，並且產生一警示。
  6. 如申請專利範圍第1項所述之設備，其中該字線存取次數控制單元在不被來自該主機系統的任一外部指令觸發的情況下自動地運作，以控制該記憶體模組的一系列運作，其中該系列運作包含更新由該組位元資訊所指出的該計數值以產生該更新後計數值的運作、以及將用以指出該更新後計數值的該組更新後位元資訊寫回在所述任一字線上的該組超凡儲存細胞以作為所述任一字線的該存取次數的該更新後數值的運作。
  7. 如申請專利範圍第6項所述之設備，其中該字線存取次數控制單元在一最小列活躍時間(row active time)內完成該系列運作的全部運作。
  8. 如申請專利範圍第1項所述之設備，其中該字線存取次數控制單元依據由本身來控制的自我時序來控制該記憶體模組的一系列運作。
  9. 如申請專利範圍第1項所述之設備，其中該計數器是在該複數個字線之間被共用。
  10. 如申請專利範圍第1項所述之設備，其中該計數器是在該複數個字線之該各自的存取次數之各自的計數運作之間被共用。
  11. 一種用於在一記憶體模組中累積並且儲存複數個字線(word line)之各自的存取次數的方法，該方法包含：於該記憶體模組中之一記憶體庫(bank)內，提供耦接至該複數個字線的複數個超凡儲存細胞(cell)；利用該複數個超凡儲存細胞累積並儲存該複數個字線之該各自的存取次數，其中在該複數個超凡儲存細胞中之多組超凡儲存細胞分別對應於該複數個字線；因應該複數個字線的任一字線被存取，讀出在所述任一字線上的一組超凡儲存細胞中的一組位元資訊，其中位於該記憶體模組中之該記憶體庫包含該複數個超凡儲存細胞，而該複數個超凡儲存細胞包含有該組超凡儲存細胞；利用一計數器更新該組位元資訊所指出的一計數值以產生一更新後計數值；以及將用以指出該更新後計數值的一組更新後位元資訊寫回在所述任一字線上的該組超凡儲存細胞，以作為所述任一字線的一存取次數的一更新後數值。
  12. 如申請專利範圍第11項所述之方法，其中該記憶體庫另包含耦接至該複數個超凡儲存細胞的複數個超凡位元線，並且包含透過該複數個超凡位元線耦接至該複數個超凡儲存細胞的一超凡頁面緩衝器；以及該方法另包含：利用該超凡頁面緩衝器鎖存(latch)該組位元資訊，以供被載入至該計數器以作為該計數值； 其中：讀出在所述任一字線上的該組超凡儲存細胞中的該組位元資訊另包含：利用該計數器自該超凡頁面緩衝器讀取該組位元資訊，其中載有該組位元資訊的細胞訊號是藉由電荷共享(charge sharing)自於所述任一字線上的該組超凡儲存細胞被傳送至該複數個超凡位元線，以及該組位元資訊是被該超凡頁面緩衝器鎖存；以及將用以指出該更新後計數值的該組更新後位元資訊寫回於所述任一字線上的該組超凡儲存細胞以作為所述任一字線上的該存取次數的該更新後數值另包含：利用該計數器將用以指出該更新後計數值的該組更新後位元資訊寫入該超凡頁面緩衝器，以供將該組更新後位元資訊寫回在所述任一字線上的該組超凡儲存細胞，其中該超凡頁面緩衝器透過該複數個超凡位元線將用以指出該更新後計數值的該組更新後位元資訊驅動回在所述任一字線上的該組超凡儲存細胞，以作為所述任一字線的該存取次數的該更新後數值，以及載有該組更新後位元資訊的細胞訊號是自該複數個超凡位元線被傳送至於所述任一字線上的該組超凡儲存細胞。
  13. 如申請專利範圍第12項所述之方法，其中在該多組超凡儲存細胞的每一組中的儲存細胞的數量等於N，其中N代表一正整數；以及該超凡頁面緩衝器是一X位元超凡頁面緩衝器，其中X代表大於或等於N的一正整數。
  14. 如申請專利範圍第11項所述之方法，其中在該多組超凡儲存細胞的每一組中的儲存細胞的數量等於N，其中N代表一正整數；以及該計數器 是一X位元計數器，其中X代表大於或等於N的一正整數。
  15. 如申請專利範圍第11項所述之方法，其中更新該計數值包含增加該計數值或減少該計數值；以及該方法另包含：因應該計數值達到一預定計數值門檻，藉由重設該計數值產生該更新後計數值，並且產生一警示。
  16. 如申請專利範圍第11項所述之方法，另包含：利用該記憶體模組的一字線存取次數控制單元在不被來自該主機系統的任一外部指令觸發的情況下自動地運作，以控制該記憶體模組的一系列運作，其中該系列運作包含更新由該組位元資訊所指出的該計數值以產生該更新後計數值的運作、以及將用以指出該更新後計數值的該組更新後位元資訊寫回在所述任一字線上的該組超凡儲存細胞以作為所述任一字線的該存取次數的該更新後數值的運作。
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