KR102649318B1 - 상태 회로를 포함하는 메모리 장치와 그것의 동작 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 메모리 장치는 커맨드 디코더 및 상태 회로를 포함할 수 있다. 커맨드 디코더는 커맨드를 디코딩할 수 있다. 상태 회로는 디코딩된 커맨드를 기초로 결정되는 메모리 장치의 동작 정보를 순차적으로 저장하고, 출력 제어 신호에 따라 순차적으로 저장된 적어도 하나의 동작 정보를 출력할 수 있다.

Description

상태 회로를 포함하는 메모리 장치와 그것의 동작 방법{MEMORY DEVICE COMPRISING STATUS CIRCUIT AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 상태 회로를 포함하는 메모리 장치와 그것의 동작 방법에 관한 것이다.
메모리 장치 내의 메모리 셀의 제조 과정에서, 공정의 미세화로 인하여 메모리 셀에 에러가 발생될 수 있다. 에러의 종류는 크게 하드 에러(Hard error) 또는 소프트 에러(Soft error)로 나뉠 수 있다. 하드 에러는 메모리 셀에 하드웨어적으로 손상된 경우를 의미할 수 있다. 소프트 에러는 메모리 셀이 하드웨어적으로 손상된 것이 아니라, 메모리 셀의 데이터가 알파 파티클(Alpha particle) 등으로 인하여 일시적으로 전이되는 경우를 의미할 수 있다. 하드 에러는 스페어 메모리 셀(SMC) 또는 에러 정정 연산을 통해 정정될 수 있다. 소프트 에러는 에러 정정 연산을 통해 정정될 수 있다.
상술한 제조상에 발생하는 에러 외에, 최근의 저전압 및 저전력 트랜드에 따른 낮은 공급 전압으로 인해, 메모리 장치의 동작상에서의 에러 혹은 페일이 발생할 수 있다. DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리 장치는 공정의 미세화에 따른 열화된 메모리 셀 특성 및 낮은 공급 전압으로 인해 저장된 데이터를 유지하기 위해 리프레시 동작을 과도하게 수행할 수 있다. 또는, 고성능의 트랜드에 따라, 메모리 장치는 빠른 속도로 쓰기, 읽기 동작 등을 수행할 수 있다.
상술한 리프레시 동작, 읽기 동작, 쓰기 동작 등을 과도하게 수행하는 경우, 일시적으로 증가된 전류 소모에 의해 메모리 장치 내에서 전압이 원할하게 공급되지 못할 수 있다. 따라서, 메모리 장치 내에 타이밍 마진, 공급 전압의 불안정 등의 문제가 생기게 된다. 결과적으로, 메모리 장치의 동작 페일이 발생할 수 있다.
본 발명은 상술한 메모리 장치의 동작 페일 시의 동작 정보를 저장하는 상태 회로를 포함하는 메모리 장치와 그것의 동작 방법을 제공할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는 커맨드 디코더 및 상태 회로를 포함할 수 있다. 커맨드 디코더는 커맨드를 디코딩할 수 있다. 상태 회로는 디코딩된 커맨드를 기초로 결정되는 메모리 장치의 동작 정보를 순차적으로 저장하고, 출력 제어 신호에 따라 순차적으로 저장된 적어도 하나의 동작 정보를 출력할 수 있다.
본 발명의 다른 실시 예에 따른 메모리 장치의 동작 방법은 메모리 장치에 포함된 상태 회로가 커맨드를 기초로 결정되는 메모리 장치의 동작 정보를 순차적으로 저장하는 단계, 상태 회로가 출력 제어 신호를 제공받는 단계, 그리고 상태 회로가 출력 제어 신호에 응답하여 순차적으로 저장된 복수의 동작 정보를 호스트에 제공하는 단계를 포함할 수 있다.
본 발명의 다른 실시 예에 따른 메모리 장치의 동작 방법은 호스트가 메모리 장치의 동작 페일을 감지하고 업데이트 제어 신호를 생성하는 단계, 업데이트 제어 신호에 따라, 메모리 장치에 포함된 상태 회로가 호스트로부터 제공되는 커맨드를 기초로 결정되는 메모리 장치의 동작 정보를 저장하는 단계, 그리고 호스트로부터 제공되는 출력 제어 신호에 응답하여, 상태 회로가 저장된 동작 정보를 상기 호스트에 제공하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 상태 회로를 포함하는 메모리 장치와 그것의 동작 방법은 동작 페일이 발생한 경우의 메모리 장치의 동작 정보를 제공할 수 있다. 따라서, 메모리 장치의 동작 페일 분석을 수행함에 있어 다양한 데이터를 제공할 수 있다. 결과적으로, 메모리 장치의 효과적인 페일 분석 및 테스트가 가능해지고, 분석의 정확도가 증가한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1에 도시된 메모리 장치를 보여주는 블록도이다.
도 3은 도 2에 도시된 상태 회로를 보여주는 블록도이다.
도 4 및 도 5는 도 3의 상태 회로의 동작을 설명하기 위한 순서도 및 타이밍도이다.
도 6은 본 발명의 다른 실시 예에 따른 도 2에 도시된 상태 회로를 보여주는 블록도이다.
도 7 및 도 8은 도 6의 상태 회로의 동작을 설명하기 위한 순서도 및 타이밍도이다.
도 9 내지 도 11은 본 발명의 다른 실시 예에 따른 도 1에 도시된 메모리 장치를 보여주는 블록도이다.
도 12 및 도 13은 본 발명의 다른 실시 예에 따른 상태 회로를 포함하는 메모리 모듈을 보여주는 블록도이다.
도 14는 본 발명의 다른 실시 예에 따른 상태 회로를 포함하는 적층 메모리를 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 메모리 장치를 포함하는 PIM을 보여주는 그림이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 1을 참조하면, 메모리 시스템(1000)은 호스트(Host, 1100) 및 메모리 장치(Memory Device, 1200)를 포함할 수 있다. 예를 들어, 메모리 시스템(1000)은 호스트(1100) 및 메모리 장치(1200)를 모두 포함하는 단일의 시스템일 수 있다. 또는, 메모리 시스템(1000)의 호스트(1100)와 메모리 장치(1200)는 서로 별도의 장치로 구현될 수 있다.
호스트(1100)는 범용 프로세서 또는 어플리케이션 프로세서(Application Processor)를 포함하는 프로세서 회로 또는 시스템일 수 있다. 또는, 호스트(1100)는 하나 이상의 프로세서들을 포함하는 컴퓨팅 장치(예컨대, 퍼스널 컴퓨터(Personal Computer), 주변 장치, 디지털 카메라, PDA(Personal Digital Assistant), PMP(Portable Media Player), 스마트폰(Smartphone), 태블릿(Tablet), 웨어러블(Wearable) 장치 등)일 수 있다.
메모리 장치(1200)는 호스트(1100)로부터 제공된 데이터 또는 호스트(1100)로 제공될 데이터를 저장할 수 있다. 메모리 장치(1200)는 휘발성 메모리 또는 불휘발성 메모리를 포함하는 어떠한 저장 매체로든 구현될 수 있다. 예를 들어, 메모리 장치(1200)가 휘발성 메모리를 포함하는 경우, 메모리 장치(1200)는 DRAM(Dynamic random access memory), SRAM(Static random access memory), TRAM(Thyristor RAM), Z-RAM(Zero capacitor RAM), 또는 TTRAM(Twin transistor RAM), MRAM 등을 포함할 수 있다. 본 발명은 휘발성 메모리를 포함하는 어떠한 저장 매체에든 적용될 수 있다. 예를 들어, 메모리 장치(1200)는 UDIMM(Unbuffered Dual In-Line Memory Module), RDIMM(Registered DIMM), LRDIMM(Load Reduced DIMM), NVDIMM(Non Volatile DIMM), HBM(High Bandwidth Memory) 등을 포함할 수 있다.
예를 들어, 메모리 장치(1200)가 불휘발성 메모리를 포함하는 경우, 메모리 장치(1200)는 EPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(Flash) 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), PRAM(Phase change RAM), 저항 메모리(Resistive RAM: RRAM), 나노튜브 RRAM(Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory:NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)를 포함할 수 있다. 불휘발성 메모리의 단위 셀에는 1비트 또는 그 이상의 비트들이 저장될 수 있다. 상술한 예들은 본 발명을 제한하기 위한 것은 아니다.
이하에서, 설명의 편의를 위해, 메모리 장치(1200)가 단일 메모리 장치를 포함하는 것으로 가정한다. 다만, 상술한 바와 같이, 본 발명은 다양한 스토리지 장치에 적용될 수 있음은 쉽게 이해될 것이다.
메모리 장치(1200)는 호스트(1100)와 통신할 수 있다. 예를 들어, 메모리 장치(1200)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCIe, M-PCIe(Mobile PCIe), ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), IDE(Integrated Drive Electronics), Firewire, UFS(Universal Flash Storage), TCP/IP(Transmission Control Protocol/Internet Protocol) 등의 다양한 유선 통신 규약들, 및 LTE(Long Term Evolution), WiMax, GSM(Global System for Mobile communication), CDMA(Code Division Multiple Access), HSPA(High Speed Packet Access), Bluetooth, NFC(Near Field Communication), WiFi, RFID(Radio Frequency Identification) 등의 다양한 무선 통신 규약들 중 하나 이상에 기초하여 호스트(1100)와 통신할 수 있다. 상술한 예들은 본 발명을 제한하기 위한 것은 아니다.
메모리 장치(1200)는 호스트(1100)로부터 커맨드/어드레스(CMD/ADDR)를 수신하여, 읽기(Read) 동작 및 쓰기(Write) 동작 등을 수행할 수 있다. 메모리 장치(1200)의 읽기 동작 및 쓰기 동작은 다음과 같다.
읽기 동작의 경우, 호스트(1100)는 액티브(active) 커맨드 및 로우(row) 어드레스 정보를 메모리 장치(1200)에 제공한다. 기준 시간 후, 호스트(1100)는 컬럼(Column) 어드레스를 메모리 장치(1200)에 제공한다. 이후, 기준 시간 후에 메모리 장치(1200)는 요청 받은 데이터(DATA)를 호스트(1100)에 제공한다.
쓰기 동작의 경우, 호스트(1100)는 액티브 커맨드 및 로우 어드레스를 메모리 장치(1200)에 제공한다. 기준 시간 후, 호스트(1100)는 쓰기 커맨드 및 컬럼 어드레스 정보를 메모리 장치(1200)에 제공한다. 이후, 호스트(1100)는 메모리 장치(1200)에 기입할 데이터(DATA)를 제공한다. 메모리 장치(1200)는 제공된 데이터(DATA)를 정해진 주소의 메모리 영역에 기입한다.
상술한 읽기 동작 또는 쓰기 동작 중에 메모리 장치(1200)가 정상적으로 동작을 수행하지 못하는 동작 페일이 발생할 수 있다. 이러한 동작 페일은 다양한 원인에 의해 발생할 수 있다. 예를 들어, 메모리 장치(1200)가 리프레시 동작, 읽기 동작, 쓰기 동작 등을 연속으로 수행하는 경우, 동작들에 따른 과도한 전류 사용으로 인해 메모리 장치(1200)의 내부 공급 전압이 불안정해질 수 있다.
내부 공급 전압의 불안정에 의해 메모리 셀 어레이(미도시)에 공급되는 코어 전압이 정상적으로 공급되지 않는 경우, 읽기 동작 또는 쓰기 동작 등에 의해 메모리 셀 어레이(미도시)의 메모리 셀이 정상적으로 선택되거나 활성화되지 않을 수 있다. 또는, 상술한 이유로 메모리 장치(1200)의 동작을 제어하는 주변 회로(Peripheral Circuit)의 공급 전압이 불안정해질 수 있다. 이 경우, 메모리 장치(1200) 내부에서 전송되는 신호들의 전송 타이밍이 달라질 수 있다. 달라진 전송 타이밍에 의해 신호들의 타이밍 마진 부족이 발생할 수 있다.
혹은, 상술한 이유로 전압 생성기(Voltage Generator)의 생성 전압이 불안정해질 수 있다. 예를 들어, 생성 전압 중 메모리 장치(1200)의 데이터 입력 드라이버(미도시)에 제공되는 기준 전압의 레벨이 불안정해질 수 있다. 이 경우, 데이터 입력 드라이버(미도시)는 호스트(1100)로부터 제공되는 데이터(DATA)의 로직 레벨을 정상적으로 판별하지 못할 수 있다. 상술한 공급 전압의 불안정, 타이밍 마진 부족, 생성된 기준 전압의 불안정 등의 다양한 원인에 의해 메모리 장치(1200)의 읽기 동작, 쓰기 동작 등이 정상적으로 수행되지 못할 수 있다.
본 발명에 따른 메모리 장치(1200)는 상태 회로(Status Circuit, 1260)를 포함할 수 있다. 상태 회로(1260)는 상술한 동작 페일이 발생하는 경우에 발생한 동작 페일과 관련한 동작 상태 정보를 저장한다. 또한, 상태 회로(1260)는 저장된 동작 상태 정보를 호스트(1100)에 출력할 수 있다. 예를 들어, 상태 회로(1260)는 테스트 시에 제어 신호에 의해 동작할 수 있다. 예를 들어, 제어 신호는 호스트(1100)로부터 제공받을 수 있고, 또는 메모리 장치(1200) 내부의 신호를 감지하여 생성될 수 있다.
이상에서는 메모리 장치(1200)의 동작 페일 시의 동작 상태 정보를 저장하는 상태 회로(1260)를 포함하는 메모리 장치(1200)의 구성에 대하여 간략히 설명되었다. 이러한 구성을 통해, 메모리 장치(1200)의 동작 페일이 발생한 경우에, 메모리 장치(1200)는 동작 상태 정보를 호스트(1100) 혹은 유저에 제공할 수 있다. 결과적으로, 메모리 장치(1200)의 동작 페일 분석이 용이해 질 수 있고, 메모리 장치(1200)의 테스트 시간이 줄어들 수 있다.
도 2는 도 1에 도시된 메모리 장치를 보여주는 블록도이다. 도 2의 블록도는 도 1을 참조하여 설명될 것이다. 도 2를 참조하면, 메모리 장치(1200a)는 커맨드/어드레스 래치(Command/Address Latch, 1210), 클록 버퍼(Clock Buffer, 1220), 커맨드 디코더(Command Decoder, 1230), 전압 생성기(Voltage Generator, 1240), 코어 영역(Core Area, 1250), 상태 회로(1260), 그리고 데이터 입출력 드라이버(Data Input/Output Driver, 1270)를 포함할 수 있다.
커맨드/어드레스 래치(1210)는 호스트(1100)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신한다. 커맨드/어드레스 래치(1210)는 수신된 커맨드(CMD)를 커맨드 디코더(1230)에 제공한다. 또한, 커맨드/어드레스 래치(1210)는 수신된 메모리 셀의 어드레스를 로우 디코더(1253), 컬럼 디코더(1254), 그리고 상태 회로(1260)로 제공한다. 메모리 셀의 어드레스는 로우 어드레스(RA: Row Address) 및 컬럼 어드레스(CA: Column Address)를 포함할 수 있다.
클록 버퍼(1220)는 클록 패드(CLK_p) 및 클록 바 패드(CLKb_p)를 통해 호스트(1100)로부터 클록 신호(CLK) 및 클록 바 신호(CLKb)를 제공받는다. 예를 들어, 클록 버퍼(1220)는 차동 입력 버퍼로 구성될 수 있다. 클록 버퍼(1220)는 제공된 클록 신호(CLK) 및 클록 바 신호(CLKb)를 기초로 내부 클록 신호를 생성한다. 생성된 내부 클록 신호는 커맨드 디코더(1230)에 제공된다.
커맨드 디코더(1230)는 커맨드/어드레스 래치(1210)를 통해 다양한 명령을 제공받는다. 커맨드 디코더(1230)는 클록 버퍼(1220)로부터 생성된 내부 클록 신호를 제공받는다. 커맨드 디코더(1230)는 제공된 내부 클록 신호 및 명령을 기초로 명령을 디코딩하고, 디코딩 커맨드(CMD_i)를 생성한다. 커맨드 디코더(1230)는 로우 디코더(1253), 컬럼 디코더(1254), 그리고 상태 회로(1260) 등의 구성 요소로 디코딩 커맨드(CMD_i)를 제공한다. 또한, 커맨드 디코더(1230)는 제공된 내부 클록 신호 또는 명령을 기초로 상태 회로(1260)를 제어하기 위한 제어 신호(CTRL)를 생성할 수 있다. 제어 신호(CTRL)는 상태 회로(1260)에 제공된다. 제어 신호(CTRL)는 도 3 및 도 6을 참조하여 자세히 설명될 것이다.
전압 생성기(1240)는 메모리 장치(1200a)의 동작에 필요한 다양한 전압을 생성한다. 예를 들어, 전압 생성기(1240)는 데이터 입출력 드라이버(1270)가 호스트(1100)로부터 제공된 데이터의 로직을 판별하기 위한 기준 전압을 생성하고, 생성된 기준 전압을 데이터 입출력 드라이버(1270)에 제공할 수 있다. 또는, 전압 생성기(1240)는 메모리 셀 어레이(1251)의 동작에 필요한 워드 라인(Word Line) 전압, 비트 라인(Bit Line) 전압, 코어의 동작 전압 등을 생성하고, 생성된 전압을 코어 영역(1250)에 제공할 수 있다. 다양한 전압을 생성하기 위해, 전압 생성기(1240)는 전압을 승압하기 위한 전압 펌프(Voltage Pump) 회로(미도시)를 포함할 수 있다. 도시되지 않았지만, 전압 생성기(1240)는 다양한 전압을 생성하기 위해 메모리 장치(1200a)의 외부(예를 들어, 호스트(1100)로부터 필요한 전압을 제공받을 수 있다.
코어 영역(1250)은 메모리 셀 어레이(Memory Cell Array, 1251), 센스 앰프(Sense Amplifier, 1252), 로우 디코더(Row Decoder, 1253), 그리고 컬럼 디코더(Column Decoder, 1254)를 포함할 수 있다. 메모리 셀 어레이(1251), 센스 앰프(1252), 로우 디코더(1253), 그리고 컬럼 디코더(1254)는 전압 생성기(1240)로부터 제공된 다양한 전압에 의해 동작한다.
메모리 셀 어레이(1251)는 저장된 데이터를 센스 앰프(1252)를 통해 데이터 입출력 드라이버(1270)로 제공할 수 있다. 또는, 메모리 셀 어레이(1251)에는 호스트(1100)로부터 제공된 데이터가 센스 앰프(1252) 및 데이터 입출력 드라이버(1270)를 통해 저장될 수 있다. 데이터가 저장되거나 독출되기 위한 메모리 셀의 어드레스는 커맨드/어드레스 래치(1210), 로우 디코더(1253), 및 컬럼 디코더(1254)를 통해 메모리 셀 어레이(1251)로 제공될 수 있다.
상태 회로(1260)는 커맨드 디코더(1230)으로부터 제공된 제어 신호(CTRL)에 의해 동작 페일과 관련한 동작 상태 정보(STATUS)를 저장할 수 있다. 예를 들어, 상태 회로(1260)는 메모리 장치(1200a)의 테스트 시에만 동작할 수 있다. 또한, 상태 회로(1260)는 제어 신호(CTRL)에 의해 저장된 동작 상태 정보(STATUS)를 입출력 드라이버(1270) 및 DQ 패드(DQ_p)를 통해 호스트(1100)에 출력할 수 있다.
예를 들어, 동작 상태 정보(STATUS)는, 메모리 장치(1200a)의 동작 페일이 발생하는 경우에, 커맨드/어드레스 래치(1210)로부터 제공된 로우 어드레스(RA) 및 컬럼 어드레스(CA), 커맨드 디코더(1230)로부터 제공된 디코딩 커맨드(CMD_i), 쓰기 동작에 따라 데이터 입출력 드라이버(1270)에서 호스트(1100)로부터 수신한 데이터(DATA), 그리고 읽기 동작에 따라 호스트(1100)로 출력되는 데이터(DATA) 중 적어도 하나를 포함할 수 있다. 또는, 동작 상태 정보(STATUS)는 동작 페일이 발생되기 이전의 복수의 시점에서의 디코딩 커맨드(CMD_i), 로우 어드레스(RA) 및 컬럼 어드레스(CA), 그리고 데이터 입출력 드라이버(1270)에 의해 입출력되는 데이터(DATA) 중 적어도 하나를 포함할 수 있다.
상태 회로(1260)는 메모리 장치(1200a)의 파워 업(Power up) 시에만 리셋될 수 있다. 즉, 상태 회로(1260)는 메모리 장치(1200a)가 파워 업 동작에 의해 동작을 시작한 이후 외부의 리셋 신호에 의해 리셋되지 않는다. 따라서, 메모리 장치(1200a)가 동작 페일이 발생한 이후 외부의 리셋 신호에 의해 동작 환경을 리셋하는 경우에도, 상태 회로(1260)에 저장된 동작 페일이 관련된 동작 상태 정보(STATUS)는 리셋되지 않는다.
상태 회로(1260)는 멀티 퍼포즈 레지스터(Multi-Purpose Register)로 구성될 수 있다. 멀티 퍼포즈 레지스터로 구성된 상태 회로(1260)에 저장된 동작 상태의 정보는 호스트(1100)로부터 제공되는 명령에 의해 호스트(1100)로 출력될 수 있다. 멀티 퍼포즈 레지스터의 동작은 JEDEC(Joint Electron Device Engineering Council) 표준 문헌에 의해 정의될 수 있다.
데이터 입출력 드라이버(1270)는 전압 생성기(1240)로부터 제공된 기준 전압을 기초로 DQ 패드(DQ_p)를 통해 호스트(1100)로부터 제공된 데이터(DATA)의 로직 레벨을 판별한다. 데이터 입출력 드라이버(1270)는 판별된 데이터(DATA)를 센스 앰프(1252)에 제공한다. 데이터 입출력 드라이버(1270)는 DQ 패드(DQ_p)를 통해 메모리 셀 어레이(1251)에 저장된 데이터를 호스트(1100)로 출력할 수 있다. 이때, 로우 디코더(1253)와 컬럼 디코더(1254)는 입력되거나 출력될 데이터가 저장된 메모리 셀의 어드레스를 메모리 셀 어레이(1251)로 제공할 수 있다. 데이터 입출력 드라이버(1270)는 센스 앰프(1252)에 제공되거나 센스 앰프(1252)로부터 제공된 입출력 데이터(DATA_io)를 상태 회로(1260)에 제공한다. 데이터 입출력 드라이버(1270)는 상태 회로(1260)로부터 제공된 동작 상태 정보(STATUS)를 호스트(1100)로 출력한다.
도 3은 도 2에 도시된 상태 회로를 보여주는 블록도이다. 도 3의 블록도는 도 1 및 도 2를 참조하여 설명될 것이다. 도 3을 참조하면, 상태 회로(1260a)는 제 1 내지 제 3 레지스터(1261~1263) 및 논리 곱 로직(AND)을 포함할 수 있다.
도 3의 상태 회로(1260a)는 메모리 장치(1200a)의 동작 페일 발생 시의 제 1 동작 상태 정보(STATUS[0]) 및 동작 페일 발생 이전의 두 시점에서의 제 2 및 제 3 동작 상태 정보(STATUS[1:2])를 저장할 수 있다. 제 2 및 제 3 동작 상태 정보(STATUS[1:2])가 저장되는 시점은 업데이트 제어 신호(CTRL_u)가 제공되는 방법에 따라 달라질 수 있다. 업데이트 제어 신호(CTRL_u)는 이하에서 자세히 설명될 것이다.
도 2에 도시된 제어 신호(CTRL)는 업데이트 제어 신호(CTRL_u) 및 출력 제어 신호(CTRL_o)를 포함할 수 있다. 업데이트 제어 신호(CTRL_u)는 상태 회로(1260a)가 동작 상태 정보를 업데이트하여 저장하도록 제어하기 위한 신호이다. 즉, 업데이트 제어 신호(CTRL_u)가 활성화되는 경우, 제 1 내지 제 3 레지스터(1261~1263)는 제 1 내지 제 3 동작 상태 정보(STATUS[0:3])를 업데이트하여 저장한다.
도 2 및 도 3의 실시 예에서, 업데이트 제어 신호(CTRL_u)는 커맨드 디코더(1230)부터 제공될 수 있다. 예를 들어, 업데이트 제어 신호(CTRL_u)는 호스트(1100)로부터 메모리 장치(1200a)에 쓰기, 읽기, 활성화, 프리 차지 동작 등의 유효 커맨드가 제공될 때마다 커맨드 디코더(1230)에서 생성될 수 있다. 또는, 업데이트 제어 신호(CTRL_u)는 메모리 장치(1200a)의 동작 상태가 변경될 때마다 커맨드 디코더(1230)에서 생성될 수 있다.
혹은, 다른 실시 예로서, 업데이트 제어 신호(CTRL_u)는 클록 버퍼(1220)로부터 제공되는 내부 클록 신호로 구성될 수 있다. 내부 클록 신호로 구성된 업데이트 제어 신호(CTRL_u)에 의해, 제 1 내지 제 3 레지스터(1261~1263)는 제 1 내지 제 3 동작 상태 정보(STATUS[0:3])를 주기적으로 업데이트하여 저장할 수 있다. 이 경우, 상태 회로(1260a)는 클록 버퍼(1220)로부터 업데이트 제어 신호(CTRL_u)를 제공받고, 커맨드 디코더(1230)로부터 출력 제어 신호(CTRL_o)를 제공받도록 구성될 수 있다.
이하에서는 설명의 편의를 위해 업데이트 제어 신호(CTRL_u)는 호스트(1100)로부터 쓰기, 읽기, 활성화, 프리 차지 등의 유효 커맨드가 제공될 때마다 커맨드 디코더(1230)에서 생성되는 것으로 가정한다. 생성된 업데이트 제어 신호(CTRL_u)는 상태 회로(1260a)에 제공된다. 다만, 이하에서 설명되는 다양한 실시 예들에서 상술한 업데이트 제어 신호(CTRL_u)의 예시들이 쉽게 적용될 수 있다는 것은 이해될 수 있을 것이다.
업데이트 제어 신호(CTRL_u)는 논리 곱 로직(AND)을 통해 레지스터 제어 신호(CTRL_r)로서 제 1 내지 제 3 레지스터(1261~1263)에 각각 제공된다. 논리 곱 로직(AND)은 업데이트 제어 신호(CTRL_u) 및 출력 제어 신호(CTRL_o)를 제공받는다. 논리 곱 로직(AND)은 출력 제어 신호(CTRL_o)가 로직 '1'으로 비활성화된 경우에 업데이트 제어 신호(CTRL_u)를 반전하여 레지스터 제어 신호(CTRL_r)로 출력한다. 또한, 논리 곱 로직(AND)은 출력 제어 신호(CTRL_o)가 활성화되어 로직 '0'이 되는 경우에 업데이트 제어 신호(CTRL_u)와 관계 없이 출력 제어 신호(CTRL_o)를 반전하여 레지스터 제어 신호(CTRL_r)로 출력한다.
출력 제어 신호(CTRL_o)는 상태 회로(1260a)에 저장되어 있던 제 1 내지 제 3 동작 상태 정보(STATUS[0:2])를 호스트(1100)에 출력하기 위한 신호이다. 도 2 및 도 3의 실시 예에서, 출력 제어 신호(CTRL_o)는 메모리 장치(1200a)의 동작 페일이 감지되는 경우에 호스트(1100)로부터 제공될 수 있다.
예를 들어, 호스트(1100)는 메모리 장치(1200a)로부터 독출된 데이터를 예상한 데이터와 비교하여 메모리 장치(1200a)의 동작 페일을 판단할 수 있다. 호스트(1100)는 커맨드 및 어드레스의 조합으로 메모리 장치(1200a)가 동작 상태 정보(STATUS)를 출력하도록 명령할 수 있다. 메모리 장치(1200a)의 커맨드 디코더(1230)는 제공된 커맨드 및 어드레스를 디코딩하여 출력 제어 신호(CTRL_o)를 생성한다. 제공된 출력 제어 신호(CTRL_o)에 의해 제 1 내지 제 3 레지스터(1261~1263)는 각각 제 1 내지 제 3 동작 상태 정보(STATUS[0:2])를 데이터 입출력 드라이버(1270)를 통해 호스트(1100)로 출력한다.
다른 실시 예로서, 출력 제어 신호(CTRL_o)는 메모리 장치(1200a) 내부에서 모니터링되는 특정 신호 또는 전압의 이상 상황이 감지되는 경우에 생성될 수 있다. 또는, 출력 제어 신호(CTRL_o)는 별도의 패드를 통해 호스트(1100)로부터 제공될 수 있다. 출력 제어 신호(CTRL_o)의 다양한 실시 예는 이하에서 구체적으로 기술될 것이다.
제 1 내지 제 3 레지스터(1261~1263)는 쉬프트 레지스터(Shift Register)를 구성한다. 제 1 내지 제 3 레지스터(1261~1263)의 동작은 다음과 같다. 커맨드 디코더(1230) 또는 클록 버퍼(1220)로부터 제공되는 업데이트 제어 신호(CTRL_u)에 의해, 제 1 내지 제 3 레지스터(1261~1263)는 메모리 장치(1200a)의 동작 페일이 발생하기 전에 주기적으로 또는 비주기적으로 제공되는 동작 상태 정보를 저장한다. 이어, 메모리 장치(1200a)의 동작 페일이 발생하는 경우, 호스트(1100)로부터 제공되는 출력 제어 신호(CTRL_o)에 의해, 제 1 내지 제 3 레지스터(1261~1263)는 메모리 장치(1200a)의 동작 페일이 발생한 시점 및 페일 발생 이전의 복수의 시점에서의 동작 상태 정보(STATUS)를 출력하도록 동작한다.
제 1 내지 제 3 레지스터(1261~1263)는 각각 동일하게 구성될 수 있다. 도 3에서, 세 개의 레지스터가 도시되었지만, 이는 예시적인 것으로 본 발명은 이에 한정되지 않는다. 즉, 레지스터의 수는 동작 페일이 발생하기 이전의 시점 중에서 확인하고자 하는 시점의 수에 따라 변경될 수 있다. 이하에서, 1 내지 제 3 레지스터(1261~1263)는 제 1 레지스터(1261)를 예로서 설명될 것이다.
제 1 레지스터(1261)는 복수의 서브 레지스터(1261_1~1261_3)를 포함할 수 있다. 복수의 서브 레지스터(1261_1~1261_3)는 커맨드/어드레스 래치(1210), 커맨드 디코더(1230), 그리고 데이터 입출력 드라이버(1270)로부터 각각 로우 어드레스(RA), 컬럼 어드레스(CA), 디코딩 커맨드(CMD_i), 그리고 입출력 데이터(DATA_io)를 제공받는다. 레지스터 제어 신호(CTRL_r)가 활성화되는 경우, 복수의 서브 레지스터(1261_1~1261_3)는 레지스터 제어 신호(CTRL_r)가 활성화된 때의 메모리 장치(1200a)의 동작을 결정하는 로우 어드레스(RA), 컬럼 어드레스(CA), 디코딩 커맨드(CMD_i), 그리고 입출력 데이터(DATA_io)를 각각 업데이트하여 저장한다.
도 3의 실시 예에서, 서브 레지스터(1261_1)는 로우 어드레스(RA) 및 컬럼 어드레스(CA)를 저장하기 위한 어드레스 전용의 레지스터일 수 있다. 서브 레지스터(1261_2)는 디코딩 커맨드(CMD_i)를 저장하기 위한 커맨드 전용의 레지스터일 수 있다. 또한, 서브 레지스터(1261_3)는 입출력 데이터(DATA_io)를 저장하기 위한 데이터 전용의 레지스터일 수 있다.
도 3에서, 복수의 서브 레지스터(1261_1~1261_3)는 세 개로 구성되는 것으로 도시되었다. 다만, 본 발명은 도 3에 도시된 서브 레지스터(1261_1~1261_3)의 수에 제한되지 않는다. 즉, 복수의 서브 레지스터(1261_1~1261_3)는 상술한 로우 어드레스(RA), 컬럼 어드레스(CA), 디코딩 커맨드(CMD_i), 그리고 입출력 데이터(DATA_io) 각각의 데이터 크기를 모두 저장하기 위한 크기 및 개수로 구성될 수 있다.
예를 들어, 입출력 데이터(DATA_io)는 DQ 패드(DQ_p)의 수에 대응되는 버스의 크기로 상태 회로(1260a)에 제공될 수 있다. 즉, DQ 패드(DQ_p)가 16개 인 경우, 입출력 데이터(DATA_io)의 버스는 16개의 전송 라인을 포함할 수 있다. 따라서, 16개의 전송 라인을 포함하는 버스를 통해 입출력 데이터(DATA_io)가 상태 회로(1260a)에 제공될 수 있다. 또한, 입출력 데이터(DATA_io)는 버스트 랭스(Burst Length)에 따라 결정되는 길이의 직렬 비트열을 포함할 수 있다. 직렬 비트열을 포함하는 입출력 데이터(DATA_io)는 하나의 커맨드에 응답하여 입출력될 수 있다. 서브 레지스터(1261_3)는 상술한 버스의 크기 및 복수의 직렬 비트열을 모두 포함하는 데이터를 저장하는 크기와 개수로 구성될 수 있다.
레지스터 제어 신호(CTRL_r)가 활성화되는 경우, 제 1 레지스터(1261)는 저장되어 있던 어드레스, 커맨드, 그리고 데이터로 구성된 동작 상태 정보를 제 2 레지스터(1262)에 제공한다. 또한, 제 1 레지스터(1261)는 활성화된 레지스터 제어 신호(CTRL_r)에 따라 동작 상태 정보를 업데이트하여 저장한다.
유사하게, 레지스터 제어 신호(CTRL_r)가 활성화되는 경우, 제 2 레지스터(1262)는 저장되어 있던 어드레스, 커맨드, 그리고 데이터로 구성된 동작 상태 정보를 제 3 레지스터(1263)에 제공한다. 이어, 제 2 레지스터(1262)는 활성화된 레지스터 제어 신호(CTRL_r)에 따라 동작 상태 정보를 업데이트하여 저장한다. 레지스터 제어 신호(CTRL_r)가 활성화되는 경우, 제 3 레지스터(1263)는 동작 상태 정보를 업데이트하여 저장한다. 결과적으로, 제 1 내지 제 3 레지스터(1261~1263)는 쉬프트 레지스터를 구성한다. 제 1 내지 제 3 레지스터(1261~1263)는 출력 제어 신호(CTRL_o)에 따라 저장되어 있던 제 1 내지 제 3 동작 상태 정보(STATUS[0:2])를 데이터 입출력 드라이버(1270) 및 DQ 패드(DQ_p)를 통해 호스트(1100)로 출력한다.
도 4 및 도 5는 도 3의 상태 회로의 동작을 설명하기 위한 순서도 및 타이밍도이다. 도 4 및 도 5는 도 1 내지 도 3을 참조하여 설명될 것이다.
도 4를 참조하면, 상태 회로(1260a)의 동작에 따른 순서도가 도시되었다. 먼저, S110 단계에서, 메모리 장치(1200a)의 상태 회로(1260a)는 업데이트 제어 신호(CTRL_u) 및 레지스터 제어 신호(CTRL_r)에 따라 동작 상태 정보(STATUS)를 업데이트하여 저장한다. 상술한 바와 같이, 상태 회로(1260a)는 출력 제어 신호(CTRL_o)가 활성화 되기 전까지 주기적으로 또는 비주기적으로 동작 상태 정보를 저장한다.
S120 단계에서, 메모리 장치(1200a)의 동작 페일이 감지된다. 예를 들어, 상술한 바와 같이, 호스트(1100)는 메모리 장치(1200a)로부터 독출된 데이터를 예상 데이터와 비교하여 메모리 장치(1200a)의 동작 페일을 판단할 수 있다. 호스트(1100)는 독출된 데이터가 예상 데이터와 다른 경우 메모리 장치(1200a)에 동작 페일이 발생하였다고 판단할 수 있다.
다른 예로서, 메모리 장치(1200a)가 테스트 데이터를 비교하기 위한 비교기를 포함하는 경우, 메모리 장치(1200a)는 데이터의 비교를 통해 동작 페일을 감지할 수 있다. 또는, 메모리 장치(1200a)는 메모리 장치(1200a) 내부의 특정 전압의 전압 드롭(drop)을 모니터링하여 동작 페일을 감지할 수 있다. 메모리 장치(1200a)의 동작 페일을 감지하고 출력 제어 신호(CTRL_o)를 생성하기 위한 다양한 실시 예들이 이하에서 구체적으로 설명될 것이다.
S130 단계에서, 동작 페일이 감지되는 경우, 상태 회로(1260a)는 출력 제어 신호(CTRL_o)를 제공받는다. 상술한 다양한 방법에 의해 동작 페일이 감지되는 경우, 호스트(1100) 또는 메모리 장치(1200a) 내부에서 출력 제어 신호(CTRL_o)가 생성될 수 있다. 상태 회로(1260a)는 생성된 출력 제어 신호(CTRL_o)를 제공받는다. S140 단계에서, 출력 제어 신호(CTRL_o)에 응답하여, 상태 회로(1260a)는 제 1 내지 제 3 동작 상태 정보(STATUS[0:2])를 호스트(1100)에 출력한다.
도 5를 참조하면, 상태 회로(1260a)의 동작에 따른 메모리 장치(1200a) 내부 신호의 타이밍도가 도시되었다. 먼저, t0~t1 시간 구간에서, 메모리 장치(1200a)는 호스트(1100)로부터 제공되는 커맨드 및 어드레스에 응답하여 쓰기, 읽기 등의 동작을 수행한다. 예를 들어, 호스트(1100)에 의해 메모리 장치(1200a)의 동작 테스트가 수행되는 경우, 호스트(1100)의 제어에 따라 메모리 장치(1200a)는 JEDEC 표준 문헌에 의해 정의된 IDD5, IDD7 등의 패턴에 의한 동작을 수행할 수 있다.
t1 시점 전까지, 상태 회로(1260a)는 업데이트 제어 신호(CTRL_u)에 따라 메모리 장치(1200a)의 동작 상태 정보(STATUS)를 저장한다. 도 5에서, 업데이트 제어 신호(CTRL_u)는 유효 커맨드(Valid)가 메모리 장치(1200a)에 제공될 때마다 생성되는 것으로 도시되었다. 다만, 상술한 바와 같이, 업데이트 제어 신호(CTRL_u)는 메모리 장치(1200a)의 동작 상태가 변화할 때마다 생성되거나, 클록 신호로서 제공될 수 있다. 이어, t1 시점에서, 메모리 장치(1200a)의 동작 페일이 감지될 수 있다.
t1~t2 시간 구간에서, t1 시점에서 발생한 메모리 장치(1200a)의 동작 페일에 의해 출력 제어 신호(CTRL_o)가 생성된다. 생성된 출력 제어 신호(CTRL_o)에 의해 상태 회로(1260a)는 저장된 제 1 내지 제 3 동작 상태 정보(STATUS[0:2])를 호스트(1100)에 제공한다.
t2~t3 시간 구간에서, 호스트(1100)는 메모리 장치(1200a)의 동작 환경을 리셋한다. 예를 들어, 동작 환경은 메모리 장치(1200a)의 동작 전압, 동작 주파수 등을 포함할 수 있다. 호스트(1100)는 동작 페일이 발생한 경우의 메모리 장치(1200a)의 동작 상태 정보를 분석한다. 이어, 호스트(1100)는 메모리 장치(1200a)가 해당 동작 상태에서 정상적으로 동작하도록 메모리 장치(1200a)의 동작 환경을 변경할 수 있다. 해당 시간 구간에서, 메모리 장치(1200a)는 디셀렉트(deselect)되어 동작하지 않는다. 다만, 상술한 바와 같이, 상태 회로(1260a)는 저장된 제 1 내지 제 3 동작 상태 정보(STATUS[0:2])가 사라지지 않도록 리셋되지 않는다.
이어, t3~t4 시간 구간에서, 메모리 장치(1200a)는 리셋된 동작 환경으로 동작한다. t3~t5 시간 구간에서의 호스트(1100)와 메모리 장치(1200a)의 동작은 t0~t2에서의 동작과 동일하다. 즉, t3~t4 시간 구간에서, 상태 회로(1260a)는 업데이트 제어 신호(CTRL_u)에 따라 메모리 장치(1200a)의 동작 상태 정보(STATUS)를 저장한다. t4 시점에서, 메모리 장치(1200a)의 동작 페일이 감지된다. t4~t5 시간 구간에서, 생성된 출력 제어 신호(CTRL_o)에 의해, 상태 회로(1260a)는 저장된 제 1 내지 제 3 동작 상태 정보(STATUS[0:2])를 호스트(1100)에 제공한다. t5 시점 이후, 메모리 장치(1200a)는 호스트(1100)에 의해 리셋된다.
도 6은 본 발명의 다른 실시 예에 따른 도 2에 도시된 상태 회로를 보여주는 블록도이다. 도 6의 블록도는 도 1 및 도 2를 참조하여 설명될 것이다. 도 6을 참조하면, 상태 회로(1260b)는 레지스터(1264)를 포함할 수 있다. 상술한 바와 같이, 제어 신호(CTRL)는 업데이트 제어 신호(CTRL_u) 및 출력 제어 신호(CTRL_o)를 포함할 수 있다.
도 3의 상태 회로(1260a)와 비교하여, 도 6의 상태 회로(1260b)는 메모리 장치(1200a)의 동작 페일 발생 시에 생성된 업데이트 제어 신호(CTRL_u)에 따라 동작 상태 정보(STATUS)를 저장할 수 있다. 즉, 상태 회로(1260b)는 동작 페일 발생 전에는 동작하지 않는다. 상태 회로(1260b)가 동작 상태 정보(STATUS)를 저장한 이후, 상태 회로(1260b)는 출력 제어 신호(CTRL_o)에 응답하여 저장된 동작 상태 정보(STATUS)를 호스트(1100)에 출력한다.
도 2 및 도 6의 실시 예에서, 도 4 및 도 5에서 설명된 다양한 방법에 의해 메모리 장치(1200a)의 동작 페일이 감지될 수 있다. 이 경우, 업데이트 제어 신호(CTRL_u)는 호스트(1100)로부터 제공되거나, 메모리 장치(1200a) 내부에서 생성될 수 있다.
예를 들어, 업데이트 제어 신호(CTRL_u)는 메모리 장치(1200a)의 동작 페일이 감지되는 경우에 호스트(1100)로부터 제공될 수 있다. 호스트(1100)는 메모리 장치(1200a)로부터 독출된 데이터를 예상한 데이터와 비교하여 메모리 장치(1200a)의 동작 페일을 판단할 수 있다. 호스트(1100)는 커맨드 및 어드레스의 조합으로 메모리 장치(1200a)가 동작 상태 정보(STATUS)를 출력하도록 제어할 수 있다. 메모리 장치(1200a)의 커맨드 디코더(1230)는 제공된 커맨드 및 어드레스를 디코딩하여 업데이트 제어 신호(CTRL_u)를 생성한다. 제공된 업데이트 제어 신호(CTRL_u)에 의해, 레지스터(1264)는 저장된 동작 상태 정보(STATUS)를 데이터 입출력 드라이버(1270)를 통해 호스트(1100)로 출력한다.
다른 실시 예로서, 업데이트 제어 신호(CTRL_u)는 메모리 장치(1200a) 내부에서 모니터링되는 특정 신호 또는 전압의 이상 상황이 감지되는 경우에 생성될 수 있다. 예를 들어, 전압 생성기(1240)의 생성 전압 중 적어도 하나가 설정된 레벨보다 낮아지는 경우, 전압 생성기(1240)는 업데이트 제어 신호(CTRL_u)를 생성할 수 있다. 업데이트 제어 신호(CTRL_u)는 다양한 실시 예를 통해 생성될 수 있다.
상태 회로(1260b)는 출력 제어 신호(CTRL_o)에 응답하여 저장되어 있던 동작 상태 정보(STATUS)를 출력한다. 도 6의 실시 예에서, 출력 제어 신호(CTRL_o)는 호스트(1100)의 제어에 따라 커맨드 디코더(1230)로부터 제공된다.
레지스터(1264)의 구성 및 동작은 도 3에 도시된 제 1 내지 제 3 레지스터(1261~1263) 각각의 구성 및 동작과 유사하다. 즉, 레지스터(1264)는 복수의 서브 레지스터(1264_1~1264_3)를 포함할 수 있다. 서브 레지스터(1264_1~1264_3)의 구성 및 동작은 도 3에서 설명된 바와 동일하므로, 이에 대한 자세한 설명은 생략한다.
복수의 서브 레지스터(1261_1~1261_3)는 커맨드/어드레스 래치(1210), 커맨드 디코더(1230), 그리고 데이터 입출력 드라이버(1270)로부터 각각 로우 어드레스(RA), 컬럼 어드레스(CA), 디코딩 커맨드(CMD_i), 그리고 입출력 데이터(DATA_io)를 제공받는다. 업데이트 제어 신호(CTRL_u)가 활성화되는 경우, 복수의 서브 레지스터(1264_1~1264_3)는 각각 업데이트 제어 신호(CTRL_u)가 활성화된 때의 메모리 장치(1200a)의 동작을 결정하는 로우 어드레스(RA), 컬럼 어드레스(CA), 디코딩 커맨드(CMD_i), 그리고 입출력 데이터(DATA_io)를 업데이트하여 저장한다. 이어, 출력 제어 신호(CTRL_o)에 응답하여, 상태 회로(1260b)는 저장되어 있던 동작 상태 정보(STATUS)를 데이터 입출력 드라이버(1270) 및 DQ 패드(DQ_p)를 통해 호스트(1100)로 출력한다.
도 7 및 도 8은 도 6의 상태 회로의 동작을 설명하기 위한 순서도 및 타이밍도이다. 도 7 및 도 8은 도 1, 도 2, 그리고 도 6을 참조하여 설명될 것이다.
도 7을 참조하면, 상태 회로(1260b)의 동작에 따른 순서도가 도시되었다. 먼저, S110 단계에서, 메모리 장치(1200a)의 동작 페일이 감지된다. 메모리 장치(1200a)의 동작 페일을 감지하기 위한 예시적인 방법은 도 4 및 도 6에서 설명되었다. 또한, 상술한 바와 같이, 동작 페일을 감지하기 위한 다른 실시 예는 도 10을 참조하여 설명될 것이다. 메모리 장치(1200a)의 동작 페일이 감지되는 경우, 호스트(1100) 또는 메모리 장치(1200a) 내부에서 업데이트 제어 신호(CTRL_u)가 생성된다. 업데이트 제어 신호(CTRL_u)는 상태 회로(1260b)에 제공된다.
S120 단계에서, 상태 회로(1260b)는 제공된 업데이트 제어 신호(CTRL_u)에 따라 동작 상태 정보(STATUS)를 업데이트하여 저장한다. S130 단계에서, 상태 회로(1260a)는 호스트(1100)로부터 출력 제어 신호(CTRL_o)를 제공받는다. S140 단계에서, 출력 제어 신호(CTRL_o)에 응답하여, 상태 회로(1260b)는 동작 상태 정보(STATUS)를 호스트(1100)에 출력한다.
도 8을 참조하면, 상태 회로(1260b)의 동작에 따른 메모리 장치(1200a) 내부 신호의 타이밍도가 도시되었다. 먼저, t0~t1 시간 구간에서, 메모리 장치(1200a)는 호스트(1100)로부터 제공되는 커맨드 및 어드레스에 응답하여 쓰기, 읽기 등의 동작을 수행한다. 도 5의 t0~t1 시간 구간에서 설명된 바와 같이, 호스트(1100)의 제어에 따라 메모리 장치(1200a)는 JEDEC 표준 문헌에 의해 정의된 IDD5, IDD7 등의 패턴에 의한 동작을 수행할 수 있다.
t1 시점에서, 메모리 장치(1200a)의 동작 페일이 감지되고, 업데이트 제어 신호(CTRL_u)가 로직 '0'으로 활성화 된다. 또한, 활성화된 업데이트 제어 신호(CTRL_u)에 의해, 상태 회로(1260b)는 t1 시점에서의 메모리 장치(1200a)의 동작 상태 정보(STATUS)를 업데이트하여 저장한다.
t1~t2 시간 구간에서, 호스트(1100)는 메모리 장치(1200a)의 동작 환경을 리셋한다. 해당 시간 구간에서, 메모리 장치(1200a)는 디셀렉트되어 동작하지 않는다. 다만, 상술한 바와 같이, 상태 회로(1260b)는 저장된 동작 상태 정보(STATUS)가 사라지지 않도록 리셋되지 않는다.
t2~t3 시간 구간에서, 메모리 장치(1200a)는 리셋된 동작 환경으로 동작한다. t3 시점에서, 메모리 장치(1200a)는 호스트(1100)로부터 동작 상태 정보(STATUS)를 출력하기 위한 명령을 제공받는다. 메모리 장치(1200a)의 커맨드 디코더(1230)는 제공된 명령을 기초로 로직 '1'의 출력 제어 신호(CTRL_o)를 생성한다.
t3~t4 시간 구간에서, 상태 회로(1260b)는 출력 제어 신호(CTRL_o)에 응답하여 동작 상태 정보(STATUS)를 호스트(1100)에 제공한다. 동작 상태 정보(STATUS)는 동작 페일 시의 메모리 장치(1200a)의 동작 상태 정보를 포함한다. 이어, t4 시점에서, t1 시점과 동일하게, 메모리 장치(1200a)의 동작 페일이 감지된다. 감지된 동작 페일에 의해, 업데이트 제어 신호(CTRL_u)가 로직 '0'으로 활성화 된다. 이어, 상태 회로(1260b)는 t4 시점에서의 메모리 장치(1200a)의 동작 상태 정보(STATUS)를 업데이트하여 저장한다. 동작 상태 정보(STATUS)가 업데이트된 이후, 호스트(1100)는 메모리 장치(1200a)의 동작 환경을 리셋한다.
도 9 내지 도 11은 본 발명의 다른 실시 예에 따른 도 1에 도시된 메모리 장치를 보여주는 블록도이다. 도 9 내지 도 11의 블록도는 도 1 내지 도 8을 참조하여 설명될 것이다.
도 9를 참조하면, 메모리 장치(1200b)는 커맨드/어드레스 래치(1210), 클록 버퍼(1220), 커맨드 디코더(1230), 전압 생성기(1240), 코어 영역(1250), 상태 회로(1260), 그리고 데이터 입출력 드라이버(1270)를 포함할 수 있다. 또한, 메모리 장치(1200b)는 제어 신호(CTRL)를 제공받기 위한 CTRL 패드(CTRL_p)를 더 포함할 수 있다.
도 2의 메모리 장치(1200a)와 비교하여, 메모리 장치(1200b)의 상태 회로(1260)는 커맨드 디코더(1230)가 아닌 CTRL 패드(CTRL_p)를 통해 호스트(1100)로부터 제어 신호(CTRL)를 제공받는다. 따라서, 커맨드 디코더(1230)는 디코딩 커맨드(CMD_i)를 상태 회로(1260)에 제공하고, 제어 신호(CTRL)를 상태 회로(1260)에 제공하지 않는다.
상술한 바와 같이, 제어 신호(CTRL)는 업데이트 제어 신호(CTRL_u) 및 출력 제어 신호(CTRL_o)를 포함할 수 있다. 따라서, 도시되지 않았지만, CTRL 패드(CTRL_p)는 업데이트 제어 신호(CTRL_u) 및 출력 제어 신호(CTRL_o) 각각을 수신하기 위해 두 개의 패드로 구성될 수 있다.
CTRL 패드(CTRL_p)는 메모리 장치(1200b)의 동작에 사용되는 종래에 존재하는 패드를 포함할 수 있다. 예를 들어, CTRL 패드(CTRL_p)는 DBI(Data Bus Inversion) 패드, DM(Data Mask) 패드, PAR 패드 등을 포함할 수 있다. 즉, 메모리 장치(1200b)는 쓰기, 읽기 등의 동작 중에 사용되지 않는 패드를 CTRL 패드(CTRL_p)로서 사용할 수 있다.
상술한 바를 제외하고, 커맨드/어드레스 래치(1210), 클록 버퍼(1220), 커맨드 디코더(1230), 전압 생성기(1240), 코어 영역(1250), 상태 회로(1260), 그리고 데이터 입출력 드라이버(1270)의 구성 및 동작은 도 2에서 설명된 바와 동일하다.
메모리 장치(1200b)의 동작 상태 정보(STATUS)의 저장 및 출력 동작은 다음과 같다. 먼저, 메모리 장치(1200b)의 동작 페일이 발생하는 경우에 상태 회로(1260)는 CTRL 패드(CTRL_p)를 통해 호스트(1100)로부터 업데이트 제어 신호(CTRL_u)를 제공받는다. 업데이트 제어 신호(CTRL_u)에 응답하여, 상태 회로(1260)는 발생한 동작 페일과 관련된 동작 상태 정보(STATUS)를 저장한다.
이어, 상태 회로(1260)는 CTRL 패드(CTRL_p)를 통해 호스트(1100)로부터 출력 제어 신호(CTRL_o)를 제공받는다. 상태 회로(1260)는 출력 제어 신호(CTRL_o)에 응답하여 저장된 동작 상태 정보(STATUS)를 입출력 드라이버(1270) 및 DQ 패드(DQ_p)를 통해 호스트(1100)에 출력한다.
도 10을 참조하면, 메모리 장치(1200c)는 커맨드/어드레스 래치(1210), 클록 버퍼(1220), 커맨드 디코더(1230), 전압 생성기(1240), 코어 영역(1250), 상태 회로(1260), 그리고 데이터 입출력 드라이버(1270)를 포함할 수 있다.
도 2의 메모리 장치(1200a)와 비교하여, 메모리 장치(1200c)의 상태 회로(1260)는 커맨드 디코더(1230)가 아닌 전압 생성기(1240)로부터 출력 제어 신호(CTRL_o)를 제공받는다. 따라서, 커맨드 디코더(1230)는 디코딩 커맨드(CMD_i) 및 업데이트 제어 신호(CTRL_u)를 상태 회로(1260)에 제공하고, 출력 제어 신호(CTRL_o)를 상태 회로(1260)에 제공하지 않는다. 다만, 도 2에서 설명된 예와 같이, 상태 회로(1260)는 클록 버퍼(1220)로부터 내부 클록 신호를 업데이트 제어 신호(CTRL_u)로서 제공받을 수 있다.
전압 생성기(1240)는 메모리 장치(1200c)의 동작에 필요한 다양한 전압을 생성한다. 공급 전압의 불안정 등의 이유로 생성 전압 중 적어도 하나가 설정된 전압보다 낮아지는 경우, 메모리 장치(1200c)가 정상 동작을 수행하지 못할 수 있다. 따라서, 이 경우, 전압 생성기(1240)는 메모리 장치(1200c)에 동작 페일이 발생하였다고 판단하여 출력 제어 신호(CTRL_o)를 생성할 수 있다. 생성된 출력 제어 신호(CTRL_o)는 상태 회로(1260)에 제공된다.
상술한 바를 제외하고, 커맨드/어드레스 래치(1210), 클록 버퍼(1220), 커맨드 디코더(1230), 전압 생성기(1240), 코어 영역(1250), 상태 회로(1260), 그리고 데이터 입출력 드라이버(1270)의 구성 및 동작은 도 2에서 설명된 바와 동일하다.
메모리 장치(1200c)의 동작 상태 정보(STATUS)의 저장 및 출력 동작은 다음과 같다. 먼저, 커맨드 디코더(1230)로부터 제공되는 업데이트 제어 신호(CTRL_u)에 의해, 상태 회로(1260)는 전압 생성기(1240)로부터 출력 제어 신호(CTRL_o)를 제공받기 전에 주기적으로 또는 비주기적으로 동작 상태 정보를 저장한다. 이어, 전압 생성기(1240)에 의해 생성 전압이 설정된 전압보다 낮은 동작 페일이 감지되는 경우, 전압 생성기(1240)는 출력 제어 신호(CTRL_o)를 생성한다. 상태 회로(1260)는 전압 생성기(1240)로부터 출력 제어 신호(CTRL_o)를 제공받는다. 출력 제어 신호(CTRL_o)에 응답하여, 상태 회로(1260)는 저장된 동작 상태 정보(STATUS)를 입출력 드라이버(1270) 및 DQ 패드(DQ_p)를 통해 호스트(1100)에 출력한다.
도 11을 참조하면, 메모리 장치(1200d)는 커맨드/어드레스 래치(1210), 클록 버퍼(1220), 커맨드 디코더(1230), 전압 생성기(1240), 코어 영역(1250), 상태 회로(1260), 그리고 데이터 입출력 드라이버(1270)를 포함할 수 있다. 또한, 메모리 장치(1200d)는 상태 입출력 드라이버(1280), CTRL 패드(CTRL_p), 그리고 상태 패드(STA_p)를 더 포함할 수 있다.
도 2의 메모리 장치(1200a)와 비교하여, 메모리 장치(1200d)의 상태 회로(1260)는 커맨드 디코더(1230)가 아닌 CTRL 패드(CTRL_p) 및 상태 입출력 드라이버(1280)를 통해 호스트(1100)로부터 제어 신호(CTRL)를 제공받는다. 따라서, 커맨드 디코더(1230)는 디코딩 커맨드(CMD_i)를 상태 회로(1260)에 제공하고, 제어 신호(CTRL)를 상태 회로(1260)에 제공하지 않는다.
상술한 바와 같이, 제어 신호(CTRL)는 업데이트 제어 신호(CTRL_u) 및 출력 제어 신호(CTRL_o)를 포함할 수 있다. 따라서, 도시되지 않았지만, CTRL 패드(CTRL_p)는 업데이트 제어 신호(CTRL_u) 및 출력 제어 신호(CTRL_o) 각각을 수신하기 위해 두 개의 패드로 구성될 수 있다. 도 9의 메모리 장치(1200b)와 비교하여, CTRL 패드(CTRL_p)는 메모리 장치(1200d)의 동작과 관계없는 별도의 패드로 구성될 수 있다.
상태 회로(1260)는 CTRL 패드(CTRL_p) 및 상태 입출력 드라이버(1280)를 통해 제공된 제어 신호(CTRL)에 따라 메모리 장치(1200d)의 동작 상태를 저장한다. 또한, 제어 신호(CTRL)에 응답하여, 상태 회로(1260)는 저장된 동작 상태 정보(STATUS)를 상태 입출력 드라이버(1280) 및 상태 패드(STA_p)를 통해 호스트(1100)로 출력할 수 있다.
상태 입출력 드라이버(1280)는 메모리 장치(1200d)가 쓰기, 읽기 등의 일반 동작들을 수행하기 위해 호스트(1100)와 통신하기 위한 인터페이스와 구분되는 인터페이스에 의해 호스트(1100)와 통신할 수 있다. 따라서, 메모리 장치(1200d)는 쓰기, 읽기 등의 동작을 수행하는 중에도 호스트(1100)로부터 제어 신호(CTRL)를 수신할 수 있다. 또한, 메모리 장치(1200d)는 쓰기, 읽기 등의 동작을 수행하는 중에도 호스트(1100)로 동작 상태 정보(STATUS)를 제공할 수 있다. 결과적으로, 제어 신호(CTRL)는 클록 신호(CLK)와 관계없이 호스트(1100)로부터 수신되고, 동작 상태 정보(STATUS)는 클록 신호(CLK)와 관계없이 호스트(1100)로 출력될 수 있다.
예를 들어, 상태 입출력 드라이버(1280)는 JEDEC 표준 문헌에 의해 정의된 IEEE 1500 인터페이스로 호스트(1100)와 통신할 수 있다. 상태 입출력 드라이버(1280)가 IEEE 1500 인터페이스로 호스트(1100)와 통신하는 경우, CTRL 패드(CTRL_p)는 WSI(Wrapper Scan In) 패드를 포함할 수 있고, 상태 패드(STA_p)는 WSO(Wrapper Scan Out) 패드를 포함할 수 있다.
상술한 바를 제외하고, 커맨드/어드레스 래치(1210), 클록 버퍼(1220), 커맨드 디코더(1230), 전압 생성기(1240), 코어 영역(1250), 상태 회로(1260), 그리고 데이터 입출력 드라이버(1270)의 구성 및 동작은 도 2에서 설명된 바와 동일하다.
메모리 장치(1200d)의 동작 상태 정보(STATUS)의 저장 및 출력 동작은 다음과 같다. 먼저, 메모리 장치(1200b)의 동작 페일이 발생하는 경우, 상태 회로(1260)는 CTRL 패드(CTRL_p) 및 상태 입출력 드라이버(1280)를 통해 호스트(1100)로부터 업데이트 제어 신호(CTRL_u)를 제공받는다. 업데이트 제어 신호(CTRL_u)에 응답하여, 상태 회로(1260)는 발생한 동작 페일과 관련된 동작 상태 정보(STATUS)를 저장한다.
이어, 상태 회로(1260)는 CTRL 패드(CTRL_p) 및 상태 입출력 드라이버(1280)를 통해 호스트(1100)로부터 출력 제어 신호(CTRL_o)를 제공받는다. 출력 제어 신호(CTRL_o)에 응답하여, 상태 회로(1260)는 저장된 동작 상태 정보(STATUS)를 상태 입출력 드라이버(1280) 및 상태 패드(STA_p)를 통해 호스트(1100)에 출력할 수 있다.
이상에서, 상태 회로(1260) 및 상태 회로(1260)를 포함하는 메모리 장치(1200)의 다양한 실시 예들이 설명되었다. 다만, 본 발명은 도 1 내지 도 11에서 설명된 실시 예에 제한되는 것이 아니다. 즉, 본 명세서에 설명된 다양한 실시 예는 서로 조합되거나 일부 생략되어 실시될 수 있다. 예를 들어, 도 11의 메모리 장치(1200d)에서, 상태 회로(1260)는 도 10의 메모리 장치(1200c)와 같이 전압 생성기(1240)로부터 출력 제어 신호(CTRL_o)를 제공받도록 구성될 수 있다. 이와 같이, 본 명세서에 기술된 실시 예들의 조합은 당업자에 의해 쉽게 실시될 수 있다.
도 12 및 도 13은 본 발명의 다른 실시 예에 따른 상태 회로를 포함하는 메모리 모듈을 보여주는 블록도이다. 도 12 및 도 13에 도시된 메모리 모듈(10000, 20000)은 DIMM(Dual In-line Memory Module) 타입의 구조를 갖는다. 메모리 모듈(10000, 20000) 각각은 도 1 내지 도 11을 참조하여 설명된 상태 회로(1260)를 포함할 수 있다.
도 12를 참조하면, RDIMM(Registered DIMM)의 형태를 갖는 A 형 메모리 모듈(10000)이 도시되었다. A 형 메모리 모듈(10000)은 메모리 장치(11000), 커맨드/어드레스(CA) 레지스터(12000), 그리고 CA 전송 선로(13000)를 포함할 수 있다.
메모리 장치(11000)는 CA 전송 선로(13000)를 통해 CA 레지스터(12000)와 연결된다. CA 레지스터(12000)는 호스트 출력부의 로드를 줄이기 위해 호스트로부터 메모리 장치(11000)로 송신되는 어드레스 또는 커맨드의 버퍼 역할을 한다. CA 전송 선로(13000)는 커맨드/어드레스가 전송되는 경우에 발생될 수 있는 반사파를 제거하기 위해 종단에 터미네이션 저항(T)을 포함할 수 있다.
RDIMM의 구조에서 호스트가 메모리 장치(11000)에 접근하는 경우, 호스트는 메모리 장치(11000)와 개별 전송 선로(DQ_G)를 통하여 데이터를 직접 교환한다. 반면, 호스트는 CA 레지스터(12000)를 통하여 어드레스 또는 커맨드를 메모리 장치(11000) 각각에 제공한다.
CA 레지스터(12000)는 상태 회로(12100)를 포함할 수 있다. 호스트로부터 제공된 업데이트 제어 신호(CTRL_u)에 응답하여, CA 레지스터(12000)의 상태 회로(12100)는 메모리 장치(11000)로부터 CA 전송 선로(13000)를 통해 동작 상태 정보를 제공받아 저장할 수 있다. 또한, 호스트로부터 제공된 출력 제어 신호(CTRL_o)에 응답하여, 상태 회로(12100)는 저장된 동작 상태 정보를 CA 라인(CA)을 통해 호스트에 제공한다. 여기서, 동작 상태 정보는 메모리 장치(11000)의 동작에 따른 커맨드 및 어드레스를 포함할 수 있다. 다만, 동작 상태 정보는 메모리 장치(11000)의 동작에 따른 입출력 데이터를 포함하지 않을 수 있다.
CA 라인(CA)은 CA 레지스터(12000)에서 호스트로의 방향과 호스트에서 CA 레지스터(12000) 방향의 양 방향성을 가질 것이다. 도 12의 실시 예에서, 호스트는 메모리 장치(11000)를 포함하는 복수의 메모리 장치에 대한 동작 상태 정보를 상태 회로(12100)로부터 하나의 커맨드에 의해 제공받을 수 있으므로, 동작 상태 정보의 관리가 용이해진다.
도 13을 참조하면, LRDIMM(Load Reduced DIMM)의 형태를 갖는 B 형 메모리 모듈(20000)이 도시되었다. B 형 메모리 모듈(20000)은 메모리 장치(21000), 메모리 버퍼(22000), CA 전송 선로(23000), 그리고 데이터 전송 선로(24000)를 포함할 수 있다.
메모리 장치(21000)를 포함하는 복수의 메모리 장치 각각은 CA 전송 선로(23000) 및 데이터 전송 선로(24000)를 통해 메모리 버퍼(22000)와 연결된다. 메모리 버퍼(22000)는 호스트 출력부의 로드를 줄여주는 역할을 한다. CA 전송 선로(23000)는 커맨드/어드레스를 전송하는 경우에 발생될 수 있는 반사파를 제거하기 위해 종단에 터미네이션 저항(T)을 포함할 수 있다. 데이터 전송 선로(24000)는 메모리 장치(21000)를 포함하는 복수의 메모리 장치 각각으로부터 데이터를 제공받거나, 복수의 메모리 장치 각각에 데이터를 제공하기 위한 복수의 전송 선로를 포함할 수 있다. 복수의 전송 선로는 메모리 버퍼(22000)와 각각의 복수의 메모리 장치 사이에 일대일로 연결될 수 있다.
LRDIMM의 구조에서, 호스트가 메모리 장치(21000)에 접근하는 경우, 호스트는 메모리 버퍼(22000), CA 전송 선로(23000), 그리고 데이터 전송 선로(24000)를 통하여 메모리 장치(21000)와 커맨드, 어드레스, 그리고 데이터를 간접적으로 교환한다.
메모리 버퍼(22000)는 상태 회로(22100)를 포함할 수 있다. 호스트로부터 제공된 업데이트 제어 신호(CTRL_u)에 응답하여, 상태 회로(22100)는 메모리 장치(21000)로부터 동작 상태 정보를 CA 전송 선로(23000) 및 데이터 전송 선로(24000)를 통해 제공받아 저장할 수 있다. 또한, 호스트로부터 제공된 출력 제어 신호(CTRL_o)에 응답하여, 상태 회로(22100)는 저장된 동작 상태 정보를 DATA 라인(DATA)을 통해 호스트에 제공한다. 여기서, 동작 상태 정보는 메모리 장치(21000)의 동작에 따른 커맨드, 어드레스, 그리고 입출력 데이터를 포함할 수 있다.
도 13의 실시 예에서, 호스트는 메모리 장치(21000)를 포함하는 복수의 메모리 장치에 대한 동작 상태 정보를 하나의 커맨드에 의해 상태 회로(22100)로부터 제공받을 수 있으므로, 동작 상태 정보의 관리가 용이해진다.
도 14는 본 발명의 다른 실시 예에 따른 상태 회로를 포함하는 적층 메모리를 보여주는 블록도이다. 도 14를 참조하면, 적층 메모리 장치(30000)는 제 1 및 제 2 메모리 장치(31000, 32000), 로직 다이(Logic Die, 33000), 그리고 솔더 볼(34000)을 포함할 수 있다. 적층된 메모리 장치의 개수는 도 14에 도시된 것에 한정되지 않는다.
제 1 및 제 2 메모리 장치(31000, 32000)는 각각 인터페이스(31100, 32100)를 포함할 수 있다. 제 1 및 제 2 메모리 장치(31000, 32000)는 각각 TSV(Trough Silicon Via)에 의해 서로 연결될 수 있다. 또한, 제 1 및 제 2 메모리 장치(31000, 32000)는 각각 TSV에 의해 로직 다이(33000)와 연결될 수 있다. 따라서, 제 1 및 제 2 메모리 장치(31000, 32000)는 인터페이스(31100, 32100) 및 TSV를 통해 로직 다이(33000)의 상태 회로(33100)와 통신할 수 있다.
로직 다이(33000)는 상태 회로(33100)를 포함할 수 있다. 상태 회로(33100)는 도 1 내지 도 11을 참조하여 설명된 상태 회로(1260)를 포함할 수 있다. 호스트로부터 제공된 업데이트 제어 신호(CTRL_u)에 응답하여, 상태 회로(33100)는 인터페이스(31100, 32100) 및 TSV를 통해 연결된 제 1 및 제 2 메모리 장치(31000, 32000)로부터 각각 동작 상태 정보를 제공받아 저장할 수 있다. 또한, 호스트로부터 제공된 출력 제어 신호(CTRL_o)에 응답하여, 상태 회로(33100)는 저장된 동작 상태 정보를 솔더 볼(34000)을 통해 호스트에 제공할 수 있다. 여기서, 동작 상태 정보는 제 1 및 제 2 메모리 장치(31000, 32000)의 동작에 따른 커맨드, 어드레스, 그리고 입출력 데이터를 포함할 수 있다.
도 14의 실시 예에서, 호스트는 제 1 및 제 2 메모리 장치(31000, 32000)에 대한 동작 상태 정보를 하나의 커맨드에 의해 제공받을 수 있으므로, 동작 상태 정보의 관리 효율이 증가한다. 도 14에서, 적층 메모리 장치(30000)의 예로서, TSV에 의해 적층된 메모리 장치의 구조가 도시되었다. 다만, 본 발명은 이에 한정되는 것이 아니다. 도 14의 예는 TSV 뿐 아니라 PoP(Package on Package)와 같이, 적층될 수 있는 모든 메모리 형태에 적용될 수 있음은 쉽게 이해될 것이다.
도 15는 본 발명의 실시 예에 따른 메모리 장치를 포함하는 PIM을 보여주는 그림이다. 도 15를 참조하면, PIM(Processor In Memory, 40000)은 프로세서(Processor, 41000), 메모리 장치(42000), 인터포저(Interposer, 43000), 그리고 솔더 볼(44000)을 포함할 수 있다.
프로세서(41000)는 도 1에 도시된 호스트(1100)에 대응될 수 있다. 즉, 프로세서(41000)는 범용 프로세서 또는 어플리케이션 프로세서(Application Processor)를 포함하는 프로세서 회로 또는 시스템일 수 있다. 또는, 프로세서(41000)는 하나 이상의 프로세서들을 포함하는 컴퓨팅 장치(예컨대, 퍼스널 컴퓨터(Personal Computer), 주변 장치, 디지털 카메라, PDA(Personal Digital Assistant), PMP(Portable Media Player), 스마트폰(Smartphone), 태블릿(Tablet), 웨어러블(Wearable) 장치 등)일 수 있다.
메모리 장치(42000)는 도 1 내지 도 11을 참조하여 설명된 메모리 장치(1200a~1200d)를 포함할 수 있다. 메모리 장치(42000)는 상태 회로(42100)를 포함할 수 있다. 상태 회로(42100)는 도 1 내지 도 11을 참조하여 설명된 상태 회로(1260)를 포함할 수 있다. 또는, 메모리 장치(42000)는 도 12 및 도 13을 참조하여 설명된 메모리 모듈(10000, 20000)을 포함할 수 있다. 혹은, 메모리 장치(42000)는 도 14를 참조하여 설명된 적층 메모리 장치(30000)를 포함할 수 있다.
메모리 장치(42000)는 인터포저(43000)를 통해 프로세서(41000)와 통신할 수 있다. 상태 회로(42100)를 포함하는 메모리 장치(42000)는 프로세서(41000)의 제어에 의해 도 1 내지 도 14를 참조하여 설명된 방법에 따라 동작할 수 있다. 메모리 장치(42000)는 프로세서(41000)의 명령에 따라 저장된 동작 상태 정보(STATUS)를 프로세서(41000)에 제공할 수 있다. 도 15의 실시 예에 따라, 프로세서(41000) 또는 유저는 메모리 장치(42000)의 동작 상태 정보(STATUS)를 제공받고, 메모리 장치(42000)의 동작 페일을 분석할 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 위에서 설명한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
1000: 메모리 시스템
1100: 호스트
1200, 1200a, 1200b, 1200c, 1200d: 메모리 장치
1210: 커맨드/어드레스 래치
1220: 클록 버퍼
1230: 커맨드 디코더
1240: 전압 생성기
1250: 코어 영역
1260, 1260a, 1260b: 상태 회로
1261~1263: 제 1 내지 제 3 레지스터
1261_1~1261_3: 서브 레지스터
1270: 데이터 입출력 드라이버
1280: 상태 입출력 드라이버

Claims (20)

  1. 메모리 장치에 있어서:
    커맨드를 디코딩하는 커맨드 디코더; 그리고
    상기 디코딩된 커맨드를 기초로 결정되는 상기 메모리 장치의 동작 정보를 순차적으로 저장하고, 출력 제어 신호에 따라 상기 순차적으로 저장된 적어도 하나의 동작 정보를 출력하는 상태 회로를 포함하고,
    상기 메모리 장치의 동작 페일이 발생한 이후, 외부의 리셋 신호에 의해 상기 메모리 장치의 동작 환경을 리셋하는 경우에도, 상기 저장된 적어도 하나의 동작 정보가 유지되도록 상기 상태 회로를 리셋하지 않는 메모리 장치.
  2. 제 1 항에 있어,
    상기 상태 회로는 상기 메모리 장치가 파워 업(power up)되는 경우에 리셋되는 메모리 장치.
  3. 제 1 항에 있어,
    상기 상태 회로는,
    상기 동작 정보를 순차적으로 업데이트하여 저장하고, 상기 출력 제어 신호에 따라 상기 동작 정보를 출력하는 쉬프트 레지스터(Shift Register)를 포함하는 메모리 장치.
  4. 제 1 항에 있어,
    상기 상태 회로는 호스트로부터 제공되는 업데이트 제어 신호에 따라 상기 저장된 적어도 하나의 동작 정보를 주기적으로 업데이트하는 메모리 장치.
  5. 제 4 항에 있어,
    상기 업데이트 제어 신호는 상기 호스트로부터 제공되는 클록 신호를 포함하는 메모리 장치.
  6. 제 1 항에 있어,
    상기 상태 회로는 호스트로부터 커맨드가 제공되는 경우에 상기 저장된 적어도 하나의 동작 정보를 업데이트하는 메모리 장치.
  7. 제 1 항에 있어,
    상기 출력 제어 신호는 상태 정보 인터페이스를 통해 호스트로부터 제공되는 메모리 장치.
  8. 제 7 항에 있어,
    상기 동작 정보는 상기 상태 정보 인터페이스를 통해 상기 호스트에 제공되는 메모리 장치.
  9. 삭제
  10. 메모리 장치에 있어서:
    커맨드를 디코딩하는 커맨드 디코더;
    상기 디코딩된 커맨드를 기초로 결정되는 상기 메모리 장치의 동작 정보를 순차적으로 저장하고, 출력 제어 신호에 따라 상기 순차적으로 저장된 적어도 하나의 동작 정보를 출력하는 상태 회로; 그리고
    상기 메모리 장치를 구동하기 위한 전압을 생성하는 전압 생성기를 포함하고,
    상기 전압 생성기는 상기 생성된 전압 중 적어도 하나가 기준 전압보다 낮아지는 경우에 상기 출력 제어 신호를 생성하는 메모리 장치.
  11. 제 1 항에 있어,
    상기 출력 제어 신호는, 호스트가 상기 메모리 장치의 출력 데이터를 예상 데이터와 비교하여 상기 메모리 장치의 상기 동작 페일을 감지하는 경우에 상기 호스트로부터 제공되는 메모리 장치.
  12. 제 1 항에 있어,
    상기 동작 정보는, 호스트로부터 제공된 상기 디코딩된 커맨드, 어드레스, 데이터, 그리고 상기 호스트로 출력되는 데이터 중 적어도 하나를 포함하는 메모리 장치.
  13. 제 1 항에 있어,
    호스트와 데이터를 교환하기 위한 입출력 드라이버를 더 포함하되,
    상기 동작 정보는 상기 입출력 드라이버를 통해 상기 호스트에 제공되는 메모리 장치.
  14. 제 1 항에 있어,
    상기 상태 회로는 상기 메모리 장치의 테스트 시에 동작하는 메모리 장치.
  15. 메모리 장치의 동작 방법에 있어서:
    상기 메모리 장치에 포함된 상태 회로가 커맨드를 기초로 결정되는 상기 메모리 장치의 동작 정보를 순차적으로 저장하는 단계;
    상기 상태 회로가 출력 제어 신호를 제공받는 단계; 그리고
    상기 상태 회로가 상기 출력 제어 신호에 응답하여 상기 순차적으로 저장된 복수의 동작 정보를 호스트에 제공하는 단계를 포함하고,
    상기 메모리 장치의 동작 페일이 발생한 이후, 외부의 리셋 신호에 의해 상기 메모리 장치의 동작 환경이 리셋되는 경우에도, 상기 복수의 동작 정보가 유지되도록 상기 상태 회로는 리셋되지 않는 동작 방법.
  16. 메모리 장치의 동작 방법에 있어서:
    상기 메모리 장치에 포함된 상태 회로가 커맨드를 기초로 결정되는 상기 메모리 장치의 동작 정보를 순차적으로 저장하는 단계;
    상기 상태 회로가 출력 제어 신호를 제공받는 단계; 그리고
    상기 상태 회로가 상기 출력 제어 신호에 응답하여 상기 순차적으로 저장된 복수의 동작 정보를 호스트에 제공하는 단계를 포함하고,
    상기 출력 제어 신호를 제공받는 단계는,
    상기 메모리 장치에 포함된 전압 생성기의 생성 전압이 기준 전압보다 낮아지는 경우에 상기 전압 생성기로부터 생성된 상기 출력 제어 신호를 제공받는 단계를 포함하는 동작 방법.
  17. 제 15 항에 있어,
    상기 상태 회로는 상기 메모리 장치의 테스트 시에 동작하는 동작 방법.
  18. 메모리 장치의 동작 방법에 있어서:
    호스트가 상기 메모리 장치의 동작 페일을 감지하고 업데이트 제어 신호를 생성하는 단계;
    상기 업데이트 제어 신호에 따라, 상기 메모리 장치에 포함된 상태 회로가 호스트로부터 제공되는 커맨드를 기초로 결정되는 상기 메모리 장치의 동작 정보를 저장하는 단계; 그리고
    상기 호스트로부터 제공되는 출력 제어 신호에 응답하여, 상기 상태 회로가 상기 저장된 동작 정보를 상기 호스트에 제공하는 단계를 포함하고,
    상기 메모리 장치의 상기 동작 페일이 발생한 이후, 상기 호스트에 의해 상기 메모리 장치의 동작 환경이 리셋되는 경우에도, 상기 메모리 장치의 상기 동작 정보가 유지되도록 상기 상태 회로는 리셋되지 않는 동작 방법.
  19. 제 18 항에 있어,
    상기 동작 정보는 상기 호스트로부터 제공된 상기 커맨드, 어드레스, 데이터, 그리고 상기 호스트로 출력되는 데이터 중 적어도 하나를 포함하는 동작 방법.
  20. 제 18 항에 있어,
    상기 상태 회로는 상기 메모리 장치의 테스트 시에 동작하는 동작 방법.
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