TWI595632B - Memory system - Google Patents

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TWI595632B
TWI595632B TW104128897A TW104128897A TWI595632B TW I595632 B TWI595632 B TW I595632B TW 104128897 A TW104128897 A TW 104128897A TW 104128897 A TW104128897 A TW 104128897A TW I595632 B TWI595632 B TW I595632B
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semiconductor wafer
output terminal
terminal
output
signal
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Yuusuke Nosaka
Masanobu Shirakawa
Yoshihisa Kojima
Kiyotaka Iwasaki
Hiroshi Sukegawa
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Toshiba Kk
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Description

記憶體系統 相關申請案
本案享有以美國臨時專利申請案62/119733號(申請日：2015年2月23日)為基礎申請案之優先權。本案藉由參照該基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態係關於一種例如應用於SSD(solid state drive，固態驅動器)之記憶體系統。
例如應用於SSD等之NAND快閃記憶體之晶片具有輸出表示晶片內部之處理之狀態之就緒/忙碌()信號的端子。NAND快閃記憶體之控制器接收自NAND快閃記憶體輸出之就緒/忙碌信號，而可瞭解NAND快閃記憶體內部之處理之狀態。
本發明之實施形態提供一種可使構成記憶體系統之記憶體或記憶體控制器小型化之記憶體系統。
實施形態之記憶體系統包含：記憶體控制器，其具有第1~第n(n為2以上之自然數)之第1資料輸出入端子；第1半導體晶片，其具有分別與上述第1資料輸出入端子連接之第1~第n之第2資料輸出入端子；及第2半導體晶片，其具有與上述第2資料輸出入端子並聯地分別與上述第1資料輸出入端子連接之第1~第n之第3資料輸出入端子；若自上 述記憶體控制器對上述第1半導體晶片及上述第2半導體晶片輸出第1請求信號，則自上述第2資料輸出入端子之第w個端子(w為1~n之自然數)輸出上述第1半導體晶片之狀態資訊，且自上述第3資料輸出入端子之第x個端子(x為與w不同之1~n之自然數)輸出上述第2半導體晶片之狀態資訊。
11‧‧‧第1緩衝器
12‧‧‧第2緩衝器
13‧‧‧指令解碼器
14‧‧‧位址緩衝器
15‧‧‧暫存器
16‧‧‧資料緩衝器
17‧‧‧輸出緩衝器
17a‧‧‧選擇器
17b‧‧‧或電路
17c‧‧‧緩衝器
17m‧‧‧暫存器
17n‧‧‧正反器電路
17o、17p‧‧‧及電路
17q‧‧‧或電路
17r‧‧‧選擇器
18‧‧‧控制部
19‧‧‧電源檢測器
20‧‧‧電壓用之控制暫存器
21‧‧‧列系之控制暫存器
22‧‧‧行系之控制暫存器
23‧‧‧狀態暫存器
24‧‧‧記憶胞陣列
25‧‧‧列解碼器
26‧‧‧感測放大器
27‧‧‧泵電路
28‧‧‧多工器
31‧‧‧NAND控制器(NANDC)
51‧‧‧SSD
53‧‧‧主機介面控制器
54‧‧‧資料緩衝器
55‧‧‧緩衝器控制器
61‧‧‧配線
62‧‧‧RB端子
71‧‧‧記憶庫控制器
71a‧‧‧記憶庫佇列
71b‧‧‧記憶庫指令產生部
72‧‧‧記憶庫仲裁器
73‧‧‧NAND順序控制部
74‧‧‧多工器
75‧‧‧指令輸出部
76‧‧‧狀態接收部
77‧‧‧NAND狀態管理部
78‧‧‧DMAC
79‧‧‧格式器
80‧‧‧ECC之編碼器/解碼器
81‧‧‧隨機產生器
91‧‧‧輸出緩衝器
00h-C1-C2-R1-R2-R3-30h‧‧‧讀取指令
ALEx‧‧‧位址、鎖存、賦能信號
BUS[7]‧‧‧第1輸入端
BYn‧‧‧輸出信號
CE0~CE3‧‧‧晶片賦能信號
CEnx‧‧‧晶片賦能信號
CHP、CHP0~CHP15‧‧‧NAND晶片
CHPSEL‧‧‧晶片選擇信號
CLEx‧‧‧指令、鎖存、賦能信號
CMD_R0‧‧‧讀取指令
CMD_RST‧‧‧第2輸入端之信號
CMD_STATUS‧‧‧信號
CMD_STS‧‧‧第2狀態讀取指令
CMD_X0‧‧‧清除指令
CMD_X1‧‧‧清除指令
CMD_Xx‧‧‧第1輸入端之信號
CMD_Y0、CMD_Y1‧‧‧第1狀態讀取指令
DOUT_EN‧‧‧資料輸出賦能信號
DQS‧‧‧資料選通信號
IO0~IO7‧‧‧輸出入端子
IOx‧‧‧輸出入端子
IOx<7：0>‧‧‧輸出入端子
P/F‧‧‧成功/失敗信號
Pkg0~Pkg3‧‧‧NAND組件
Q‧‧‧輸出端
REnx‧‧‧讀取、賦能信號
R/B‧‧‧就緒/忙碌信號
RB0~RB3‧‧‧輸出端子
SEL‧‧‧控制信號
STS0、STS1‧‧‧狀態信號
ST_C‧‧‧信號
WEnx‧‧‧寫入、賦能信號
WPnx‧‧‧寫入、保護信號
圖1係表示第1實施形態之記憶體系統之一例之構成圖。
圖2係概略性地表示第1實施形態之NAND晶片及輸出緩衝器之構成之電路圖。
圖3係表示對複數個半導體晶片之輸出入端子之就緒/忙碌信號之分配之一例的圖。
圖4係表示複數個半導體晶片與控制器之連接關係之一例之圖。
圖5係表示第1實施形態之動作之一例之波形圖。
圖6係表示第1實施形態之第1變化例之圖。
圖7係表示第1實施形態之第2變化例之圖。
圖8係表示第2實施形態之記憶體系統之一例之構成圖。
圖9係概略性地表示第2實施形態之NAND晶片及輸出緩衝器之構成之電路圖。
圖10係表示第2實施形態之動作之一例之波形圖。
圖11係表示第2實施形態之其他動作之一例之波形圖。
圖12係表示NAND控制器之一例之構成圖。
圖13係用以說明記憶庫交錯動作而表示之圖。
圖14係概略性表示第3實施形態之NAND晶片及輸出緩衝器之一例之電路圖。
圖15係表示第3實施形態之動作之一例之波形圖。
圖16係表示第1實施形態之動作時序之例之波形圖。
圖17係表示第1實施形態之動作時序之另一例之波形圖。
以下，參照圖式，對實施形態進行說明。於圖式中，對同一部分標註同一符號。
(第1實施形態)
圖1係關於第1實施形態，表示包含例如應用於SSD等之NAND快閃記憶體之記憶體系統的一例。該記憶體系統包含：半導體晶片(以下稱為NAND晶片)CHP，其包含例如NAND快閃記憶體；及NAND控制器(NANDC)31，其控制NAND晶片CHP。圖1表示對NANDC31連接1個NAND晶片CHP之情形，但如下所述般，於第1實施形態中，於NANDC31可連接複數個NAND晶片CHP。
NAND晶片CHP包含第1緩衝器11、第2緩衝器12、指令解碼器13、位址緩衝器14、暫存器15、資料緩衝器16、輸出緩衝器17、控制部18、電源檢測器19、電壓用之控制暫存器20、列系之控制暫存器21、行系之控制暫存器22、狀態暫存器23、記憶胞陣列24、列解碼器25、包含高速緩衝記憶體之感測放大器26、泵電路27、及多工器28。
第1緩衝器11具有複數個輸入端子，該等複數個輸入端子被供給自NANDC31輸出之控制信號、例如晶片賦能信號CEnx、寫入、賦能信號WEnx、讀取、賦能信號REnx、指令、鎖存、賦能信號CLEx、位址、鎖存、賦能信號ALEx、寫入、保護信號WPnx、資料選通信號DQS。
第2緩衝器12具有複數個輸出入端子IOx<7：0>、及接收資料選通信號DQS之端子。輸出入端子IOx例如於資料之寫入時，接收自NANDC31輸出之寫入指令、位址、及資料，於資料之讀出時，將自記憶胞陣列24讀出之資料供給至NANDC31。寫入資料或讀出資料係與資料選通信號DQS同步被傳輸。
將被供給至第2緩衝器12之信號供給至第1緩衝器11、指令解碼器13、位址緩衝器14、暫存器15、及資料緩衝器16。
指令解碼器13根據自第1緩衝器11供給之控制信號，對自第2緩衝器12供給之指令進行解碼。該解碼信號被供給至控制部18或感測放大器26。
控制部18接收電源檢測部19之輸出信號，並根據自指令解碼器13供給之解碼信號、及自位址緩衝器14供給之位址，對記憶胞陣列24控制資料之寫入、資料之讀出、刪除等。即，控制部18供給經由控制暫存器20、21、22、及泵電路27對列解碼器25或感測放大器26執行資料之寫入、資料之讀出、及刪除等所必需之電壓。
列解碼器25、感測放大器26於資料之寫入時，根據自位址緩衝器14供給之位址選擇記憶胞陣列24內之記憶胞，並將自資料緩衝器16供給之資料寫入至所選擇之記憶胞。又，於資料之讀出時，列解碼器25、感測放大器26根據自位址緩衝器14供給之位址選擇記憶胞陣列24內之記憶胞，並自所選擇之記憶胞讀出資料。
輸出緩衝器17保持自記憶胞讀出之資料，並將其經由第2緩衝器12傳輸至NANDC31。
進而，控制部18輸出表示如下狀態之就緒/忙碌信號，該狀態係表示是否正在對記憶胞陣列24執行資料之編程、讀出、刪除等處理中之狀態，即，記憶胞陣列24為就緒狀態或為忙碌狀態。就緒/忙碌信號係保持於例如狀態暫存器23。於該狀態暫存器23，亦保持編程之成功/失敗等之狀態資訊。保持於狀態暫存器23之就緒/忙碌信號等被供給至輸出緩衝器17，並經由第2緩衝器12、及輸出入端子IOx而被傳輸至NANDC31。於本實施形態中，就緒/忙碌信號之傳輸係基於下述第2狀態讀取指令，並根據被供給至第2緩衝器12之資料選通信號DQS而執行。
圖2表示圖1所示之NAND晶片CHP及輸出緩衝器17、以及輸出入端子IOx(x=0~7)之一例。圖2所示之電路表示第1實施形態之一部分，為了使說明簡化，而省略使用第2緩衝器12或輸出入端子IOx輸出資料或與寫入指令、抹除指令等對應之狀態資訊等之具體之構成。
輸出緩衝器17包含例如選擇器17a、或電路17b、以及緩衝器17c。輸出緩衝器17之構成並不限定於此而可變化。
選擇器17a具有第1、第2、第3輸入端、及輸出端。對第1輸入端(於圖2中表示為BUS[7])，於資料之讀出時，供給自記憶胞陣列24讀出之資料、或自狀態暫存器23輸出之狀態資訊等。該狀態資訊包含例如與供給至每一晶片之第1狀態讀取指令(第2請求信號)對應之晶片之就緒/忙碌信號、或表示編程動作之結果之成功/失敗信號等既有之狀態資訊。
另一方面，對選擇器17a之第2輸入端供給自狀態暫存器23輸出之就緒/忙碌信號R/B(READY/BUSY)，對第3輸入端供給信號CMD_STATUS，該信號CMD_STATUS表示已自NANDC31總括地發布用以讀取就緒/忙碌信號之第2狀態讀取指令CMD_STS(第1請求信號)。選擇器17a之輸出端係連接於緩衝器17c之輸入端。選擇器17a於使信號CMD_STATUS確證(為高位準)之情形時，選擇第2輸入端(R/B)，於使信號CMD_STATUS撤銷確證(為低位準)之情形時，選擇第1輸入端(BUS[7])。
信號CMD_STATUS與資料輸出賦能信號DOUT_EN一併被供給至或電路17b之第1、第2輸入端。或電路17b之輸出信號被供給至緩衝器17c之控制信號輸入端。
緩衝器17c之輸出端係連接於設置於NAND晶片CHP之輸出入端子IO0~IO7中之例如輸出入端子IO7。緩衝器17c於控制信號輸入端為高位準之情形時，使選擇器17a之輸出信號通過，於控制信號輸入端 為低位準之情形時，例如成為高阻抗。
於圖2所示之電路中，於例如使用輸出入端子IO0~IO7輸出資料之情形時，或者，於輸出對第1狀態讀取指令之響應之情形時，確證賦能信號DOUT_EN。又，以藉由未圖示之晶片位址信號而自複數個晶片選擇應輸出資料之晶片之方式構成。
圖2表示於對NANDC31連接例如8個NAND晶片時設置於第8個NAND晶片之輸出緩衝器17之情形。因此，緩衝器17c之輸出端連接於第8個輸出入端子IO7。因此，就緒/忙碌信號R/B自輸出入端子IO7輸出。
圖3表示對8個NAND晶片CHP0~CHP7之各輸出入端子IO0~IO7分配就緒/忙碌信號R/B之情形。如圖3所示，NAND晶片CHP0係輸出入端子IO0被分配就緒/忙碌信號R/B，NAND晶片CHP1係輸出入端子IO1被分配就緒/忙碌信號R/B。NAND晶片CHP2~CHP6亦同樣地，於與晶片編號對應之輸出入端子IO2~IO6被分配就緒/忙碌信號R/B。
換言之，NAND晶片CHP0之輸出入端子IO0(第1位元)連接於NANDC31之輸出入端子IOx之第1位元(IO0)，NAND晶片CHP1之輸出入端子IO1(第2位元)連接於NANDC31之輸出入端子IOx之第2位元(IO1)。以下，同樣地，NAND晶片CHP7之輸出入端子IO7(第8位元)連接於NANDC31之輸出入端子IOx之第8位元(IO7)。
圖4概略性地表示8個NAND晶片CHP0~CHP7與NANDC31之連接關係。如圖4所示，8個NAND晶片CHP0~CHP7並聯地連接於NANDC31。即，8個NAND晶片CHP0~CHP7共通地連接於NANDC31。各NAND晶片CHP0~CHP7之被分配有就緒/忙碌信號R/B之輸出入端子根據每一NAND晶片而不同，故而NANDC31可經由輸出入端子IOx並聯地接收NAND晶片CHP0~CHP7之就緒/忙碌信號R/B。
即，若自NANDC31對NAND晶片CHP0~CHP7同時發布第2狀態讀取指令CMD_STS，則各NAND晶片CHP0~CHP7內之信號CMD_STATUS被確證，而選擇器17a選擇就緒/忙碌信號R/B。各NAND晶片CHP0~CHP7之就緒/忙碌信號R/B與作為選通信號之資料選通信號DQS同步地被供給至NANDC31。因此，NANDC31可瞭解NAND晶片CHP0~CHP7各者之狀態。
圖5係表示第1實施形態之動作者，表示於NANDC31每8個並聯地連接有16個NAND晶片CHP0~CHP15之情形。於此情形時，對16個NAND晶片CHP0~CHP15，總括地發布第2狀態讀取指令CMD_STS，其後，根據資料選通信號DQS/# DQS將自NAND晶片CHP0~CHP15輸出之就緒/忙碌信號R/B每8個地傳輸至NANDC31。再者，於圖5中，#表示負邏輯之信號。
具體而言，例如將NAND晶片CHP0~CHP7分配至資料選通信號DQS/# DQS之第1週期，將NAND晶片CHP8~CHP15分配至資料選通信號DQS/# DQS之第2週期。藉此，可於資料選通信號DQS/# DQS之2個週期，將就緒/忙碌信號R/B自16個NAND晶片CHP0~CHP15傳輸至NANDC31。即，可藉由使用資料選通信號DQS並進行時分，而將就緒/忙碌信號R/B自16個NAND晶片CHP0~CHP15傳輸至NANDC31。
對在圖5所示之例之情形時自16個NAND晶片CHP0~CHP15取得就緒/忙碌信號R/B之情形進行了說明。然而，並不限定於此，可藉由對17個以上之NAND晶片使用資料選通信號DQS/# DQS之3個週期以上，而將就緒/忙碌信號R/B自17個以上之NAND晶片傳輸至NANDC31。
再者，作為於相同週期輸入自複數個NAND晶片輸出之就緒/忙碌信號R/B之方法，可使用2種方法。
於圖16所示之例之情形時，可於讀取、賦能信號R信號# RE之上升之時點，同時輸入自複數個NAND晶片輸出之就緒/忙碌信號R/B。
又，於圖17所示之例之情形時，可於上述資料選通信號DQS/# DQS之轉換之時點同時輸入自複數個NAND晶片輸出之就緒/忙碌信號R/B。於此情形時，資料選通信號DQS/# DQS由例如NAND晶片驅動，而表示資料之位置。
(第1實施形態之效果)
根據上述第1實施形態，將複數個NAND晶片之各者之輸出入端子IO0~IO7中之1個分配至用於就緒/忙碌信號R/B之輸出，而根據自NANDC31對複數個NAND晶片總括地發布之第2狀態讀取指令CMD_STS，可自各NAND晶片將就緒/忙碌信號R/B總括地傳輸至NANDC31。因此，與對各NAND晶片分別發布狀態讀取指令而自各NAND晶片依序輸出就緒/忙碌信號R/B之情形相比，可高速地傳輸就緒/忙碌信號R/B。因此，可高速地進行狀態讀取。
又，將複數個NAND晶片之各者之輸出入端子IO0~IO7中之1個分配至用於就緒/忙碌信號R/B之輸出。因此，無需用以輸出就緒/忙碌信號R/B之專用之端子或配線。因此，可縮小NAND晶片或NANDC之面積。
(變化例)
第1實施形態係對在NANDC31連接輸出入端子之數以上之數之NAND晶片的情形進行了說明。然而，亦可對NANDC31連接輸出入端子之數以下之數之NAND晶片。
例如於對NANDC31並聯地連接4個NAND晶片之情形時，對各NAND晶片之8個輸出入端子IO0~IO7中例如4個輸出入端子IO0~IO3中之任一者分配就緒/忙碌信號R/B。因此，可對剩餘4個輸出入端子IO4~IO7分配其他信號。
圖6係表示第1變化例者。第1變化例表示如下情形：對4個NAND晶片CHP0~CHP3之4個輸出入端子IO0~IO3分配就緒/忙碌信號R/B，對剩餘4個輸出入端子IO4~IO7分配例如成功/失敗信號P/F(PASS/FAIL)。成功/失敗信號P/F係表示例如與資料之編程、或抹除等指令對應之處理成功或失敗之信號。
於此情形時，於各NAND晶片CHP0~CHP3內，與例如輸出入端子IO4~IO7對應，而設置選擇成功/失敗信號P/F、及自記憶胞陣列24讀出之資料中之任一者的選擇器。使用該選擇器，可藉由與就緒/忙碌信號R/B同樣之方法，而將成功/失敗信號P/F傳輸至NANDC31。
圖7係表示第2變化例者，表示如下情形：例如對2個NAND晶片CHP0、CHP1之2個輸出入端子IO0、IO1分配就緒/忙碌信號R/B，對2個輸出入端子IO2、IO3分配例如成功/失敗信號P/F，對剩餘4個輸出入端子IO4~IO7分配表示晶片內部之其他狀態之狀態信號STS0/STS1。狀態信號STS0/STS1亦可藉由與成功/失敗信號P/F或就緒/忙碌信號R/B同樣之方法，而傳輸至NANDC31。
於此情形時，於NAND晶片CHP0、CHP1內，與例如輸出入端子IO2、IO3對應，而設置選擇成功/失敗信號P/F、及自記憶胞陣列24讀出之資料中之任一者的選擇器。進而，於NAND晶片CHP0、CHP1內，與輸出入端子IO4~IO7對應，而設置選擇狀態信號STS0或STS1及自記憶胞陣列24讀出之資料中之任一者的選擇器。使用該等選擇器，可藉由與就緒/忙碌信號R/B同樣之方法，將成功/失敗信號P/F、及狀態信號STS0、STS1傳輸至NANDC31。
藉由上述第1、第2變化例，亦可獲得與第1實施形態相同之效果，進而，可有效地利用輸出入端子。
進而，即便在對NANDC31連接1個NAND晶片之情形時，亦可獲得與第1實施形態相同之效果。
(第2實施形態)
第1實施形態係使用輸出入端子IO0~IO7中之任一者而輸出就緒/忙碌信號R/B。相對於此，第2實施形態使用專用之端子輸出表示就緒/忙碌信號變化之信號。
圖8係表示第2實施形態之記憶體系統者，例如概略性地表示複數個NAND晶片CHP0~CHP3、及NANDC0之一例。圖8表示將第2實施形態應用於例如SSD之情形，但第2實施形態並不限定於SSD，而可應用於系統。
於圖8中，SSD51包含控制部52、及例如4個NAND組件Pkg0~Pkg3。控制部52包含主機介面控制器53、資料緩衝器54、緩衝器控制器55、及複數個NANDC0~NANDC3。
主機介面控制器53處理與未圖示之主機裝置之通信。資料緩衝器54於將經由主機介面控制器53供給之資料傳輸至NANDC0~NANDC3前之期間保持上述資料。又，資料緩衝器54於將自NANDC0~NANDC3供給之資料傳輸至主機裝置前之期間保持上述資料。
緩衝器控制器55控制資料緩衝器54或NANDC0~NANDC3之動作。NANDC0~NANDC3控制NAND組件Pkg0~Pkg3中所包含之NAND晶片。
NANDC1~NANDC3之構成與NANDC0相同，NAND組件Pkg1~Pkg3之構成與NAND組件Pkg0相同。因此，使用NANDC0及NAND組件Pkg0對其等之構成進行說明。
NANDC0對NAND組件Pkg0中所包含之NAND晶片CHP0~CHP3控制資料之編程、讀出、刪除等。NANDC0包含複數個記憶庫控制器71、及記憶庫仲裁器72、ECC(Error Correcting Code，改錯碼)之編碼器/解碼器80等。以下對NANDC0之詳細情況進行敍述。
NANDC0藉由1個IO匯流排而連接於複數個NAND晶片CHP0~ CHP3。即，NAND晶片CHP0~CHP3藉由1個IO匯流排而並聯地連接於NANDC0。IO匯流排如圖1所示般連接於各NAND晶片CHP0~CHP3之輸出入端子IOx。
經由該IO匯流排，將資料、指令、位址自NANDC0傳輸至複數個NAND晶片CHP0~CHP3。又，將自複數個NAND晶片CHP0~CHP3之記憶胞陣列讀出之資料等經由IO匯流排，傳輸至NANDC0。
進而，如下所述般，於自NANDC0分別對NAND晶片CHP0~CHP3發布第1狀態讀取指令CMD_Yx(x：0、1…)之情形時，亦將自NAND晶片CHP0~CHP3輸出之狀態資訊(就緒/忙碌)作為第1狀態讀取指令CMD_Yx之響應經由IO匯流排傳輸至NANDC0。
NAND晶片CHP0~CHP3之各者由自NANDC0供給之控制信號、例如晶片賦能信號、寫入、賦能信號、讀取、賦能信號、指令、鎖存、賦能信號、位址、鎖存、賦能信號、寫入、保護信號、及資料選通信號控制。圖8僅顯示有晶片賦能信號CE0~CE3。自NANDC0輸出之晶片賦能信號CE0~CE3被供給至NAND晶片CHP0~CHP3之各者。
又，NAND晶片CHP0~CHP3之各者具有輸出端子RB0~RB3，該等輸出端子RB0~RB3輸出表示NAND晶片內之狀態資訊(就緒/忙碌)變化之信號ST_C，該等輸出端子RB0~RB3藉由配線61而共通地連接，自該等輸出端子RB0~RB3輸出之信號ST_C被線或(Wired OR)。配線61連接於與NANDC0連接之輸入端子(以下稱為RB端子)62，經線或之信號ST_C經由RB端子62而被供給至NANDC0。
NANDC0可進行於例如NAND晶片CHP0為忙碌狀態之情形時對NAND晶片CHP1進行資料傳輸之動作(以下稱為記憶庫交錯)。因此，複數個記憶庫控制器71針對每一記憶庫(NAND晶片)管理指令之進展狀況。此處，對記憶庫交錯進行說明。
於圖8中，NAND晶片CHP0~CHP3之輸出端子RB0~RB3於 NAND組件Pkg0之外部，藉由配線61而連接，但輸出端子RB0~RB3亦可於NAND組件Pkg0之內部連接。
圖8表示藉由複數個NAND介面(I/F)將複數個NANDC0~NANDC3、與複數個NAND組件Pkg0~Pkg3連接之構成。然而，NANDC與NAND組件之數量並不限定於此，亦可包含1個NANDC及1個NAND組件。
又，於圖8中，1個NAND組件包含4個NAND晶片CHP0~CHP3，但並不限於此，1個NAND組件只要包含1個NAND晶片即可。
NAND晶片CHP0~CHP3與第1實施形態同樣地包含輸出緩衝器17。
圖9概略性地表示第2實施形態之輸出緩衝器17及NAND晶片CHP0~CHP3之構成之一例。於NAND晶片CHP1~CHP3，亦設置有與NAND晶片CHP0同樣之構成之輸出緩衝器17。
輸出緩衝器17包含例如暫存器17m、正反器電路17n、及電路17o、17p、或電路17q、以及選擇器17r。暫存器17m保持自狀態暫存器23供給之就緒/忙碌信號R/B。正反器電路17n藉由暫存器17m之輸出信號BY之上升而設置，自輸出端Q輸出表示NAND晶片CHP0內之狀態資訊變化之信號ST_C。對選擇器17r之第1輸入端供給暫存器17m之輸出信號BY，對第2輸入端供給信號ST_C。對選擇器17r之控制信號輸入端供給控制信號SEL。信號SEL於例如製品之出貨時設定為高位準，而對不與本實施形態之動作模式對應之設備進行與先前具有相容性之動作。另一方面，對與本實施形態之動作模式對應之設備，例如藉由利用指令將控制信號SEL設定為低位準，而設定為本實施形態之動作模式。因此，選擇器17r以選擇正反器電路17n之輸出信號之方式設定。選擇器17r之輸出端連接於輸出端子RB0。
正反器電路17n於自NANDC0發布輸出端子RB0之清除指令之情 形時被重設。具體而言，若NAND晶片CHP0接收到清除指令，則使被供給至及電路17o之第1輸入端之信號CMD_Xx、及被供給至第2輸入端之晶片選擇信號CHPSEL確證(為高位準)。因此，及電路17o之輸出信號成為高位準，或電路17q之輸出信號成為高位準，而重設正反器電路17n。
又，正反器電路17n亦可藉由自NANDC0輸出之NAND晶片CHP0之重設指令而重設。具體而言，若NAND晶片CHP0接收到重設指令，則確證被供給至及電路17p之第2輸入端之信號CMD_RST。對及電路17p之第1輸入端供給暫存器17m之輸出信號BYn。因此，及電路17p之輸出信號成為高位準，或電路17q之輸出信號成為高位準，而重設正反器電路17n。
圖10表示第2實施形態之動作之一例。圖10為了簡化說明，而代表性地表示NAND晶片CHP0及NAND晶片CHP1。於圖10中，IO匯流排之CMD_Y0係確認NAND晶片CHP0之狀態之第1狀態讀取指令之一例，CMD_Y1係確認NAND晶片CHP1之狀態之第1狀態讀取指令之一例，CMD_X1係對各NAND晶片CHP0~CHP3之輸出就緒/忙碌信號RY/BY之輸出端子RB0~RB3撤銷確證的指令之一例，00h-C1-C2-R1-R2-R3-30h係對NAND晶片CHP1指示資料之讀出之讀取指令之一例。
於圖10所示之例之情形時，例如NAND晶片CHP0之暫存器17m之輸出信號BYn為忙碌狀態(低位準)，正反器電路17n之輸出信號ST_C為低位準。NAND晶片CHP1之暫存器17m之輸出信號BYn為就緒狀態(高位準)，正反器電路17n之輸出信號ST_C為高位準。因此，NAND晶片CHP0之輸出端子RB0為低位準，NAND晶片CHP1之輸出端子RB1為高位準。因此，配線61(RB端子62)之信號ST_C成為高位準。
NANDC0基於經由RB端子62供給之信號ST_C之確證，而經由IO匯流排發布確認NAND晶片CHP0之狀態之指令CMD_Y0。
NAND晶片CHP0將處於忙碌狀態之情況作為指令CMD_Y0之響應，經由IO匯流排通知至NANDC0。
繼而，於自NANDC0經由IO匯流排發送確認NAND晶片CHP1之狀態之指令CMD_Y1的情形時，NAND晶片CHP1將處於就緒狀態之情況經由IO匯流排通知至NANDC0。
其後，NANDC0發布對就緒狀態之NAND晶片CHP1之信號ST_C進行清除之清除指令CMD_X1。NAND晶片CHP1若接收到清除指令CMD_X1，則重設正反器電路17n，而將正反器電路17n之輸出信號ST_C設為低位準。伴隨於此，RB端子62之信號ST_C被設定為低位準。
繼而，基於RB端子62之信號ST_C之撤銷確證，自NANDC0發布對NAND晶片CHP1指示資料之讀出之讀取指令00h-C1-C2-R1-R2-R3-30h。NAND晶片CHP1若接收到讀取指令，則成為忙碌狀態，從而NAND晶片CHP1之暫存器17m之輸出信號BYn成為低位準。
圖11係表示第2實施形態之其他動作之一例者。於圖10所示之例之情形時，僅NAND晶片CHP1之狀態轉變。相對於此，於圖11所示之例之情形時，NAND晶片CHP0與NAND晶片CHP1之兩者之狀態轉變。
於圖11所示之例之情形時，例如NAND晶片CHP0之暫存器17m之輸出信號BYn為忙碌狀態(低位準)，正反器電路17n之輸出信號ST_C為低位準。NAND晶片CHP1之暫存器17m之輸出信號BYn為就緒狀態(高位準)，正反器電路17n之輸出信號ST_C為高位準。因此，自NAND晶片CHP0之輸出端子RB0輸出之信號ST_C為低位準，自NAND晶片CHP1之輸出端子RB1輸出之信號ST_C為高位準。因此，NANDC0之RB端子62之信號ST_C成為高位準。
NANDC0當經由RB端子62供給之信號ST_C成為高位準時，對 NAND晶片CHP0、CHP1依序發布第1狀態讀取指令CMD_Y0、CMD_Y1。NANDC0基於第1狀態讀取指令CMD_Y0、CMD_Y1之響應，可確認NAND晶片CHP0為忙碌狀態且NAND晶片CHP1為就緒狀態。
其後，NANDC0發布對就緒狀態之NAND晶片CHP1之信號ST_C進行清除之清除指令CMD_X1。因此，NAND晶片CHP1之正反器電路17n之輸出信號ST_C成為低位準。至此處為止之動作與圖10所示之動作相同。
然而，於對指令CMD_Y0發送忙碌狀態之響應後，NAND晶片CHP0自忙碌狀態轉變為就緒狀態。因此，NAND晶片CHP0之正反器電路17n之輸出信號ST_C成為高位準，輸出端子RB0成為高位準。因此，即便藉由清除指令CMD_X1清除NAND晶片CHP1之正反器電路17n之輸出信號ST_C，NANDC0之RB端子62之信號ST_C亦保持為高位準，而不會被撤銷確證。
NANDC0由於可確認NAND晶片CHP1為就緒狀態，故而對NAND晶片CHP1發布讀取指令00h-C1-C2-R1-R2-R3-30h。
其後，NANDC0接收到RB端子62之確證，而對NAND晶片CHP0發布第1狀態讀取指令CMD_Y0。
NANDC0確認來自NAND晶片CHP0之響應為就緒狀態，而對NAND晶片CHP0發布清除指令CMD_X0。根據該清除指令CMD_X0，將NAND晶片CHP0之輸出端子RB0設為低位準，而對RB端子62撤銷確證。
(第2實施形態之效果)
根據上述第2實施形態，NAND晶片CHP0~CHP3之表示就緒/忙碌之狀態資訊經由IO匯流排而被供給至NANDC0，各NAND晶片CHP0~CHP3具有輸出表示狀態資訊變化之信號ST_C之輸出端子RB0 ~RB3，NANDC0具有接收自輸出端子RB0~RB3輸出之信號ST_C被線或而成之信號的1個RB端子62。因此，NANDC0無須為了獲得NAND晶片CHP0~CHP3各者之狀態資訊，而具有與NAND晶片CHP0~CHP3之數量為相同數量之端子。因此，可防止NANDC0之尺寸之大型化，從而可防止包含NANDC0、及NAND晶片CHP0~CHP3之SoC(System on chip，系統單晶片)之尺寸之大型化。
又，於第2實施形態中，NANDC0於信號ST_C被確證之情形時，發布第1狀態讀取指令CMD_Yx，信號ST_C基於第1狀態讀取指令CMD_Yx之響應，藉由自NANDC0發布之清除指令CMD_Xx而重設。因此，NANDC0可抑制多餘之第1狀態讀取指令CMD_Yx之發布，而可使第1狀態讀取指令CMD_Yx之發布時序精確化。因此，可削減第1狀態讀取指令CMD_Yx之發布次數，從而可降低消耗電力。
例如於延長第1狀態讀取指令之發布間隔之情形時，注意不到忙碌狀態之結束，而導致性能之降低，但根據第2實施形態，能夠以適當之時序發布第1狀態讀取指令CMD_Yx，故而可防止性能之降低。
(記憶庫交錯)
如上所述般，NANDC0執行於例如NAND晶片CHP0為忙碌狀態之情形時對NAND晶片CHP1進行資料傳輸之記憶庫交錯(bank interleave)。
圖12、圖13係用以說明記憶庫交錯動作之一例而表示之圖，圖12表示NANDC0之具體之構成。
於圖12中，NANDC0包含記憶庫控制器71、記憶庫仲裁器72、NAND順序控制部73、多工器74、指令(CMD)輸出部75、狀態接收部76、NAND狀態管理部77、DMAC(直接記憶體存取控制器)78、格式器79、ECC之編碼器/解碼器80、隨機產生器81等。
複數個記憶庫控制器71分別包含記憶庫佇列71a、及記憶庫指令 產生部62b。
被輸入至NANDC0之指令係針對每一記憶庫分配且保持於記憶庫佇列71a。記憶庫佇列71a係例如先進、先出之緩衝器，而將開頭之指令供給至記憶庫指令產生部71b。
記憶庫指令產生部71b將被輸入之指令一面分割成記憶庫交錯之單位，一面供給至記憶庫仲裁器72。記憶庫交錯係於複數個NAND晶片中之1個為忙碌狀態之情形時對共用I/O匯流排之另一NAND晶片進行存取之動作。因此，記憶庫交錯之單位係存取1個NAND晶片之指令單位。即，記憶庫交錯之單位係如圖13所示般由指令之忙碌時間(例如於讀取之情形時為tR)區分之指令群。於圖13所示之讀取指令之情形時，藉由記憶庫指令產生部71b產生2個指令00h及30h。再者，記憶庫交錯之單位並不限於讀取指令，對編程或抹除之指令亦相同。
記憶庫仲裁器72接收自記憶庫指令產生部71b供給至每一記憶庫之指令之執行請求、自RB端子62供給之表示晶片之狀態變化之信號ST_C、及經由狀態接收部76、NAND狀態管理部77供給之各記憶庫之狀態資訊。記憶庫仲裁器72基於該等資訊，選擇1個對NAND晶片執行之指令(包含第1狀態讀取指令)並傳輸至NAND順序控制部73。即，記憶庫仲裁器72確證與存取之記憶庫對應之晶片賦能信號CE0~CE3中之1個。
NAND順序控制部73根據自記憶庫仲裁器72請求之指令，控制多工器74，而於NAND晶片CHP0~CHP3與NANDC0之間執行通信。具體而言，控制多工器74，對IO選擇性地連接指令輸出部75、狀態接收部76、隨機產生器81，而進行通信。
指令輸出部75經由IO發送自記憶庫仲裁器72供給之指令。狀態接收部76接收自IO供給之NAND晶片CHP0~CHP3之狀態資訊並供給至狀態管理部77。狀態管理部77將NAND晶片CHP0~CHP3之狀態資 訊供給至記憶庫仲裁器72。
例如於進行資料傳輸之情形時，例如於對NAND晶片寫入資料時，NAND順序控制部73為了自例如圖8所示之資料緩衝器54取得資料，而使DMAC78啟動。格式器79將自DMAC78供給之資料轉換為用以儲存於NAND晶片之格式。ECC之編碼器/解碼器80對自格式器79供給之資料賦予錯誤校正碼。隨機產生器81使自編碼器/解碼器80供給之資料隨機化，而將資料傳輸至NAND晶片。
NAND順序控制部73於執行自記憶庫仲裁器72請求之指令後，對記憶庫仲裁器72發送完成通知。記憶庫仲裁器72若接收到完成通知，則選擇接下來要執行之指令。反覆進行此種動作，而執行記憶庫交錯。
再者，上述說明對在NAND晶片CHP0為忙碌狀態時對NAND晶片CHP1進行資料傳輸之情形進行了說明，但並不限於此，例如亦存在2個NAND晶片同時為忙碌狀態之組合。例如，亦有可能於對NAND晶片CHP0之讀取與NAND晶片CHP1之讀取進行記憶庫交錯時，NAND晶片CHP0為忙碌狀態(圖12所示之tR之期間)，且NAND晶片CHP1亦為忙碌狀態(tR)。對編程之忙碌狀態(tPROG未圖示)、抹除之忙碌狀態(tBERASE未圖示)亦相同。再者，抹除並不伴隨著資料之傳輸。
進而，於記憶庫交錯中，由複數個NAND晶片執行之指令群並不限於同一指令，亦可設為相互不同之指令。例如於在2個NAND晶片同時讀取時2個NAND晶片同時抹除之情形時，亦可進行記憶庫交錯。又，於讀取與抹除、讀取與編程、抹除與編程等組合中，亦可進行記憶庫交錯。進而，亦可進行3個以上之NAND晶片之記憶庫交錯。
(第3實施形態)
圖14表示第3實施形態之NAND晶片CHP及輸出緩衝器91之一 例。第3實施形態係第1實施形態與第2實施形態之組合。
圖14所示之輸出電路91包含圖2所示之輸出電路17及圖9所示之輸出電路17。於第3實施形態中，作為各NAND晶片之狀態資訊之就緒/忙碌信號R/B與第1實施形態同樣地，藉由1個第2狀態讀取指令CMD_STS，而自根據每一NAND晶片不同之1個輸出入端子IOx(於圖14之情形時為IO7)傳輸至NANDC。又，表示各NAND晶片之狀態資訊變化之信號ST_C與第2實施形態同樣地，自設置於NAND晶片之各者之輸出端子(於圖14之情形時為RB7)經由配線61而傳輸至NANDC之1個RB端子62。
圖15係表示第3實施形態之動作者，對例如NANDC0存取NAND晶片CHP0、CHP1之情形進行了表示。
於該例之情形時，NAND晶片CHP0之就緒/忙碌信號R/B為就緒狀態(高位準)。因此，表示NAND晶片CHP0之狀態資訊變化之信號ST_C亦為高位準。
NANDC0當NAND晶片CHP0、CHP1中之任一者之信號ST_C成為高位準而確證RB端子62時，對NAND晶片CHP0、CHP1同時發布第2狀態讀取指令CMD_STS。NANDC0與第2狀態讀取指令CMD_STS對應地，自NAND晶片CHP0、CHP1之IO接收就緒/忙碌信號R/B。
NAND晶片CHP1之狀態於被發布第2狀態讀取指令CMD_STS前變化為就緒狀態，NANDC0基於第2狀態讀取指令CMD_STS之響應，可確認NAND晶片CHP0、CHP1同時為就緒狀態(R)。因此，NANDC0不對NAND晶片CHP0、CHP1之每一者發布第1狀態讀取指令，而可對例如NAND晶片CHP0發布清除指令CMD_X0，且可對NAND晶片CHP1發布清除指令CMD_X1。
其後，NANDC0可對NAND晶片CHP0發布讀取指令CMD_R0。
(第3實施形態之效果)
根據上述第3實施形態，可獲得與第1、第2實施形態相同之效果。而且，根據第3實施形態，NANDC0可藉由確證RB端子62，而瞭解發布第2狀態讀取指令CMD_STS之時序。因此，可不對每一NAND晶片發布第1狀態讀取指令，而以精確之時序發布清除指令CMD_X0、CMD_X1。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意欲限定發明之範圍。該等新穎之實施形態可藉由其他各種形態而實施，可在不脫離發明之主旨之範圍內，進行各種省略、置換、及變更。該等實施形態或其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
IO0~IO7‧‧‧輸出入端子
CHP0~CHP7‧‧‧NAND晶片

Claims (20)

  1. 一種記憶體系統，其包含：記憶體控制器，其具有第1~第n(n為2以上之自然數)之第1資料輸出入端子；第1半導體晶片，其具有分別與上述第1資料輸出入端子連接之第1~第n之第2資料輸出入端子；及第2半導體晶片，其具有與上述第2資料輸出入端子並聯地分別與上述第1資料輸出入端子連接之第1~第n之第3資料輸出入端子；且若自上述記憶體控制器對上述第1半導體晶片及上述第2半導體晶片輸出第1請求信號，則自上述第1半導體晶片之上述第2資料輸出入端子之第w個端子(w為1~n之自然數)輸出上述第1半導體晶片之狀態資訊，且自上述第2半導體晶片之上述第3資料輸出入端子之第x個端子(x為與w不同之1~n之自然數)輸出上述第2半導體晶片之狀態資訊。
  2. 如請求項1之記憶體系統，其中第1半導體晶片之狀態資訊與第2半導體晶片之狀態資訊於第1週期被輸入至記憶體控制器之上述第1資料輸出入端子。
  3. 如請求項1之記憶體系統，其中上述狀態資訊係表示自上述記憶體控制器接收之第2請求信號之執行狀態之資訊。
  4. 如請求項1之記憶體系統，其中上述第1半導體晶片之上述狀態資訊係指上述第1半導體晶片之就緒/忙碌資訊。
  5. 如請求項1之記憶體系統，其中上述記憶體控制器經由第1資料輸出入端子，對上述第1半導體晶片及上述第2半導體晶片總括地輸出上述第1請求信號。
  6. 如請求項2之記憶體系統，其更包含：第3半導體晶片，其具有第1~第n之第4資料輸出入端子，且上述第4資料輸出入端子分別與上述第1資料輸出入端子連接；及第4半導體晶片，其具有第1~第n之第5資料輸出入端子，且上述第5資料輸出入端子與上述第4資料輸出入端子並聯地分別與上述第1資料輸出入端子連接；若自上述記憶體控制器對上述第3半導體晶片及第4半導體晶片輸出上述第1請求信號，則自上述第3半導體晶片之上述第4資料輸出入端子之第y個端子(y為與w及x不同之1~n之自然數)輸出上述第3半導體晶片之狀態資訊，且於上述第1週期後之第2週期，自上述第4半導體晶片之上述第5資料輸出入端子之第z個端子(z為與w、x及y不同之1~n之自然數)輸出上述第4半導體晶片之狀態資訊。
  7. 如請求項6之記憶體系統，其中上述記憶體控制器經由第1資料輸出入端子，對上述第1、第2、第3半導體晶片及上述第4半導體晶片總括地輸出上述第1請求信號。
  8. 如請求項1之記憶體系統，其中上述第1半導體晶片基於上述第1請求信號，自與上述第2資料輸出入端子之上述第w個端子不同的端子輸出表示上述第1半導體晶片對第2請求信號之執行狀態之狀態資訊，且上述第2半導體晶片基於上述第1請求信號，自與上述第3資料輸出入端子之上述第x個端子不同的端子輸出表示上述第2半導體晶片對第3請求信號之執行狀態之狀態資訊。
  9. 如請求項8之記憶體系統，其中自與上述第2資料輸出入端子之上述第w個端子不同的端子輸出之上述狀態資訊係上述第1半導體晶片對上述第2請求信號之成功/失敗資訊。
  10. 如請求項1之記憶體系統，其中上述第1半導體晶片具有連接於上述第2資料輸出入端子之上述第w個端子的第1選擇器，上述第1選擇器基於上述第1請求信號，而對上述第2資料輸出入端子之上述第w個端子輸出上述第1半導體晶片之上述狀態資訊。
  11. 如請求項1之記憶體系統，其更包含：第1輸出端子，其設置於上述第1半導體晶片；及第1輸出電路，其連接於上述第1輸出端子；且上述第1輸出電路將表示上述第1半導體晶片之就緒/忙碌資訊之變化之第1信號輸出至上述第1輸出端子，且基於第1重設請求而重設上述第1信號。
  12. 如請求項11之記憶體系統，其更包含：第2輸出端子，其設置於上述第2半導體晶片，且連接於上述第1半導體晶片之上述第1輸出端子；及第2輸出電路，其連接於上述第1輸出端子；且上述第2輸出電路將表示上述第2半導體晶片之就緒/忙碌狀態之變化之第2信號輸出至上述第2輸出端子，且基於第2重設請求而重設上述第2信號。
  13. 如請求項11之記憶體系統，其中上述第1輸出電路包含：第1保持電路，其保持上述第1信號；及重設電路，其基於上述第1重設請求，而重設保持於上述第1保持電路之上述第1信號。
  14. 一種記憶體系統，其包含：記憶體控制器，其具有第1~第n(n為2以上之自然數)之第1資料輸出入端子及輸入端子；第1半導體晶片，其具有第1~第n之第2資料輸出入端子及第1輸出端子，且上述第2資料輸出入端子分別與上述第1資料輸出入端子連接，上述第1輸出端子連接於上述記憶體控制器之上述 輸入端子；及第2半導體晶片，其具有第1~第n之第3資料輸出入端子及第2輸出端子，且上述第3資料輸出入端子與上述第2資料輸出入端子並聯地分別與上述第1資料輸出入端子連接，上述第2輸出端子與上述第1輸出端子共通地連接於上述記憶體控制器之上述輸入端子；且上述記憶體控制器於上述輸入端子已被輸入第1信號之情形下，對上述第1半導體晶片輸出請求狀態資訊之第1請求信號。
  15. 如請求項14之記憶體系統，其中上述第1半導體晶片之第1輸出端子輸出表示第1半導體晶片之狀態為就緒狀態之上述第1信號。
  16. 如請求項14之記憶體系統，其中上述第1半導體晶片於已接收到上述第1請求信號之情形下，將上述第1半導體晶片之上述狀態資訊自上述第1資料輸出入端子輸出。
  17. 如請求項15之記憶體系統，其中若上述記憶體控制器對上述第1半導體晶片輸出請求重設之第2請求信號，則將自上述第1半導體晶片之上述第1輸出端子輸出之上述第1信號重設。
  18. 如請求項17之記憶體系統，其中即便於上述記憶體控制器對上述第1半導體晶片已輸出請求重設之第2請求信號之情形，於自上述第2半導體晶片之上述第2輸出端子輸出之上述第1信號已被設定之情形下，對上述輸入端子輸入上述第1信號。
  19. 如請求項17之記憶體系統，其中即便於上述記憶體控制器對上述第1半導體晶片已輸出請求重設之第2請求信號之情形下，於上述輸入端子被輸入上述第1信號之情形下，上述記憶體控制器對上述第2半導體晶片輸出上述第1請求信號。
  20. 如請求項14之記憶體系統，其中上述狀態資訊係表示上述第1半 導體晶片自上述記憶體控制器接收之讀取、寫入或抹除指令之執行狀態之資訊。
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