CN105912483B - 存储系统 - Google Patents

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Abstract

实施方式的存储系统包含：存储器控制器，具有第1～第n(n为2以上的自然数)的第1数据输入输出端子；第1半导体芯片，具有分别与所述第1数据输入输出端子连接的第1～第n的第2数据输入输出端子；及第2半导体芯片，具有与所述第2数据输入输出端子并联地分别与所述第1数据输入输出端子连接的第1～第n的第3数据输入输出端子；若从所述存储器控制器对所述第1半导体芯片及所述第2半导体芯片输出第1请求信号，便从所述第2数据输入输出端子的第w个端子(w为1～n的自然数)输出所述第1半导体芯片的状态信息，且从所述第3数据输入输出端子的第x个端子(x为与w不同的1～n的自然数)输出所述第2半导体芯片的状态信息。

Description

存储系统
[相关申请案]
本申请案享有以美国临时专利申请案62/119733号(申请日：2015年2月23日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种例如应用于SSD(solid state drive，固态驱动器)的存储系统。
背景技术
例如应用于SSD等的NAND闪速存储器的芯片具有输出表示芯片内部的处理状态的就绪/忙碌信号的端子。NAND闪速存储器的控制器接收从NAND闪速存储器输出的就绪/忙碌信号，而可了解NAND闪速存储器内部的处理状态。
发明内容
本发明的实施方式提供一种可使构成存储系统的存储器或存储器控制器小型化的存储系统。
实施方式的存储系统包含：存储器控制器，具有第1～第n(n为2以上的自然数)的第1数据输入输出端子；第1半导体芯片，具有分别与所述第1数据输入输出端子连接的第1～第n的第2数据输入输出端子；及第2半导体芯片，具有与所述第2数据输入输出端子并联地分别与所述第1数据输入输出端子连接的第1～第n的第3数据输入输出端子；若从所述存储器控制器对所述第1半导体芯片及所述第2半导体芯片输出第1请求信号，便从所述第2数据输入输出端子的第w个端子(w为1～n的自然数)输出所述第1半导体芯片的状态信息，且从所述第3数据输入输出端子的第x个端子(x为与w不同的1～n的自然数)输出所述第2半导体芯片的状态信息。
附图说明
图1是表示第1实施方式的存储系统的一例的构成图。
图2是概略性地表示第1实施方式的NAND芯片及输出缓冲器的构成的电路图。
图3是表示对多个半导体芯片的输入输出端子的就绪/忙碌信号的分配的一例的图。
图4是表示多个半导体芯片与控制器的连接关系的一例的图。
图5是表示第1实施方式的动作的一例的波形图。
图6是表示第1实施方式的第1变化例的图。
图7是表示第1实施方式的第2变化例的图。
图8是表示第2实施方式的存储系统的一例的构成图。
图9是概略性地表示第2实施方式的NAND芯片及输出缓冲器的构成的电路图。
图10是表示第2实施方式的动作的一例的波形图。
图11是表示第2实施方式的其他动作的一例的波形图。
图12是表示NAND控制器的一例的构成图。
图13是用以说明内存库交错动作而表示的图。
图14是概略性表示第3实施方式的NAND芯片及输出缓冲器的一例的电路图。
图15是表示第3实施方式的动作的一例的波形图。
图16是表示第1实施方式的动作时机的例子的波形图。
图17是表示第1实施方式的动作时机的另一例的波形图。
具体实施方式
下面，参照附图，对实施方式进行说明。在附图中，对同一部分标注同一符号。
(第1实施方式)
图1是关于第1实施方式，表示包含例如应用于SSD等的NAND闪速存储器的存储系统的一例。该存储系统包含：半导体芯片(下面称为NAND芯片)CHP，包含例如NAND闪速存储器；及NAND控制器(NANDC)31，控制NAND芯片CHP。图1表示对NANDC31连接1个NAND芯片CHP的情况，但如下所述，在第1实施方式中，在NANDC31可连接多个NAND芯片CHP。
NAND芯片CHP包含第1缓冲器11、第2缓冲器12、指令解码器13、地址缓冲器14、寄存器15、数据缓冲器16、输出缓冲器17、控制部18、电源检测器19、电压用控制寄存器20、行系控制寄存器21、列系控制寄存器22、状态寄存器23、存储单元阵列24、行解码器25、包含高速缓冲存储器的感测放大器26、泵电路27、及多工器28。
第1缓冲器11具有多个输入端子，所述多个输入端子被供给从NANDC31输出的控制信号、例如芯片赋能信号CEnx、写入、赋能信号WEnx、读取、赋能信号REnx、指令、锁存、赋能信号CLEx、地址、锁存、赋能信号ALEx、写入、保护信号WPnx、数据选通信号DQS。
第2缓冲器12具有多个输入输出端子IOx＜7：0＞、及接收数据选通信号DQS的端子。输入输出端子IOx例如在数据的写入时，接收从NANDC31输出的写入指令、地址、及数据，在数据的读出时，将从存储单元阵列24读出的数据供给至NANDC31。写入数据或读出数据是与数据选通信号DQS同步被传输。
将被供给至第2缓冲器12的信号供给至第1缓冲器11、指令解码器13、地址缓冲器14、寄存器15、及数据缓冲器16。
指令解码器13根据从第1缓冲器11供给的控制信号，对从第2缓冲器12供给的指令进行解码。该解码信号被供给至控制部18或感测放大器26。
控制部18接收电源检测部19的输出信号，并根据从指令解码器13供给的解码信号、及从地址缓冲器14供给的地址，对存储单元阵列24控制数据的写入、数据的读出、删除等。即，控制部18供给经由控制寄存器20、21、22、及泵电路27对行解码器25或感测放大器26执行数据的写入、数据的读出、及删除等所必需的电压。
行解码器25、感测放大器26在数据的写入时，根据从地址缓冲器14供给的地址选择存储单元阵列24内的存储单元，并将从数据缓冲器16供给的数据写入至所选择的存储单元。此外，在数据的读出时，行解码器25、感测放大器26根据从地址缓冲器14供给的地址选择存储单元阵列24内的存储单元，并从所选择的存储单元读出数据。
输出缓冲器17保持从存储单元读出的数据，并将其经由第2缓冲器12传输至NANDC31。
而且，控制部18输出表示如下状态的就绪/忙碌信号，该状态是表示是否正在对存储单元阵列24执行数据的编程、读出、删除等处理中的状态，即，存储单元阵列24为就绪状态或为忙碌状态。就绪/忙碌信号是保持于例如状态寄存器23。在该状态寄存器23，也保持编程的成功/失败等的状态信息。保持于状态寄存器23的就绪/忙碌信号等被供给至输出缓冲器17，并经由第2缓冲器12、及输入输出端子IOx而被传输至NANDC31。在本实施方式中，就绪/忙碌信号的传输是基于下述第2状态读取指令，并根据被供给至第2缓冲器12的数据选通信号DQS而执行。
图2表示图1所示的NAND芯片CHP及输出缓冲器17、以及输入输出端子IOx(x＝0～7)的一例。图2所示的电路表示第1实施方式的一部分，为了使说明简化，而省略使用第2缓冲器12或输入输出端子IOx输出数据或与写入指令、抹除指令等对应的状态信息等的具体构成。
输出缓冲器17包含例如选择器17a、或电路17b、以及缓冲器17c。输出缓冲器17的构成并不限定于此而可变化。
选择器17a具有第1、第2、第3输入端、及输出端。对第1输入端(在图2中表示为BUS[7])，在数据的读出时，供给从存储单元阵列24读出的数据、或从状态寄存器23输出的状态信息等。该状态信息包含例如与供给至每一芯片的第1状态读取指令(第2请求信号)对应的芯片的就绪/忙碌信号、或表示编程动作的结果的成功/失败信号等既有的状态信息。
另一方面，对选择器17a的第2输入端供给从状态寄存器23输出的就绪/忙碌信号R/B(READY/BUSY)，对第3输入端供给信号CMD_STATUS，该信号CMD_STATUS表示已从NANDC31总括地发布用以读取就绪/忙碌信号的第2状态读取指令CMD_STS(第1请求信号)。选择器17a的输出端连接于缓冲器17c的输入端。选择器17a在使信号CMD_STATUS确证(为高电平)的情况下，选择第2输入端(R/B)，在使信号CMD_STATUS撤销确证(为低电平)的情况下，选择第1输入端(BUS[7])。
信号CMD_STATUS与数据输出赋能信号DOUT_EN一起被供给至或电路17b的第1、第2输入端。或电路17b的输出信号被供给至缓冲器17c的控制信号输入端。
缓冲器17c的输出端连接于设置在NAND芯片CHP的输入输出端子IO0～IO7中的例如输入输出端子IO7。缓冲器17c在控制信号输入端为高电平的情况下，使选择器17a的输出信号通过，在控制信号输入端为低电平的情况下，例如成为高阻抗。
在图2所示的电路中，在例如使用输入输出端子IO0～IO7输出数据的情况下，或者，在输出对第1状态读取指令的响应的情况下，确证赋能信号DOUT_EN。此外，以通过未图示的芯片地址信号而从多个芯片选择应输出数据的芯片的方式构成。
图2表示在对NANDC31连接例如8个NAND芯片时设置在第8个NAND芯片的输出缓冲器17的情况。因此，缓冲器17c的输出端连接于第8个输入输出端子IO7。因此，从输入输出端子IO7输出就绪/忙碌信号R/B。
图3表示对8个NAND芯片CHP0～CHP7的各输入输出端子IO0～IO7分配就绪/忙碌信号R/B的情况。如图3所示，NAND芯片CHP0是输入输出端子IO0被分配就绪/忙碌信号R/B，NAND芯片CHP1是输入输出端子IO1被分配就绪/忙碌信号R/B。NAND芯片CHP2～CHP6也同样地，在与芯片编号对应的输入输出端子IO2～IO6被分配就绪/忙碌信号R/B。
换句话说，NAND芯片CHP0的输入输出端子IO0(第1比特)连接于NANDC31的输入输出端子IOx的第1比特(IO0)，NAND芯片CHP1的输入输出端子IO1(第2比特)连接于NANDC31的输入输出端子IOx的第2比特(IO1)。下面，同样地，NAND芯片CHP7的输入输出端子IO7(第8比特)连接于NANDC31的输入输出端子IOx的第8比特(IO7)。
图4概略性地表示8个NAND芯片CHP0～CHP7与NANDC31的连接关系。如图4所示，8个NAND芯片CHP0～CHP7并联地连接于NANDC31。即，8个NAND芯片CHP0～CHP7共通地连接于NANDC31。各NAND芯片CHP0～CHP7的被分配有就绪/忙碌信号R/B的输入输出端子根据每一NAND芯片而不同，所以NANDC31可经由输入输出端子IOx并联地接收NAND芯片CHP0～CHP7的就绪/忙碌信号R/B。
即，若从NANDC31对NAND芯片CHP0～CHP7同时发布第2状态读取指令CMD_STS，则各NAND芯片CHP0～CHP7内的信号CMD_STATUS被确证，而选择器17a选择就绪/忙碌信号R/B。各NAND芯片CHP0～CHP7的就绪/忙碌信号R/B与作为选通信号的数据选通信号DQS同步地被供给至NANDC31。因此，NANDC31可了解NAND芯片CHP0～CHP7各个的状态。
图5表示第1实施方式的动作，表示在NANDC31每8个并联地连接有16个NAND芯片CHP0～CHP15的情况。在此情况下，对16个NAND芯片CHP0～CHP15，总括地发布第2状态读取指令CMD_STS，之后，根据数据选通信号DQS/#DQS将从NAND芯片CHP0～CHP15输出的就绪/忙碌信号R/B每8个地传输至NANDC31。另外，在图5中，#表示低活动的信号。
具体来说，例如将NAND芯片CHP0～CHP7分配至数据选通信号DQS/#DQS的第1周期，将NAND芯片CHP8～CHP15分配至数据选通信号DQS/#DQS的第2周期。由此，可在数据选通信号DQS/#DQS的2个周期，将就绪/忙碌信号R/B从16个NAND芯片CHP0～CHP15传输至NANDC31。即，可通过使用数据选通信号DQS并进行时分，而将就绪/忙碌信号R/B从16个NAND芯片CHP0～CHP15传输至NANDC31。
对在图5所示的例子的情况下从16个NAND芯片CHP0～CHP15取得就绪/忙碌信号R/B的情况进行了说明。然而，并不限定于此，可通过对17个以上的NAND芯片使用数据选通信号DQS/#DQS的3个周期以上，而将就绪/忙碌信号R/B从17个以上的NAND芯片传输至NANDC31。
另外，作为在相同周期输入从多个NAND芯片输出的就绪/忙碌信号R/B的方法，可使用2种方法。
在图16所示的例子的情况下，可以在读取、赋能信号R信号#RE的上升的时点，同时输入从多个NAND芯片输出的就绪/忙碌信号R/B。
此外，在图17所示的例子的情况下，可以在所述数据选通信号DQS/#DQS的转换的时点同时输入从多个NAND芯片输出的就绪/忙碌信号R/B。在此情况下，数据选通信号DQS/#DQS由例如NAND芯片驱动，而表示数据的位置。
(第1实施方式的效果)
根据所述第1实施方式，将多个NAND芯片的各个的输入输出端子IO0～IO7中的1个分配至用于就绪/忙碌信号R/B的输出，而根据从NANDC31对多个NAND芯片总括地发布的第2状态读取指令CMD_STS，可以从各NAND芯片将就绪/忙碌信号R/B总括地传输至NANDC31。因此，与对各NAND芯片分别发布状态读取指令而从各NAND芯片依次输出就绪/忙碌信号R/B的情况相比，可高速地传输就绪/忙碌信号R/B。因此，可高速地进行状态读取。
此外，将多个NAND芯片的各个的输入输出端子IO0～IO7中的1个分配至用于就绪/忙碌信号R/B的输出。因此，无需用以输出就绪/忙碌信号R/B的专用的端子或配线。因此，可缩小NAND芯片或NANDC的面积。
(变化例)
第1实施方式是对在NANDC31连接输入输出端子的数以上的数的NAND芯片的情况进行了说明。然而，也可对NANDC31连接输入输出端子的数以下的数的NAND芯片。
例如在对NANDC31并联地连接4个NAND芯片的情况下，对各NAND芯片的8个输入输出端子IO0～IO7中例如4个输入输出端子IO0～IO3中的任一个分配就绪/忙碌信号R/B。因此，可对剩余4个输入输出端子IO4～IO7分配其他信号。
图6表示第1变化例。第1变化例表示如下情况：对4个NAND芯片CHP0～CHP3的4个输入输出端子IO0～IO3分配就绪/忙碌信号R/B，对剩余4个输入输出端子IO4～IO7分配例如成功/失败信号P/F(PASS/FAIL)。成功/失败信号P/F是表示例如与数据的编程、或抹除等指令对应的处理成功或失败的信号。
在此情况下，在各NAND芯片CHP0～CHP3内，与例如输入输出端子IO4～IO7对应，而设置选择成功/失败信号P/F、及从存储单元阵列24读出的数据中的任一个的选择器。使用该选择器，可通过与就绪/忙碌信号R/B同样的方法，而将成功/失败信号P/F传输至NANDC31。
图7表示第2变化例，表示如下情况：例如对2个NAND芯片CHP0、CHP1的2个输入输出端子IO0、IO1分配就绪/忙碌信号R/B，对2个输入输出端子IO2、IO3分配例如成功/失败信号P/F，对剩余4个输入输出端子IO4～IO7分配表示芯片内部的其他状态的状态信号STS0/STS1。状态信号STS0/STS1也可通过与成功/失败信号P/F或就绪/忙碌信号R/B同样的方法，而传输至NANDC31。
在此情况下，在NAND芯片CHP0、CHP1内，与例如输入输出端子IO2、IO3对应，而设置选择成功/失败信号P/F、及从存储单元阵列24读出的数据中的任一个的选择器。而且，在NAND芯片CHP0、CHP1内，与输入输出端子IO4～IO7对应，而设置选择状态信号STS0或STS1及从存储单元阵列24读出的数据中的任一个的选择器。使用所述选择器，可通过与就绪/忙碌信号R/B同样的方法，将成功/失败信号P/F、及状态信号STS0、STS1传输至NANDC31。
通过所述第1、第2变化例，也可获得与第1实施方式相同的效果，而且，可有效地利用输入输出端子。
而且，即便在对NANDC31连接1个NAND芯片的情况下，也可获得与第1实施方式相同的效果。
(第2实施方式)
第1实施方式是使用输入输出端子IO0～IO7中的任一个而输出就绪/忙碌信号R/B。相对于此，第2实施方式使用专用的端子输出表示就绪/忙碌信号变化的信号。
图8表示第2实施方式的存储系统，例如概略性地表示多个NAND芯片CHP0～CHP3、及NANDC0的一例。图8表示将第2实施方式应用于例如SSD的情况，但第2实施方式并不限定于SSD，可应用于系统。
在图8中，SSD51包含控制部52、及例如4个NAND组件Pkg0～Pkg3。控制部52包含主机接口控制器53、数据缓冲器54、缓冲器控制器55、及多个NANDC0～NANDC3。
主机接口控制器53处理与未图示的主机装置的通信。数据缓冲器54在将经由主机接口控制器53供给的数据传输至NANDC0～NANDC3前的期间保持所述数据。此外，数据缓冲器54在将从NANDC0～NANDC3供给的数据传输至主机装置前的期间保持所述数据。
缓冲器控制器55控制数据缓冲器54或NANDC0～NANDC3的动作。NANDC0～NANDC3控制NAND组件Pkg0～Pkg3中所包含的NAND芯片。
NANDC1～NANDC3的构成与NANDC0相同，NAND组件Pkg1～Pkg3的构成与NAND组件Pkg0相同。因此，使用NANDC0及NAND组件Pkg0来说明它们的构成。
NANDC0对NAND组件Pkg0中所包含的NAND芯片CHP0～CHP3控制数据的编程、读出、删除等。NANDC0包含多个内存库(bank)控制器71、及内存库仲裁器72、ECC(ErrorCorrecting Code，纠错码)的编码器/解码器80等。下面对NANDC0的详细情况进行叙述。
NANDC0通过1个IO总线而连接于多个NAND芯片CHP0～CHP3。即，NAND芯片CHP0～CHP3通过1个IO总线而并联地连接于NANDC0。IO总线如图1所示连接于各NAND芯片CHP0～CHP3的输入输出端子IOx。
经由该IO总线，将数据、指令、地址从NANDC0传输至多个NAND芯片CHP0～CHP3。此外，将从多个NAND芯片CHP0～CHP3的存储单元阵列读出的数据等经由IO总线，传输至NANDC0。
而且，如下所述，在从NANDC0分别对NAND芯片CHP0～CHP3发布第1状态读取指令CMD_Yx(x：0、1…)的情况下，也将从NAND芯片CHP0～CHP3输出的状态信息(就绪/忙碌)作为第1状态读取指令CMD_Yx的响应经由IO总线传输至NANDC0。
NAND芯片CHP0～CHP3的各个由从NANDC0供给的控制信号、例如芯片赋能信号、写入、赋能信号、读取、赋能信号、指令、锁存、赋能信号、地址、锁存、赋能信号、写入、保护信号、及数据选通信号控制。图8仅显示有芯片赋能信号CE0～CE3。从NANDC0输出的芯片赋能信号CE0～CE3被供给至NAND芯片CHP0～CHP3的各个。
此外，NAND芯片CHP0～CHP3的各个具有输出端子RB0～RB3，所述输出端子RB0～RB3输出表示NAND芯片内的状态信息(就绪/忙碌)变化的信号ST_C，所述输出端子RB0～RB3通过配线61而共通地连接，从所述输出端子RB0～RB3输出的信号ST_C被线或(Wired OR)。配线61连接于与NANDC0连接的输入端子(下面称为RB端子)62，经线或的信号ST_C经由RB端子62而被供给至NANDC0。
NANDC0可进行在例如NAND芯片CHP0为忙碌状态的情况下对NAND芯片CHP1进行数据传输的动作(下面称为内存库交错)。因此，多个内存库控制器71针对每一内存库(NAND芯片)管理指令的进展状况。此处，对内存库交错进行说明。
在图8中，NAND芯片CHP0～CHP3的输出端子RB0～RB3在NAND组件Pkg0的外部，通过配线61而连接，但输出端子RB0～RB3也可以在NAND组件Pkg0的内部连接。
图8表示通过多个NAND接口(I/F)将多个NANDC0～NANDC3、与多个NAND组件Pkg0～Pkg3连接的构成。然而，NANDC与NAND组件的数量并不限定于此，也可包含1个NANDC及1个NAND组件。
此外，在图8中，1个NAND组件包含4个NAND芯片CHP0～CHP3，但并不限于此，1个NAND组件只要包含1个NAND芯片即可。
NAND芯片CHP0～CHP3与第1实施方式同样地包含输出缓冲器17。
图9概略性地表示第2实施方式的输出缓冲器17及NAND芯片CHP0～CHP3的构成的一例。在NAND芯片CHP1～CHP3，也设置有与NAND芯片CHP0同样的构成的输出缓冲器17。
输出缓冲器17包含例如寄存器17m、正反器电路17n、及电路17o、17p、或电路17q、以及选择器17r。寄存器17m保持从状态寄存器23供给的就绪/忙碌信号R/B。正反器电路17n通过寄存器17m的输出信号BY的上升而设置，从输出端Q输出表示NAND芯片CHP0内的状态信息变化的信号ST_C。对选择器17r的第1输入端供给寄存器17m的输出信号BY，对第2输入端供给信号ST_C。对选择器17r的控制信号输入端供给控制信号SEL。信号SEL在例如制品出货时设定为高电平，而对不与本实施方式的动作模式对应的设备进行与以往具有相容性的动作。另一方面，对与本实施方式的动作模式对应的设备，例如通过利用指令将控制信号SEL设定为低电平，而设定为本实施方式的动作模式。因此，选择器17r以选择正反器电路17n的输出信号的方式设定。选择器17r的输出端连接于输出端子RB0。
正反器电路17n在从NANDC0发布输出端子RB0的清除指令的情况下被重置。具体来说，若NAND芯片CHP0接收到清除指令，则使被供给至及电路17o的第1输入端的信号CMD_Xx、及被供给至第2输入端的芯片选择信号CHPSEL确证(为高电平)。因此，及电路17o的输出信号成为高电平，或电路17q的输出信号成为高电平，而重置正反器电路17n。
此外，正反器电路17n也可通过从NANDC0输出的NAND芯片CHP0的重置指令而重置。具体来说，若NAND芯片CHP0接收到重置指令，则确证被供给至及电路17p的第2输入端的信号CMD_RST。对及电路17p的第1输入端供给寄存器17m的输出信号BYn。因此，及电路17p的输出信号成为高电平，或电路17q的输出信号成为高电平，而重置正反器电路17n。
图10表示第2实施方式的动作的一例。图10为了简化说明，而代表性地表示NAND芯片CHP0及NAND芯片CHP1。在图10中，IO总线的CMD_Y0是确认NAND芯片CHP0的状态的第1状态读取指令的一例，CMD_Y1是确认NAND芯片CHP1的状态的第1状态读取指令的一例，CMD_X1是对各NAND芯片CHP0～CHP3的输出就绪/忙碌信号RY/BY的输出端子RB0～RB3撤销确证的指令的一例，00h-C1-C2-R1-R2-R3-30h是对NAND芯片CHP1指示数据的读出的读取指令的一例。
在图10所示的例子的情况下，例如NAND芯片CHP0的寄存器17m的输出信号BYn为忙碌状态(低电平)，正反器电路17n的输出信号ST_C为低电平。NAND芯片CHP1的寄存器17m的输出信号BYn为就绪状态(高电平)，正反器电路17n的输出信号ST_C为高电平。因此，NAND芯片CHP0的输出端子RB0为低电平，NAND芯片CHP1的输出端子RB1为高电平。因此，配线61(RB端子62)的信号ST_C成为高电平。
NANDC0基于经由RB端子62供给的信号ST_C的确证，而经由IO总线发布确认NAND芯片CHP0的状态的指令CMD_Y0。
NAND芯片CHP0将处于忙碌状态的情况作为指令CMD_Y0的响应，经由IO总线通知至NANDC0。
接着，在从NANDC0经由IO总线发送确认NAND芯片CHP1的状态的指令CMD_Y1的情况下，NAND芯片CHP1将处于就绪状态的情况经由IO总线通知至NANDC0。
之后，NANDC0发布对就绪状态的NAND芯片CHP1的信号ST_C进行清除的清除指令CMD_X1。NAND芯片CHP1若接收到清除指令CMD_X1，则重置正反器电路17n，而将正反器电路17n的输出信号ST_C设为低电平。伴随于此，RB端子62的信号ST_C被设定为低电平。
接着，基于RB端子62的信号ST_C的撤销确证，从NANDC0发布对NAND芯片CHP1指示数据的读出的读取指令00h-C1-C2-R1-R2-R3-30h。NAND芯片CHP1若接收到读取指令，则成为忙碌状态，从而NAND芯片CHP1的寄存器17m的输出信号BYn成为低电平。
图11是表示第2实施方式的其他动作的一例。在图10所示的例子的情况下，仅NAND芯片CHP1的状态转变。相对于此，在图11所示的例子的情况下，NAND芯片CHP0与NAND芯片CHP1两者的状态转变。
在图11所示的例子的情况下，例如NAND芯片CHP0的寄存器17m的输出信号BYn为忙碌状态(低电平)，正反器电路17n的输出信号ST_C为低电平。NAND芯片CHP1的寄存器17m的输出信号BYn为就绪状态(高电平)，正反器电路17n的输出信号ST_C为高电平。因此，从NAND芯片CHP0的输出端子RB0输出的信号ST_C为低电平，从NAND芯片CHP1的输出端子RB1输出的信号ST_C为高电平。因此，NANDC0的RB端子62的信号ST_C成为高电平。
NANDC0当经由RB端子62供给的信号ST_C成为高电平时，对NAND芯片CHP0、CHP1依次发布第1状态读取指令CMD_Y0、CMD_Y1。NANDC0基于第1状态读取指令CMD_Y0、CMD_Y1的响应，可确认NAND芯片CHP0为忙碌状态且NAND芯片CHP1为就绪状态。
之后，NANDC0发布对就绪状态的NAND芯片CHP1的信号ST_C进行清除的清除指令CMD_X1。因此，NAND芯片CHP1的正反器电路17n的输出信号ST_C成为低电平。至此处为止的动作与图10所示的动作相同。
然而，在对指令CMD_Y0发送忙碌状态的响应后，NAND芯片CHP0从忙碌状态转变为就绪状态。因此，NAND芯片CHP0的正反器电路17n的输出信号ST_C成为高电平，输出端子RB0成为高电平。因此，即便通过清除指令CMD_X1清除NAND芯片CHP1的正反器电路17n的输出信号ST_C，NANDC0的RB端子62的信号ST_C也保持为高电平，而不会被撤销确证。
NANDC0由于可确认NAND芯片CHP1为就绪状态，所以对NAND芯片CHP1发布读取指令00h-C1-C2-R1-R2-R3-30h。
之后，NANDC0接收到RB端子62的确证，而对NAND芯片CHP0发布第1状态读取指令CMD_Y0。
NANDC0确认来自NAND芯片CHP0的响应为就绪状态，而对NAND芯片CHP0发布清除指令CMD_X0。根据该清除指令CMD_X0，将NAND芯片CHP0的输出端子RB0设为低电平，而对RB端子62撤销确证。
(第2实施方式的效果)
根据所述第2实施方式，NAND芯片CHP0～CHP3的表示就绪/忙碌的状态信息经由IO总线而被供给至NANDC0，各NAND芯片CHP0～CHP3具有输出表示状态信息变化的信号ST_C的输出端子RB0～RB3，NANDC0具有接收从输出端子RB0～RB3输出的信号ST_C被线或而成的信号的1个RB端子62。因此，NANDC0无须为了获得NAND芯片CHP0～CHP3各个的状态信息，而具有与NAND芯片CHP0～CHP3的数量为相同数量的端子。因此，可防止NANDC0尺寸的大型化，从而可防止包含NANDC0、及NAND芯片CHPCHP0～CHP3的SoC(System on chip，片上系统)尺寸的大型化。
此外，在第2实施方式中，NANDC0在信号ST_C被确证的情况下，发布第1状态读取指令CMD_Yx，信号ST_C基于第1状态读取指令CMD_Yx的响应，通过从NANDC0发布的清除指令CMD_Xx而重置。因此，NANDC0可抑制多余的第1状态读取指令CMD_Yx的发布，而可使第1状态读取指令CMD_Yx的发布时机精确化。因此，可削减第1状态读取指令CMD_Yx的发布次数，从而可降低耗电。
例如在延长第1状态读取指令的发布间隔的情况下，注意不到忙碌状态的结束，而导致性能的降低，但根据第2实施方式，能够以适当的时机发布第1状态读取指令CMD_Yx，所以可防止性能的降低。
(内存库交错)
如上所述，NANDC0执行在例如NAND芯片CHP0为忙碌状态的情况下对NAND芯片CHP1进行数据传输的内存库交错(bank interleave)。
图12、图13是用以说明内存库交错动作的一例而表示的图，图12表示NANDC0的具体的构成。
在图12中，NANDC0包含内存库控制器71、内存库仲裁器72、NAND顺序控制部73、多工器74、指令(CMD)输出部75、状态接收部76、NAND状态管理部77、DMAC(直接存储器存取控制器)78、格式器79、ECC的编码器/解码器80、随机产生器81等。
多个内存库控制器71分别包含内存库队列71a、及内存库指令产生部62b。
被输入至NANDC0的指令是针对每一内存库分配且保持于内存库队列71a。内存库队列71a是例如先进、先出的缓冲器，而将开头的指令供给至内存库指令产生部71b。
内存库指令产生部71b将被输入的指令一面分割成内存库交错的单位，一面供给至内存库仲裁器72。内存库交错是在多个NAND芯片中的1个为忙碌状态的情况下对共用I/O总线的另一NAND芯片进行存取的动作。因此，内存库交错的单位是存取1个NAND芯片的指令单位。即，内存库交错的单位是如图13所示由指令的忙碌时间(例如在读取的情况下为tR)区分的指令群。在图13所示的读取指令的情况下，通过内存库指令产生部71b产生2个指令00h及30h。另外，内存库交错的单位并不限于读取指令，对编程或抹除的指令也相同。
内存库仲裁器72接收从内存库指令产生部71b供给至每一内存库的指令的执行请求、从RB端子62供给的表示芯片状态变化的信号ST_C、及经由状态接收部76、NAND状态管理部77供给的各内存库的状态信息。内存库仲裁器72基于所述信息，选择1个对NAND芯片执行的指令(包含第1状态读取指令)并传输至NAND顺序控制部73。即，内存库仲裁器72确证与存取的内存库对应的芯片赋能信号CE0～CE3中的1个。
NAND顺序控制部73根据从内存库仲裁器72请求的指令，控制多工器74，而在NAND芯片CHP0～CHP3与NANDC0的间执行通信。具体来说，控制多工器74，对IO选择性地连接指令输出部75、状态接收部76、随机产生器81，而进行通信。
指令输出部75经由IO发送从内存库仲裁器72供给的指令。状态接收部76接收从IO供给的NAND芯片CHP0～CHP3的状态信息并供给至状态管理部77。状态管理部77将NAND芯片CHP0～CHP3的状态信息供给至内存库仲裁器72。
例如在进行数据传输的情况下，例如在对NAND芯片写入数据时，NAND顺序控制部73为了从例如图8所示的数据缓冲器54取得数据，而使DMAC78启动。格式器79将从DMAC78供给的数据转换为用以存储于NAND芯片的格式。ECC的编码器/解码器80对从格式器79供给的数据赋予错误校正码。随机产生器81使从编码器/解码器80供给的数据随机化，而将数据传输至NAND芯片。
NAND顺序控制部73在执行从内存库仲裁器72请求的指令后，对内存库仲裁器72发送完成通知。内存库仲裁器72若接收到完成通知，则选择接下来要执行的指令。反复进行此种动作，而执行内存库交错。
另外，所述说明对在NAND芯片CHP0为忙碌状态时对NAND芯片CHP1进行数据传输的情况进行了说明，但并不限于此，例如也存在2个NAND芯片同时为忙碌状态的组合。例如，也有可能在对NAND芯片CHP0的读取与NAND芯片CHP1的读取进行内存库交错时，NAND芯片CHP0为忙碌状态(图12所示的tR的期间)，且NAND芯片CHP1也为忙碌状态(tR)。对编程的忙碌状态(tPROG未图示)、抹除的忙碌状态(tBERASE未图示)也相同。另外，抹除并不伴随着数据的传输。
而且，在内存库交错中，由多个NAND芯片执行的指令群并不限于同一指令，也可设为相互不同的指令。例如当2个NAND芯片同时读取时2个NAND芯片同时抹除的情况下，也可进行内存库交错。此外，在读取与抹除、读取与编程、抹除与编程等组合中，也可进行内存库交错。而且，也可进行3个以上的NAND芯片的内存库交错。
(第3实施方式)
图14表示第3实施方式的NAND芯片CHP及输出缓冲器91的一例。第3实施方式是第1实施方式与第2实施方式的组合。
图14所示的输出电路91包含图2所示的输出电路17及图9所示的输出电路17。在第3实施方式中，作为各NAND芯片的状态信息的就绪/忙碌信号R/B与第1实施方式同样地，通过1个第2状态读取指令CMD_STS，而从根据每一NAND芯片不同的1个输入输出端子IOx(在图14的情况下为IO7)传输至NANDC。此外，表示各NAND芯片的状态信息变化的信号ST_C与第2实施方式同样地，从设置于NAND芯片的各个的输出端子(在图14的情况下为RB7)经由配线61而传输至NANDC的1个RB端子62。
图15是表示第3实施方式的动作，对例如NANDC0存取NAND芯片CHP0、CHP1的情况进行了表示。
在该例的情况下，NAND芯片CHP0的就绪/忙碌信号R/B为就绪状态(高电平)。因此，表示NAND芯片CHP0的状态信息变化的信号ST_C也为高电平。
NANDC0当NAND芯片CHP0、CHP1中的任一个的信号ST_C成为高电平而确证RB端子62时，对NAND芯片CHP0、CHP1同时发布第2状态读取指令CMD_STS。NANDC0与第2状态读取指令CMD_STS对应地，从NAND芯片CHP0、CHP1的IO接收就绪/忙碌信号R/B。
NAND芯片CHP1的状态在被发布第2状态读取指令CMD_STS前变化为就绪状态，NANDC0基于第2状态读取指令CMD_STS的响应，可确认NAND芯片CHP0、CHP1同时为就绪状态(R)。因此，NANDC0不对NAND芯片CHP0、CHP1的每一个发布第1状态读取指令，而可对例如NAND芯片CHP0发布清除指令CMD_X0，且可对NAND芯片CHP1发布清除指令CMD_X1。
之后，NANDC0可对NAND芯片CHP0发布读取指令CMD_R0。
(第3实施方式的效果)
根据所述第3实施方式，可获得与第1、第2实施方式相同的效果。而且，根据第3实施方式，NANDC0可通过确证RB端子62，而了解发布第2状态读取指令CMD_STS的时机。因此，可不对每一NAND芯片发布第1状态读取指令，而以精确的时机发布清除指令CMD_X0、CMD_X1。
对本发明的若干实施方式进行了说明，但所述实施方式是作为示例而提出，并不意图限定发明范围。所述新颖的实施方式可通过其他各种形态实施，在不脱离发明主旨的范围内，可以进行各种省略、置换、及变更。所述实施方式或其变化包含于发明的范围或主旨内，并且包含于权利要求所记载的发明及其均等范围内。

Claims (16)

1.一种存储系统，其特征在于具备：
存储器控制器，具有n个的第1数据输入输出端子以及第1输入端子，其中，n为2以上的自然数，且所述第1输入端子不作为用做输出端子的端子；
第1半导体芯片，具有第1控制器、第1输出端子、n个第2数据输入输出端子、用来存储所述第1半导体芯片的第1状态信息的第1寄存器以及连接于所述第1输出端子的第1输出电路，且所述第2数据输入输出端子的每一个分别与所述第1数据输入输出端子的相应一个连接；以及
第2半导体芯片，具有第2控制器、第2输出端子、n个第3数据输入输出端子、用来存储所述第2半导体芯片的第2状态信息的第2寄存器以及连接于所述第2输出端子的第2输出电路，且所述第3数据输入输出端子的每一个与所述第2数据输入输出端子的相应一个共通地连接于所述第1数据输入输出端子的相应一个；
所述第1输出端子以及所述第2输出端子连接于所述第1输入端子；
所述第1输出电路经由所述第1输出端子输出第1锁存状态信息，所述第1输出端子是专用于输出所述第1锁存状态信息的端子，所述第1锁存状态信息是由所述第1控制器通过将所述第1半导体芯片的所述第1寄存器中存储的第1状态信息的变化进行锁存而产生，且所述第2输出电路经由所述第2输出端子输出第2锁存状态信息，所述第2输出端子是专用于输出所述第2锁存状态信息的端子，所述第2锁存状态信息是由所述第2控制器通过将所述第2半导体芯片的所述第2寄存器中存储的第2状态信息的变化进行锁存而产生；且
当从所述存储器控制器对所述第1半导体芯片及所述第2半导体芯片输出第1请求信号时，从与所述第1数据输入输出端子的第w个端子连接的所述第2数据输入输出端子的第w个端子输出所述第1半导体芯片的所述第1状态信息，以及从与所述第1数据输入输出端子的第x个端子连接的所述第2半导体芯片的所述第3数据输入输出端子的第x个端子输出所述第2半导体芯片的所述第2状态信息，其中，w为1～n的自然数，x为与w不同的1～n的自然数。
2.根据权利要求1所述的存储系统，其特征在于：第1半导体芯片的所述第1状态信息与第2半导体芯片的所述第2状态信息在数据选通信号的第1周期被输入至所述存储器控制器的所述第1数据输入输出端子。
3.根据权利要求1所述的存储系统，其特征在于：所述第1半导体芯片的所述第1状态信息包括所述第1半导体芯片的就绪/忙碌信息；且
所述第2半导体芯片的所述第2状态信息包括所述第2半导体芯片的就绪/忙碌信息。
4.根据权利要求1所述的存储系统，其特征在于：所述存储器控制器经由第1数据输入输出端子，对所述第1半导体芯片及所述第2半导体芯片总括地输出所述第1请求信号。
5.根据权利要求2所述的存储系统，其特征在于进而具备：第3半导体芯片，具有n个第4数据输入输出端子，且所述第4数据输入输出端子的各个连接于所述第1数据输入输出端子的一个；以及
第4半导体芯片，具有n个第5数据输入输出端子，且所述第5数据输入输出端子的每一个与所述第4数据输入输出端子的相应一个共通地连接于所述第1数据输入输出端子的相应一个；且
若从所述存储器控制器对所述第3半导体芯片及第4半导体芯片输出所述第1请求信号，便从所述与所述第1数据输入输出端子的第w个端子连接的所述第4数据输入输出端子的第w个端子输出所述第3半导体芯片的第3状态信息，且在所述第1周期后的第2周期，从与所述第1数据输入输出端子的第x个端子连接的所述第5数据输入输出端子的第x个端子输出所述第4半导体芯片的第4状态信息。
6.根据权利要求1所述的存储系统，其特征在于：所述第1半导体芯片进而在与所述第1状态信息相同的时机，从所述第2数据输入输出端子的与所述第w个端子不同的端子输出表示所述第1半导体芯片中编程动作的结果的第3状态信息，所述第2数据输入输出端子的与所述第w个端子不同的所述端子连接于与所述第1数据输入输出端子的所述第w个端子不同的所述第1数据输入输出端子的端子；并且
所述第2半导体芯片进而在与所述第2状态信息相同的时机，从所述第3数据输入输出端子的与所述第x个端子不同的端子输出表示所述第2半导体芯片中编程动作的结果的第4状态信息，所述第3数据输入输出端子的与所述第x个端子不同的所述端子连接于与所述第1数据输入输出端子的所述第x个端子不同的所述第1数据输入输出端子的端子。
7.根据权利要求6所述的存储系统，其特征在于：从所述第2数据输入输出端子的与所述第w个端子不同的所述端子输出的所述第3状态信息表示所述第1半导体芯片中的所述编程动作是成功或失败；且
从所述第3数据输入输出端子的与所述第x个端子不同的所述端子输出的所述第4状态信息表示所述第2半导体芯片中的所述编程动作是成功或失败。
8.根据权利要求1所述的存储系统，其特征在于：所述第1半导体芯片具备连接于所述第2数据输入输出端子的所述第w个端子的第1选择器，所述第1选择器基于所述第1请求信号，而选择是否经由所述第2数据输入输出端子的所述第w个端子输出所述第1状态信息。
9.根据权利要求1所述的存储系统，其特征在于：所述第1输出电路具备：第1保持电路，锁存所述第1状态信息的变化而产生所述第1锁存状态信息；以及清除电路，基于第1清除请求，而清除锁存于所述第1保持电路的所述第1锁存状态信息。
10.一种存储系统，其特征在于具备：
存储器控制器，具有n个的第1数据输入输出端子以及第1输入端子，其中，n为2以上的自然数，且所述第1输入端子不作为用做输出端子的端子；
第1半导体芯片，具有第1控制器、第1输出端子、n个第2数据输入输出端子、用来存储所述第1半导体芯片的第1状态信息的第1寄存器以及连接于所述第1输出端子的第1输出电路，且所述第2数据输入输出端子的每一个分别与所述第1数据输入输出端子的相应一个连接，所述第1输出端子连接于所述存储器控制器的所述第1输入端子；以及
第2半导体芯片，具有第2控制器、第2输出端子、n个第3数据输入输出端子、用来存储所述第2半导体芯片的第2状态信息的第2寄存器以及连接于所述第2输出端子的第2输出电路，且所述第3数据输入输出端子的每一个与所述第2数据输入输出端子的相应一个共通地连接于所述第1数据输入输出端子的相应一个，所述第2输出端子与所述第1输出端子共通地连接于所述存储器控制器的所述第1输入端子；
所述第1输出电路经由所述第1输出端子输出第1锁存状态信息，所述第1输出端子是专用于输出所述第1锁存状态信息的端子，所述第1锁存状态信息是由所述第1控制器通过将所述第1半导体芯片的所述第1寄存器中存储的第1状态信息的变化进行锁存而产生，且所述第2输出电路经由所述第2输出端子输出第2锁存状态信息，所述第2输出端子是专用于输出所述第2锁存状态信息的端子，所述第2锁存状态信息是由所述第2控制器通过将所述第2半导体芯片的所述第2寄存器中存储的第2状态信息的变化进行锁存而产生；且所述存储器控制器在所述第1输入端子已被输入第1信号时，对所述第1半导体芯片输出请求第1状态信息的第1请求信号。
11.根据权利要求10所述的存储系统，其特征在于：所述第1半导体芯片的第1输出端子输出表示第1半导体芯片的状态为就绪状态的所述第1信号。
12.根据权利要求10所述的存储系统，其特征在于：所述第1半导体芯片在已接收到所述第1请求信号时，将所述第1半导体芯片的所述第1状态信息从所述第1数据输入输出端子输出。
13.根据权利要求11所述的存储系统，其特征在于：若所述存储器控制器对所述第1半导体芯片输出请求重置的第2请求信号，则将从所述第1半导体芯片的所述第1输出端子输出的所述第1信号重置。
14.根据权利要求13所述的存储系统，其特征在于：即便在所述存储器控制器对所述第1半导体芯片已输出请求重置的第2请求信号时，在从所述第2半导体芯片的所述第2输出端子输出的所述第1信号已被设定时，对所述第1输入端子输入所述第1信号。
15.根据权利要求13所述的存储系统，其特征在于：即便在所述存储器控制器对所述第1半导体芯片已输出请求重置的第2请求信号时，在所述第1输入端子被输入所述第1信号时，所述存储器控制器对所述第2半导体芯片输出所述第1请求信号。
16.根据权利要求10所述的存储系统，其特征在于：所述第1状态信息是表示所述第1半导体芯片从所述存储器控制器接收的读取、写入或抹除指令的执行状态的信息。
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