CN1797603A - 串行只读存储器装置以及存储器系统 - Google Patents

Abstract

本发明为一种串行只读存储器(SROM)装置，其对应一地址范围，并且包括存储器阵列、接收地址时脉信号以便启动一地址周期的地址时脉接脚、接收资料时脉信号以便启动一资料周期的资料时脉接脚、在地址周期内接收第一控制信号以及在资料周期内接收第二控制信号的芯片选择/串接(CS/CAS)接脚、在地址周期内接收地址并在资料周期内输出资料的第一资料接脚、以及接收外部资料并且能够透过定义于其间的串接资料路径与第一资料接脚连接的第二资料接脚。当串接资料路径为导通状态时，第二资料接脚所接收的外部资料可以传送到第一资料接脚。

Description

串行只读存储器装置以及存储器系统

技术领域

本发明有关于一种串行(serial)只读存储器装置，特别有关于一种新的串接型串行只读存储器。

背景技术

在计算机系统中，通常硬件识别符(hardware identifier)或系统组态信息是储存在只读存储器(read-only memory，以下简称ROM)装置中，有时则储存在串行ROM(serial ROM，以下简称SROM)中。一个SROM通常包含存储器单元阵列，可供循序存取。每个存储器单元对应于一个地址，而SROM则对应于一个地址范围。当送到SROM的地址落在SROM的地址范围内时，SROM则被启动，并且储存下此地址，而且从SROM中与此储存地址相符合的存储器单元读出资料。当资料由此一存储器单元读出后，自动递增此储存地址，再读取阵列中下一个存储器单元。计算机系统在启动时，控制器会提供一个初始地址，如果此初始地址落在SROM的地址范围内，则资料会循序地从SROM中读出。

由华邦电子(Winbond Electronics Corp.)所制造的串行ROM W551C通常是用在存储器系统中提供高达16Mb的记忆容量。图1概略表示一个存储器系统100的一部分，其包含多个具有SROM 102a和102b的W551C，其连接至数个总线线路。这些总线线路可以包括用来接收资料时脉信号的资料时脉线、用来接收地址时脉信号的地址时脉线、以及用来接收地址或传送资料的资料线。这些总线线路更连接至系统100的其它部分，其整个是以周边电路104来表示，用来提供控制信号或者交换资料。周边电路104可以包含微处理器、并列ROM等等。每个串行ROM W551C 102a和102b分别对应到不同的地址范围。举例来说，串行ROM W551C 102a可以是101-200的地址范围，而串行ROM W551C 102b则可以是201-300的地址范围。

在系统100启动时，周边电路104会透过地址时脉线，送出地址时脉信号，用来重置SROM 102a和102b并且开始一个地址周期。接着在此地址周期中，初始地址会透过资料线送到所有的SROM。如果此初始地址落在某个SROM的地址范围内，则此SROM会被启动并且将此初始地址存入其中。接着在资料周期中，资料从被启动的SROM中位于此初始地址的存储器单元读出。在W551C SROM的例子中，资料可以在资料时脉信号中每个周期的一个或两个边缘侧时，从SROM中读出。每次从存储器单元中读出资料之后，储存在此被启动SROM中的地址便会自动地增加1，再存取下一个存储器单元。

因为同一时间只能够存取一个SROM，所以每个SROM在存储器系统100中必须分配到与其它SROM不同的地址范围。此外，由于在地址周期所输入的地址仅有24位，所以根据此24位地址的架构，存储器系统100的最大记忆空间仅有16Mb。想要扩充存储器系统100的记忆空间，则需要增加在地址周期送到SROM的地址位数量，而此作法需要系统的其它部分，例如硬件或软件，一并进行大规模的修改。

发明内容

本发明实施例提出一种串行只读存储器(SROM)装置，其对应一地址范围，并且包括存储器阵列、接收地址时脉信号以便启动一地址周期的地址时脉接脚、接收资料时脉信号以便启动一资料周期的资料时脉接脚、在地址周期内接收第一控制信号以及在资料周期内接收第二控制信号的芯片选择/串接(CS/CAS)接脚、在地址周期内接收地址并在资料周期内输出资料的第一资料接脚、以及接收外部资料并且能够透过定义于其间的串接资料路径与第一资料接脚连接的第二资料接脚。当串接资料路径为导通状态时，第二资料接脚所接收的外部资料可以传送到第一资料接脚。

此外，本发明实施例另提出一种存储器系统，包括：地址时脉总线，用以传送地址时脉信号，其中上述地址时脉信号启动一地址周期；资料时脉总线，用以传送资料时脉信号，其中上述资料时脉信号启动一资料周期；数据总线，用以在上述地址周期内传送一地址，以及在上述资料周期内传送资料；芯片控制器；以及多个串行只读存储器(SROM)芯片。每一个SROM芯片分别对应于一个别地址范围并且包括：存储器阵列；地址时脉接脚，耦接至上述地址时脉总线，用以接收上述地址时脉信号；资料时脉接脚，耦接至上述资料时脉总线，用以接收上述资料时脉信号；芯片选择/串接(CS/CAS)接脚，耦接至上述芯片控制器，用以在地址周期内接收一串接信号，在资料周期内接收一芯片选择信号；第一资料接脚，用以在地址周期内接收上述地址，在资料周期内输出资料；以及第二资料接脚，用以接收外部资料并且能够透过定义于其间之一串接资料路径与上述第一资料接脚连接，其中当上述串接资料路径为导通状态时，上述第二资料接脚所接收的上述外部资料可以传送到上述第一资料接脚。

本发明有关的其它特征及优点则部分可见于以下的说明中，部分可由说明中轻易了解或者透过发明实现而获知。发明的特征及优点则可以透过所附申请专利范围所特别指出的元件及其组合而能够理解及得知。

附图说明

图1显示使用多个现有串行只读存储器(SROM)芯片所构成之一种现有存储器系统。

图2显示符合本发明实施例的SROM的结构图。

图3显示多个图2所示的SROM所构成的存储器系统。

图号说明

100 存储器系统；102a、102b SROM；104 周边电路；

200、200-1、200-2、200-3、200-4、200-5  SROM；

202  地址时脉接脚；204  资料时脉接脚；

206  第一资料接脚；208  芯片选择/串接接脚；

210  第二资料接脚；212  芯片控制器；

214  存储器阵列；  216  开关元件；

218  闩锁元件；    300  存储器系统；

302  地址时脉总线；304  资料时脉总线；

306  数据总线；    308  控制器。

具体实施方式

本发明实施例的参考编号以及范例则配合所附图式详细说明如下。在以下说明中，除了注记外，在所有图式中所采用的相同参考编号是用来标示相同或类似的元件部分。

本发明实施例中提出一种具有多个串行只读存储器(SROM)芯片的SROM存储器系统。而在本发明实施例的SROM存储器系统，在不增加用来寻址SROM芯片的地址位数量的情况下，其存储容量可以很轻易地扩充。换言之，不需要因为扩充记忆储存量，而修改此存储器系统的总线结构。以下参考图2和图3说明本发明实施例。

图2表示本发明实施例的SROM 200。如图2所示，SROM 200具有至少五个接脚，包括地址时脉接脚202、资料时脉接脚204、第一资料接脚206、芯片选择/串接(CS/CAS)接脚208、以及第二资料接脚210。在SROM 200中，芯片控制器212耦接至地址时脉接脚202并且接收一地址时脉信号，用以开始一个地址周期。芯片控制器212亦耦接至资料时脉接脚204并且接收一资料时脉信号，用以开始一个资料周期。芯片控制器212亦耦接至第一资料接脚206并且在地址周期内接收一地址。芯片控制器212亦耦接至CS/CAS接脚208并且接收一芯片选择信号。芯片控制器212控制存储器阵列214的操作，其用以在第一数据接脚206上提供资料。存储器阵列214包含一存储器单元阵列，每个存储器单元对应于一地址。所有存储器单元的地址则定义出SROM 200的地址范围。开关元件216连接于第一资料接脚206和第二资料接脚210之间。闩锁(latch)元件218则耦接地址时脉接脚202和CS/CAS接脚208，用以在地址周期期间，闩锁住CS/CAS接脚208上的信号。闩锁元件218的输出则控制着开关元件216的状态。当闩锁元件218的输出为逻辑”1”时，开关元件216呈闭路状态，导通第一资料接脚206和第二资料接脚210之间的资料路径，此称为一串接资料路径。当闩锁元件218的输出为逻辑”0″时，开关元件216为开路状态，此串接资料路径则被阻断。

操作时，地址时脉信号先被送至地址时脉接脚202，以便开始地址周期。在地址周期期间，一个24位的地址以位接着位的方式，透过第一资料接脚206传送到芯片控制器212。如果所接收的地址是落在SROM 200的地址范围内，则SROM 200被启动并且此地址被储存在SROM 200中。接着，在资料时脉接脚204接收到资料时脉信号，开始资料周期。在资料周期中，从对应于所储存地址的存储器单元开始，由存储器阵列214读出资料。在对应于所储存地址的存储器单元完成存取后，所储存地址会自动加1，存取下一个存储器单元。资料则由第一资料接脚206输出。

在地址周期内，出现在CS/CAS接脚208的第一类控制信号或称串接信号，被闩锁在闩锁器218，其用于控制开关元件216的状态。如果串接信号为逻辑“0”，则闩锁器218输出“0”并且开关元件216呈开路状态。如果串接信号为逻辑“1”，则闩锁器218输出“1”并且开关元件216呈闭路状态。当开关元件216呈闭路状态，SROM 200的串接资料路径即导通，外部资料可以提供至第二资料接脚210，并且SROM 200会输出这些资料至第一资料接脚206。

在资料周期内，出现在CS/CAS接脚208的第二类控制信号或称芯片选择信号则被芯片控制器212用来决定是否SROM 200被选择。如果芯片选择信号为逻辑“0”，则SROM 200被解除选择，并且在资料周期内没有资料会被读出存储器阵列214。反之，则SROM 200被选择并且资料可以从存储器阵列214读出。

图2所示的新SROM结构可以用建构一个存储器系统，在不必增加用于寻址其中每个SROM芯片所需地址位数的条件下，扩充存储容量。图3则显示本发明实施例的一个存储器系统300，其采用图2所示的SROM 200来扩充存储容量。

如图3所示，存储器系统300包含多个SROM 200，分别标示为200-1、200-2、200-3、200-4、200-5、200-6等等。每个SROM 200的地址时脉接脚202则耦接至地址时脉总线302，用以接收地址时脉信号。每个SROM 200的资料时脉接脚204则耦接至资料时脉总线304，用以接收资料时脉信号。

这些SROM 200的配置方式是采用串连(cascaded)型态，一或多个SROM200配置在第一排(tier)，一或多个SROM配置在第二排，一或多个SROM配置在第三排，依此类推。在第一排中任一SROM 200的第一资料接脚206，耦接至数据总线306，用来在地址周期内接收地址信号，并且在资料周期内提供资料信号。在不是第一排的其它排中的任一SROM 200，其第一资料接脚206则耦接至其紧邻前排中SROM 200的第二资料接脚210。举例来说，第二排内任一SROM的第一资料接脚206耦接至第一排内SROM 200的第二资料接脚210。第三排内任一SROM的第一资料接脚206耦接至第二排内SROM 200的第二资料接脚210。

就图3所示范例存储器系统300来说，SROM 200-1和SROM 200-2是配置在第一排，因此SROM 200-1和200-2的第一资料接脚206直接耦接至数据总线306。SROM 200-3、200-4、200-5则在第二排。SROM 200-3和200-4的第一资料接脚206耦接至SROM 200-1的第二资料接脚210。SROM 200-5的第一资料接脚206耦接至SROM 200-2的第二资料接脚210。SROM 200-6则在第三排，所以其第一资料接脚206耦接至SROM 200-3的第二资料接脚210。因此，SROM 200-3是透过SROM 200-1耦接至数据总线306，所以如果SROM 200-1的串接资料路径呈导通状态并且SROM 200-3被启动并且选择的话，储存在SROM 200-3内的资料便可以透过SROM 200-1来存取。同样地，SROM 200-6是透过SROM 200-1和200-3耦接至数据总线306，所以如果SROM200-1和SROM 200-3的串接资料路径呈导通状态并且SROM 200-6被启动并且选择的话，储存在SROM 200-6内的资料便可以透过SROM 200-1和200-3来存取。

如图3所示，存储器系统300更包含一个控制器308，其提供串接信号和芯片选择信号给每个SROM 200，让每个SROM 200可以彼此独立地被选择或解除选择，以及让其串接资料路径呈导通或阻断状态。因此，即使有两个或多个SROM 200具有重叠地址范围并且在地址周期内均被启动，仍然能够透过控制让同一时间仅在取一个SROM 200。结果是存储器系统300可以由让两个或多个SROM 200具有重叠的地址范围，而无限扩充存储容量，同时用来寻址所有SROM 200所需的地址位数量仍维持相同。

在操作时，先透过地址时脉总线302，将地址时脉信号送到所有SROM 200的地址时脉接脚202，开始地址周期。在地址周期内，一个具有例如24位的地址则以位接着位的方式，透过数据总线306和第一资料接脚206送到每个SROM 200的芯片控制器212。如果所接收到的地址落在某个SROM 200的地址范围内，此SROM则会被启动，并且将此地址储存于其内部。控制器308则可以在地址周期内，提供一个串接信号到每个SROM 200的CS/CAS接脚208，用来控制个别SROM 200的串接资料路径。

接着，透过资料时脉总线304，一个资料时脉信号则被送到所有SROM 200的资料时脉接脚204，开始资料周期。在资料周期内，资料是由被启动的SROM200所读出。如果被启动的SROM 200是在第一排，资料会直接输出到数据总线306。如果被启动的SROM 200不是在第一排，资料则会透过一个或多个其它SROM 200送到数据总线306。也就是说，假设这些其它SROM 200的串连资料路径呈导通状态，则被启动的SROM 200便可以间接耦接至数据总线306。在资料周期内，芯片选择信号可以提供至每个SROM 200的CS/CAS接脚208，用以选择或解除选择个别SROM 200。

因为存储器系统300允许在两个或多个SROM 200之间重复地址范围，所以在地址周期内会有超过一个SROM 200被启动，并且控制器308必须提供适当控制信号到SROM 200，以便确保每一时间仅能够存取一个SROM 200，以下会详细解释。

举例来说，在存储器系统300中，为了存取SROM 200-1，在地址周期内会有一个落在SROM 200-1地址范围内初始地址送到所有SROM 200，并且启动SROM 200-1。一个具有逻辑“1”的芯片选择信号则在数据周期内提供至SROM 200-1的CS/CAS接脚208，使得SROM 200-1被选择并且资料能够从SROM200-1读出。对于在存储器系统300中具有与SROM 200-1不重叠地址范围的SROM 200而言，在地址周期内并不会启动这些SROM 200，因此提供控制信号到这些SROM 200并不会造成问题。然而，对于在存储器系统300中具有与SROM 200-1重叠地址范围的SROM 200而言，则必须在资料周期内避免存取到这些SROM 200。避免存取的方式可以透过在资料周期内解除选择这些SROM 200，或者阻断这些SROM 200与数据总线线306的资料路径。举例来说，如果SROM 200-1和SROM 200-3两者具有地址范围1-1000，所以当在地址周期内所提供的初始地址落在1和1000之间，则会启动SROM 200-1和200-3。控制器208可以在数据周期内提供一个逻辑“0”的芯片选择信号到SROM 200-3，由此解除选择SROM 200-3，或者提供一个逻辑“0”的串接信号到SROM 200-1来阻断SROM 200-1的串接资料路径。由此可以阻断SROM200-3和数据总线306的资料路径。

在另一个存取SROM 200-4的例子中，在地址周期内会将一个落在SROM200-4地址范围的初始地址送到各SROM 200，并且启动SROM 200-4。为了确保存在于SROM 200-4和数据总线306间的资料路径，SROM 200-1的串接资料路径必须导通。因此，在地址周期内，必须提供一个逻辑“1”的串接信号到SROM 200-1。此时，如果在存储器系统300中存在另一SROM 200，其具有与SROM 200-4重叠的地址范围，则在资料周期内必须提供一个逻辑“0”的芯片选择信号到此另一SROM 200，由此解除选择此另一SROM 200，亦或者阻断在此另一SROM 200和数据总线306间的资料路径。这里假设SROM200-1的地址范围与SROM 200-4重叠，则必须在数据周期内提供一个逻辑“0”的芯片选择信号到SROM 200-1。然而，必须注意的是，SROM 200-1的串接资料路径必须导通，由此存取SROM 200-4的资料。在另一例子中，如果SROM200-3的地址范围与SROM 200-4重叠，则可以选择以下一种方式：在数据周期内由提供一个逻辑“0”的芯片选择信号解除选择SROM 200-6；或者是由在地址周期内将逻辑“0”的串接信号送到SROM 200-3来阻断SROM 200-6和数据总线线306的路径。类似地，如果SROM 200-2的地址范围与SROM 200-4重叠，则可以由在数据周期内送入逻辑“0”的芯片选择信号来解除选择SROM200-2。如果SROM 200-5的地址范围与SROM 200-4重叠，则可以选择在数据周期内送入逻辑“0”的芯片选择信号来解除SROM 200-5，或着在地址周期内将逻辑“0”的串接信号送到SROM 200-2来阻断SROM 200-5和数据总线306间的路径。

必须说明的是上述存储器系统300仅是例示，并非用以限定本发明的实施方式。特定应用所需数量的SROM可以透过类似的方式串接，提供无限制的存储容量。举例来说，符合本发明精神的存储器系统实施方式可以包含超过或少于3排并且每排可以包含任何数量的SROM。仅需要对控制器(例如存储器系统300的控制器308)调整以提供适当控制信号至所有的SROM。符合本发明精神的存储器系统则可以采用任何方式提供控制信号，例如串接信号以及芯片选择信号，只要能够避免具有重叠地址范围的两个或以上SROM间发生冲突。

除此之外，在上述说明中是假设逻辑“1”的芯片选择信号用以选择个别SROM，并且逻辑“0”的芯片选择信号用以解除选择个别SROM。另外也假设逻辑“1”的串接信号送到SROM 200的CS/CAS接脚208能够让其中开关元件216呈关闭状态，以导通SROM 200的串接资料路径；逻辑“0”的串接信号送到SROM 200的CS/CAS接脚208能够让其中开关元件216呈开路状态，由此阻断SROM 200的串接资料路径。然而，熟习此技术者可以理解，由芯片选择信号的逻辑“0”或逻辑“1”来选择个别SROM以及串接信号的逻辑“0”或逻辑“1”来指示SROM的串接资料路径状态，仅为相对性的选择并且可以根据这些SROM实际应用来决定。

此外，必须说明的是“排(tier)”在此仅是用来表示SROM间的电性连接，并非用来限定SROM在电路板上的实际配置方式。

Claims (24)

1.一种串行只读存储器装置，其对应一地址范围，其特征在于，包括：

存储器阵列；

地址时脉接脚，用以接收地址时脉信号，其中上述地址时脉信号启动一地址周期；

资料时脉接脚，用以接收资料时脉信号，其中上述资料时脉信号启动一资料周期；

芯片选择/串接(CS/CAS)接脚，用以在地址周期内接收一第一控制信号，在资料周期内接收一第二控制信号；

第一资料接脚，用以在地址周期内接收地址，在资料周期内输出资料；以及

第二资料接脚，用以接收外部资料并且能够透过定义于其间的一串接资料路径与上述第一资料接脚连接，其中当上述串接资料路径为导通状态时，上述第二资料接脚所接收的上述外部资料可以传送到上述第一资料接脚。

2.如权利要求1所述的串行只读存储器装置，其特征在于，上述存储器阵列包含由多个存储器单元所构成的阵列，每一存储器单元对应于一地址，所有存储器单元的地址定义出所述的串行只读存储器装置的地址范围。

3.如权利要求1所述的串行只读存储器装置，其特征在于，更包含一闩锁元件，用以在地址周期闩锁住上述第一控制信号。

4.如权利要求3所述的串行只读存储器装置，其特征在于，更包含一开关元件，用以控制上述串接资料路径，其中被闩锁住的上述第一控制信号决定上述开关元件的状态。

5.如权利要求1所述的串行只读存储器装置，其特征在于，上述第二控制信号用以决定选择或解除选择所述的串行只读存储器装置。

6.如权利要求1所述的串行只读存储器装置，其特征在于，当地址周期内从第一资料接脚所接收到的地址是在所述的串行只读存储器装置的地址范围时，则所述的串行只读存储器装置被启动。

7.如权利要求6所述的串行只读存储器装置，其特征在于，上述第二控制信号决定所述的串行只读存储器装置被选择或解除选择，并且当所述的串行只读存储器装置被启动且被选择时，资料从上述存储器阵列读出并且送至上述第一资料接脚。

8.如权利要求1所述的串行只读存储器装置，其特征在于，更包含一控制器，其耦接至上述地址时脉接脚、上述资料时脉接脚、上述CS/CAS接脚以及上述第一资料接脚，其中上述控制器在地址周期内根据上述第一资料接脚所接收的地址决定所述的串行只读存储器装置是否被启动，并且在地址周期内根据上述CS/CAS接脚所接收的上述第一控制信号决定上述串接资料路径是否导通，以及在资料周期内根据上述CS/CAS接脚所接收的上述第二控制信号决定所述的串行只读存储器装置是否被选择。

9.如权利要求1所述的串行只读存储器装置，其特征在于，上述资料周期是在上述地址周期之后开始。

10.一种存储器系统，其特征在于，包括：

地址时脉总线，用以传送地址时脉信号，其中上述地址时脉信号启动一地址周期；

资料时脉总线，用以传送资料时脉信号，其中上述资料时脉信号启动一资料周期；

数据总线，用以在上述地址周期内传送一地址，以及在上述资料周期内传送资料；

芯片控制器；以及

多个串行只读存储器芯片，每一个分别对应于一个别地址范围并且包括：

存储器阵列；

地址时脉接脚，耦接至上述地址时脉总线，用以接收上述地址时脉信号；

资料时脉接脚，耦接至上述资料时脉总线，用以接收上述资料时脉信号；

芯片选择/串接(CS/CAS)接脚，耦接至上述芯片控制器，用以在地址周期内接收一串接信号，在资料周期内接收一芯片选择信号；

第一资料接脚，用以在地址周期内接收上述地址，在资料周期内输出资料；以及

第二资料接脚，用以接收外部资料并且能够透过定义于其间的一串接资料路径与上述第一资料接脚连接，其中当上述串接资料路径为导通状态时，上述第二资料接脚所接收的上述外部资料可以传送到上述第一资料接脚。

11.如权利要求10所述的存储器系统，其特征在于，每个串行只读存储器芯片的上述存储器阵列包含由多个存储器单元所构成的阵列，每一存储器单元对应于一地址，上述存储器阵列中所有存储器单元的地址定义出对应的上述串行只读存储器芯片的地址范围。

12.如权利要求10所述的存储器系统，其特征在于，每一串行只读存储器芯片更包含：

闩锁元件，用以在地址周期闩锁住上述串接信号；以及

开关元件，用以控制上述串接资料路径，其中被闩锁住的上述串接信号决定上述开关元件的状态。

13.如权利要求10所述的存储器系统，其特征在于，在每一串行只读存储器芯片的上述CS/CAS接脚所接收的上述芯片选择信号，用以决定选择或解除选择对应的上述串行只读存储器装置。

14.如权利要求10所述的存储器系统，其特征在于，对于任一个上述串行只读存储器芯片而言，当地址周期内从其第一资料接脚所接收到的地址是在其地址范围时，则启动对应的上述串行只读存储器芯片。

15.如权利要求14所述的存储器系统，其特征在于，每一个上述串行只读存储器芯片中CS/CAS接脚所接收的上述芯片选择信号，用以决定对应的上述串行只读存储器芯片被选择或解除选择；并且当对应的上述串行只读存储器芯片被启动且被选择时，资料从其中的上述存储器阵列读出，并且送至其中的上述第一资料接脚。

16.如权利要求10所述的存储器系统，其特征在于，每一个上述串行只读存储器芯片，更包含一控制器，其耦接至对应的上述串行只读存储器芯片中的上述地址时脉接脚、上述资料时脉接脚、上述CS/CAS接脚以及上述第一资料接脚；其中上述控制器在地址周期内根据其中的上述第一资料接脚所接收的地址，决定对应的上述串行只读存储器芯片是否被启动，并且在地址周期内根据其中的上述CS/CAS接脚所接收的上述串接信号，决定其中的上述串接资料路径是否导通，以及在资料周期内根据其中的上述CS/CAS接脚所接收的上述芯片选择信号，决定对应的上述串行只读存储器芯片是否被选择。

17.如权利要求10所述的存储器系统，其特征在于，上述资料周期是在上述地址周期之后开始。

18.如权利要求10所述的存储器系统，其中上述多个串行只读存储器芯片配置成一个或多个排，并且以串接方式彼此电性连接，其中在第一排的每个串行只读存储器芯片的上述第一资料接脚是直接连接至上述数据总线。

19.如权利要求10所述的存储器系统，其特征在于，上述多个串行只读存储器芯片配置成两个或多个排，其中在第二排的每个串行只读存储器芯片的上述第一资料接脚是耦接至第一排中串行只读存储器芯片之一者的上述第二资料接脚。

20.如权利要求10所述的存储器系统，其特征在于，上述多个串行只读存储器芯片配置成超过两个排，其中在不是第一排的其它排中每个串行只读存储器芯片的上述第一资料接脚，是耦接至其紧邻前排中串行只读存储器芯片之一者的上述第二资料接脚。

21.如权利要求10所述的存储器系统，其特征在于，上述芯片控制器耦接以便在上述地址周期内提供上述串接信号至上述多个串行只读存储器芯片，以及在上述资料周期内提供上述芯片选择信号上述多个串行只读存储器芯片。

22.如权利要求21所述的存储器系统，其特征在于，上述芯片控制器提供上述串接信号以及上述芯片选择信号至上述多个串行只读存储器芯片，以便在资料周期内仅让上述多个串行只读存储器芯片中一者被存取。

23.如权利要求22所述的存储器系统，其特征在于，如果上述多个串行只读存储器芯片中之一者具有与在上述资料周期内被存取的另一者重叠的地址范围，则上述芯片控制器送出芯片选择信号至上述多个串行只读存储器芯片中之一者，用以使其被有效地解除选择。

24.如权利要求22所述的存储器系统，其特征在于，如果上述多个串行只读存储器芯片中之一者具有与在上述资料周期内被存取的另一者重叠的地址范围，则上述芯片控制送出串接信号和芯片选择信号至上述多个串行只读存储器芯片，使得在上述多个串行只读存储器芯片中之一者与上述数据总线间的一路径被阻断。

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