CN100409212C - 存储器系统和使其包含的多个存储器控制器同步的方法 - Google Patents

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Abstract

本发明说明了一种存储器系统，其利用多个、在时钟控制总线(B)上并行布置的存储器控制器(SCx)和分别被分配给该存储器控制器(SCx)的存储器芯片(Fx)构成，并通过总线(B)与主系统(HS)利用存储操作命令在应用逻辑存储器扇区号的情况下通信，其特征在于，在由主系统(HS)所请求的存储操作中，分别对于逻辑存储器扇区号的范围来说所涉及的存储器控制器(SCx)借助仲裁接管与主系统(HS)通信的总线。

Description

存储器系统和使其包含的多个存储器控制器同步的方法
本发明涉及存储器系统，其利用多个、在时钟控制总线上并行布置的存储器控制器和分别被分配给该存储器控制器的存储器芯片来构成，并通过该总线利用存储操作命令在应用逻辑存储器扇区号的情况下与主系统通信。
连接在主系统上的存储器系统的大小通过存储器控制器的特征来限制。这些存储器控制器出于价格原因很容易建立并通常拥有以下特征：
-最多100个连接引线，因为应用廉价的标准外壳，
-最多10个芯片选择信号，用于选择存储器芯片，
-最多16K字节的内部RAM存储器。
为了建立具有多于10个存储器芯片的较大的系统，诸如解码器、总线收发机以及也许还有RAM存储器的外部附件是必需的。
从查卷号为DE10227256.5的申请文献中例如已知一种布置，其中较大的存储器的存储器芯片通过附件连接在控制器上。
在专利文献US 6,397,314中说明存储器芯片在控制器上的布置，其中该控制器具有双倍宽的数据总线，以并行供应数据给两个存储器芯片。这以不标准的存储器控制器为先决条件，该存储器控制器必需附加的连接引线。此外，这种布置不可应用在还要更大的布置上，因为该更大的布置被限制在两个可同时约定的存储器芯片上。
本发明基于以下任务，当更大的存储器系统仅仅利用标准的存储器控制器可实现时，通过多个标准的存储器控制器的结合而不采用附加的器件构成该更大的存储器系统，其中最大的大小仅仅通过所采用的存储器控制器的数量来限制。为了通过标准外壳所预定的连接引线的数量够用，多个存储器控制器的联接应该仅仅必需最小数量的连接引线。
该任务根据本发明由此来解决，即存储器系统利用多个、在时钟控制总线上并行布置的存储器控制器和分别被分配给该存储器控制器的存储器芯片来构成并同时通过总线利用存储操作命令在应用逻辑存储器扇区号的情况下与主系统通信，其中在由主系统所请求的存储操作的情况下，分别对于逻辑存储器扇区号的范围来说所涉及的存储器控制器借助仲裁接管与主系统通信的总线。
本发明的有利的改进方案在从属权利要求中说明。
在PC系统、数码相机或相似的设备(这里称为主系统)中，通过总线被接入存储器系统，并通过存储操作命令与该存储器系统通信。该总线可被实施为所谓的PCMCIA接口、IDE接口等等。随着主系统的不同的采用情况要求可标度的存储器。
通过多个存储器控制器与控制器之一最大可管理的数量的、分别所分配的存储器芯片的并联，随着采用总是相同的存储器控制器来实现可标度的存储器大小，该存储器大小不需要其他构件，只要遵守总线的物理规范。控制器与主系统的通信在应用标准化的命令的情况下实现，其中该存储器利用逻辑存储器扇区号来编址。通过仲裁方法，给每个存储器控制器分配独有的逻辑存储器扇区号的范围。在涉及各自的逻辑扇区号的主命令中，所分配的存储器控制器接管命令的处理。该仲裁方法确保，所有的逻辑存储器扇区号分别由控制器之一来处理，并且在一个命令(例如，针对多个扇区号的存储器范围的读取命令)的情况下相应地补充控制器以及分别在合适的时刻接管总线。
由于多个存储器控制器与主系统通信，所以有利的是，确定存储器控制器之一作为总线上的主控。该存储器控制器如此长地执行与主系统的通信，就好像没有其他存储器控制器基于所分配的存储器扇区号接管总线上的通信一样。特别是，由主控实施和应答存储操作，该存储操作涉及作为整体的存储器系统。这样的存储操作例如是“复位(Reset)”、“初始化”、“设置特征值(SetFeature)”、“诊断(Diagnose)”。在几个存储操作的情况下，命令由所有的存储器控制器来实施，但是仅仅由主控来进行关于该状态的与主系统的通信。
根据本发明的存储器系统的实施的实质优点是，在存储器控制器之间仅仅几条线路用于总线的仲裁。该线路被实施为三态线路并具有三个电气状态“0”、“1”、“三态”。在此，例如状态“0”被分配给总线的逻辑“占用”而状态“1”被分配给逻辑“释放”。
在初始化控制器时，控制器得到编号，通过该编号也确定逻辑存储器扇区号的所分配的范围。这样，例如在四个控制器中，控制器1被分配给存储器扇区号0、4、8、12、...，控制器2被分配给存储器扇区号1、5、9、13、...，控制器3被分配给存储器扇区号2、6、10、14、...，控制器4被分配给存储器扇区号3、7、11、15，...。当现在通过读取指令应读取扇区4-11时，首先存储器扇区4的控制器1通过以下方式接管总线，即该控制器1将三态线路置为“0”。当传输存储器扇区4时，控制器1通过以下方式释放总线，即该控制器1将三态线路在“1”上接通或者运行到“三态状态”中。随后，存储器扇区5的控制器2以同样的方式和方法接管总线。这样，总线相继连续地由控制器接管，直至传输所有要求的存储器扇区，在这种情况下直到扇区11。
为了达到控制器之间对总线控制的整齐的交换，有利的是遵守保护时间，在该保护时间中三态导线阐明地被置为“释放”。具有上拉电阻的三态线路的时间常数在快速的总线运行时不够短。有利的保护时间是总线上的时钟长度。
如上所说明的那样，有利的是如此进行将存储器控制器分配给逻辑存储器扇区号，以致不同的控制器被分配给相继的存储器扇区号。因此，如此多的逻辑存储器扇区可以类似并行地写入和读取，如同存在存储器控制器那样。因此实现存储器系统的高的工作速度。
存储器系统的特别有利的实施在采用闪存作为存储器芯片时得出。在该存储器类型中，相对于读取时间出现长的写时间和擦除时间。通过不同的存储器控制器和因此也不同的存储器芯片造成连续的逻辑存储器扇区号的叠加(“交错(Interleave)”)，这些写过程和擦除过程类似并行地运行，这提高整个存储器系统的速度。同时实际的存储器扇区(也称为“页”)具有逻辑存储器扇区的多倍的大小，该实际的存储器扇区被写入闪存芯片中。
当存储器控制器一起被集成在半导体衬底上时，得出更简单和更廉价的存储器结构。在这样的结构中分摊单个外壳的成本，而且彼此之间的连接引线的数量没有意义。特别是在半导体衬底上也安放附加的控制寄存器，利用该控制寄存器例如确定单个存储器控制器在总线上的顺序并确定主控。
如果这样的控制寄存器不存在，则在初始化存储器系统期间通过以下过程来确定主控的确定和存储器控制器在总线上的顺序的确定：
存储器系统的大小和所采用的存储器控制器的数量为初始化的主系统所熟知。三态线路处于“释放”状态。该主系统通过总线发送一个确定命令，该确定命令由所有所连接的存储器控制器接收。按照计数所设置的时钟的计数器，存储器控制器确定等待时间。这样的存储器控制器针对所定义的时刻将三态线路置为“占用”，在该存储器控制器中首先运行等待时间。因此，该存储器控制器具有存储器控制器编号1并也被确定为主控。其他存储器控制器记录这个过程。该主控向主系统发送确认信号。于是，主系统重复该确定命令。现在该主控从确定程序中退出。所有其他的存储器控制器再次根据其内部所确定的等待时间等待。现在具有最短的等待时间的这个存储器控制器再次占用三态线路并因此被分配下一个存储器控制器编号。相对主系统，该主控再次确认该过程。现在得到控制器编号的存储器控制器也从分发过程中退出。该主系统如此频繁地利用确定命令重复该过程，如它对应存储器控制器的数量那样。如果主系统没有得到对确定命令的确认，因为根据同样长的等待时间翻倍给予控制器编号，则该主系统重复前面的所有过程。
在确定过程中的等待时间有利地借助随机确定的计数器状态从存储器控制器中的计数器中导出。此处所计数的时钟在每个存储器控制器中独立地利用RC振荡器产生，该RC振荡器根据构件容差分别不能与其他RC振荡器同步运行。所以，即使在同样的计数状态的随机数的情况下，同样长的等待时间的概率也是极小的。
在确定控制器编号后，在所有的存储器控制器中写入一个所谓的锚点扇区(Ankersektor)，其包含关于对应逻辑扇区号的总数量的存储器大小、控制器的数量和页的大小的说明。因此，存储器控制器具有所有必需的信息，以通过总线参与通信。
本发明的改进方案示例性地在附图中说明。
图1示出存储器系统的方框电路图；
图2示出在半导体衬底上集成存储器控制器时的所补充的方框电路图；
图3示出存储器控制器编号的确定过程的方框电路图；
图4示出存储器控制器编号的确定过程的流程图。
在图1中，主系统HS通过总线B与存储器控制器SCx通信。x代表连续的数字1至4。该存储器控制器SCx并行连接在总线B上。每个存储器控制器SCx控制存储器芯片Fx，Fx优选地以闪存技术来建立。除了总线B，存储器控制器SCx也与仲裁线路BA相连，该仲裁线路BA说明各自的状态“占用”或“释放”。该线路BA被实施为具有上拉电阻的三态线路。第一存储器控制器SC1同时被确定为主控M。
图2示出与图1一样的没有存储器芯片Fx的方框电路图。这里存储器控制器SCx被集成在半导体衬底H上。另外，在半导体衬底H上安放控制寄存器KR，该控制寄存器KR针对每个存储器控制器SCx包含一个包含控制器编号Sx和主控M的确定的字段(Feld)。这个值在初始化存储器系统时被写入控制寄存器KR中。
在图3中，针对存储器控制器编号的确定过程的部件在方框电路图中示出。各自的存储器控制器SCx中的分析逻辑AL监控主系统HS的命令，该主系统HS的命令通过总线B被传输。通过上拉电阻RP，线路BA的静止状态等于“1”。每个存储器控制器SCx具有一个时钟振荡器OSZ，其频率由电容Cx和电阻Rx确定。此处产生的时钟在计数器Z中如此长地计数，直到计数器状态达到值W，该值W由分析逻辑AL预定。只要达到该值，晶体管T就被接通而仲裁线BA被置为“0”。分析逻辑AL也连接在仲裁线BA上并且于是监控该仲裁线BA，是否另一个寄存器控制器SCx事先已将总线置为“0”。
在图4中示出控制器编号Sx的确定的过程。首先主系统发送一个复位命令，该复位命令在所连接的控制器SCx中将重复计数器N置为0。随后，主系统发送确定命令给存储器控制器SCx。该存储器控制器等待该命令并将重复计数器提高1。该存储器控制器启动计数器Z。在等待计数器状态到达随机值W的期间，控制器监控仲裁线路BA。如果线路BA假设状态为“0”，则另一个存储器控制器SCx确定其控制器编号Sx而该控制器再次进入等待位置。如果计数器状态Z达到值W，则该控制器针对预先确定的时间将仲裁线路置为“0”并以此示出，该控制器已确定其控制器编号Sx。该控制器编号Sx对应于重复计数器N的值。给该主系统HS发送接管控制器编号Sx的确认。主系统HS在发送确认上监控总线B。如果在预定的时限内没有得到确认，则主系统开始以前的确定过程。如果在预定的时间内得到确认，则主系统记录该过程。当重复计数器N达到最大值MAX时，确定过程终止，该最大值对应于预定的存储器控制器的数量。在其他情况下发送其他的确定命令。
参考标记列表
AL   分析逻辑
B    总线
BA   针对总线的仲裁线路
Cx   在振荡器x上的电容
Fx   存储器芯片
H    导体衬底
HS   主系统
KR   控制寄存器
M    主控
Max  存储器控制器的最大数
N    确定命令的重复次数
OSZ  振荡器
RP   上拉电阻
Rx   在振荡器X上的电阻
Sx   控制器编号
SCx  存储器控制器
T    晶体管
W    随机值
x    1...4，连续数
Z    计数器
＝   比较器

Claims (13)

1. 存储器系统，其包括多个、在时钟控制总线(B)上并行布置的存储器控制器(SCx)和与相应的存储器控制器(SCx)相关联的存储器芯片(Fx)，并且该存储器系统通过总线(B)借助可运行的存储命令使用逻辑存储器扇区号与主系统(HS)进行通信，其中，在由主系统(HS)所请求的存储操作的情况下，相对于逻辑存储器扇区号的范围受影响的存储器控制器(SCx)通过单条仲裁线路接管用于与主系统(HS)进行通信的总线，其特征在于，该仲裁线路只连接在存储器控制器(SCx)之间。
2. 根据权利要求1所述的存储器系统，其特征在于，并行的存储器控制器(SCx)之一被确定为总线(B)上的主控(M)，并且只要没有其他的存储器控制器(SCx)已接管该总线(B)，被确定为主控(M)的该存储器控制器就执行与主系统(HS)的通信。
3. 根据权利要求1所述的存储器系统，其特征在于，存储器控制器(SCx)之间的总线(B)的仲裁按照所寻址的存储器扇区号并通过单条三态线路(BA)实现，该三态线路(BA)在通信时期期间利用“占用”信号说明受影响的存储器控制器(SCx)对总线(B)的占用。
4. 根据权利要求3所述的存储器系统，其特征在于，当通过存储器控制器(SCx)释放总线(B)时，在仲裁线路(BA)上插入保护时间，在该保护时间期间，该线路(BA)被有效地置为“释放”。
5. 根据权利要求4所述的存储器系统，其特征在于，所述保护时间对应于所述总线(B)的一个时钟周期的长度。
6. 根据权利要求1所述的存储器系统，其特征在于，针对相继的逻辑存储器扇区号分配不同的存储器控制器(SCx)。
7. 根据权利要求1所述的存储器系统，其特征在于，所述存储器芯片(Fx)是分块可擦除的闪存存储器。
8. 根据权利要求1所述的存储器系统，其特征在于，所述存储器控制器(SCx)被共同布置在半导体衬底(H)上。
9. 根据权利要求8所述的存储器系统，其特征在于，总线(B)上的存储器控制器(SCx)和主控(M)的顺序的确定通过编程相应的存储器控制器(SCx)的控制寄存器(KR)来实现。
10. 用于在根据权利要求1所述的存储器系统中确定总线(B)上的存储器控制器(SCx)的顺序的方法，其特征在于，
1)假设之前没有其他存储器控制器(SCx)占用仲裁线路(BA)，则在所重复的、主系统(HS)的确定命令之后，存储器控制器(SCx)在随机确定的等待时间之后分别占用该仲裁线路(BA)所指定的时间长度，
2)该控制器从所述确定命令的重复次数中导出其控制器编号(Sx)，
3)确认信号分别被报告给主系统(HS)，
4)相应的存储器控制器(SCx)在确认后从确定过程中退出。
11. 根据权利要求10所述的方法，其特征在于，具有控制器编号1的存储器控制器(SCx)被确定为主控(M)。
12. 根据权利要求10所述的方法，其特征在于，如果没有确认充分的确定，则所述主系统(HS)重复所述确定过程。
13. 根据权利要求10所述的方法，其特征在于，用于占用仲裁线路(BA)的随机等待时间由计数器导出，该计数器受构件容差的支配。
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